La-silicate界面層を用いた SiC-MOSキャパシタの容量電圧特 …...Measurement：CV SiC substrate W La 2 O 3 (0,2,4nm) Al SiO 2 SiC epilayer (16mm) N d-N a =1016 cm-3

La-silicate界面層を用いたSiC-MOSキャパシタの容量電圧特性の評価C-V characteristics of SIC-MOS capacitors with

La-silicate interfacial layer

Tokyo Institute of Technology

2013.3.20 (木)第61回応用物理学会春季学術講演会

1

東工大フロンティア研 1 , 東工大総理工 2,三菱電機株式会社 3,○宗清修 1, 雷一鳴 1, 角嶋邦之 2, 川那子高暢 2, 片岡好則 2,

西山彰 2, 杉井信之 2, 若林整 2,筒井一生 2,名取研二 1,

岩井洋 1, 古橋壮之 3, 三浦成久 3, 山川聡 3

SiCパワーデバイスへの期待

2Tokyo Institute of Technology

SiCは次世代のパワーデバイス材料として期待

・縦型パワーMOSトランジスタ5kV以下の民生用(電車、エアコン)デバイスに有効

[1] 四戸孝, 東芝レビューVol.59 No.2 (2004)

材料 GaN 4H-SiC GaAs Si

バンドギャップ (eV) 3.39 3.26 1.43 1.12

移動度(電子/正孔) (cm2/Vs) 900/150 1000/115 8500/400 1400/600

絶縁破壊強度 (MV/cm) 3.3 2.5 0.4 0.3

熱伝導度 (W/cmK) 2.0 4.9 0.5 1.5

飽和速度 (cm/s) 2.7×107 2.2×107 2.0×107 1.0×107

誘電率 9.0 9.7 12.8 11.8

BM (対Si) 653 340 16 1

・ SiCはSiと比較して、優れた物性値を有する

105

104

103

102

100

電力変換容量

(kV

A)

101

SiC - IGBT

SiC – MOSFET / SITSiC –パワーICs

Si – MOSFET

Si – IGBT

Si –パワーICs

0.1 1 10 100 1000

動作周波数 (kHz)

HVDC

電車

EV/HEV

モータインバータ

VTR

・動作可能な電圧が高い・損失が小さい・高速動作が可能・動作可能温度が高い

電話交換機

SiCパワーデバイスは、従来のSiと比べて

Oxide

Gate

n+ n+

pp

n-

n+

SiC-MOSトランジスタの課題


[2]G.Y.Chung et al., Appl Surf Sci 184 pp.399-403 (2001).

チャネル移動度小さい (< 200cm2/Vs)

電流の流れ

SiC-パワーMOSのON抵抗はチャネル移動度に依存

・熱酸化SiO2を絶縁膜に用いたSiC-MOSトランジスタ

＝ ON抵抗大きい⇒電力損失

目標：300cm2/Vs

界面準位密度(Dit)とチャネル移動度の関係


界面準位密度(Dit)

[3] T.Kimoto and H.Yoshihara, WiPDA S10 001 (2013).

チャネル移動度相関

界面特性を改善(Ditを低減)させるとチャネル移動度の向上が期待できる。

高低

界面特性改善へのアプローチ


・界面を窒化することで界面特性向上。・有毒ガス

NO or N2Oアニール

・界面準位密度(Dit)の低減・チャネル移動度の向上

SiO2/SiC界面にLaSiOx層を挿入

[4] X Yang et al., ICSCRM Th-2B-5 (2013).

Ditが低減

(Cを含む低品質な界面層形成を抑制)

研究目的

La2O3を絶縁膜/SiC界面に挿入し、SiC-MOSキャパシタの

容量電圧特性への影響を調査する。

Tokyo Institute of Technology 6

最適な界面層とその作製プロセスを検討する

La2O3膜厚の異なるデバイスを作製し、それぞれの容量電圧

特性を評価。

・ La-silicate (SiO2/SiC界面にLa2O3を挿入後、熱処理)

SiC substrate

W

La2O3(0,2,4nm)

Al

SiO2

SiC epilayer (16mm)⇒

デバイスの試作

7

W/SiO2/La2O3/SiC

EB-La2O3 (0nm, 2nm, 4nm) deposition

Gate metal(W) deposition (Sputtering)

SPM and HF(20%, 5min) cleaning

TEOS-SiO2 deposition(250oC)

N2(5%O2) anneal, 1000oC, 30min

N2(5%O2) anneal, 1000oC, 30min

Reactive ion etching(RIE)(Cl2:Ar) of gate metal

Backside Al contact

Measurement：CV

SiC substrate

W

La2O3(0,2,4nm)

Al

SiO2

SiC epilayer (16mm)

Nd-Na=1016 cm-3

Tokyo Institute of Technology

FGA (H2 : N2 = 3% : 97%), 420oC, 30min

La2O3挿入による容量電圧特性の評価


La2O3膜を挿入⇒ フラットバンド電圧が負側にシフト

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz

W/SiO2/SiC (La2O3なし)O2 anneal:1000oC

, 1MHzL/W = 100/100μm

80

70

50

40

30

20

0

60

Ca

pa

cit

an

ce (

nF

/cm

2)

10

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz

W/SiO2/La2O3(2nm)/SiCO2 anneal:1000oC

1MHz

L/W = 100/100μm

80

70

50

40

30

20

0

60

Ca

pa

cit

an

ce (

nF

/cm

2)

10

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


1MHz

L/W = 100/100μm

La2O3膜厚を増加⇒チャージトラップの影響の緩和

全ての試料にて、時計回りのヒステリシスが見られる。(界面の電子トラップが影響？)


: 1MHz

: 500kHz

: 100kHz

: 50kHz

W/SiO2/La2O3/SiC

O2 anneal:1000oC

L/W = 100/100μm

4.0

2.0

1.0

0

3.0

Hy

stere

sis

vo

lta

ge

ra

ng

e (

V)

La2O3 thickness

4nm2nmno La2O3

界面特性の改善が示唆される結果が得られた

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


, 1MHzL/W = 100/100μm

80

70

50

40

30

20

0

60

Ca

pa

cit

an

ce (

nF

/cm

2)

10

W/SiO2/La2O3/SiC

O2 anneal:1000oC

L/W = 100/100μm

2.0

1.2

0.8

0

1.6

ΔV

fb=

Vfb

(1M

Hz)

-V

fb(5

0k

Hz)

(V)

La2O3 thickness

2nmno La2O3 4nm

0.4

ヒステリシスと∆Vfbに対する影響

La2O3膜厚増加によって、CVカーブのヒステリシスと、∆Vfbが減少。

容量電圧特性の熱処理温度依存性


熱処理温度増加⇒フラットバンド電圧が負側にシフト⇒チャージトラップとヒステリシスが減少

高温熱処理によって界面特性が改善され、La2O3膜厚が大きいほど顕著に見られる。

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

W/SiO2/La2O3(2nm)/SiC

Frequency : 1MHz

L/W = 100/100μm

: 1000oC

: 900oC

: 800oC

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

W/SiO2/La2O3(4nm)/SiC

Frequency : 1MHz

L/W = 100/100μm

: 1000oC

: 900oC

: 800oC

La2O3挿入による界面特性への効果


[5]H.Watanabe et al., Physics and Technology of Silicon Carbide Devices Chapter 9 (2013).

これまでの報告例今回作成した試料

SiC基板のステップの部分熱酸化レート早い⇒電界集中⇒信頼性の低下[5]

(Si-faceでない)

SiO2 La-silicate

10nm 4H-SiC

界面特性も異なるのでは。⇒ ヒステリシス、界面準位密度の原因

ステップの部分にLa-silicateが形成されることで、界面特性が改善される。

まとめ


La2O3膜の挿入により、フラットバンド電圧が負側にシフトする。

La2O3膜厚増加に伴い、界面特性の改善が示唆される結果が得られた。

高温で熱処理を行うことで、界面特性が改善される。La2O3膜厚が大きければ、低温でもその傾向が見られる。


ご清聴ありがとうございました。


Backup

シリケート絶縁膜の特徴


バンドギャップ(Eg)=6.2eV

(Laの濃度によって変化)

構造: amorphous

絶縁破壊電界(EBD)~13MV/cm

ガラス転移温度(SiO2~950oC)を大幅に低下

La-silicate: La原子がSiO4四面体に入った構造

La原子BO

NBOSiO4四面体構造

適切な熱処理でsilicateを形成することで、Si基板上では極めて良好な特性を示している

SiC基板上として絶縁膜silicateを利用する


La atom

La-O-Si bonding

Si sub.

SiO4tetrahedron network

•La-silicateはSiO4四面体構造

•La原子がnetwork

modifierとしてLa-silicateを形成

La-silicate

Si-substrate

熱処理La-silicateは、La2O3とSi基板の熱処理による界面反応により形成される

La2O3: k~24

La-silicate: k=8~20Si-substrate

La2O3

Metal

熱処理によりLa-silicateの結合状態が変化する

La-silicateの形成過程と構造

容量電圧特性の熱処理温度依存性(リーク電流大)


3.0

2.0

1.5

1.0

0

2.5

Cap

acit

ance

(m

F/c

m2)

0.5

Gate voltage (V)3.02.01.00-1.0-2.0-3.0 4.0

Gate voltage (V)3.02.01.00-1.0-2.0-3.0 4.0

Gate voltage (V)3.02.01.00-1.0-2.0-3.0 4.0

3.0

2.0

1.5

1.0

0

2.5

Cap

acit

ance

(m

F/c

m2)

0.5

3.0

2.0

1.5

1.0

0

2.5

Cap

acit

ance

(m

F/c

m2)

0.5

La2O3：4nmLa2O3：2nmLa2O3なし

: asdepo

: 850oC

: 900oC

: 1000oC

: 1100oC

: asdepo

: 850oC

: 900oC

: 1000oC

: 1100oC

: asdepo

: 850oC

: 900oC

: 1000oC

: 1100oC

○熱処理温度が低い場合には，容量値が増加しない。○ゲート電圧に対して容量値が飽和しない(リーク電流)

容量電圧特性(1MHz)のLa2O3膜厚依存性


Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

W/SiO2/La2O3/SiCO2 anneal:1000oC

L/W = 100/100μm

1MHz

: 4nm

: 2nm

: なし

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


, 1MHzL/W = 100/100μm

80

70

50

40

30

20

0

60

Ca

pa

cit

an

ce (

nF

/cm

2)

10

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


1MHz

L/W = 100/100μm

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

80

70

50

40

30

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

10

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


1MHz

L/W = 100/100μm

La2O3膜厚を増加

⇒ フラットバンド電圧が負側にシフト⇒チャージトラップの影響の緩和⇒ CVカーブのヒステリシスが減少

La2O3(10nm)の容量電圧特性


Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


L/W = 100/100μm

100

80

40

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


L/W = 100/100μm

100

80

40

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

Gate voltage (V)

9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0

: 1MHz

: 500kHz

: 100kHz

: 50kHz


L/W = 100/100μm

100

80

40

20

0

60

Ca

pa

cita

nce

(n

F/c

m2)

4nmより更にLa2O3膜厚を増加させても、フラットバンド電圧シフトやチャージトラップによる影響はほとんど変わらない。


: 1MHz

: 500kHz

: 100kHz

: 50kHz

W/SiO2/La2O3/SiC

O2 anneal:1000oC

L/W = 100/100μm

4.0

2.0

1.0

0

3.0

Hy

ster

esis

vo

ltag

era

ng

e (V

)

La2O3 thickness

10nm2nmno La2O3 4nm

W/SiO2/La2O3/SiC

O2 anneal:1000oC

L/W = 100/100μm

2.0

1.2

0.8

0

1.6

ΔV

fb(V

)

La2O3 thickness

2nmno La2O3 4nm

0.4

10nm

ATR – FTIRによる界面層の物理分析


12501300 1200 11001150 1050 1000

Wavenumbers (cm-1)

Ab

sorb

an

ce (

a.u

.)

W/SiO2/SiC (La2O3なし) : 1000oC: 950oC: 900oC: 800oC: 700oC: 600oC: 500oC: As depo

Ab

sorb

an

ce (

a.u

.)

W/SiO2/ La2O3 (2nm)/SiC : 1000oC: 950oC: 900oC: 800oC: 700oC: 600oC: 500oC: As depo

12501300 1200 11001150 1050 1000

Wavenumbers (cm-1)

Si-O-Si

Si-O-SiLa-O-Si

La2O3を堆積していない試料⇒ 600oCからSi-O-Siの吸収量が増加

La2O3を2nm堆積した試料⇒ ・ 900oCからSi-O-SiとLa-O-Siの吸収・高温で吸収量は増加

La2O3を堆積した熱処理で、SiC基板上の酸化を増長

フラットバンド容量


オン抵抗


Ron = Rch + Rc + RDS

ドリフト抵抗SiC-パワーMOSではドリフト層がバルク内

コンタクト抵抗：定数

チャネル抵抗チャネル移動度に反比例して増加

SiC –パワーMOSではチャネル抵抗が最も影響が大きい

Documents

La-silicate界面層を用いた SiC-MOSキャパシタの容量電圧特 …...Measurement：CV SiC substrate W La 2 O 3 (0,2,4nm) Al SiO 2 SiC epilayer (16mm) N d-N a =1016 cm-3