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LVS with Calibre
課程名稱:VLSI實驗
投影片原創:吳明蔚
Schematic、symbol、layout
schematic symbol layout
vi vo
Agenda
LVS introductionUsing Calibre LVS Calibre LVS Report
& DebugLAB(INV 、 Nand、
Transmission Gate LVS)補充說明
LVS introductionLVS(Layout Versus Schematic):
Check the connectivity of a physical layout design to
its related schematic
Using Calibre LVS(5)
將原本的”PM” 及”NM”改為”P_18” 及”N_18”,並存檔。
開啟先前CDL out 的.sp檔或netlist檔
Using Calibre LVS(6)Step5:RunLVS。(請使用Layout window上方Calibre開啟LVS)
1.點選「Calibre」(下拉選單)
2.點選「Run LVS」
Using Calibre LVS(7)Step6:點選Run LVS後會出現Load Runset File視窗。
此處可以載入先前儲存的設定檔,後續步驟部份可以省略。因為尚未執行過LVS,所以不會有任何LVS設定檔儲存,選按「Cancel」
Using Calibre LVS(8)Step7:Run LVS上述步驟完成後會出現LVS執行視窗。首先設定Rules。
2.點選「…」開啟資料夾選擇視窗
1.點選Rules
3.將資料夾連結至calibre_LVS->rule.lvs
LVS Rule所在路徑檔名
Using Calibre LVS(9)Step8:Run LVS。設定Rules。設定LVS Run Directory。
1.點選「…」將資料夾設定在存放LVS結果的資料夾(即先前建立之inv_lvs)
Using Calibre LVS(10)Step10:Run LVS。設定inputs中的Netlist。
3.點選「…」開啟資料夾
4.點選inv_lvs底下的inv.sp
1.再點選「Inputs」
2. 點選「Netlist」檢索頁
Using Calibre LVS(11)Step14:Run LVS。
1.點選Run LVS
2.點選「OK」
MOS語法描述
MOS元件名稱汲極節點 閘極節點 源極節點基板節點模型名稱
+ << W=>寬度> <<L=>長度>
LAB將三個子電路layout依上述第五頁至第十八頁的LVS流程去做驗證
Calibre LVS Report & Debug(1)
往下點選樹狀圖可以大概了解各個部份的錯誤情況
點選Comparison Results可以觀看整體電路的LVS錯誤狀況和連接情形
此子視窗明確指出各錯誤的詳細情形,可以透過此處點選連接至佈局圖觀看錯誤。
Calibre LVS Report & Debug(2)
可以看到LVS驗證的結果報告
此處顯示LVS結果是吃進layout和schematic各吃進哪些檔案
Calibre LVS Report & Debug(3)
一般LVS有錯誤會顯示X,此時必須回到schematic和layout去看哪邊顯示有誤。
從此可以直觀看出layout可能的開路短路問題。
Ex:
Calibre LVS Report & Debug(4)
Open Circuits
Calibre LVS Report & Debug(5)ShortEx:
Circuits
其他情形:當LVS驗證後,發現驗證結果為有錯誤的情況,同時layout的net數目和schematic的net數目相同,則可能是同時有short和open 的情況發生
Calibre LVS Report & Debug(6)
Calibre LVS Report & Debug(7)
錯誤原因:layout上的節點和schematic上的節點無法對應
Calibre LVS Report & Debug(8)
錯誤原因:layout上的元件名稱和schematic上的元件名稱無法做對應
Calibre LVS Report & Debug(9)
LVS可能發生錯誤的原因1.layout圖上有short和open的發生。
2.layout圖上的元件尺寸有誤,或layout圖上label有誤,或
schematic上的pin有打錯以至於lvs發生元件或節點驗證錯誤。
(LVS需依賴TEXT label正確對應)3.DRC本身驗證有誤造成LVS驗證也出現錯誤(執行LVS比對
前應先完成DRC驗證)4.電路layout本身有畫錯
5.更正LVS錯誤需要更多耐心
Calibre LVS Report & Debug(10)
Inv.sp(layout) Inv.spi(schematic)
可以試著從layout和schematic的輸出檔中的節點連結和元件情況找出lvs錯誤
LAB
完成三個子電路的LVS流程視為此次的作業評分
Calibre LVS Report Debug(11)&
~Thanks for your listening~
參考文獻
CIC講義
電機館720B講義