計測（Metrology） - JEITA半導体部会semicon.jeita.or.jp/STRJ/ITRS/2001/13_A20301_WG11_Met.pdf · 計測（Metrology）半導体産業界が次世代製品を2 年サイクルで出し続けて行こうとするならば、計測は不可欠の必

計測（Metrology）

半導体産業界が次世代製品を 2 年サイクルで出し続けて行こうとするならば、計測は不可欠の必

要技術である。パターン寸法の縮小は、新しい材料、プロセス、および構造を観測するために、計測

技術の開発を急務とする。計測は、製造のあらゆる段階において、歩留りの改善を加速させる。計測

は、装置の改良、試作ラインや新しい生産ラインの垂直立上げ、および生産ラインでの歩留り向上を

可能とする。計測は、プロセス装置やプロセスをより正確に評価・解析できるようになることから、"製造

コストの削減 " や "製品を市場に出すまでの時間の短縮 " を可能にする。チップの種類が多様化し

つつあることは、挑戦課題の範囲をさらに広げることとなり、すでに限界にある計測研究・開発のリソ

ースを分散させることになるであろう。計測メーカ、半導体メーカ、コンソーシアム、そして研究機関の

計測に携わっている人達は、ロードマップで示された要求時期に間に合せるため、研究･開発･装置

試作での協力関係をより緊密にしなければならない。計測に係わる最先端の開発技術は、時宜に

適ったやり方で製品化されねばならない。パターン寸法は、2001 年ロードマップにおけるこれから先

の 10 年間、あらゆる計測項目にとっての大きな課題になるであろう。計測における短期的な挑戦課題は、スケーリングは勿論、新材料およびゲート積層膜、極浅接合、

そして Cu／low-k 配線の各プロセスを制御することに関連している。high-k や low-k 誘電体膜の

電気的および物理的な計測は当然として、Cu 配線中のポアサイズ分布やボイドを計測することが重

要なニーズとして加えられる。新しい計測ニーズとして、"スクライブラインに設けたテスト構造ではなく

アクテｲブエリアの構造を測定したい" との要求が増えている。長期的な挑戦課題は、デバイス設計

や配線技術の動向がはっきりとしないことから、今述べることは難しい。Cu 配線に代わる技術の選択

は、研究課題のまま残されている。材料の評価・解析技術や今用いられているインライン計測の幾つ

かは、新しいデバイスや配線構造に適用できるけれども、"生産に適用し得る計測技術 " を開発する

には、材料、デバイス、および配線構造の動向について、もっと確かな知識が必要である。あらゆる計測項目（特に、欠陥低減に係わる項目）は、情報に基づいたプロセス制御を行うために "コンピュータ統合製造(CIM; computer integrated manufacturing）およびデータ管理システム

" によって統合される。統合計測（integrated metrology）は、未だ普遍的な定義が成されていな

いけれども、"オフラインからインラインおよびその場（インシチュ、in-situ）測定へのゆっくりとした移行

" に関わる用語になった。オフライン、インライン、およびその場計測を組合わせて使用することにより、

APC（より進んだプロセス制御、advanced process control）および歩留りの垂直立ち上げが可能

となる。もし、計測装置の開発が上手くいったならば、それを新しい材料および構造で評価することが必要

である。このためには、"計測技術開発とプロセス開発との結びつきをより密接にすること" に注意を

払わなければならない。許容できる CoO（cost of ownership）を維持しながら生産性を最大とするた

めに、上手く設計された装置と適当な計測技術を上手に組合わせることが必要になる。

スコープ

2001 年の計測ロードマップにおいて検討された項目は、顕微鏡観察；パターン寸法（ CD; critical dimension）と重ね合わせ精度；膜厚と膜の厚さ方向／薄層の深さ方向の分布；材料と汚

染の解析；ドーパントプロファイル；プロセス制御に用いるその場計測用センサ（in-situ sensors、

インシチュ･センサ）とクラスタツール用計測ステーション；標準試料／標準物質（ reference materials、訳者注：寸法･形状に係わる reference materials を標準試料、その他を標準物質と

した）；物理測定と電気測定との相関；そしてパッケージング（封止技術）である。これらの項目は、"統計限界に直面しているプロセス" の計測；顕微鏡観察；リソグラフィにおける計測；FEP における計

測；配線における計測；材料と汚染の評価･解析；標準試料／標準物質；計測データの統合

（metrology integration）；そしてパッケージング用計測と題して、以降の各節で述べられる。新しい計測技術および標準（訳者注：国家的あるいは国際的な規格および標準試料／標準物

質）の開発において、国際的な協力が必要となるであろう。計測およびプロセスの研究・開発機関は、

装置メーカや IC メーカといった産業界と共同して機能しなければならない。計測とプロセス、標準の

研究機関・推進組織と計測装置メーカ、そして大学において計測に携わる人達は、計測方法の標

準化･改良および標準試料／標準物質の製作を推進するために、今後も引き続き協力して行くべき

である。尺度に関する標準化された定義と手順があるにも拘らず、測定の精密さ対プロセス許容度

比（P／T 比 ; measurement precision to tolerance ratio）のように、尺度を個別に使うことが普

通である 1。P／T 比は、"統計的プロセス制御（SPC; statistical process control）に欠かせない

自動測定 " における測定能力の尺度であり、測定の精密さ即ち計測装置の測定ばらつきをプロセス

仕様値と関連づけるものである。測定装置起因の測定ばらつきは、当該製品あるいは当該プロセス

で処理された試料ではなく、標準試料／標準物質を用いて求められることが多い。従って、公称測

定精度（measurement tool precision information）は、必ずしもプロセスウェーハ（product wafers、製品ウェーハ、生産ウェーハ）を測定する際の測定装置起因ばらつきを反映するものには

ならない。装置感度が不充分なため、"小さいけれども許容できないプロセス変動 " を見逃すことも有

り得る。計測装置の分解能を統計的プロセス制御に使用できるようにするため、分解能を表わす尺

度が必要である。測定の精密さ対プロセスの変動し易さの比（ measurement precision-to-process variability）の逆数は、信号対雑音比あるいは弁別比（discrimination ratio）と称されることもある。しかしながら、何の分解能かは、厚さの測定には厚さ方向の空間分解

能が要る、表面汚染金属のレベル測定には原子パーセントの違いを弁別するための検出分解能が

要ると云ったように、対象プロセスに依存する。従って、分解能の尺度を測定項目ごとに定めることが、

必要となるかも知れない。計測装置が連続的データではなく離散的なデータを提供する時、その測

定の精密さを決めるため、精密さの決め方を標準化することが新しいニーズとなる。この必要性は、た

とえば、有意差が装置分解能よりも小さい時に生じる。 1SEMI E89-0999 Guide for Measurement System Capability Analysis を参照して頂きたい。ウェーハメーカ、プロセス装置メーカ、試作ライン、および新しい生産ラインの夫々で、測定への要

求内容および必要時期が異なる。試作ラインでは、より短期間に立ち上げることが必要であり、試作

開始前にプロセス装置やプロセスを充分に評価・把握するようにしなければならない。しかし、プロセ

スの完成度が高くなるにつれて、計測の必要性は減少するはずである。デバイス寸法が縮小して行く

のに伴ない、"インラインの電気テストで採られた重要な電気特性データに直接結びつく計測データ" を提供して行くことが、物理計測の課題となる。

産業基盤（infrastructure）の必要性

メーカが計測装置、センサ、コントローラ、および標準試料／標準物質を合理的な価格で供給しよ

うとするならば、健全な産業基盤が必要となる。MEMS（micro-electro-mechanical systems）の

ような新技術が製品化されるためには、新規の研究･開発が必要となる。多くの計測装置メーカは、

小さな企業であり、先端的な用途向けに新しい装置を開発するだけの費用を負担できない。当初に

売れる装置は、プロセス装置およびプロセスの開発用だけである。開発した装置を量産用として半導

体メーカに数多く売れるようになるまで、それから数年の間、持ち堪えなければならない。現在の経営

基盤では、このように投資の回収が遅くては経営して行けない。新技術の基礎実験から装置試作･

製品化を経て販売台数が増えるまで、計測装置メーカの必要とする投資資金を供給することが必要

である。

困難なチャレンジ

以下にあげてある短期的計測課題の多くは、65nm ノード以降も継続課題として残される。2007年以降の計測ニーズは、これから明らかとなるであろう新材料および新プロセスの在り方に応じて変

る。従って、今後の計測ニーズを全て洗い出すことは難しい。パターン寸法の縮小、しきい値電圧や

リーク電流のようなデバイスパラメータをより精密に制御すること、そして新しい配線材料は、物理計

測技術に大きな挑戦課題を与えるであろう。所望のデバイス･スケーリングを成し遂げるためには、原

子スケールでの特性測定ができなければならない。表 96 に、計測の 10 大挑戦課題を示す。

表 96 計測における困難なチャレンジ 5 つの困難なチャレンジ 65nm ノード／2007 年以前問題の内容

工場および会社規模での実時間その場計測／クラスタ

ツール用プラットフォーム計測／インライン計測

データの統合；頑丈なセンサ（robust sensors、

訳者注：測定精度に余裕があり、環境の変動な

どに強いセンサ）およびプロセスコントローラの

開発；センサの追加統合が可能なデータ管理。

プロセスコントローラおよびデータ管理の標準規格が必

要である。大量な生データを歩留り向上に有用

な情報に転換することが必要である。トレンチの

エッチング終点検出センサ、イオン種／イオンエ

ネルギー／ドーズ量（電流）のモニタ、および

RTA 処理時のウェーハ温度センサの開発が必

要である。

シリコンウェーハ（starting materials）で問題となる量

の不純物検出（特に微粒子）、およびウェーハ

周辺部の検査不能領域の削減。

現行のままでは、ロードマップの目標レベルを達成でき

ない。極微小粒子の検出とサイズ分類が必要

である。

ダマシンのような高アスペクト比技術を制御するための計

測技術。重要な要求は、Cu 配線中のボイド検

出とパターン形成後の低誘電率膜中のポアサイ

ズ分布計測。

プロセス制御に必要とされる新しいニーズが不明確であ

る。たとえば、新しい低誘電率材で作られたトレ

ンチ構造の 3 次元（CD と深さ）測定が必要であ

ろう。

複雑な積層材料の測定、および界面における物理的性

質や電気的性質の計測。界面層を含む新 high-k ゲート／容量誘電膜、配線バ

リアのような薄膜と low-k 誘電膜、およびその他

のプロセスニーズに対応する標準試料／標準

物質と標準測定方法。ゲートや容量誘電膜の

光学的測定結果は、広い領域の平均であり、

界面層の評価・解析が別に必要になる。バリア

層についても同様である。高周波域での誘電

率測定技術は、継続的改善が必要である。

測定用のテスト構造と標準試料／物質。スクライブ線幅は縮小していてチップ内の特性変化と相

関を取るのが困難になっている。重ね合せその

他のテスト構造はプロセス変化に敏感であり、テ

スト構造はスクライブ線上とチップ内の対応が

取れるように設計を改善する必要がある。安定

な標準物質を作るために、標準化機関は最先

端技術を用いて開発や製造の能力を向上させ

る活動に早急に着手する必要がある。

5 つの困難なチャレンジ 65nm／200７年より先問題の内容ウェーハおよびマスクに関する 3 次元構造の寸法測定／

重ね合わせ精度測定／欠陥検出／解析に使

用する非破壊の生産用顕微鏡観察技術。

表面帯電およびコンタミネーションは SEM 像形成時の

障害となる。寸法測定ではパターン側壁の形状

を考慮しなければならない。ダマシンプロセスに

おけるトレンチ構造の寸法測定が必要である。

ステッパの焦点と露光量、エッチバイアス（エッ

チ後寸法とレジスト寸法の差）などのプロセス制

御は高精度化と 3 次元対応が必要。

極めて薄いゲート／容量絶縁膜のような新材料の信頼

性をテストするための標準的な電気試験法。ゲート／容量用の新高誘電率絶縁材料の疲労メカニズ

ムが解明されていない。

統計変動が顕在化する 65nm ノード以降でのプロセス制

御。自然現象としてのゆらぎが計測を制限する領域では、プ

ロセスを制御することが困難となろう。たとえば、

低ドーズのイオン注入、薄いゲート絶縁膜、およ

び極微細構造でのエッジラフネスである。

ドーパントプロファイルの 3 次元計測。活性領域の大きさがドーパントの原子間距離に近づくこ

とに起因し、プロセスシミューレーションおよび計

測が複雑化する。ドーパント元素の濃度を、所

要空間分解能で測定することが不可能である。

デバイス構造と配線技術が明確にならない段階で製造

における計測を決める必要がある。現在のトランジスタに代る新デバイス構造や Cu 配線に

代る材料が検討されている。

* SPC—statistical process control parameters is needed to replace inspection, reduce process variation, control defects, and reduce waste.

技術的要求

主な計測装置に対する目標到達レベルを表 97~101 に示す。顕微鏡観察の空間分解能は、幅が

異なるラインを見分けるために、パターン寸法測定装置において必要とされる能力である。2 次元お

よび 3 次元のドーパントプロファイル観測に必要とされる空間分解能は、モデリング＆シミュレーション

からの要求に基づくものである。2 次元ドーパントプロファイルの空間分解能は、要求に応えることが

難しい。少々空間分解能が悪くても、観測可能な方法があれば、有用な情報が得られるであろう。あ

らゆる計測において、測定の正確さを保証するために、適当な標準試料／標準物質が必要となる。

表 97a 計測に対する技術的要求―短期 YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007 DRIVER

DRAM ½ PITCH (nm) 130 115 100 90 80 70 65

MPU / ASIC ½ PITCH (nm) 150 130 107 90 80 70 65

MPU PRINTED GATE LENGTH (nm) 90 75 65 53 45 40 35

MPU PHYSICAL GATE LENGTH (nm) 65 53 45 37 32 28 25

Microscopy

Inline, nondestructive microscopy resolution (nm) for P/T=0.1 0.65 0.53 0.45 0.37 0.32 0.3 0.25 MPU

GATE

Microscopy capable of measurement of patterned wafers having Maximum aspect ratio / diameter (nm) (DRAM contacts) [A]

11.4 11.9 12.4 13 13.6 14.3 15.2

Materials and Contamination Characterization

Real particle detection limit (nm) [B] 65 53 45 37 32 30 25 D1/2 Minimum particle size for compositional analysis (dense lines on patterned wafers) (nm) 43 35 30 24 21 20 17 D1/2

Specification limit of total surface contamination for critical COI surface materials (atoms/cm2) [C] 5.0E+09 5.0E+09 5.0E+09 5.0E+09 5.0E+09 5.0E+09 5.0E+09

MPU GATE

Surface detection limits for individual elements for critical GOI elements (atoms/cm2) with signal-to-noise ratio of 3:1 for each element

5.0E+08 5.0E+08 5.0E+08 5.0E+08 5.0E+08 5.0E+08 5.0E+08 MPU GATE

White–Manufacturable Solutions Exist, and Are Being Optimized Optimized Yellow–Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known

Notes for Table 97a and b:

[A} Metal and via aspect ratios are additive for dual-Damascene process flow.

[B] This value depends on surface microroughness and layer composition.

[C] The requirements for metal contamination have been changed based on less stringent requirements found in

Front End Processes chapter Surface Preparation Technology Requirement, Table, Note F.

表 97b 計測に対する技術的要求―長期

YEAR OF PRODUCTION 2010 2013 2016 DRIVER

DRAM ½ PITCH (nm) 45 32 22

MPU / ASIC ½ PITCH (nm) 45 32 22

MPU PRINTED GATE LENGTH (nm) 25 18 13

MPU PHYSICAL GATE LENGTH (nm) 18 13 9

Microscopy

Inline, nondestructive microscopy resolution (nm) for P/T=0.1 0.18 0.13 0.09 MPU

Microscopy capable of measurement of patterned wafers having Maximum aspect ratio / diameter (nm) (DRAM contacts) [A]

16.1 19.3 23.2 D1/2

Materials and Contamination Characterization

Real particle detection limit (nm) [B] 18 13 9 D1/2

Minimum particle size for compositional analysis (dense lines on patterned wafers) (nm) 12 9 6 D1/2

Specification limit of total surface contamination for critical COI surface materials (atoms/cm2) [C] 5.0E+09 5.0E+09 5.0E+09 D1/2

Surface detection limits for individual elements for critical GOI elements (atoms/cm2) with signal-to-noise ratio of 3:1 for each element

5.0E+08 5.0E+08 5.0E+08 D1/2


[A} Metal and via aspect ratios are additive for dual-Damascene process flow.

[B] This value depends on surface microroughness and layer composition.

[C]

"統計限界に直面しているプロセスと原子サイズに近づきつつある物理構造 " の計測

デバイスの大きさがこのまま縮小して行くと、デバイスを構成する原子の大きさが無視できなくなり、

これがパターン寸法ひいてはデバイス特性の統計変動を引き起こすであろう。さらに、デバイスの構

造がこのまま縮小して行くと、量子力学的効果および平均自由行程効果のために、その物理特性

がバルク特性とはかけ離れたものになるであろう。たとえば、35nm ゲートのシリコン原子の格子間隔

は、ゲート長の約 1％になる。統計変動の影響は、各層の厚さが数原子層に過ぎず、様々な成分か

ら成る多層のゲート誘電体構造において、より顕著となるかも知れない、このような構造の工学は、

LSI として十分に均一なデバイスおよび回路性能を得るために、ドーパント原子や真性欠陥の統計

変動および閉じられた構造での量子力学的効果を考慮しなければならない。配線技術が進歩し、半導体基板内に侵入させてはならない Cu のような導電物質や low-k 層間膜

が、使用されつつある。僅か 2-3 原子層程度の厚さで、かつピンホールの無いバリア層を堆積するた

めに、プロセスやプロセスモデルの進歩が必要とされる。バリア層の状態が完全であることを確認する

ために、計測技術を開発しなければならない。配線断面積が電子の平均自由行程（mean free path）程度まで縮小されると、バルクの導電率モデルは最早適用できなくなる。

トランジスタ構造の測定においては、いくつかの課題がある。ゲート絶縁膜の構造計測では、シリコ

ン-絶縁膜界面およびゲート電極 -絶縁膜界面における量子力学的効果についての実用的な標準

化モデルが必要になる。確率的モデル化（stochastic modeling）の考え方が、これまで用いられて

きた決定論的（連続的）モデル化（deterministic or continuum modeling）技術を補完するため

に、必要とされるであろう。モデルを立証するためには、2 次元および 3 次元ドーパントプロファイル計

測の非常な進歩が必要となるであろう。機械的応力はトランジスタの輸送特性を変化させる、そして

このことが長所にも欠点にもなり得る。応力の影響を取り扱うために、"計測とモデル化 " 技術を開発

することが必要である。現実の材料や構造に現れるこれ等の統計変動は、測定の不確かさ（ measurement uncertainty）とは無関係なものであり、測定値の全不確かさ（total uncertainty）を二次的に増

加させることになる。その上、回路およびプロセス設計に際しては、その方法は未だ具体的ではない

が、統計変動を考慮しなければならない。次世代デバイスに向けてロードマップ中に規定されている

パラメータの多くは、それ等の測定不確かさが、計測自体とは殆んど関係のない基本的な物理的理

由のために、要求を満足させることができないように思われる。

顕微鏡観察（microscopy）

顕微鏡観察は、2 次元分布即ち IC パターンの形状や外観のデジタル画像が重要な情報を与えて

くれるので、核となるプロセスの多くに用いられている。通常、"まず画像形成ありき" ではあるが、画

像形成は、多くの場合 "それを観、測り、制御できる" という一連の過程の 1 ステップに過ぎない。顕

微鏡は、典型的には、光線、電子ビーム、あるいは走査プローブを用いる。オンラインでの顕微鏡観

察の応用には、像観察は当然として、欠陥／微粒子検出・レビュー・自動欠陥分類とともにパターン

寸法（CD）測定や重ね合わせ精度測定がある。ウェーハが高価かつ多数であるために、高速、非破

壊、インラインでの像形成・測定の要求が、増大している。IC パターンのアスペクト比が変りつつある

ことにより、伝統的な横方向のパターン寸法－たとえば線幅－の測定に加えて、"完全な 3 次元形状

の測定 " の重要性が増しており、インラインで自由に使えるようになると良い。 "先進的デジタル画像

処理・解析技術とネットワークで結んだ測定装置を活用する" という新しい計測方法の開発に際して

は、IC 技術の近未来ニーズに合わせることが必要であろう。それらに基づいた顕微鏡観察の技術や

測定は、詳細で十分な情報を逸早く提供することにより、"技術者がもっと自動的なやり方でプロセス

を制御できるようにする" ものでなければならない。走査型電子顕微鏡観察（SEM; Scanning Electron Microscopy）は、オフライン（at-line、訳

者注：米国では工場内でのオフライン計測を at-line と云い、offline はウェーハを工場外に持ち出

して行うオフライン計測を意味する．この場合は前者の意味で使用されている）およびインラインの像

観察法として、断面加工試料の観測、微粒子および欠陥の解析、欠陥像のインライン観察（欠陥レ

ビュー）、および CD 測定に用いられている。90nm 技術ノード以降も CD 測定や欠陥レビュー（およ

び試作ラインでの欠陥検出）に使用して行くためには、改良が必要である。十分な解像度を保ちな

がら、試料表面の帯電やコンタミネーションによる像質の劣化および照射損傷を防ぐためには、超低

加速電子ビーム（＜250eV）のような新しいインライン SEM の技術が必要となる。代替方法も追求さ

れるべきである。SEM 像は現在使われているよりも多くの情報を担っている、そこで必要となる情報

を露にし表現できるような測定方法を開発することが重要になる。測定像とモデル像およびラインスキ

ャンのライブラリおよび速くて正確な比較技術は、プロセス開発にとって、より重要なものとなりそうであ

る。球面収差を低減して SEM の分解能を上げようとすると、実用にならないほど焦点深度が浅くなっ

てしまう；従って、ナノチップの使用、共焦点式 SEM 像形成、および電子線ホログラフィのような従来

方式とは異なる SEM 像形成技術は、生産に耐える方法であることが分かれば、開発されることが必

要である。顕微鏡観察の詳細については、補足資料を参照して頂きたい。 SEM 像から最大の情報を得るためには、画像形成過程についての理解をより深めることが必要で

ある。理解の深化は、モデル化を通して成される。試料帯電の影響や信号処理回路の働きを含める

ことによって、信号発生過程のモデルを改良し拡大することが必要となる。CD 測定の精度を上げる

ためには、対象試料と得られた信号波形との関係を十分に理解することが必要である。試料損傷は、

試料内原子の直接電離やゲート構造上での帯電によって引き起こされるものであり、荷電粒子ビー

ムを用いる全ての顕微鏡の基本的な実用限界を決める。サブ 90nm のコンタクト／ビアホール、トランジスタゲート、配線ラインあるいはダマシントレンチの 3次元形状を計測するためには、現行の顕微鏡観察法や試料作製法を弛まず進歩させることが必要

であろう。FIB（focused ion beam）を用いた断面加工／リフトアウト（訳者注：FIB を用いてウェーハ

から TEM 試料を切り出し TEM 試料台に装填すること）は、 TEM （ transmission electron microscopy）あるいは STEM（scanning transmission electron microscopy）での像観察を行

うために、有用であることが実証されている。走査プローブ顕微鏡観察（SPM; Scanning Probe Microscopy）は、CD-SEM 測定結果の校

正に使用されるかも知れない。尖鋭なプローブを用いた SPM（stylus microscope）は、被測定試

料が導電性であるか否かにそれ程影響されることがなく、3 次元形状の測定を可能にする。しかし、

プローブが細すぎて曲ったりすると、計測精度が悪くなる。従って、プローブ材質と走査時に受ける力

を考慮し、先端尖鋭部の形状とアスペクト比を妥当な値に設定しなければならない。カーボンナノチ

ューブ（nano-tube、訳者注：nm 程度の径を持った薄い壁の筒）のような非常に硬いプローブ材料

が、この問題を解決する際の一助となる。遠視野顕微鏡鏡観察（far-field optical microscopy、訳者注：回折光を利用した通常の顕微

鏡での観察）の解像度は、その限界が光の波長で決まる。この限界を打破するため、DUV（deep ultraviolet）の光源や近視野顕微鏡観察法（near-field microscopy、訳者注：光が波としての性

質を発揮できない極微小な領域即ちエバネッセント場を利用した顕微鏡での観察）が開発されつつ

ある。欠陥を自動で分類できるように、ソフトウエアの改良が必要である。光学顕微鏡は、マルチチッ

プモジュールのハンダバンプのような大きなパターンの形状検査に、今後も引き続いて使われて行く

であろう。欠陥検出（defect detection）に関しては、各技術とも極限的な問題を抱えている。欠陥は "歩留

り低下の恐れがある全ての物理的･電気的あるいはパラメータ的な異常（deviation）" として、定義

される。現行の SEM や SPM の欠陥検出速度は、光学顕微鏡で見えない小さな欠陥を検査工程で

効果的に検出するためには、余りにも遅すぎる。アレー型（訳者注：複数の SPM を並列に配置した）

SPM を用いれば、高速走査はできる（SEM より速いかも知れない）が、プローブ先端尖鋭部の寿命、

均一性、特性、および摩滅に係わる問題が在る。アレー型 SPM は、並べる SPM の数を増やすこと、

および多様な操作モード（additional operational modes、訳者注：コンタクトモード AFM、AC モ

ード AFM、STM など）を開発することに力を注ぐべきである。高スループットを得る方法として、アレ

ー型マイクロカラム SEM（訳者注：超小型鏡筒を複数配列した SEM）が提案され、単鏡筒のマイク

ロカラム SEM ではその動作が確認された。静電および磁界レンズの設計限界に挑む研究が必要で

ある。

リソグラフィにおける計測（Lithography Metrology）

パターン加工技術の急速な進歩は、リソグラフィ計測に対して、相変わらず困難なチャレンジを課

すことになる。パターン寸法の測定では、再現性（reproducibility）と装置間マッチング（ tool to tool matching）を含めた測定精度で見ると、要求の計測水準に達していない。再現性は、序で述

べたように、繰返し精度（repeatability）、ウェーハのロード／アンロードに伴うばらつき、および長期

間のドリフトを含んだものである。ライン形状を計測することができるように、CD 測定装置の能力を増

強しなければならない。エッチングバイアス（エッチング前後における CD の差）を測ることは、依然とし

て困難なチャレンジである。電気的測定法を用いれば、ゲート線幅や配線幅をモニターすることは可

能であるが、不良を検出できたとしてもウェーハを再生処理することができない。重ね合わせ測定で

は、位相シフトマスクや近接効果補正マスクが課題となり、"金属用トレンチとビアホールでは異なる

露光装置を使用すること" が問題の解決をより難しくする。多くの CD 測定方法があるけれども、"それ一つで全ての測定要求に応えられる方法 " は存在しな

い。ラインやビア／コンタクトホールの測定には、ウェーハ、マスクともに、引き続いて CD-SEM が使わ

れる。193nm 用ホトレジストでは電子線照射損傷を軽減するために相当の努力がなされてきた、今

後 157nm 用ホトレジストでも電子線照射損傷が問題になるであろう。 "金のラインスキャンと比較す

ることでラインプロファイルの変化を検出するソフトウエア" は使えるようになったけれども、"上方から

撮った CD-SEM 像を解析してラインの 3 次元形状を求められるソフトウエア" は未だ開発中である。

電子ビームを斜め入射することができる CD-SEM は、"CD 測定と並行してライン形状評価を行う" ための道を拓いた。分解能および測定精度を向上させるために、電子源に係わる幾つかの開発技

術が試されている。CD-SEM は、新しい CD 測定方法を見つけ出さない限り、焦点深度不足の問題

に直面する。スキャタロメトリ（scatterometry）が製造に使われ始め、これを用いてライン形状の計測

ができるようになった。ここでは、スキャタロメトリという用語を "一波長・マルチアングルあるいは多波

長・シングルアングル光散乱測定 " という意味で使用している。次の目標は、コンタクト／ビアホール

用スキャタロメトリの開発である。スキャタロメトリ測定は、通常離散的なデータを提供することになる

ので、一定の線幅ステップを単位として CD 変動を表すことになる。それ故、離散的なデータから精

密さを決めるための標準的な方法が必要とされる。スキャタロメトリは、"レジスト処理装置に組込んで

使用するオンラインモニター" の候補と目されてきた。レジストパターンの測定デ‐タを用いて、エッチ

ングなど次工程の処理を制御し、製品特性の向上に繋げることになるので、フィードフォワード制御

（feed forward control）の概念をリソグラフィ計測にまで拡げなければならない。重ね合わせ精度

測定装置を CD 制御に使うという報告もある。この方法は、"レジスト線幅の変化が線長をも変化させ

ることと、線長は重ね合わせ精度測定装置の光学顕微鏡を用いて測定できる" という事実に基づい

ている。ライン群とスペース群とから成る特別なテスト構造が必要である。CD-AFM（atomic force microscopy）測定は、ライン形状の確認や CD 測定結果の校正に用いて優れた方法である。

CD-AFM を 90nm 技術ノードから先の密パターン測定に適用しようとするならば、新しいプローブチ

ップ技術や 3 次元傾斜が可能なカンチレバーが必要となる。焦点 -露光量の関係を調べるためには、

ライン形状を直接的に観測できるデュアルビーム FIB（SEM＋集束イオンビーム）は勿論として、上

述した方法の何れかが使われる。電子ホログラフィが、将来的な CD 測定技術として提案されてい

る。ラインエッジラフネス（LER; line edge roughness）は、トランジスタの駆動電流を変化させることは

ないが、リーク電流を増加させることが最近分かった 2。ということで、LER が計測要求項目に付け

加えられた。LER に対する要求測定精度は、以下に示されるように、CD に対する要求値の数年先

を行くものであり、十分な注意を払わなければならない。現在、LER を測定する標準的な方法はな

い。 2

K. Patterson, J.L. Sturtevant, J. Alvis, N. Benavides, D. Bonser, N. Cave, C. Nelson-Thomas, B. Taylor, K. Turnquest, Experimental Determination of the Impact of Polysilicon LER on sub-100 nm Transistor Performance, In Metrology, Inspection, and Process Control for Microlithography XV, SPIE Vol 4344, 2001, pp 809-814

重ね合わせ精度測定では、像コントラスト低下に起因した問題に加えて、今後要求精度が高くなる

こともあり、走査プローブ顕微鏡観察法（SPM）と併せて、新しい光学的あるいは SEM 式測定法の

開発が必要になるであろう。従来のターゲット構造では位相シフトマスクや近接効果補正マスクのア

ライメント誤差を検出できないので、この問題を解決するための一手段として、新しいターゲット構造

の必要性が示唆された。オンチップ配線の重ね合わせ精度測定は、相変わらずの難題である。平坦

化に CMP を用いることは、ターゲット構造を損なうことになる。従って、厳しい重ね合わせ要求に応え

るために CMP が用いられると、配線用アライメントターゲットのラインエッジはぎざぎざになってしまう。

絶縁層として用いられる low-k 材は、特に多孔性の low-k 膜が実用されると、重ね合わせ精度測定

をさらに難しくする。 "リソグラフィにおける計測の要求値 " の表は、ウェーハとマスクに分けられている。マスクにおける計

測要求は、さらに各種露光技術即ち光学（optical）・EUV（extreme ultraviolet）・および電子ビ

ーム転写露光法（EPL; electron projection lithography）に分けて、記載されている。

表 98a ウェーハを対象としたリソグラフィにおける計測の短期的要求

YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007

DRAM ½ PITCH (nm) 130 115 100 90 80 70 65

MPU / ASIC ½ PITCH (nm) 150 130 107 90 80 70 65



Wafer gate CD control* 6.5 5.3 4.5 3.7 3.2 2.8 2.5 Wafer dense line CD control* 13 11.5 10 9 8 7 6.5 Wafer contact CD control* 15 13 11.5 10 9 8 7 Line Edge Roughness control* 4.5 3.9 3.3 2.7 2.4 2.1 1.8 Wafer CD metrology tool precision* (P/T=.2 for isolated lines**) 1.3 1.1 0.9 0.75 0.65 0.56 0.5

Wafer CD metrology tool precision* ( P/T=.2 for dense lines**) 2.6 2.3 2 1.8 1.6 1.4 1.3

Wafer CD metrology tool precision* (P/T=.2 for contacts**) 3 2.6 2.3 2 1.8 1.6 1.4

Wafer CD metrology tool precision* (P/T=.2 for LER**) 0.9 0.78 0.66 0.54 0.48 0.42 0.36

Maximum CD measurement bias (%) 10 10 10 10 10 10 10 Wafer overlay control (nm) 65 58 52 45 42 38 35

Wafer overlay output metrology precision (nm, 3 sigma)* P/T=.1 6.5 5.8 5.2 4.5 4.2 3.8 3.5

* All precision values are 3 Sigma in nm and include metrology tool to tool matching

** Measurement tool performance needs to be independent of target shape, material, and density

LER—Local linewidth variation (3 Sigma total, all frequency components included, both edges) evaluated along a distance equal to four technology

nodes"


表 98b ウェーハを対象としたリソグラフィにおける計測の長期的要求

YEAR OF PRODUCTION 2010 2013 2016

DRAM ½ PITCH (nm) 45 32 22

MPU / ASIC ½ PITCH (nm) 45 32 22

MPU PRINTED GATE LENGTH (nm) 25 18 13

MPU PHYSICAL GATE LENGTH (nm) 18 13 9

Wafer gate CD control* 1.8 1.3 0.9 Wafer dense line CD control* 4.5 3.2 2.2 Wafer contact CD control* 5 3.5 2.5 Line Edge Roughness control* 1.3 0.9 0.65 Wafer CD metrology tool precision* (P/T=.2 for isolated lines**) 0.36 0.26 0.18 Wafer CD metrology tool precision* (P/T=.2 for dense lines**) 0.9 0.64 0.44 Wafer CD metrology tool precision* (P/T=.2 for contacts**) 1 0.7 0.5 Wafer CD metrology tool precision* (P/T=.2 for LER**) 0.26 0.18 0.13

Maximum CD measurement bias (%) 10 10 10 Wafer overlay control (nm) 18 13 9 Wafer overlay output metrology precision (nm, 3 sigma)* P/T=.1 1.8 1.3 0.9


表 99a マスクを対象としたリソグラフィにおける計測：Optical の短期的要求

YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007

DRAM ½ PITCH (nm) 130 115 100 90 80 70 65

MPU / ASIC ½ PITCH (nm) 150 130 107 90 80 70 65



Wafer gate CD control* 6.5 5.3 4.5 3.7 3.2 3 2.5

Wafer overlay control* 45 40 35 31 28 27 26

Wafer contact CD control* 15 13 11.5 10 9 8 7

Mask minimum image size (at 4×, nm) 360 300 260 220 200 180 160

Optical Section

Minimum OPC size (opaque at 4×, nm) 180 150 130 110 100 90 80

Image placement (multipoint at 4×, nm) 27 24 21 19 17 17 16

CD Uniformity (3 Sigma at 4×, nm)

Isolated lines (MPU gates), binary 8.6 7.4 6.3 5.7 5.1 4.6 3.5

Isolated lines (MPU gates), alternated 12 10.4 8.8 8 7.2 6.4 5.6

Dense lines (DRAM half-pitch) 10.4 9.2 8 7.2 6.4 5.6 4.2

Contact/Vias 8 6.9 6.1 5.3 4.8 4.3 3.2 Mask image placement metrology (precision, P/T=0.1) 2.7 2.4 2.1 1.9 1.7 1.7 1.6

Mask CD metrology tool precision* (P/T=0.2 for isolated lines, binary**) 1.8 1.5 1.3 1.1 1 0.9 0.7

Mask CD metrology tool precision* (P/T=0.2 for isolated lines, alternated**) 2.4 2.1 1.75 1.6 1.45 1.3 1.15

Mask CD metrology tool precision* (P/T=0.2 for dense lines**) 2.1 1.85 1.6 1.45 1.3 1.15 0.85

Mask CD metrology tool precision* (P/T=0.2 for contact/vias**) 1.6 1.4 1.2 1.05 0.95 0.85 0.65

Specific requirements

Alternated PSM phase mean deviation 2 2 2 2 2 1 1

Phase metrology precision, P/T=0.2 0.4 0.4 0.4 0.4 0.4 0.2 0.2

Alternated PSM phase uniformity (±degrees) 2 2 2 2 2 1 1

Phase uniformity metrology precision, P/T=0.2 0.4 0.4 0.4 0.4 0.4 0.2 0.2


表 99b マスクを対象としたリソグラフィにおける計測：EPL の短期的および長期的要求

YEAR OF PRODUCTION 2006 2007 2010 2013 2016 DRAM ½ PITCH (nm) 70 65 45 32 22 MPU / ASIC ½ PITCH (nm) 70 65 45 32 22 MPU PRINTED GATE LENGTH (nm) 40 35 25 18 13 MPU PHYSICAL GATE LENGTH (nm) 28 25 18 13 9 Wafer gate CD control* 3 2.5 1.8 1.3 0.9 Wafer overlay control* 27 26 18 13 9 Wafer contact CD control* 8 7 5 3.5 2.5 Mask minimum image size (at 4×, nm) 180 160 112 80 60

EPL Minimum stitching feature size (nm) 90 80 56 40 30 Image placement error (nm, multipoint) 17 16 11 8 6 Complementary mask pair placement error (nm, multipoint) for stencil mask 15 14 10 7 5 Metrology stitching precision (3 sigma, P/T=0.1) 9 8 5.6 4 3 Mask image placement metrology precision (3 sigma, P/T = 0.1) 1.7 1.6 1.1 0.8 0.6 Complementary mask pair metrology precision (3 sigma, P/T = 0.1) 1.5 1.4 1 0.7 0.5 CD Uniformity (3 Sigma at 4× nm) Isolated lines (MPU gates) 7 6 4 3 2 Dense lines (DRAM half-pitch) 11 10 7 5 3.5 Contact/Vias 10.5 9.5 8 5.5 4 Mask CD metrology tool precision* P/T=0.2 for isolated lines** 0.7 0.6 0.8 0.6 0.4 Mask CD metrology tool precision* P/T=0.2 for dense lines** 1.1 1 1.4 1 0.7 Mask CD metrology tool precision* P/T=0.2 for contact/vias** 1.05 0.95 1.6 1.1 0.8 Specific requirements Clear area transmission uniformity (3 Sigma %) for membrane 1% 0.90% 0.70% 0.60% 0.50%Energy loss (delta E/E) (%) for membrane 0.09% 0.08% 0.07% 0.05% 0.04%Scatterer sidewall angle tolerance (degrees) 0.5 0.5 0.5 0.5 0.5 Scatterer/stencil LER (3 Sigma, nm) 5 4.5 3 2 1.5 Metrology transmission uniformity precision (P/T=0.2, %) 0.20% 0.18% 0.07% 0.06% 0.05%Energy loss metrology precision (3 sigma, P/T = 0.1) 0.009% 0.008% 0.007% 0.005% 0.004%Sidewall angle metrology precision (3 sigma, P/T = 0.2) 0.1 0.1 0.1 0.1 0.1 LER metrology precision (3 sigma, P/T=0.2) 1 0.9 0.6 0.4 0.3


表 99c マスクを対象としたリソグラフィにおける計測：EUV の短期的および長期的要求

YEAR OF PRODUCTION 2006 2007 2010 2013 2016 DRAM ½ PITCH (nm) 70 65 45 32 22 MPU / ASIC ½ PITCH (nm) 70 65 45 32 22 MPU PRINTED GATE LENGTH (nm) 40 35 25 18 13 MPU PHYSICAL GATE LENGTH (nm) 28 25 18 13 9

EUV Image placement error (nm, multipoint) 17 16 11 8 6 CD Uniformity (3 Sigma at 4X, nm) Isolated lines (MPU gates) 7 6 4 3 2 Dense lines (DRAM half-pitch) 11 10 7 5 3.5 Contact/Vias 12.5 11 8 5.5 4 Mask CD metrology tool precision* P/T=0.2 for isolated lines** 0.7 0.6 0.8 0.6 0.4 Mask CD metrology tool precision* P/T=0.2 for dense lines** 1.1 1 1.4 1 0.7 Mask CD metrology tool precision* P/T=0.2 for contact/vias** 1.25 1.1 1.6 1.1 0.8 Specific Requirements Mean peak reflectivity 65% 65% 66% 67% 67% Peak reflectivity uniformity (3 Sigma %) 0.69% 0.61% 0.42% 0.33% 0.24%Absorber sidewall angle tolerance (degrees) 1 1 0.75 0.5 0.5 Absorber LER (3 Sigma, nm) 5 4.5 3 2 1.5 Mask substrate flatness (peak-to-valley, nm) 70 65 50 45 35 Metrology mean peak precision (P/T=0.2, %) 1.30% 1.30% 1.30% 1.30% 1.30%Peak reflectivity uniformity metrology precision (3 sigma, P/T = 0.2) 0.13% 0.12% 0.08% 0.06% 0.05%Absorber sidewall angle metrology precision (degrees 3 sigma, P/T = 0.2) 0.2 0.2 0.15 0.1 0.1 Absorber LER metrology precision (3 sigma, P/T=0.2) 1 0.9 0.6 0.4 0.3 Mask substrate flatness metrology precision (nm 3 sigma, P/T=0.2) 14 13 10 9 7

*All precision values are 3 Sigma in nm and include metrology tool to tool matching

** Measurement tool performance needs to be independent of target shape, material and density


図 61 リソグラフィ用計測における解決策候補

First Year of IC Production

Research Required Development Underway Qualification/Pre-Production This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.

2002 20042001 2007

Min

imum

Fea

ture

Siz

e (n

m)

CD-SEM 130 Scatterometry

CD- SEM CD-SPM Scatterometry CD-SEM Scatterometry and scatterometry on tracE-Beam Holography CD-AFM

CD-SEM Scatterometry and scatterometry/sensors on trac

CD-AFM E-Beam Holography Innovative Methods

In situ Sensors E-Beam Holography Innovative Methods

Optical Advanced Optical

Advanced Optical SEM

Innovative methods Advanced Optical SEM/SPM Innovative Methods Advanced Optical SEM/SPM Innovative Methods

Optical, SEM Optical, SEM SPM, SEM Innovative Methods, SEM, SPM

Innovative Methods, SEM, SPM

Interferometry Interferometry , IP Interferometry , Moiré Scale

Interferometry , Innovative Methods, Moiré Scale

Interferometry , Innovative Methods, Moiré Scale

90

65

Scatterometry and scatterometry/sensors on trac

45

32/22

130

65

45

32/22

90

130* 90 65

45 32/22

130 90 65

45 32/22

MASK IMAGE PLACEMENT METROLOGY

MASK CD METROLOGY

WAFER OVERLAY METROLOGY

WAFER CD METROLOGY

SEM and SPM

50 nm

2003 20052006 2008

20092010

2011 2012

2013 2014

20152016

2017

FEP における計測（Front End Process Metrology）

次世代技術の導入時期が早められる傾向にあり、トランジスタの開発･製作時に使われる計測も、

その技術開発を加速しなければならない。本節では、シリコンウェーハ、洗浄、熱酸化および薄膜形

成技術、ドーピング（ドーパントの導入あるいは注入）技術、FEP 用プラズマエッチングに特有な計測

ニーズを検討する。計測ニーズはプロセスの許容範囲に拠って決められる。一方、リーク電流の制御、

しきい値の低電圧化とゲート遅延の短縮、それらの許容度と云ったプロセスインテグレーションの課

題が、ゲート絶縁膜の厚さ、ドーパントの分布、接合深さ、ドーズ量と云ったプロセスパラメータの許容

範囲と密接に関連している。プロセス許容度のモデルを作ることは、トランジスタの計測を考える上で、

依然として重要な要件である。FEP における計測の目標到達レベルを表 100a と b、解決策の候補

技術を図 62 に示す。シリコンウェーハ（Starting Materials） ― 必要な IC 性能を得るために、最も経済的なシリコン

ウェーハの仕様は何かを決めなければならない。計測は、研磨ウェーハ／エピタキシャルウェーハ／

SOI ウェーハの最適仕様を決めるために、不可欠の技術である。重要な計測の課題として、(1) 微

粒子と表面欠陥の検出、(2) ウェーハ周辺部のエッジ除外領域の削減、(3) 平坦度などがあげられ

る。ゲート酸化膜の品質・信頼性（GOI; gate oxide integrity）の問題は、ゲート酸化膜厚が薄く

なるにつれて、その比重が軽くなりつつある。微粒子や COP（crystal originated pits）のように微

小な光散乱体（LLS; localized light scatterer）のサイズを計測し、種類を見分けるためには、より

進歩した装置が必要となる。さらに、サイズが 50-70nm よりも小さい LLS を検出し同定するためには、

新しい検出方法が必要となるかも知れない。2003 年までにウェーハ端から 2mm 以内の周辺領域で

ウェーハ・パラメータを測定できるようにすることが、重要な計測課題である。鍵となる点は、ビーム或

いは最小プローブ径とウェーハ周辺部の除外領域との関係である。リソグラフィは IC 製造で成功す

るための入り口である。後続の描画において露光品質を保証できる有意なウェーハの評価･解析を

行うためには、スキャン露光装置におけるサイトフラットネスの測定法を標準化しなければならない。ウ

ェーハの微細表面形状（空間周波数で 0.2～20mm の表面の凹凸形状）の解析・評価は、STI（shallow trench isolation）のためのリソグラフィと CMP に関連したシリコンウェーハへの要求にな

っている。詳細は FEP の章のスターティングマテリアル（Starting Materials）の節に示す。 SOI（Silicon-On-Insulator）は、IC デバイス応用の本流に入った。そしてロードマップの要求に

応えるべく進化してゆくと予想できる。今まで研磨シリコン基板のための材料仕様が SOI 仕様に移る

ことが期待される。しかし、SOI の下層絶縁体構造では、研磨シリコン基板に利用されている多くの

計測の性能が低下する可能性が高いので、必要なレベルでの SOI の材料特性の測定や制御に機

能していない。これは、SOI 計測にとって主要な課題であり、計測関係者はすぐに対応しなくてはな

らない。これらの計測の課題のより多くの詳細については、スターティングマテリアル（ Starting Materials）の節の FEP の部分を参照されたい。洗浄（Surface Preparation） ― インシチュ・センサが、微粒子、化学組成、そして可能ならば微

量金属をその場計測するため、一部のウエット洗浄装置に組込まれつつある。微粒子検出は "歩留

り改善 " の章で取り扱われている。微粒子、欠陥と金属、そして有機汚染の解析は、本章の "材料

の評価･解析 " の節で述べられる。

表 100a FEP における計測技術の要求 ― 短期

YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007 DRIVER

DRAM ½ PITCH (nm) 130 115 100 90 80 70 65

MPU / ASIC ½ PITCH (nm) 150 130 107 90 80 70 65


MPU PHYSICAL GATE LENGTH (nm) 65 53 45 37 32 28 25 Bulk control limits for trace metals for bulk silicon and SOI top silicon layer. (Fe concentration in atoms/cm3) 1×1010 <1×1010 <1×1010 <1×1010 <1×1010 <1×1010 <1×1010 *

Bulk detection limits for trace metals for bulk silicon and SOI top silicon layer. (Fe concentration in atoms/cm3) 1×109 <1×109 <1×109 <1×109 <1×109 <1×109 <1×109 *

High-performance logic EOT equivalent oxide thickness (EOT) nm 1.3-1.6 1.2-1.5 1.1-1.6 0.9-1.4 0.8-1.3 0.7-1.2 0.6-1.1

Low operating power logic EOT 2 1.8 1.6 1.4 1.2 1.1 1

± 3σ dielectric process range (EOT) (nm) ± 4% ± 4% ± 4% ± 4% ± 4% ± 4% ± 4%

M GATE

EOT measurement precision 3σ (nm) [B] 0.0052 0.0048 0.0044 0.0036 0.0032 0.0028 0.0024MPU

HIGH-PERFORMANCE

DRAM capacitor structure Cyl. Pedestal Pedestal Pedestal Pedestal Pedestal PedestalDRAM capacitor electrodes MIS MIM MIM MIM MIM MIM MIM

DRAM capacitor dielectric material Ta2O5 Ta2O5 bb Ta2O5Not

BST?? BST Epi-BST

DRAM capacitor dielectric constant >22 >50 >50 >50 >250 >250 >700 Equivalent oxide thickness (EOT) (nm) 3 0.95 0.95 0.95 0.45 0.45 0.15

D½

11.5 12.2 12.2 12.2 28.7 28.7 27.2 DRAM capacitor dielectric physical thickness (nm) ± 3 σ process range ±4% ±4% ±4% ±4% ±4% ±4% ±4%

D½

DRAM capacitor dielectric physical thickness measurement precision (nm 3σ) [C] 0.046 0.049 0.049 0.049 0.11 0.11 0.11 D½

Dopant concentration (atoms/cm3) Dopant atom

3 x 1018

P, As, B4 x 1018

P, As, B4 x 1018

P, As, B5 x 1018

P, As, B6 x 1018 P, As, B

7 x 1018 P, As, B

8 x 1018

P, As, B

Metrology for junction depth of (nm) 27 22 19 15 13 12 10 MPU

Lateral Steepness of dopant profile (nm/decade) 5.1 4.7 4.25 4 3.8 3.5 3.3

Lateral/depth spatial resolution for 2D / 3D dopant profile (nm) 4.1 / 5.2 2 2 3.9 / 4.0 1.5 1.5 2.6 / 2.0 *

At-line dopant concentration precision (across concentration range) [D] 5% 4% 4% 4% 3% 3% 2% *


表 100b FEP における計測技術の要求 ― 長期 YEAR OF PRODUCTION 2010 2013 2016 DRIVER

DRAM ½ PITCH (nm) 45 32 22 MPU / ASIC ½ PITCH (nm) 45 32 22 MPU PRINTED GATE LENGTH (nm) 25 18 13 MPU PHYSICAL GATE LENGTH (nm) 18 13 9 Bulk control limits for trace metals for bulk silicon and SOI top silicon layer. (Fe concentration in atoms/cm3) <1×10 10 <1×10 10 <1×10 10

Bulk detection limits for trace metals for bulk silicon and SOI top silicon layer. (Fe concentration in atoms/cm3) <1×10 9 <1×10 9 <1×10 9

High- performance logic EOT [A] equivalent oxide thickness (EOT) nm 0.5–0.8 0.4–0.6 0.4–0.5

Low operating power logic EOT 0.9 0.8 0.6 ± 3σ process range (EOT) (nm) ± 4% ± 4% ± 4%

MPU

Logic dielectric measurement precision 3σ (nm) [B] 0.002 0.0016 0.0016

MPU HIGH -

PERFORMANCE

DRAM capacitor structure dielectric material process control requirements Pedestal MIM

Pedestal MIM

Pedestal MIM

epi-BST ??? ??? (Dielectric constant) >700 >1500 >1500 Equivalent oxide thickness (nm) 0.15 0.06 0.043

D ½

27.2 23 16.4 DRAM capacitor dielectric physical thickness (nm) ±3σ process range [C] ± 4% 4% 4% D ½

DRAM capacitor dielectric physical thickness measurement precision (nm 3σ) 0.11 0.092 0.066 D ½ Dopant concentration (atoms/cm3) Dopant atom

1.4 x 1019 P, As, B

2.0 x 1019 P, As, B

? x 1019 P, As, B

Metrology for junction depth of (nm) 7 5 4 Lateral Steepness of dopant profile (nm/decade) 2.7 1.9 1.6 Lateral/depth spatial resolution for 2D / 3D dopant profile (nm) 2.2 / 2.0 1.5 / 1.4 1.0 / 1.2 At-line dopant profile concentration precision (across concentration range) [E] 2% 2% 2%



[A] The use of SOI wafers requires metrology development.

[B] Precision calculated from P/T=0.1=6×precision/process range. The measurement requirements specify the equivalent thickness for a silicon dioxide dielectric film. It is expected that oxynitirides and stacked nitride/silicon dioxide layers will replace silicon dioxide for the 130 and 100 nm logic generations and that high dielectric constant materials such as Ta2O5 will be used at and after the 70 nm logic node and possibly at the 100 nm node. The physical thickness of the high dielectric constant layer can be calculated by multiplying the ratio of the dielectric

constants (εhigh κ /εox) by the effective oxide thickness. For example, a 6.4 nm thick Ta2O5 (κ= ~25) layer has a 1 nm equivalent oxide

(κ=3.9) thickness. The listed precision is based on equivalent oxide thickness and must be multiplied by the ratio of the dielectric constant to obtain precision for the dielectric of interest. The total capacitance of the dielectric stack also includes that of the dielectric layer plus the interfacial layer, quantum state effects at the channel interface, and that associated with depletion of charge in the poly silicon gate electrode. Thus, the challenge to gate dielectric thickness measurement includes metrology for the interfacial layer.

[C] In the case of MIS structure, physical thickness, tdiel , is calculated using the equation of tdiel=(teq.ox-1 nm)diel εhigh κ / 3.9 in which

oxide film formed at the interface of poly-silicon and dielectric material in annealing is taken into account. In the case of MIM structure,

tdiel is calculated using the equation of tdiel= teq.ox εhigh κ / 3.9 . Here teq.ox is equivalent oxide thickness, and tdiel is dielectric constant of

the dielectric material.

[D] High precision measurements with low systematic error are required.

熱酸化／薄膜形成技術（Thermal/Thin Films） ― SiO2 から SiON へ、そして高誘電率代替

材料へ移行することは残された計測の主要な課題である。当面の焦点となる計測課題は、窒素含

有量や濃度分布の制御に、エリプソメトリ（楕円偏光解析法）や電気（C-V、I-V）計測の延長を図る

ことである。High-k 材料の計測の開発は継続する必要があり、そして、界面層の計測は困難なチャ

レンジである。FEP のロードマップでは、高性能デバイスへの適用に先立って 2004 年の低電力デバ

イスで High-k 材料の適用を示している。界面層の制御を可能とする解決策候補は、赤外線、およ

び／または紫外線波長領域へ拡張したインライン光学計測手法である。高周波電気試験法の継続

的な開発と標準化、および絶縁物の信頼性を試験する新しい方法が必要である。High-k の電気

的試験方法として、従来法の容量とトランジスタ構造による方法、水銀プローブによる方法、非接触

コロナ放電法がすべて開発段階にある。 "膜堆積後のゲート絶縁膜／容量絶縁膜の誘電特性は、

熱処理後の誘電特性とは異なる" という無視できない証拠がある。このことは、電気計測データと物

理計測データとの比較を複雑なものにする。しかし、両者の相関をはっきりさせることが必要である。

High-k 材料への STEM や X 線反射率法のような材料評価・解析手法の応用は、SiGe チャネル

内の Ge の制御のための手法と同様に本章の "材料と汚染の評価 /解析 " の節で検討される。 FERAM ― 誘電体膜の厚さが 100 から 200nm であっても、新しい材料の組合せが使用されると

きには、金属酸化物のインライン膜厚測定のための光学モデルを開発しなければならない。1016 回

以上の読み・書き込みサイクルでの容量部分の疲労劣化試験のための計測技術が第一に必要であ

る。ドーピング技術 ― 活性ドーパント注入を制御するために、180nm 技術ノード以降に向けて、イン

ライン測定技術を改良しなければならない。現在、高ドーズ注入のプロセス制御には 4 探針法が用

いられ、低ドーズ注入にはサーマルウエーブ法（thermally modulated optical reflectance）が

用いられている。両手法ともに改善されねばならない。リアルタイム制御を可能とするドーズ量、ドーパ

ントプロファイル、ドーズの均一性の直接その場測定ができる新しい測定方法の開発が必要である。

B、P、As 注入を制御するための新規計測技術が必要である。そして、B、P、As の蛍光 X 線法に基

づいてドーズ量測定用に最適化されたインライン型の電子マイクロプローブシステム（ in-line electron microprobe system）が最近導入されている。オフラインであるが、SIMS（secondary ion mass spectroscopy）を用いれば、極浅接合などで現在必要とされる測定精度を達成できる。

光照射によるキャリア発生と検出（光学技術）などの新しい非破壊測定法について、どの程度の可

能性と能力を有するものであるかが、現在評価されている所である。2 次元、可能ならば 3 次元のド

ーパントプロファイルを観測することが、次世代技術の開発には不可欠である。新しいドーピング技

術を開発するためには、活性ドーパントのプロファイルとその TCAD（technology computer-aided design）モデルの作成と欠陥の分布を知ることが必要となる。縦構造断面形状や縦構造制御、たとえばサイドウォールの角度や縦型トランジスタのゲートでは、プロセス

開発のためだけでなく、生産管理でより重要になる。たとえばエッチングでのマイクロローディング効

果が生じるような特殊なプロセス条件では、TEG（test structure）やテストウェーハ（test wafer）で

はなく、製品上での直接計測が必要となる。これらの要求を満足する計測ツールの開発に注力しな

ければならない。3 次元 SEM、測長 AFM やスキャッタメトリ計測データの 3 次元モデル化などの新し

い技法は、工程管理に用いるだけの十分に高い完成度に向けた開発を進める必要がある。

図 62 FEP 用計測における解決策候候補

TMOR—thermally modulated optical reflectance

USJ—ultra shallow junctions



20032001 2005

GATE DIELECTRICMETROLOGY

Oxynitride 130 nm

Ellipsometer Advanced C-V and I-V

Oxynitride / Stacked Dielectrics 90 nm Ellipsometer To IR +/or VUV Advanced C-V and I-V Innovative Solution

High κ dielectric 65/45/32 nm Ellipsometer to IR +/or VUV Advanced C-V and I-V Innovative solution

DOPANT METROLOGY 130 nm

Carrier Illumination, TMOR − low dose +USJ 4 pt probe – high dose

90 nm Carrier Illumination, TMOR − low dose + USJ 4 pt probe – high dose

electron microprobe and Innovative methods

65/45/32 nm Carrier Illumination, TMOR – low dose + USJ 4 pt probe – high dose Ielectron microprobe and Innovative methods

2002 2004 200620092007 2011

2008 2010 20122015 2013 2017

2014 2016

配線における計測（Interconnect Metrology）

低誘電率絶縁膜／Cu ダマシン配線プロセスを改善するため、短期的要求を満たす計測技術の

早急な開発が求められている。これにはバリア膜や低誘電率膜の新しい材料とプロセスが含まれる。

計測技術に対する長期的要求はこの新しい配線技術の導入によりもたらされている。これまでの製

造経験では、プロセスの改善では Cu 配線中のボイドはまだ除去できていない。メッキ液のインライン

制御を行うための計測機器が必要であり、Cu 配線パターン中でのボイドを統計的に必要な量で検

出する技術が開発されなければならない。また、多孔質低誘電率材料を用いたプロセスでは、ポア

（孔）サイズの統計的分布を含めた管理技術と、平坦化プロセスをより精度良く制御するための計測

技術が開発されねばならない。微細化の加速は、開発段階、量産段階のいずれにおいてもチップ上

配線の高アスペクト比構造の計測技術開発に大きなチャレンジを必要としてきている。CD 計測技術

もまた、配線プロセス開発にはキー技術である。多孔質材料でできた非常に高いアスペクト比構造に

対する CD 計測技術の要求も強く、トレンチやビア／コンタクトのサイドウォール 3 次元形状計測情報

が求められている。これらの計測は、下層の多層膜の影響によりさらに複雑となっている。配線プロセス装置、およびプロセス開発の段階、並びにパイロット生産のいずれの段階においても、

膜堆積後およびパターン加工後の膜を詳細に評価解析しなければならない。現在、配線構造に係

わるインライン計測の多くは、簡略化された構造を計測したりモニタウェーハを計測するものであり、そ

の多くは破壊検査である。超薄バリア層などの構造の微細化により、現在の技術は進展を続けるで

あろう。配線における計測では、電気的性能､歩留りや信頼性と相関が取れるような CD 寸法や物理

測定データを提供することが求められ、そのためには、計測技術の継続な開発が必要である。製造

段階でより効率的かつ経済的な計測を行うためには、パターン付きウェーハを計測できるようにしなけ

ればならない。配線における計測技術の目標到達レベルを表 101 に、解決策候補を図６3 に示す。

Cu 配線中のボイド検出と不良原因となる低誘電率層内の孔（ポア）の検出技術が計測技術の要求

項目として新しく追加されたが、いずれも達成困難もしくは不可能と思われる。必要なのは、非常に

少ない数のボイドや大きな孔（ポア）を即座にインラインで観察する技術である。表 101 にパーセンテ

ージで示されたように、得られる情報が統計的に意味のある定義とすることが求められており、これは

大きなチャレンジである。

表 101a 配線における計測技術の要求－短期

YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007 DriverDRAM ½ PITCH (nm) 130 115 100 90 80 70 65 MPU / ASIC ½ PITCH (nm) 150 130 107 90 80 70 65 MPU PRINTED GATE LENGTH (nm) 90 75 65 53 45 40 35 MPU PHYSICAL GATE LENGTH (nm) 65 53 45 37 32 28 25 Planarity requirements: lithography field (mm × mm) for minimum interconnect CD (nm) 25 × 32 25 × 36 25 × 40

Measurement precision (nm) 250 200 175 ± 25

250 250

±20

200 200

±17

MPU

Measurement of deposited barrier layer at thickness (nm) / Process range (± 3σ ) precision 1σ (nm) for P/T=0.1 Require profile characterization on patterned wafers [A]

18 10% 0.06

15 10% 0.05

13 10% 0.043

11 10% 0.037

10 10% 0.033

9 10% 0.03

8 10% 0.026

MPU

Metrology capability to measure Cu thinning at minimum pitch due to erosion (nm), 10% × height, 50% areal density, 500 µm square array

28 24 20 18 16 14 13 MPU

Void size for 1 % voiding in copper lines 32.5 28.75 25 22.5 20 17.5 16.25 MPU Detection of killer pore at (nm) size 6.5 5.75 5 4.5 4 3.5 3.25 MPU Measure interlevel metal insulator bulk / effective dielectric constant (κ) and anisotropy on patterned structures at 5× to 10× local clock frequency (GHz) [B]

2.7 3.0–3.7

1.7

2.7 3.0–3.7

2.3

2.7 2.9–3.5

3.1

2.2 2.5–3.0

4

2.2 2.5–3.0

5.2

2.2 2.5–3.0

5.6

1.7 2.0–2.5

6.7 MPU


表 101b 配線における計測技術の要求－長期 YEAR OF PRODUCTION 2010 2013 2016 DRIVERDRAM ½ PITCH (nm) 45 32 22 MPU / ASIC ½ PITCH (nm) 45 32 22 MPU PRINTED GATE LENGTH (nm) 25 18 13 MPU PHYSICAL GATE LENGTH (nm) 18 13 9

Planarity requirements: lithography field (mm × mm)/ planarity for minimum interconnect CD (nm) / measurement precision

25 × 44 175 ±17

25 × 52 175 ±17

175 ±17

MPU

Measurement of deposited barrier layer at Thickness (nm) / process range (± 3σ ) Precision 1σ (nm) for P/T=0.1 Require profile characterization on patterned wafers [A]

7 10% 0.023

5 10% 0.017

4 10% 0.013

MPU

Metrology capability to measure Cu thinning at minimum pitch due to erosion (nm), 10% X height, 50% areal density, 500 µm square array 5 4 3 MPU

Void size for 1 % voiding in copper lines 11.25 8 5.5 MPUDetection of killer pore at (nm) size 2.25 1.6 1.1 MPUMeasure interlevel metal insulator bulk / effective dielectric constant (κ) and anisotropy on patterned structures at 5× to 10× clock frequency (GHz) [B]

1.6 2.0 11.5

<1.6 1.9

19.3

1.5 1.7 28.7

MPU



[A} Roadmap predicts barrier for 35 nm technology node will be formed by reactive processes in metal or dielectric or both instead of by deposition. [B] Minimum effective dielectric constant is listed. Due to divergence of DRAM and logic requirements, minimum listed number is associated with logic requirements. The development of a measurement technique for low κ dielectric constant and anisotropy is nearly complete up to 40 GHz. Technology transfer to industry will take place from 1999 to 2000.

低誘電率膜における計測要求多孔質材料の特性を制御することは、今後も継続したチャレンジである。配線ロードマップでは､パ

ターン形成後の低誘電率層内にある大きくて不良原因となる孔（ポア）を生産ラインで検出する技術

を特に必要としている。ポアサイズの分布はこれまで低角度中性子散乱法、陽電子消滅法や X 線

散乱法により評価されてきた。最近になって､ポアサイズのインライン計測法としてガス吸収とエリプソ

メトリを組み合わせた方法が提案されている。この方法については業界内での幅広い評価を要する。

低誘電率材料用の高周波領域計測技術とテスト構造は 40GHｚまで対応できるものが開発された。

クロック高調波、表皮効果、クロストーク、材料の異方性を考慮した計測装置、計測手順､テスト構造

／材料を早く実用化し､低誘電率層間膜を用いた配線の計測に適用することが必要である。化学的機械研磨（CMP）時の絶縁膜薄膜化を制御することが必要であり、パターン加工されたウェ

ーハの平坦度を測定する技術が必要である。触針式プロファイラと走査型プローブ（原子間力）顕

微鏡を用いることにより、局所的な平坦度とグローバルな平坦度を計測することができるが、スループ

ットが低く改善を要する。いくつかの標準推進組織が、リソグラフィの SPC（統計的プロセス制御）で

必要な情報を得るため､平坦度試験方法を開発中である。エッチングプロセスでは、プロセス制御のため配線特有の CD 計測手順をさらに開発する必要があ

る。トレンチとコンタクト／ビア構造のサイドウオール角度やボトム寸法を知るため、高速な三次元形

状観察技術が必要とされている。この技術は現在の CD-SEM を超える能力を要求している。エッチ

ングに関しては、レジスト CD 寸法測定で十分な精度が得られないため、寸法調整の決定が困難と

なっている。1 つの解決策として、スキャッタロメトリがある。この方法では M1（第一メタル配線）層など

のレベルでは配線 CD 寸法平均値を高い精度で計測できるが、上層のメタル配線層では精度が低

下する可能性がある。加えて、スキャッタロメトリはコンタクトやビア構造の計測に対しても適用できるこ

とが求められている。クロック周波数の増加は 1999 年版の ITRS で示されたものよりも早いペースで進むと予測されてい

る。従って、高周波数領域での配線構造のテスト技術が継続して開発されねばならない。クロック高

調波（基本周波数の 5 倍～10 倍）や表皮効果、クロストークを評価解析しなければならない。配線膜（特に Cu）における計測 Cu メッキ装置では、メッキされた Cu 膜の特性を維持するため、メッキ槽中の添加剤、副生成物お

よび無機成分の定量的測定が必要である。また、プロセスモニタリングのため、メッキ液の劣化から来

る添加剤や副生成物、無機成分の変化をその場（in-situ）計測する必要がある。 Cyclic voltammetric stripping（CVS）法は、メッキ膜の品質に影響する添加剤と副生成物とを

合わせた形で測定し、広く用いられている。また、液体クロマトグラフィは、電気化学的に不活性な

個々の元素や化合物の定量計測に用いることができ、無機物のモニタリングには滴定による定量法

を用いることができる。配線技術の目標到達レベルを見ると、将来バリア層の厚さは 6nm より小さくなる。膜厚変動のプロ

セスウィンドウを膜厚の 20％と仮定すると、測定の精密さは 6σ≦0.12nm が必要であり、現有の技

術では不可能である。メタル配線の計測については、成膜後のバリア層や Cu シード層の膜厚の測

定からパターン加工後の構造での膜厚測定まで広くカバーする必要があり、また Cu 配線中のボイド

を検出できなければいけない。Cu ボイドに関する指標は配線ロードマップの章で提案されており、Cuボイドのインライン計測技術は多くの開発を要する課題である。しかしながら、これらの努力はボイドを

検出することだけに向けられており、プロセスコントロールに必要な定量的サンプリングには向けられ

ていない。配線構造は様々な厚さや材料の多くの層から構成されており、短時間かつ必要な空間分

解能で多層膜の膜厚測定（製品ウェーハに対して）を行うことは最も難しい挑戦と思われる。現在、

膜厚測定法としては蛍光Ｘ線、光学的反射率、エリプソメトリ、プロファイラー並びに精密天秤が用い

られているが、これらの方法では上記の目標には到達しない。レーザによる光学音響法が量産での

多層膜計測の新技術として提案されているが、現在の所スクライブライン内に計測用のテスト構造を

配置する必要がある。 CMP 後工程については、Cu 配線のディッシングとエロージョンの計測が必要とされている。光学音

響法が詳細に調べられてきたが、量産環境下でディッシングとエロージョンを正確に検出するために

は統計的なサンプリング技術を確立することが必要である。新しい材料や構造に関わる他の計測項目として､膜中の水分含有量、膜の組成比、機械的強度

／硬度、局所応力（ウェーハ全体で見た応力に対し）、配線抵抗（バルクでの抵抗に対し）がある。

加えて、計測技術の開発と並行して計測器の校正技術と標準試料の開発も進められねばならな

い。

図 63 配線における計測の解決策候補 MI – Metal Illumination, GI-XRR—grazing incidence X-ray reflectivity, XRF – x-ray fluorescence



20032001 2005

METAL FILM METROLOGY Film thickness/ resistivity

130 nm Acoustic methods / MI /Gi-XRR / XRF4 pt probe – single layers Innovative, patterned wafer capable method 90 nm

Acoustic methods / MI / GI-XRR / XRF 4 pt probe – single layers Innovative, patterned wafer capable method 65/45/32 nm

Acoustic methods / MI / GI-XRR / XRF 4 pt probe – single layers Innovative, patterned wafer capable method

LOW κ FILM THICKNESS Ellipsometry / acoustic methods

CMP FLATNESS CONTROL 130 nm

Profilometry /atomic force microscopy

Optical and other innovative methods

90 nm Profilometry /atomic force

microscopy Optical and other innovative

methods 65/45/32 nm

Profilometry /atomic force microscopy

Optical and other innovative methods

κ = 2.7 – 3

κ = 1.6 – 2.2

κ = < 1.5

2002 2004 2006

20092007 2011

2008 2010 2012

2015 2013 2017

2014 2016

材料と汚染の評価･解析

急速な新材料の導入、微細化、新デバイス構造や低温プロセスの導入などにより、材料解析や汚

染の評価・解析が引続き挑戦課題である。適切なオフラインの評価･解析手法とインラインでの物理

計測・電気計測手法との相互的関係を、もっと拡充すべきである。評価･解析手法は、薄膜の厚さ

や元素濃度などの正確な情報を得るために、今後も使われ続ける。評価･解析手法の開発方向は、

ウェーハ全面にわたって計測でき、クリーンルーム内で使用できるようにして行くことである。オフラインの評価･解析によって、しばしば、インライン計測では取れない情報が得られる。たとえば、

透過電子顕微鏡（TEM）や走査型透過電子顕微鏡（STEM）、特に環状の暗視野検出器を用いて

像形成する TEM や STEM（ADF-STEM; annular dark field STEM）を用いることにより、極薄

膜や界面層の断面を超高分解能で観察･分析することができる。 ADF-STEM に X 線分析やエネ

ルギー損失電子の検出機能を備えれば、界面の化学結合状態を知ることができる。高性能の二次

イオン質量分析（SIMS）やその派生の飛行時間（TOF; time of flight）SIMS を用いて、表面汚

染や積層薄膜の分析ができる。微小角入射 X 線反射率測定法を用いて、薄膜の厚さや密度を測

定することができるし、微小角入射 X 線回折法を用いると、薄膜の結晶構造に関する情報を得ること

ができる。XRR（X-ray reflectivity）の測定において拡散散乱や特異散乱を利用することが界面

モデルを組み立てる上で他の方法（TEM／STEM、SIMS やイオン後方散乱法）と比較することも

含め非常に重要であると考えられる。電界放射型電子銃を備えたオージェ電子分光（FE-AES; field emission auger electron spectroscopy）によって 20nm 以下の大きさの粒子の元素分析

が可能となっている。また、新しい材料を評価するためには、多孔質の低誘電率絶縁体のボイド含

有量、ポア（孔）サイズ、膜の接着性、機械的性質などの物理特性をオフラインで評価･解析できるこ

とが必要である。現在では 300mm ウェーハの全面までを解析できるこれらのオフライン装置が入手

可能となっている。FE-AES やデュアルビーム集束イオンビーム（FIB）装置のようにそれらのうちいく

つかはオフラインからインラインの欠陥レビューと解析を兼ねた装置として移行しつつある。 TEM と STEM については画像取得法のさらなる改善・開発が望まれる。画像に関していくつかの

技術が high-k や low-k 材料とそのプロセスの開発で利用されつつある。界面の画像は STEM の

ADF 検出器によって大きく改善された。STEM モードの鍵は物質の評価・解析が最小の電子ビー

ム径の範囲で可能となることである。電子エネルギー損失分析（ELS; energy loss spectroscopy）

は直径 0.2nm の範囲で測定可能である。この改良された空間分解能により、ELS を high-k とシリ

コン基板との界面領域等の評価・解析に使うことができる。ADF と ELS を装備した STEM は現在半

導体デバイス量産の評価装置として使われ始めている所である。画像の再構成ソフトウェアの発達

により画像分解能が向上し、界面の画像の分解能も高くなった。TEM／STEM の改良に関して開

発の初期段階のものがいくつかあるが、早急に商品化されることが望まれる。それらの技術の中には

レンズの収差改善や電子ビームの単色化が含まれている。高エネルギー分解能の X 線検出器など、有望な新技術が早急に市販化されることが望まれる。マ

イクロカロリーメータ型（EDS; energy-dispersive spectroscopy）と超電導トンネル接合型のエネ

ルギー分散型 X 線分光器を試作した結果では、非常に高いエネルギー分解能が得られ、従来の

EDS では不可能であったオーバーラップピークの分離や化学結合の情報が得られている。これらの

技術は従来形 EDS や在りきたりの波長分散型分光器に勝っており、クリーンルームに設置した

SEM に装着して使用すれば、より微小な粒子や欠陥の分析が可能になる。現在ベータサイトシステ

ムがテスト中である。汚染の評価・解析法においては検出限界の改善と自動化の開発が続けられている。シリコンウェ

ーハの表面汚染の分析は全反射蛍光 X 線分析法（TXRF; total X-ray fluorescence）と気相分

解収集法（VPD; vapor phase decomposition）がよく用いられる。VPD によって収集された試料

は TXRF、ICP 質量分析法（ICP-MS; inductively-coupled plasma mass spectroscopy）や原

子吸光法（AAS; atomic absorption spectroscopy）によって分析される。汚染制御の他のアプロ

ーチとしてインラインの計測が開発されつつある。液体の薬品バスから実時間で試料採取しながら質

量分析をベースとしたシステムでバス中溶液の微量汚染の分析が行われている。他の解析機器も含めこれらのオフライン装置を利用することによって、ロードマップを進める上で重

要な情報を得ることができるが、まだ挑戦課題は多く残っている。たとえば今後採用されると考えられ

る high-k のゲートスタックの解析は、層間の化学的な相互混合や構造、界面の粗さ、また分析に使

用する方法（プローブ）によってはマトリックス効果を誘発するなどの影響によって非常に困難となっ

ている。さらにデバイスの微細化が今後進行し続けると、平面構造デバイスを想定した解析方法はも

はや疑わしくなってくる。スケーリングの進行により高アスペクト比となる構造の中に潜り込んだ汚染の

分析などはもっともっと難しいものとなる。新材料の導入は汚染分析にも新しい挑戦課題をもたらす。たとえば、銅メタライゼーションで可能

性高く起こると考えられる相互汚染の分析には、この金属の拡散係数が大きいため、1010 個／cm3

の銅のバルク汚染の検出感度が必要となる。さらに表面汚染についても、ウェーハのエッジ除外領

域まで分析する必要がでてくる。微細化の進行はまた、プロセスの熱的許容度を低下させる傾向に

ある。そうなると、金属汚染の挙動やその悪影響を低減するための方策を得るために汚染の評価・解

析技術への要求も変化してくる。たとえば低温プロセスにおいては、どの汚染元素に注目しどの程度

に制御や分析をしなければいけないのかということが現状とは違ったものとなる。重要な具体例として

カルシウムが非常に薄いゲート酸化膜の完全性に対して与える影響が上げられる。そしてこの元素を

108 個／cm3 レベルで分析することは困難なチャレンジ課題となる。気相分解 ICP-MS 法などの従

来技術ではこのレベル分析を行うにはブランク試料の日間変動による限界がある。さらに付け加えれ

ば、低温プロセスは金属汚染のゲッタリングについても変化をもたらす。この変化によって、適切なゲ

ッタリングを得るためには、金属汚染の評価・解析技術の確立が必要になる。最後に、縦型ゲートやリプレースメントゲートのようなデバイス構造の導入により、予測もできない評

価・解析技術の課題が出てくるものと考えられる。また、 SiGe 、化合物半導体、 FeRAM（ferroelectric random access memory）、MRAM（magnetic random access memory）、光

エレクトロニクスやフォトニック結晶などのまったく新しいデバイス材料がデバイスに用いられたり組込

まれたりすると、それらの評価・解析の未知の課題が発生してくる。２結晶回折法、SIMS や分光エリ

プソメトリなどで SiGe 中の Ge 含有量の評価が行われている。

図 64 材料と汚染の評価･解析における解決策候補

* Backscattering ion beam methods refers to unique capabilities such as medium energy ion scattering, heavy ion back scattering, and other methods

that are not available commercially.

2003 2005 20072001 2011 2013 20152009 2017

Research Required Development Underway Qualification/Pre-Production

This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.


2004 2006 20082002 2012 2014 20162010

T 50 nm Generation

Product Wafer Analysis

Improved SEM Imaging and Resolution for SEM DRT and Auger DRT, and FIB

Improved Imaging and Resolution for SIMS

50 nm Generation

Centralized Facilities for Synchrotron TXRF and backscattering ion beam methods*

2D/3D Dopant ProfilingText

Text

Text

Text

Text

TEM e Holography

New Method

SCM

SSRMt

nanopotentiometry

2003 2005 20072001 2011 2013 20152009 2017




2004 2006 20082002 2012 2014 20162010

2003 2005 20072001 2011 2013 20152009 2017



First Year of IC Production 2003 2005 20072001 2011 2013 20152009 2017



2003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 20172003 2005 20072001 2011 2013 20152009 2017






2004 2006 20082002 2012 2014 201620102004 2006 20082002 2012 2014 20162010

T 50 nm Generation50 nm Generation

Product Wafer Analysis

Improved SEM Imaging and Resolution for SEM DRT and Auger DRT, and FIB

Improved Imaging and Resolution for SIMS

50 nm Generation50 nm Generation

Centralized Facilities for Synchrotron TXRF and backscattering ion beam methods*

2D/3D Dopant ProfilingText

Text

Text

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Text

Text

Text

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TEM e Holography

New Method

SCM

SSRMt

nanopotentiometry

TEM e Holography

New Method

SCM

SSRMt

nanopotentiometry

標準試料／標準物質

標準試料／標準物質は、認定された特性値を有する物質であり、計測機器を校正するために用

いられる。標準試料／標準物質は、計測において非常に重要な役割を担う。その理由は、異なった

計測方法で得られたデータ同士、（内部のあるいは外部の）設置場所の違う同種の装置によって得

られたデータ同士を相互比較したり、モデルと実験結果との照合を行う際、その「物差し」となるから

である。標準試料／標準物質は、複数の作製元から種々な形態や等級の物が供給される。呼称は

作製元によって色々である：認証標準試料／標準物質（certified reference material, CRM）、

コンセンサス標準試料／標準物質（consensus reference material）、NIST トレーサブル標準試

料／標準物質（ NTRM3 ）、或いはスタンダード標準試料／標準物質（ standard reference material, SRM

）等がある。（訳者注：ISO の VIM（国際計量計測用語集）には、標準物質（RM）と認証標準物質（CRM）が

定義されている。RM の定義は、"機器の校正、測定法の評価、または物質の値付けに用いるために、

単一または複数の特性値が十分に均一で良く確定された物質または材料 " 、CRM の定義は、"特

性値の表現に用いられている単位の正確な現示へのトレーサビリテイが確立され、かつ表記された

信頼の水準での不確かさが各認証値に付されるという手続きによって、その一つまたは複数の特性

値が認証された認証書付きの標準物質 " とされている。；本ロードマップでは、 NIST（訳者注：標

準に関する米国立研究機関）の用法が記載されている。NIST の RM は、ISO の RM に適合してお

り、CRM に適合している場合も有る。NIST の SRM は、ISO の CRM に適合している。） NIST は、半導体産業における計測科学の先進機関として、これまで国際的に認められてきた。し

かし、進歩の激しい半導体産業から寄せられる標準試料／標準物質の要望に対し、これまで通りの

ニーズの捉え方／装置･技術の開発／標準試料･物質の開発をしていては対応できない。このことは、 NIST 自身も認識している。このような状況のもと、民間企業が NIST の足りない所を補完し、標準試

料／標準物質を製作できるようにするため、幾つかの取り組みが為されている。民間の供給業者が

作製した標準試料／標準物質を NIST が正確な測定をして NTRM 試料を開発している。該供給

業者は NTRM のトレードマークを付けた NTRM 試料として販売できる４。他の方法の取組みは、

ASTM のような権威ある標準推進組識の管理下で、複数の分析機関が相互に検定しあいながら、

CRM（Consensus Reference Material）を開発することである。 3 These acronyms are registered trademarks of NIST. 4 Use of the NTRM mark on a subsequent series of artifacts, even of the same type, requires additional verification testing by NIST.

標準試料／標準物質の作製･検定･認証に際し、以下のような技術的要件がある：・標準試料／標準物質は、使用しても変化･変質せず、安定した特性値を保持できること；

場所的／時間的な特性値の変動は、所望の校正の不確かさ以下でなければならない。・標準試料／標準物質は、望ましい環境で製作できないことが多い；短い操業時間の中で、

特殊な製造技術を用い、作製･検定･認証の作業を行わなければならないことが多い。

・標準試料／標準物質を検定し認証するためには、詳細を文書化された規格に基づいて作

業されなければならない。現在、満足な測定方法･手順が決められていない分野もある。基

本的な測定方法･手順が明らかにされていなければ、標準試料／標準物質を作ることはで

きない。・半導体製造プロセスの評価･制御に用いられる装置を校正する場合、校正用標準試料／

標準物質の認証値の不確かさは、プロセスの変動し易さの 1／4 以下でなければならない。・シミュレーションの入力データとして用いられるドーパントプロファイルのように、正確な測定

が要求される場合には、標準試料／標準物質の認証値の正確さは、要求値の１／４以下

でなければならない。ここで云う正確さは、バイアスと変動し易さの双方を考慮に入れたもの

である。・測定に携わるプロセスエンジニアには、標準試料／標準物質の取扱や取得結果の判断に

間違いが生じ無いように、充分な教育･訓練を積ませなければならない。新世代技術を立ち上げるための測定を開始する際、特に材料開発やプロセス装置開発の初期に

は、"適切な標準試料／標準物質が利用できる状態になっていること" が非常に重要である。どのよ

うな標準試料／標準物質も、上に述べた様々な要件を満足するために、多くの大チャレンジを抱え

ている。

計測の統合（Metrology Integration）

1999 年版 ITRS 以来、計測の統合の動向は、予想よりも遅延しているが、進展した。計測装置メ

ーカは測定ステーションをプロセスツールとクラスター化したり、付加する動きを始めた。一般的に、

これらのステーションは「統合計測」ステーションと呼ばれている。ハードウエアと通信プロトコルの標準

化が進行中である。しかし、一層の努力が必要である。鍵となる課題の一つは IC メーカが選んだ「統

合計測ステーション」をプロセスツールに組みこめる自由度の確保である。300mm 生産ラインではよ

り一般的になるように、計測の統合はテストウェーハの削減や解析用ウェーハの削減の主要な方法と

して期待できる。従来の据え置き型のインライン計測システムは一般に統合計測装置よりも十分に高

度な性能があるので、「統合計測ステーション」やインシチュ・センサの監視に活用されると考えられる。

工場設計の章では計測の統合について更なる検討がされている。リンクには、キーとなるセンサ技術

の要求を示してある。 IC の複雑さが増し、必要とされる測定分解能が高くなるにつれ、データ量およびデータ処理速度と

もに劇的に増大する。これら膨大な生データから、プロセス制御や欠陥低減を容易にするために、有

用な情報を抽出しなければならない。このためには、計測データを他のデータやウェーハ管理情報と

関連付けられるようにすることが必要であり、工場規模あるいは企業規模の情報システムに統合しな

ければならない。特に 300mm の生産における待ち時間に関して、センサ、および統合計測の費用効果性の生産モ

デルを明確にする必要がある。先端科学技術と有効な生産モデルの成果によって、計測の統合が

実現する方法は大きく影響される。計測データの統合の仕方は、(1) 高度な近接効果補正技術や

位相シフトマスク技術の導入、(2) 193nm、157nm、そして次世代リソグラフィ技術の立ち上がり方、

(3) Cu と低誘電率配線プロセスのインテグレーションの仕方、(4) 馴染みのない高誘電率材料や

SiGe 材料、(5)量産用ウェーハの 200mm から 300mm への移行時期、といった要素技術の開発程

度に左右される。検査装置で検出された物理的欠陥、電気的欠陥、パラメトリック欠陥のデータと、他の検査装置で

採られたデータとの相関関係を解析するとともに、計測装置で採られた物理的パラメータのデータと

絶えず相関をとらねばならない。たとえば、レチクルのパターン寸法、欠陥のデータは、ウェーハで測

定されたパターン寸法、欠陥のデータと比較されねばならない。このためには、マスク供給者、試作ラ

イン、量産工場の間で、効率的な情報伝達が必要となる。ベアウェーハの nm 程度の凹凸／欠陥の

データは、ウェーハ単位で、デバイスの歩留り損失と比較されねばならない。このためには、シリコンウ

ェーハメーカとデバイスメーカの間で情報リンクが必要となる。生産現場では、トランジスタ駆動やリー

ク電流の制御は多数の工程にわたるゲート長、ゲート幅、ゲート絶縁膜厚さや絶縁膜の誘電率のデ

ータとの相関データが要求されるようになる。さらに、多くの工場が「そのままコピーする "copy exactly" 」、「手を加えてコピーする "copy intelligently" 」または「ウェーハ状態での電気特性を

同じにする "wafer-state matching" 」という戦略をとっているので、同じデバイスを製造している工

場間での計測データのリンクが必要である。計測統合の一つの形態が、高度なプロセス制御（APC）である。APC は、プロセス変動の減少、先

行ウェーハや装置発塵監視用ウェーハの枚数削減、歩留り向上期間や欠陥対策時間の短縮、同

種量産装置の互換使用、総合的な装置効率の改善、開発期間の短縮、試作ラインから工場への

プロセス技術移管の容易化を目的として、モデルに基づいたプロセス制御、あるいは比例プロセス制

御を行うことである。デザインルールのシュリンクに伴うトランジスタ特性管理課題の増加のために、将

来の先端工程管理は、リソグラフィ、エッチング、薄膜、および CMP の工程から計測データの統合を

許す工場全体のフレームワークに依存する。工場 MES（Manufacturing Execution System）と

「単一配線（single-wire）」の統合をサポートすることを業界標準の CIM と APC に関するフレームワ

ークに要求することになる。このフレームワークは、異なる製造プロセスフロー（たとえばロジック、メモリ

やファンダリ）の工程管理に必要な複雑な相互作用を処理し、制御ソフトのための標準インターフェ

イスを開発する。制御ソフトは、据え置き型、クラスタ型、統合型、およびインシチュ型の計測ツールか

ら多数のデータ入力を使いこなす広い間口（bandwidth）を必要とする。ロードマップを実現するに

は、結局はロット-ロット、ウェーハ-ウェーハ、フィールド-フィールド、およびサイト-サイトに基づいたプロ

セスの補正が必要となる。この粒度 (granularity:コンピュータの実行単位 ) レベルでは、データや

プロセス調整のために必要とされたデータや入力に改良されたアクセスができる APC 対応のプロセス

ツールが必要となる。

パッケージング（封止技術）における計測（Packaging Metrology）

組み立て･パッケージング技術は、電子システムの大きさ、性能、価格を決める重要な要素である。

本節では、組み立て・パッケージングに関連する計測技術の課題をまとめる。内容は網羅的なものではなく、最も重要な分野に焦点を絞った。パッケージング材料の応力／ひずみ／割れ、付着力、水分、材料に対する理解度が計測での鍵

である。新しく提示された到達目標には、チップ上配線の低誘電率膜材料がパッケージに収納され

た後の信頼性に及ぼす影響についても含まれている。パッケージング工程それ自体も、機械的なロ

ーディングや振動によりチップ上配線の剥がれなどの不良を引き起こす可能性がある。従って､パッ

ケージングでの機械動作はチップ内の低誘電率膜の強度と界面接着力により制約を受けることにな

る。実使用に即した加速不良試験－温度サイクル試験、化学的暴露試験、衝撃・振動試験は、不

良メカニズムを検証する目的で短時間に不良が発生するようにしたり､製品の寿命や動作限界を評

価･改善するために行われる。これらの加速試験で発生する不良が日常の製品使用時に発生する

不良と同じものとなるよう、試験､測定､モデル化を通して改善して行くことが必要である。界面の計測とモデル化－組み立て・パッケージングの性能､信頼性､原価は、チップとパッケージ

の界面とチップ内部についての理解度、並びにそれらを測定し制御する能力により左右される。たと

えば､ダイ接着剤、モールド材、封止材、接着剤、アンダーフィル、そして熱化合物についての界面

での挙動を知ることが重要な課題である。チップに及ぼされる機械的応力が、チップ上配線の低誘

電率膜の不良を引き起こす場合もある。界面の特性を正確に測定し予測する能力が、将来にわたり

経済的な製品開発の鍵となる。パッケージと組み立て部品の熱・機械シミュレ－ションモデルの精密化と検証－電子製品の熱

的、機械的耐性を向上するための努力が続けられている。測定により実証し､完成された熱・機械的

モデルを作ることが必要である。これには、パッケージや組み立て部品の流動特性、接触面の性質、

破断メカニズムと熱 -機械的挙動を知らねばならない。実証するためには、特性や欠陥､不良の対象

部分を位置決めし測定するシステムと測定技術を向上させることが必要である。材料パラメータ－パッケージング材料の大きさ､厚さ､特性温度など、基本特性の測定､データ収

集、普及には耐えざる改善が必要とされる。これには、使用温度、使用応力範囲における熱伝導率､

電気伝導率、誘電率と、誘電損失係数、応力・ひずみ関数､比熱、並びに微小力学的、形状的安

定性も含まれる。材料の使用に係わる制御－はんだ、はんだ代替物、アンダーフィル、カプセル材、接合材などの

パッケージやバンプを使ったチップの生産に使用される材料は、多くの分野で使用限界を広げてい

る。これには、量的管理、品質管理、厚さ､均一性、気泡欠陥、熱特性、電気的・機械的特性などが

該当する。検査法の変更、プロセス変動の減少、欠陥の制御、廃棄物の削減を図るためには、これ

らパラメータのオンライン計測技術に磨きをかけることが必要である。

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計測（Metrology） - JEITA半導体部会semicon.jeita.or.jp/STRJ/ITRS/2001/13_A20301_WG11_Met.pdf · 計測（Metrology） 半導体産業界が次世代製品を2 年サイクルで出し続けて行こうとするならば、計測は不可欠の必

計測（Metrology） - JEITA半導体部会semicon.jeita.or.jp/STRJ/ITRS/2001/13_A20301_WG11_Met.pdf · 計測（Metrology）半導体産業界が次世代製品を2 年サイクルで出し続けて行こうとするならば、計測は不可欠の必