MPC8241 Technical Summary - kitcat.jp · ラから構成されます。プロセッサ・コアは、完全な機能を備えた高性能プロセッサであり、浮動小数点サポート、メモリ・マネジメント、16kバイト命令キャッシュ、16kバイ

MPC8241TSJ/D Rev.1Jul.2002

MPC8241Technical SummaryMPC8241 は、高性能組込みシステム用インテグレーテッド・プロセッサです。ネットワーキング・インフラストラクチャ、テレコミュニケーション、およびその他の組込み市場向けに開発されており、コスト効率のよい汎用プロセッサです。ネットワーク・ルータおよびスイッチ、大容量ストレージ・サブシステム、ネットワーク・アプライアンス、プリントおよび画像処理システムなどの制御アプリケーションに最適です。

MPC8241 プロセッサの詳細については、MPC8245 Users Manual ( 資料番号 MPC8245UM/D）を参照してください。MPC8245UM/D ならびに MPC8241 の最新情報については、弊社 Webサイトでご覧いただけます。　http://www.motorola.com/semiconductors　を参照してください。

1. MPC8241 インテグレーテッド・プロセッサの概要MPC8241 は、図 1に示すペリフェラル・ロジック・ブロックと、32 ビット・スーパースケーラ・プロセッサ・コアから構成されています。

MOTOROLA MPC8241 Technical Summary 1

MPC8241 インテグレーテッド・プロセッサの概要

図 1. MPC8241 インテグレーテッド・プロセッサ機能ブロック図

ペリフェラル・ロジック

命令ユニット

システム整数ロード / 浮動

データ命令

16-Kbyte 16-Kbyte

プロセッサ・コア・ブロック

プロセッサPLL

(64-Bit) ２命令フェッチ

(64-Bit) ２命令ディスパッチ

64-Bit

分岐処理

ユニット(BPU)

MPC8241

バス

レジスタユニット(SRU)

ユニット(IU)

小数点ユニット(FPU)

データキャッシュ

命令キャッシュ

MMUMMU

補助機能

・ウォッチポイント付プログ

ラマブル I/O

・ JTAG/COP インタフェース

・パワー・マネジメント

アドレストランス

DLL

ファン

バッファ

PCI アービタ

メッセージユニット(I2O付 )

I2Cコントローラ

DMAコントローラ

割込みコントローラ

EPIC

/ タイマ

PCIバス・インタフェース・ユニット

メモリコントローラ

データ・パスECC

中央制御

ユニット

32-Bit PCI OSC_IN５組の要求 / 許可

ペア

I2C

5つの IRQ/

ペリフェラル・ロジック・ブロック

ペリフェラル・ロジック PLL

PCI バス

データ (64-Bit) アドレスデータ・バス (32または 64-Bit)

メモリ /ROM/ ポート X 制御 /アドレス

インタフェース

クロック

16個のシリアル割込み

コンフィギュレー

ション・レジスタ

(32-Bit) 8-Bitパリティまたは ECC付

PCI_SYNC_IN

SDRAMクロック

SDRAM_SYNC_IN

　ウオッチポイント

機能

DUART

性能モニタ

ユニット

コントローラ

(LSU)

ストア

アウトレータ

2 MPC8241 Technical Summary MOTOROLA


ペリフェラル・ロジックは、PCI ブリッジ、デュアル・ユニバーサル非同期レシーバ /トランスミッタ（DUART）、メモリ・コントローラ、DMA コントローラ、EPIC 割込みコントローラ、メッセージ・ユニット（および I2O インタフェース）、および I2C コントローラから構成されます。プロセッサ・コアは、完全な機能を備えた高性能プロセッサであり、浮動小数点サポート、メモリ・マネジメント、16K バイト命令キャッシュ、16K バイト・データ・キャッシュ、およびパワー・マネジメント機能を搭載しています。機能の集積により、パッケージ全体の小型化と、組込みシステムに必要なデバイス数の削減を実現しています。

MPC8241 は、プロセッサ・コアとペリフェラル・ロジックとのインタフェースとなるペリフェラル・ロジック・バスを内蔵しています。コアはさまざまな周波数で動作可能なため、設計者は、性能と消費電力の最適な組合わせを選択することができます。プロセッサ・コアは、「ペリフェラル・ロジック PLL」と呼ばれる独立した PLL によってクロック制御されます。このため、マイクロプロセッサとペリフェラル・ロジック・ブロックは、バス・インタフェースを同期させながら、異なる周波数で動作できます。インタフェースは、64 ビットまたは 32 ビット（メモリ・データ・バス幅によって決まります）のデータ・バスと 32 ビットのアドレス・バス、そして制御信号を使用し、プロセッサとペリフェラル・ロジックとの間のインタフェースが最高の性能を発揮できるようにします。スヌープ・モードが有効（イネーブル）である場合、MPC8241 メモリ空間への PCI アクセスは、プロセッサ・バスに渡されてスヌーピングが行われます。

汎用のプロセッサ・コアとペリフェラル・ロジックを採用しているため、さまざまな組込みアプリケーションに対応できます。MPC8241 は、PCI ホストまたは PCI エージェント・コントローラとして使用できます。

1.1 MPC8241 の特長

本項では、MPC8241 の特長を示します。MPC8241 の主な特長は以下の通りです。

･プロセッサ・コア

－高性能、スーパースケーラ・プロセッサ・コア

－整数ユニット（IU）、浮動小数点ユニット（FPU）（ソフトウェアによりディセーブル可能）、ロード /ストア・ユニット（LSU）、システム・レジスタ・ユニット（SRU）、および分岐処理ユニット（BPU）

－ 16K バイト命令キャッシュ

－ 16K バイト・データ・キャッシュ

－ロック可能 L1 キャッシュ ― キャッシュ全体またはウェイ単位で、4ウェイ中 3ウェイまで

－ダイナミック・パワー・マネジメント ― 60x のナップ、ドーズ、およびスリープ・モードをサポート

･ペリフェラル・ロジック

－ペリフェラル・ロジック・バス

- さまざまな動作周波数とバス分周比をサポート

- 32 ビットのアドレス・バス、64 ビットのデータ・バス

- フル・メモリ・コヒーレンシをサポート

- 独立したアドレス・バスとデータ・バスにより、ペリフェラル・ロジック・バスのパイプライン化が可能



- ペリフェラル・ロジック・バスから PCI への書込み時にストア・ギャザリング

－メモリ・インタフェース

- 最大 2G バイトの SDRAM メモリをサポート

- SDRAM に対する高バンド幅データ・バス（32 ビットまたは 64 ビット）

- SDRAM をサポートするプログラマブル・タイミング

- 1 ～ 8 バンクの 16、64、128、256、または 512M ビット・メモリ・デバイスをサポート

- PCI およびプロセッサ・アクセスの書込みバッファリング

- パリティ、リード -モディファイ -ライト（RMW）、または ECC をサポート

- メモリ・インタフェースとプロセッサとの間のデータ・パス・バッファリング

- 低電圧 TTL ロジック（LVTTL）インタフェース

- 272M バイトの基本および拡張 ROM/ フラッシュ /ポート X空間

- 基本 ROM 空間は 8ビット・データ・パスまたは SDRAM データ・パスと同じサイズ（32 ビットまたは 64 ビット）をサポート

- 拡張 ROM 空間は、8、16、32 ビット・ギャザリング・データ・パス、32 または 64 ビット（ワイド）データ・パスをサポート

- ポート X: 8、16、32、または 64 ビット汎用 I/O ポートをサポート、プログラマブル・アドレス・ストローブ・タイミング、データ・レディ入力信号（DRDY）、4つのチップ・セレクトを備え、ROM コントローラ・インタフェースを使用

－ 32 ビット・PCI インタフェース

- 最大 66MHz で動作

- PCI 2.2 準拠

- PCI 5.0V トレランス

- デュアル・アドレス・サイクル（DAC）による 64 ビット PCI アドレッシングをサポート（マスタのみ）

- メモリへの PCI ロック・アクセスをサポート

- PCI メモリ、I/O、およびコンフィギュレーション空間へのアクセスをサポート

- ビッグ・エンディアンまたはリトル・エンディアン・オペレーションを選択可能

- プロセッサから PCI および PCI からメモリへの書込みアクセスのストア・ギャザリング

- PCI リード・アクセスのメモリ・プリフェッチ

- 選択可能なハードウェア強制コヒーレンシ

- PCI バス・アービトレーション・ユニット（5組の要求 /許可ペア）

- PCI エージェント・モード能力

- 2 個のインバウンドおよびアウトバウンド・ユニット（ATU）によるアドレス変換

- PCI からアクセス可能な内部コンフィギュレーション・レジスタ


－ 2チャネル統合 DMA コントローラ（ROM/ ポート Xへの書込みは非サポート）


- ダイレクト・モードまたはチェイニング・モードをサポート（DMA 転送の自動リンク）

- スキャッタ・ギャザリングをサポート ― 不連続メモリの読み書き

- 各チャネルごとの 64 バイトの転送キュー

- 完了セグメント、チェイン、およびエラーに対する割込み

- ローカル -ローカル・メモリ

- PCI-PCI メモリ

- ローカル -PCI メモリ

- PCI- ローカル・メモリ

－メッセージ・ユニット

- 2 個のドアベル・レジスタ

- 2 個のインバウンド・メッセージング・レジスタと 2個のアウトバウンド・メッセージング・レジスタ

- I2O メッセージ・インタフェース

－ブロードキャスト・メッセージを受け入れる完全なマスタ /スレーブ・サポート付き I2C コントローラ

－組込みプログラマブル割込みコントローラ（EPIC）

- 5 つのハードウェア割込みリクエスト（IRQ）または 16 のシリアル割込みリクエスト

- 4 個のカスケード付きプログラマブル・タイマ

－ 2個の（デュアル）ユニバーサル非同期レシーバ /トランスミッタ（UART）

－ PCI バスおよび SDRAM クロック生成をチップ上に統合

－プログラマブル PCI バスおよびメモリ・インタフェース出力ドライバ

･システム・レベルの性能モニタ機能

･デバッグ機能

- メモリ属性および PCI 属性信号

- デバッグ・アドレス・信号

- MIV 信号 : メモリ・バス上で有効なアドレスおよびデータ・バス・サイクルをマーク

- ウォッチポイント機能を備えたプログラマブル入力および出力信号

- データ・パスでのエラー挿入 /取得

- IEEE 1149.1 (JTAG)/ テスト・インタフェース

1.2 MPC8241 の用途

MPC8241 は、ルータ、スイッチ、マルチチャネル・モデム、ネットワーク・ストレージ、画像表示システム、エンタープライズ I/O プロセッサ、インターネット・アクセス・デバイス（IAD）、RAID システム用ディスク・コントローラ、およびコピー / プリンタ・ボードなどの制御処理に利用できます

図 2に、ホスト・プロセッサとして機能する MPC8241 を示します。



図 2. ホスト・プロセッサとして MPC8241 を使用したシステム

図 3に、ペリフェラル・プロセッサとして機能する MPC8241 を示します。

PCI バス

ペリフェラル 1 ペリフェラル 2PCI-to-PCIブリッジ

ペリフェラル 3

ローカル・メモ

リ : SDRAM

ペリフェラル I2CEPIC

CTRL

データ

プロセッサ・コア

MPC8241

DMAMU(I2O)

PCI バス

ロジック

ROM /ポート X

Watchpoint

DUART

PerfMon



図 3. ペリフェラル・プロセッサとして MPC8241 を使用した組込みシステム

図 4 に、分散 I/O 処理デバイスとして機能する MPC8241 を示します。この図におけるPCI-PCI ブリッジは、PCI タイプ 0のバリエーションです。MPC8241 は、システム・コンフィギュレーション・マップには含まれません。このコンフィギュレーションは、図中の I/O デバイスが SCSI コントローラである場合の RAID コントローラや、デバイスがEthernet コントローラである場合のマルチポート・ネットワーク・コントローラなどに対して便利です。

PCIバス

ペリフェラルペリフェラル PCI-to-PCIブリッジ

PCIバス

システム

ペリフェラル 2

ローカル・メモリ

: SDRAM

CTRL

データ

3 I/Oコントローラ

1

ホスト・ブリッジ

ホスト・プロセッサ

ホスト・メモリ

ROM /ポート X

I2CEPIC


MPC8241

DMAMU(I2O)

Watchpoint

DUARTPerfMon

ペリフェラルロジック


プロセッサ・コアの概要

.

図 4. 分散プロセッサとして MPC8241 を使用した組込みシステム

2. プロセッサ・コアの概要MPC8241 は、MPC603e プロセッサの組込みバージョン（G2 プロセッサ・コア）を搭載しています。MPC603eプロセッサの詳細については、以下のマニュアルを参照してください。

･ MPC603e RISC Microprocessor User's Manual （プログラミング・モデル、キャッシュ・モデル、メモリ・マネジメント・モデル、例外モデル、および命令タイミングに関する章）

･ The Programming Environments Manual

本項ではプロセッサ・コアの概要を述べ、主要な機能ユニットのブロック図を示して、これらのユニットの相互動作について簡単に説明します。詳細については、MPC8245Users Manual（資料番号 MPC8245UM/D）Chapter 5「G2 Processor Core」を参照してください。

プロセッサ・コアは、PowerPC アーキテクチャ準拠マイクロプロセッサ・ファミリの省

ホスト・ブリッジ

ホスト・プロセッサ

ホスト・メモリ

ローカル・メモ

リ : SDRAM

CTRL

データ

PCIバス

ペリフェラルペリフェラルペリフェラル 2PCI-to-PCIブリッジ

ローカル PCIバス

I/O I/O デバイスデバイス

1 3

ROM /ポート X

ペリフェラル I2CEPIC


MPC8241

DMAMU(I2O)

ロジック

Watchpoint

DUARTPerfMon

システムI/O

コントローラ


電力インプリメンテーション RISC コアです。プロセッサ・コアは、PowerPC アーキテク


チャの 32 ビット部分をインプリメントしており、32 ビットの実効アドレスと、8 ビット、16 ビット、32 ビットの整数データ・タイプ、および 32 ビットと 64 ビットの浮動小数点データ・タイプを提供します。

プロセッサ・コアは、1クロックで最大 3命令を発行して完了できるスーパースケーラ・プロセッサです。性能を高めるために、命令を順不同で実行できますが、命令の完了は発行順となります。

プロセッサ・コアは、5 つの実行ユニットとして、整数ユニット（IU）、浮動小数点ユニット（FPU）、分岐処理ユニット（BPU）、ロード /ストア・ユニット（LSU）、およびシステム・レジスタ・ユニット（SRU）を備えています。5 命令を並列に実行する能力と、実行時間の短い単純な命令の使用により、高い効率とスループットが保証されます。ほとんどの整数命令は 1クロック・サイクルで実行されます。プロセッサ・コアでは、単精度積和演算命令を各クロック・サイクルで発行して完了できるように、FPU がパイプライン化されています。

プロセッサ・コアは、8、16、32 ビットの整数データ・タイプと、32、64 ビットの浮動小数点データ・タイプをサポートしています。

プロセッサ・コアは、命令用とデータ用に別々のキャッシュを持っています。各キャッシュは、オンチップ、16K バイトの 4 ウェイ・セット・アソシアティブな物理的アドレス指定キャッシュです。また、命令用とデータ用にオンチップのメモリ管理ユニット（MMU）も持っています。これらの MMU は、オン・デマンド・ページング仮想メモリ・アドレス変換と可変サイズ・ブロック・アドレス変換をサポートしています。また、オン・デマンド・ページング仮想メモリ・アドレス変換のための、64 エントリの 2 ウェイ・セット・アソシアティブな変換ルックアサイド・バッファ（データ用の DTLB と命令用のITLB）も含みます。TLB とキャッシュは、LRU 置換アルゴリズムを使います。プロセッサ・コアは、独立した命令ブロック・アドレス変換（IBAT）アレイとデータ・ブロック・アドレス変換（DBAT）アレイによるブロック・アドレス変換もサポートしています。各アレイは 4 エントリです。ブロック変換時に実効アドレスは、BAT の 4 個のアレイと同時に比較されます。実効アドレスがTLBとBATの両方のアレイでヒットした場合、PowerPCアーキテクチャに従って、BAT 変換の方が優先されます。

プロセッサ・コアの追加機能として、MPC8241 は命令キャッシュとデータ・キャッシュの 1～ 3ウェイの内容（またはキャッシュ全体）をロックできます。その結果、たとえば組込みアプリケーションは、割込みルーチンや他の重要な（時間依存形の）命令シーケンスを命令キャッシュでロックできるようになります。また、データはデータ・キャッシュでロックできるようになります。こうしたデータのロックは、決定的な実行が要求されるコードで必要となる場合があります。

プロセッサ・コアは、選択可能な 32 ビットまたは 64 ビット・データ・バスと 32 ビット・アドレス・バスを持っています。プロセッサ・コアは、メモリ・アクセスのためにシングル・ビートとバーストのデータ転送をサポートしています。また、メモリ・マップト I/O もサポートしています。

図 5の MPC8241 プロセッサ・コアのブロック図に、実行ユニット（IU、FPU、BPU、LSU、および SRU）が独立および並列して動作する様子を示します。これは概念図であり、実際にチップ上で物理的にこれらのユニットがインプリメントされている様子を示すものではありません。



図 5. MPC8241 プロセッサ・コアのブロック図

32-Bit

分岐処理

ユニット

32-/64-Bitデータ・バス

32-Bit アドレス・バス

命令ユニット

整数

ユニット

浮動小数点

ユニット

FPRファイル

FPリネームレジスタ

16-Kbyteデータ・キャッシュ

タグ

シーケンシャル

フェッチャ

CTRCRLR

+*/FPSCR

システム

レジスタ

ユニット

+*/

プロセッサ・ロジック

バス・インタフェース

D MMU

SRs

DTLB

DBATアレイ

タッチ・ロード・バッファ

コピーバック・バッファ

64-Bit

ディスパッチ・ユニット

64-Bit

64-Bit

パワー消費制御

完了ユニット

タイム・ベースカウンタ / デクリメンタ

クロックマルチプライヤ

JTAG/COPインタフェース

XER

I MMU

SRs

ITLB

IBATアレイ

16-Kbyte命令キャッ

シュ

タグ

64-Bit

64-Bit

64-Bit

64-Bit32-BitGPRファイル

ロード / ストア

ユニット

+

64-Bit

GPリネームレジスタ

命令キュー

+


ペリフェラル・ロジック・バス

3. ペリフェラル・ロジック・バスMPC8241 は、プロセッサ・コアとペリフェラル・ロジックとのインタフェースとなるペリフェラル・ロジック・バスを内蔵しています。コアはさまざまな周波数で動作できるため、設計者は、最適な性能と消費電力の組合せを選ぶことができます。プロセッサ・コアは、「ペリフェラル・ロジック PLL」と呼ばれる独立した PLL によってクロック制御されます。このため、マイクロプロセッサとペリフェラル・ロジック・ブロックは、バス・インタフェースを同期させながら、異なる周波数で動作できます。

プロセッサ・コア - ペリフェラル・ロジック・インタフェースは、32 ビットのアドレス・バス、32 ビットまたは 64 ビットのデータ・バス、そして制御および情報信号を持っています。ペリフェラル・ロジック・バスは、アドレス・オンリー・トランザクションと、アドレスおよびデータのトランザクションを実行できます。プロセッサ・コアの制御および情報信号には、アドレス・アービトレーション、アドレス開始、アドレス転送、転送属性、アドレス終了、データ・アービトレーション、データ転送、データ終了、およびプロセッサ状態信号があります。テストおよび制御信号は、選択された内部回路の診断機能を提供します。

ペリフェラル・ロジック・インタフェースはバスのパイプライン化をサポートしており、1 つのトランザクションによるアドレス保有期間が他のトランザクションによるデータ保有期間と重複することが可能です。メモリ空間への PCI アクセスは、ペリフェラル・ロジック・バスによって監視され、プロセッサは（スヌーピングが無効になっていない場合には）これらのアクセスをスヌープすることができます。

ペリフェラル・ロジック・バス・インタフェースの一部として、プロセッサ・コアのデータ・バスが電源投入時に 32 ビットまたは 64 ビット幅に設定されます。プロセッサが 32ビット・データ・バスに設定されると、ペリフェラル・ロジック・バス・インタフェース上では、1バス・クロック・サイクルで転送サイズが 8、16、24、または 32 ビットのメモリ・アクセスが可能になります。データ転送は、シングル・ビート・トランザクションか、もしくは、2ビートまたは 8ビート・バースト・トランザクションで実行でき、シングル・ビート・トランザクションでは転送サイズが最大 32 ビットになります。シングルまたはダブル・ビート・トランザクションは、メモリを直接アクセスする非キャッシュ・アクセス（つまり、キャッシュ・ディセーブル時やキャッシュ禁止空間へのアクセス、およびライトスルー・モードのストア）によって発生します。常にキャッシュ・ライン全体（32 バイト）を転送する 8ビート・バースト転送は、メモリとの間でキャッシュ・ラインが読み書きされる場合に発生します。

プロセッサが 64 ビット・データ・バスに設定されると、ペリフェラル・ロジック・バス・インタフェース上では、1バス・クロック・サイクルで転送サイズが 8、16、24、32、または 64 ビットのメモリ・アクセスが可能になります。データ転送は、シングル・ビートまたは 4 ビート・バースト・トランザクションで実行されます。シングル・ビート・トランザクションは、メモリを直接アクセスする非キャッシュ・アクセス（つまり、キャッシュ・ディセーブル時やキャッシュ禁止空間へのアクセス、およびライトスルー・モードのストア）によって発生します。常にキャッシュ・ライン全体（32 バイト）を転送する 4ビート・バースト転送は、メモリとの間でキャッシュ・ラインが読み書きされる場合に発生します。

4. ペリフェラル・ロジックの概要ペリフェラル・ロジック・ブロックは、PCI ブリッジ、メモリ・コントローラ、DMA コン


トローラ、EPIC 割込みコントローラ / タイマ、インテリジェント入力 / 出力（I2O）付

ペリフェラル・ロジックの概要

きメッセージ・ユニット、I2C コントローラ、およびデュアル・ユニバーサル非同期レシーバ /トランスミッタ（DUART）、性能モニタ、およびウォッチポイント機能を備えています。機能の集積により、パッケージ全体の小型化と、組込みシステムに必要なデバイス数の削減を実現しています。

図 6に、ペリフェラル・ロジック・ブロックの主要な機能ブロックを示します。これは概念図であり、実際にチップ上で、これらのユニットが物理的にインプリメントされている様子を示すものではありません。

図 6. MPC8241 ペリフェラル・ロジックのブロック図

4.1 メモリ・システム・インタフェース

MPC8241 メモリ・インタフェースは、メイン・メモリに対するプロセッサと PCI の双方向アクセスを制御します。このインタフェースは、さまざまなフラッシュまたは ROM コンフィギュレーションをサポートします。MPC8241 は、同期 DRAM（SDRAM）をサポートし

ペリフェラル・ロジック

アドレストランス

DLL

ファン

バッファ

PCI アービタ

メッセージユニット(I2O付 )


DMAコントローラ

割込みコントローラ

EPIC

/ タイマ

PCIバスインタフェース・ユニット

メモリコントローラ

データ・パスECC

中央制御

ユニット

32-Bit OSC_IN

５組の要求 / 許可ペア

I2C

5つの IRQ/

ペリフェラル・ロジック・ブロック

ペリフェラル・ロジック PLL

PCIバス

データ (64-Bit) アドレスデータ・バス (32または 64-bit)

メモリ /ROM/ポート X 制御 /

PCIインタフェース

クロック

16個のシリアル割込み

バス

コンフィギュレー

(32-Bit) 8-bit パリティまたは ECC付

PCI_SYNC_IN

SDRAMクロック

SDRAM_SYNC_IN

ウォッチ

機能

DUART

性能モニタ

ポイント

レータアウト

コントローラ

ション・レジスタ

アドレス



ます。サポートされる最大メモリ・サイズは、SDRAM で 2G バイト、ROM/ フラッシュで272M バイトです。SDRAM は、JEDEC SDRAM 仕様に準拠していなければなりません。

MPC8241 は、メイン・メモリ SDRAM への 32 ビットまたは 64 ビット・データ・パスを制御するように設計されています。32 ビット・データ・パスの場合、4パリティ・ビットを使用してバイト・パリティをチェックおよび生成するように MPC8241 を設定できます。64 ビット・データ・パスの場合、チェックおよび生成される 8 パリティ / シンドローム・ビットでパリティまたは ECC をチェックおよび生成するように MPC8241 を設定できます。60x バス・インタフェースのリセット時に選択されるデータ・バス幅（32 ビットまたは 64 ビット）は、メモリ・インタフェースにも適用されます。

MPC8241 は、1～ 512M バイトの SDRAM バンク・サイズをサポートし、バンク開始アドレスおよびバンク終了アドレス・コンフィギュレーション・レジスタを提供します。MPC8241は DRAM をサポートしませんので注意してください。MPC8241 は、アクセスされたメモリ・バンクによって適切な行アドレスと列アドレスの多重化が発生するように設定することができます。アドレスは、14ビット・インタフェースを介してSDRAMに提供されます。

MPC8241 の ROM/ フラッシュ・インタフェースは、16M バイト領域であるベース ROM 空間と 256M バイト領域である拡張 ROM 空間の 2 つの領域を制御します。ROM/ フラッシュ・システム用には、4 つのチップ・セレクト、1 つのライト・イネーブル、1 つのアウトプット・イネーブル、および最大 25 のアドレス信号が提供されています。

MPC8241 は、汎用 I/O デバイスの接続を容易にするためのメモリ・バス・インタフェースであるポート Xをインプリメントしています。ポート Xの機能により、外部レジスタ、通信デバイス、および他の同じようなデバイスを MPC8241 に直接接続することができます。一部のデバイスでは、アドレス・ストローブやチップ・セレクトなどの信号を適切に生成するために少数の外部ロジックが必要になります。

4.2 Peripheral Component Interconnect (PCI) インタフェース

MPC8241 の PCI インタフェースは、選択可能なビッグ・エンディアンからリトル・エンディアンへの変換機能を提供し、最高 66MHz で動作します。

MPC8241 でインプリメントされている PCI バス・コマンドとしては、メモリ、I/O、およびコンフィギュレーションの読み書きとスペシャル・サイクル、割込みアクノリッジ、デュアル・アドレス・サイクル、およびその他のイニシエータ発生コマンドがあります。MPC8241 の PCI インタフェースは Peripheral Component Interconnect SpecificationRev. 2.2 に準拠しており、以下の機能を備えています。

･ PCI エージェント機能

･ PCI バス・アービトレーション・ユニット

･アドレス・マップおよび変換

･ビッグ・エンディアンとリトル・エンディアン・モード

･ PCI バス・クロック・バッファとバス比

4.2.1 PCI エージェント機能

MPC8241 PCI インタフェースは、ホストまたはエージェントとして設定できます。ホスト・モードでは、このインタフェースはシステムのメイン・メモリ・コントローラとし


て機能し、すべてのホスト・メモリ・トランザクションに応答します。


特定のアプリケーションにおける組込みシステム・アーキテクチャでは、MPC8241 がペリフェラル・プロセッサとして機能するような使用方法になります。この場合、ペリフェラル・ロジックは、PCI バス用のホスト・ブリッジとして機能してはならず、ホスト・ブリッジによってアクセスされる設定可能デバイスとして機能しなければなりません。PCI エージェント機能は、１つの PCI バス・セグメント上に他の PCI ペリフェラル・デバイスと複数の MPC8241 が共存することを可能にします。

エージェント・モードでは、MPC8241 は PCI メモリ空間のプログラミングされたウィンドウに応答するように設定できます。デバイスを起動する際に初期化されるさまざまなモードが用意されています。

4.2.2 PCI バス・アービトレーション・ユニット

MPC8241 は、PCI バス・アービトレーション・ユニットを備えているため、外部ユニットは不要であり、システム構成とコストの両方を軽減することができます。このユニットは以下の特長を備えています。

･ 5 組の外部アービトレーション信号ペア。MPC8241 はアービトレーション・プールの 6番目のメンバになります。

･バス・アービトレーション・ユニットにより、公正および優先メカニズムを実現できます。

･ 2 レベルのラウンド・ロビン方式により、各デバイスを高 /低優先アービトレーションのプール内でプログラミングできます。低優先プールから 1つのメンバが高優先プールに送られ、バスが許可されるとすぐに低優先プールへ戻されます。

･ユニットを無効にすることで、外部のリモート・アービトレーション・ユニットを使用することができます。

4.2.3 アドレス・マップおよび変換

MPC8241 プロセッサ・バスは、メモリ・マップド・アクセスをサポートしています。アドレス空間は、アドレス・マップ Bにしたがって、メモリと PCI の間で分割されます。

MPC8241 では、PCI からローカル・メモリへの（インバウンド）トランザクションの再マッピングと、プロセッサ・コアから PCI への（アウトバウンド）トランザクションの再マッピングをサポートしています。エージェント・モードでは、インバウンドおよびアウトバウンドの両方の変換がサポートされます。ホスト・モードでは、アウトバウンド変換のみがサポートされます。エージェント・モードはアドレス・マップ Bでのみサポートされるため、アドレス変換もアドレス・マップ Bのみでサポートされます。

MPC8241 が PCI エージェントとして設定されている場合、システムが検知できるローカル・メモリ量はプログラマブルです。さらに、ローカル・メモリを異なるシステム・メモリ・アドレス空間にマッピングしなければならない場合もあります。アドレス変換ユニットは、これらの場合のインバウンドおよびアウトバウンド・トランザクションを両方とも処理します。

4.2.4 バイト順序

MPC8241 は、ビッグ・エンディアンまたはリトル・エンディアン・モードのどちらでも動作できます（ただし、初期起動コードはビッグ・エンディアン・モードで実行されなければなりません）。



4.2.5 バス・クロック・バッファとバス比

MPC8241 のクロック・バッファとバス比については、「4.8　PCI バスと SDRAM クロック生成」を参照してください。

4.3 DMA コントローラ

インテグレーテッド DMA コントローラは、2 つの独立したチャネルから構成されます。ローカル・メモリの DMA 書込み機能は SDRAM でも使用できますが、ROM/ ポート Xインタフェースでは書込み機能は使用できません。各 DMA チャネルは、以下の転送を実行できます。

･ PCI-to- ローカル・メモリ

･ローカル -to-PCI メモリ

･ PCI-to-PCI メモリ

･ローカル -to- ローカル・メモリ

DMA コントローラは、ローカル・メモリ・マップド・チェイン・ディスクリプタによるチェイニングをサポートしています。転送はスキャッタ・ギャザリングおよびミスアライン転送が可能です。セグメント、チェインの完了、およびエラー条件での割込みが提供されます。PCI デュアル・アドレス・サイクル（DAC）もサポートされます。

4.4 メッセージ・ユニット（MU）

多くの組込みアプリケーションでは、制御、状態、およびデータ情報をオーナから他のデバイスへ渡すためのハンドシェーク・アルゴリズムが必要です。このアルゴリズムは、ドアベルおよびメッセージ・レジスタによって簡単にインプリメントできます。MPC8241は、ドアベル・レジスタとメッセージ・レジスタをインプリメントするためのメッセージ・ユニット（MU）と、I2O インタフェースを備えています。MU は、割込みを発生させる多くの条件を持っており、外部割込みを PCI インタフェースへ、そして EPIC を介して内部割込みをプロセッサ・コアへルーティングします。

4.4.1 ドアベル・レジスタ

MPC8241 MU は、1個の 32 ビット・インバウンド・ドアベル・レジスタと、1個の 32 ビット・アウトバンド・ドアベル・レジスタを備えています。インバウンド・ドアベル・レジスタにより、リモート・プロセッサは PCI バスからレジスタのビットをセットすることができます。この際には、プロセッサ・コアに対する割込みが発生します。インバウンド・ドアベル・レジスタのビットをクリアできるのはプロセッサ・コアのみです。

プロセッサ・コアは、アウトバウンド・ドアベル・レジスタに書き込むことによってアウトバウンド割込み信号の INTA をアサートさせ、ホスト・プロセッサに割込みを掛けることができます。INTA が生成された場合、この信号をクリアできるのはホスト・プロセッサのみです。ホスト・プロセッサは、アウトバウンド・ドアベル・レジスタでセットされたビットに 1を書き込むことによって INTA をクリアします。

4.4.2 インバウンドおよびアウトバウンド・メッセージ・レジスタ

MPC8241 は、2 個の 32 ビット・インバウンド・メッセージ・レジスタと 2 個の 32 ビット・アウトバウンド・メッセージ・レジスタを備えています。インバウンド・レジスタ


により、リモート・ホストまたは PCI マスタは、32 ビット値を書き込んでプロセッサ・


コアに割込みを掛けることができます。アウトバウンド・レジスタにより、プロセッサ・コアはアウトバウンド・メッセージを書き込んで、アウトバウンド割込み信号の INTA をアサートさせることができます。

4.4.3 インテリジェント入力 / 出力コントローラ (I2O)

インテリジェント I/O 仕様は、OS とサブシステム・ドライバの間に抽象レイヤを定義するためのオープン標準です。メッセージは、1 つのデバイスのメッセージ抽象レイヤから、他のデバイスのメッセージ抽象レイヤに渡されます。

I2O 仕様では、システムがホスト・プロセッサと入力 /出力プラットフォーム（IOP）から構成されるものと定義しています。ホスト・プロセッサは、シングル・プロセッサか、または同じオペレーティング・システムが動作している複数プロセッサの集合になります。IOP は、プロセッサ、メモリ、および I/O インタフェースから構成されます。IOPは、システム内の他のプロセッサから独立して機能し、システム I/O 機能を処理します。

MU の I2O コントローラは、システム内でのホストと IOP との通信を強化します。メッセージには、インバウンド・キューとアウトバウンド・キューの 2つのパスがあります。インバウンド・キューは、リモート・ホストまたは IOP からプロセッサ・コアへのメッセージを転送します。アウトバウンド・キューは、プロセッサ・コアからリモート・ホストへのメッセージを転送します。それぞれのキューは、FIFO のペアとしてインプリメントされます。インバウンドおよびアウトバウンド・メッセージ・キューは、それぞれfree_list FIFO と post_list FIFO から構成されます。

ホストと IOP の間では、PCI メモリ・マップド・レジスタを使用してメッセージが転送されます。MPC8241 I2O コントローラは、インバウンドおよびアウトバウンド・レジスタとローカル IOP メモリとの間で、メッセージの転送を容易にします。新しいメッセージが到着すると、割込みによってホストと IOP に通知されます。

4.5 I2C コントローラ

I2C シリアル・インタフェースは、低速ペリフェラルとの通信におけるデファクト・スタンダードとなっています。通常、このコントローラはシステム・マネジメント機能とEEPROM サポート用に使用されます。MPC8241 は、完全なマスタおよびスレーブ機能を持つ I2C コントローラを備えています。

4.6 組込みプログラマブル割込みコントローラ (EPIC)

MPC8241 のオン・チップ組込みプログラマブル割込みコントローラ（EPIC）は、組込みアプリケーションのコンポーネント数を削減します。EPIC ユニットは、外部および内部のハードウェア割込みを収集し、優先順位を付けて、プロセッサ・コアに供給します。

EPIC は、以下のいずれかのモードで動作します。

･ダイレクト・モードでは、5つのレベルまたはエッジ・トリガ割込みを MPC8241に直接接続することができます。

･パススルー・モードでは、IRQ0 入力で検出された割込みが直接プロセッサ・コアに渡されます。この場合、I2O、I2C、DMA、コントローラ、ウォッチポイント・モニタ、ドアベルおよびメッセージ・レジスタ、および DUART によって生成された割込みは L_INT 出力信号に渡されます。



･ MPC8241 は、必要な割込みソース数が 5つを超える場合に備えて、シリアル・デリバリ・メカニズムを用意しています。シリアル・メカニズムにより、16 までの割込みを MPC8241 がシリアルにスキャンすることができます。このメカニズムにより、ピン数を増やすことなく割込み数を増やすことができますが、割込みレイテンシは増加します。

アウトバウンド割込み要求信号の L_INT は、MPC8241 がエージェント・モードに設定されている場合に、ホスト・プロセッサに割込みを通知するために使用されます。MPC8241の EPIC は、システム・タイミングと周期割込みの生成用に使用できる 4個のプログラマブル・タイマを備えています。

4.7 デュアル・ユニバーサル非同期レシーバ / トランスミッタ (DUART)

MPC8241 の DUART は、UART 信号に接続されているシリアル・デバイスへのプロセッサ・コア・インタフェースを制御します。各 UART は、プロセッサ・コアからのパラレル・データを、アウトバウンド転送用にシリアル・ビット・ストリームに変換します。インバウンド転送では、UART はシリアル・ビット・ストリームをプロセッサ・コアで処理できるバイトに変換します。

MPC8241 の DUART ユニットの機能は以下の通りです。

･フル・デュプレックス・オペレーション（全二重動作）

･オリジナルの 16450 UART と、16450 に代替モード（FIFO モード）を加えたPC16550D との互換性を持つプログラム・モデル

･ 16450 レジスタ・リセット値

･トランスミッタとレシーバの FIFO モードは、16 バイト FIFO を提供

･標準非同期通信ビット（START、STOP、およびパリティ）によるシリアル・データのカプセル化と非カプセル化

･マスカブルな送信、受信、ライン・ステータス、およびモデム・ステータス割込み

･ソフトウェア・プログラマブルなボー・ジェネレータによって SDRAM_CLKn を 1～（216 - 1）で分周し、16 倍速クロックを生成

･クリア・トゥ・センド（CTS）およびレディ・トゥ・センド（RTS）によるモデム制御機能

･ソフトウェア選択可能なシリアル・インタフェース・データ形式（データ長、パリティ、1/1.5/2 ストップ・ビット、ボー・レート）

4.8 PCI バス・クロックと SDRAM クロック生成

システム・コンフィギュレーションとシステム条件の異なる幅広い動作周波数に対応した 2つの PCI バス・クロッキング・ソリューションが用意されており、動作周波数（性能）と消費電力とのトレードオフを容易に管理することができます。MPC8241 をホスト・コントローラとして使用し、クロック負荷を最小限に抑えたシステム用に、5つのクロック・ファンアウト・バッファがオンチップで提供されています。

さらに多くのクロック・ファンアウトが必要なシステムや、MPC8241 をエージェント・デバイスとして使用するシステムでは、外部クロック・バッファを使用することができ


ます。

パワー・マネジメント

MPC8241 は、外部メモリ・バス・クロック信号を SDRAM バンクに供給するオンチップ遅延ロック・ループ（DLL）を備えています。メモリ・バス・クロック信号は、内部ペリフェラル・バス・クロックと同じ周波数であり、2つの信号は同期しています。

4 つの SDRAM クロック出力は、内部 DLL によって生成され、SDRAM_SYNC_OUT 信号とSDRAM_SYNC_IN 信号の間のトレース長を反映できます。

MPC8241 は、PCI_SYNC_IN というクロック入力信号を 1つだけ持ち、PCI クロック・ファンアウト・バッファ（PCI_SYNC_OUT 出力）によってドライブしています。PCI_SYNC_INは、外部のクロック・ドライバによってドライブすることもできます。

PCI_SYNC_IN は、PCI バス周波数によってドライブされます。内部 PLL は PCI_SYNC_IN を参照信号として使用し、内部ロジック用の sys-logic-clk 信号を生成します。ペリフェラル・バス・クロック周波数は、リセット時に（MPC8241 の PLL コンフィギュレーション信号である PLL_CFG[0:4] によって）PCI_SYNC_IN 周波数の逓倍に設定されます。

プロセッサ・コアの内部クロックは、2番目の PLL によって、内部ペリフェラル・バス・クロックから生成され、この信号と同期させられます。コアの PLL は、『MPC8241 HardwareSpecification』にしたがって、内部プロセッサ・コア・クロック比を逓倍して提供します。

4.9 性能モニタ

MPC8241 コア・ロジックは、SDRAM や PCI バスのトラフィック、DUART、または割込みコントローラから発生した割込み数といったブリッジ・ロジック・イベントを監視するための性能モニタ機能を備えています。性能モニタは、以下の目的で使用できます。

･ブリッジ・ロジック・イベントを監視してシステム全体の性能を最適化する

･信号トレースやベンチマークによるキャラクタライズが容易ではないシステムまたはソフトウェア環境における MPC8241 動作を理解する

･システムの立上げとデバッグを容易にする

性能モニタは、組込みユーティリティ・メモリ・ブロックにある以下のランタイム・レジスタを使用します。

･ソフトウェア選択可能なイベントの発生回数をカウントするための 32 ビット・カウンタである性能モニタ・カウンタ・レジスタ（PMC0-PMC3）

･カウンタ、イベント・タイプ、監視すべきイベント、およびイベントのスレッショルドを選択するためのコマンド・レジスタ（CMDR0-CMDR3）

･性能モニタ・カウンタの動作を制御するためのモニタ・モード・コントロール・レジスタ（MMCR）

5. パワー・マネジメントMPC8241 は、自動およびプログラム制御可能な節電モードによって、消費電力を抑えています。

MPC8241 は、プロセッサ・コアとペリフェラル・ロジックに対して独立したパワー・マネジメント機能を備えています。MPC8241 は、プロセッサおよびペリフェラル・ロジックの 3レベルのプログラマブル節電モードをハードウェアでサポートしています。これらのモードは、ドーズ、ナップ、およびスリープであり、レジスタのプログラミング（プロセッサ・コアは HID0、ペリフェラル・ロジック・ブロックはコンフィギュレーション・レジスタ）によって制御されます。


パワー・マネジメント

プロセッサおよびペリフェラル・ロジック・ブロックは、どちらも完全にスタティックであるため、すべての節電モードで内部ロジック状態を維持することができます。以下の項では、プログラマブルな節電モードについて説明します。

5.1 プログラマブル・プロセッサ・パワー・マネジメント・モード

表 1に、プロセッサのプログラマブル・プロセッサ・パワー・マネジメント・モードを示します。これらは、MPC603e デバイスと非常によく似ています。

5.2 ペリフェラル・ロジックのプログラマブル・パワー・マネジメント・モード

表 2に、ペリフェラル・ロジックのプログラマブル・パワー・マネジメント・モードを示します。

.

表 1. プロセッサのパワー・マネジメント・モード

PMモード機能するユニット移行方法フル・パワーへの復帰方法

フル・パワー

全ユニット－－

フル・パワー(DPMあり )

要求されたロジック命令ディスパッチ－

ドーズバス・スヌーピング

データ・キャッシュ（必要に応じて）デクリメンタ・タイマ

ソフトウェアによる制御 (HID0への書込み )

外部非同期例外 (SMI または int のアサート )

デクリメンタ例外ハードまたはソフト・リセットマシン・チェック例外 (mcp)

ナップデクリメンタ・タイマソフトウェアによる制御 (HID0への書込み )およびペリフェラル・ロジックからの QACK による許可

外部非同期例外 (SMIまたは int のアサート )

デクリメンタ例外ペリフェラル・ロジックによる QACK のネゲーションハードまたはソフト・リセットマシン・チェック例外 (mcp)

スリープなしソフトウェアによる制御 (HID0への書込み )およびペリフェラル・ロジックからの QACK による許可

外部非同期例外 (SMIまたは int のアサート )

ペリフェラル・ロジックによる QACK のネゲーションハードまたはソフト・リセットマシン・チェック例外 (mcp)

表 2. ペリフェラル・ロジックのプログラマブル・パワー・マネジメント・モード


フル・パワー

全ユニット－－


ウォッチポイント付きプログラマブル I/O 信号

6. ウォッチポイント付きプログラマブル I/O 信号MPC8241 のプログラマブル I/O 機能により、ペリフェラル・ロジック・バスを監視することができます。2 つのウォッチポイントと、それぞれの 4 ビット・カウントダウン値をプログラミングできます。選択したウォッチポイントでプログラミングされているスレッショルド値に達すると、外部トリガ信号が生成され、ペリフェラル・ロジック・アドレス、コントロール、およびデータ・バスがユーザ読取り可能なレジスタにラッチされます。

7. デバッグ機能MPC8241 には、以下のデバッグ機能があります。

･メモリ属性および PCI 属性信号

･デバッグ・アドレス信号

･ MIV 信号 : 有効なアドレスおよびデータ・バス・サイクルをメモリ・バス上でマーク

･データ・パス上でのエラー挿入 /取得

ドーズ PCIアドレス・デコーディングおよびバス・アービタシステム RAMリフレッシュプロセッサ・バス要求および NMI監視EPICユニットI2CユニットDUARTユニットPLL

ソフトウェアによる制御(PMCR1への書込み )

メモリへの PCIアクセスプロセッサ・バス要求NMIのアサーション 1

EPICへの割込みハード・リセット

ナップ PCIアドレス・デコーディングおよびバス・アービタシステム RAMリフレッシュプロセッサ・バス要求および NMI監視EPICユニットI2CユニットDUARTユニットPLL

ソフトウェアによる制御(PMCR1への書込み)およびプロセッサ・コアによる制御（ナップまたはスリープ・モードであるとき、つまり QREQ がアサートされている場合）

メモリへの PCIアクセス 2

プロセッサ・バス要求NMIのアサーション 1


スリープ PCIバス・アービタシステム RAMリフレッシュ (無効にもできる )プロセッサ・バス要求および NMI監視EPICユニットI2CユニットDUARTユニットPLL (無効にもできる )

ソフトウェアによる制御(PMCR1への書込み)およびプロセッサ・コアによる制御（ナップまたはスリープ・モードであるとき、つまり QREQ がアサートされている場合）

プロセッサ・バス要求NMIのアサーション 1


1 プログラマブル・オプションは、PICR1[MCP_EN]=1 の値によります。2 ナップ・モードでのメモリへの PCI アクセスでは QACK はネゲートされないため、プロセッサ・コアはウェイク

アップせず、このアクセスはスヌープしません。PCI アクセスの処理後、ペリフェラル・ロジックは自動的にナップ・モードに戻ります。

表 2. ペリフェラル・ロジックのプログラマブル・パワー・マネジメント・モード



･ IEEE 1149.1 (JTAG)/ テスト・インタフェース

MPC8241 と MPC8240 との違い

7.1 メモリ属性および PCI 属性信号

MPC8241 は、いくつかの信号に対するメモリおよび PCI 活動に対応する追加情報を提供することで、システム・デバッグを補助しています。属性信号は以下の 2つです。

･メモリ属性信号は、メモリ・インタフェースに関連付けられ、MPC8241 が実行中のメモリ・オペレーション・ソースに関連した情報を提供します。

･ PCI 属性信号は、PCI インタフェースに関連付けられ、MPC8241 が実行中の PCIオペレーション・ソースに関連した情報を提供します。

7.2 メモリ・デバッグ・アドレス

デバッグ・アドレス（有効な場合）は、SDRAM、ROM、フラッシュ、またはポート Xに対するメモリ・バス・トランザクション用の 30 ビットの物理アドレスを、ソフトウェア・ディスアセンブラが簡単に再構築するための手段を提供します。SDRAM の場合、16 のデバッグ・アドレス信号はコラム・アドレスチップ・セレクトによってサンプリングされます。ROM の場合、フラッシュ、およびポート Xデバイスの場合、デバッグ・アドレス・ピンは ROM アドレスと同時にサンプリングされ、ROM アドレスと一緒に 25 ビットの物理アドレスを再生成するために使用できます。再構築された物理アドレスの精度は、インタフェースのバス幅によって異なり、64ビット・インタフェースの場合はダブル・ワード、32 ビット・インタフェースの場合はワード、そして 8ビット・インタフェースの場合はバイトになります。

7.3 メモリ・インタフェース有効（MIV）信号

メモリ・インタフェース有効信号（MIV）は、SDRAM、フラッシュ、または ROM アドレスまたはデータが外部メモリ・バス上に存在する場合にアサートされます。この信号は、ロジック・アナライザがデバッグ・トレース時にメモリに格納しなければならないバス・サイクル数を削減します。

7.4 データ・パス上でのエラー挿入 / 取得

MPC8241 は、ペリフェラル・ロジックやメモリ・データ / パリティ・バスへの障害時のマルチビット挿入と、ECC またはパリティ・エラーの受信時のデータ / パリティ出力の取得によって、ECC およびパリティ・ロジックを実行およびデバッグするためのハードウェアを提供しています。

7.5 IEEE 1149.1 (JTAG)/ テスト・インタフェース

プロセッサ・コアは、テストおよびデバッグを容易にするための IEEE 1149.1 機能を提供しています。IEEE 1149.1 テスト・インタフェースは、MPC8241 と、MPC8241 搭載ボードのバウンダリ・スキャン・テスト手段を提供します。

8. MPC8241 と MPC8240 との違いMPC8241 の設計思想は、MPC8240 をベースとしつつ、機能を改善し、組込み市場向けに強化された機能を追加するというものです。MPC8241 コアは、基本的には MPC8240 と同じですが、DUART がペリフェラル・ロジック・ブロックに追加されるなど、いくつかの点


が改良されています。これらの違いを表 3に示します。

MPC8241 と MPC8240 との違い

表 3. MPC8241 と MPC8240 の違い

サポートされる機能

MPC8241への追加点

SDRAM レジスタ・モードとインライン・バッファ・モードをサポート（フロー・スルーはサポートされない）

最大 2G バイトの空間まで 100MHz SDRAMメモリをサポート

最大 512-Mビットのメモリ・テクノロジをサポート

ROM/フラッシュ

272 Mバイトの利用可能ROM空間をサポート（追加された拡張ROMモードは 256 MバイトのROMまたはポート Xをサポート )

8, 32, 64ビット (MPC8240) に加えて 16ビット幅の ROM データ・バスをサポート

ポート X 8, 32, 64ビット (MPC8240) に加えて 16ビット幅の ROM I/Oポートをサポート

DRDY信号と２つの追加チップ・セレクト（合計４つ）をサポート

ポート Xへの PCI書込みをサポート

PCIインタフェース

PCI 2.2に準拠

64ビット・アドレッシング用にデュアル・アドレス・サイクルを追加

アドレス変換ユニット

ATUが２つに増加

EPIC ４個の EPICタイマおよびカウンタ用にカスケード機能を追加


ブロードキャスト・メッセージに対応

性能モニタ割込み付のシステム・レベル性能モニタと PCIアービトレーション・モニタを追加

コアおよび I/O 電圧

MPC8241の電気的特性はMPC8240とは異なる。各デバイスのハードウェア仕様を参照のこと

DUART デュアル 2ピン UARTを装備

シングル 4ピン UARTモードに設定可能

リセット・コンフィギュレーション信号で機能を選択可能


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MPC8241 Technical Summary - kitcat.jp · ラから構成されます。プロセッサ・コアは、完全な機能を備えた高性能プロセッサであ り、浮動小数点サポート、メモリ・マネジメント、16kバイト命令キャッシュ、16kバイ

MPC8241 Technical Summary - kitcat.jp · ラから構成されます。プロセッサ・コアは、完全な機能を備えた高性能プロセッサであり、浮動小数点サポート、メモリ・マネジメント、16kバイト命令キャッシュ、16kバイ