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PlanAhead ソフ トウェア チュート リアル
I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
I/O ピン配置 japan.xilinx.com UG673 (v13.2) 2011 年 7 月 6 日
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本資料は英語版 (v 13.2) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。
資料によっては英語版の更新に対応していないものがあ り ます。
日本語版は参考用と してご使用の上、 新情報につきましては、 必ず 新英語版をご参照ください。
改訂履歴次の表に、 この文書の改訂履歴を示します。
日付 バージョ ン 改訂内容
2011 年 3 月 1 日 13.1 ISE 13.1 リ リース用に改訂
2011 年 7 月 6日 13.2 ISE 13.1 リ リース用に改訂。 技術的なアップデートはなし
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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
PlanAhead ソフ トウェア チュート リアル : I/O ピン配置概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5チュート リ アルの目標. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6チュート リ アルの手順. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7手順 1 : I/O ピン配置プロジェク トの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8手順 2 : デバイス I/O リ ソースの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12手順 3 : 多機能ピンの表示とデバイスコンフ ィギュレーシ ョ ンモードの設定. . . . . . . . . . . . . . . . . 16手順 4 : ターゲッ ト デバイスの変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18手順 5 : I/O ポートの作成と設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19手順 6 : I/O ポートのリ ス トのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21手順 7 : デバイス と I/O ピン割り当てのエクスポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22手順 8 : I/O ポート配置の解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24手順 9 : I/O ポート インターフェイスの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28手順 10 : インポート した I/O 配置制約の削除 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30手順 11 : I/O ポート配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31手順 12 : ギガビッ ト ト ランシーバおよびクロ ッ ク ロジッ クの配置. . . . . . . . . . . . . . . . . . . . . . . . 37手順 13 : DRC とSSN 解析の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43ま とめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
付録 A : その他のリソースザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47PlanAhead 資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
目次
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PlanAhead ソフ トウェア チュート リアル : I/O ピン配置
概要
このチュート リ アルでは、 Xilinx® PlanAhead™ ソフ ト ウェアの機能とFPGA デバイスのI/O ピン
配置を実行する利点について紹介し、 I/O ポート を作成して物理的なパッケージ ピンに割り当てる
方法について説明します。 I/O Planning ビュー レイアウ ト を使用する と、 I/O ポートの初期リ ス ト
を作成、インポート、コンフ ィギュレーシ ョ ンでき、関連ポート をインターフェイスにま とめて、そ
れらをパッケージピンに割り当てるこ とができます。
I/O ポートの割り当ては、全自動と半自動のいずれかのモードで制御できます。I/O Planning ビュー
レイアウ トでは、 物理パッケージピンおよびバンク とそれらのチップのI/O パッ ド間の関係が表示
されます。 PCB と FPGA間の接続は、 自動的に 適化されます。
I/O ピン配置は、デザインサイクルのさまざまな段階で実行できます。 I/O の割り当ては、デザイン
ソース ファ イルが使用可能になる前であっても、 ピン配置プロジェク ト を使用して実行できます。
CSV 形式のファイルは、 I/O 配置用にインポート した り、 PCB 回路図シンボルまたは HDL ヘッ
ダーの生成用にエクスポート した りできます。
PlanAhead では、エラボレート された RTL (レジスタ転送レベル) デザインや合成済みネッ ト リ ス ト
デザインでも I/O ピン配置ができます。 ネッ ト リ ス トデザインを使用した方がよ り総合的な I/O およびクロ ッ クのデザインルールチェッ ク (DRC) が実行できます。このチュート リ アルでは、この両
方について説明します。
すべてのコマンドやコマンドオプシ ョ ンの説明が含まれているわけではあ り ませんので、 ご了承く
ださい。このチュート リ アルは、ISE® Design Suite バージ ョ ン 13.2 に含まれる PlanAhead ソフ ト
ウェアの機能を使用して説明します。
チュート リアルの目標
このチュート リ アルの目標は、PlanAhead ソフ ト ウェアの I/O Planning ビュー レイアウ ト を使用し
て I/O ピン配置プロセスに慣れるこ とにあ り ます。
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はじめに
はじめに
ソフ トウェア要件
PlanAhead ソフ ト ウェアは、 ISE Design Suite ソフ ト ウェアをインス トールする と インス トールさ
れます。チュート リ アルを始める前に、PlanAhead が起動できるか、チュート リ アル デザイン デー
タがインス トールされているかを確認して ください。
インス トール方法およびその詳細は、 付録 A 「その他のリ ソース」 に示される 『ISE Design Suite :インス トールおよびライセンス ガイ ド』 (UG798) を参照してください。
ハードウェア要件
大規模デバイスで PlanAhead ソフ ト ウェアを使用するには、2GB 以上の RAM が推奨されます。こ
のチュート リ アルでは、小型の XC6VLX75T デザインを使用し、1 度に開く こ とができるデザイン
数を制限していますので、 1GB で十分ですが、 パフォーマンスに影響のでるこ と もあ り ます。
チュート リアル デザインの説明
このチュート リ アルで使用される小型のサンプルデザインには、 次が含まれます。
• RISC プロセッサー CPU コア
• 疑似 FFT
• ギガビッ ト ト ランシーバ (GT) 4 つ
• USB インターフェイス 2 つ
このデザインは、XC6VLX75T デバイスをターゲッ トにしています。小型のデザインを使用するこ
とによ り、 次が可能になっています。
• 低限のハードウェア要件でチュート リ アルを実行
• チュート リ アルを実行する時間を短縮
• データ サイズを 小に抑える
チュート リアル デザイン ファイルのディ レク ト リ
1. 次から、 PlanAhead_Tutorial.zip ファ イルをダウンロード します。
http://japan.xilinx.com/support/documentation/dt_planahead_planahead13-2_tutorials.htm
2. 書き込み権のあるディ レク ト リに ZIP ファ イルを抽出します。
解凍された PlanAhead_Tutorial データ ディ レク ト リは、このチュート リ アルでは <Extract_Dir> と記述します。
チュート リ アルのサンプル データは、チュート リ アルを実行中に変更されます。各チュート リ アル
を実行する前に、 まず元の PlanAhead_Tutorial データのコピーを取っておいてください。
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チュート リアルの手順
チュート リアルの手順
このチュート リ アルは、 次のよ うな手順で進めていきます。
「手順 1 : I/O ピン配置プロジェク トの作成」
「手順 2 : デバイス I/O リ ソースの検証」
「手順 3 : 多機能ピンの表示とデバイスコンフ ィギュレーシ ョ ンモードの設定」
「手順 4 : ターゲッ ト デバイスの変更」
「手順 5 : I/O ポートの作成と設定」
「手順 6 : I/O ポートのリ ス トのインポート 」
「手順 7 : デバイス と I/O ピン割り当てのエクスポート 」
「手順 8 : I/O ポート配置の解析」
「手順 9 : I/O ポート インターフェイスの作成」
「手順 10 : インポート した I/O 配置制約の削除」
「手順 11 : I/O ポート配置」
「手順 12 : ギガビッ ト ト ランシーバおよびクロ ッ ク ロジッ クの配置」
「手順 13 : DRC とSSN 解析の実行」
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手順 1 : I/O ピン配置プロジェク トの作成
手順 1 : I/O ピン配置プロジェク トの作成
PlanAhead には、 I/O ポートやクロ ッ クが配置するためのビューが集められた I/O Planning ビュー
レイアウ トがあ り ます。 デバイス リ ソース解析をする場合、 デザインがなくても I/O Planningビュー レイアウ ト を開く こ とができます。 このレイアウ トは、 RTL、 ネッ ト リ ス ト 、 またはインプ
リ メン ト済みデザインでも使用できます。
新規プロジェク トの作成、 I/O Planning ビュー レイアウトの表示、 およびビューの確認
1. PlanAhead を開いて、 I/O ピン配置プロジェク ト (project_pinout) を作成します。
• Windows の場合、 Xilinx PlanAhead 13 のデスク ト ップ アイコンをダブルク リ ッ クする
か、 [ス ター ト ] → [プロ グ ラ ム] → [Xilinx ISE Design Suite 13.2] → [PlanAhead] →[PlanAhead] をク リ ッ ク します。
• Linux の場合は、<Extract_Dir>/PlanAhead_Tutorial/Tutorial_Created_Data ディ レク ト リ
に移動し、 planAhead と入力します。
2. Getting Started ページの Create New Project という リ ンクをク リ ッ ク します。
3. [Next] をク リ ッ ク し、 [Project Name] ページを表示します。
4. プロジェク ト名に project_pinout を入力します。
5. プロジェク ト ディ レク ト リに次を指定します。
<Extract_Dir>/PlanAhead_Tutorial/Tutorial_Created_Data
6. [Next] をク リ ッ ク し、 [Design Source] ページを表示します。
7. [Create an I/O Planning Project] をオンにします。
X-Ref Target - Figure 1
図 1 : 新しいプロジェク ト名とディ レク ト リの指定
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手順 1 : I/O ピン配置プロジェク トの作成
8. [Next] をク リ ッ ク し、 [Import Ports] ページを表示します。
9. [Do not import I/O ports at this time] をオンにします。
10. [Next] をク リ ッ ク し、 [Default Part] ページを表示します。
X-Ref Target - Figure 2
図 2 : I/O ピン配置プロジェク トの指定
X-Ref Target - Figure 3
図 3 : ポートのインポート
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手順 1 : I/O ピン配置プロジェク トの作成
11. [Filter] フ ィールドの [Family] プルダウン メニューから [Virtex6] を選択します。 リ ス トには
Virtex®-6 デバイスのみが表示されるよ うにな り ます。
12. [Sub-Family] プルダウン メニューから [Virtex6 LXT] を選択します。リ ス トには Virtex-6 LXTデバイスのみが表示されるよ うにな り ます。
13. [Search] フ ィールドに 75T と入力します。 75Ｔ デバイスのみが表示されます (図 4)。
14. xc6vlx75tff784-1 デバイスを選択し、 [Next] をク リ ッ ク します。
15. [Finish] をク リ ッ クする と、 図 5 のよ うにプロジェク トが作成されます。
X-Ref Target - Figure 4
図 4 : ファ ミ リおよびデフォルト パーツの選択
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手順 1 : I/O ピン配置プロジェク トの作成
16. I/O Planning レイアウ トのさまざまなビューを確認します。I/O ポートはまだどれも定義されて
いないので、 ほとんどが空になっています。
17. デフォルトでは、 [Package] ビューと [Device] ビューの両方が表示されます。 [Device] ビュー
のタブをク リ ッ ク して、 [Package] ビューのタブにド ラ ッグします。
X-Ref Target - Figure 5
図 5 : I/O Planning レイアウト
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手順 2 : デバイス I/O リソースの検証
手順 2 : デバイス I/O リソースの検証
PlanAhead の I/O ピン配置環境からは、 さまざまなデバイス リ ソースを確認できます。
さまざまな I/O、ク ロ ッ クおよびロジッ クオブジェク トの位置がグラフ ィカルに表示され、ビュー同
士が連動します。 これによ り、 I/O およびデバイスに関連するデザインが設定しやすくなっていま
す。 [Package Pins] または [I/O Bank Properties] ビューには、 通常デバイスデータシートに含まれ
る I/O 関連の情報が一部表示されます。
次を確認します。
• I/O バンクのいくつかを選択して、 パッケージとチップの関係を確認
• I/O バンクのプロパティを確認
• I/O バンク 14 を選択して展開表示し、 パッケージピンの仕様を確認
I/O バンクの確認
1. [Package Pins] ビューで [I/O Bank 14] を選択します (図 6)。 選択するには、 I/O バンクからの
ピンをダブルク リ ッ ク します。 初のク リ ッ クでピンが選択され、2 回目のク リ ッ クでピンが含
まれる I/O バンクが選択されます。
または、[Package] ビューのツールバーの [Package View Layers] ボタンをク リ ッ ク します。[I/O Banks] を展開し、[Bank 14] を右ク リ ッ ク し、[Select Objects] を選択します。同様の方法で、
X-Ref Target - Figure 6
図 6 : I/O および I/O バンクのハイライ ト表示
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手順 2 : デバイス I/O リソースの検証
VREF などの特定の多機能ピンを表示、 [Package] ビューの表示を変更、 特定のバンク タイプ
をハイライ ト 、 または ト ランシーバー バンクを非表示するこ と もできます。 I/O バンクの位置
が [Package] ビューでハイライ ト されます。
2. [Device] ビューのタブをク リ ッ クする と、デバイス上の I/O バンクの位置がハイライ ト されま
す。
I/O バンクの位置を両方のビューで視覚的に確認する と、I/O ポートの割り当てがしやすくなり
ます。
3. [Package] ビューをク リ ッ ク して表示します。
4. [Package] ビューで [I/O Bank 14] を展開し、この I/O バンクに含まれる各ピンのパッケージ ピン情報を確認します。 内部パッケージ ト レースの 小遅延および 大遅延も表示されます。
パッケージのピンとチップ上のパッ ド間には配線遅延があ り ます。
5. リ ス ト をスク ロール ダウンし、 I/O バンクのいずれかを選択します。
6. [I/O Bank Properties] ビューの [General] タブをク リ ッ ク します。
7. I/O カウン ト と電圧を確認します。この情報は、I/O ポートが I/O バンクに割り当てられる と表
示されるよ うにな り、 残りの I/O ポート を配置するため、 互換性のある I/O バンクを検索しや
すくな り ます。
8. [I/O Bank Properties] ビューのさまざまなタブをク リ ッ ク してみます。
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手順 2 : デバイス I/O リソースの検証
9. [Package Pins] ビューで [Maximize] ボタン をク リ ッ ク します。
[Package Pins] ビューが 大化されます。
10. [Package Pins] ビューで [Expand All] ボタン をク リ ッ ク します。
スク ロールして表のピン情報を表示します。
11. [Package Pins] ビューの [Group by I/O Bank] ボタン をオフにし、 リ ス ト をすべてフラ ッ
トに展開して表示します。
I/O の配置禁止
I/O ポートが I/O パッケージピンに割り当てられないよ うに配置を禁止できます。 次の手順では、
[Package Pins] ビューを電圧別に並び替え、すべての VREF I/O ピンを選択し、右ク リ ッ クで [ SetProhibits] をク リ ッ ク して、 それらのピンの配置を禁止します。
1. [Voltage] 列ヘッダーを 2 回ク リ ッ ク し、 リ ス トの一番上までスク ロールして VREF 値を見つ
けます。
2. Shift キーを押しながら、 すべての VREF 電圧ピンを選択します。
3. 右ク リ ッ ク し、 [Set Prohibit] をク リ ッ ク します。
4. [Package Pins] ビューで [Restore] ボタン をク リ ッ ク します。
[Package Pins] が元の表示に戻り ます。[Package] ビューには、禁止ピンが表示されるよ うにな
り ます。
5. メ イン ツールバーの [Unselect All] をク リ ッ ク します。
6. [Package] ビューで、 赤い X マークの付いた (禁止された) ピン (図 7) を拡大します。
[Package] ビューで該当エリ アの左上から右下に向かって四角形を描画する と、 囲んだ部分を
拡大できます。
X-Ref Target - Figure 7
図 7 : 禁止されたVREF パッケージピンの表示
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手順 2 : デバイス I/O リソースの検証
7. [Zoom Fit] をク リ ッ ク し、 [Package] ビューに全体を表示します(右下から左上に向かって斜め
にド ラ ッグします)。
8. [Package Pins] ビューで [Group by I/O Bank] ボタン をク リ ッ ク します。
9. [Collapse All] ツールバーボタン をク リ ッ ク し、 ツ リー表示をデフォルトの表示構造に戻
します。
PlanAhead ソフ ト ウェアには、 複数のツ リー表示形式のビューが含まれます。 各ビューには、 検索
やフ ィルタ機能が含まれます。詳細は、 付録 A 「その他のリ ソース」 に示される 『PlanAhead ユー
ザーガイ ド』 (UG632) の 「ツ リー形式表示の使用」 の章を参照してください。
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手順 3 : 多機能ピンの表示とデバイスコンフ ィギュレーシ ョ ンモードの設定
手順 3 : 多機能ピンの表示とデバイスコンフ ィギュレーショ ンモードの設定
多機能ピンの確認 1. [Package Pins] ビューをク リ ッ ク します。
2. リ ス ト をスク ロールして、 [Type] 列に表示される多機能ピン (Multi-function) を確認します。
3. 次の列を確認します。
• Config (デバイス コンフ ィギュレーシ ョ ン ピン)
• システム モニター
• ギガビッ ト I/O
これらのロジッ ク オブジェク トの多くは、 多機能ピンに依存し、 決まった I/O 要件を持つので、
I/O 配置に影響を与えるこ とがあ り ます。 このチュート リ アルで使用されるデザインにこれらのオ
ブジェク トが含まれる場合は、 この表にそれが記述され、 多機能ピンが検証できるよ うになってい
ます。
X-Ref Target - Figure 8
図 8 : 多機能ピンの確認
I/O ピン配置 japan.xilinx.com 17UG673 (v13.2) 2011 年 7 月 6 日
手順 3 : 多機能ピンの表示とデバイスコンフ ィギュレーシ ョ ンモードの設定
デバイスコンフ ィギュレーシ ョ ンモードの設定
PlanAhead では、 複数のデバイスコンフ ィギュレーシ ョ ンオプシ ョ ンを設定するこ とができます。
コンフ ィギュレーシ ョ ンモードの中には、 多機能 I/O ピンに影響を与える可能性のあるものもあ り
ます。 関連するピンは、 [Package Pins] ビューの [Config] 列に表示されます。
1. [Tools] → [I/O Planning] → [Set Configuration Modes] をク リ ッ ク します。
2. [Set Configuration Modes] ダイアログ ボッ クスでモードをク リ ッ ク し、 その説明や回路図、
データシートなどを確認します。
3. [OK] をク リ ッ ク します。
4. [Sort the Package Pins View after Set Configuration Modes] を選択して、 [Confirmation] ダイ
アログ ボッ クスで [OK] をク リ ッ ク します。
選択したデバイス コンフ ィギュレーシ ョ ン モードに関連するピンが [Package Pins] ビューの
一番上に表示されるので、 潜在的な多機能ピンの競合がないか確認できます。 このデザインに
は競合を起こす可能性のある PCI、 MCB、 その他のロジッ クはあ り ません。
5. 選択したコンフ ィギュレーシ ョ ン モードに必要なコンフ ィギュレーシ ョ ン ピンを確認します。
X-Ref Target - Figure 9
図 9 : デバイス コンフ ィギュレーシ ョ ン モードの選択
18 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 4 : ターゲッ ト デバイスの変更
手順 4 : ターゲッ ト デバイスの変更
FPGA デザイン プロセス中に、デバイスをよ り大きいものや、別のタイプに変更する必要のあるこ
とがあ り ます。PlanAhead では、デバイスを変更しても、I/O 割り当てが引き継がれるよ うに互換性
のあるデバイスが選択できます。
この機能は、 通常共通パッケージを使用するデバイス同士でのみしか動作しません。
別のデバイスの指定
この手順によ り、 I/O ピン配置がデバイス間で動作するよ うにな り ます。
1. [Tools] → [I/O Planning] → [Set Part Compatibility] をク リ ッ ク します。
[Set Part Compatibility] ダイアログ ボッ クスが表示されます。
2. xc6vlx130tff784 デバイスを選択します。
3. [OK] をク リ ッ ク します。
禁止制約がもっと も制限のあるパーツに基づいて割り当てられます。 この例では、 一番小型の
デバイスをターゲッ トにするため、 禁止制約は配置されません。
4. 禁止がないこ とを確認するダイアログボッ クスが表示されたら、 [OK] をク リ ッ ク します。
X-Ref Target - Figure 10
図 10 : 互換性のあるパーツの定義
I/O ピン配置 japan.xilinx.com 19UG673 (v13.2) 2011 年 7 月 6 日
手順 5 : I/O ポートの作成と設定
手順 5 : I/O ポートの作成と設定
I/O ポートはインタラ クティブに作成および設定できます。
新規バス ポート (mybus) の作成と設定
1. [I/O Ports] ビューで右ク リ ッ ク し、 [Create I/O Ports] をク リ ッ ク します。
[Create I/O Ports] ダイアログ ボッ クスが表示されます。
メモ : [Configure I/O Ports] コマンドを実行する と、既存の I/O ポート をコンフ ィギュレーシ ョ
ンできるダイアログ ボッ クス と同じよ う なダイアログ ボッ クスが表示されます。
2. [Name] フ ィールドに mybus と入力します。
3. [Create Bus] をオンにします。
4. その他のオプシ ョ ンを確認します。
5. [OK] をク リ ッ ク します。
[I/O Ports] ビューに新しいI/O ポートが表示されます。
X-Ref Target - Figure 11
図 11 : I/O ポートの作成
20 japan.xilinx.com I/O ピン配置
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手順 5 : I/O ポートの作成と設定
6. [Edit] → [Undo] をク リ ッ ク し、 追加したI/O ポート (mybus) を削除します。
X-Ref Target - Figure 12
図 12 : 新し く追加した I/O ポートの表示
I/O ピン配置 japan.xilinx.com 21UG673 (v13.2) 2011 年 7 月 6 日
手順 6 : I/O ポートのリストのインポート
手順 6 : I/O ポートのリストのインポート
PlanAhead ソフ ト ウェアには、さまざまなフォーマッ トのファ イルをインポート して、I/O ピンの割
り当てを実行するこ とができます。 CSV、 UCF、 RTF フォーマッ トのファ イルをインポート して、
I/O ピンを確認したり、割り当てたりできます。 また、 I/O ポート をインタラ クティブに作成するこ
と もできます ( 後の手順で説明)。
これらの早期入力方法を使用して I/O ピンを配置する場合には、 注意が必要です。 合成済みネッ ト
リ ス トがない場合は、I/O ポート配置と DRC ルーチンでクロ ッ ク、ク ロ ッ ク同士の関係、GT ロジッ
クなどは認識されないので、I/O ピンの割り当ては、できれば合成済みネッ ト リ ス ト をインポート し
てから実行して ください。 I/O ピン配置は、 ISE インプリ メンテーシ ョ ン ツールでデザインが実行
され、I/O と ク ロ ッ クの配置の DRC がエラーなしに実行されてからでないと、有効にはなり ません。
CSV 形式の I/O ポート リス トのインポート と解析
1. Windows エクスプローラから次の I/O ポートの CSV ファ イルを開きます。
<Extract_Dir>/PlanAhead_Tutorial/Sources/IO_Ports_import.csv
2. I/O ポートのスプレッ ドシート形式と内容を確認したら、 保存せずにファイルを閉じます。
3. PlanAhead 環境の左側の Flow Navigator で [Import I/O Ports] をク リ ッ ク します。
メモ : PlanAhead 環境左側の矢印をク リ ッ ク して、Flow Navigator を表示する必要のあるこ と
もあ り ます。
4. CSV ファ イル ブラウザを選択して、 次のファイルを選択します。
<Extract_Dir>/PlanAhead_Tutorial/Sources/IO_Ports_import.csv
[Device] および [Package] ビューに割り当てられたポートが、 [I/O Ports] ビューにインポート され
たI/O ポートが表示されます。 前述の手順で定義された mybus ポートが CSV ファ イルで定義され
たポートに上書きされているこ とがわかり ます。CSV ファ イルをインポートする場合は、[Create I/O Ports] コマンドでポート を定義する前にインポートするよ うにしてください。
バスは一緒に分類され、 展開して表示できます。
X-Ref Target - Figure 13
図 13 : バス別に分類された I/O バス ポート
22 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 7 : デバイスと I/O ピン割り当てのエクスポート
手順 7 : デバイスと I/O ピン割り当てのエクスポート
I/O ポートの割り当ては、UCF、CSV、VHDL、Verilog のいずれかの形式でエクスポートできます。
エクスポート したファ イルは、 HDL ヘッダーや PCB 回路図シンボルの生成に使用できます。
CSV ファ イルには、すべてのピンのパッケージ情報も含まれ、スプレッ ドシートから I/O ポートの
割り当てを新し く開始する場合に使用できます。
[Export I/O Ports] コマンドを使用した I/O ポート リス トのエクスポート
1. [File] → [Export] → [Export I/O Ports] をク リ ッ ク します。
2. [Specify Types to Generate] フ ィールドで [CSV] および [UCF] をオンにします(図 14)。
3. デフォルトのファ イル名とディ レク ト リのまま、 [OK] をク リ ッ ク します。
4. Windows エクスプローラから次のエクスポート された CSV ファ イルを開きます。
<Extract_Dir>/PlanAhead_Tutorial/Tutorial_Created_Data/project_pinout/
io_1.csv
X-Ref Target - Figure 14
図 14 : I/O ポートの CSV スプレッ ドシート と UCF ファイルへのエクスポート
I/O ピン配置 japan.xilinx.com 23UG673 (v13.2) 2011 年 7 月 6 日
手順 7 : デバイスと I/O ピン割り当てのエクスポート
5. エクスポート された I/O ポートのスプレッ ドシート を確認します。
このスプレッ ドシートには、定義してあれば [Interface] グループ名が含まれます。PC ボードを
設計する場合は、 このスプレッ ドシート を使用し、 インターフェイス別の回路図シンボルを作
成できます。 I/O ポート インターフェイスの作成については、 この後の手順で説明します。
6. io_1.csv ファ イルを閉じます。
I/O ピン配置プロジェク ト を閉じる
1. [File] → [Close Project] をク リ ッ ク します。
2. 保存するかど うかを尋ねられたら、 [I/O Design – constr_1] を選択します。
3. [保存] をク リ ッ ク します。
4. [Close Project] ダイアログ ボッ クスで [OK] をク リ ッ ク します。
X-Ref Target - Figure 15
図 15 : エクスポート された I/O ポートのスプレッ ドシート表示
24 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 8 : I/O ポート配置の解析
手順 8 : I/O ポート配置の解析
I/O Planning ビュー レイアウ トでは、 さまざまな方法で I/O ポート をパッケージ ピンか I/O ダイ
パッ ドのいずれかに配置できます。 自動配置のコマンドを使用する と、 選択したすべての I/O ポー
ト グループがバスおよびインターフェイス別に分けられ、 I/O バンク規則に従って配置されます。
また、選択した I/O ポート を [Package] ビューや [Device] ビューにド ラ ッグできる半自動配置モー
ド も 3 種類あり ます。
• [Place I/O Ports in an I/O Bank] モード
• [Place I/O Ports in Area] モード
• [Place I/O Ports Sequentially] モード
I/O Planning ビュー レイアウ トでは、I/O 配置中に DRC のオン/オフを切り替えるこ とができます。
合成済みのネッ ト リス ト ベース プロジェク ト を開く
1. Getting Started ページで [Open Project] のリ ンクをク リ ッ クするか、[File] → [Open Project] をク リ ッ ク します。
2. 次のプロジェク ト ファ イルを指定します。
<Extract_Dir>/PlanAhead_Tutorial/Projects/project_cpu_netlist/
project_cpu_netlist.ppr
または、 Getting Started ページで [Open Example Project] → [CPU (Synthesized)] をク リ ッ ク
します。
3. [Sources] ビューで constr_1 Constraint フォルダがアクティブになっているこ とを確認しま
す。 アクティブになっていない場合は、 右ク リ ッ ク し、 [Make Active] をク リ ッ ク します。
4. [Flow] → [Netlist Design] をク リ ッ ク し、 合成済みデザインを開きます。
または、 メ イン ウ ィンド ウの左側の Flow Navigator で [Netlist Design] をク リ ッ ク します。
5. メ イン ツールバーの [Design Analysis] プルダウン メニューから [I/O Planning] を選択しま
す。
I/O Planning ビュー レイアウ トが表示されます。
ワークスペースへ [Package] ビューと [Device] ビューの両方を表示
PlanAhead には、ワークスペース という グラフ ィカルな表示エリ アがあ り ます。この表示エリ アは、
複数のウ ィンド ウを一度に表示するために、垂直方向または水平方向に分割できます。これによ り、
I/O バンク と インターフェイスを選択して、 物理パッケージピンと内部ダイパッ ドの位置を確認で
きます。
1. デフォルトでは、 [Package] ビューと [Device] ビューの両方が表示されます。 必要であれば、
[Device] ビューのタブをク リ ッ ク して、 [Package] ビューのタブにド ラ ッグします。
2. [Package] ビューのタブをク リ ッ ク し、図 16 のよ うにグレーの長方形が表示されるまでワーク
スペースの右端にド ラ ッグします。
I/O ピン配置 japan.xilinx.com 25UG673 (v13.2) 2011 年 7 月 6 日
手順 8 : I/O ポート配置の解析
3. ド ラ ッグしたら、 ド ロ ップします。
4. 必要であれば [Device] ビューのタブをク リ ッ ク して手前に表示します。
5. 必要であればワークスペースの大きさを調整します。
X-Ref Target - Figure 16
図 16 : ワークスペースへの [Package] ビューと [Device] ビューの表示
26 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 8 : I/O ポート配置の解析
I/O ポートの確認
1. [I/O Ports] ビューで [Maximize] ボタン をク リ ッ ク します。
2. [I/O Ports] ビューで [Expand All] ボタン をク リ ッ ク します。
3. バスおよび信号のリ ス トの リ ス ト をスク ロール ダウンします。
バスによっては、それらが差動ペアのバスであるこ とを示す [Neg Diff Pair] フ ィールドが表示
されます。
4. [I/O Ports] ビューで [Group by Interface and Bus] をク リ ッ ク してオフにします。
I/O ポートが、 バス別ではなく、 1 つのリ ス ト と してフラ ッ トに表示されます。
5. リ ス ト をスク ロールダウンし、 I/O 規格 (I/O Std) の値を表示して ください。
X-Ref Target - Figure 17
図 17 : [Package] ビューと [Device] ビューの分割表示
I/O ピン配置 japan.xilinx.com 27UG673 (v13.2) 2011 年 7 月 6 日
手順 8 : I/O ポート配置の解析
RXP_IN、TXP_OUT、TILE_REFCLK_PAD バスは差動ペアで、独自の I/O 規格が使用されている
こ とがわかり ます。
X-Ref Target - Figure 18
図 18 : I/O 規格および差動ペアの要件の確認
28 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 9 : I/O ポート インターフェイスの作成
手順 9 : I/O ポート インターフェイスの作成
I/O ポート を I/O インターフェイス別にグループ分けする と、 便利なこ とがよ くあ り ます。 I/OPlanning ビュー レイアウ トでは、 ピン、バス、 その他インターフェイス といったグループを 「イン
ターフェイス」 と呼ばれるフォルダに定義別にまとめるこ とができます。これによ り、I/O ポートが
管理しやすくな り、 インターフェイス別に PCB 回路図シンボルを生成できるよ うになり ます。 ま
た、これによ り I/O ポート を自動配置するコマンドが実行され、可能な場合はデバイス上でインター
フェイスすべてがまとめられます。
類似した I/O ポートグループのインターフェイス作成
このチュート リ アルで使用されるデザインには、USB インターフェイスが 2 つ含まれ、それぞれに
多くの I/O ポートが含まれます。 I/O ポート名は上の図で示すよ うに _0 および _1 で区別されてい
ます。 次の手順では、 USB0 および USB1 のすべての信号のインターフェイスを作成します。
1. [Show Search] ボタン をク リ ッ ク します。
2. [Search] フ ィールドに _0 と入力します。
3. フ ィルターされた リ ス トからポートの 1 つを選択します。
Ctrl+A を押し、 フ ィルターされた リ ス トのすべてのポート を選択します。
4. 右ク リ ッ ク し、 [Create I/O Port Interface] をク リ ッ ク します。
[Create I/O Port Interface] ダイアログ ボッ クスが表示されます。
X-Ref Target - Figure 19
図 19 : USB_0 に関連するポートの選択
I/O ピン配置 japan.xilinx.com 29UG673 (v13.2) 2011 年 7 月 6 日
手順 9 : I/O ポート インターフェイスの作成
5. [Name] フ ィールドに mybus と入力します。
6. [OK] をク リ ッ ク します。
7. [Search] フ ィールドの _0 を _1 と入力し、同じ手順で USB1 の I/O ポート インターフェイスを
作成します。
8. [Show Search] ボタン をク リ ッ ク し、 検索フ ィルタを削除します。
9. [Group by Interface and Bus] ボタン をク リ ッ ク します。
10. [Collapse All] をク リ ッ ク します。
I/O ポート リ ス トには、 USB 関連ポートすべてがインターフェイス グループ別に表示されま
す。
11. [Scalar ports] フォルダを展開し、 ク ロ ッ ク リセッ トおよびその他のポート を表示します。
12. [Restore] ボタン をク リ ッ ク します。
[I/O Ports] ビューが元の位置に戻り ます。
X-Ref Target - Figure 20
図 20 : I/O ポート インターフェイスの作成
X-Ref Target - Figure 21
図 21 : I/O ポート インターフェイス グループとスカラ ポートの表示
30 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 10 : インポート した I/O 配置制約の削除
手順 10 : インポート した I/O 配置制約の削除
PlanAhead には、配置制約を維持したり、削除したりできるオプシ ョ ンやフ ィルタがあ り ます。 I/Oは手動で割り当てられるので、 配置された I/O およびクロ ッ ク ロジッ クには固定された LOC 配置
制約が付きます。PlanAhead では、ユーザーの配置した (固定された) 制約と ISE インプリ メンテー
シ ョ ンで配置された (固定されていない) 制約が区別されます。固定された配置はすべて、 ISE イン
プリ メンテーシ ョ ン用にエクスポート された UCF ファ イルで LOC 制約と して含まれます。
ピン割り当てを作成するには、 まずこのプロジェク ト既存の I/O の LOC 制約を削除する必要があ
り ます。
[Clear Placement Constraints] コマンドを使用してインポート された I/O 制約を削除
1. [Unselect All] ボタン をク リ ッ ク します。
2. [Tools] → [Floorplanning] → [Clear Placement] をク リ ッ ク します。
Clear Placement Constraints ウ ィザードが開始します。
3. [I/O port placement] をオンにします。
4. [Next] をク リ ッ ク します。
[Fixed Placement] ダイアログ ボッ クスが開きます。
5. [Unplace all # fixed ports] をオンにします (こ こに表示される数値は状況によって異なり ます)。
6. [Next] をク リ ッ ク します。
7. [Summary] ダイアログ ボッ クスを確認します。
8. [Finish] をク リ ッ ク します。
配置制約が [Package] ビューと [I/O Ports] ビューで削除されます。
X-Ref Target - Figure 22
図 22 : 削除するポートの選択
I/O ピン配置 japan.xilinx.com 31UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
手順 11 : I/O ポート配置
PlanAhead では、さまざまな方法で I/O ポート をパッケージ ピンか I/O ダイ パッ ドのいずれかに配
置できます。自動配置のコマンドを使用する と、選択したI/O ポートのグループすべてがバスおよび
インターフェイス別に分けられ、 I/O バンク規則に従って配置されます。
デフォルトでは、 I/O 配置中にインタラ クティブなデザイン ルール チェッ ク (DRC) が使用されま
す。 このチェッ クは、 [Package] ビューおよび [Device] ビューで、 [Automatically Enforce Legal I/O Placement] ボタン をオフにする と実行されなくな り ます。
また、選択した I/O ポート を [Package] ビューや [Device] ビューにド ラ ッグできる半自動配置モー
ド も 3 種類あり ます。
• [Place I/O Ports in an I/O Bank] モード
• [Place I/O Ports in Area] モード
• [Place I/O Ports Sequentially] モード
USB0 ポート インターフェイスの配置
1. [I/O Ports] ビューで [USB0 Interface] を選択します。
2. [Package] ビューで [Place I/O Ports in an I/O Bank] ボタン をク リ ッ ク します。
3. カーソルを [Package] ビューの上にド ラ ッグします。
カーソルがパッケージ ピン上にド ラ ッグされる と、割り当てパターン表示され、配置されるピ
ン数が図のよ うに表示されます。
PlanAhead 下部の情報バーには、I/O バンクやパッケージピンを含め、ド ラ ッグされるオブジェ
ク トに関する情報が表示されます。
32 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
4. 図 23 のよ うに、[Package] ビューの右側の [I/O Bank 14] をク リ ッ ク し、I/O ポート をド ロ ップ
します。
X-Ref Target - Figure 23
図 23 : [Place I/O Ports in an I/O Bank] モード
I/O ピン配置 japan.xilinx.com 33UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
I/O ポートが [I/O Ports] ビューの表示どおりに割り当てられます。 割り当ては、 初に選択し
たピン順になり ます。
5. [I/O Bank 14] のすぐ下の [I/O Bank 24] を選択し、 残りのI/O ポート も配置します。
6. [I/O Ports] ビューで [Collapse All] ボタン をク リ ッ ク します。
USB1 I/O ポート インターフェイスの配置
1. [Device] ビューでデバイスの左上の区画を拡大表示します。
2. [I/O Ports] ビューで [USB1 Interface] を選択します。
3. [Package] ビューで [Place I/O Ports in an Area] ボタン をク リ ッ ク します。
カーソルが十字の描画モードになり ます。
4. 左上の I/O バンクから右下にカーソルをド ラ ッグして四角形を描画し、 すべての I/O ポートが
その四角形内に収まるよ うにします。
X-Ref Target - Figure 24
図 24 : [Place I/O Ports in an I/O Bank] モードの続き
34 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
まだ配置されていない I/O ク ロ ッ ク ポートが1 つあり ます。デバイスのこのエリ アには、グロー
バル ク ロ ッ ク パッ ドがあ り ません。これは自動配置コマンドで後で配置できるので、グローバ
ル ク ロ ッ ク パッ ドを見つける必要はあ り ません。
5. Esc キーを押して、 コマンドを終了します。
6. [I/O Ports] ビューで [Collapse All] ボタン をク リ ッ ク します。
RXP_IN 差動ペア バスの配置
1. [Package] ビューで [Show Differential I/O pairs] ボタン をク リ ッ ク して表示を切り替えま
す。
2. 正方形のギガビッ ト ト ランシーバ (GT) の差動ペアピンが表示されている [Package] ビュー左
下のエリ アを拡大します。
3. [Device] ビューの右側の GT の箇所を拡大します (図 26)。
4. [I/O Ports] ビューで、 RXP_IN バスを選択します。
5. [Package] ビューで [Place I/O Ports Sequentially] ボタン をク リ ッ ク します。
6. 初の差動ペア I/O ポート を該当ピンの GT I/O バンクの1 つにド ラ ッグし、ク リ ッ ク して配置
します。
X-Ref Target - Figure 25
図 25 : USB1 I/O ポートのエリアへの配置
I/O ピン配置 japan.xilinx.com 35UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
ギガビッ ト ト ランシーバ (GT) に関連する差動ペアが両方と も有効なサイ トに配置されまし
た。 選択したサイ トが不正な場合はその理由を示すツールチップが表示されます。
ピン位置は、 [I/O Port Properties] ビューの [Site] に手動で入力するこ と もできます。
差動ピンのペアが配置される と、 次に配置するピン グループがリ ス トの上に上がってきます。
7. [Package] ビューで別のピンを選択し、 次の差動ペア I/O バス ポート を配置します。
8. [Device] ビューで下部の GT の I/O サイ トのピンの1 つをク リ ッ ク します。
X-Ref Target - Figure 26
図 26 : 差動ペア I/O バス ポートの順次配置
36 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 11 : I/O ポート配置
9. Esc キーを押して、 コマンドを終了します。
次に、 GT とそれに関連する I/O を配置します。
10. [Package] ビューで [Show Differential I/O pairs] ボタン をク リ ッ ク して表示を切り替えま
す。
11. [Package] ビューと [Device] ビューを [Zoom Fit] をク リ ッ ク して全体表示にします。
ワークスペースの [Package] ビューと [Device] ビューの分割表示の解除
この段階で I/O ポートはすべて配置されたので、 ワークスペースに [Package] ビューを表示させる
必要はなくな り ました。 分割表示は簡単に解除できます。
1. [Package] ビューのタブをク リ ッ ク し、[Device] ビューのタブへド ラ ッグします。グレーの長方
形で [Device] ビュー全体が囲まれます。
2. [Package] ビューを [Device] ビューの上にド ロ ップします。
3. [Device] ビューのタブをク リ ッ ク して手前に表示します。
4. 必要であれば大きさを調整し、 全体を表示 (Zoom Fit) させます。
X-Ref Target - Figure 27
図 27 : [Device] ビューでの GT 関連の I/O の順次配置
I/O ピン配置 japan.xilinx.com 37UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
PlanAhead では、 ク リ ティカルクロ ッ クまたは I/O 関連ロジッ クを配置できます。 合成済みネッ ト
リ ス ト をインポート したら、 ク ロ ッ クおよびクロ ッ ク関係を確認し、 これらのロジッ ク オブジェク
ト を特定のデバイス サイ トに固定するために使用します。PlanAhead では、自動的に GT やそれに
関連する I/O ピン ペアなどのロジッ クが分類されるので、こ ういったロジッ クの選択や配置がしや
すくなっており、 エラーの可能性も削減できます。
ギガビッ ト I/O とグローバル クロック ロジックの検索
1. [Find] ボタン をク リ ッ クするか、 [Edit] → [Find] をク リ ッ ク します。
[Find] ダイアログ ボッ クスが開きます。
2. + ボタンをク リ ッ ク し、 検索にほかのインスタンス タイプも含められるよ うにします。
3. 追加したフ ィルタの行で [Criteria] オプシ ョ ンに [OR] を設定します。
4. フ ィルタを 図 28 と同じよ うに設定します。
5. [OK] をク リ ッ ク します。
[Find Results] ビューが開きます。
X-Ref Target - Figure 28
図 28 : グローバルクロックおよびギガビッ ト I/O の検索
X-Ref Target - Figure 29
図 29 : グローバル クロックと GTXE1 オブジェク トの表示
38 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
6. オブジェク トの リ ス ト をスク ロール ダウンし、 次を確認します。
• BUFG
• BUFGP
• DCM_ADV
• GTXE1
ロジッ ク名に 0 ～ 3 の番号が付いている場合は、 各 DCM_ADV に BUFG が 2 つ接続されて
いるこ とを示します。
7. 一番下までスクロール ダウンして GTXE1 を確認します。
既に配置されているオブジェク トは、青の横線の入ったアイコンで表示されます。GTXE1 ロジッ ク
にも DCM_ADV と BUFG に合わせて 0 ～ 3 の番号が付いています。
次の手順では、 これらのオブジェク ト を互いに 適な位置に配置します。
回路図を使用したクロック ロジックの確認 [Schematic] ビューを使用する と、 デザインに含まれるどのロジッ クでも展開表示して確認するこ
とができます。 [Schematic] ビューから配置制約を指定するこ と もできます。
1. [Find Results] ビューで一番上の DCM_ADV オブジェク ト を選択します。
X-Ref Target - Figure 30
図 30 : 配置済みおよび未配置を示すアイコン
X-Ref Target - Figure 31
図 31 : 回路図でト レースするクロック ロジックの選択
I/O ピン配置 japan.xilinx.com 39UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
2. [Find Results] ビューで [Schematic] ボタン をク リ ッ ク します。
3. [Schematic] ビューで選択したインスタンス外部のロジッ クすべてを をク リ ッ ク して表示
します。
2 つの BUFG のロジッ ク接続を確認します。
4. txoutclk_dcm0_1 モジュールの CLK_IN ポート をダブルク リ ッ ク します。
5. 拡大して GTX インスタンスのロジッ ク接続を確認します。
ロジッ クは [Schematic] ビューで簡単に展開および表示できます。[Schematic] ビューでロジッ
クを選択する と、 ほかのすべてのビューでもそのロジッ クがハイライ ト されます。
6. [Schematic] ビューを閉じます。
[Clock Resources] ビューの表示
1. ワークスペースで [Clock Resources] ビューのタブをク リ ッ ク します。
ビューにタブが表示されていない場合は、 [Window] → [Clock Resources] で表示します。
2. 大化ボタン をク リ ッ ク し、 ビューを全体に表示します。
3. PlanAhead の左側で [Hide Navigator] アイコン をク リ ッ ク します。
4. [Clock Resources] ビューをスクロールして確認します。
ク ロ ッ ク領域、 I/O バンク、 さまざまなデバイス リ ソースがデバイスで検出された箇所に表示され
ます。[Clock Resources] ビューと [Device] ビューのデバイス サイ トの配置は同じよ うになり ます。
[Clock Resources] ビューのセクシ ョ ンは開いたり閉じた り して、リ ソースを必要に応じて表示また
は非表示にできます。 配置されたロジッ クは、 [Instance] 列に表示されます。
X-Ref Target - Figure 32
図 32 : クロック ロジック接続の表示
40 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
5. [Clock Resources] ビューで配置済みの GTXE インスタンスの 1 つを探します。
6. その GTXE に関連するセクシ ョ ン全体が表示されるよ うにスクロールしてビューのサイズを
変更します。
対応する I/O ペアも GT バンクに配置されます。
X-Ref Target - Figure 33
図 33 : [Clock Resources] ビューでのクロック リソースの表示
X-Ref Target - Figure 34
図 34 : GTXE1 の配置の表示
I/O ピン配置 japan.xilinx.com 41UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
GTXE1 インスタンスに関連する BUFG の配置
1. 画面下の [Find Results] ビューのタブをク リ ッ ク します。
2. BUFG の 1 つを選択し、 [Clock Resources] ビューの BUFGCTRL_XXYY サイ トの 1 つの
[Instance] フ ィールドにド ラ ッグします。
3. 残りの BUFG でも同じ手順を繰り返します。
このよ うに [Clock Resources] ビューを使用する と、ク ロ ッ クおよび関連する I/O ロジッ クが配
置しやすくな り ます。
4. [Find Results] ビューを閉じます。
5. [Clock Resources] ビューで [Restore Workspace] ボタンをク リ ッ ク し、 表示を元に戻します。
6. PlanAhead の左側の [Show Navigator] ボタン をク リ ッ ク し、 Flow Navigator の表示を元
に戻します。
7. ワークスペースで [Device] ビューのタブをク リ ッ ク します。
残りの I/O ポートの自動配置
1. オンになっている場合は、 [Unselect All] をク リ ッ ク してオフにします。
2. [Tools] → [I/O Planning] → [Autoplace I/O Ports] をク リ ッ ク します。
3. [Autoplace I/O Ports] ダイアログボッ クスで [Next] をク リ ッ ク します。
[Placed I/O Ports] ページが表示されます。
X-Ref Target - Figure 35
図 35 : GTXE に関連する配置済みクロック ロジックの表示
42 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
手順 12 : ギガビッ ト ト ランシーバおよびクロック ロジックの配置
このコマンドを実行したと きに I/O ポートが選択されている場合は、 それらのポートのみが自
動的に配置されます。
4. [Keep these # ports in their current locations] をオンにします(デザイン例の配置済みポート数
は上の図とは異なるこ と もあ り ます)。
5. [Next] をク リ ッ ク します。
6. [Summary] ページで [Finish] をク リ ッ ク します。
ポートが配置されます。
7. 配置を確認するダイアログボッ クスが表示されるので [OK] をク リ ッ ク します。
X-Ref Target - Figure 36
図 36 : [Autoplace I/O Ports] ダイアログボックス
I/O ピン配置 japan.xilinx.com 43UG673 (v13.2) 2011 年 7 月 6 日
手順 13 : DRC とSSN 解析の実行
手順 13 : DRC とSSN 解析の実行 PlanAhead には、I/O ポートが適切に割り当てられるよ うに I/O に関する DRC が含まれます。違反
は、 確認してインタラ クティブに解決できます。
I/O に関する DRC の実行
1. Flow Navigator で [Run DRC] をク リ ッ ク します。
2. [Netlist]、 [Floorplan]、 [DSP48]、 [RAM16]、 [RAMB]、 [FIFO] をオフにします。
3. ルール タイプを展開表示して確認します。
4. [OK] をク リ ッ ク します。
この場合、 違反はあ り ません。 違反がレポート されたと しても、 このチュート リ アルでは無視
して進めてください。
5. 確認するダイアログボッ クスが表示されるので [OK] をク リ ッ ク します。
X-Ref Target - Figure 37
図 37 : I/O に関する DRC の実行
44 japan.xilinx.com I/O ピン配置
UG673 (v13.2) 2011 年 7 月 6 日
まとめ
[Run Noise Analysis] を実行し、 潜在的なシグナルインテグリテ ィ問題がないかどうか確認
同時スイ ッチ ノ イズ (SSN) 解析を実行しても、 潜在的なシグナル インテグ リ ティ問題が識別でき
ます。
1. Flow Navigator で [Run Noise Analysis] をク リ ッ ク します。
2. 確認するダイアログボッ クスが表示されるので [OK] をク リ ッ ク します。
[SSN Results] ビューが開きます。
3. [SSN Results] ビューを 大化します。
4. スクロール ダウンし、 I/O バンクのリ ス ト を展開表示します。
レポートには、 各グループのノ イズの分散、 バンク総数、 使用可能、 残りなどのノ イズ情報が表示
されます。 すべての I/O バンクのステータスが PASS になり ます。
PlanAhead の終了
1. [File] → [Exit] をク リ ッ ク します。
2. [OK] をク リ ッ ク します。
まとめ
このチュート リ アルでは、 次を実行しました。
• I/O ピン配置環境を使用してデバイス リ ソースを表示し、 そのデザインと互換性のある別のデ
バイスにターゲッ ト を変更しました。
• I/O ポート をインポート し、 作成し、 コンフ ィギュレーシ ョ ンしました。
• 関連する I/O ポート をグループにまとめてインターフェイスを作成しました。
• 半自動配置モードを使用して、 ク リ ティカルな I/O ポート をパッケージ ピンに割り当てまし
た。 残りの I/O ポートは、 自動配置機能を使用して配置しました。
• I/O ポートのリ ス ト をエクスポート して確認し、 HDL ヘッダーや PCB 回路図シンボルの生成
に使用できるよ うにしました。
• ネッ ト リ ス ト ベースのプロジェク ト を開き、ロジッ ク接続を正しい配置のガイダンス と して使
用して GTXE、 DCM_ADV、 BUFG などのオブジェク ト を配置しました。
• DRC およびノ イズ解析を実行して I/O 配置に問題がないかど うか確認しました。
X-Ref Target - Figure 38
図 38 : [SSN Results] ビューを確認
I/O ピン配置 japan.xilinx.com 47UG673 (v13.2) 2011 年 7 月 6 日
付録 A
その他のリソース
ザイリンクス リソース 『ISE Design Suite : インス トールおよびラインセス ガイ ド』 (UG798) :
http:/japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/iil.pdf
『ISE Design Suite 13 : リ リース ノート ガイ ド』 (UG631) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/irn.pdf
ザイ リ ンクス資料 :http://japan.xilinx.com/support/documentation.htm
• ビデオ デモ :http://japan.xilinx.com/design
• ザイ リ ンクス アンサー データベース :http://japan.xilinx.com/support/mysupport.htm
ザイ リ ンクス用語集 :http://japan.xilinx.com/support/documentation/sw_manuals/glossary.pdf
ザイ リ ンクス サポート :http://japan.xilinx.com/support/
PlanAhead 資料
PlanAhead 資料 :http://japan.xilinx.com/support/documentation/dt_planahead_planahead13-2_userguides.htm
• 『PlanAhead ユーザー ガイ ド』 (UG632) :http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_UserGuide.pdf
• 『PlanAhead Tcl コマンド リ ファレンス ガイ ド』 (UG789) :http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/ug789_tcl_commands.pdf
手法ガイ ド :http://japan.xilinx.com/support_documentation/dt_planahead_planahead13-2_userguides.htm
- 『ピン配置手法ガイ ド』 (UG792) :http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/ug792_pinplan.pdf
