Reliability analysis of semiconductorReliability analysis of … · 2012-11-29 · Sodering, underfill, molding 공정에따른응력및warpage 해석 각공정시에발생하는응력으로인한파괴

Reliability analysis of semiconductorReliability analysis of semiconductor package using TSV

TSV를 이용한 반도체 패키지의TSV를 이용한 반도체 패키지의신뢰성 해석

서울과학기술대학교

좌성훈 교수

ContentsContents

1. TSV 기술 소개

2. TSV 기술의 신뢰성

3. 용융 솔더를 이용한 TSV 기술

4. Bonding에 의한 변형 해석

Conventional Concept of SiP & SoC

3

Developed 3D Stacked Chip Technology

4

TSV(through-silicon-via) Technology

5

TSV(through silicon via) TechnologyTSV(through-silicon-via) Technology

Source: EMC-3D Workshop (Apr. 2007)


종래의 수평적 구성에서 벗어나 다양한 전자소자를 수직으로 적층하여 종래의 수평적 구성에서 벗어나 다양한 전자소자를 수직으로 적층하여다양한 기능을 구현하는 기술

Wire bonding

TSVMicro bump - 다기능/고성능화

- 초박형/고밀도화- 고속신호처리- 저전력 소모- 많은 입출력 터미널

7


- 다기능/고성능화/고밀도화/저전력을 위한 멀티시스템 칩

TSV의 중요성

- 차세대 반도체 3대 핵심 기술

- 시스템 반도체의 중요성 및 육성 (국내점유율: 전체 반도체 시장의 3%)

스마트 폰 스마트 TV등의 새로운 혁신 기기의 탄생

8

- 스마트 폰, 스마트 TV등의 새로운 혁신 기기의 탄생

Wh TSV ? (Ad t f TSV)Why TSV ? (Advantages of TSV)

9

TSV – RoadmapTSV – Roadmap

10

Mechanical Reliability Issues of TSVMechanical Reliability Issues of TSV

Thermo-mechanical Stress & Thermal Fatigue

• Caused by CTE of Various Packaging Materials

W Warpage

• Total Package Warpage

P I d d D f ti (W )• Process Induced Deformation (Warpage)

• Residual Stress Accumulation during Manufacturing Process

Thermal Dissipation Thermal Dissipation

Solder Joint Reliability (including Pb free solder)

Drop & Shock Reliability Drop & Shock Reliability

Environmental Reliability

11

TSV filli C b l iTSV filling—Cu bulging

Due to CTE mismatch, thermal stress- induced TSV delamination and TSV pop up were projected according to simulation, although it wasnot observed physicallynot observed physically

12

Equivalent plastic strain through via at 300 C

Pl ti t i C i d Si hiPlastic strain on Cu via and Si chip

13

V Mi St th h i t 300 CVon Mises Stress through via at 300 C

Ma im m stress on C ia and Si chipMaximum stress on Cu via and Si chip

14

Th M h i l F t M dThermo-Mechanical Fracture Modes

Crack generation on Si chip

15

Thermo-Mechanical Stress for Different Filling Materials

Thermo-mechanical Stress

Thermo Mechanical Stress for Different Filling Materials

• Filling material (Cu, W, Ni, Solder)

• Caused by CTE of Various Packaging Materials

K t• Keep-out zoneVia size

SiliconCu

Via pitchSiO₂

- Cu의 경우 Si chip 보다 약 6~7 배 높은 열팽창계수로 인한 공정 중 온도 변화로 인한 stress 발생

- Filling material을 대체할 수 있는 방법에 대한 연구 진행.

16

- Keep-out zone의 범위를 적게 축소하여 chip의 성능을 높이기 위한 연구 진행.

Keep-out zoneKeep-out zone

17

High speed TSV filling with molten solderHigh-speed TSV filling with molten solder

18[1] High-speed TSV filling with molten solder, Microelectronic Engineering- Young-ki Koa, Hiromichi T. Fujiib, Yutaka S. Satob, Chang-woo Leea, Sehoon Yooa*

Numerical analysis condition of local TSVNumerical analysis condition of local TSV

Schematic view of local TSV model

• FE modeling– ANSYS 12.1– 2D axis-symmetry model– Visco element at SAC305 via only– Element : 1,900 ea– Node : 2,016 ea

FE model of TSV local model (via 5μm)19

N i l l i diti f l l TSVNumerical analysis condition of local TSV

M t i l P tiMaterial Properties

• Temperature loading condition : 125 C (stress free) → -40 C

20

Results of numerical analysisResults of numerical analysis

Mi t

Cu filled

• von Mises stress

5 um 10 um 15 um 20 um5 um 10 um 15 um 20 um

25 um 30 um 35 um 40 um At via 5μm

SAC305 filledSAC305 filled

5 um 10 um 15 um 20 um

25 um 30 um 35 um 40 um At via 5μm 21


von Mises stressvon Mises stress

- Cu의 경우, via size가 증가할수록 stress도 증가함.

- SAC305의 경우, Cu에 비교하여 stress가 현저히 낮고, 대체적으로 일정함.

22

Results of numerical analysis1st principal stress (only Si chip)

Cu filled

5 um 10 um 15 um 20 um

25 um 30 um 35 um 40 um At via 5μm

SAC305 fill dSAC305 filled

5 um 10 um 15 um 20 um

25 um 30 um 35 um 40 um At via 5μm 23

Results of numerical analysisResults of numerical analysis1st principal stress (only Si chip)

- Cu의 경우 via size가 증가할수록 stress도 증가함

- SAC305의 경우, Cu에 비교하여 stress가 현저히 낮고, 대체적으로 일정함.

- Cu의 경우, via size가 증가할수록 stress도 증가함.

Si chip에서 발생하는 stress 측면에서 SAC305가 우수한 신뢰성 특성을 보이는 것으로 판단됨- Si chip에서 발생하는 stress 측면에서 SAC305가 우수한 신뢰성 특성을 보이는 것으로 판단됨.

24

Results of numerical analysisy

Stress map of TSV model– Stress map of line A at top interface (Cu / SAC305)p p ( )

A

25


Stress map of TSV model– Stress map of line A at top interface (Cu / SAC305)

동일한 에서의 비– 동일한 range에서의 비교

• SAC305의 경우 Cu에 비교하여 현저히 적은 범위의 keep-out zone 형성됨. 26

ConclusionConclusion

• Cu의 경우 via가 커질수록 stress가 높아짐• Cu의 경우 via가 커질수록 stress가 높아짐.

• SAC305의 경우 Cu와 비교하여 현저히 낮은 stress를 보임.

• SAC305의 경우 via의 diameter의 변화와 상관없이 대체적으로 stress가 균일함.

• 제시된 stress map은 transistor의 keep-out zone을 파악하기 위한 데이터로 활용 가능함.

• SAC305의 경우 Cu와 비교하여 현저히 적은 범위의 keep-out zone이 형성됨.

• Cu와 SAC305의 경우 stress 차이가 많이 발생하고, stress로 인한 성능저하 측면

에서 고려하였을 때, SAC305가 Cu보다 우수한 신뢰성 특성을 보이는 것으로 판단됨.

(keep-out zone의 범위가 적을수록 보다 많은 transistor 사용 가능)

27

Warpage and Stress Simulation of Bonding Process-Induced Deformation for 3D Package Using TSVInduced Deformation for 3D Package Using TSV

Technology

TSV를 이용한 3차원 적층 패키지의 본딩 공정에의한 휨 현상 및 응력 해석

28

3D Integration Package Process Flowg g

SubstrateMold UnderfillSolder Ball Top-DieBottom-Die

1.1 mm0.9 mm

0.2 mm

Package body size

(1) Chip bonding (8-stacked)(1) Chip bonding (8 stacked)

(2) Solder ball attach (SnPb solder)

(3) Underfill process

(4) Molding process

29

Warpage of 3D Integration Package using TSVWarpage of 3D Integration Package using TSV

3D Packaging에 따른 응력 및 warpage

8층의 chip 적층 공정에 따른 응력 및 warpage 해석 Bonding misalignment Bonding 시의 발생한 응력으로 인한 파괴

Sodering, underfill, molding 공정에 따른 응력 및 warpage 해석각 공정 시에 발생하는 응력으로 인한 파괴 S ld 의 th l f ti Solder의 thermal fatigue

전체 패키지의 warpage SMT 공정 시의 공정 불량 발생 (90 um 이하로 유지) SMT 공정 시의 공정 불량 발생 (90 um 이하로 유지)

30

D f ti d i b diDeformation during bonding process

31

Out-of-plane and In-plane Deformation

32

Out-of-plane and In-plane Deformation

33

Bonding Alignment Acc racBonding Alignment Accuracy

Post-bond Alignment Accuracy Roadmap(from ITRS roadmap)

34

Schematic Drawing of 3D Integration Package

Section A

10mSection A

Cu

Solder NUF 20m

50m

10m

35Detailed drawing of TSV interconnection area (Section A)

Typical Bonding Methods for TSV

1 2 3

Typical Bonding Methods for TSV

Solder (Sn-Ag) Bonding Cu to Cu Direct Bonding SiO2 Direct Bonding

Cu

Solder NUF NUF

SiliconCu

SiO2

SiliconCu

Solder NUF NUF

Silicon Silicon

Bonding 온도:280 °C



36

Modelingg

Copper Via

< Modeling Dimension & Material Properties>

(a) 3D Quarter model of MCP (b) Geometry details in 3D model

Parts Material E (GPa) v CTE (ppm/°C)

Die Silicon 130 0.28 2.8

Filling NUF 5.3@ 25°C1 58 @ 200°C

0.30 37.2@ 25°C117 8 @ 107°C

Parts Material 2D Dimension Thickness (mm)

Die Silicon 4mm x 4mm 0.05

Filling Material

NUF4mm x 4mm 0.02

SiO Material1.58 @ 200 C 117.8 @ 107 C

SiO2 70 0.16 0.6

Substrate Silicon 130 0.28 2.8

Copper (El ti ) E=120GPa

Material SiO2

Substrate Silicon 5mm x 5mm 0.1

Via Copper Diameter :10um / Pitch: 100um 0.05+0.02

37

Via (Elastic) G0.34 17Copper

(Plastic)E2=10GPaY=100MPa

• NUF: No flow underfill• Copper의 소성 변형 고려

M d liModeling

38

공정 절차에 따른 결과 - Step 1공정 절차에 따른 결과 Step 1

• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃280℃ 25℃ 280℃ 25℃ 280℃ 25℃ 280℃ 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃

Max. von Mises stress : 763 MPa In-plane deformation: 3.6 μm

39• Via hole-Solder 부의 계면간 응력이 763 MPa로 큰 값이 구해짐

공정 절차에 따른 결과 Step 2 (2nd Die Attach)공정 절차에 따른 결과 - Step 2 (2nd Die Attach)

• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃해석 온도 조건 280℃ 25℃ 280℃ 25℃ 280℃ 25℃ 280℃ 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃

Max. von Mises stress : 793 MPa In-plane deformation: 4.3 μma o ses s ess 93 a p a e de o a o 3 μ

40

공정 절차에 따른 결과 Step 3 (3rd Die Attach)공정 절차에 따른 결과 – Step 3 (3rd Die Attach)

• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃

M Mi t 801 MP I l d f ti 5 1Max. von Mises stress : 801 MPa In-plane deformation: 5.1 μm

41

공정 절차에 따른 결과 Step 4 (4th Die Attach)공정 절차에 따른 결과 – Step 4 (4th Die Attach)

해석 온도 조건 : 280℃ 25℃ 280℃ 25℃ 280℃ 25℃ 280℃ 25℃• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃

Max. von Mises stress : 817 MPa In-plane deformation: 5.9 μm42

공정 절차에 따른 결과 – Step 5 (5th Die Attach)공정 절차에 따른 결과 Step 5 (5 Die Attach)

해석 온도 조건 : 280℃ 25℃ 280℃ 25℃ 280℃ 25℃ 280℃ 25℃• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃



• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃



• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃



• 해석 온도 조건 : 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃→ 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃ → 280℃ → 25℃

Max. von Mises stress : 888 MPaIn-plane deformation: 9.6 μm

최종 process를 거친 후 최대응력은 888 MPa이 발생 In-plane deformation (mis-alignment) : 9.6 μm via diameter = 10 μm)

46

Summary for Sn-Ag BondingSummary for Sn-Ag Bonding

Chipbonding

step

Max.in-planewarpage

(μm)

Max.out-of-plane

warpage(μm)

Max.von Mises

stress(MPa)

Max.principal

stress in Sichip (MPa)

1st 3.6 -0.5 763 2792nd 4.3 -0.9 793 3673rd 5.1 -1.2 801 3704th 5.9 -1.6 817 3725th 6.9 -2.0 835 3736th 7.8 -2.4 854 3737th 8.8 -2.8 872 3738th 9.6 -3.2 888 373

Mis-alignment는 9.6 μm 로 via hole size 10 μm 에 상당하는 정도임 via hole의 size가 점점 줄어가고 정밀도도 향상되어야 하기에 개선이 필요함

47

공정 절차에 따른 simulation Cu to Cu bonding

해석 온도 조건 350℃ 25℃ 350℃ 25℃ 350℃ 25℃ 350℃ 25℃

공정 절차에 따른 simulation-Cu to Cu bonding

• 해석 온도 조건 : 350℃ → 25℃ → 350℃ → 25℃ → 350℃ → 25℃ → 350℃ → 25℃→ 350℃ → 25℃ → 350℃ → 25℃ → 350℃ → 25℃ → 350℃ → 25℃

48

공정 절차에 따른 결과 (Cu-Cu Direct Bonding)공정 절차에 따른 결과 (Cu Cu Direct Bonding)

Results after 1st chip bonding process

Results after 3rd chip bonding processResults after 3rd chip bonding process

Results after 6th chip bonding process


49

Summary for Cu-Cu Direct Bonding

Chipbonding

step

Max.in-planewarpage

(μm)

Max.out-of-plane

warpage(μm)

Max.von Mises

stress(MPa)

Max.principal


1st 4.6 -0.7 474 347

2nd 5.5 -1.1 483 459

3 d 6 5 1 6 484 4633rd 6.5 -1.6 484 463

4th 7.6 -2.1 484 466

5th 8.7 -2.6 484 467

6th 10.0 -3.1 484 467

7th 11.2 -3.6 484 467

8th 12.3 -4.1 484 467

50

공정 절차에 따른 simulation –(SiO2 bonding)

• 해석 온도 조건 : 300℃ → 25℃ → 300℃ → 25℃ → 300℃ → 25℃ → 300℃ → 25℃300℃ 25℃ 300℃ 25℃ 300℃ 25℃ 300℃ 25℃

공정 절차에 따른 simulation (SiO2 bonding)

→ 300℃ → 25℃ → 300℃ → 25℃ → 300℃ → 25℃ → 300℃ → 25℃

< von_Mises stress around via hole>Max. Stress : 393MPa

51

< von_Mises stress around corner>Max. Stress : 52MPa

공정 절차에 따른 simulation –(SiO2 bonding)

Results after 1st chip bonding process

공정 절차에 따른 ( 2 g)

p g p

Results after 3rd chip bonding process



52

Summary for SiO Direct BondingSummary for SiO2 Direct Bonding

Chipbonding

step

Max.in-planewarpage

(μm)

Max.out-of-plane

warpage(μm)

Max.von Mises

stress(MPa)

Max.principal


1st 3.6 -0.2 393 3342nd 4.3 -0.2 436 4393rd 4.8 -0.2 456 4444th 5 3 0 2 459 4484th 5.3 -0.2 459 4485th 5.7 -0.2 460 453

6th 6.1 -0.2 483(at corner)

455(at corner)

7th 6.5 -0.2 537(at corner)

459(at corner)

8th 6.8 -0.2 586(at corner)

506(at corner)(at corner) (at corner)

53

Summary for each bonding technology

Max Max Max von Max Principle

Summary for each bonding technology

Max. XY-warpage

(um)

Max. Z-warpage

(um)

Max. vonMises Stress

(MPa)

Max. PrincipleStress (MPa)

Solder (Sn-Ag) bonding with NUF

9.6 -3.0 888(Cu -SolderInterface)

373(Via hole-Siinterface)

Cu to Cu bonding withNUF

12.3 -3.9 484(Via hole-Siinterface)

467(Via hole-Siinterface)NUF interface) interface)

SiO2boding

6.8 -0.2 586 (at die edge)

506 (at die edge)

54

경청해 주셔서 감사합니다경청해 주셔서 감사합니다

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Documents

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