System On Chip γιατηνεπεξεργασία ... · 2017. 12. 8. · 14/7/2005 ΚαρακωνσταντήςΓεώργιος 3 Οργάνωση Institutional Repository - Library

Παρουσίαση Διπλωματικής

Γεώργιος Καρακωνσταντής

Σχεδίαση και υλοποίηση του υλικούτης διεπαφής ενός οπτικού αισθητήρα σε

System On Chip για την επεξεργασίαεικόνας και τη συμπίεση video

Επιβλέπων: Γεώργιος Σταμούλης

Αναπληρωτής Καθηγητής

Institutional Repository - Library &

Information C

entre - University of T

hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7

Καρακωνσταντής Γεώργιος 214/7/2005

Εισαγωγή‘Μια εικόνα αξίζει όσο χίλιες λέξεις’Αύξηση των απαιτήσεων για εφαρμογές πολυμέσωνΜείωση του μεγέθους των συσκευών, βελτίωση της ποιότητας της εικόνας, μείωση του κόστους παραγωγής και της κατανάλωσης ισχύοςΣυνεχής ανάπτυξη και βελτίωση στον ψηφιακό οπτικό κόσμοΤα μέσα καταγραφής μιας εικόνας άλλαξαν και βελτιώνονται συνεχώςΗ εικόνα που παράγεται από έναν αισθητήρα απαιτείται να βελτιωθείΕφαρμογή αλγορίθμων προ επεξεργασίας εικόναςΚρίσιμα προβλήματα σχεδίασηςΑντικείμενο


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Οργάνωση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Οπτικοί αισθητήρες

Χρησιμοποιούνται σε ένα ευρύ φάσμα εφαρμογώνΔύο τεχνολογίες κατασκευής

CCD (Charge Coupled Device) CMOS (Complementary Metal Oxide Semiconductor)

Παράγοντες ανάπτυξης CMOSΛειτουργικοί περιορισμοί CCDΑπαίτηση για μικρό μέγεθος και χαμηλή κατανάλωση

Τρόπος λειτουργίας (i(n1,n2) = ia(n1T1,n2T2))Φωτοηλεκτρικό φαινόμενοΔιαφορές

ΚατασκευαστικέςCMOS πιο ευέλικτη, κάθε pixel αυτόνομο

CCD: υψηλής ποιότητας και χαμηλού θορύβου εικόνες100 φορές περισσότερη κατανάλωση ενέργειαςCMOS:λιγότερη κατανάλωση ενέργειας, ευκολία κατασκευής, μικρότερο κόστος, μικρότερη ανάλυση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


CMOS αισθητήρες

Κάθε pixel διευθυνσιοδοτείται ανεξάρτητα και περιέχειμια φωτοδίοδο καιτρία transistors

Μεγαλύτερα επίπεδα θορύβουΕφαρμογές που απαιτούν χαμηλή κατανάλωση ενέργειας, μικρό μέγεθος καιμέση ανάλυση εικόναςΕνσωματώνουν τα αναλογικά και ψηφιακά μέρη σε ένα chip

Επιπρόσθετη εξοικονόμηση ενέργειας επιτελώντας επιπρόσθετη επεξεργασίαΤυπικά ελέγχεται από το πρωτόκολλο επικοινωνίας I²C


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αισθητήρας επιλογής

Εταιρεία Micron - MT9V112Χαμηλή κατανάλωσηEνσωματώνει εξελιγμένες λειτουργίες on-chip Έξοδος 16-bit RGB (RGB565)2 κύρια ρολόγια


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ψηφιακή επεξεργασία εικόνας

Αυξανόμενες εφαρμογέςΕικόναΚαταγραφή εικόναςΧρωματικά μοντέλα

RGB, YCbCr, CMYKΠρωταρχικά φίλτρα: άριστη αναπαραγωγήχρωμάτωνΣυμπληρωματικά φίλτρα: περισσότερο ευαίσθηταΦωτεινότητα (luminance), χρωματικό τόνος (hue), και κορεσμός (καθαρότητα χρώματος)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αλυσίδα προ-επεξεργασίαςΣημαντικό πεδίο έρευνας


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αλγόριθμοι

Χρωματική σταθερότηταΟι κάμερες δεν έχουν την δυνατότητα βελτίωσης μέσω αιώνιας εξέλιξηςΑλγόριθμος εξισορρόπησης του λευκού – White Balance

ΑπλόςΠολύπλοκος

Gray World υπόθεσηΜκ = Μb = Mπ

Υλοποίηση

[225 211 175]pixel (184, 51):[209 211 208] [225 211 208]


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Εφαρμογή White balance


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Διάφοροι αλγόριθμοι έχουνπροταθεί

Υλοποίηση αλγορίθμου αυτόματης έκθεσης (auto exposure)



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Υλοποίηση αλγορίθμου αυτόματηςέκθεσης (auto exposure)

Max exposure time = 30msMin exposure time = 1ms


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αρχιτεκτονική Συστήματος


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Πρωτόκολλο επικοινωνίας I2C (Inter Integraded Circuit )

Πρωτόκολλο επικοινωνίας για την ανταλλαγή δεδομένων μεταξύ συσκευώνΑποτελεί παγκόσμιο de-facto standardΕλαχιστοποιεί τις διασυνδέσεις, οπότε γίνεται χρήση λιγότερων pinsΕπιτρέπει μικρότερες και λιγότερο ακριβές συσκευέςΧαρακτηριστικά

Κάθε συσκευή που συνδέεται στο I2C bus έχει μια μοναδική διεύθυνσηΜaster/slave σχέσεις μεταξύ των συσκευώνΚάθε συσκευή μπορεί να λειτουργεί σαν αποστολέας ή παραλήπτηςΑποτελείται από δύο γραμμές, την SDA για την μεταφορά τωνδεδομένων και την SCL για το ρολόιΤα δεδομένα μεταδίδονται με ταχύτητες που φθάνουν τα 100 kbits/secστο Standard mode


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Δυο σημαντικές συνθήκες είναι οι Start και Stop οι οποίες δημιουργούνταιπάντα από τον master

Μεταφορά δεδομένωνΚάθε φορά στέλνονται 8 – bitΚάθε byte ακολουθείται από ένα σήμα επιβεβαίωσης (Acknowledge bit)



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Απαιτούνται16-bit για την εγγραφή ενός εσωτερικού καταχωρητή – 2 μεταφορέςΤυπική ανάγνωση

Εάν η αίτηση ήταν εγγραφή, ο master μεταφέρει την διεύθυνση του καταχωρητήπου επιθυμεί να γράψει

Απλό και προσφέρει πολλά πλεονεκτήματα στον σχεδιαστή και κατασκευαστή



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ροή πληροφορίας σχεδίασης VLSI

Έννοια όρου ‘Ροή πληροφορίας’Μεθοδολογία σχεδίασης bottom-up

Επίπεδο transistor και επίπεδοφυσικής σχεδίασηςΣχεδίαση συστημάτων υψηλήςαπόδοσης

Μεθοδολογία σχεδίασης top-downHDL περιγραφή, αυτόματη σύνθεσηΨηφιακά κυκλώματα

Απαιτούνται πολλές επαναλήψεις γιατην ικανοποίηση των απαιτήσεωναπόδοσης μέχρι την τελική κατασκευήτου συστήματος


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύλληψη ιδέας, προσδιορισμός απαιτήσεων απόδοσηςΠεριγραφή του κυκλώματος σε μια γλώσσα περιγραφήςυλικού (HDL)Λειτουργική προσομοίωσηΣύνθεση

Παραγωγή αρχείου netlist – περιγραφή σε επίπεδο πυλώνΥλοποίηση

Μετάφραση (translate)Έλεγχος αρχείου netlist και περιορισμών (ucf)

MAPΑνάθεση λογικών στοιχείων σε φυσικά στοιχεία τουFPGA τα οποία υλοποιούν λογικές συναρτήσεις(LUT)

Place And Route (PAR)Ανάθεση λογικών στοιχείων σε συγκεκριμένες θέσειςτης συσκευήςΔρομολόγηση μέσω της χρήσης διασυνδέσεων

Ροή πληροφορίας σχεδίασης FPGA


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Περιγραφή σε γλώσσα υλικού

Επιλέχθηκε η VHDLΑποτελεί βιομηχανικό πρότυπο (IEEE 1164 standard - 1993)Δυνατότητα περιγραφής κυκλωμάτων ως προς

τη δομή (structure),τη ροή δεδομένων (dataflow) και τησυμπεριφορά τους

Περιγραφή της χρονικής συμπεριφοράςΔυνατότητα επαναχρησιμοποίησης σχεδιάσεων και έτοιμωνβιβλιοθηκώνΗ χρήση κώδικα αντί σχηματικών είναι αποτελεσματικότερη για τησχεδίαση μεγάλων και πολύπλοκων κυκλωμάτων λόγω

ταχύτερης σύλληψης (capture) καιευκολότερης διαχείρισης και τροποποίησης της σχεδίασης


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Διάταξη προγραμματιζόμενηςλογικής - FPGA

Ψηφιακό λογικά προγραμματιζόμενο chipΔισδιάστατες διατάξεις λογικών βαθμίδων διασυνδεόμενες μεταξύ τουςμέσω καλωδίων και λογικών διακοπτών, υπό τον πλήρη έλεγχο τουσχεδιαστή.Δυο είδη FPGAs

ΕπαναπρογραμματιζόμεναLook Up Tables (LUT)

One-time προγραμματιζόμενα (OTP).Συμβατικές πύλες


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Διάταξη προγραμματιζόμενηςλογικής - FPGA

Λογική βαθμίδα FPGA: Look Up Tables (LUT)Προσδιορισμός της εξόδου με βάση τις τιμές των εισόδωνΣτοιχεία αποθήκευσης τιμών (0 και 1) (latches) Flip-flops για την υλοποίηση ακολουθιακής λογικής

Απαιτείται κάποια τάση, για να λειτουργήσουν τα flip-flop καιοι λογικές πύλεςΥπάρχουν 2 είδη pins

Τα αφοσιωμένα (dedicated pins) καιΤα pins του χρήστη

Μια σχεδίαση FPGA συνήθως είναι σύγχρονηΔημιουργία binary αρχείου (.bit) για την εγκατάστασηXάνουν την λειτουργικότητά τους όταν αποσυνδεθούν απότην τροφοδοσία


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


FPGA σχεδίασης

SPARTAN IIE της εταιρείας XilinxΗ βασική δομή CLB περιλαμβάνει κατανεμημένη RAM

Λογικό κελί (LC)Περιέχει μια γεννήτρια 4-εισόδων,λογική μεταφοράς και ελέχου, έναστοιχείο αποθήκευσης

Κάθε CLB περιέχει 4 λογικά κελιά οργανωμένα σε 2 όμοια τμήματα(slices)Οι γεννήτριες συναρτήσεις (function generators) υλοποιούνται σανLook Up Tables (LUT) 4 εισόδωνΤα στοιχεία αποθήκευσης μπορούννα διαμορφωθούν σαν D flip flops ή latches.Χρησιμοποιούνται πολυπλέκτεςγια την δρομολόγηση των σημάτωνΤοποθετείται σε ένα board και συνδέεταιμε περιφερειακές συσκευές


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Λειτουργική προσομοίωσηΥλοποίηση

Εργαλεία λειτουργικής προσομοίωσηςModelSim SE 6.0aHDL Designer 2004.1bMatlab 7.0

Εργαλεία σύνθεσης και υλοποίησηςXilinx ISE 7.1i


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αρχιτεκτονική

Προγραμματισμός των κατάλληλωνκαταχωρητών του αισθητήρα και ανάγνωσητων τιμών τουςΕλέγχει έναν μετρητή που μετράει τοναριθμό των bits και 2 ολισθητέςΠροσθήκη επιπλέον κατάστασηςαποστολής της διεύθυνσης του καταχωρητήΑν r_w = 1 εγγραφήΤα δεδομένα στο SDA αλλάζουν μόνο όταντο SCL είναι LOW.Το bus είναι ελεύθερο όταν SDA και SCLHIGHΔεν χρειάζεται η υλοποίηση της arbitrationλειτουργίας


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Παραλλαγμένο πρωτόκολλο επικοινωνίαςγια τον αισθητήραΔιαφέρει στη διαδικασία της ανάγνωσηςΟ master, είτε στέλνει σήμα start και τηδιεύθυνση ανάγνωσης της slave συσκευήςείτε δεν στέλνει start οπότε και μεταβαίνειστην κατάσταση μεταφοράς.Η slave διεύθυνση του αισθητήρα είναι

διεύθυνση εγγραφής0XBA : 10111010

διεύθυνση ανάγνωσης0XBB : 10111011


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Χρήση του HDL για δημιουργίαμηχανής πεπερασμένωνκαταστάσεωνΠαραγόμενος κώδικας

Πολύ καλά οργανωμένοςΌμοιος με το δικό μας

ΠροβλήματαΟι καταστάσεις δεν είναιμε τη σειρά



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Παραγωγή scl, sda start και stop σημάτωνΗ συχνότητα του ρολογιού είναι περίπου100kHzHIGH_CNT και LOW_CNT

Προσδιορίζουν τον αριθμό των κύκλων τουρολογιού που απαιτούνται

Χρόνοι αναμονής στις καταστάσειςέναρξης και μεταφοράς


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Λειτουργική Προσομοίωση

ΔιαδικασίεςΑνιχνευση σημάτων έναρξης (scl=’1’ και sda=’0’) ήτερματισμού του πρωτοκόλλου (scl=’0’ και sda=’0’) Αναγνώριση της λήψη επιβεβαίωσης από τον αισθητήραΑνάθεση σωστών τιμών στη γραμμή sda


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Προγραμματισμός καταχωρητή με τη τιμή: 0000000100000000 (RGB 565), Επαναλαμβανόμενη Έναρξη

Αποστολή διεύθυνσης εγγραφής του αισθητήρα, 0ΧΒΑ – 10111010


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αποστολή διεύθυνσης ανάγνωσης του αισθητήρα, 0ΧΒΒ – 10111011

Αποστολή 8-bit δεδομένων


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύνθεση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


ΟλισθητήςΦθάνουμε μέχρι και τοεπίπεδο πυλώνΠαραγωγή ενός ψηφίου τηςαρτηρίας μεταφοράςδεδομένων.

Σύνθεση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Χρήση πόρων συσκευής

Εκτίμηση χρονισμού

Σύνθεση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Αναφορά MAPΟρισμός χρονικών περιορισμών (ucf αρχείο)

Αριθμός πυλών


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Αναφορά Place And Route (πραγματικές καθυστερήσεις (ns))

Αναφορά Place And Route (χρήση στοιχείων)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Αναφορά Post Place And Route Static TimingΘέτουμε χρονικούς περιορισμούς

Ρολόι συστήματος

Παραγόμενο ρολόι scl

Υλοποίηση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Κρίσιμο μονοπάτι


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Τοποθέτηση στο FPGA Εργαλείο floorplanner

Flip flops και πολυπλέκτες

Υλοποίηση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Τοποθέτηση στο FPGA Εργαλείο fpga editor

Ολισθητής διεύθυνσηςΣήμα ελέχου shift_reg_en

Υλοποίηση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Κατανάλωση ισχύος

Προσομοίωση χρονισμούΚαθυστερήσειςΤεχνολογία 0.18/0.15 umΣύγκριση κυματομορφών

Υλοποίηση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Καταγραφή εικόναςΑρχιτεκτονική

Η έξοδος του αισθητήρα μπορεί να έχει διάφορεςμορφές όπως 4:2:2 YCrCb (CCCIR656) ή 565 RGBΤο κύκλωμα αυτό δέχεται σαν είσοδο 8-bit κάθε φοράκαι σχηματίζει ένα pixel 16-bit τύπου RGB (565). Ενεργοποιεί την εγγραφή στη μνήμηΣτέλνει κάθε φορά ένα pixel 16-bit στη μνήμη


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Παραγωγή μηχανής με το HDL Designer

Χρήση junction Εμείς χρησιμοποιούμε andστις συνθήκες

Καταγραφή εικόναςΑρχιτεκτονική


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Καταγραφή εικόνας (ενεργοποίηση των addr_cnt_en και wen )

Ολοκλήρωση λήψης πλαισίου (line_valid= 0, frame_valid = 0, DONE)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύνθεση



Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Αναφορά Place And Routeχρήση στοιχείωνπραγματικές καθυστερήσεις (ns)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Κατανομή ρολογιού

Αποτελέσματα Post Place And Route Static TimingΘέτουμε χρονικό περιορισμό

Τοποθέτηση στο FPGA

Υλοποίηση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7



Μέτρηση των χρωματικών συνιστωσώνΕίσοδος ένα pixel μεγέθους 16 bitΈξοδος οι συνολικές τιμές τωνχρωματικών συνιστωσών της εικόναςΥπολογισμός στατιστικών από το λογισμικό

Αυξημένη πολυπλοκότηταΑπαιτήσεις υπολογιστικής ισχύος

Σύστημα μνήμηςΚύκλωμα ελέγχου

Αύξηση ή μείωση της διεύθυνσης μνήμηςΣτοιχείο μνήμης

Έλεγχος καταχωρητώνΑνάγνωση ή εγγραφή καταχωρητών του

του πυρήνα του αισθητήρα (Core) ήτου επεξεργαστή εικόνας (Image Flow Processor)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ολοκλήρωση εγγραφής πλαισίου και ανάγνωσης μνήμη, μετρητές χρωματικών συνιστωσών

Μνήμη γεμάτη (μέγεθος 256 x 16) (full_ram=1)


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύστημα μνήμηςΣύνθεση

Αντιμετώπιση προβλημάτωνμε την αύξηση του μεγέθουςτης μνήμης

RAM δύο εισόδων


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύστημα μνήμηςΥλοποίηση

Αποτελέσματα Post Place And Route Static Timing

Τοποθέτηση στο FPGAΑλυσίδες παραγωγής σημάτων


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Κύκλωμα ελέγχου συστήματοςΑρχιτεκτονική Συστήματος

Υπεύθυνο γιαΤο συντονισμό και τη σωστή λήψη, την εγγραφή και ανάγνωση της εικόνας

Ενεργοποίηση του I2C πρωτοκόλλουεπικοινωνίαςΕνεργοποιείται το σήμα ανάγνωσης rdinΔυναμική ανάθεση μεγεθών


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ολοκλήρωση λήψης εικόνας, ανάγνωση από το σύστημα

Ενεργοποίηση I2C


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύνθεση


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύνθεση


Εκτίμηση χρονισμού


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Αναφορά MAPΟρισμός χρονικών περιορισμών (ucf αρχείο)

Αριθμός πυλών


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


ΥλοποίησηΑναφορά Place And Route

Αποτελέσματα Post Place And Route Static Timing


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Τοποθέτηση στο FPGAΑλυσίδες παραγωγής σημάτων

Αριστερά η αλυσίδα μέτρησης των χρωμάτων των pixel


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Υλοποίηση

Κατανομή σήματος reset Παραγωγή ψηφίου του μετρητή red_pixel

Συνολική κατανάλωση ισχύος: 24.60 mW


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Κύκλωμα διασύνδεσης

Εγγραφή και ανάγνωση εικόνας


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Σύνθεση

Ένα από τα 10 πιο κρίσιμα μονοπάτια


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ανάγνωση εικόνας

Χρήση μετρητώνΕνεργοποίηση line_valid - HSYNC, frame_valid - VSYNC8-bit έξοδος


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Έναρξη λήψης εικόνας

Παρατηρούμε το ram_empty και τους μετρητές των χρωματικών συνιστωσών


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ολοκλήρωση λήψης πλαισίουΠαρατηρούμε την ενεργοποίηση του σήματος eof


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Ανάγνωση μνήμης

Τα pixel που διαβάζονται ταυτίζονται με αυτά του αρχείου κειμένου


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Συμπεράσματα

Yλοποιήθηκανοι δύο πιο σημαντικοί αλγόριθμoι προ-επεξεργασίαςτα υποκυκλώματα διεπαφής του αισθητήρα

Ενσωμάτωση σημάτων για καλύτερο έλεγχο και συντονισμόΔυναμική ανάθεση μεγεθώνΙκανοποίηση όλων των περιορισμών

Πραγματική καθυστέρηση πολύ μικρότερη από την απαιτούμενηΔιατήρηση λειτουργικότητας


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


Μελλοντική Εργασία

Υλοποίηση του λογισμικού τμήματος της διεπαφήςΠροδιαγραφές

Χρήση μεγαλύτερου FPGA όπως Virtex II ProΥλοποίηση αλγορίθμων συμπίεσης (JPEG, MPEG4)Ραγδαία ανάπτυξη ψηφιακού οπτικού κόσμουΑνάπτυξη και εδραίωση των δικτύων τρίτης και τέταρτης γενιάςΕικόνα: το βασικότερο μελλοντικό μέσο επικοινωνίας

SIF

DMA

Host Unit(PPC oruBlaze)

Memory Contr.

LCDHardware

Acc.

LCD Contr.

SDRAM

GPIOINT

control UART

Bridge

Other..

Image Sensor

Hardware for the SIF PowerPC drivers for the SIF


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7


ΤΕΛΟΣΠΑΡΟΥΣΙΑΣΗΣ

Σας ευχαριστώγια την προσοχή σας


Information C


hessaly08/12/2017 23:26:30 E

ET

- 137.108.70.7

Documents

System On Chip γιατηνεπεξεργασία ... · 2017. 12. 8. · 14/7/2005 ΚαρακωνσταντήςΓεώργιος 3 Οργάνωση Institutional Repository - Library