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最 新 技 術 情 報Technology Update
次ページに続く
高性能FPGAベースのプロトタイピングでソフトウェア開発期間を短縮
シノプシス シニア・プロダクト・マーケティング・マネージャ Neil Songcuan
Technology Update
最新
技術
情報
Support Q
&A
検証
編S
upport Q&
Aフ
ィジ
カル
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upport Q&
A論
理合
成編
New
s Release
ニュ
ース
リリ
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What's N
ewin D
esignWare IP?
FPGAベース・プロトタイピングは、SoC設計のスケジュール遅れのリスクを軽減します。IPおよびSoCデザインにおいて実チップ完成前の早期ソフトウェア開発、およびシステム・バリデーションとHW/SWインテグレーションの効率化を実現するシノプシスの次世代FPGAベース・プロトタイピング・ソリューション「HAPS-70」について、シノプシスのシニア・プロダクト・マーケティング・マネージャ、Neil Songcuanがご説明します。
最近では、SoCのプロトタイピングにFPGAを利用する設計チームが増えています。チップの短納期化に対する要求が高まり、市場への製品投入の遅れや欠陥製品を投入した場合の経済的打撃も大きくなっているため、設計チームがFPGAベース・プロトタイピングを採用する場面はますます広がっています。FPGAベース・プロトタイピングを使用すれば、ハードウェアとソフトウェアの並行開発が行え、SoCの実チップが完成する数ヶ月前からシステム・インテグレーションを開始できるため、多くの設計チームがソフトウェア開発、HW/SWインテグレーション、システム・バリデーションにFPGAベース・プロトタイピングを利用しています。
しかし多くの設計チームがFPGAベース・プロトタイピングを本格的に導入するようになった今、プロトタイピング環境に求められる要求レベルも上がりつつあります。以前は、多くの設計チームが自社で専用のプロトタイピング・ボードを内製し、個々のプロジェクトのニーズに合わせてカスタマイズするのが一般的でした。しかし現在では、複数の異なるデザインで共通のFPGAベース・プロトタイピング環境を使用したいという再利用性への要求が高まっています。現在、チップ・メーカーはエンジニアリング・リソースを世界規模で分散させており、プロトタイピング環境を共通化することが設計チームの生産性向上につながります。一方で、チップ・メーカーはエンジニアを最大限に有効活用する方法を常に模索しており、高度なSoCプロトタイプの作成に人員リソースを投入することは二の次となっています。
こうしたトレンドにより、設計チームは従来の内製によるプロトタイピング環境に代わる選択肢を求めるようになっています。
シノプシスは、内製または他の商用プロトタイピング・システムよりも高い柔軟性と再利用性を備えた第6世代のHAPS プロトタイピング・システムHAPS-70シリーズを開発しました。HAPS-70システムはスケーラブルなアーキテクチャと最新世代のXilinx® Virtex®-7 2000T FPGAを採用し、12M ～ 144M ASICゲートという幅広い規模のデザインに対応しています。シノプシスのR&Dエンジニアは、FPGAベース・プロトタイピングを広範なプロジェクトで導入/利用したいと考えている設計チームのリスクを軽減する、堅牢な環境を構築することを重視して開発に当たりました。HAPS-70の主な機能は次のとおりです。
高い品質と再利用性を備えたプロトタイピング環境は、単にハードウェアだけでは実現しません。シノプシスはマルチFPGAプロトタイピング環境のCertifyおよび統合型デバッグ・ツールのIdentifyを含め、FPGAベース・プロトタイピング・ソフトウェア・ツールにもHAPS-70の新しいハードウェア機能を最大限に利用できるように改良を加えました。
シノプシスは、新しい対称型システム・アーキテクチャ（SSA）に基づいてHAPS-70プロトタイピング・ソリューションを開発しました。
SSAではシステムのPCBおよびコネクタの機械的なレイアウトが対称となるように定義されているため、設計チームはHAPS-70システムをモジュール式に利用できます。このアーキテクチャでは制約条件、ケーブル、ドータボードのピン・レベルでの前方互換性が確保されており、物理的な接続関係を容易に変更でき、プロトタイピング・デザインを完成させることができます。また、このアーキテクチャでは遅延整合コネクタの使用が指定されており、コンポーネントを移動してもタイミング遅延は最小限に抑えられます。このため、より大規模なシステムへ拡張する際も、複数のFPGA間でクロックを容易に同期できます。
複雑なIPブロックとSoCデザインの両方を柔軟にサポートするには、スケーラブルなアーキテクチャであることが重要となります。たとえば、小型のHAPSシステムをターゲットにした小規模なデザインを、SoC全体を表現した大規模なHAPSシステムに移行することも容易に行えます。
また、これまでは使用できるFPGAの数が1～4個に制限されていましたが、SSAでは最大12個のFPGAを接続して144M ASICゲートまでの容量のシステムを構築できます。SSAでは、設計チームはボトムアップ方式のASICライクなアプローチを利用してプロトタイプを開発でき、サブシステムやIPのプロトタイプを再利用しながら最終的にSoCの構築時間を短縮できます。たとえば、HAPS-70ではMIPI®ディスプレイ、HDMI™ビデオ、USB 3.0という3つのサブシステムのバリデーションを行った後、これらをトップレベルのコンフィギュレーションでプロセッサに統合してバリデーションを行うこともできます（図1）。 HAPSシステムに対応したシノプシスのマルチFPGAデザイン環境Certifyは階層型プロジェクト・フローとその自動化をサポートしており、FPGAベース・プロトタイプの構築が短時間で完了します。
FPGAの大容量化が進んだとはいえ、特に大規模なSoCデザインの場合、複数のFPGAに分割しなければプロトタイピング・システムに収まらないこ
とがほとんどです。ただし、複数のFPGAに分割した場合、数千にも及ぶことがある信号をどのようにFPGA間でやりとりするかが問題となります。
この問題を解決する手段としてよく用いられているのが、複数の信号を1つのオフチップ・コネクタに集約するピン多重化です。しかし、ピン多重化を利用してFPGAデバイス間で数千の信号をやりとりすると、パフォーマンスのボトルネックが発生するという問題があります。
HAPS-70システムには、ハイスピード・タイムドメイン・マルチプレキシング（HSTDM）を自動で挿入する機能があります。
HSTDMは、HAPS-70 FPGAベース・プロトタイピング・システム独自の機能です。HAPSに対応したCertifyソフトウェアは、多数の信号を1つにまとめてFPGA間を1Gbps以上の速度で転送します。通常、HSTDMでは従来のピン多重化ソリューションの3倍の速度が得られます。HSTDMを使用したプロトタイピング・システムなら、実機とほぼ同等のインターフェイスと動作速度でデータを処理できます（図2）。
HSTDMは、プロトタイピングにおけるハードウェアとソフトウェアの緊密な連携の重要性を示しています。CertifyはHAPS-70システム、コネクタ、ケーブルに関する詳細なタイミング情報を把握しており、この情報を利用してカスタマイズや最適化を実行します。このようなことは、内製のハードウェア・プロトタイプでは実現できません（図3）。
HAPSプロトタイプの機能は、ASIC開発、ソフトウェア開発、システム開発を含む製品開発全体で効果を発揮します。しかも、HAPSは全体的な設計フローとの親和性にも優れています。
改良されたHAPS-70のUniversal Multi-Resource Bus（UMRBus）は、HAPSプロトタイピング環境とホスト・ワークステーションを最大400MB/sの高速リンクで接続します。この高性能/低レイテンシのリンクを利用してハイブリッド・プロトタイプを構築すると、HAPSシステムとホスト上で動作するSystemC/TLMベースのバーチャル・プロトタイプ（シノプシスのVirtualizerを利用したバーチャル・プロトタイプなど）の間で効率的にデータをやりとりできます（図4 P6参照）。このようなハイブリッド構成を利用することで、設計チームはVCSなどの各種シミュレータを使用した階層型ブロックの協調シミュレーションや、バーチャル・プロトタイプを使用した早期ソフトウェア開発といった高度な利用モードも実行できます。また、ハイブリッド・プロトタイプなら検証用IPが合成不可能な場合はホスト・プラットフォーム側で実行し、FPGAベース・プロトタイプにスティミュラスを与えることもできます。 物理プロトタイプ・システムに遠隔地からアクセスするためには、ホスト・ワークステーションとの高速な接続が重要となります。これにより、遠隔地の設計チームが企業ネットワーク経由でレジスタにアクセスしてHAPS-70プロトタイプを操作することも容易に行えます。
FPGA B
図3．高速I/Oインターフェイスをサポートする改良型HapsTrak 3コネクタ・テクノロジ
HSTDMを使用したプロトタイピング・システムは実機とほぼ同等のインターフェイスと動作速度でデータを処理可能
図1．HAPS-70の対称型システム・アーキテクチャ（SSA）により、スケーラブルなプロトタイピングが実現
図2．HAPS-70がHSTDMを自動で挿入
・ モジュール式のシステム・アーキテクチャにより12M ～ 144M ASICゲートにスケーラブルに対応し、個々のIPブロックからプロセッサ・サブシステム、さらにはSoC全体まで幅広い規模のデザインをサポート
・ 改良されたHapsTrak 3 I/Oコネクタ・テクノロジとハイスピード・タイムドメイン・マルチプレキシング（HSTDM）テクノロジにより、従来のピン多重化に比べデータ・スループットが最大3倍に向上
・ システム定義およびブリングアップ・ユーティリティによりハードウェアの組み立て時間を短縮し、プロトタイプのエレメカ整合性を確保
・ 高度な電源および冷却管理
・ 可視性が100倍に向上するとともに、デバッグ・トレース・バッファのデータ・ダウンロード時間が1/8に短縮され、デバッグの効率が向上
・ 協調シミュレーション、トランザクション・ベース検証、ハイブリッド・プロトタイピングなどの高度な利用モード
高速UMRBusインターフェイス
モジュール式の対称型システム・アーキテクチャ
HSTDMを自動で挿入
HAPS-70: 第6世代のFPGAベース・プロトタイピング・システム
Success S
toryお
客様
活用
事例
FPGA A
最大1.2Gbps
プロセッサ
グラフィックス
ディスプレイ
ビデオ
SDコントローラ
センサプロセッサ ペリフェラル オーディオ
プロセッサメモリー
コントローラ
SIMカードコントローラ
I/Oプロセッサ IPインターフェイス 電源/クロック
プロセッサ・ベースのSoCデザイン例
IPバリデーション
MIPI
ディスプレイ
HDMI ビデオ
USB 3.0
インターフェイス
SoC/システム・バリデーション
L1 L1
L2
ICT
V72000T
V72000T
V72000T
HAPS-70の対称型システムアーキテクチャ（SSA）
HAPS-70の対称型システムアーキテクチャ（SSA）
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※ V7 2000T：Virtex-7 2000T FPGA
V72000T
V72000T
V72000T
V72000T
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高性能FPGAベースのプロトタイピングでソフトウェア開発期間を短縮
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esignWare IP?
FPGAベース・プロトタイピングは、SoC設計のスケジュール遅れのリスクを軽減します。IPおよびSoCデザインにおいて実チップ完成前の早期ソフトウェア開発、およびシステム・バリデーションとHW/SWインテグレーションの効率化を実現するシノプシスの次世代FPGAベース・プロトタイピング・ソリューション「HAPS-70」について、シノプシスのシニア・プロダクト・マーケティング・マネージャ、Neil Songcuanがご説明します。
最近では、SoCのプロトタイピングにFPGAを利用する設計チームが増えています。チップの短納期化に対する要求が高まり、市場への製品投入の遅れや欠陥製品を投入した場合の経済的打撃も大きくなっているため、設計チームがFPGAベース・プロトタイピングを採用する場面はますます広がっています。FPGAベース・プロトタイピングを使用すれば、ハードウェアとソフトウェアの並行開発が行え、SoCの実チップが完成する数ヶ月前からシステム・インテグレーションを開始できるため、多くの設計チームがソフトウェア開発、HW/SWインテグレーション、システム・バリデーションにFPGAベース・プロトタイピングを利用しています。
しかし多くの設計チームがFPGAベース・プロトタイピングを本格的に導入するようになった今、プロトタイピング環境に求められる要求レベルも上がりつつあります。以前は、多くの設計チームが自社で専用のプロトタイピング・ボードを内製し、個々のプロジェクトのニーズに合わせてカスタマイズするのが一般的でした。しかし現在では、複数の異なるデザインで共通のFPGAベース・プロトタイピング環境を使用したいという再利用性への要求が高まっています。現在、チップ・メーカーはエンジニアリング・リソースを世界規模で分散させており、プロトタイピング環境を共通化することが設計チームの生産性向上につながります。一方で、チップ・メーカーはエンジニアを最大限に有効活用する方法を常に模索しており、高度なSoCプロトタイプの作成に人員リソースを投入することは二の次となっています。
こうしたトレンドにより、設計チームは従来の内製によるプロトタイピング環境に代わる選択肢を求めるようになっています。
シノプシスは、内製または他の商用プロトタイピング・システムよりも高い柔軟性と再利用性を備えた第6世代のHAPS プロトタイピング・システムHAPS-70シリーズを開発しました。HAPS-70システムはスケーラブルなアーキテクチャと最新世代のXilinx® Virtex®-7 2000T FPGAを採用し、12M ～ 144M ASICゲートという幅広い規模のデザインに対応しています。シノプシスのR&Dエンジニアは、FPGAベース・プロトタイピングを広範なプロジェクトで導入/利用したいと考えている設計チームのリスクを軽減する、堅牢な環境を構築することを重視して開発に当たりました。HAPS-70の主な機能は次のとおりです。
高い品質と再利用性を備えたプロトタイピング環境は、単にハードウェアだけでは実現しません。シノプシスはマルチFPGAプロトタイピング環境のCertifyおよび統合型デバッグ・ツールのIdentifyを含め、FPGAベース・プロトタイピング・ソフトウェア・ツールにもHAPS-70の新しいハードウェア機能を最大限に利用できるように改良を加えました。
シノプシスは、新しい対称型システム・アーキテクチャ（SSA）に基づいてHAPS-70プロトタイピング・ソリューションを開発しました。
SSAではシステムのPCBおよびコネクタの機械的なレイアウトが対称となるように定義されているため、設計チームはHAPS-70システムをモジュール式に利用できます。このアーキテクチャでは制約条件、ケーブル、ドータボードのピン・レベルでの前方互換性が確保されており、物理的な接続関係を容易に変更でき、プロトタイピング・デザインを完成させることができます。また、このアーキテクチャでは遅延整合コネクタの使用が指定されており、コンポーネントを移動してもタイミング遅延は最小限に抑えられます。このため、より大規模なシステムへ拡張する際も、複数のFPGA間でクロックを容易に同期できます。
複雑なIPブロックとSoCデザインの両方を柔軟にサポートするには、スケーラブルなアーキテクチャであることが重要となります。たとえば、小型のHAPSシステムをターゲットにした小規模なデザインを、SoC全体を表現した大規模なHAPSシステムに移行することも容易に行えます。
また、これまでは使用できるFPGAの数が1～4個に制限されていましたが、SSAでは最大12個のFPGAを接続して144M ASICゲートまでの容量のシステムを構築できます。SSAでは、設計チームはボトムアップ方式のASICライクなアプローチを利用してプロトタイプを開発でき、サブシステムやIPのプロトタイプを再利用しながら最終的にSoCの構築時間を短縮できます。たとえば、HAPS-70ではMIPI®ディスプレイ、HDMI™ビデオ、USB 3.0という3つのサブシステムのバリデーションを行った後、これらをトップレベルのコンフィギュレーションでプロセッサに統合してバリデーションを行うこともできます（図1）。 HAPSシステムに対応したシノプシスのマルチFPGAデザイン環境Certifyは階層型プロジェクト・フローとその自動化をサポートしており、FPGAベース・プロトタイプの構築が短時間で完了します。
FPGAの大容量化が進んだとはいえ、特に大規模なSoCデザインの場合、複数のFPGAに分割しなければプロトタイピング・システムに収まらないこ
とがほとんどです。ただし、複数のFPGAに分割した場合、数千にも及ぶことがある信号をどのようにFPGA間でやりとりするかが問題となります。
この問題を解決する手段としてよく用いられているのが、複数の信号を1つのオフチップ・コネクタに集約するピン多重化です。しかし、ピン多重化を利用してFPGAデバイス間で数千の信号をやりとりすると、パフォーマンスのボトルネックが発生するという問題があります。
HAPS-70システムには、ハイスピード・タイムドメイン・マルチプレキシング（HSTDM）を自動で挿入する機能があります。
HSTDMは、HAPS-70 FPGAベース・プロトタイピング・システム独自の機能です。HAPSに対応したCertifyソフトウェアは、多数の信号を1つにまとめてFPGA間を1Gbps以上の速度で転送します。通常、HSTDMでは従来のピン多重化ソリューションの3倍の速度が得られます。HSTDMを使用したプロトタイピング・システムなら、実機とほぼ同等のインターフェイスと動作速度でデータを処理できます（図2）。
HSTDMは、プロトタイピングにおけるハードウェアとソフトウェアの緊密な連携の重要性を示しています。CertifyはHAPS-70システム、コネクタ、ケーブルに関する詳細なタイミング情報を把握しており、この情報を利用してカスタマイズや最適化を実行します。このようなことは、内製のハードウェア・プロトタイプでは実現できません（図3）。
HAPSプロトタイプの機能は、ASIC開発、ソフトウェア開発、システム開発を含む製品開発全体で効果を発揮します。しかも、HAPSは全体的な設計フローとの親和性にも優れています。
改良されたHAPS-70のUniversal Multi-Resource Bus（UMRBus）は、HAPSプロトタイピング環境とホスト・ワークステーションを最大400MB/sの高速リンクで接続します。この高性能/低レイテンシのリンクを利用してハイブリッド・プロトタイプを構築すると、HAPSシステムとホスト上で動作するSystemC/TLMベースのバーチャル・プロトタイプ（シノプシスのVirtualizerを利用したバーチャル・プロトタイプなど）の間で効率的にデータをやりとりできます（図4 P6参照）。このようなハイブリッド構成を利用することで、設計チームはVCSなどの各種シミュレータを使用した階層型ブロックの協調シミュレーションや、バーチャル・プロトタイプを使用した早期ソフトウェア開発といった高度な利用モードも実行できます。また、ハイブリッド・プロトタイプなら検証用IPが合成不可能な場合はホスト・プラットフォーム側で実行し、FPGAベース・プロトタイプにスティミュラスを与えることもできます。 物理プロトタイプ・システムに遠隔地からアクセスするためには、ホスト・ワークステーションとの高速な接続が重要となります。これにより、遠隔地の設計チームが企業ネットワーク経由でレジスタにアクセスしてHAPS-70プロトタイプを操作することも容易に行えます。
FPGA B
図3．高速I/Oインターフェイスをサポートする改良型HapsTrak 3コネクタ・テクノロジ
HSTDMを使用したプロトタイピング・システムは実機とほぼ同等のインターフェイスと動作速度でデータを処理可能
図1．HAPS-70の対称型システム・アーキテクチャ（SSA）により、スケーラブルなプロトタイピングが実現
図2．HAPS-70がHSTDMを自動で挿入
・ モジュール式のシステム・アーキテクチャにより12M ～ 144M ASICゲートにスケーラブルに対応し、個々のIPブロックからプロセッサ・サブシステム、さらにはSoC全体まで幅広い規模のデザインをサポート
・ 改良されたHapsTrak 3 I/Oコネクタ・テクノロジとハイスピード・タイムドメイン・マルチプレキシング（HSTDM）テクノロジにより、従来のピン多重化に比べデータ・スループットが最大3倍に向上
・ システム定義およびブリングアップ・ユーティリティによりハードウェアの組み立て時間を短縮し、プロトタイプのエレメカ整合性を確保
・ 高度な電源および冷却管理
・ 可視性が100倍に向上するとともに、デバッグ・トレース・バッファのデータ・ダウンロード時間が1/8に短縮され、デバッグの効率が向上
・ 協調シミュレーション、トランザクション・ベース検証、ハイブリッド・プロトタイピングなどの高度な利用モード
高速UMRBusインターフェイス
モジュール式の対称型システム・アーキテクチャ
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I/Oプロセッサ IPインターフェイス 電源/クロック
プロセッサ・ベースのSoCデザイン例
IPバリデーション
MIPI
ディスプレイ
HDMI ビデオ
USB 3.0
インターフェイス
SoC/システム・バリデーション
L1 L1
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HAPS-70の対称型システムアーキテクチャ（SSA）
HAPS-70の対称型システムアーキテクチャ（SSA）
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FPGAを使用してASICデザインのプロトタイプを作成するには、ASICのゲートレベル・コンポーネントやゲーテッド・クロックツリー構造などデザインの一部要素をFPGAインプリメンテーション・ツールで認識できる構造に変換する必要がありますが、これらの要素を人の手で変換するのは極めて困難で時間もかかります。Certifyは、こうしたASIC特有の構造を認識して等価なFPGA構造に自動で変換します。
Certifyは自動または手動分割によるマルチFPGAインプリメンテーションをサポートしており、GUI形式のフロー・ガイドを使用して大規模なASICデザインをHAPSのマルチFPGAプロトタイピング・ボードに効率よく変換、分割が行えます。
Synplify Premierの合成エンジンを搭載したCertifyは、ASICスタイルのRTLソース・コードおよびDesignWare IPを複数のFPGAに自動的にマッピングし、FPGAリソース使用量のフィードバックを確認しながら分割を実行できます。
Certifyは、シノプシスのFPGAベース・プロトタイピング・ハードウェア/ソフトウェア・フローと緊密に統合されています。CertifyにはHAPSシステム用のボード記述が組み込まれているため、セットアップの作業がほとんど不要ですぐに生産性を向上できます。HAPSはHSTDMによりFPGA間の接続スピードを最大限に高めていますが、CertifyはこのHAPSの信号を自動的に利用できるように開発されているため、最大限のパフォーマンスを引き出せます。
以前はロジック・アナライザを使用してFPGAハードウェアをデバッグしていましたが、最近では合成後のゲートレベルでアクティビティを観察できる埋め込みプローブがFPGAベンダから提供されています。マルチFPGAプロトタイプでは、ゲートレベルでのインプリメンテーションの後でデザイン要素を複数のデバイスに分割することになるため、デバッグはより困難になります。扱い慣れたRTLからデバッグを実行できれば、設計チームの生産性は向上します。
HAPS-70システムと Identifyソフトウェアを連携させると、数多くのデバッグ機能を利用してバグを短時間で効率よく見つけることができます。Identifyのデバッグ機能はHAPSに対応しており、RTLソース・レベルでプロトタイピング・プロジェクトに対してシミュレータに匹敵する観測性を提供します。IdentifyではマルチFPGAのデバッグ観測性が向上し、デザイン分割とは関係なくプロトタイプをデバッグでき、シミュレータと同様の方法で信号を観測できます。
また、Identifyはオフチップの外部メモリー・ストレージを利用することでデザインの観測性を100倍に高めるHAPSのDeep Trace Debug機能にも対応しています。サンプル結果は、デバッガ・ワークステーションとHAPS-70システムを接続するHAPSのUMRBusインターフェイス・ポッド・リンク経由で高速に取得できます。
このほか、Identifyには以下の高度なデバッグ機能もあります。
シノプシスのHAPS-70シリーズ・プロトタイピング・システムは高性能でスケーラブルなFPGAベース・プロトタイピング・ソリューションを提供し、複数のプロジェクトやエンジニアリング拠点でプロトタイプを利用することで設計生産性は最大限に向上します。HAPS-70の対称型システム・アーキテクチャ（SSA）では、個々のサブシステムから大容量のプロトタイプを階層型に組み立てることのできるモジュール式のアプローチによって、最大144M ASICゲートのプロトタイプを作成できます。
また、HAPS-70ベース・システムは従来のピン多重化の3倍のパフォーマンスを実現するHSTDMを自動で挿入することによりインターコネクトの帯域幅を拡大しており、実機とほぼ同等の I/Oと動作速度でデータを処理できます。
HAPS-70プロトタイピング・システムは各種ハードウェアとソフトウェア機能が連携して構成されており、再利用性を備えたスケーラブルで高性能なプロトタイプを作成し、設計サイクルのより早い段階で利用することができます。FPGAベース・プロトタイプを利用してソフトウェア開発、ハードウェア/ソフトウェア・インテグレーション、システム・バリデーションを早期段階で実行することにより、設計チームは次世代製品を短期間かつ低リスクで開発し、収益性の向上を図ることができます。
・ 最先端のFPGAデザインに対するデバッグ・ポイントの設定とデバッグをRTLソース・コードから直接実行
・ デザインの特定の動作シナリオを表示したり、回路内の特定ノードをプローブできる高度なトリガ作成機能
・ フルスピードで動作させながらデザイン内部の観測が可能
・ デバッグ結果をRTLソースやRTL構造ビューに重ね合わせて表示することも、波形ビューアで確認することも可能
・ デバイスの分割およびプランニング前にFPGAベースのASICプロトタイプへのデバッグ・ポイントの設定が可能
図4．ハイブリッド・プロトタイピング・ソリューション
使いやすい統合型のソフトウェア・フロー
高度なデバッグ機能
まとめ
Technology Update高性能 FPGA ベースのプロトタイピングでソフトウェア開発期間を短縮
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ARCプロセッサを使用した完全なオーディオ・ソリューション
シノプシス シニア・プロダクト・マーケティング・マネージャ Henk Hamoen
コンシューマ向けオーディオ製品用の高品質なオーディオ・ソリューションを設計する上で、ソフトウェアが果たす役割はますます大きくなっています。シノプシスのSoundWaveオーディオ・サブシステムには、オーディオ処理用の認証取得済みコーデックが含まれており、機器開発に多くの利点をもたらします。このSoundWaveオーディオ・サブシステムの主な特長について、シノプシスのシニア・プロダクト・マーケティング・マネージャ、Henk Hamoenがご紹介します。
ネットワーク時代のオーディオ機器
オーディオ処理に必要なハードウェアとソフトウェア
一般的な利用シナリオ
オーディオ処理をインプリメントするには、まずシングルコアまたはデュアルコアのオーディオ・プロセッサ、A/DコンバータIP、デジタル・インターフェイスなどのIPを含むハードウェア・プラットフォームから構築します。コーデックやポストプロセッシングはソフトウェアでインプリメントしてオーディオ・プロセッサで実行し、これらをソフトウェア・デバイス・ドライバを利用して各種インターフェイスに接続します。
ハードウェア・プラットフォーム、および基本的なオーディオ機能、コーデック、ドライバなどのソフトウェア・ライブラリを含めたすべてのビルディング・ブロックが揃ったら、設計チームはコンシューマの複雑な利用シナリオに応じた高度なオーディオ機能を実現するソリューションを開発することになります。
オーディオ再生言うまでもなく、オーディオ・システムの機能として最も基本的なのは、オーディオ・ファイルの再生です。図1は、MP3やFLACなど各種ファイル・フォーマットのオーディオ再生をサポートするためのソフトウェアとハードウェアのインテグレーション方法を示したものです。このサブシステムは、ファイルをデコードして必要なポストプロセッシングを実行し、音量、低域、高域を調整してからアナログ・ヘッドフォンとS/PDIFデジタル出力へ同時に信号を出力します。
デジタル・テレビ : 複数チャンネルの同時視聴 / 録画次は、もう少し複雑な利用モデルの例として、ある番組を視聴しながら別のチャンネルを録画できるサブシステムの開発について見てみましょう。
図2（P8参照）は、2つのストリームを入力し、並列にデコードしてからダウンミックスを実行する機能をハードウェアとソフトウェアの組み合わせで実現する方法を示しています。あるチャンネルを視聴しながら別のチャンネルの番組をデコード、ダウンミックス、エンコードして、録画用のハードディスクへストリーミングします。
ポストプロセッシング : 高度な音量レベル調整3つ目の利用シナリオとして、ユーザーにより快適なオーディオ体験を提供する高度なポストプロセッシングについて説明します。
テレビ番組を視聴していると、チャンネルを切り替えた時や、同じチャンネルでも番組とCMが切り替わる時に音量が大きく変化して不便に思うこと
調査会社のDatamonitor社によると、世界のコンシューマ・エレクトロニクス市場の市場規模は総額2500億米ドルで、そのうち90%以上をオーディオ・ビジュアル（AV）関連機器が占めています。この機器市場で最も重要なのが、オーディオ処理テクノロジです。CDプレーヤ、Hi-Fiシステム、サウンド・バー、車載インフォテイメント・システム、携帯型オーディオ・プレーヤ、メディア・プレーヤなど高い音質が求められる機器もあれば、デジタル・テレビ、ホーム・シアター・システム、DVD/Blu-ray Disc™プレーヤ、タブレットのように優れた画質と音質が求められる機器もあります。いずれにせよ、消費者はこれらすべての機器において優れた音質を求めています。
最近のコンシューマ向けオーディオ製品では、オーディオ入出力やネットワーク・インターフェイスなどの接続性に対する要求も高まっています。マイク入力、ライン入出力、S/PDIF、スピーカ、ヘッドフォンなどのインターフェイスはほとんどの機器で必須ですが、それ以外にもインターネットからのストリーミング・オーディオ再生、USBメモリーからの音楽再生、Blu-ray DiscのHDオーディオ再生、そしてデジタル・テレビでは複数チャンネルの放送音声の受信など、サポートすべきインターフェイスの数はどんどん増えています。
高い音質を備えたオーディオ製品の市場規模はこれまで以上に拡大していますが、インターフェイスの複雑化および音質に対する要求レベルの高まりにより、システムオンチップ（SoC）設計チームはオーディオ製品向けチップを低コストで早期市場投入できる新しい手段を模索しています。
一口にオーディオ処理といっても、そこには（1）各種ソフトウェア・コーデックを利用したエンコード / デコード、（2）ボリューム、サラウンド・バランス、イコライザ、低域 / 高域強調といった定番のオーディオ機能、（3）大手音響ラボの独自アルゴリズムを利用した高度なオーディオ・ポストプロセッシングなど多くの処理が含まれます。
オーディオ・コーデック（およびそのファイル・フォーマット）には多くの種類がありますが、音質を最大限に維持しながらデータ・サイズをなるべく小さくし、保存に必要なストレージ容量と転送に必要な帯域幅を最小限に抑えるという基本的な目的はどれも同じです。コンシューマ向け機器では MP3、FLAC、AAC-LC、Ogg /Vorbis、WMA、Dolby Digital Plus、DTS-HD Master Audio™といった代表的なコーデックをはじめ、多くのコーデックをサポートする必要があります。
デコードが完了したら、オーディオ・ポストプロセッシングによって音質をさらに改善します。ポストプロセッシングでは、2.0チャネルのステレオ・ソースから5.1チャネルのサラウンド・サウンドを生成し、フロント・スピーカ2台、リア・スピーカ2台、センター・スピーカ1台、LFE（Low Frequency Effects）再生用のサブウーファー１台（0.1ch）の計6台のスピーカを使って音声を再生できます。Dolby® Laboratories社やDTS®社などの革新的な音響ラボは、ユーザーにより良いオーディオ体験を提供すべく独自のアルゴリズムや規格の開発に取り組んでいます。
図1. オーディオ再生の流れ
ファイル :楽曲A.MP3楽曲B.MP3楽曲C.FLAC
デコード2ch
ポストプロセッシング :サンプリング・レート
低域高域音量…
2ch48kHz
2ch48kHz
DAC
S/PDIF
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What's New in DesignWare IP?
VirtualizerSystemC/TLMベースのバーチャル・プロトタイプ
ハードウェア完成前にソフトウェア開発を開始
HAPSシステムFPGAベースのASICプロトタイプ
実機とほぼ同等の速度でHW/SW動作をバリデーション
データ交換
AMBA®
UMRBus
汎用割り込みコントローラ
Cortex™-A15MPCore™
Cortex-A7MPCore
L2キャッシュ・コントローラ
インターコネクト
UARTGPIORTC
タイマ
ウォッチドッグインターフェイス
組み込みメモリー
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カラー LCDコントローラ
キーボード/マウス
インターフェイス
DesignWareUSB 3.0
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