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UltraScale アーキテクチャ SelectIO リソース
ユーザー ガイド
UG571 (v1.12) 2019 年 8 月 28 日
この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、 この文書の改訂履歴を示します。
日付 バージョ ン 内容
2019 年 8 月 28 日 1.12 第 1 章: 「UltraScale アーキテクチャの概要」 の第 5 パラグラフを更新。 「I/O タイルの概
要」 を更新。 表 1-48 に DQS_BIAS を追加。
第 2 章: 「VARIABLE モード」 に遅延比レジスタに関する注記を追加。 表 2-22 の
TX_CNTVALUEIN[8:0] の説明に VT 補正に関する注記を追加。 表 2-26 の
CNTVALUEIN[8:0] の説明に VT 補正を使用した遅延の変更に関する注記を追加。
付録 B: 「参考資料」 に 『Zynq UltraScale+ RFSoC 製品データシート : 概要』 (DS889) を追加。
2019 年 7 月 2 日 1.11 第 1 章 「SelectIO インターフェイス リ ソース」。 「DQS_BIAS」 の N 側と P 側を更新。
表 1-75 に LVDS_PRE_EMPHASIS および EQUALIZATION 属性を追加し、Vivado® Design
Suite バージ ョ ン 2019.1.1 でのこれらの属性について説明。
第 2 章 「SelectIO インターフェイス ロジッ ク リ ソース」。 表 2-11、 表 2-15、 表 2-24、 お
よび表 2-26 の CE ポート と CE および LOAD ポートに注記を追加。 表 2-23 の
TX_DELAY_VALUE 属性の COUNT モードを更新。 図 2-29 の I/O を更新。 「DQS_BIAS」
を更新。 「レシーバーのセッ ト アップ」 を更新。 図 2-29 の見出しを更新。
2019 年 1 月 16 日 1.10 第 1 章 「SelectIO インターフェイス リ ソース」。 「LVDS および LVDS_25」 を更新。
第 2 章 「SelectIO インターフェイス ロジッ ク リ ソース」。 コンポーネン ト プリ ミ ティブ
のポートの説明を変更。 168 ページの COUNT モード リセッ ト シーケンスから
IDELAYCTRL の基準クロ ッ クを削除。 「 リセッ トの リ リース」 で、 EN_VTC を
IDELAY/ODELAY に適用。 「ネイティブ入力遅延タイプの使用」 で、 EN_VTC を
RXTX_BITSLICE に適用するこ とを明確化。 表 2-25 で、
IS_CLK_INVERTED/IS_RST_DLY_INVERTED 属性を修正。 8 タ ップを 大と して、 遅延
を 1 ~ 8 タ ップに変更できるこ とを明確化。
2018 年 6 月 12 日 1.9 第 1 章 「SelectIO インターフェイス リ ソース」。 「DQS_BIAS」 を更新。 Vivado® Design
Suite 2018.1 から、 DQS_BIAS 属性はセルではなくポートに設定する必要があ り ます。 ド
ラ イバーとレシーバーが同じ電圧レベルでなければならないという注記を追加。 表 1-48
に 後の行 (OUTPUT_IMPEDANCE) を追加。 図 2-20 「COUNT モードにおける高速変
更」 を削除。
第 2 章 「SelectIO インターフェイス ロジッ ク リ ソース」。 表 2-4 を更新。 表 2-39 ~
表 2-61 の予約ビッ ト とデフォルト値をわかりやすく変更。
第 3 章 「HD I/O リ ソース」。 見出し 「ZHOLD」 を追加。 「DDR 出力 (ODDRE1)」 を更新。
UltraScale アーキテクチャ SelectIO リソース 2UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
2018 年 2 月 7 日 1.8 第 2 章で、 BITSLICE と波形情報を更新。 図 2-2、 図 2-12、 図 2-13、 図 2-15 および
図 2-20 を変更。 図 2-20 の RXTX_BITSLICE を ISERDES に変更。 COUNT モードにおけ
る高速変更の情報と図 2-22 を追加。 図 2-20 および図 2-25 を更新。 図 2-37、 図 2-40、 お
よび図 2-41 を更新。表 2-18 の値と説明を変更。「コンポーネン ト モードのリセッ ト シー
ケンス」 を更新。 表 2-19 「I/O バンクによる双方向サポート 」 を追加。 300 ページの注意
と 301 ページのヒン ト を更新。 309 ページの注意を更新。 表 2-22 でポート RX_RST、FIFO_RD_EN および TX_RST を更新。 表 2-22 で属性 RX_REFCLK_FREQUENCY と TX_REFCLK_FREQUENCY を更新。表 2-24 でポート RST を更新。表 2-26 でポート RST を更新。 表 2-28 でポート RST を更新。 表 2-29 で属性 REFCLK_FREQUENCY を更新。
表 2-30 「BITSLICE_CONTROL のポート 」 で REFCLK ポート を更新。 表 2-31「BITSLICE_CONTROL の属性」 で REFCLK_SRC 属性を更新。 表 2-38 でポート RIU_WR_EN を更新。 表 2-40、 表 2-58、 および表 2-60 を更新。
2017 年 7 月 28 日 1.7 資料全体を UltraScale™ および UltraScale+™ デバイス向けに更新。 複数のビッ ト スライ
スの属性表に SIM_DEVICE 属性を追加。
第 2 章: BITSLICE_0 の制限事項を含め、 全体的に説明を明確化。 コンポーネン ト プリ ミ
ティブおよびネイティブ プリ ミ ティブで変更を繰り返す必要がある場合の遅延ラインの
手順を更新。 コンポーネン ト プリ ミ ティブのポートの説明と属性を更新。 ネイティブ プ
リ ミ ティブのポートの説明と属性を更新。
表 2-2 に IS_C_INVERTED、 IS_CB_INVERTED を追加。 表 2-4 に IS_D1_INVERTED、
IS_D2_INVERTED を追加。 レイテンシを説明するための波形を追加 (図 2-12、 図 2-13)。
CLK_B の説明を更新 (表 2-6)。 IS_CLK_INVERTED、 IS_CLK_B_INVERTED、
IS_RST_INVERTED および SIM_DEVICE を追加 (表 2-7)。OSERDES のレイテンシを追加
(図 2-14)。 表 2-9 の T の説明を更新。 IS_CLK_INVERTED、 IS_CLKDIV_INVERTED、
IS_RST_INVERTED、 および SIM_DEVICE を追加 (表 2-10)。 「IDELAYE3」 のセクシ ョ ン
で TIME モードの場合の REFCLK_FREQUENCY の要件を更新。 RST、 EN_VTC、
DELAY_VALUE、および DELAY_FORMAT の説明を更新 (表 2-12)。SIM_DEVICE を追加
(表 2-12)。 遅延の手順で変更を繰り返す必要がある場合の VARIABLE および
VAR_LOAD の変更方法を追加 (IDELAY、 ODELAY、 および 「ネイティブ入力遅延タイ
プの使用」 の DELAY_TYPE の説明)。 RST および EN_VTC の説明を更新 (表 2-15)。
UltraScale+ デバイスの DELAY_VALUE を更新 (表 2-16)。 SIM_DEVICE を追加 (表 2-16)。
VARIABLE モードの波形に変更を繰り返す場合の波形を追加 (図 2-24)。 表 2-18 を追加。
「コンポーネン ト モードのリセッ ト シーケンス」 から DELAY_TYPE = FIXED を削除。
図 2-26 に 1 つの MMCM ク ロ ッ クからの BUFGCE_DIV を使用する場合を追加。 クロ ッ
ク出力に関する MMCM の説明と図 2-27 を追加。 「ニブル内でのネイティブ モード と非
ネイティブ モードの I/O の混在」 の REFCLK_FREQUENCY の要件を更新。
RX_BITSLICE (図 2-37、図 2-38) および TX_BITSLICE (図 2-40、図 2-41) のレイテンシの
波形を追加。 図 2-42 に変更を繰り返す場合の波形を追加。 表 2-23 の説明を更新し、
TX_OUTPUT_PHASE_90 の制限事項を追加。 表 2-23 に UltraScale+ デバイスの値と
SIM_DEVICE を追加。 表 2-25 に UltraScale+ デバイスの値を追加。 表 2-25 に
SIM_DEVICE を追加。 表 2-26 の T、 TBYTE_IN の説明を更新。 表 2-27 に UltraScale+ デ
バイスの値を追加。 表 2-27 に TX_OUTPUT_PHASE_90 の制限事項を追加。
TX_BITSLICE_TRI のレイテンシの図 (図 2-56、図 2-57) を追加。表 2-29 に UltraScale+ デ
バイスの値および TX_OUTPUT_PHASE_90 の制限事項を追加。 SIM_DEVICE を追加
(表 2-29、 表 2-31)。 リセッ ト シーケンス中のス ト ローブ信号の動作を強調表示 (図 2-60
のよ うにリセッ トに保持するかビッ ト ス リ ップを使用)。 複数バンクにまたがるインター
フェイスおよび 1 つのバンクで複数のインターフェイスを使用する場合のネイティブ
モードのブリ ングアップを追加。 表 2-23 に SIM_DEVICE を追加。 RIU レジスタ 0x37、
0x38、 および 0x39 を追加 (表 2-58、 表 2-59、 および表 2-60)。
日付 バージョ ン 内容
UltraScale アーキテクチャ SelectIO リソース 3UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
2016 年 10 月 25 日 1.6 第 1 章: 「HP I/O バンクでのみ使用可能な DCI」 を更新。 「I/O バンクにおけるキャ リブ
レーシ ョ ンなしの終端」、 「IBUF_IBUFDISABLE」、 「IBUF_INTERMDISABLE」、
「IBUFDS_DIFF_OUT_IBUFDISABLE」、 「IBUFDS_DIFF_OUT_INTERMDISABLE」 など
セクシ ョ ンを更新。
第 2 章: 内容を明確にするためにすべて書き換え。 「コンポーネン ト プリ ミ ティブ」 の
IDELAY_CTRL を IDELAYCTRL に置き換え。 「ネイティブ プリ ミ ティブ」 を書き換え
て、 サブセクシ ョ ンを更新。 ポートの表 (表 2-22、 表 2-24、 表 2-26、 および表 2-30) に同
期クロ ッ ク ド メ インの列を追加。
注記: 第 2 章全体の構成が変更されたため、 前バージ ョ ンの図や表番号が変更および削除され、 本
改訂履歴の表の後続列の参照箇所は、 印刷されたバージ ョ ンでのみ有効とみなします。
第 3 章: 「HD I/O バンクの機能」 および 「HD I/O インターフェイス ロジッ ク」 を更新。
2015 年 11 月 24 日 1.5 Virtex® UltraScale+™ ファ ミ リ、 Kintex® UltraScale+ ファ ミ リ、 および Zynq®
UltraScale+ MPSoC を追加。
第 1 章: 「IBUFDS_DPHY」、 「OBUFDS_DPHY」、 および 「MIPI D-PHY」 セクシ ョ ンを追
加。 表 1-75 の OBUFDS_DPHY のスルー レート を更新。 表 1-77 の注記 5 に
MIPI_DPHY_DCI 規格の説明を追加。 表 1-78 の注記 6 に MIPI_DPHY_DCI 規格の説明を
追加し、 MIPI のスルー レート を FAST に変更。
第 2 章: 図 2-58、 図 2-68、 および図 2-69 を更新。
第 3 章 「HD I/O リ ソース」 および HD I/O に関するすべての説明を追加。
2015 年 11 月 3 日 1.4 注記: 表と図の番号は 1.4 バージ ョ ンでのみ有効です。
第 1 章: 「差動 I/O 規格における内部差動終端の動作」 を追加。
第 2 章: IDELAYE3 セクシ ョ ンの説明を更新。 表 2-11 および表 2-15 の RST ポートの説明
を更新。 表 2-18 および表 2-22 の Q[7:0] の説明を更新。 図 2-22 の DATAOUT の矢印の方
向を逆転。 図 2-34 に TX_RST を追加。 図 2-36 の入力を T_BYTE_IN から
T_BYTE_IN[3:0] に変更。表 2-26 および表 2-28 の RIU_VALID ピンの説明を更新。表 2-33
のバイパス 15:9 がサポート外となる。 コンポーネン ト モードのリセッ ト シーケンスを
更新。 ネイティブ モードのリセッ ト シーケンスを更新し、 ネイティブ モードの
BITSLICE シーケンスの図を削除。 図 2-12 の SDR モードで使用される OSERDES の図を
更新。 FIFO の説明を更新。 表 2-18、 表 2-20、 表 2-22、 表 2-24 の順番を図に合わせて変
更。 図 2-47 のデータ型を更新。 図 2-50 の BITSLICE の番号を更新。
2015 年 5 月 29 日 1.3 注記: 表と図の番号は 1.3 バージ ョ ンでのみ有効です。
第 1 章: 「SelectIO ピンの電源電」 セクシ ョ ンを更新。 「コンフ ィギュレーシ ョ ン中および
コンフ ィギュレーシ ョ ン後の I/O のステート 」 セクシ ョ ンを追加。 一部のバンクの固有
の DCI 要件を更新。 図 1-28 を差し替え。 「VREF および内部 VREF」 セクシ ョ ンを更新。
「 ト ランス ミ ッ ター プリエンファシスおよび LDS ト ランス ミ ッ ター プリエンファシス」
セクシ ョ ンを更新。 「DATA_RATE」 セクシ ョ ンを追加。 表 5-1 に注記 6 を追加。 表 1-52
および表 1-53 にスルー レート を追加。 表 1-55 を更新 (注記 4 と注記 5 を追加)。 表 1-56
を更新し、 表 1-57 を追加。 次の表の前のテキス トに説明を追加し、 各表を更新: 表 1-59、
表 1-61、 表 1-63、 表 1-65、 表 1-67、 表 1-69、 表 1-71、 表 1-73、 表 1-77。
第 2 章を全体的に書き換え (レジスタ インターフェイス ユニッ ト、 ビルト インキャ リブ
レーシ ョ ン (BISC)、 およびクロ ッキングの考察事項にセクシ ョ ンを追加)。
日付 バージョ ン 内容
UltraScale アーキテクチャ SelectIO リソース 4UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
2014 年 8 月 18 日 1.2 注記: 表と図の番号、 およびページ番号は 1.2 バージ ョ ンでのみ有効です。
SelectIO リ ソースの概要セクシ ョ ンおよび SelectIO プリ ミ ティブの下の IBUF_ANALOG
の説明を分かりやすく変更。 28 ページと 32 ページの分割終端 DCI の ODT に設定可能な
値から RTT_NONE を削除。 表 1-2 に注記 1 を追加。 HSUL_12 および DIFF_HSUL_12 の
説明を更新。 表 1-48 の HSUL_12 ODT の説明を変更。 表 1-52 および表 1-53 を移動。
表 1-55 に注記 3 を追加。
表 2-12 の REFCLK_FREQUENCY を更新。 表 2-17 の REFCLK を更新。 表 2-15 の DDR
モードを変更。 表 2-16 の REFCLK_FREQUENCY を更新。 表 2-8 で DDR の 2:1 の比率を
削除。 表 2-27 の CTRL_CLK を更新。 表 2-19 の REFCLK_FREQUENCY を更新。
日付 バージョ ン 内容
UltraScale アーキテクチャ SelectIO リソース 5UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
2014 年 5 月 8 日 1.1 注記: 表と図の番号は 1.1 バージ ョ ンでのみ有効です。 表 1-1 および注記 3 に機能を追加。 「前世代」 セ
クシ ョ ンとの相違点を訂正。 さまざまなセクシ ョ ンで OUTPUT_IMPEDANCE 属性に関する説明を明
確化。 DCIUpdateMode オプシ ョ ンのデフォルト値を ASREQUIRED に変更。 表 1-9 の下に例を追加。
IBUFDSE3 プリ ミティブおよび IOBUFDSE3 プリ ミティブから VREF 調整を削除。42 ページの SelectIO プリ ミティブに IBUF_ANALOG、 IOBUF_INTERMDISABLE、 および IBUFDS_DIFF_OUT_INTERMDISABLE を追加。 第 1 章の全体で、 IBUFG (クロッ ク入力バッファー ) を削除して図 1-18 を更新、 IBUFGDS (差動クロッ ク入力バッファー ) を削除して図 1-22 を更新、 およ
び IBUFGDS_DIFF_OUT (相補出力を備えた差動クロッ ク入力バッファー ) を削除して図 1-23 を更新。
次に示すセクシ ョ ンの説明、 図、 表を更新。 BUF_IBUFDISABLE、
IBUF_INTERMDISABLE、 IBUFE3、 IBUFDS_DIFF_OUT_IBUFDISABLE、
IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、 IBUFDSE3、 IOBUF_DCIEN、
IOBUFE3、 IOBUFDS、 IOBUFDS_DCIEN、 IOBUFDS_DIFF_OUT、
IOBUFDS_DIFF_OUT_DCIEN、 IOBUFDS_INTERMDISABLE、
IOBUFDS_DIFF_OUT_INTERMDISABLE、 IOBUFDSE3、 HPIO_VREF、
IBUF_LOW_PWR 属性、 Output Slew Rate 属性、 Differential Termination 属性、 Internal
VREF、 DQS_BIAS、 Transmitter Pre-Emphasis、 LVDS Transmitter Pre-Emphasis、 Receiver
EQUALIZATION、 LVDCI (Low-Voltage Digitally Controlled Impedance)、 HSLVDCI
(High-Speed LVDCI)、 HSTL (High-Speed Transceiver Logic)、 表 1-49、 表 1-50、 表 1-52、
表 1-53、 表 1-56、 および図 1-83。
IBUFDS_DIFF_OUT_IBUFDISABLE、 IOBUF_INTERMDISABLE、 Source Termination
Attribute (OUTPUT_IMPEDANCE)、 表 1-13、 表 1-14、 および VREF_CNTR を追加。
表 1-20、 表 1-21、 表 1-22、 表 1-24、 表 1-36、 表 1-37、 表 1-44、 表 1-45、 表 1-48、
表 1-51、 および表 1-78 の HP I/O バンク プリ ミ ティブに MEDIUM 属性を追加。 表 1-55
の列を変更。 127 ページに DQS_BIAS に関する説明を追加。 132 ページおよび表 A-1 を
含むその他の表で、 SUB_LVDS_25 を削除して SUB_LVDS に置き換え。 表 1-73 から属性
を削除。 同じバンク内で複数の I/O 規格を併用する場合の規則の説明を更新。 表 1-77 に
注記 3 と 4 を追加。 表 1-78 に注記 5 を追加。 第 2 章への変更の詳細は、 次のページに続
きます。
図 2-2 を更新。 IDELAYE3 および ODELAYE3 の説明を更新。 表 2-17、 表 2-1 を更新。
表 2-12、 表 2-16、 表 2-19、 および表 2-21 の DELAY_VALUE (DELAY_VALUE_EXT)、
DELAY_FORMAT、 および UPDATE_MODE に関する説明を分かりやすく変更。 表 2-7
で、 DATA_WIDTH の説明を更新。 表 2-5 の 「使用する SerDes 出力のデータ ビッ ト 」 を
更新。 表 2-16 および表 2-4 にタイプ列を追加。 表 2-28 で、 RIU_VALID ポートの説明と
ポート幅を更新し、 BIT_CTRL ポートの説明を更新。 表 2-27 で、 SERIAL_MODE の説
明、 READ_IDLE_COUNT[5:0] のデフォルト値、 ROUNDING_FACTOR のタイプ、
CTRL_CLK を更新し、 新規属性 (SELF_CALIBRATE、 IDLY_VT_TRACK、
ODLY_VT_TRACK、 QDLY_VT_TRACK、 および RXGATE_EXTEND) を追加。 図 2-24 を
更新。 表 2-18 から CLK_OUT ポート を削除し、 RX_BIT_CTRL_IN[39:0] ~
TX_BIT_CTRL_OUT[39:0] を更新。 表 2-19 の DELAY_VALUE、 REFCLK_FREQUENCY、
DATA_WIDTH の値を更新し、 UPDATE_MODE_EXT 属性を追加。 図 2-29 を更新。
表 2-20 で、 BITSLICE_CONTROL ポートの説明を更新。 表 2-21 の DELAY_VALUE、
REFCLK_FREQUENCY の値を更新し、 ENABLE_PRE_ EMPHASIS 属性を追加。
2013 年 12 月 10 日 1.0 初版
日付 バージョ ン 内容
UltraScale アーキテクチャ SelectIO リソース 6UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
UltraScale アーキテクチャ SelectIO リソース 7UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章: SelectIO インターフェイス リソースUltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
I/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
旧世代との違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
SelectIO テク ノ ロジ リ ソースの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
SelectIO インターフェイスの一般的なガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
HP I/O バンクでのみ使用可能な DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
I/O バンクにおけるキャ リブレーシ ョ ンなしの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
SelectIO インターフェイス プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
SelectIO インターフェイスの属性と制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
サポート される I/O 規格および終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
差動 I/O 規格における内部差動終端の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
同じバンク内で複数の I/O 規格を併用する場合の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
同時スイ ッチ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
第 2 章: SelectIO インターフェイス ロジック リソースバンクの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
コンポーネン ト プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
ネイティブ プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
第 3 章: HD I/O リソースHD I/O バンクの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
HD I/O バンクのリ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
HD I/O バンクの機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
HD I/O でサポート される規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
HD I/O インターフェイス ロジッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
付録 A: 同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン終端オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
付録 B: その他のリソースおよび法的通知ザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
ソ リ ューシ ョ ン センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
Documentation Navigator およびデザイン ハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
第 1 章
SelectIO インターフェイス リソース
UltraScale アーキテクチャの概要
ザイ リ ンクス UltraScale™ アーキテクチャは、 チップ上での効率的な配線とデータ処理だけでなく、 スマート プロ
セッシングによって数百ギガ ビッ ト /秒レベルのシステム性能を可能にする業界初の ASIC ク ラス アーキテクチャで
す。 UltraScale アーキテクチャ デバイスは、 次世代配線、 ASIC 方式のクロ ッキング、 3D-on-3D IC、 マルチプロセッ
サ SoC (MPSoC) テク ノ ロジ、 新しい消費電力低減機能など、 業界 先端をいく革新的な技術によって高帯域幅、 高
使用率の幅広いシステム要件に対応します。 これらのデバイスは多数の構築ブロッ クが共通となっているため、 異
なるプロセス ノード間や製品ファ ミ リ間での拡張性に優れ、 複数のプラ ッ ト フォームに渡るシステム レベルでの投
資を可能にします。
Virtex® UltraScale+™ デバイスは、 も高いシ リ アル I/O 帯域幅と信号処理帯域幅、 大のオンチップ メモ リ集積度
など、 FinFET ノードで 高の性能と統合性を提供します。 業界で 高性能を誇る FPGA ファ ミ リの Virtex
UltraScale+ デバイスは、 1Tb/s を超えるネッ ト ワークやデータセンターから、 完全統合型レーダー /早期警告システ
ムにいたるまで、 広範なアプリ ケーシ ョ ンに 適です。
Virtex UltraScale デバイスは、 シ リ アル I/O 帯域幅およびロジッ ク容量などにおいて、 20nm で 高の性能と統合性を
実現します。 20nm プロセス ノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネッ ト ワークから
大規模 ASIC のプロ ト タイピングやエミ ュレーシ ョ ンなどのアプリ ケーシ ョ ンに 適です。
Kintex® UltraScale+ デバイスは、 ト ランシーバー、 メモ リ インターフェイス ライン レート、 100G コネクティビティ
コアなどのハイエンド機能を備えるこ とで もコス ト効率の高いソ リ ューシ ョ ンを可能にし、 FinFET ノードで も
優れた価格/性能/ワ ッ トのバランスを提供します。 この 新のミ ッ ドレンジ ファ ミ リは、 パケッ ト処理と DSP を多
用する機能に 適である と同時に、 ワイヤレス MIMO 技術、 Nx100G ネッ ト ワーク、 データセンターなど広範なア
プリ ケーシ ョ ンにも対応します。
Kintex UltraScale デバイスは 20nm プロセスで 高の価格/性能/消費電力バランスを備え、 ミ ッ ドレンジ デバイスでは
大の信号処理帯域幅、 次世代ト ランシーバー、 および低コス ト パッケージなどの特長があ り、 性能と費用対効果
の 適な調和を図っています。 このファ ミ リは、 100G ネッ ト ワークやデータセンター アプリ ケーシ ョ ンでのパケッ
ト処理だけでなく、 次世代の医療用画像処理、 8k4k ビデオ、 ヘテロジニアスなワイヤレス インフラなどで必要と さ
れる DSP 性能を重視するアプリ ケーシ ョ ンにも 適です。
Zynq® UltraScale+ デバイスは、 64 ビッ トのプロセッサ スケーラビ リティを備え、 グラフ ィ ッ クス、 ビデオ、 波形、
パケッ ト処理にソフ トおよびハード エンジンの連携による リ アルタイム制御を提供します。 高度な解析が可能な
Arm® ベースのシステムと タスクのアクセラレーシ ョ ンが可能なオンチップ プログラマブル ロジッ クが統合されて
いるため、 5G ワイヤレス、 次世代 ADAS、 インダス ト リ アル IoT など広範なアプリ ケーシ ョ ンにおいて無限の可能
性を引き出すこ とができます。
このユーザー ガイ ドでは、 UltraScale アーキテクチャの SelectIO™ テク ノ ロジについて説明します。 UltraScale アー
キテクチャに関するその他の資料は、 ザイ リ ンクスのウェブサイ ト (japan.xilinx.com/ultrascale) から入手可能です。
UltraScale アーキテクチャ SelectIO リソース 8UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
I/O タイルの概要
UltraScale アーキテクチャには、 さまざまな I/O バンク タイプ (HP (High-Performance)、 HD (High-Density)、 および
HR (High-Range) I/O バンク ) があ り ます。
• HP I/O バンクは、 大 1.8V までの高速メモ リやその他のチップ間のインターフェイスに対する性能要件を満た
すよ うに設計されています。
• 一方、 HR I/O バンクは、 大 3.3V までの幅広い I/O 規格をサポートするよ うに設計されています。
• HD I/O バンクは、 低速インターフェイスをサポートするよ うに設計されています。
UltraScale デバイスには、 HP、 HD、 および HR I/O バンクのさまざまな組み合わせがあ り、 デバイスによってはサ
ポート されるバンク タイプが限られています。 『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890)
[参照 1] に、 すべてのデバイスのタイプ別のバンク数が記載されています。
• Kintex UltraScale および Virtex UltraScale ファ ミ リには、 対応するロジッ ク リ ソースを備えた HP
(High-Performance) I/O バンク と HR (High-Range) I/O バンクがあ り ます。
° 第 1 章 「SelectIO インターフェイス リ ソース」 では、 出力ド ライバー /入力レシーバーの電気的振舞につい
て説明し、 これらのデバイスで利用可能な一般的なインターフェイスの例を紹介します。
° 第 2 章 「SelectIO インターフェイス ロジッ ク リ ソース」 では、 これらのデバイスで利用可能な I/O ロジッ
ク リ ソースについて説明します。
° 上記章の MIPI (Mobile Industry Processor Interface) D-PHY または HD I/O に関する説明は、 これらのデバイス
に適用されません。
• Zynq UltraScale+、 Kintex UltraScale+、 および Virtex UltraScale+ ファ ミ リには、 MIPI D-PHY 機能および対応する
ロジッ ク リ ソースを備えた HP I/O バンクがあ り ます。 また、 これらのファ ミ リには、 対応するロジッ ク リ ソー
スを備えた HD (High-Density) I/O バンク もあ り ます。
° 第 1 章 「SelectIO インターフェイス リ ソース」 では、 出力ド ライバー /入力レシーバーの電気的振舞につい
て説明し、 HP I/O 対応のこれらのデバイスで利用可能な一般的なインターフェイスの例を紹介します。
° 第 2 章 「SelectIO インターフェイス ロジッ ク リ ソース」 では、 HP I/O 対応のこれらのデバイスで利用可能
な I/O ロジッ ク リ ソースについて説明します。
° 第 3 章 「HD I/O リ ソース」 では、 Zynq UltraScale+ デバイス、 Kintex UltraScale+ FPGA、 および一部の
Virtex UltraScale+ FPGA で利用可能な HD I/O の電気的および論理的機能について説明します。
° 上記章の HR I/O に関する説明は、 これらのデバイスに適用されません。
この章では、 上記の情報以外の HD I/O について言及しません。 HD I/O に関する情報は、 第 3 章 「HD I/O リ ソース」
でのみ説明します。
UltraScale アーキテクチャ SelectIO リソース 9UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
表 1-1 に、 HP および HR I/O バンクがサポートする機能の概要を示します。 これらのバンクの性能やその他の電気的
要件の詳細は、 各 UltraScale デバイスのデータシート [参照 2] を参照してください。
表 1-1: HR および HP I/O バンクがサポートする機能
機能 HP I/O バンク HR I/O バンク
3.3V I/O 規格(1) N/A サポート
2.5V I/O 規格(1) N/A サポート
1.8V I/O 規格(1) サポート サポート
1.5V I/O 規格(1) サポート サポート
1.35V I/O 規格(1) サポート サポート
1.2V I/O 規格(1) サポート サポート
1.0V POD I/O 規格 サポート N/A
LVDS シグナリ ング サポート (2) サポート
デジタル制御インピーダンス (DCI) および DCI カスケード接続 サポート N/A
内部 VREF サポート サポート
内部差動終端 (DIFF_TERM) サポート サポート
IDELAY サポート サポート
ODELAY サポート サポート
IDELAYCTRL サポート サポート
ISERDES サポート サポート
OSERDES サポート サポート
ト ランス ミ ッ ター プリエンファシス サポート サポート (3)
レシーバー イコライゼーシ ョ ン サポート サポート
レシーバー オフセッ ト制御 サポート 非サポート
レシーバー VREF スキャン サポート 非サポート
MIPI D-PHY
Virtex UltraScale+、
Kintex UltraScale+、 および
Zynq UltraScale+ デバイスで
サポート
非サポート
注記:1. 表 1-78 の 「I/O バンクのタイプ」 の列に、 各 I/O 規格に対する HP および HR I/O バンクでの使用可否を示してあ り ます。
2. LVDS は一般的に 2.5V の I/O 規格とみなされていますが、 HR および HP I/O バンクの両方でサポート されます。
3. HR I/O バンクでは LVDS プリエンファシスのみがサポート されています。
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第 1 章: SelectIO インターフェイス リソース
旧世代との違い
UltraScale デバイスは、 7 シ リーズ デバイス と同じ機能を数多くサポート していますが、 既存の機能に変更を加えた
ものがあるほか、 有用な新機能もいくつか追加されています。 新機能および変更内容は次のとおりです。
• 各 I/O バンクには 52 本の SelectIO インターフェイス ピンが含まれます。 一部のデバイスには、 26 本の SelectIO
ピンを含む HR I/O ミ ニバンクをいくつか持つものがあ り、 その各ミニバンクには専用の電源と VREF ピンが含
まれます。
ヒン ト : このユーザー ガイ ドの HR I/O バンクに関する記述は、 HR I/O ミ ニバンクにも適用されます。
• 擬似オープン ドレイン ロジッ ク規格 (POD) がサポート されています。
• 出力の直列終端制御が HP I/O バンクで利用可能なため、 シグナル インテグ リティが向上し、 ボード デザインが
容易になり ます。
• 内部 VREF レベル スキャンを利用できます (HP I/O バンクのみ)。 各バンクに 1 つずつ専用の外部 VREF ピンが用
意されています。
• HP I/O バンクでは DDR4 規格に、 HP/HR I/O バンクでは LVDS TX 規格に、 それぞれ対応するプリエンファシス
が利用できます。 プ リエンファシスによ り、 シンボル間干渉を低減し、 伝送ライン損失の影響を 小限にでき
ます。
• HP I/O バンクの VREF ベースのレシーバーと HP/HR I/O バンクの差動レシーバーでリニア イコラ イゼーシ ョ ン
を利用できるため、 伝送チャネルを介した高周波数の損失を補正できます。
• 一部の I/O 規格に対応するレシーバー オフセッ ト キャンセレーシ ョ ンが利用できるため、 プロセスにばらつき
が存在してもそれらを調整できます (HP I/O バンクのみ)。
• デジタル制御インピーダンス (DCI) は HP I/O バンクでのみ利用できます。 DCI は各バンクに 1 つの基準抵抗し
か使用しません。 VRP ピンは 240Ω の抵抗でグランドに接続します。 ド ラ イバー終端または入力終端の値は、
それぞれ OUTPUT_IMPEDANCE 属性とオンダイ終端 (ODT) 属性によって決定します。
• VCCAUX_IO は 1.8V の公称電圧レベルのみをサポート しています。
• スルーレート を指定する SLEW 値と して MEDIUM が HP I/O バンクでサポート されています。
• DCITERMDISABLE ポートによ り HP I/O バンクの DCI および non-DCI の両オンダイ入力終端機能を制御できます。
• 適用できる場合、 IBUFDISABLE をアサートするこ とによ り インターコネク ト ロジッ クへの入力が 0 になり ま
す。 これは、 7 シ リーズ デバイスで IBUFDISABLE をアサート した場合に 1 になるのとは異なっています。
• ビッ ト スライスは、 コンポーネン ト モード プリ ミ ティブの機能の置き換えや強化を効果的に実現する物理層
(PHY) ブロ ッ クです。 UltraScale デバイスの PHY ブロ ッ クは、 タイ ミ ングをよ り厳密に制御し、 よ り高いデータ
レートでの受信を実現する新機能を提供します。 第 2 章の 「ネイティブ プリ ミ ティブ」 を参照して ください。
• MIPI D-PHY ト ランス ミ ッ ターおよびレシーバー機能は、 Virtex UltraScale+、 Kintex UltraScale+、 および Zynq
UltraScale+ デバイスに固有の HP I/O でサポート されています。
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第 1 章: SelectIO インターフェイス リソース
SelectIO テク ノロジ リソースの概要
すべての UltraScale FPGA は、 コンフ ィギュレーシ ョ ン可能な SelectIO インターフェイス ド ラ イバーとレシーバーを
備え、 さまざまな標準インターフェイスに対応しています。 その充実した機能セッ トには、 出力駆動能力およびス
ルー レートのプログラマブル制御、 DCI (デジタル制御インピーダンス) を用いたオンチップ終端、 内部基準電圧
(INTERNAL_VREF) の生成機能などがあ り ます。
重要: HR I/O バンクには DCI 機能があ り ません。 したがって、 このユーザー ガイ ドの DCI に関する記述はいずれも
HR I/O バンクには適用されません。
若干の例外はあり ますが、各 I/O バンクには 52 本の SelectIO ピンがあり、その内の 48 本のピンがシングルエンドおよ
び差動 I/O 規格の両方をインプリ メン トできます。 多目的 VRP ピンを含む残りの 4 本のピンがシングルエンド (専用)
IOB とな り ます。 すべての SelectIO リ ソースには入力、 出力、 およびト ライステートのド ライバーが含まれます。
SelectIO ピンは、 シングルエンドおよび差動のさまざまな I/O 規格に合わせて構成できます。
• たとえば、 シングルエンド I/O 規格には、 LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL、 および POD などがあ り
ます。
• 差動 I/O 規格には、 LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、 および SUB_LVDS
と、 差動の HSTL、 POD、 HSUL、 および SSTL などがあ り ます。
各バンクの多目的 VRP ピンを VRP ピンと して使用しない場合、 このピンはシングルエンド I/O 規格に対してのみ使
用できます。 図 1-1 に、 シングルエンド (専用) HP I/O ブロ ッ ク (IOB) と内部ロジッ クおよびデバイス パッ ドへの接
続を示します。 図 1-2 は、 標準 HP IOB です。 図 1-3 にシングルエンド (専用) HR IOB を示します。 図 1-4 は、 標準
HR IOB です。 図 1-5 は、 バンク内のシングルエンド IOB の相対位置を示します。 設定されない場合、 I/O ド ラ イ
バーはト ライステートになり、 I/O レシーバーは弱いプルダウンが付きます。
各 IOB には、 シ リ アライズ、 デシ リアライズ、 信号遅延、 クロ ッ ク、 データ、 およびト ライステート制御に対応す
る入力および出力リ ソースを含み、 IOB 用のレジスタ格納を担う ビッ ト スライス コンポーネン トへの直接接続があ
り ます。 ビッ ト スライス コンポーネン トは、 IDELAY、 ODELAY、 ISERDES、 OSERDES、 および入力/出力レジス
タの各コンポーネン ト モードで使用できます。 また、 ビッ ト スライス コンポーネン トは、 RX_BITSLICE (入力)、
TX_BITSLICE (出力)、 および RXTX_BITSLICE (双方向) コンポーネン ト と してよ り細かいレベルで使用するこ と も
でき、 これらすべてのビッ ト スライス機能を 1 つのインターフェイスに含めるこ とができます。 詳細は、 第 2 章
「SelectIO インターフェイス ロジッ ク リ ソース」 を参照して ください。
UltraScale アーキテクチャ SelectIO リソース 12UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-1
図 1-1: シングルエンド (専用) HP IOB 接続図
PAD
O
T
I
PADOUT
DCITERMDISABLE
IBUFDISABLE
T
IBUFDISABLE
X16145-080216
UltraScale アーキテクチャ SelectIO リソース 13UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-2
図 1-2: 標準 HP IOB 接続図
OUTB DIFFOUT PADOUT DIFFIN
DIFF_IN_P
DIFF_IN_N
DIFFINBUF
AOUT
BOUT
DIFFOUTBUF
IOB Boundary
O
T
I
OUT
DCITERMDISABLE
IBUFDISABLE
T
IBUFDISABLE
PAD
X16060-022216
UltraScale アーキテクチャ SelectIO リソース 14UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-3
図 1-3: シングルエンド (専用) HR IOB 接続図
PAD
O
T
T
IBUFDISABLE
I
PADOUT
INTERMDISABLE
INTERMDISABLE
IBUFDISABLE
X16061-081716
UltraScale アーキテクチャ SelectIO リソース 15UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-4
図 1-4: 標準 HR IOB 接続図
OUTB DIFFOUT PADOUT DIFFIN
DIFF_IN_P
DIFF_IN_N
DIFFINBUF
AOUT
BOUT
DIFFOUTBUF
IOB Boundary
O
T
I
OUT
INTERMDISABLE
IBUFDISABLE
T
PAD
IBUFDISABLEINTERMDISABLE
X16062-022216
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第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-5
図 1-5: HR または HP I/O バンク内におけるシングルエンド I/O の相対位置
HP and HR I/O Banks
Single-ended I/O
Dual purpose VRP
(HP I/O banks only)
X16063-022216
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第 1 章: SelectIO インターフェイス リソース
SelectIO インターフェイスの一般的なガイド ライン
このセクシ ョ ンでは、 UltraScale デバイスの SelectIO リ ソースを使用して設計する場合の一般的なガイ ド ラインにつ
いて説明します。
I/O バンクの規則
多くの I/O バンクは 52 個の IOB で構成され、 HR I/O ミ ニバンクは 26 個の IOB で構成されます。 バンクの数はデバ
イス サイズおよびパッケージのピン配置によ り異な り ます。 各デバイス別の総 I/O バンク数は、 『UltraScale アーキ
テクチャおよび製品データシート : 概要』 (DS890) [参照 1] に記載されています。 図 1-6 に、 標準的なフロアプランの
例を示します。 『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG575) および
『Zynq UltraScale+ デバイス パッケージおよびピン配置ユーザー ガイ ド』 (UG1075) [参照 3] には、 デバイス /パッケー
ジの各組み合わせに対する I/O バンクの情報が記載されています。
X-Ref Target - Figure 1-6
図 1-6: I/O バンクの例
Bank 72
52
HP I/Os
Bank 71
52
HP I/Os
Bank 70
52
HP I/Os
Bank 69
52
HP I/Os
Bank 68
52
HP I/Os
Bank 67
52
HP I/Os
Bank 66
52
HP I/Os
Bank 48
52
HP I/Os
Bank 47
52
HP I/Os
Bank 46
52
HP I/Os
Bank 45
52
HP I/Os
Bank 44
52
HP I/Os
Bank 65
52
HR I/Os
Bank 84
26 HR I/Os
Bank 94
26 HR I/Os
X16064-121018
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第 1 章: SelectIO インターフェイス リソース
SelectIO ピンの電源電圧
VCCO
VCCO は、 I/O 回路の主電源です。 表 1-77 の VCCO (V) の列に、 サポート される各 I/O 規格の VCCO 要件を記載してお
り、 入力、 出力およびオプシ ョ ンの内部差動終端回路に対する VCCO 要件を示しています。
ある HP I/O バンクの VCCO ピンはすべて、 ボード上の同じ外部電圧に接続する必要があ り ます。 その結果、 その I/O
バンク内の全 I/O が同じ VCCO レベルを共有します。 VCCO 電圧は、 I/O バンクに割り当てられた I/O 規格の要件を満
たす必要があ り ます。
注意: VCCO 電圧が適切でない場合には、 機能不全やデバイスの損傷を招く可能性があ り ます。
HR I/O バンクでは、 I/O 規格の電圧要件が 1.8V 以下の場合に、 2.5V 以上の VCCO 電圧が加えられる と、 デバイスは
自動的に過電圧保護モードに移行します。 正しい VCCO 電圧レベルでデバイスを リ コンフ ィギュレーシ ョ ンする と、
通常動作が回復します。
VREF
差動入力バッファーを伴うシングルエンド I/O 規格には、 入力基準電圧 (VREF) が必要です。 I/O バンク内で VREF が
必要な場合は、 専用の VREF ピンを VREF 電源入力 (外部) と して使用するか、 内部で生成される VREF
(INTERNAL_VREF または VREF スキャン (HP I/O バンクのみ)) を使用できます。 INTERNAL_VREF 制約によって、
内部生成された基準電圧を使用可能にできます。 この制約の詳細は、 59 ページの 「SelectIO インターフェイスの属
性と制約」 を参照してください。
重要: 入力 I/O 規格に入力基準電圧要件があ り、内部で生成される VREF (INTERNAL_VREF または VREF スキャン) を
使用するバンクでは、 500Ω 抵抗または 1KΩ 抵抗を使用して専用の VREF ピンを GND に接続します。
I/O 規格に入力基準電圧要件がないバンクでは、専用の VREF ピンを (500Ω 抵抗または 1KΩ 抵抗を使用して) GND に
接続するか、 フロートのままにします。
内部 VREF スキャン機能は HP I/O バンクで利用可能で、 プロセスのばらつきやシステム条件を考慮できます。
VCCAUX
補助グローバル電源レール (VCCAUX) は、 主にデバイス内にあるさまざまなブロッ クのインターコネク ト ロジッ ク
の電源と して使用されます。 一部の I/O 規格では I/O バンク内の入力バッファー回路の電源と しても使用します。
1.8V 以下のシングルエンド I/O 規格の一部、 および 2.5V 規格 (HR I/O バンクのみ) の一部がこれに該当します。 さ ら
に VCCAUX レールは、 ほとんどの差動 VREF I/O 規格に使用される差動入力バッファー回路にも供給されます。
パワーオンおよびパワーオフ シーケンスなどの電源供給要件の詳細は、 UltraScal デバイスのデータシート [参照 2]
を参照してください。
VCCAUX_IO
補助 I/O 電源レール (VCCAUX_IO) は、 I/O 回路の電源と して使用されます。 VCCAUX_IO には 1.8V 電源のみを供給する
必要があ り ます。
VCCINT_IO
I/O バンクの内部電源電圧です。 VCCINT 電源レールに接続します。
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第 1 章: SelectIO インターフェイス リソース
コンフ ィギュレーシ ョ ン中およびコンフ ィギュレーシ ョ ン後の I/O のステート
UltraScale デバイスには、 I/O バンク 0 の中にコンフ ィギュレーシ ョ ン機能専用のピンがあ り ます。 その他、 バンク
65 (多目的コンフ ィギュレーシ ョ ン バンク ) の中には多目的 (汎用) ピンと呼ばれる I/O ピンがあ り、 コンフ ィギュ
レーシ ョ ンに使用でき、 コンフ ィギュレーシ ョ ン完了後にプログラム可能な I/O ピンへ切り替わり ます。 また、 複数
の SLR (Super Logic Region) を持つデバイスのコンフ ィギュレーシ ョ ン時、 バンク 60 およびバンク 70 内のピンには、
多目的ピンと同様の制約があ り ます。 これらはコンフ ィギュレーシ ョ ン バンクではあ り ませんが、 これらのバンク
に対する制約が必要になり ます。
コンフ ィギュレーシ ョ ン時、 I/O ド ラ イバーは、 コンフ ィギュレーシ ョ ンに使用されるバンク (バンク 0 およびバン
ク 65)、 および前述した複数の SLR を持つデバイスのバンク 60 とバンク 70 を除き、 すべてのバンクで ト ライステー
トになり ます。 コンフ ィギュレーシ ョ ン時 (アプリ ケーシ ョ ン設定に置き換えられるまで)、 すべての HP I/O バンク
は、 デフォルトの IOSTANDARD = LVCMOS18、 SLEW = FAST、 および DRIVE = 12mA の設定を使用します。 それに
対応する HR I/O バンクの設定は、 IOSTANDARD = LVCMOS25、 SLEW = FAST、 および DRIVE = 12mA です。 コン
フ ィギュレーシ ョ ン後、 未コンフ ィギュレーシ ョ ンの I/O にはト ライステートのド ライバーが含まれ、 パッ ドは弱い
プルダウンが付きます。
バンク 65 (全デバイス) およびバンク 70 (複数の SLR を持つデバイスのみ) が HR I/O バンクであ り、 1.8V 以下の
VCCO 要件で設定されているデバイスでは、 インターコネク ト ロジッ クへの入力が 0 に接続されているかフロート状
態で、 コンフ ィギュレーシ ョ ン電圧が 2.5V 以上の場合、 コンフ ィギュレーシ ョ ン時にその入力が 0-1-0 に遷移する
可能性があ り ます。詳細は、 『UltraScale アーキテクチャ コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG570) [参照 4]
を参照してください。
複数の SLR を持つ UltraScale デバイス (UltraScale+ デバイスは除く ) では、 コンフ ィギュレーシ ョ ン シーケンス (電源
投入から INIT_B コンフ ィギュレーシ ョ ン信号がアサート されるまで) の間、 スレーブ SLR 内の I/O に対して一時的に
弱いプルアップを有効にできます。 これによって、 一部のボードではスレーブ SLR の I/O で 0-1-0 の遷移が発生して
しま う こ とがあ り ます。 コンフ ィギュレーシ ョ ン中にスレーブ SLR の I/O ピンで 0-1-0 の遷移が発生する場合、 これ
らの I/O ピンをマスター SLR の I/O に接続するか、 ピンに 1kΩ 以上の外部プルダウンを接続するこ とを推奨します。
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第 1 章: SelectIO インターフェイス リソース
HP I/O バンクでのみ使用可能な DCI
概要
デバイスのフッ トプ リ ン トが増加し、 システム ク ロ ッ クが高速化するにつれ、 PC ボードのデザインおよび製造はさ
らに困難になり ます。 エッジ レートが高速になっているため、 シグナル インテグ リティを維持するこ とが重要な課
題となり ます。 PC ボード ト レースを適切に終端接続して、 反射およびリ ンギングを防ぐ必要があ り ます。
従来型のト レース終端方法では、 出力/入力に抵抗を追加してレシーバー /ド ラ イバー インピーダンス と ト レース イ
ンピーダンスを整合させます。 ただし、 デバイスの I/O 数が増加した場合、 デバイス ピン付近に抵抗を追加する と
ボード面積と コンポーネン ト数が増加し、 物理的にこの方法を使用できない場合があ り ます。 そこでザイ リ ンクス
は、 デジタル制御インピーダンス (DCI) テク ノ ロジを開発し、 これらの問題を克服してシグナル インテグ リティを
実現しました。
I/O 規格に応じて DCI は、 ド ライバーの出力インピーダンスを調整するか、 レシーバーに並列終端を追加し、 伝送ラ
インの特性インピーダンスを正確に整合させます。 DCI はこれらのインピーダンスを I/O 内で能動的に調整し、 VRP
ピンに接続された外部の高精度基準抵抗を 1 つキャ リブレーシ ョ ンします。 これによって、 プロセスによる I/O イン
ピーダンスの変化が調整されます。 さ らに、 温度や電源電圧に対しても連続的にインピーダンスを調整します。 多
くのデザインでは、 複数の DCI 基準 VRP ピンを使用する必要があ り ます。 この場合、 各 VRP ピンに固有の基準抵
抗が必要です。
重要: すべての DCI I/O 規格について、 外部基準抵抗 (RVRP) は 240Ω にする必要があ り ます。
並列終端を伴う I/O 規格の場合、 DCI はレシーバーを並列終端します。 その結果、 ボード上に終端抵抗を配置する必
要がなくな り、 ボード配線の複雑さやコンポーネン ト数を抑えるこ とができ、 スタブ反射をなくすこ とによ りシグ
ナル インテグ リティを向上できます。 スタブでの反射は、 終端抵抗が伝送ラインの端部から遠くに配置されている
場合に発生します。 DCI を使用する と終端抵抗が出力ド ライバーまたは入力バッファーに可能な限り近く配置され
るため、 スタブ反射は生じません。 終端抵抗の正確な値は並列終端の ODT 属性で指定します。 また、 ド ライバー終
端の正確な値は制御インピーダンス ド ラ イバーの OUTPUT_IMPEDANCE 属性で指定します。 DCI は HP I/O バンク
でのみ使用できます。 HR I/O バンクでは使用できません。
DCI では、 I/O バンクごとに多目的の基準電圧 VRP ピンを 1 つ使用し、 ド ライバーのインピーダンスまたはそのバン
クのすべての I/O に対する並列終端の値を制御します。
重要: DCI 規格を使用する場合、VRP ピンは基準抵抗によって GND 終端する必要があ り ます。基準抵抗の値は 240Ω
にします。
デザインに DCI をインプリ メン トする手順は次のとおりです。
1. HP I/O バンクに DCI I/O 規格を指定します (表 1-3 参照)。
2. VRP 多目的ピンをグランドに接続された精密抵抗 (240Ω) へ接続します。
3. 並列終端を持つ適用可能なすべての I/O に対して、 ODT 属性を用いて終端値を設定します。 制御インピーダン
ス ド ラ イバーを持つ適用可能なすべての I/O に対して、 OUTPUT_IMPEDANCE 属性を用いて終端値を設定しま
す。
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第 1 章: SelectIO インターフェイス リソース
同じ I/O バンク カラムにあるいくつかの I/O バンクで DCI が使用されている場合、全 I/O カラムの I/O バンクすべてに
対応する 1 本の VRP ピンのみが 1 つの精密抵抗へ接続されるよ うに、 内部の VRP ノードをカスケード接続できます。
このオプシ ョ ンは DCI カスケード接続と呼ばれ、 「DCI カスケード接続」 で詳し く説明しています。 また、 このセク
シ ョ ンでは、 I/O バンクが同じ I/O バンク カラムを共有する場合の判断方法についても説明しています。 バンクで
DCI I/O 規格が使用されていない場合は、 VRP ピンを通常の I/O ピンと して利用できます。 ピンの詳細は、 『UltraScale
および UltraScale+ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG575) [参照 3] を参照してください。
DCI では I/O の抵抗のオン/オフを切り替えるこ とによ り、 I/O のインピーダンスを調整します。 この調整はデバイス
のスタート アップ シーケンス中に実行されます。 デフォルトでは、 第 1 段階のインピーダンスの調整が終了するま
で DONE ピンは High になり ません。
DCI のキャ リブレーシ ョ ンは、 DCIRESET プリ ミ ティブをインスタンシエートするこ とで リセッ トできます。 デバ
イスの動作中に DCIRESET プリ ミ ティブへの RST 入力を ト グルする と、 DCI ステート マシンがリセッ ト され、 キャ
リブレーシ ョ ン プロセスが再開されます。 DCI を使用するすべての I/O は、 DCIRESET ブロ ッ クからの LOCKED 出
力がアサート されるまで使用できません。 この機能は、 デバイスの電源投入から規定の動作状態になるまでの間に
温度/供給電源が大幅に変化するアプリ ケーシ ョ ンで有効です。
制御インピーダンス ド ラ イバーには、 OUTPUT_IMPEDANCE 属性でド ライバー終端の正確な値を指定します。 並列
終端をサポートする I/O 規格の場合、 DCI が電圧レベル VCCO/2 へのテブナン等価回路または分割終端抵抗を、 ある
いは電圧レベル VCCO へのシングル終端抵抗を構成します。 分割終端抵抗の値は ODT 属性で指定します。 POD およ
び HSUL 規格では、 DCI は VCCO のシングル終端に対応します。 終端抵抗の値は ODT 属性で指定します。
Match_cycle コンフ ィギュレーシ ョ ン オプシ ョ ン
Match_cycle は、 DCI ロジッ クが外部基準抵抗に対して 初の一致 (キャ リブレーシ ョ ン) を達成するまで、 デバイス
コンフ ィギュレーシ ョ ン シーケンスの 後でスタート アップ シーケンスを停止させるこ とができるコンフ ィギュ
レーシ ョ ン オプシ ョ ンです。 このオプシ ョ ンは、 DCI の整合と も言われます。
DCIUpdateMode コンフ ィギュレーシ ョ ン オプシ ョ ン
DCIUpdateMode は、 DCI 回路が VRP 基準抵抗へインピーダンス整合をアップデートする頻度を指定するコンフ ィ
ギュレーシ ョ ン オプシ ョ ンです。 ザイ リ ンクスのインプリ メンテーシ ョ ン ツールでは、 このオプシ ョ ンはデフォル
トで ASREQUIRED に設定されています。 DCIUpdateMode コンフ ィギュレーシ ョ ン オプシ ョ ンの設定値は次のとお
りです。
• ASREQUIRED: デバイスの初期化時に 初のインピーダンス調整が実行され、 その後はデバイス動作中に必要
に応じて動的にインピーダンスが調整されます (デフォルト )。
• QUIET: デバイスの初期化時にインピーダンスが一度調整されます。 DCIRESET プリ ミ ティブを含むデザインで
は、 このプ リ ミ ティブで RST ピンがアサート されるごとに調整が実行されます。
推奨: DCIUpdateMode オプシ ョ ンは、 DCI 回路を正常に動作させるためにデフォルトの ASREQUIRED を使用するこ
とを強く推奨します。
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第 1 章: SelectIO インターフェイス リソース
DCIRESET プリ ミテ ィブ
DCIRESET は、 デザインが通常動作している間に DCI コン ト ローラーのステート マシンを リセッ トする機能を提供
するザイ リ ンクス デザイン プリ ミ ティブです。 このプ リ ミ ティブは、 DCIUpdateMode が QUIET に設定されている
デザイン ( 「DCIUpdateMode コンフ ィギュレーシ ョ ン オプシ ョ ン」 参照) または 「一部のバンクに固有の DCI 要件」
で説明されている状況で必要になり ます。 DCIRESET プリ ミ ティブの詳細は、 『UltraScale アーキテクチャ ラ イブラ
リ ガイ ド』 (UG974) [参照 5] を参照してください。
一部のバンクに固有の DCI 要件
I/O バンク 65 内の多目的ピン (または、 複数の SLR を持つデバイスのバンク 60 またはバンク 70 内のピン) のいずれ
かに DCI I/O 規格が (HP I/O バンク デバイスで) 割り当てられた場合、 DCIRESET プリ ミ ティブをデザインに含めて
使用する必要があ り ます。 この場合、 デザインは DCIRESET の RST 入力をパルスした後、 LOCKED 信号がアサート
されるまで待機してから、 DCI 規格を使用するこれらのピンの入力または出力のいずれかを使用するよ うにして く
ださい。 これは、 I/O ピンがデバイスの通常の初期化時に発生する初期 DCI キャ リブレーシ ョ ンを無視するこ とから
必要です。
結果、 DCIRESET プリ ミ ティブが使用されておらず、 DCIUpdateMode が ASREQUIRED に設定されている場合には、
これらのピンが通常 I/O ピンへ切り替わった後、 コンフ ィギュレーシ ョ ン完了時から DCI キャ リブレーシ ョ ン アル
ゴ リズムがこれらのピンの DCI 設定をアップデートするまでの間に予測できない遅延が生じます。 DCIRESET が使
用されておらず、 DCIUpdateMode が QUIET に設定されている場合には、 これらのピンに DCI 値が設定されるこ とは
あ り ません。 デザインに DCIRESET プリ ミ ティブを含めて使用する と、 これらのピンは DCI I/O 規格を使用して問
題なく動作できるよ うになり ます。
DCI カスケード接続
DCI I/O 規格を使用する HP I/O バンクには、 ほかの HP I/O バンクから DCI インピーダンス値を取得する というオプ
シ ョ ンがあ り ます。 図 1-7 に示すよ うに、 各 I/O のインピーダンスを制御するため、 デジタル制御バスがバンク内全
体に分散されています。
DCI をカスケード接続する場合は、 その I/O バンク (マスター バンク ) の VRP ピンに外部基準抵抗を付ける必要があ
り ます。 HP I/O バンク カラム内にあるほかのバンク (スレーブ バンク ) では、 VRP ピンに外部抵抗がなくてもマス
ター バンク と同じインピーダンスの DCI 規格を使用できます。 カスケード接続されたバンクの DCI インピーダンス
は、 I/O マスター バンクによって制御されます。
X-Ref Target - Figure 1-7
図 1-7: バンク内での DCI 使用
DCI VRP
From Bank Above
From Bank Below
To
Local
Bank
X16065-022216
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第 1 章: SelectIO インターフェイス リソース
図 1-8 に、複数 I/O バンクをサポートする DCI カスケード接続を示します。バンク B をマスター I/O バンク、バンク
A と C をスレーブ I/O バンク とみなすこ とができます。
X-Ref Target - Figure 1-8
図 1-8: 複数 I/O バンクをサポートする DCI カスケード接続
DCI VRP
Bank A
Bank B
Bank C
To Banks Above
(When Cascaded)
To Banks Below
(When Cascaded)
To
Local
Bank
To
Local
Bank
To
Local
Bank
X16066-022216
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第 1 章: SelectIO インターフェイス リソース
DCI カスケード接続を実行する際のガイ ド ラ インは次のとおりです。
• DCI カスケード接続は、 HP I/O バンクのカラムでのみ許可されます。
• マスターおよびスレーブ SelectIO テク ノ ロジ バンクは、 デバイス上の同じ HP I/O カラム上に配置される必要が
あ り、 インターポーザー境界がある場合を除き、 カラム全体に広がるこ とができます。
• スタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを採用している大規模 UltraScale デバイスでは、 イン
ターポーザー境界をまたがって DCI をカスケード接続できません。
• マスターおよびスレーブ I/O バンクの VCCO と VREF (該当する場合) の電圧は同一です。
• 同じ HP I/O カラムに含まれるものの DCI を使用しない I/O バンク (パス スルー バンク ) は、DCI 設定を組み合わ
せるための VCCO および VREF の電圧規則に従う必要はあ り ません。
• DCI の I/O バンク互換性規則は、 すべてのマスターおよびスレーブ バンクで満たされる必要があ り ます。
• 同じ I/O カラムにある I/O バンクを確認する場合は、 『UltraScale および UltraScale+ FPGA パッケージおよびピン
配置ユーザー ガイ ド』 (UG575) [参照 3] の 「ダイ レベルでのバンク番号の概要」 にある図を参照してください。
• DCI カスケード接続に関する詳細は、 59 ページの 「DCI_CASCADE 制約」 を参照してください。
推奨: 未使用の I/O バンクの VCCO ピンをフローティング状態にしておく と、 これらのピンやバンク内の I/O ピンに対
する ESD 保護のレベルが低下するため、 未使用のバンクに電源を投入するこ とを推奨しています。 バンクに電源が
投入されない場合は、 DCI はこの電源未投入のバンクでそのままカスケード接続できます。
DCI カスケード接続を使用する場合、 カスケード接続せずにバンクごとに DCI を使用する場合に比べて、 ソース終
端およびオンダイ入力終端でのばらつきが大き くな り ます。 品質の詳細は、 各製品のデータシート [参照 2] を参照
してください。
制御インピーダンス ド ライバー (ソース終端)高速または高性能アプリ ケーシ ョ ン向けにシグナル インテグ リティを 適化するには、 ド ライバーの出力インピー
ダンスを、 伝送ラインおよびレシーバーのインピーダンスに整合させるこ とが必要です。 も望ましいのは、 ド ラ
イバーの出力インピーダンス と、 駆動するラインの特性インピーダンスが一致しているこ とです。 これらが一致し
ていないと、 不連続性によって反射が発生する可能性があ り ます。 この問題を解決するために、 設計者は駆動能力
が大き く低インピーダンスのド ライバー ピンの近傍に、 外部ソース直列終端抵抗を接続する場合があ り ます。 その
抵抗値は、 ド ライバーの出力インピーダンス との和が伝送ラインのインピーダンスにほぼ等し くなるよ うに決定さ
れます。
DCI には制御インピーダンス出力ド ライバーがあるため、 外部にソース終端抵抗を使用しな くても反射を排除でき
ます。 インピーダンスは、 外部基準抵抗から派生します。
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第 1 章: SelectIO インターフェイス リソース
図 1-9 に、 デバイス内の制御インピーダンス ド ラ イバーを示します。
表 1-2 に、 制御インピーダンス ド ラ イバーをサポートする DCI 入力規格を示します。
X-Ref Target - Figure 1-9
図 1-9: 制御インピーダンス ド ライバー
IOB
R
HP Bank DCI
Z0
X16067-121018
表 1-2: 制御インピーダンス ド ライバーをサポートする全 DCI I/O 規格
HSTL_I_DCI DIFF_HSTL_I_DCI LVDCI_18 HSUL_12_DCI DIFF_HSUL_12_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI
HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 LVDCI_15 POD12_DCI DIFF_POD12_DCI SSTL15_DCI DIFF_SSTL15_DCI
HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 HSLVDCI_18 POD10_DCI DIFF_POD10_DCI SSTL135_DCI DIFF_SSTL135_DCI
HSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI
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第 1 章: SelectIO インターフェイス リソース
分割終端 DCI (VCCO/2 へのテブナン等価終端)HSTL や SSTL などの一部の I/O 規格は、 VCCO/2 の電圧の VTT に終端する、 入力終端抵抗 (R) が必要です (図 1-10
参照)。
分割終端 DCI は、 2 倍の抵抗値 (2R) によるテブナン等価回路を構成します。 一方を VCCO に終端し、 も う一方は
GND に終端接続しています。 分割終端 DCI はこの方法によって、 VCCO/2 に終端する等価回路を提供します。 2R 終
端抵抗は、 ODT 属性をプログラムして設定します。 VCCO および GND への抵抗は、 ODT で設定した値の 2 倍になり
ます。 たとえば、 VCCO/2 への約 50Ω のテブナン等価並列終端回路を実現するには、 VRP ピンに 240Ω の外部高精度
抵抗が必要となり、 かつ、 ODT を RTT_48 に設定します。 分割終端 DCI について ODT で設定可能な値は、 RTT_40、
RTT_48、 または RTT_60 です。
表 1-3 に、 分割終端をサポートする DCI 入力規格を示します。
X-Ref Target - Figure 1-10
図 1-10: DCI を使用しない VCCO/2 の入力終端 (R = Z0)
表 1-3: 分割終端 DCI をサポートする全 DCI I/O 規格
HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI
HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI
HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCI
SSTL12_DCI DIFF_SSTL12_DCI
R
VCCO/2
VREF
IOB
Z0
X16068-022216
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第 1 章: SelectIO インターフェイス リソース
図 1-11 に分割終端 DCI を示します。
X-Ref Target - Figure 1-11
図 1-11: 分割終端 DCI による VCCO/2 の入力終端 (R = Z0)
2R
VCCO
VREF
IOB
Z0
2R
HP Bank DCI
X16069-121018
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シングル終端 DCI一部の I/O 規格 (POD10、 POD12、 HSUL_12、および DIFF_HSUL_12) は、 VCCO の VTT 電圧に終端する入力終端抵抗
(R) が必要です (図 1-12 参照)。
表 1-4 に、 シングル終端をサポートする DCI 入力規格を示します。
X-Ref Target - Figure 1-12
図 1-12: DCI を使用しない VCCO の入力終端 (R = Z0)
表 1-4: シングル終端 DCI をサポートする全 DCI I/O 規格
POD12_DCI DIFF_POD12_DCI HSUL_12_DCI
POD10_DCI DIFF_POD10_DCI DIFF_HSUL_12_DCI
R
VCCO
VREF
IOB
Z0
HP I/O Bank
X16070-121018
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図 1-13 に示すよ うに、 シングル終端 DCI は VCCO への終端を内部で生成します。終端抵抗の値は ODT 属性で指定し
ます。 ODT で設定可能な値は次のとおりです。
• POD 規格のみ: RTT_40、 RTT_48、 RTT_60
• HSUL_12_DCI および DIFF_HSUL_12_DCI のみ: RTT_120 と RTT_240
• RTT_NONE
たとえば、 POD12_DCI 規格の場合、 VCCO への約 50Ω のシングル終端を実現するには、 VRP ピンに 240Ω の外部高
精度抵抗が必要となり、 かつ、 ODT を RTT_48 に設定します。
VRP 外部抵抗のデザイン移行ガイド ライン
DCI 機能を持つ従来のザイ リ ンクス FPGA ファ ミ リの場合、 VRN や VRP ピンに接続された外部基準抵抗とはわずか
に異なる回路が制御インピーダンス ド ラ イバーと分割終端インピーダンスのキャ リブレーシ ョ ンに使用されていま
した。 ザイ リ ンクス 7 シ リーズ FPGA の DCI では、 外部抵抗と同じ値になるよ うに分割終端回路の各側がキャ リブ
レーシ ョ ンされます。 たとえば、 VCCO/2 への並列終端が 50Ω のと き、 7 シ リーズ デバイスでは、 VRN および VRP
ピンに 100Ω の外部抵抗が必要になり ます。
UltraScale デバイスでは、 必要な DCI 終端値に関係なく、 VRP ピンの外部抵抗は 240Ω であるこ とが求められます。
UltraScale デバイスの VRP ピンには 2 つではなく 1 つの抵抗しか必要あ り ません。分割終端抵抗またはシングル終端
抵抗の正確な値は、 ユーザー制御可能な ODT 属性で指定します。
HSTL および SSTL の分割終端 DCI 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 または RTT_60 です。
重要: 分割終端 DCI 規格の場合、 この ODT 値は必要な VCCO/2 へのテブナン抵抗を示します。
X-Ref Target - Figure 1-13
図 1-13: シングル終端 DCI による VCCO への入力終端 (R = Z0)
R
VCCO
VREF
IOB
Z0
HP I/O Bank DCI
X16071-022216
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第 1 章: SelectIO インターフェイス リソース
シングル終端 POD 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 または RTT_60 です。 シングル終端
HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、 または RTT_NONE です。
重要: シングル終端 DCI 規格の場合、 この ODT 値は必要な VCCO への抵抗を示します。
制御インピーダンス ド ラ イバーを伴う DCI 規格を選択する場合、 制御インピーダンス ド ラ イバーの終端値は、
OUTPUT_IMPEDANCE 属性を使用して、 DCI ステート マシンで指定します。 OUTPUT_IMPEDANCE 属性で設定可
能な値は、 RDRV_40_40、 RDRV_48_48、 RDRV_60_60、 および RDRV_NONE_NONE です。
T_DCI デザイン移行ガイド ライン
ザイ リ ンクス 7 シ リーズ アーキテクチャは、 ト ラ イステート時に内部入力分割終端がサポート される、 双方向 I/O
コンフ ィギュレーシ ョ ンの T_DCI 規格に対応していました。 UltraScale デバイスでは、 このよ うな T_DCI 規格はサ
ポート されていません。 ただし、 UltraScale アーキテクチャの DCI 規格の多くは同様の双方向コンフ ィギュレーシ ョ
ンに対応可能です。 表 1-5 に、 Vivado® Design Suite を用いて設計した場合に、 相当する UltraScale アーキテクチャの
規格へ透過的に移植または移行される T_DCI 規格を示します。
表 1-5: ザイリンクス デバイス アーキテクチャ間で移行される T_DCI I/O 規格
7 シリーズ アーキテクチャの I/O 規格 UltraScale アーキテクチャでの I/O 規格
DIFF_SSTL15_T_DCI DIFF_SSTL15_DCI
DIFF_SSTL135_T_DCI DIFF_SSTL135_DCI
DIFF_SSTL12_T_DCI DIFF_SSTL12_DCI
SSTL15_T_DCI SSTL15_DCI
SSTL135_T_DCI SSTL135_DCI
SSTL12_T_DCI SSTL12_DCI
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DCI I/O 規格のサポート
表 1-6 に、 DCI がサポートする規格を示します。
DCI を適切に使用するには、 次の手順に従ってください。
1. VCCO ピンは、 その I/O バンク内の I/O 規格に基づいて、 適切な VCCO 電圧に接続します。
2. I/O 規格の属性を使用するか、 または HDL (ハードウェア記述言語) コードでインスタンシエート して、 Vivado
Design Suite で正しい DCI の I/O バッファーを使用して ください。
3. DCI 規格では、 外部の基準抵抗を多目的 VRP ピンに接続する必要があり ます。 この場合、 多目的ピンは、 DCI を
使用する I/O バンク内、またはカスケード接続した DCI のマスター I/O バンク内では汎用 I/O と して使用できませ
ん。 ピン位置の詳細は、 ピン配置表を参照してください。 VRP ピンは基準抵抗によって GND にプルアップ/プル
ダウンする必要があ り ます。 この要件の例外は、 DCI をカスケード接続した場合のスレーブ I/O バンクで、 この
よ うなバンクの VRP ピンは汎用 I/O と して使用できます。
4. 外部基準抵抗の値は 240Ω に固定され、 GND に接続されています。
5. 次の DCI I/O バンクの規則に従ってください。
a. 同じ I/O バンクまたは DCI カスケード接続の場合の I/O バンクのグループのすべての入力に対しては、同じ
VREF を使用してください。
b. 同じ I/O バンク内のすべての入力および出力に対して同じ VCCO を使用してください。
c. インピーダンスは RVRP (240Ω) に制約されません。 DCI ステート マシンが、 OUTPUT_IMPEDANCE 属性と
ODT 属性を使用して、 制御インピーダンス ド ラ イバー用だけでなく、 分割終端やシングル終端のコンフ ィ
ギュレーシ ョ ン用に適切なスケーリ ング値を算出します。
表 1-6: サポート される全 DCI I/O 規格
LVDCI_18 HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI
LVDCI_15 HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI
HSLVDCI_18 HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCI
HSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI
HSUL_12_DCI DIFF_HSUL_12_DCI
POD12_DCI DIFF_POD12_DCI
POD10_DCI DIFF_POD10_DCI
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第 1 章: SelectIO インターフェイス リソース
I/O バンクにおけるキャリブレーシ ョ ンなしの終端
HR I/O バンクおよび HP I/O バンクには、HSTL と SSTL 規格対応のキャ リブレーシ ョ ンなしの入力用オンチップ分割
終端機能 (オプシ ョ ン)、 および POD と HSUL 規格対応のシングル終端機能があ り ます。 これらの機能は DCI 機能に
類似しています。 オプシ ョ ン機能は、 HSTL および SSTL 規格のターゲッ ト抵抗値の 2 倍 (2R、 R = Z0) となる 2 つの
内部抵抗を使用してテブナン等価回路を生成します。 一方の抵抗を VCCO に、 も う一方の抵抗を GND に終端し、
HSTL および SSTL 規格の中間レベル VCCO/2 への R/2 を使用してテブナン等価終端回路を作成します。 POD および
HSUL 規格については、 1 つの抵抗を VCCO に終端します。
DCITERMDISABLE (HP I/O バンク ) または INTERMDISABLE (HR I/O バンク ) がアサート されている場合を除いて出
力バッファーが ト ライステート状態のと きは、 入力および双方向ピンに抵抗が常に存在します。 ただし、 このキャ
リブレーシ ョ ンなしのオプシ ョ ン終端と DCI には重要な違いがあ り ます。 DCI を使用する場合は、 VRP ピンの外部
基準抵抗へキャ リブレーシ ョ ンしますが、 このキャ リブレーシ ョ ンなしの入力終端機能では、 温度、 プロセス、 電
圧による変動を補正するキャ リブレーシ ョ ン ルーチンがない内部抵抗を適用します。 この内部抵抗の指定には ODT
属性を使用します。
• HSTL および SSTL の分割終端規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 RTT_60、 または
RTT_NONE です。
• シングル終端 POD 規格について ODT で設定可能な値は、RTT_40、 RTT_48、RTT_60、 または RTT_NONE です。
• シングル終端 HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、 または RTT_NONE です。
DCI とキャ リブレーシ ョ ンなしの終端をデザインへ適用する方法の主な違いは、 DCI I/O 規格が選択されているかど
うかです。 DCI およびキャ リブレーシ ョ ンなしの I/O 規格の両方について、 終端抵抗の値は ODT 属性で指定します。
表 1-7 に、キャ リブレーシ ョ ンなしの終端を HR および HP I/O バンクの両方でサポートする I/O 規格をすべて示して
います。
表 1-7: キャリブレーシ ョ ンなしの終端をサポートする I/O 規格
HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12
HSTL_II DIFF_HSTL_II SSTL18_II DIFF_SSTL18_II POD10 DIFF_POD10
HSTL_I_18 DIFF_HSTL_I_18 SSTL15_R DIFF_SSTL15_R HSUL_12 DIFF_HSUL_12
HSTL_II_18 DIFF_HSTL_II_18 SSTL15 DIFF_SSTL15
SSTL135_R DIFF_SSTL135_R
SSTL135 DIFF_SSTL135
SSTL12 DIFF_SSTL12
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第 1 章: SelectIO インターフェイス リソース
HP I/O バンクにおけるキャリブレーシ ョ ンなしのソース終端
HP I/O バンクには、 SSTL、 HSTL、 POD、 および HSUL 規格対応のキャ リブレーシ ョ ンなしのソース終端機能 (オプ
シ ョ ン) があ り ます。 この機能は、 伝送ラインの特性インピーダンス と一致するよ うに、 サポート されている規格に
応じて 40Ω、 48Ω、 または 60Ω のド ライバーと して動作します。
このキャ リブレーシ ョ ンなしの分割終端オプシ ョ ンと DCI には重要な違いがあ り ます。 DCI を使用する場合は、
VRP ピンの外部基準抵抗へキャ リブレーシ ョ ンしますが、 OUTPUT_IMPEDANCE 属性で指定するキャ リブレーシ ョ
ンなしのソース終端機能では、 温度、 プロセス、 電圧による変動を補正するキャ リブレーシ ョ ン ルーチンが利用で
きない内部抵抗を適用します。
重要: この機能は HP I/O バンクでのみ使用できます。
OUTPUT_IMPEDANCE 属性で設定可能な値は、 RDRV_40_40、 RDRV_48_48、 または RDRV_60_60 です。
DCI とキャ リブレーシ ョ ンなしの終端をデザインへ適用する方法の主な違いは、 DCI I/O 規格またはキャ リブレー
シ ョ ンなしの終端のどちらを使用するか選択する と きに決ま り ます。 DCI とキャ リブレーシ ョ ンなしの I/O 規格の両
方において、 ソース終端値は OUTPUT_IMPEDANCE 属性で指定します。
表 1-8 に、 キャ リブレーシ ョ ンなしのソース終端を HP I/O バンクでサポートする I/O 規格をすべて示しています。
表 1-8: HP I/O バンクでキャリブレーシ ョ ンなしのソース終端をサポートする I/O 規格
HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12
HSTL_I_18 DIFF_HSTL_I_18 SSTL15 DIFF_SSTL15 POD10 DIFF_POD10
HSTL_I_12 DIFF_HSTL_I_12 SSTL135 DIFF_SSTL135 HSUL_12 DIFF_HSUL_12
SSTL12 DIFF_SSTL12
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第 1 章: SelectIO インターフェイス リソース
HP I/O バンクにおけるレシーバー オフセッ ト制御
HP I/O バンクでサポート される I/O 規格のサブセッ トについては、 プロセスのばらつき ( 大 ±35mV) が原因で発生
する入力バッファーに内在のオフセッ ト をキャンセルする機能が UltraScale アーキテクチャによって提供されます。
この機能は、 図 1-14 ~図 1-15 に示す IBUFE3、 IBUFDSE3、 IOBUFE3、 および IOBUFDSE3 プリ ミ ティブを使用して
利用できます。 オフセッ ト キャ リブレーシ ョ ンには、 インターコネク ト ロジッ ク デザインに制御ロジッ クを構築す
るこ とが求められます。
1. オフセッ ト キャンセレーシ ョ ン機能は、 サポート される I/O 規格に対して次の場合にアクティブにできます。
a. オフセッ ト制御の属性 OFFSET_CNTRL が FABRIC に設定されている。
b. OSC_EN ポートが 1'b1 (シングルエンド I/O 規格) または 2'b11 (差動 I/O 規格) に設定されている。
重要: 差動 I/O 規格に OSC_EN を使用している場合、 2'b10 または 2'b01 は無効な値となり ます。
2. オフセッ ト キャンセレーシ ョ ン機能がアクティブになる と、 バッファーへの入力が VREF (差動 I/O、 両方の信号
が VREF にプルアップされる ) にプルアップされます。 バッファーに内在するオフセッ トに基づいて、 出力 (O)
はロジッ ク 1 またはロジッ ク 0 のいずれかになり ます。 ロジッ ク 1 は正のオフセッ ト を示します。 ロジッ ク 0 は
負のオフセッ ト を示します。 シ ミ ュレーシ ョ ンでは、 このハード ウェア動作は、 シ ミ ュレーシ ョ ン専用の属性
(SIM_INPUT_BUFFER_OFFSET) を負または正の値 (–50mV ~ +50mV) に設定するこ とで再現できます。 このシ
ミ ュレーシ ョ ン専用の属性は IBUFE3、 IBUFDSE3、 IOBUFE3、 および IOBUFDSE3 プリ ミ ティブでサポート さ
れます。
X-Ref Target - Figure 1-14
図 1-14: シングルエンド I/O 規格のオフセッ ト キャリブレーシ ョ ンの接続図
X-Ref Target - Figure 1-15
図 1-15: 差動 I/O 規格のオフセッ ト キャリブレーシ ョ ンの接続図
IBUFE3
I
Offset
Calibration
Logic
O
VREF
OSC[3:0]
OSC_EN
X16072-022216
Offset
Calibration
LogicOSC[3:0]
OSC_EN[1:0]
VREF
I
O
T
IO
IOB
IOBUFDSE3
X16073-022216
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第 1 章: SelectIO インターフェイス リソース
3. O の値に基づいて、 FABRIC キャ リブレーシ ョ ン ロジッ クは、 O がフ リ ップしたと見なされるまで OSC[3:0] を
正方向または負方向にスイープします。 O がフ リ ップする値は、 バッファーに内在するオフセッ ト をキャンセ
ルするのに必要なオフセッ ト値です。 表 1-9 に、 各 OSC 設定で提供されるオフセッ ト キャンセレーシ ョ ンの近
似値を示します。
たとえば、 バッファーの入力オフセッ トが 15mV の場合、 オフセッ ト をキャンセルするには OSC[3:0] = 1011 と
設定します。 入力オフセッ トが -10mV の場合は OSC[3:0] = 0010 と設定します。
4. 大オフセッ ト (–35mV または 35mV) においても O がフ リ ップしない場合、 全体をとおして O が継続してロ
ジッ ク 1 状態のと きは OSC を 大 –35mV (0111) に設定し、 継続してロジッ ク 0 状態のと きは OSC を +35mV
(1111) に設定し、 手順 5 に進みます。
5. 必要なオフセッ トが決定したら、 OSC_EN を 1'b0 (シングルエンド I/O 規格) または 2'b00 (差動 I/O 規格) に設
定してオフにし、 通常動作を再開できるよ うにします。
推奨: オフセッ ト キャ リブレーシ ョ ンは、 外部バイアスまたは終端を用いる入力で実行しないよ うにしてください。
重要: OSC[3:0] は、 上半分または下半分のバンク内にあるすべての I/O (バンクの上半分または下半分にある 26 の連
続する I/O) で共有されるバスです。
表 1-10 に、 レシーバー オフセッ ト制御をサポートする I/O 規格を示します。
表 1-9: 各 OSC 設定のオフセッ ト キャンセレーシ ョ ンの近似値
OSC[3:0] オフセッ ト キャンセレーシ ョ ンの概算 (mV) OSC[3:0] オフセッ ト キャンセレーシ ョ ンの概算 (mV)
0000 0 1000 0
0001 -5 1001 5
0010 -10 1010 10
0011 -15 1011 15
0100 -20 1100 20
0101 -25 1101 25
0110 -30 1110 30
0111 -35 1111 35
表 1-10: レシーバー オフセッ ト制御をサポートする I/O 規格
POD12 DIFF_POD12
POD12_DCI DIFF_POD12_DCI
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第 1 章: SelectIO インターフェイス リソース
HP I/O バンクにおけるレシーバー VREF スキャン
HP I/O バンク内にあるオプシ ョ ンの VREF スキャンは入力バッファーの内部 VREF を細かく調整するのに役立つ機能
で、 I/O 規格のサブセッ トの性能を 大限に引き出すこ とができます。 この機能は、 図 1-16 に示すよ うに、 IBUFE3
および IOBUFE3 の各プリ ミ ティブと HPIO_VREF プリ ミ ティブを併用して有効にします。 VREF スキャンには、 イン
ターコネク ト ロジッ ク デザインに制御ロジッ クを構築するこ とが求められます。
図 1-17 に示すよ うに、 VREF スキャン機能を使用して内部 VREF を調整するこ とで、 1 つのバンク内にある 13 の連続
する I/O (1 バイ ト グループ) の VREF を制御します。1 つのバンク内には 4 つのバイ ト グループがあ り ます。4 つの異
なる VREF が 1 つのバンク内で (各バンクに 4 つのバイ ト グループ) 可能です。 ただし、 この機能を使用するには、バ
ンクの中央 VREF を INTERNAL_VREF 属性を使用して設定する必要があ り ます ( 「内部 VREF」 参照)。 VREF 仕様の異
なる I/O 規格の入力は、 同じバンク内に配置できません。 調整された VREF 接続 (HPIO_VREF プリ ミ ティブの VREF
出力) は、 バイ ト グループの境界を通過できません。
X-Ref Target - Figure 1-16
図 1-16: VREF スキャン機能の利用を可能にするインターコネク ト ロジックからの接続図
IBUFE3
I
VREF Scan Logic
O
VREF
OSC[3:0]
OSC_EN
HPIO_VREFFABRIC_VREF_TUNE [6:0]
X16074-022216
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第 1 章: SelectIO インターフェイス リソース
内部 VREF (INTERNAL_VREF および VREF スキャン) は、1 つのバンク内で外部 VREF と組み合わせて使用できません。
I/O 規格に基づいて VREF スキャン範囲を設定するには、 VREF_CNTR を HPIO_VREF UNISIM プリ ミ ティブと共に使
用します。
このセクシ ョ ンでは、 VREF_CNTR 属性の有効な値について説明します。
• FABRIC_RANGE1 (POD 規格)
• FABRIC_RANGE2 (その他の適用可能な規格)
レシーバーの VREF スキャン機能を使用する場合、 POD 規格では FABRIC_RANGE1 が、 その他の適用可能な規格で
は FABRIC_RANGE2 が、 それぞれ使用されます。 FABRIC_VREF_TUNE[6:0] ポートは、 インターコネク ト ロジッ ク
からの VREF の調整に使用されます。 FABRIC_VREF_TUNE のさまざまな値と VREF_CNTR の範囲について、 VREF
の近似値を表 1-11 に示します。
X-Ref Target - Figure 1-17
図 1-17: バンク内のバイ ト グループごとの VREF スキャン接続
O
O
O
VREF
Scan
Logic
HPIO_VREF
O
VREF
VREF
VREF
VREF
13 consecutive I/Os
(1 byte group) within
one HP I/O bank
IBUFE3
FABRIC_VREF_TUNE [6:0]
X16075-121018
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第 1 章: SelectIO インターフェイス リソース
表 1-11: VREF スキャン機能を使用して得られる VREF の近似値
FABRIC_TUNE_VREF[6:0]VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1 VREF_CNTR = FABRIC_RANGE2
000 0001 58.00% 43.00%
000 0010 58.50% 43.50%
000 0011 59.00% 44.00%
000 0100 59.50% 44.50%
000 0101 60.00% 45.00%
000 0110 60.50% 45.50%
000 0111 61.00% 46.00%
000 1000 61.50% 46.50%
000 1001 62.00% 47.00%
000 1010 62.50% 47.50%
000 1011 63.00% 48.00%
000 1100 63.50% 48.50%
000 1101 64.00% 49.00%
000 1110 64.50% 49.50%
000 0000 65.00% 50.00%
000 1111 65.50% 50.50%
001 0000 66.00% 51.00%
001 0001 66.50% 51.50%
001 0010 67.00% 52.00%
001 0011 67.50% 52.50%
001 0100 68.00% 53.00%
001 0101 68.50% 53.50%
001 0110 69.00% 54.00%
001 0111 69.50% 54.50%
001 1000 70.00% 55.00%
001 1001 70.50% 55.50%
001 1010 71.00% 56.00%
001 1011 71.50% 56.50%
001 1100 72.00% 57.00%
001 1101 72.50% 57.50%
001 1110 73.00% 58.00%
001 1111 73.50% 58.50%
010 0000 74.00% 59.00%
010 0001 74.50% 59.50%
010 0010 75.00% 60.00%
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第 1 章: SelectIO インターフェイス リソース
010 0011 75.50% 60.50%
010 0100 76.00% 61.00%
010 0101 76.50% 61.50%
010 0110 77.00% 62.00%
010 0111 77.50% 62.50%
010 1000 78.00% 63.00%
010 1001 78.50% 63.50%
010 1010 79.00% 64.00%
010 1011 79.50% 64.50%
010 1100 80.00% 65.00%
010 1101 80.50% 65.50%
010 1110 81.00% 66.00%
010 1111 81.50% 66.50%
011 0000 82.00% 67.00%
011 0001 82.50% 67.50%
011 0010 83.00% 68.00%
011 0011 83.50% 68.50%
011 0100 84.00% 69.00%
011 0101 84.50% 69.50%
011 0110 85.00% 70.00%
011 0111 85.50% 70.50%
011 1000 86.00% 71.00%
011 1001 86.50% 71.50%
011 1010 87.00% 72.00%
011 1011 87.50% 72.50%
011 1100 88.00% 73.00%
011 1101 88.50% 73.50%
011 1110 89.00% 74.00%
011 1111 89.50% 74.50%
100 0000 90.00% 75.00%
100 0001 90.50% 75.50%
100 0010 91.00% 76.00%
100 0011 91.50% 76.50%
100 0100 92.00% 77.00%
100 0101 92.50% 77.50%
表 1-11: VREF スキャン機能を使用して得られる VREF の近似値 (続き)
FABRIC_TUNE_VREF[6:0]VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1 VREF_CNTR = FABRIC_RANGE2
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第 1 章: SelectIO インターフェイス リソース
SelectIO インターフェイス プリ ミテ ィブ
Vivado Design Suite のライブラ リは、 I/O プリ ミ ティブで利用可能な I/O 規格を数多くサポートするプ リ ミ ティブを提
供しています。 次の汎用プリ ミ ティブは、 ほとんどのシングルエンド I/O 規格をサポート します。
• IBUF (入力バッファー )
• IBUF_ANALOG (システム モニター入力専用入力バッファー )。 Vivado Design Suite ツールは、 IBUF_ANALOG
を使用してアナログ信号を SYSMONE1 または SYSMONE4 プリ ミ ティブに配線します。 IBUF_ANALOG は物理
的なバッファーではなく純粋なソフ ト ウェア コンス ト ラ ク トで、 物理的なパス スルーと見なされます。
• IBUF_IBUFDISABLE (バッファー ディ スエーブルを備えた入力バッファー )
• IBUF_INTERMDISABLE (バッファー ディ スエーブルおよびオンダイ入力終端ディ スエーブルを備えた入力バッ
ファー (HR I/O バンクのみ))
• IBUFE3 (バッファー ディ スエーブルのほか、 オフセッ ト キャ リブレーシ ョ ンおよび VREF 調整を備えた入力
バッファー (HP I/O バンクのみ))
• IOBUF (双方向バッファー )
• OBUF (出力バッファー )
• OBUFT ( ト ラ イステート出力バッファー )
• IOBUF_DCIEN (入力バッファー ディ スエーブルおよびオンダイ入力終端ディ スエーブルを備えた双方向バッ
ファー (HP I/O バンクのみ))
• IOBUF_INTERMDISABLE (入力バッファー ディ スエーブルおよびオンダイ入力終端ディ スエーブルを備えた双
方向バッファー (HR I/O バンクのみ))
• IOBUFE3 (入力バッファー ディ スエーブルおよびオンダイ入力終端イネーブルのほか、 オフセッ ト キャ リブ
レーシ ョ ンおよび VREF 調整を備えた双方向バッファー (HP I/O バンクのみ))
次の汎用プリ ミ ティブは、 ほとんどの差動 I/O 規格をサポート します。
• IBUFDS (差動入力バッファー )
• IBUFDS_DIFF_OUT (相補出力を備えた差動入力バッファー )
• IBUFDS_DIFF_OUT_IBUFDISABLE (相補出力およびバッファー ディ スエーブルを備えた差動入力バッファー )
• IBUFDS_DIFF_OUT_INTERMDISABLE (相補出力、 入力バッファー ディ スエーブル、 およびオンダイ入力終端
ディ スエーブルを備えた差動入力バッファー (HR I/O バンクのみ))
• IBUFDS_IBUFDISABLE (バッファー ディ スエーブルを備えた差動入力バッファー )
• IBUFDS_INTERMDISABLE (入力バッファー ディ スエーブルおよびオンダイ入力終端ディ スエーブルを備えた
差動入力バッファー (HR I/O バンクのみ))
100 0110 93.00% 78.00%
100 0111 93.50% 78.50%
100 1000 94.00% 79.00%
表 1-11: VREF スキャン機能を使用して得られる VREF の近似値 (続き)
FABRIC_TUNE_VREF[6:0]VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1 VREF_CNTR = FABRIC_RANGE2
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第 1 章: SelectIO インターフェイス リソース
• IBUFDSE3 (バッファー ディ スエーブルのほか、 オフセッ ト キャ リブレーシ ョ ンを備えた差動入力バッファー
(HP I/O バンクのみ))
• IBUFDS_DPHY (MIPI D-PHY 用の差動入力バッファー。 Virtex UltraScale+、 Kintex UltraScale+、 および
Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート )
• IOBUFDS (差動双方向バッファー )
• IOBUFDS_DCIEN (オンダイ入力終端ディ スエーブルおよび入力バッファー ディ スエーブルを備えた差動双方向
バッファー (HP I/O バンクのみ))
• IOBUFDS_DIFF_OUT (入力バッファーからの相補出力を備えた差動双方向バッファー )
• IOBUFDS_DIFF_OUT_DCIEN (入力バッファーからの相補出力、 オンダイ入力終端ディ スエーブルおよび入力
バッファー ディ スエーブルを備えた差動双方向バッファー (HP I/O バンクのみ))
• IOBUFDS_INTERMDISABLE (オンダイ入力終端ディ スエーブルおよび入力バッファー ディ スエーブルを備えた
双方向バッファー (HR I/O バンクのみ))
• IOBUFDS_DIFF_OUT_INTERMDISABLE (入力バッファーからの相補出力、 オンダイ入力終端ディ スエーブルお
よび入力バッファー ディ スエーブルを備えた双方向バッファー (HR I/O バンクのみ))
• IOBUFDSE3 (入力バッファー ディ スエーブルおよびオンダイ入力終端イネーブルのほか、 オフセッ ト キャ リブ
レーシ ョ ンを備えた差動双方向バッファー (HP I/O バンクのみ))
• OBUFDS (差動出力バッファー )
• OBUFTDS (差動ト ライステート出力バッファー )
• OBUFDS_DPHY (MIPI D-PHY 用の差動出力バッファー。 Virtex UltraScale+、 Kintex UltraScale+、 および
Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート )
• HPIO_VREF (VREF スキャン機能 (HP I/O バンクのみ))
インスタンシエーシ ョ ン方法およびこれらに使用できる属性の詳細、 その他すべてのデザイン プリ ミ ティブは、
『UltraScale アーキテクチャ ライブラ リ ガイ ド』 (UG974) [参照 5] を参照してください。
IBUF
入力と して使用されている信号には、 入力バッファー (IBUF) が必要です。 図 1-18 に、 一般的な IBUF プリ ミ ティブ
を示します。
X-Ref Target - Figure 1-18
図 1-18: 入力バッファー プリ ミテ ィブ (IBUF)
I O
IBUF
Input from
Device Pad
X16076-022216
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第 1 章: SelectIO インターフェイス リソース
IBUF_IBUFDISABLE
図 1-19 に示す IBUF_IBUFDISABLE プリ ミ ティブは、 ディ スエーブル ポート付きの入力バッファーであ り、 入力が
使用されない期間に電力消費を節約するために使用できます。
IBUF_IBUFDISABLE プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート される と、 入力バッファーを無効にし
て内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させるこ とが可能です。 このよ うな、 UltraScale アーキテ
クチャ特定のプリ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポート を
制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。 この機能を使用するこ とで、 I/O がアイ ド
ル状態のと きに消費電力を抑えるこ とができます。 VREF 電源レール (SSTL および HSTL など) は、 それ以外の規格
(LVCMOS および LVTTL など) よ り もスタティ ッ ク消費電力が大き くなる傾向があるため、 これらの規格を使用する
入力バッファーは、 IBUFDISABLE 信号をロジッ ク High に設定するこ とで 大のメ リ ッ ト を享受できます。
IBUF_INTERMDISABLE
図 1-20 に示す IBUF_INTERMDISABLE プリ ミ ティブは、 HR I/O バンクで利用でき、 入力バッファーが使用されてい
ない間そのバッファーを無効にできる IBUFDISABLE ポート を備えている という点で、 IBUF_IBUFDISABLE プリ ミ
ティブと類似しています。 このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、
USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポート を制御し、 SIM_DEVICE 属性を ULTRASCALE に
設定する必要があ り ます。 その他、 オプシ ョ ンでオンダイ レシーバー終端を無効にする際に使用する
INTERMDISABLE があ り ます。 この機能の詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照し
てください。
IBUF_INTERMDISABLE プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート される と、 入力バッファーを無効
にして内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させるこ とが可能です。 さ らに、
IBUF_INTERMDISABLE プリ ミ ティブでは、 INTERMDISABLE 信号がアサート されている場合にも常に終端の各側
を無効にするこ とが可能です。 これらの機能を組み合わせて使用するこ とで、 入力がアイ ドル状態のと きに消費電
力を抑えるこ とができます。 VREF 電源レール (SSTL および HSTL など) は、 それ以外の規格 (LVCMOS および
LVTTL など) よ り もスタティ ッ ク消費電力が大き くなる傾向があるため、 これらの規格を使用する入力バッファー
は、 IBUFDISABLE 信号をロジッ ク High に設定するこ とで 大のメ リ ッ ト を享受できます。
X-Ref Target - Figure 1-19
図 1-19: 入力バッファーを無効化するポート を備えた入力バッファー (IBUF_IBUFDISABLE)
X-Ref Target - Figure 1-20
図 1-20: 入力バッファー ディスエーブルおよびオンダイ入力終端ディスエーブルを備えた入力バッファー (IBUF_INTERMDISABLE)
I O
IBUF_IBUFDISABLE
IBUFDISABLE
X16077-121018
I O
IBUF_INTERMDISABLE
INTERMDISABLE
IBUFDISABLE
X16078-022216
UltraScale アーキテクチャ SelectIO リソース 43UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IBUFE3
入力バッファー (IBUFE3) プリ ミ ティブは、図 1-21 に示すよ うに、HP I/O バンクでのみサポート されています。 この
UltraScale アーキテクチャ特定のプリ ミ ティブは 「IBUF_IBUFDISABLE」 と同様の機能を備えていますが、 入力バッ
ファー ディ スエーブル (IBUFDISABLE) のほか、 オフセッ ト キャ リブレーシ ョ ンおよび VREF 調整を制御する機能が
追加されています。 オフセッ ト キャ リブレーシ ョ ン機能を利用するには、 OSC_EN および OSC[3:0] ポート を使用し
ます。 VREF スキャン機能を利用するには、 HPIO_VREF プリ ミ ティブと IBUFE3 を併用します。
IBUFDS
差動プリ ミ ティブに対応する使用法および規則は、 シングルエンド SelectIO プリ ミ ティブと類似しています。 差動
SelectIO プリ ミ ティブにはデバイス パッ ドからのピンとデバイス パッ ドへのピンが 2 つあり、 差動ペアとなる P と
N チャネル ピンを示しています。 N チャネル ピンには接尾辞 「B」 が付いています。
図 1-22 に、 差動入力バッファー プリ ミ ティブを示します。
X-Ref Target - Figure 1-21
図 1-21: IBUFE3 プリ ミテ ィブ — オフセッ ト キャリブレーシ ョ ンおよび VREF 調整を備えた入力バッファー (HP I/O バンクのみ)
X-Ref Target - Figure 1-22
図 1-22: 差動入力バッファー プリ ミテ ィブ (IBUFDS)
O
IBUFE3
OSC_EN
I
OSC[3:0]
VREF
IBUFDISABLE
X16080-022216
IO
IB
Inputs from
Device Pads
IBUFDS
X16081-022216
UltraScale アーキテクチャ SelectIO リソース 44UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IBUFDS_DIFF_OUT
図 1-23 に、 相補出力 (O と OB) を備えた差動入力バッファー プリ ミ ティブを示します。
重要: このプリ ミ ティブをクロ ッ ク信号に使用した場合、 インターコネク ト ロジッ クへの OB 出力には、 クロ ッ ク
バッファーへの直接接続があ り ません。
IBUFDS_DIFF_OUT_IBUFDISABLE
図 1-24 に示す IBUFDS_DIFF_OUT_IBUFDISABLE プリ ミ ティブは、相補差動出力を備えた差動入力バッファーです。
ヒン ト : UltraScale アーキテクチャのこのプリ ミ ティブでは、 IBUFDISABLE 機能はサポート されていません。
X-Ref Target - Figure 1-23
図 1-23: 相補出力を備えた差動入力バッファー プリ ミテ ィブ (IBUFDS_DIFF_OUT)
I
IB
IBUFDS_DIFF_OUT
O
OB
X16082-022216
X-Ref Target - Figure 1-24
図 1-24: 相補出力と入力バッファー ディスエーブルを備えた差動入力バッファー (IBUFDS_DIFF_OUT_IBUFDISABLE)
I
IB
IBUFDS_DIFF_OUT_IBUFDISABLE
O
OB
IBUFDISABLE
X16083-022216
UltraScale アーキテクチャ SelectIO リソース 45UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IBUFDS_DIFF_OUT_INTERMDISABLE
図 1-25 に示す IBUFDS_DIFF_OUT_INTERMDISABLE プリ ミ ティブは、 HR I/O バンクでのみ使用可能です。 このプ
リ ミ ティブには、 相補差動出力と、 オプシ ョ ンのオンダイ レシーバー終端機能 (キャ リブレーシ ョ ンなし ) を手動で
無効にする際に使用する INTERMDISABLE ポートがあ り ます。 詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンな
しの終端」 を参照してください。
ヒン ト : UltraScale アーキテクチャのこのプリ ミ ティブでは、 IBUFDISABLE 機能はサポート されていません。
I/O がキャ リブレーシ ョ ンなしのオンダイ レシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が
High にアサート される と常に、 このプリ ミ ティブが終端の各側を無効にします。
IBUFDS_IBUFDISABLE
図 1-26 に示す IBUFDS_IBUFDISABLE プリ ミ ティブは、 ディ スエーブル ポート を備えた差動入力バッファーです。
このポートは、 入力が使用されていない場合に電力を節約する機能と して使用できます。
IBUFDS_IBUFDISABLE プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート される と、 入力バッファーを無効
にして内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させるこ とが可能です。 このよ うな、 UltraScale アー
キテクチャ特定のプリ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポー
ト を制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。 この機能を使用するこ とで、 I/O がア
イ ドル状態のと きに消費電力を抑えるこ とができます。
X-Ref Target - Figure 1-25
図 1-25: 相補出力、 入力パス ディスエーブル、 およびオンダイ入力終端ディスエーブルを備えた差動入力バッファー (IBUFDS_DIFF_OUT_INTERMDISABLE)
X-Ref Target - Figure 1-26
図 1-26: 入力バッファー ディスエーブルを備えた差動入力バッファー (IBUFDS_IBUFDISABLE)
I
IB
IBUFDS_DIFF_OUT_INTERMDISABLE
O
OB
IBUFDISABLE
INTERMDISABLE
X16084-022216
I
IB
IBUFDS_IBUFDISABLE
O
IBUFDISABLE
X16085-022216
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第 1 章: SelectIO インターフェイス リソース
IBUFDS_INTERMDISABLE
図 1-27 に示す IBUFDS_INTERMDISABLE プリ ミ ティブは HR I/O バンクで利用でき、 入力バッファーが使用されて
いない場合はそのバッファーを無効にできる IBUFDISABLE ポート を備えている という点で、
IBUFDS_IBUFDISABLE プリ ミ ティブと類似しています。 その他、 オプシ ョ ンでキャ リブレーシ ョ ンなしの分割終端
機能を無効にする際に使用する INTERMDISABLE があ り ます。 詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンな
しの終端」 を参照してください。
IBUFDS_INTERMDISABLE プリ ミ ティブは、 IBUFDISABLE が High にアサート される と、 入力バッファーを無効に
して O 出力を強制的にロジッ ク Low へ遷移させるこ とが可能です。 このよ うな、 UltraScale アーキテクチャ特定のプ
リ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポート を制御し、
SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。 I/O がオプシ ョ ンのオンダイ レシーバー終端機能を
使用している場合は、 INTERMDISABLE 信号が High にアサート される と常に、 このプリ ミ ティブが終端の各側を無
効にします。 これらの両方の機能を組み合わせて使用するこ とで、 入力がアイ ドル状態のと きに消費電力を抑える
こ とができます。
IBUFDSE3
差動入力バッファー (IBUFDSE3) プリ ミ ティブは HP I/O バンクでのみサポート されています (図 1-28)。 この
UltraScale アーキテクチャ特定のプリ ミ ティブは 「IBUFDS_IBUFDISABLE」 と同様の機能を備えていますが、 オフ
セッ ト キャ リブレーシ ョ ンを制御する機能と入力バッファー ディ スエーブル (IBUFDISABLE) が追加されています。
オフセッ ト キャ リブレーシ ョ ン機能を利用するには、 OSC_EN[1:0] および OSC[3:0] ポート を使用します。 このプリ
ミ ティブでは、 VREF スキャン機能はサポート されていません。
X-Ref Target - Figure 1-27
図 1-27: 入力バッファー ディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動入力バッファー (IBUFDS_INTERMDISABLE)
X-Ref Target - Figure 1-28
図 1-28: IBUFDSE3 プリ ミテ ィブ — オフセッ ト キャリブレーシ ョ ンを備えた差動入力バッファー (HP I/O バンクのみ)
IBUFDS_INTERMDISABLE
INTERMDISABLE
IBUFDISABLE
I
IBO
X16086-022216
O
IBUFDSE3
OSC[3:0]
IB
OSC_EN[1:0]
I
IBUFDISABLE
X16087-022216
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IBUFDS_DPHY
差動入力バッファー プリ ミ ティブ (IBUFDS_DPHY) は、 Virtex UltraScale+ デバイス (図 1-29)、 Kintex UltraScale+ デバ
イス、 および Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート されています。 この UltraScale アーキテク
チャに特有のプリ ミ ティブは、 MIPI D-PHY レシーバーのインプリ メンテーシ ョ ン用です。 HSRX_DISABLE ポート
は、 MIPI D-PHY 高速 (HS) レシーバーの有効/無効に使用します。 LPRX_DISABLE ポートは、 MIPI D-PHY 低電力
(LP) レシーバーの有効/無効に使用します。 HSRX_O および LPRX_O(_P/_N) はそれぞれ、 HS および LP レシーバー
からインターコネク ト ロジッ クへの入力です。 このプリ ミ ティブは、 IOSTANDARD 属性の値と して
MIPI_DPHY_DCI をサポートする唯一のプリ ミ ティブです。
IOBUF
入力バッファーと、 アクティブ High ト ラ イステート T ピンがある ト ライステート出力バッファーの両方を必要とす
る双方向信号には、 IOBUF プリ ミ ティブが必要です。 図 1-30 に、 一般的な IOBUF を示します。 T ピンをロジッ ク
High にする と出力バッファーが無効になり ます。 出力バッファーが ト ライステート状態になる と (T = High)、 入力
バッファーおよびオンダイ レシーバー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) が有効になり ます。
出力バッファーが ト ライステート状態にならない場合は (T = Low)、 オンダイ レシーバー終端 (キャ リブレーシ ョ ン
なしの終端または DCI 終端) が無効になり ます。
X-Ref Target - Figure 1-29
図 1-29: 差動入力バッファー プリ ミテ ィブ (IBUFDS_DPHY)
X-Ref Target - Figure 1-30
図 1-30: 入力/出力バッファー プリ ミテ ィブ (IOBUF)
IBUFDS_DPHY
HSRX_DISABLE
IB
I
LPRX_DISABLE
LPRX_O_P
LPRX_O_NHSRX_O
X16088-022216
IOBUF
I/O
to/from device padI
O
3-state input
T
X16089-022216
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第 1 章: SelectIO インターフェイス リソース
IOBUF_DCIEN
図 1-31 に示す IOBUF_DCIEN プリ ミ ティブは、 HP I/O バンクで使用可能です。 このプリ ミ ティブには
IBUFDISABLE ポートがあ り、 入力バッファーが使用されていない間そのバッファーを無効にするために使用しま
す。 その他、 オプシ ョ ンで DCI 分割終端機能 (キャ リブレーシ ョ ンなしの終端および DCI 終端) を手動で無効にする
際に使用する DCITERMDISABLE ポートがあ り ます。 詳細は、 「HP I/O バンクでのみ使用可能な DCI」 および 「I/O
バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照してください。
IOBUF_DCIEN プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート され、 出力バッファーが ト ライステート状
態になる と (T = High)、 入力バッファーを無効にして内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させ
るこ とが可能です。 I/O がオンダイ レシーバー終端機能 (キャ リブレーシ ョ ンなしの終端および DCI 終端) を使用し
ている場合は、 DCITERMDISABLE 信号が High にアサート され、 出力バッファーが ト ラ イステート状態になる と
(T = High) 常に、 このプリ ミ ティブが終端の各側を無効にします。 出力バッファーが ト ライステート状態になる と
(T = High)、 入力バッファーとオンダイ レシーバー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) が
IBUFDISABLE および DCITERMDISABLE によってそれぞれ制御されます。 このよ うな、 UltraScale アーキテクチャ
特定のプリ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポート を制御
し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。 出力バッファーが ト ライステート状態になら
ない場合は (T = Low)、入力バッファーとオンダイ レシーバー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端)
が無効になり、 内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させます。 これらの機能を組み合わせて使
用するこ とで、 入力がアイ ドル状態のと きに消費電力を抑えるこ とができます。 あま り一般的ではあ り ませんが、
DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、 IBUFDISABLE ピンをフローティング状態
にして、 USE_IBUFDISABLE 属性を FALSE に設定するこ とで、 このプリ ミ ティブを使用できます。
X-Ref Target - Figure 1-31
図 1-31: 入力/出力バッファー DCI イネーブル プリ ミテ ィブ (IOBUF_DCIEN)
IOBUF_DCIEN
I/OI
O
T
DCITERMDISABLE
IBUFDISABLE
X16090-022216
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第 1 章: SelectIO インターフェイス リソース
IOBUF_INTERMDISABLE
図 1-32 に示す IOBUF_INTERMDISABLE プリ ミ ティブは、 HR I/O バンクでのみ使用可能です。 このプリ ミ ティブに
は IBUFDISABLE ポートがあ り、 入力バッファーが使用されていない間そのバッファーを無効にするために使用し
ます。 その他、 オプシ ョ ンでオンダイ レシーバー終端を手動で無効にする際に使用する INTERMDISABLE があ り ま
す。 詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照してください。
IOBUF_INTERMDISABLE プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート され、 出力バッファーが ト ライ
ステート状態になる と (T = High)、 入力バッファーを無効にして内部ロジッ クへの O 出力を強制的にロジッ ク Low
へ遷移させるこ とが可能です。 I/O がキャ リブレーシ ョ ンなしのオンダイ レシーバー終端機能を使用している場合
は、 INTERMDISABLE 信号が High にアサート され、出力バッファーが ト ライステート状態になる と (T = High) 常に、
このプ リ ミ ティブが終端の各側を無効にします。 出力バッファーが ト ライステート状態になる と (T = High)、 入力
バッファーとオンダイ レシーバー終端が IBUFDISABLE および INTERMDISABLE によってそれぞれ制御されます。
このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を TRUE に
設定し、 IBUFDISABLE ポート を制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。 出力バッ
ファーが ト ライステート状態にならない場合は (T = Low)、 入力バッファーとオンダイ レシーバー終端が無効にな
り、 内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させます。 これらの機能を組み合わせて使用するこ と
で、 入力がアイ ドル状態のと きに消費電力を抑えるこ とができます。
X-Ref Target - Figure 1-32
図 1-32: 入力パス ディスエーブルおよびオンダイ入力終端ディスエーブルを備えた双方向バッファー (IOBUF_INTERMDISABLE)
IOBUF_INTERMDISABLE
I/OI
O
T
INTERMDISABLE
IBUFDISABLE
X16092-022216
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IOBUFE3
双方向入力/出力バッファー プリ ミ ティブ (IOBUFE3) は HP I/O バンクでのみサポート されています (図 1-33)。 この
UltraScale アーキテクチャ特定のプリ ミ ティブは 「IOBUF_DCIEN」 と同様の機能を備えていますが、 入力バッ
ファーのオフセッ ト キャ リブレーシ ョ ンおよび VREF 調整を制御する機能、 入力バッファー ディ スエーブル
(IBUFDISABLE)、 およびオンダイ入力終端制御 (DCITERMDISABLE) が追加されています。 オフセッ ト キャ リブ
レーシ ョ ン機能を利用するには、 OSC_EN および OSC[3:0] ポート を使用します。 VREF スキャン機能を利用するに
は、 HPIO_VREF プリ ミ ティブと IOBUFE3 を併用します。
IOBUFDS
図 1-34 に、 差動入力/出力バッファー プリ ミ ティブを示します。 T ピンをロジッ ク High にする と出力バッファーが
無効になり ます。 出力バッファーが ト ライステート状態になる と (T = High)、 入力バッファーおよびオンダイ レシー
バー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) が有効になり ます。 出力バッファーが ト ライステート状
態にならない場合は (T = Low)、オンダイ レシーバー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) が無効に
なり ます。
X-Ref Target - Figure 1-33
図 1-33: IOBUFE3 プリ ミテ ィブ — オフセッ ト キャリブレーシ ョ ンおよび VREF 調整を備えた双方向 I/O バッファー (HP I/O バンクのみ)
X-Ref Target - Figure 1-34
図 1-34: 差動入力/出力バッファー プリ ミテ ィブ (IOBUFDS)
IOBUFE3
T
OSC_EN
OSC[3:0]
I
O
VREF
DCITERMDISABLE
IBUFDISABLE
X16093-022216
IOBUFDS
IOI
O
IOB
3-state input
T
X16094-022216
UltraScale アーキテクチャ SelectIO リソース 51UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IOBUFDS_DCIEN
図 1-35 に示す IOBUFDS_DCIEN プリ ミ ティブは、 HP I/O バンクでのみ使用可能です。 このプリ ミ ティブには
IBUFDISABLE ポートがあ り、 入力バッファーが使用されていない間そのバッファーを無効にするために使用しま
す。 このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、 USE_IBUFDISABLE 属性を
TRUE に設定し、 IBUFDISABLE ポート を制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があ り ます。
その他、 オプシ ョ ンでオンダイ レシーバー終端機能 (キャ リブレーシ ョ ンなしの終端または DCI 終端) を手動で無効
にする際に使用する DCITERMDISABLE ポートがあ り ます。 詳細は、 「HP I/O バンクでのみ使用可能な DCI」 および
「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照してください。
IOBUFDS_DCIEN プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート され、 出力バッファーが ト ラ イステート
状態になる と (T = High)、 入力バッファーを無効にして内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移さ
せるこ とが可能です。 I/O がオンダイ レシーバー終端機能 (キャ リブレーシ ョ ンなしの終端または DCI 終端) を使用
している場合は、 DCITERMDISABLE 信号が High にアサート され、 出力バッファーが ト ラ イステート状態になる と
(T = High) 常に、 このプリ ミ ティブが終端の各側を無効にします。
出力バッファーが ト ライステート状態になる と (T = High)、 入力バッファーとオンダイ レシーバー終端 (キャ リブ
レーシ ョ ンなしの終端または DCI 終端) が IBUFDISABLE および DCITERMDISABLE によってそれぞれ制御されま
す。 出力バッファーが ト ラ イステート状態にならない場合は (T = Low)、 入力バッファーとオンダイ レシーバー終端
(キャ リブレーシ ョ ンなしの終端または DCI 終端) が無効になり、 内部ロジッ クへの O 出力を強制的にロジッ ク Low
へ遷移させます。 これらの機能を組み合わせて使用するこ とで、 入力がアイ ドル状態のと きに消費電力を抑えるこ
とができます。
あま り一般的ではあ り ませんが、 DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、
IBUFDISABLE ピンをフローティング状態にして、 USE_IBUFDISABLE 属性を FALSE に設定するこ とで、 このプリ
ミ ティブを使用できます。
X-Ref Target - Figure 1-35
図 1-35: 入力バッファー ディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DCIEN)
IOBUFDS_DCIEN
IOI
O
IOB
IBUFDISABLE
DCITERMDISABLE
T
X16095-022216
UltraScale アーキテクチャ SelectIO リソース 52UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IOBUFDS_DIFF_OUT
図 1-36 に、相補出力 (O と OB) を備えた差動入力/出力バッファー プリ ミ ティブを示します。 T ピンをロジッ ク High
にする と出力バッファーが無効になり ます。 出力バッファーが ト ライステート状態になる と (T = High)、 入力バッ
ファーおよびオンダイ レシーバー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) が有効になり ます。 出力
バッファーが ト ライステート状態にならない場合は (T = Low)、 オンダイ レシーバー終端 (キャ リブレーシ ョ ンなし
の終端または DCI 終端) が無効になり ます。 このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となる
よ うに、 TM および TS をインターコネク ト ロジッ クからの同じ入力に接続する必要があ り ます。
X-Ref Target - Figure 1-36
図 1-36: 入力バッファーに相補出力を備えた差動入力/出力バッファー プリ ミテ ィブ (IOBUFDS_DIFF_OUT)
IOBUFDS_DIFF_OUT
I
3-state input
from master
IO
3-state input
from slave
TM
IOB
O
OB
TS
I
X16096-022216
UltraScale アーキテクチャ SelectIO リソース 53UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IOBUFDS_DIFF_OUT_DCIEN
図 1-37 に示す IOBUFDS_DIFF_OUT_DCIEN プリ ミ ティブは、 HP I/O バンクでのみ使用可能です。 このプ リ ミ ティブ
には、 相補差動出力、 IBUFDISABLE ポート、 および、 オプシ ョ ンの DCI オンダイ レシーバー終端機能 (キャ リブ
レーシ ョ ンなしの終端または DCI 終端) を手動で無効にする際に使用する DCITERMDISABLE ポートがあ り ます。
詳細は、 「HP I/O バンクでのみ使用可能な DCI」 および 「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参
照してください。 このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、 TM および TS をイ
ンターコネク ト ロジッ クからの同じ入力に接続する必要があ り ます。
I/O がオンダイ レシーバー終端機能 (キャ リブレーシ ョ ンなしの終端または DCI 終端) を使用している場合は、
DCITERMDISABLE 信号が High にアサート され、 出力バッファーが ト ラ イステート状態になる と常に、 このプリ ミ
ティブが終端の各側を無効にします。 出力バッファーが ト ライステート状態になる と (T = High)、 オンダイ レシー
バー終端 (キャ リブレーシ ョ ンなしの終端または DCI 終端) は DCITERMDISABLE によって制御されます。 出力バッ
ファーが ト ライステート状態にならない場合は (T = Low)、 入力バッファーとオンダイ レシーバー終端 (キャ リブ
レーシ ョ ンなしの終端または DCI 終端) が無効になり、 内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移さ
せます。
ヒン ト : UltraScale アーキテクチャのこのプリ ミ ティブでは、 IBUFDISABLE 機能はサポート されていません。
X-Ref Target - Figure 1-37
図 1-37: 相補出力、 入力パス ディスエーブル、 およびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DIFF_OUT_DCIEN)
IOBUFDS_DIFF_OUT_DCIEN
I
IBUFDISABLE
IO
3-state input
from slave
IOB
O
OB
TS
DCITERMDISABLE
TM3-state input
from master
X16097-022216
UltraScale アーキテクチャ SelectIO リソース 54UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
IOBUFDS_INTERMDISABLE
図 1-38 に示す IOBUFDS_INTERMDISABLE プリ ミ ティブは、 HR I/O バンクでのみ使用可能です。 このプ リ ミ ティブ
には IBUFDISABLE ポートがあ り、 入力バッファーが使用されていない間そのバッファーを無効にするために使用
します。 その他、 オプシ ョ ンでオンダイ レシーバー終端を無効にする際に使用する INTERMDISABLE があ り ます。
この機能の詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照してください。
IOBUFDS_INTERMDISABLE プリ ミ ティブは、 IBUFDISABLE 信号が High にアサート され、 出力バッファーが ト ラ
イステート状態になる と (T = High)、入力バッファーを無効にして内部ロジッ クへの O 出力を強制的にロジッ ク Low
へ遷移させるこ とが可能です。 このよ うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、
USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポート を制御し、 SIM_DEVICE 属性を ULTRASCALE に
設定する必要があ り ます。 I/O がオンダイ レシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が
High にアサート され出力バッファーが ト ライステート状態になる と常に、 このプリ ミ ティブが終端の各側を無効に
します。 出力バッファーが ト ライステート状態になる と (T = High)、 入力バッファーとオンダイ レシーバー終端が
IBUFDISABLE および INTERMFIDISABLE によってそれぞれ制御されます。 出力バッファーが ト ライステート状態
にならない場合は (T = Low)、 入力バッファーとオンダイ レシーバー終端が無効になり、 内部ロジッ クへの O 出力を
強制的にロジッ ク Low へ遷移させます。 これらの機能を組み合わせて使用するこ とで、 入力がアイ ドル状態のと き
に消費電力を抑えるこ とができます。
あま り一般的ではあ り ませんが、 DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、
IBUFDISABLE ピンをフローティング状態にして、 USE_IBUFDISABLE 属性を FALSE に設定するこ とで、 このプリ
ミ ティブを使用できます。
X-Ref Target - Figure 1-38
図 1-38: 入力バッファー ディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_INTERMDISABLE)
IOBUFDS_INTERMDISABLE
IO
IOB
INTERMDISABLE
IBUFDISABLE
T
I
O
X16098-022216
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第 1 章: SelectIO インターフェイス リソース
IOBUFDS_DIFF_OUT_INTERMDISABLE
図 1-39 に示す IOBUFDS_DIFF_OUT_INTERMDISABLE プリ ミ ティブは、 HR I/O バンクでのみ使用可能です。 この
プ リ ミ ティブは、 オプシ ョ ンでオンダイ レシーバー終端を無効にする際に使用する INTERMDISABLE ポート を備え
ています。 この機能の詳細は、 「I/O バンクにおけるキャ リブレーシ ョ ンなしの終端」 を参照してください。 このよ
うな、 UltraScale アーキテクチャ特定のプリ ミ ティブ動作となるよ うに、 TM および TS をインターコネク ト ロジッ
クからの同じ入力 (T) に接続する必要があ り ます。
I/O がオンダイ レシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が High にアサート され出力バッ
ファーが ト ライステート状態になる と常に、 このプリ ミ ティブが終端の各側を無効にします。 出力バッファーが ト
ライステート状態になる と (T = High)、 オンダイ レシーバー終端は INTERMDISABLE によって制御されます。 出力
バッファーが ト ライステート状態にならない場合は (T = Low)、 入力バッファーとオンダイ レシーバー終端が無効に
なり、 内部ロジッ クへの O 出力を強制的にロジッ ク Low へ遷移させます。
ヒン ト : UltraScale アーキテクチャのこのプリ ミ ティブでは、 IBUFDISABLE 機能はサポート されていません。
X-Ref Target - Figure 1-39
図 1-39: 相補出力、 入力バッファー ディスエーブル、 およびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DIFF_OUT_INTERMDISABLE)
IOBUFDS_DIFF_OUT_INTERMDISABLE
IO
IOB
INTERMDISABLE
IBUFDISABLE
I
O
TS
TM
OBX16099-022216
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第 1 章: SelectIO インターフェイス リソース
IOBUFDSE3
差動双方向入力/出力バッファー プリ ミ ティブ (IOBUFDSE3) は HP I/O バンクでのみサポート されています。 この
UltraScale アーキテクチャ特定のプリ ミ ティブは 「IOBUFDS_DCIEN」 と同様の機能を備えていますが、 入力バッ
ファーのオフセッ ト キャ リブレーシ ョ ンを制御する機能、 入力バッファー ディ スエーブル制御 (IBUFDISABLE)、 お
よびオンダイ入力終端ディ スエーブル制御 (DCITERMDISABLE) が追加されています。 オフセッ ト キャ リブレー
シ ョ ン機能を利用するには、 OSC_EN[1:0] および OSC[3:0] ポート を使用します。 このプリ ミ ティブでは、 VREF ス
キャン機能はサポート されていません。
OBUF
デバイスから外部出力パッ ドへ信号を送信するには、 出力バッファー (OBUF) が必要です。 図 1-41 に、 一般的な
OBUF プリ ミ ティブを示します。
OBUFDS
図 1-42 に、 差動出力バッファー プリ ミ ティブを示します。
X-Ref Target - Figure 1-40
図 1-40: IOBUFDSE3 プリ ミテ ィブ — オフセッ ト キャリブレーシ ョ ンを備えた差動双方向 I/O バッファー (HP I/O バンクのみ)
X-Ref Target - Figure 1-41
図 1-41: 出力バッファー プリ ミテ ィブ (OBUF)
X-Ref Target - Figure 1-42
図 1-42: 差動出力バッファー プリ ミテ ィブ (OBUFDS)
IOBUFDSE3
T
OSC_EN[1:0]
OSC[3:0]
I
O
IO
IOB
DCITERMDISABLE
IBUFDISABLE
X16100-022216
I O
OBUF
Output to
device pad
X16101-022216
IO
OBUFDS
OB
X16102-022216
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OBUFT
一般的な ト ライステート出力バッファー OBUFT (図 1-43 参照) で、 通常、 ト ラ イステート出力または双方向 I/O をイ
ンプ リ メン ト します。
OBUFTDS
図 1-44 に、 差動ト ライステート出力バッファー プリ ミ ティブを示します。
OBUFDS_DPHY
差動出力バッファー プリ ミ ティブ (OBUFDS_DPHY) は、 Virtex UltraScale+、 Kintex UltraScale+、 および
Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート されています (図 1-45)。 この UltraScale アーキテクチャに
特有のプリ ミ ティブは、 MIPI D-PHY ト ランス ミ ッ ターのインプリ メンテーシ ョ ン用です。 HSTX_T ポートは、 MIPI
D-PHY 高速 (HS) ト ランス ミ ッ ターの ト ライステート制御に使用します。 LPTX_T ポートは、 低電力 (LP) ト ランス
ミ ッ ターの ト ライステート制御に使用します。 HSTX_I および LPTX_I(_P/_N) はそれぞれ、 インターコネク ト ロ
ジッ クから HS および LP ト ランス ミ ッ ターへの入力です。 このプリ ミ ティブは、 IOSTANDARD 属性の値と して
MIPI_DPHY_DCI をサポートする唯一のプリ ミ ティブです。
X-Ref Target - Figure 1-43
図 1-43: ト ライステート出力バッファー プリ ミテ ィブ (OBUFT)
X-Ref Target - Figure 1-44
図 1-44: 差動ト ライステート出力バッファー プリ ミテ ィブ (OBUFTDS)
X-Ref Target - Figure 1-45
図 1-45: 差動出力バッファー プリ ミテ ィブ (OBUFDS_DPHY)
I O
OBUFT
T
X16103-022216
IO
OBUFTDS
T
OB
X16104-022216
OBUFDS_DPHY
O
OB
HSTX_T
HSTX_I
LPTX_I_P
LPTX_I_N
LPTX_TX16105-022216
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HPIO_VREF
HPIO_VREF プリ ミティブは HP I/O バンクでのみサポート されています (図 1-46)。 この UltraScale アーキテクチャ特定
のプリ ミティブは、 HP I/O バンクで利用可能な VREF スキャン機能を使用できるよ うにします。 VREF スキャン機能を
利用するには、 HPIO_VREF プリ ミティブと、 IBUFE3 または IOBUFE3 の各プリ ミティブのいずれかを併用します。
SelectIO インターフェイスの属性と制約
I/O リ ソースの各機能 (ロケーシ ョ ン制約、 入力遅延、 出力駆動能力、 スルー レート など) は、 属性/制約で設定可能
です。 これらの制約/属性の設定方法などその他の詳細は、 『Vivado Design Suite プロパティ リ ファレンス ガイ ド』
(UG912) [参照 6] を参照してください。
DCI_CASCADE 制約
DCI_CASCADE 制約は、 DCI マスター バンク とそれに対応するスレーブ バンクを特定します。 詳細は、 23 ページの
「DCI カスケード接続」 を参照してください。
DCI_CASCADE 属性は、 ザイ リ ンクス デザイン制約 (XDC) ファ イルで次のよ うな構文を使用します。
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]
PACKAGE_PIN 制約
PACKAGE_PIN 制約は、 外部ポート識別子 (A8、 M5、 または AM6) の I/O の位置を指定する場合に使用します。 これ
らの値は、 デバイス サイズおよびパッケージ サイズによって異なり ます。
PACKAGE_PIN 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property PACKAGE_PIN pin_name [get_ports port_name]
IOSTANDARD 属性
すべての I/O バッファーに I/O 規格の値を選択する場合、 IOSTANDARD 属性を使用します。 使用可能な I/O 規格は、
各 UltraScale デバイスのデータシート [参照 2] に記載されていますが、 表 1-77 に、 サポート されるバンク タイプご
と (HR、 HP、 または両方) にまとめました。 IOSTANDARD 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property IOSTANDARD value [get_ports port_name]
X-Ref Target - Figure 1-46
図 1-46: HPIO_VREF プリ ミテ ィブ — VREF スキャン機能 (HP I/O バンクのみ)
HPIO_VREF
FABRIC_VREF_TUNE [6:0] VREF
X16106-022216
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IBUF_LOW_PWR 属性
IBUF_LOW_PWR 属性を使用するこ とによって、 性能と消費電力のト レードオフが可能になり ます。 この属性はデ
フォルトで TRUE に設定されており、 高性能モードではなく低消費電力モードで入力バッファーをインプリ メン ト
します。
推奨: 1600Mb/s 以上のデータレートで動作するレシーバーでは、 この属性を FALSE に設定してください。
高性能モード と低消費電力モードでの消費電力の変化は、 Xilinx Power Estimator (XPE) スプレッ ドシート ツール
(japan.xilinx.com/power よ りダウンロード可能) を使用して見積もるこ とができます。
IBUF_LOW_PWR 属性は、 I/O バッファー インスタンスへ適用され、 XDC ファ イルで次の構文を使用します。
set_property IBUF_LOW_PWR TRUE|FALSE [get_ports port_name]
UNISIM のインスタンシエーシ ョ ンでこの属性を使用する方法については、 『UltraScale アーキテクチャ ライブラ リ
ガイ ド』 (UG974) [参照 5] を参照してください。
出力スルー レートの属性
I/O 出力バッファーに必要なスルー レート を設定するため、 数多くの属性値があ り ます。 差動バージ ョ ンを含む
LVCMOS、 LVTTL、 SSTL、 HSTL、 HSUL 出力バッファーに必要なスルー レート を指定するには SLEW 属性を使用
します。
デフォルトの SLEW 属性は SLOW ですが、 高周波数メモ リ インターフェイスなどの高性能アプリ ケーシ ョ ンには、
FAST スルー レート を指定するこ とが重要となり ます。 ただし、 適切に設計されていない場合 (終端、 伝送ラインの
インピーダンスの連続性、 クロスカップ リ ングなど) には、 高速スルー レートが反射を招いたり、 ノ イズ問題を増加
させる可能性があ り ます。
SLEW 属性で設定可能な値は、 SLOW、 MEDIUM (HP I/O のみ)、 または FAST です。
SLEW 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property SLEW value [get_ports port_name]
各出力バッファーのスルー レートは、 デフォルトで SLOW に設定されます。 スイ ッチングする信号があま り重要で
ない場合のバスの消費電力を 小限に抑えるために、 デフォルト値は SLOW になっています。
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出力駆動能力の属性
LVCMOS および LVTTL 出力バッファーでは、 ド ライバーが有効なロジッ ク レベルまで安全に駆動できる負荷電流
(mA) を DRIVE 属性で指定できます。 表 1-12 に、 DRIVE 属性で指定できる値を示します。
DRIVE 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property DRIVE drive_value [get_ports port_name]
PULLTYPE 属性
入力バッファー、 ト ラ イステート出力バッファー、 双方向バッファーを使用する場合、 出力には弱いプルアップ抵
抗、 弱いプルダウン抵抗、 または弱いキーパー回路のいずれかを使用できます。 PULLTYPE 属性で設定可能な値を
次に示します。
• NONE
• PULLUP
• PULLDOWN
• KEEPER
バッファーの出力ネッ トに次の制約値を追加してこの機能を使用します。 これらの属性は、 XDC ファ イルで次のよ
うな構文を使用します。
set_property PULLTYPE value [get_ports port_name]
各 I/O またはすべての I/O のいずれかにこれらの属性を適用する場合の詳細は、 『Vivado Design Suite プロパティ リ
ファレンス ガイ ド』 (UG912) [参照 6] の 「プルアップ」、 「プルダウン」、 および 「キーパー」 に関する説明を参照し
てください。
表 1-12: DRIVE 属性で指定可能な値
規格HR I/O バンク駆動電流 (mA) HP I/O バンク駆動電流 (mA)
許容値 デフォルト 許容値 デフォルト
LVCMOS12 4、 8、 または 12 12 2、 4、 6、 または 8 12(1)
LVCMOS15 4、 8、 12、 または 16 12 2、 4、 6、 8、 または 12 12
LVCMOS18 4、 8、 12、 または 16 12 2、 4、 6、 8、 または 12 12
LVCMOS25 4、 8、 12、 または 16 12 N/A N/A
LVCMOS33 4、 8、 12、 または 16 12 N/A N/A
LVTTL 4、 8、 12、 または 16 12 N/A N/A
注記:1. Vivado Design Suite で実行する前に、 RTL ファイルまたは XDC ファ イルの駆動設定を、 デフォルト設定から許容値のいずれか
に変更します。
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第 1 章: SelectIO インターフェイス リソース
オンダイ終端 (ODT) 属性
ODT 属性は、 HSTL、 SSTL、 POD、 および HSUL 規格の入力で分割終端またはシングル終端をサポート します。
ODT は、 レシーバーのスタブを完全になくすこ とでシグナル インテグ リ ティを向上できるため、 単体抵抗を使用す
るよ り も有利です。
ODT 属性は、 サポート される DCI および non-DCI の両規格の入力におけるオンダイ終端値を指定します。
I/O バンクの VCCO は、 ODT 属性が正し く作用するよ うに、 適切な電圧レベルに接続する必要があ り ます。
注記: その他の I/O 規格に必要な VCCO レベルは、 「同じバンク内で複数の I/O 規格を併用する場合の規則」 の表 1-77
を参照してください。
ODT 属性で指定可能な値:
• RTT_40
• RTT_48
• RTT_60
• RTT_120
• RTT_240
• RTT_NONE
注記: これらの値が、 適用可能な I/O 規格およびコンフ ィギュレーシ ョ ンのすべてに使用できるわけではあ り ま
せん。
ODT 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property ODT value [get_ports port_name]
ソース終端属性 (OUTPUT_IMPEDANCE)OUTPUT_IMPEDANCE 属性を使用する と、 HSTL、 SSTL、 HSUL、 LVDCI、 HSLVDCI、 および POD の各ド ライバー
のインピーダンスを選択し、 駆動されるラインの特性インピーダンス と整合させるオプシ ョ ンを利用できます。
OUTPUT_IMPEDANCE 属性は、 サポート される DCI および non-DCI の両規格のド ライバーにおけるソース終端値を
指定します。
OUTPUT_IMPEDANCE 属性で指定可能な値:
• RDRV_40_40
• RDRV_48_48
• RDRV_60_60
• RDRV_NONE_NONE
注記: これらの値が、 適用可能な I/O 規格およびコンフ ィギュレーシ ョ ンのすべてに使用できるわけではあ り ま
せん。
この属性の XDC 構文を次に示します。
set_property OUTPUT_IMPEDANCE value [get_ports port_name]
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差動終端属性
差動終端 (DIFF_TERM または DIFF_TERM_ADV) の属性は、 入力と して使用する差動 I/O 規格をサポート します。
これらの属性を使用してビルト イン 100Ω 終端抵抗の切り替え (オン/オフ) を実行します。 オンチップ入力差動終端
を使用する と、 レシーバーのスタブを完全になくすこ とできるため、 単体抵抗を使用するよ り も有利であ り、 シグ
ナル インテグ リティを向上できます。 さ らに、 次のよ うな利点があ り ます。
• DCI 終端よ り消費電力が低い
• VRP ピン (DCI) を使用しない
100Ω の有効な差動終端を使用するために、 I/O バンクの VCCO は、 HP I/O バンクの場合は 1.8V に、 HR I/O バンクの
場合は 2.5V に接続する必要があ り ます。 DIFF_TERM および DIFF_TERM_ADV は、 入力専用の属性であ り、 適切な
VCCO 電圧に対してのみ使用できます。
DIFF_TERM_ADV 属性は XDC 制約ファイルで指定できます。 DIFF_TERM 属性は、 インスタンシエート したプリ ミ
ティブのジェネ リ ッ ク マップ (VHDL) またはインライン パラ メーター (Verilog) で適切な値を設定します。 これらの
プリ ミ ティブのインスタンシエーシ ョ ンおよび DIFF_TERM 属性の設定の構文の詳細は、Vivado Design Suite の HDL
テンプレート [参照 11] [参照 8] または 『UltraScale アーキテクチャ ライブラ リ ガイ ド』 (UG974) [参照 5] を参照して
ください。
差動終端は、 DIFF_TERM または DIFF_TERM_ADV 属性のいずれかを使用して有効にできます。 DIFF_TERM 属性は
インスタンシエート されたプリ ミ ティブで指定された場合に使用されます。 DIFF_TERM_ADV 属性は XDC 制約
ファイルで指定された場合に使用されます。 インスタンシエート されたプリ ミ ティブで指定された DIFF_TERM の
値は、 XDC 制約ファイルで対応する DIFF_TERM_ADV 設定に変換されます。
DIFF_TERM 属性で設定可能な値は次のとおりです。
• DIFF_TERM = TRUE と DIFF_TERM_ADV = TERM_100 は対応関係にあ り ます。
• DIFF_TERM = FALSE と DIFF_TERM_ADV = TERM_NONE (デフォルト ) は対応関係にあ り ます。
DIFF_TERM_ADV 属性で設定可能な値は次のとおりです。
• DIFF_TERM_ADV = TERM_NONE (デフォルト )
• DIFF_TERM_ADV = TERM_100
DIFF_TERM_ADV 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property DIFF_TERM_ADV value [get_ports port_name]
内部 VREFI/O バンクに供給する VREF は UltraScale デバイス内部で生成できます (オプシ ョ ン)。 内部生成されるこ とで PCB 上に
特定の VREF 電源レールが必要なくなり ます。 内部生成の VREF (INTERNAL_VREF) は VCCO をソースと しています。
I/O バンクでは、 各バンクの VREF プレーンは 1 つであるため、 オプシ ョ ンの INTERNAL_VREF はバンク全体で 1 つ
の電圧レベルにしか設定できません。
INTERNAL_VREF 制約は、 一度に 1 つのバンクに割り当てられます。
例 1: HSTL_II (1.5V) を使用するバンク 84 に 0.75V の基準電圧が必要な場合、 INTERNAL_VREF 制約は次のよ うに設
定します。
set_property INTERNAL_VREF 0.75 [get_iobanks 84]
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第 1 章: SelectIO インターフェイス リソース
例 2: HSTL_II_18 (1.8V) を使用するバンク 65 に 0.9V の基準電圧が必要な場合、 INTERNAL_VREF 制約は、 次のよ う
に設定します。
set_property INTERNAL_VREF 0.90 [get_iobanks 65]
INTERNAL_VREF の使用に関する規則は次のとおりです。
• バンクに設定できる VREF の値は 1 つです。
• INTERNAL_VREF に設定できる値は、 特定の I/O 規格の標準基準電圧のみです。
• INTERNAL_VREF に有効な設定値は次のとおりです。 ただし、 バンクのタイプによってはサポート されていな
い値もあ り ます。
° 0.60
° 0.675
° 0.70
° 0.75
° 0.84
° 0.90
• 専用ピンである VREF は、 INTERNAL_VREF が使用されている場合は通常の I/O ピンと して使用できません。
I/O 規格を組み合わせて使用する際の規則は INTERNAL_VREF にも適用されます。 HP I/O バンクでは、 内部 VREF ス
キャン機能は内部 VREF 制御にしか使用できません。 バンクで VREF スキャン機能を使用するには、
INTERNAL_VREF を I/O 規格に対応する適切な VREF 値に設定する必要があ り ます。内部 VREF スキャンは、 IBUFE3
または IOBUFE3 プリ ミ ティブのいずれかと HPIO_VREF プリ ミ ティブを併用して有効にします。
バンク内では、 内部 VREF (INTERNAL_VREF または VREF スキャン) と外部 VREF ピンを組み合わせたり、 その両方
を使用したりするこ とはできません。 バンク内で INTERNAL_VREF または VREF スキャンを使用する場合は、 500Ω
抵抗または 1KΩ 抵抗を介して専用の外部 VREF ピンを GND に接続します。
DQS_BIAS
DQS_BIAS は擬似差動 (DIFF_SSTL、 DIFF_HSUL、 および DIFF_POD) バッファーの駆動されていないピンに対する
ロジッ ク保持メカニズムと しての機能を持ち、 バッファーの N 側を VCCO に弱くプルアップし、 バッファーの P 側
をグランドに弱くプルダウンします。 LVDS 入力の場合、 DQS_BIAS はバッファーの P と N の両側に VCCO/2 の DC
バイアスを提供します。
適用可能な I/O 規格に対して DQS_BIAS 属性で設定可能な値は次のとおりです。
• TRUE (ただし DQS_BIAS = TRUE のと き、 同じポートで PULLUP、 PULLDOWN、 または KEEPER に設定した
PULLTYPE 属性との併用は不可)。
• FALSE (デフォルト )
重要: Vivado Design Suite 2018.1 以降、 DQS_BIAS 属性はセルではなくポートに設定する必要があ り ます。
DQS_BIAS 属性は、 次の構文を使用してポートに設定する必要があ り ます。
set_property DQS_BIAS TRUE|FALSE [get_ports port_name]
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第 1 章: SelectIO インターフェイス リソース
ト ランスミ ッ ター プリエンファシス
ト ランス ミ ッ ター プリエンファシス (PRE_EMPHASIS) 機能は、 特定の I/O 規格のド ライバーにプリエンファシスを
適用できます。 この属性は、 ENABLE_PRE_EMPHASIS と共に使用する必要があ り ます。
PRE_EMPHASIS 属性で設定可能な値は次のとおりです。
• PRE_EMPHASIS = RDRV_NONE (デフォルト )
• PRE_EMPHASIS = RDRV_240 (この場合、 ENABLE_PRE_EMPHASIS を TRUE に設定する必要があ り ます)
PRE_EMPHASIS 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property PRE_EMPHASIS value [get_ports port_name]
表 1-13 に、OUTPUT_IMPEDANCE 属性を 40Ω と した DDR4 アプリ ケーシ ョ ンで PRE_EMPHASIS 属性を使用した場
合の一般的なプリエンファシス ゲインを示します。
LVDS ト ランスミ ッ ター プリエンファシス
LVDS ト ランス ミ ッ ター プリエンファシス (LVDS_PRE_EMPHASIS) 機能は、 特定の I/O 規格のド ライバーにプリエ
ンファシスを適用できます。 この属性は、 ENABLE_PRE_EMPHASIS と共に使用する必要があ り ます。
LVDS_PRE_EMPHASIS 属性で設定可能な値は次のとおりです。
• LVDS_PRE_EMPHASIS = FALSE (デフォルト )
• LVDS_PRE_EMPHASIS = TRUE (この場合、 ENABLE_PRE_EMPHASIS を TRUE に設定する必要があ り ます)
LVDS_PRE_EMPHASIS 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property LVDS_PRE_EMPHASIS TRUE|FALSE [get_ports port_name]
表 1-14 に、 LVDS_PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシス ゲインを示します。
表 1-13: DDR4 アプリケーシ ョ ンで PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシス ゲイン
属性 値 概算ゲイン (dB)
OUTPUT_IMPEDANCE を 40Ω と した PRE_EMPHASIS (HP I/O バンク ) RDRV_240(1) 2.5
注記:1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定します。
表 1-14: LVDS_PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシス ゲイン
属性 値 概算ゲイン (dB)
LVDS_PRE_EMPHASIS (HP I/O バンク ) TRUE(1) 4
LVDS_PRE_EMPHASIS (HR I/O バンク ) TRUE(1) 4
注記:1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定します。
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第 1 章: SelectIO インターフェイス リソース
レシーバー EQUALIZATIONレシーバー イコライゼーシ ョ ン (EQUALIZATION) 機能は、 特定の I/O 規格のレシーバーにイコライゼーシ ョ ンを適
用できます。
EQUALIZATION 属性で設定可能な値は次のとおりです。
HP I/O バンク
• EQ_LEVEL0
• EQ_LEVEL1
• EQ_LEVEL2
• EQ_LEVEL3
• EQ_LEVEL4
• EQ_NONE (デフォルト )
HR I/O バンク
• EQ_LEVEL0
• EQ_LEVEL0_DC_BIAS
• EQ_LEVEL1
• EQ_LEVEL1_DC_BIAS
• EQ_LEVEL2
• EQ_LEVEL2_DC_BIAS
• EQ_LEVEL3
• EQ_LEVEL3_DC_BIAS
• EQ_LEVEL4
• EQ_LEVEL4_DC_BIAS
• EQ_NONE (デフォルト )
重要: _BIAS 値を設定した HR I/O バンクは、 同じポートで PULLUP、 PULLDOWN、 または KEEPER に設定した
PULLTYPE 属性と併用できません。
EQUALIZATION 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property EQUALIZATION value [get_ports port_name]
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第 1 章: SelectIO インターフェイス リソース
表 1-15 に、 異なる EQUALIZATION 値に対する、 DDR4 および SGMII インターフェイスの一般的な AC ゲインを示
します。
レシーバー OFFSET 制御
レシーバー オフセッ ト制御 (OFFSET_CNTRL) 機能は、特定の I/O 規格のレシーバーにオフセッ ト キャンセレーシ ョ
ンを適用し、 プロセスによるオフセッ トのばらつきを解消できます。
OFFSET_CNTRL 属性で設定可能な値は次のとおりです。
• CNTRL_NONE (デフォルト )
• FABRIC
注記: OFFSET_CNTRL = MEM_CTRL は有効な設定ではあ り ません。
OFFSET_CNTRL 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property OFFSET_CNTRL value [get_ports port_name]
I/O バンクでオフセッ ト キャンセレーシ ョ ン機能を有効にするには、 OFFSET_CNTRL を FABRIC に設定する必要が
あ り ます。 オフセッ ト キャンセレーシ ョ ンの制御は、 IBUFE3、 IBUFDSE3、 IOBUFE3、 または IOBUFDSE3 プリ ミ
ティブを使用して利用できます。
VREF_CNTR
VREF_CNTR は、 HP I/O バンクのレシーバーの VREF スキャン機能に特有の属性です。 これは、 HPIO_VREF という
UNISIM プリ ミ ティブと共に使用されます。
VREF_CNTR 属性で設定可能な値は次のとおりです。
• FABRIC_RANGE1 (POD 規格)
• FABRIC_RANGE2 (その他の適用可能な規格)
レシーバーの VREF スキャン機能を使用する場合、 POD 規格では FABRIC_RANGE1 が、 その他の適用可能な規格で
は FABRIC_RANGE2 が、 それぞれ使用されます。
表 1-15: 異なる EQUALIZATION 値に対する、 DDR4 および SGMII インターフェイスの一般的な AC ゲイン
属性 値 概算ゲイン (dB)
2.66Gb/s の DDR4 インターフェイスでの
イコライゼーシ ョ ン (HP I/O バンク )
EQ_LEVEL0 0
EQ_LEVEL1 0.75
EQ_LEVEL2 1.50
EQ_LEVEL3 2.25
EQ_LEVEL4 3.00
1.25Gb/s の SGMII インターフェイスでの
イコライゼーシ ョ ン (HR および HP I/O バンク )
EQ_LEVEL0/EQ_LEVEL0_DC_BIAS 0
EQ_LEVEL1/EQ_LEVEL1_DC_BIAS 1.50
EQ_LEVEL2/EQ_LEVEL2_DC_BIAS 3.00
EQ_LEVEL3/EQ_LEVEL3_DC_BIAS 4.50
EQ_LEVEL4/EQ_LEVEL4_DC_BIAS 6.00
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第 1 章: SelectIO インターフェイス リソース
VREF_CNTR 属性は UNISIM インスタンシエーシ ョ ンで設定する必要があ り ます。 詳細は、 『UltraScale アーキテク
チャ ライブラ リ ガイ ド』 (UG974) [参照 5] を参照してください。
DATA_RATE
DATA_RATE は、 情報専用の属性であ り、 Vivado Design Suite の消費電力解析、 タイ ミ ング解析、 および SSN ツール
で使用されます。 この属性は、 これらのツールに対する I/O のト グル レートに関する情報を提供します。
この属性の有効な値は次のとおりです。
• シングル データ レート (SDR)
• ダブル データ レート (DDR)
非ネイティブ PHY アプリ ケーシ ョ ンでのこの属性のデフォルト値は、 SDR です。 ネイティブ モード アプリ ケー
シ ョ ン (I/O を、 IDDRE1、 ODDRE1、 RX_BITSLICE、 TX_BITSLICE などのネイティブ PHY プリ ミ ティブのいずれか
に接続した場合) でのデフォルト値は、 DDR です。
DATA_RATE 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property DATA_RATE SDR|DDR [get_ports port_name]
I/O リソースの VHDL/Verilog の例
I/O リ ソースをインスタンシエートする VHDL および Verilog の例は、 Vivado Design Suite の HDL テンプレート
[参照 11] [参照 8] を参照してください。
サポート される I/O 規格および終端
以降のセクシ ョ ンでは、 サポート される I/O 規格およびオプシ ョ ンについて説明します。 I/O で使用できる規格のほ
ぼすべてに許容電圧範囲が指定されていますが、 このセクシ ョ ンでは一般的な電圧値のみを扱います。 これらの規
格は、 『Electronic Industry Alliance JEDEC® specification』 [参照 7] で説明されています。
LVTTL
LVTTL (Low voltage TTL) はシングルエンドの CMOS 入力バッファーとプッシュプル出力バッファーを使用した、
3.3V アプリ ケーシ ョ ン向けの汎用 EIA/JESD 規格です。 この規格には 3.3V の出力ソース電圧 (VCCO) が必要ですが、
基準電圧 (VREF) および終端電圧 (VTT) は不要です。 この規格は JEDEC (JESD 8C.01) [参照 7] で規定されています。
図 1-47 および図 1-48 に、 単方向および双方向の LVTTL 終端テクニッ クを使用した回路の例をそれぞれ示します。
これらの 2 つの回路図は、 ソースの直列終端および並列終端トポロジの例を示しています。
表 1-16: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
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第 1 章: SelectIO インターフェイス リソース
図 1-47 に、 単方向の終端トポロジを示します。
X-Ref Target - Figure 1-47
図 1-47: LVTTL 単方向終端
Z0
IOB IOB
LVTTL LVTTL
Z0
Z0
VTT
Note: VTTis any voltage from 0V to VCCO
RP= Z0
RS= Z0
– RD
IOB IOB
LVTTL LVTTL
IOB IOB
LVTTL LVTTL
X16107-022216
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第 1 章: SelectIO インターフェイス リソース
図 1-48 に、 双方向の並列終端トポロジを示します。
表 1-17 に、 LVTTL I/O 規格に適用できる属性を示します。 この規格は HR I/O バンクでのみ使用可能です。表 1-17 に
示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または
*_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO
インターフェイス プリ ミ ティブ」 を参照してください。
X-Ref Target - Figure 1-48
図 1-48: LVTTL 双方向終端
表 1-17: LVTTL I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFOBUF/OBUFT/IOBUF
許容値 デフォルト
IOSTANDARD LVTTL LVTTL
DRIVE N/A 4、 8、 12、 または 16 12
SLEW N/A FAST または SLOW SLOW
IOB IOBLVTTL LVTTL
Z0
Z0
VTT
Note: VTTis any voltage from 0V to VCCO
R = Z0
IOB IOBLVTTL LVTTL
VTT
R = Z0
X16108-022216
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第 1 章: SelectIO インターフェイス リソース
LVCMOS
LVCMOS (Low voltage CMOS) は幅広く使用されており、 CMOS ト ランジスタにインプリ メン ト されているスイ ッチ
規格です。 この規格は JEDEC (JESD 8C.01) [参照 7] で規定されています。 UltraScale デバイスでサポート されている
LVCMOS 規格は、 LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25、 および LVCMOS33 です。
図 1-49 および図 1-50 に、 LVCMOS 単方向終端テクニッ ク と LVCMOS 双方向終端テクニッ クを使用した回路図の例
をそれぞれ示します。 これらの 2 つの回路図は、 ソースの直列終端および並列終端トポロジの例を示しています。
図 1-49 に、 単方向の終端トポロジを示します。
表 1-18: 使用可能な I/O バンクのタイプ
HR HP
可 可
X-Ref Target - Figure 1-49
図 1-49: LVCMOS 単方向終端
Z0
IOB IOB
LVCMOS LVCMOS
Z0
Z0
VTT
Note: VTTis any voltage from 0V to VCCO
RP= Z0
RS= Z0
– RD
IOB IOB
LVCMOS LVCMOS
IOB IOB
LVCMOS LVCMOS
X16109-022216
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第 1 章: SelectIO インターフェイス リソース
図 1-50 に、 双方向の並列終端トポロジを示します。
表 1-19 に、 LVCMOS33 および LVCMOS25 I/O 規格に適用できる属性を示します。 これらの規格は HR I/O バンクで
のみ使用可能です。 表 1-19 に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ
ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
X-Ref Target - Figure 1-50
図 1-50: LVCMOS 双方向終端
表 1-19: LVCMOS33 および LVCMOS25 I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFOBUF/OBUFT/IOBUF
許容値 デフォルト
IOSTANDARD LVCMOS33、 LVCMOS25 LVCMOS33、 LVCMOS25
DRIVE N/A 4、 8、 12、 または 16 12
SLEW N/A FAST または SLOW SLOW
IOB IOBLVCMOS LVCMOS
Z0
Z0
VTT
Note: VTTis any voltage from 0V to VCCO
R = Z0
IOB IOBLVCMOS LVCMOS
VTT
R = Z0
X16110-022216
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第 1 章: SelectIO インターフェイス リソース
表 1-20 に、 LVCMOS18 I/O 規格に適用できる属性を示します。 この規格は HR および HP I/O バンクの両方で使用可
能です。 MOBILE DDR アプリ ケーシ ョ ンの場合、 LVCMOS18 I/O 規格は 8mA 非終端ド ライブと組み合わせて使用し
ます。 表 1-20 に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ
ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
表 1-21 に、 LVCMOS15 I/O 規格に適用できる属性を示します。 この規格は HR および HP I/O バンクの両方で使用可
能です。 表 1-21 に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ
ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
表 1-22 に、 LVCMOS12 I/O 規格に適用できる属性を示します。 この規格は HR および HP I/O バンクの両方で使用可
能です。 表 1-22 に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ
ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
表 1-20: LVCMOS18 I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUF
OBUF/OBUFT/IOBUF
HP I/O バンク HR I/O バンク
許容値 デフォルト 許容値 デフォルト
IOSTANDARD LVCMOS18 LVCMOS18 LVCMOS18
DRIVE N/A 2、 4、 6、 8、 12 12 4、 8、 12、 16 12
SLEW N/A FAST、 MEDIUM、 SLOW SLOW FAST、 SLOW SLOW
表 1-21: LVCMOS15 I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUF
OBUF/OBUFT/IOBUF
HP I/O バンク HR I/O バンク
許容値 デフォルト 許容値 デフォルト
IOSTANDARD LVCMOS15 LVCMOS15 LVCMOS15
DRIVE N/A 2、 4、 6、 8、 12 12 4、 8、 12、 16 12
SLEW N/A FAST、 MEDIUM、 SLOW SLOW FAST、 SLOW SLOW
表 1-22: LVCMOS12 I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUF
OBUF/OBUFT/IOBUF
HP I/O バンク HR I/O バンク
許容値 デフォルト 許容値 デフォルト
IOSTANDARD LVCMOS12 LVCMOS12 LVCMOS12
DRIVE N/A 2、 4、 6、 8 12 4、 8、 12 12
SLEW N/A FAST、 MEDIUM、 SLOW SLOW FAST、 SLOW SLOW
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第 1 章: SelectIO インターフェイス リソース
LVDCI
これらの I/O バッファーを使用する と、 出力が制御インピーダンス ド ラ イバーと してコンフ ィギュレーシ ョ ンされ
ます。 LVDCI (low-voltage digitally controlled impedance) レシーバーは、 LVCMOS レシーバーと類似しています。
LVCMOS などの一部の I/O 規格では、 伝送ラインの特性インピーダンス と駆動インピーダンスを整合させる必要が
あ り ます。 HP I/O バンクには制御インピーダンス出力ド ライバーがあ り、 外部のソース終端抵抗を使用せずに直列
終端を与えるこ とができます。
ソース終端は OUTPUT_IMPEDANCE 属性を使用して制御します。 インピーダンスの正確な値は、
OUTPUT_IMPEDANCE 属性と VRP ピンに接続された 240Ω の外部抵抗によって指定されます。 この属性の有効な値
は、 LVDCI 規格では RDRV_48_48 のみであ り、 48Ω の設定に対応します。
図 1-51 および図 1-52 に、制御インピーダンス ド ラ イバーの単方向トポロジおよび双方向トポロジを使用した回路図
の例をそれぞれ示します。 制御インピーダンス ド ラ イバーをサポートする DCI I/O 規格は、 LVDCI_15 と LVDCI_18
です。
表 1-24 に、 LVDCI I/O 規格に適用できる属性を示します。 これは HP I/O バンクでのみ使用可能な規格です。 表 1-24
に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または
*_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO
インターフェイス プリ ミ ティブ」 を参照してください。
表 1-23: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
X-Ref Target - Figure 1-51
図 1-51: 単方向制御インピーダンス ト ライバーのトポロジ
X-Ref Target - Figure 1-52
図 1-52: 双方向制御インピーダンス ト ライバーのトポロジ
R0= Z0
Z0
IOB IOBLVDCI LVDCI
X16111-022216
IOB IOBLVDCI LVDCI
Z0
R0= Z0
R0= Z0
X16112-022216
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第 1 章: SelectIO インターフェイス リソース
HSLVDCI
ド ラ イバーは LVDCI と類似しており、 入力は HSTL および SSTL と類似しています。 VREF 基準電圧の入力を使用す
る と、 HSLVDCI (high-speed LVDCI) は、 シングルエンド LVCMOS タイプのレシーバーを使用する場合よ り優れた入
力感度をレシーバーで許容できます。
HP I/O バンクには制御インピーダンス出力ド ライバーがあ り、 外部のソース終端抵抗を使用せずに直列終端を与え
るこ とができます。 インピーダンスの正確な値は、 OUTPUT_IMPEDANCE 属性と VRP ピンに接続された 240Ω の外
部抵抗によって指定されます。 OUTPUT_IMPEDANCE 属性の有効な値は、 HSLVDCI 規格では RDRV_48_48 のみで
あ り、 48Ω の設定に対応します。
図 1-53 に、 HSLVDCI 制御インピーダンス ド ラ イバーの双方向終端テクニッ クを使用した回路図の例を示します。
VREF で制御インピーダンス ド ラ イバーをサポートする DCI I/O 規格は、 HSLVDCI_15 と HSLVDCI_18 です。
電気的仕様は、 UltraScale デバイスのデータシート [参照 2] の LVDCI VOH および VOL を参照してください。
表 1-26 に、 HSLVDCI I/O 規格に適用できる属性を示します。 これは HP I/O バンクでのみ使用可能な規格です。
表 1-26 に示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま
たは *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ ティブについては、
「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
表 1-24: LVDCI I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFOBUF/OBUFT/IOBUF
許容値 デフォルト
IOSTANDARD LVDCI_15、 LVDCI_18 LVDCI_15、 LVDCI_18
SLEW N/A FAST、 MEDIUM、 SLOW SLOW
OUTPUT_IMPEDANCE N/A RDRV_48_48
表 1-25: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
X-Ref Target - Figure 1-53
図 1-53: 双方向終端の HSLVDCI 制御インピーダンス ド ライバー
IOB IOBHSLVDCI_15
HSLVDCI_18 HSLVDCI_15
HSLVDCI_18
Z0
R0= Z0
R0= Z0
VREF= VCCO/2
VREF= VCCO/2
X16113-022216
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第 1 章: SelectIO インターフェイス リソース
HSTL
高速ト ランシーバー ロジッ ク (HSTL) 規格は、 JEDEC が規定する汎用高速バス規格 (JESD8-6) [参照 7] です。 高速メ
モ リ インターフェイスのクロ ッキングをサポートするために、 この規格では差動バージ ョ ンも提供されています。
UltraScale アーキテクチャの I/O は、差動バージ ョ ンを含む、 1.5V HSTL ク ラス I および 1.8V HSTL ク ラス I (HP およ
び HR I/O バンク両方) に加えて 1.2V HSTL ク ラス I (HP I/O バンク ) の I/O 規格をサポート します。 さ らに、差動バー
ジ ョ ンを含む、 1.5V HSTL ク ラス II および 1.8V HSTL ク ラス II (HR I/O バンク ) にも対応しています。 差動バージ ョ
ンには、 差動増幅入力バッファーおよびプッシュプル出力バッファーが必要です。 HP I/O バンクは DCI バージ ョ ン
にも対応しています。
HSTL_ I および HSTL_I_18
HSTL_I および HSTL_ I_18 は並列終端電圧 (VTT) と して VCCO/2 を使用します。
オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、
48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
HSTL_I_12
HSTL_I_12 は並列終端電圧 (VTT) と して VCCO/2 を使用します。
オプシ ョ ンの調整なしの分割入力 ODT によって、VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、
48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
表 1-26: HSLVDCI I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFOBUF/OBUFT/IOBUF
許容値 デフォルト
IOSTANDARD HSLVDCI_15、 HSLVDCI_18 HSLVDCI_15、 HSLVDCI_18
SLEW N/A FAST、 MEDIUM、 SLOW SLOW
OUTPUT_IMPEDANCE N/A RDRV_48_48
表 1-27: 使用可能な I/O バンクのタイプ
HR HP
可 可
表 1-28: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
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第 1 章: SelectIO インターフェイス リソース
HSTL_ I_DCI、 HSTL_I_DCI_12、 および HSTL_ I_DCI_18
HSTL_I_DCI、 HSTL_I_DCI_12、 および HSTL_I_DCI_18 では、 VCCO から電源供給されるオンチップ分割テブナン終
端 (ODT 属性を利用) を使用し、 VCCO/2 の等価並列終端電圧 (VTT) を生成します。
40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
HSTL_ II および HSTL_ II_18
HSTL_II および HSTL_II_18 は並列終端電圧 (VTT) と して VCCO/2 を使用します。
オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。
DIFF_HSTL_I および DIFF_HSTL_I_18
差動 HSTL ク ラス I は、 相補シングルエンド HSTL_I タイプのド ライバーと差動レシーバーをペアで使用します。
オプシ ョ ンの調整なしの分割入力 ODT によって、VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、
48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18
差動 HSTL ク ラス I は、 ODT 属性を使用するオンチップ分割テブナン終端を含めて、相補シングルエンド HSTL_I タ
イプのド ライバーと差動レシーバーをペアで使用します。
40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
表 1-29: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
表 1-30: 使用可能な I/O バンクのタイプ
HR HP
可 不可
表 1-31: 使用可能な I/O バンクのタイプ
HR HP
可 可
表 1-32: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
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第 1 章: SelectIO インターフェイス リソース
DIFF_HSTL_ II および DIFF_HSTL_II_18
差動 HSTL ク ラス II は、 相補シングルエンド HSTL_II タイプのド ライバーと差動レシーバーをペアで使用します。
また、 差動 HSTL は、 メモ リ インターフェイス デザインで差動クロ ッ クおよび DQS 信号にも使用できます。
オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。
DIFF_HSTL_I_12
差動 HSTL ク ラス I は、 相補シングルエンド HSTL_I_12 タイプのド ライバーと差動レシーバーをペアで使用します。
オプシ ョ ンの調整なしの分割入力 ODT によって、VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、
48Ω、 または 60Ω のド ライバーを選択できる、 調整なしのオンダイ ソース終端機能 (OUTPUT_IMPEDANCE) が HP
I/O バンクで利用可能です。 ド ライバー出力インピーダンスのデフォルト値は 48Ω です。
DIFF_HSTL_I_12_DCI
差動 HSTL ク ラス I は、 ODT 属性を使用するオンチップ分割テブナン終端を含めて、 相補シングルエンド
HSTL_I_12 タイプのド ライバーと差動レシーバーをペアで使用します。 40Ω、 48Ω、 または 60Ω の調整済みド ライ
バー インピーダンスを選択できる、 ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ラ
イバー出力インピーダンスのデフォルト値は 48Ω です。
表 1-33: 使用可能な I/O バンクのタイプ
HR HP
可 不可
表 1-34: 使用可能な I/O バンクのタイプ
HR HP
不可 可
表 1-35: 使用可能な I/O バンクのタイプ
HR HP
不可 可
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第 1 章: SelectIO インターフェイス リソース
HSTL クラス I (1.2V、 1.5V、 1.8V)図 1-54 に、 HSTL ク ラス I の 1.2V、 1.5V、 1.8V バージ ョ ンで終端テクニッ クを使用した回路の例を示します。 個々
の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異なる電
圧間の互換性はあ り ません (すなわち、 HSTL_I_12 は HSTL_I_12 とのみインターフェイスする )。 HP I/O バンクのみ
が DCI 規格に対応しています。
X-Ref Target - Figure 1-54
図 1-54: HSTL クラス I (1.2V、 1.5V、 1.8V) の単方向終端
Z0
IOB IOB
HSTL_I
HSTL_I_12
HSTL_I_18
HSTL_I
HSTL_I_12
HSTL_I_18
VTT = 0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
50Ω
IOB IOB
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
VCCO = 1.5V for HSTL_I_DCI
1.2V for HSTL_I_DCI_12
1.8V for HSTL_I_DCI_18
2R = 2Z0 = 96Ω
VREF = 0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
VREF = 0.75V for HSTL_I_DCI
0.6V for HSTL_I_DCI_12
0.9V for HSTL_I_DCI_18
External Termination
DCI
Z0
2R = 2Z0 = 96Ω
Driver impedance
control is not
supported in
HR I/O
X16114-022216
UltraScale アーキテクチャ SelectIO リソース 79UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-55 に、 HSTL ク ラス I の 1.2V、 1.5V、 1.8V バージ ョ ンで双方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異な
る電圧間の互換性はあ り ません (すなわち、 HSTL_I_18 は HSTL_I_18 とのみインターフェイスする )。 HP I/O バンク
のみが DCI 規格に対応しています。
X-Ref Target - Figure 1-55
図 1-55: HSTL クラス I (1.2V、 1.5V、 1.8V) の双方向終端
IOBHSTL_I_DCI
HSTL_I_12_DCI
HSTL_I_18_DCI
Z0
Driver is not 3-stated
IOB
VREF =
0.75V for HSTL_I_DCI
0.6V for HSTL_I_12_DCI
0.9V for HSTL_I_18_DCI
Driver is 3-stated
R= Z0= 48Ω
VCCO = 1.5V for HSTL_I_DCI
1.2V for HSTL_I_12_DCI
1.8V for HSTL_I_18_DCI
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
VREF =
0.75V for HSTL_I_DCI
0.6V for HSTL_I_12_DCI
0.9V for HSTL_I_18_DCI
IOBHSTL_I
HSTL_I_12
HSTL_I_18
Z0
VTT = 0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
50Ω
VTT = 0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
50Ω
External Termination
IOB
HSTL_I
HSTL_I_12
HSTL_I_18
VREF =
0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
VREF =
0.75V for HSTL_I
0.6V for HSTL_I_12
0.9V for HSTL_I_18
Driver impedance control is
not supported in HR I/O
Driver impedance control is
not supported in HR I/O
X16115-022216
UltraScale アーキテクチャ SelectIO リソース 80UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
差動 HSTL クラス I図 1-56 に、 差動 HSTL ク ラス I (1.2V、 1.5V、 1.8V) で単方向終端テクニッ クを使用した回路の例を示します。 個々の
回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異なる電圧
間の互換性はあ り ません (すなわち、 DIFF_HSTL_I_18 は DIFF_HSTL_I_18 とのみインターフェイスする )。
X-Ref Target - Figure 1-56
図 1-56: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の単方向終端
External Termination
Z0
IOB IOB
DIFF_HSTL_I
DIFF_HSTL_I_18
DIFF_HSTL_I_12
DIFF_HSTL_I
DIFF_HSTL_I_18
DIFF_HSTL_I_12
DIFF_HSTL_I
DIFF_HSTL_I_18
DIFF_HSTL_I_12
Z0
VTT = 0.75V for DIFF_HSTL_I
0.9V for DIFF_HSTL_I_18
0.6V for DIFF_HSTL_I_12
VTT = 0.75V for DIFF_HSTL_I
0.9V for DIFF_HSTL_I_18
0.6V for DIFF_HSTL_I_12
50Ω
50Ω
Driver impedance control is not
supported in HR I/O banks
Driver impedance control is not
supported in HR I/O banks
X16116-022216
UltraScale アーキテクチャ SelectIO リソース 81UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-57 に、 差動 HSTL ク ラス I (1.2V、 1.5V、 1.8V) で双方向終端テクニッ クを使用した回路の例を示します。 個々の
回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異なる電圧
間の互換性はあ り ません (すなわち、 DIFF_HSTL_I_18 は DIFF_HSTL_I_18 とのみインターフェイスする )。
X-Ref Target - Figure 1-57
図 1-57: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の双方向終端
Z0
IOB IOB
External Termination
50Ω
Z0
50Ω
50Ω
50Ω
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
VTT = 0.75V for DIFF_HSTL_I
0.6V for DIFF_HSTL_I_12
0.9V for DIFF_HSTL_I_18
VTT = 0.75V for DIFF_HSTL_I
0.6V for DIFF_HSTL_I_12
0.9V for DIFF_HSTL_I_18
VTT = 0.75V for DIFF_HSTL_I
0.6V for DIFF_HSTL_I_12
0.9V for DIFF_HSTL_I_18
VTT = 0.75V for DIFF_HSTL_I
0.6V for DIFF_HSTL_I_12
0.9V for DIFF_HSTL_I_18
Driver impedance
control is not
supported in
HR I/O banks
Driver impedance
control is not
supported in
HR I/O banks
Driver impedance
control is not
supported in
HR I/O banks
Driver impedance
control is not
supported in
HR I/O banks
X16117-022216
UltraScale アーキテクチャ SelectIO リソース 82UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-58 に、 差動 HSTL ク ラス I (1.2V、 1.5V、 1.8V) で DCI 単方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異な
る電圧間の互換性はあ り ません (すなわち、 DIFF_HSTL_I_DCI は DIFF_HSTL_I_DCI とのみインターフェイスする )。
HP I/O バンクのみが DCI 規格に対応しています。
X-Ref Target - Figure 1-58
図 1-58: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の DCI 単方向終端
IOB
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_18
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_18
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_18
DIFF_HSTL_I_DCI_12
VCCO = 1.5V for DIFF_HSTL_I_DCI
1.8V for DIFF_HSTL_I_DCI_18
1.2V for DIFF_HSTL_I_DCI_12
VCCO = 1.5V for DIFF_HSTL_I_DCI
1.8V for DIFF_HSTL_I_DCI_18
1.2V for DIFF_HSTL_I_DCI_12
2R = 2Z0= 96Ω
DCI
2R = 2Z0= 96Ω
IOB
Z0
Z0
2R = 2Z0= 96Ω
2R = 2Z0= 96Ω
Driver impedance control
is not supported in
HR I/O banks
Driver impedance control
is not supported in
HR I/O banks
X16118-022216
UltraScale アーキテクチャ SelectIO リソース 83UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-59 に、 差動 HSTL ク ラス I (1.2V、 1.5V、 1.8V) で DCI 双方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、 異な
る電圧間の互換性はあ り ません (すなわち、 DIFF_HSTL_I_DCI は DIFF_HSTL_I_DCI とのみインターフェイスする )。
HP I/O バンクのみが DCI 規格に対応しています。
X-Ref Target - Figure 1-59
図 1-59: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の DCI 双方向終端
Z0
IOB IOB
Driver is not 3-stated
Z0
Driver is 3-stated
R= Z0 = 48Ω
R= Z0 = 48Ω
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
DIFF_HSTL_I_DCI
DIFF_HSTL_I_12_DCI
DIFF_HSTL_I_18_DCI
VCCO = 1.5V for DIFF_HSTL_I_DCI
1.2V for DIFF_HSTL_I_12_DCI
1.8V for DIFF_HSTL_I_18_DCI
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
VCCO = 1.5V for DIFF_HSTL_I_DCI
1.2V for DIFF_HSTL_I_12_DCI
1.8V for DIFF_HSTL_I_18_DCI
X16119-022216
UltraScale アーキテクチャ SelectIO リソース 84UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
HSTL クラス II図 1-60 に、 HSTL ク ラス II (1.5V または 1.8V) で単方向終端テクニッ クを使用した回路の例を示します。 個々の回路
では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、 異なる電圧間の互
換性はあ り ません (すなわち、 HSTL_II_18 は HSTL_II_18 とのみインターフェイスする )。 HR I/O バンクのみがク ラ
ス II 規格に対応しています。
図 1-61 に、 HSTL ク ラス II (1.5V または 1.8V) で双方向終端テクニッ クを使用した回路の例を示します。 個々の回路
では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、 異なる電圧間の互
換性はあ り ません (すなわち、 HSTL_II_18 は HSTL_II_18 とのみインターフェイスする )。
X-Ref Target - Figure 1-60
図 1-60: HSTL クラス II (1.5V または 1.8V) の単方向終端
Z0
IOB IOBHSTL_II
HSTL_II_18
HSTL_II
HSTL_II_18
VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
50Ω50Ω
VREF =
0.75V for HSTL_II
0.9V for HSTL_II_18
+
–
External Termination
X16120-022216
X-Ref Target - Figure 1-61
図 1-61: HSTL クラス II (1.5V または 1.8V) の双方向終端
Z0
IOB IOBHSTL_II
HSTL_II_18
HSTL_II
HSTL_II_18
VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
50Ω50Ω
VREF =
0.75V for HSTL_II
0.9V for HSTL_II_18
+
–
External Termination
VREF =
0.75V for HSTL_II
0.9V for HSTL_II_18
X16121-022216
UltraScale アーキテクチャ SelectIO リソース 85UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
差動 HSTL クラス II図 1-62 に、 差動 HSTL (1.5V または 1.8V) で単方向終端テクニッ クを使用した回路の例を示します。 個々の回路では、
すべてのド ライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、 異なる電圧間の互換性は
あり ません (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする)。 HR I/O バンクのみがク
ラス II 規格に対応しています (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする)。
X-Ref Target - Figure 1-62
図 1-62: 差動 HSTL (1.5V または 1.8V) の単方向終端
External Termination
Z0
IOB
IOB
DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18
Z0
50
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
50
50 50
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
X16122-022216
UltraScale アーキテクチャ SelectIO リソース 86UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-63 に、 差動 HSTL ク ラス II (1.5V または 1.8V) で双方向終端テクニッ クを使用した回路の例を示します。 個々の
回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、 異なる電圧間
の互換性はあ り ません (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする )。
X-Ref Target - Figure 1-63
図 1-63: 差動 HSTL クラス II (1.5V または 1.8V) の双方向終端
Z0
IOB IOB
DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18
External Termination
50
Z0
50
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
50
50
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
VTT=
0.75V for DIFF_HSTL_II
0.9V for DIFF_HSTL_II_18
X16123-022216
UltraScale アーキテクチャ SelectIO リソース 87UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Ult 88UG
生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、生プリ ミ ティブについては、 「SelectIO イン
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
IO
HSTL_I
HSTL_I_12
HSTL_I_18
HSTL_I
HSTL_I_18
S
T
IUM
W
SLOWFAST
SLOWSLOW
O
_40
_48
_60
NE(1)
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
O
IM
40_40
48_48
0_60(1)
RDRV_48_48 N/A
IO
HSTL_I_DCI
STL_I_DCI_12
STL_I_DCI_18
N/A
S
T
IUM
W
SLOW N/A
O
_40
_48
0(1)(2)
RTT_48 N/A
O
IM
40_40
48_48
0_60(1)
RDRV_48_48 N/A
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
表 1-36 および表 1-37 に、 HSTL I/O 規格でサポート される属性を示します。 これらの表に示すプリ ミ ティブから派
*_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派
ターフェイス プリ ミ ティブ」 を参照してください。
1-36: HSTL クラス I で使用可能な属性
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容
STANDARD
HSTL_I
HSTL_I_12
HSTL_I_18
HSTL_I
HSTL_I_18
HSTL_I
HSTL_I_12
HSTL_I_18
HSTL_I
HSTL_I_18
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOWFAST
SLOWSLOW
FAS
MED
SLO
DT
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A
RTT
RTT
RTT
RTT_NO
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDRV_
RDRV_
RDRV_6
STANDARD
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
N/A
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
N/A H
H
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOW N/A
FAS
MED
SLO
DT
RTT_40
RTT_48
RTT_60(2)
RTT_48 N/A N/A N/A
RTT
RTT
RTT_6
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDRV_
RDRV_
RDRV_6
第 1 章: SelectIO インターフェイス リソース
Ult 89UG
IO
DIFF_HSTL_I
IFF_HSTL_I_12
IFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_18
S
T
IUM
W
SLOWFAST
SLOWSLOW
O
_40
_48
_60
NE(1)
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
O
IM
40_40
48_48
0_60(1)
RDRV_48_48 N/A
IO
F_HSTL_I_DCI
_HSTL_I_DCI_12
_HSTL_I_DCI_18
N/A
S
T
IUM
W
SLOW N/A
O
_40
_48
0(1)(2)
RTT_48 N/A
O
IM
40_40
48_48
0_60(1)
RDRV_48_48 N/A
注
1. を示します。
2.
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
STANDARD
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_18D
D
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOWFAST
SLOWSLOW
FAS
MED
SLO
DT
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A
RTT
RTT
RTT
RTT_NO
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDRV_
RDRV_
RDRV_6
STANDARD
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI_18
N/A
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI_18
N/A
DIF
DIFF
DIFF
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOW N/A
FAS
MED
SLO
DT
RTT_40
RTT_48
RTT_60(2)
RTT_48 N/A N/A N/A
RTT
RTT
RTT_6
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDRV_
RDRV_
RDRV_6
記:表 1-37 に、 双方向コンフ ィギュレーシ ョ ンに使用できる ド ライバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組み合わせ
ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
1-36: HSTL クラス I で使用可能な属性 (続き)
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容
第 1 章: SelectIO インターフェイス リソース
表 1-38 に、 HSTL ク ラス II I/O 規格でサポート される属性を示します。 表 1-38 に示すプリ ミ ティブから派生するプ
リ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート
されます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参
照してください。
表 1-37: 双方向コンフ ィギュレーシ ョ ンで使用可能な組み合わせ
OUTPUT_IMPEDANCE ODT
RDRV_40_40 (40Ω) RTT_40
RDRV_40_40 (40Ω) RTT_60
RDRV_40_40 (40Ω) RTT_NONE
RDRV_48_48 (48Ω) RTT_48
RDRV_48_48 (48Ω) RTT_NONE
RDRV_60_60 (60Ω) RTT_40
RDRV_60_60 (60Ω) RTT_60
RDRV_60_60 (60Ω) RTT_NONE
表 1-38: HSTL クラス II で使用可能な属性
属性
IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS
HP I/OHR I/O
HP I/OHR I/O
HP I/OHR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト
IOSTANDARD N/AHSTL_II
HSTL_II_18N/A
HSTL_II
HSTL_II_18N/A
HSTL_II
HSTL_II_18
SLEW N/A N/A N/AFAST
SLOWSLOW N/A FAST SLOW SLOW
ODT N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
IOSTANDARD N/ADIFF_HSTL_II
DIFF_HSTL_II_18N/A
DIFF_HSTL_II
DIFF_HSTL_II_18N/A
DIFF_HSTL_II
DIFF_HSTL_II_18
SLEW N/A N/A N/AFAST
SLOWSLOW N/A
FAST
SLOWSLOW
ODT N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
UltraScale アーキテクチャ SelectIO リソース 90UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SSTL
SSTL (stub-series terminated logic) の 1.8V (SSTL18)、 1.5V (SSTL15)、 1.35V (SSTL135) は、 汎用メモ リ バスに使用され
る I/O 規格です。
このセクシ ョ ンでは終端テクニッ クの例を紹介していますが、 特定のメモ リ インターフェイスに対する 適の終端
方式は、 使用する メモ リ デバイス、 ボード レイアウ ト、 伝送ラインインピーダンスを含む実際の PCB ト ポロジにお
けるシグナル インテグ リティ解析に基づいて判断します。 ザイ リ ンクスでは、 すべての I/O 規格に対して、 IBIS モ
デル ファ イルおよび暗号化された HSPICE モデル ファ イルの両方を提供しています。 これらの SSTL 規格は、 シン
グルエンドおよび差動信号の両方についてサポート されています。 差動バージ ョ ンでは、 完全な差動増幅入力バッ
ファーと相補プッシュプル出力バッファーを使用します。 HP I/O バンクにインプリ メン トする メモ リ インターフェ
イスには、 これらの規格の DCI バージ ョ ンを使用するこ とを推奨します。キャ リブレーシ ョ ンなしの分割終端 (ODT
属性を使用) の利用は、 DCI バージ ョ ンの規格を用いずにインプリ メン ト されたインターフェイスに推奨します。
SSTL18 は JEDEC 規格の JESD8-15 [参照 7] によって規定され、 DDR2 SDRAM インターフェイスで使用されます。
一部のトポロジ (短距離のポイン ト ツー ポイン ト インターフェイスなど) では、 ク ラス I ド ラ イバーによってオー
バーシュートの低減やシグナル インテグ リティのさ らなる向上が可能です。
SSTL18 ク ラス I は HP および HR I/O バンクの両方で使用可能です。 HP および HR の両 I/O バンクには、 これらの規
格の non-DCI バージ ョ ンに対応する調整なしの内部並列分割終端抵抗を指定するための ODT 属性があ り ます。
また、 DCI および non-DCI の両バージ ョ ンで、 40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選
択できる、 ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダン
スはデフォルトで 40Ω に設定されます。 新しいデザインに 適の駆動および終端方式は、 詳細なシグナル インテグ
リティ解析によって判断します。 SSTL18 ク ラス II 規格は HR I/O バンクでのみ使用可能です。 HR I/O バンクでは、
ODT 属性のオプシ ョ ンを使用して、 規格に対応した調整なしの内部並列分割終端抵抗が利用できます。
SSTL15 は、 JEDEC 規格の JESD79-3E [参照 7] で大まかに定義されている (名称は未定義)、 DDR3 SDRAM インター
フェイス向けの規格です。 この規格では、 HP と HR の両 I/O バンクでフル駆動能力のド ライバー (SSTL15) を使用で
きます。 さ らに HR I/O バンク向けには、 それよ り駆動能力の小さいド ライバーもあ り、 規格名に R を付けて区別し
ます (SSTL15_R)。 一部のト ポロジ (短距離のポイン ト ツー ポイン ト インターフェイスなど) では、 低駆動能力のド
ライバーによってオーバーシュートの低減やシグナル インテグ リティのさ らなる向上が可能です。 HP I/O バンクで
は内部並列分割終端抵抗を調整する DCI のオプシ ョ ンがあ り ます。 HP および HR I/O バンクでは、 調整なしの内部
並列分割終端抵抗 (ODT 属性を使用) 向けオプシ ョ ンがあ り ます。 また、 DCI および non-DCI の両バージ ョ ンで、
40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設
定されます。 新しいデザインに 適の駆動および終端方式は、 詳細なシグナル インテグ リティ解析によって判断し
ます。
SSTL135 は、 JEDEC 規格の JESD79-3-1 [参照 7] で大まかに定義されている (名称は未定義)、 DDR3L SDRAM イン
ターフェイス向けの規格です。 この規格では、 HP と HR の両 I/O バンクでフル駆動能力のド ライバー (SSTL135) を
使用できます。 さ らに HR I/O バンク向けには、 それよ り駆動能力の小さいド ライバーもあ り、 規格名に R を付けて
区別します (SSTL135_R)。 一部の トポロジ (短距離のポイン ト ツー ポイン ト インターフェイスなど) では、 低駆動能
力のド ライバーによってオーバーシュートの低減やシグナル インテグ リティのさ らなる向上が可能です。
HP I/O バンクでは内部並列分割終端抵抗を調整する DCI のオプシ ョ ンがあ り ます。 HP および HR I/O バンクでは、
調整なしの内部並列分割終端抵抗 (ODT 属性を使用) 向けオプシ ョ ンがあ り ます。 また、 DCI および non-DCI の両
バージ ョ ンで、 40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設
定されます。 新しいデザインに 適の駆動および終端方式は、 詳細なシグナル インテグ リティ解析によって判断し
ます。
UltraScale アーキテクチャ SelectIO リソース 91UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SSTL12 は Micron 社の次世代 RLDRAM3 メモ リ をサポート します。 HP I/O バンクの内部分割終端抵抗の調整によっ
てシグナル インテグ リティを向上する DCI オプシ ョ ンを選択できます。 HR および HP I/O バンクでは、 調整なしの
内部並列分割終端抵抗向け ODT 属性のオプシ ョ ンがあ り ます。 また、 DCI および non-DCI の両バージ ョ ンで、 40Ω、
48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機能 (OUTPUT_IMPEDANCE) が
HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設定されます。 新しいデザイ
ンに 適の駆動および終端方式は、 詳細なシグナル インテグ リティ解析によって判断します。
SSTL18_I、 DIFF_SSTL18_I
短距離のポイン ト ツー ポイン トのボード ト ポロジにはクラス I ド ラ イバーが適している場合があ り ます。 VTT =
(VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべてのレシーバー近くのボードに配置します。 オプシ ョ ンの調整
なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、 48Ω、 または
60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能 (OUTPUT_IMPEDANCE) が
HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設定されます。 差動バージ ョ
ン (DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用します。
SSTL18_I_DCI、 DIFF_SSTL18_I_DCI
短距離のポイン ト ツー ポイン トのボード ト ポロジにはクラス I ド ラ イバーが適している場合があ り ます。 DCI は、
常時接続された内部並列分割終端抵抗を調整します。 ODT 属性値は、 中間レベル VCCO/2 への R (R = Z0) のテブナン
等価抵抗を示します。 40Ω、 48Ω、 または 60Ω の調整済みド ライバー インピーダンスを選択できる、 ソース終端機
能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ラ イバー出力インピーダンスはデフォルトで 40Ω
に設定されます。 差動バージ ョ ン (DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを
使用します。
SSTL18_II、 SSTL15_R、 SSTL135_R、 DIFF_SSTL18_II、 DIFF_SSTL15_R、DIFF_SSTL135_R
VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべてのレシーバー近くのボードに配置します。 ボード ト ポ
ロジによっては、 ソース終端直列抵抗が、 出力ド ライバーのインピーダンス と伝送ラインおよび終端インピーダン
スの整合に役立つ場合があ り ます。 インピーダンス整合によって反射が抑制され、 シグナル インテグ リティが向上
します。 オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されま
す。 差動バージ ョ ン (DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用します。
表 1-39: 使用可能な I/O バンクのタイプ
HR HP
可 可
表 1-40: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
表 1-41: 使用可能な I/O バンクのタイプ
HR HP
可 不可
UltraScale アーキテクチャ SelectIO リソース 92UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SSTL15、 SSTL135、 SSTL12、 DIFF_SSTL15、 DIFF_SSTL135、 DIFF_SSTL12
VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべてのレシーバー近くのボードに配置します。 ボード ト ポ
ロジによっては、 ソース終端直列抵抗が、 出力ド ライバーのインピーダンス と伝送ラインおよび終端インピーダン
スの整合に役立つ場合があ り ます。 インピーダンス整合によって反射が抑制され、 シグナル インテグ リティが向上
します。 オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されま
す。 40Ω、 48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設
定されます。 差動バージ ョ ン (DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用
します。
SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI、 DIFF_SSTL15_DCI、 DIFF_SSTL135_DCI、DIFF_SSTL12_DCI
DCI 規格では、 レシーバーで常時接続された内部並列分割終端抵抗を調整します。 ODT 属性で設定される両抵抗の
値によって、 中間レベル VCCO/2 への R (R = Z0) のテブナン等価抵抗が作成されます。 40Ω、 48Ω、 または 60Ω の調
整済みド ライバー インピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可
能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設定されます。 差動バージ ョ ン (DIFF_) では、 出力
に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用します。
表 1-42: 使用可能な I/O バンクのタイプ
HR HP
可 可
表 1-43: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
UltraScale アーキテクチャ SelectIO リソース 93UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-64 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニッ クを使用した回路の例を示します。 個々の
回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければならず、 異な
る電圧間の互換性はあ り ません (すなわち、 SSTL12 は SSTL12 とのみインターフェイスする )。
X-Ref Target - Figure 1-64
図 1-64: SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端
Z0
IOB IOB
SSTL18_(I/II)
SSTL15(_R)
SSTL135(_R)
SSTL12
SSTL18_(I/II)
SSTL15(_R)
SSTL135(_R)
SSTL12
VTT =
0.9V for SSTL18_(I/II)
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
50Ω
IOB IOB
SSTL18_I_DC
SSTL15_DCI
SSTL135_DCI
SSTL12_DCI
SSTL18_I_DCI
SSTL15_DCI
SSTL135_DCI
SSTL12_DCI
VCCO =
1.8V for SSTL18_I_DCI
1.5V for SSTL15_DCI
1.35V for SSTL135_DCI
1.2V for SSTL12_DCI
2R = 2Z0 = 96Ω
VREF =
0.9V for SSTL18_(I/II)
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
VREF =
0.9V for SSTL18_I_DCI
0.75V for SSTL15_DCI
0.675V for SSTL135_DCI
0.6V for SSTL12_DCI
External Termination
DCI
Z0
2R = 2Z0 = 96Ω
50Ω
VTT =
0.9V for SSTL18_II
Driver impedance control
is not supported in
HR I/O banks
X16124-022216
UltraScale アーキテクチャ SelectIO リソース 94UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-65 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニッ クを使用した回路の例を示します。 個々の
回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければならず、 異な
る電圧間の互換性はあ り ません (すなわち、 SSTL12 は SSTL12 とのみインターフェイスする )。
図 1-66 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければなら
ず、 異なる電圧間の互換性はあ り ません (すなわち、 SSTL12_DCI は SSTL12_DCI とのみインターフェイスする )。
DCI 規格は HP I/O バンクでのみサポート されています。
X-Ref Target - Figure 1-65
図 1-65: SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端
Z0
IOBIOB
SSTL18_I/II
SSTL15(_R)
SSTL135(_R)
SSTL12
VTT=
0.9V for SSTL18_I/II
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
VTT=
0.9V for SSTL18_I/II
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
5050
VREF=
0.9V for SSTL18_I/II
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
+
–
External Termination
VREF=
0.9V for SSTL18_I/II
0.75V for SSTL15(_R)
0.675V for SSTL135(_R)
0.6V for SSTL12
SSTL18_I/II
SSTL15(_R)
SSTL135(_R)
SSTL12
Driver impedance control is not
supported in HR I/O banks
Driver impedance control is not
supported in HR I/O banks
X16125-022216
X-Ref Target - Figure 1-66
図 1-66: SSTL18_DCI、 SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI 双方向終端
Z0
IOB IOB
+
–
Driver is not 3-stated Driver is 3-stated
R= Z0 = 48Ω
SSTL18_I_DCI
SSTL15_DCI
SSTL135_DCI
SSTL12_DCI
VREF =
0.75V for SSTL15_DCI
0.675V for SSTL135_DCI
0.6V for SSTL12_DCI
0.9V for SSTL18_I_DCI
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
VCCO = 1.5V for SSTL15_DCI
1.35V for SSTL135_DCI
1.2V for SSTL12_DCI
1.8V for SSTL18_DCI
VREF =
0.75V for SSTL15_DCI
0.675V for SSTL135_DCI
0.6V for SSTL12_DCI
0.9V for SSTL18_I_DCI
X16126-022216
UltraScale アーキテクチャ SelectIO リソース 95UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
差動 SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-67 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければなら
ず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_SSTL12 は DIFF_SSTL12 とのみインターフェイスする )。
X-Ref Target - Figure 1-67
図 1-67: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端
External Termination
Z0
IOB IOB
DIFF_SSTL18_(I/II)
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
DIFF_SSTL18_(I/II)
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
Z0
50
VTT=
0.9V for DIFF_SSTL18_II
50
50 50
VTT=
0.9V for DIFF_SSTL18_(I/II)
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
DIFF_SSTL18_(I/II)
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
VTT=
0.9V for DIFF_SSTL18_II
VTT=
0.9V for DIFF_SSTL18_(I/II)
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
Driver impedance control is not
supported in HR I/O banks
Driver impedance control is not
supported in HR I/O banks
X16127-022216
UltraScale アーキテクチャ SelectIO リソース 96UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-68 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 単方向終端テクニッ クを使用した回路の例を示しま
す。 個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな
らず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_SSTL12_DCI は DIFF_SSTL12_DCI とのみインターフェ
イスする )。
X-Ref Target - Figure 1-68
図 1-68: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 単方向終端
IOB
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
VCCO=
1.8V for DIFF_SSTL18_I_DCI
1.5V for DIFF_SSTL15_DCI
1.35V for DIFF_SSTL135_DCI
1.2V for DIFF_SSTL12_DCI
2R = 2Z0= 96
DCI
2R = 2Z0= 96
IOB
Z0
Z0
2R = 2Z0= 96
2R = 2Z0= 96
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
VCCO=
1.8V for DIFF_SSTL18_I_DCI
1.5V for DIFF_SSTL15_DCI
1.35V for DIFF_SSTL135_DCI
1.2V for DIFF_SSTL12_DCI
X16128-022216
UltraScale アーキテクチャ SelectIO リソース 97UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-69 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニッ クを使用した回路の例を示します。
個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければなら
ず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_SSTL12 は DIFF_SSTL12 とのみインターフェイスする )。
X-Ref Target - Figure 1-69
図 1-69: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端
Z0
IOB IOB DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
External Termination
50
Z0
50
VTT=
0.9V for DIFF_SSTL18_I/II
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
50
50
VTT=
0.9V for DIFF_SSTL18_I/II
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
VTT=
0.9V for DIFF_SSTL18_I/II
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
VTT=
0.9V for DIFF_SSTL18_I/II
0.75V for DIFF_SSTL15(_R)
0.675V for DIFF_SSTL135(_R)
0.6V for DIFF_SSTL12
DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
DIFF_SSTL18_I/II
DIFF_SSTL15(_R)
DIFF_SSTL135(_R)
DIFF_SSTL12
Driver impedance
control is not supported
in HR I/O banks
Driver impedance
control is not supported
in HR I/O banks
X16129-022216
UltraScale アーキテクチャ SelectIO リソース 98UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-70 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テクニッ クを使用した回路の例を示しま
す。 個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな
らず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_SSTL12_DCI は DIFF_SSTL12_DCI とのみインターフェ
イスする )。 HP I/O バンクのみが DCI 規格に対応しています。
X-Ref Target - Figure 1-70
図 1-70: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 双方向終端
Z0
IOB IOB
Driver is not 3-stated
Z0
Driver is 3-stated
R= Z0= 48Ω
R= Z0= 48Ω
VCCO = 1.5V for DIFF_SSTL15_DCI
1.35V for DIFF_SSTL135_DCI
1.2V for DIFF_SSTL12_DCI
1.8V for DIFF_SSTL18_I_DCI
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
2R = 2Z0 = 96Ω
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
VCCO = 1.5V for DIFF_SSTL15_DCI
1.35V for DIFF_SSTL135_DCI
1.2V for DIFF_SSTL12_DCI
1.8V for DIFF_SSTL18_I_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
DIFF_SSTL18_I_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_DCI
X16130-022216
UltraScale アーキテクチャ SelectIO リソース 99UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Ult 100UG
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
ィブについては、 「SelectIO インターフェイス
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
IO
SSTL12
SSTL135
SSTL15
SSTL18_I
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
ST、
M、
W
SLOW FAST SLOW SLOW
O
40
48
60
NE(1)
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
O
IM
40_40
48_48
0_60(1)
RDRV_40_40 N/A
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
表 1-44 に、 SSTL I/O 規格でサポート される属性を示します。 表 1-44 に示すプリ ミ ティブから派生するプリ ミ ティ
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ テ
プ リ ミ ティブ」 を参照してください。
1-44: SSTL で使用可能な属性
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容
STANDARD
SSTL12
SSTL135
SSTL15
SSTL18_I
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
SSTL12
SSTL135
SSTL15
SSTL18_I
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
LEW N/A N/AFAST、
MEDIUM、
SLOW
SLOWFAST
SLOWSLOW
FAS
MEDIUSLO
DT
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A
RTT_
RTT_
RTT_
RTT_NO
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_40_40 N/A
RDRV_
RDRV_
RDRV_6
第 1 章: SelectIO インターフェイス リソース
Ult 101UG
IO
SSTL12_DCISTL135_DCI
SSTL15_DCISTL18_I_DCI
N/A
ST、
M、W
SLOW N/A
O4048 (1)(3)
RTT_40 N/A
O
IM
40_4048_480_60(1)
RDRV_40_40 N/A
IO
IFF_SSTL12IFF_SSTL135IFF_SSTL15
IFF_SSTL18_I
DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15
DIFF_SSTL18_I
S
T
UM
W
SLOWFAST
SLOWSLOW
DE
SEFALSE
TRUE
FALSEFALSE
O
4048 60NE(1)
RTT_NONE
RTT_40RTT_48 RTT_60
RTT_NONE
RTT_NONE
O
IM
40_4048_480_60(1)
RDRV_40_40 N/A
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
STANDARD
SSTL12_DCISSTL135_DCISSTL15_DCI
SSTL18_I_DCI
N/A
SSTL12_DCISSTL135_DCISSTL15_DCI
SSTL18_I_DCI
N/AS
S
LEW N/A N/AFAST、
MEDIUM、SLOW
SLOW N/AFAS
MEDIUSLO
DTRTT_40RTT_48RTT_60
RTT_40 N/A N/A N/ARTT_RTT_
RTT_60
UTPUT_
PEDANCEN/A N/A
RDRV_40_40RDRV_48_48RDRV_60_60
RDRV_40_40 N/ARDRV_RDRV_
RDRV_6
STANDARD
DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12DIFF_SSTL135DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15
DIFF_SSTL18_I
DDD
D
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOWFAST
SLOWSLOW
FAS
MEDI
SLO
QS_BIAS(2)TRUE
FALSEFALSE
TRUE
FALSEFALSE N/A N/A
TRU
FAL
DT
RTT_40RTT_48RTT_60
RTT_NONE
RTT_NONE
RTT_40RTT_48RTT_60
RTT_NONE
RTT_NONE N/A N/A
RTT_RTT_RTT_
RTT_NO
UTPUT_
PEDANCEN/A N/A
RDRV_40_40RDRV_48_48RDRV_60_60
RDRV_40_40 N/ARDRV_RDRV_
RDRV_6
1-44: SSTL で使用可能な属性 (続き)
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容
第 1 章: SelectIO インターフェイス リソース
Ult 102UG
IO
F_SSTL12_DCIF_SSTL135_DCIF_SSTL15_DCI_SSTL18_I_DCI
N/A
STUMW
SLOW N/A
DE
SEFALSE N/A
O4048 (1)(3)
RTT_40 N/A
O
IM
40_4048_480_60(1)
RDRV_40_40 N/A
IO N/ADIFF_SSTL135_RDIFF_SSTL15_R
S N/AFASTSLOW
SLOW
O N/A
RTT_40RTT_48RTT_60
RTT_NONE
RTT_NONE
注
1. を示します。
2.
3.
4.
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
STANDARD
DIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI
DIFF_SSTL18_I_DCI
N/A
DIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI
DIFF_SSTL18_I_DCI
N/A
DIFDIFDIF
DIFF
LEW N/A N/AFAST
MEDIUMSLOW
SLOW N/AFAS
MEDISLO
QS_BIAS(2)(4) TRUEFALSE
FALSE N/A N/A N/ATRUFAL
DTRTT_40RTT_48
RTT_60(3)RTT_40 N/A N/A N/A
RTT_RTT_
RTT_60
UTPUT_
PEDANCEN/A N/A
RDRV_40_40RDRV_48_48RDRV_60_60
RDRV_40_40 N/ARDRV_RDRV_
RDRV_6
STANDARD N/ADIFF_SSTL135_RDIFF_SSTL15_R
N/ADIFF_SSTL135_RDIFF_SSTL15_R
LEW N/A N/A N/AFASTSLOW
SLOW
DT N/A
RTT_40RTT_48RTT_60
RTT_NONE
RTT_NONE N/A N/A
記:表 1-37 に、 双方向コンフ ィギュレーシ ョ ンに使用できる ド ライバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組み合わせ
DQS_BIAS 属性は、 プ リ ミ ティブではなく I/O ポートに設定されます。
ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
この属性はプリ ミ ティブ上では読み出し専用です。
1-44: SSTL で使用可能な属性 (続き)
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容
第 1 章: SelectIO インターフェイス リソース
表 1-45 に、 SSTL ク ラス II I/O 規格でサポート される属性を示します。表 1-45 に示すプリ ミ ティブから派生するプリ
ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート さ
れます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照
してください。
HSUL_12
HSUL_12 (high speed unterminated logic) は LPDDR2 および LPDDR3 メモ リ バス向けの規格で、 JEDEC 規格の
JESD8-22 [参照 7] で規定されています。 UltraScale デバイスでは、 シングルエンド信号および差動出力の両方でこの
規格をサポート しています。 SSTL と同様、 この規格には、 差動増幅入力バッファーおよびプッシュプル出力バッ
ファーが必要です。
HSUL_12 と DIFF_HSUL_12
差動バージ ョ ン (DIFF_) では、出力に相補シングルエンド ド ラ イバー、入力に差動レシーバーを使用します。 HP I/O
バンクでは、 オプシ ョ ンの調整なしの分割入力 ODT によって VCCO への弱いプルアップが提供されます。 40Ω、
48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 48Ω に設
定されます。
表 1-45: SSTL クラス II で使用可能な属性
属性
IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS
HP I/OHR I/O
HP I/OHR I/O
HP I/OHR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト
IOSTANDARD N/ASSTL18_II
DIFF_SSTL18_IIN/A
SSTL18_II
DIFF_SSTL18_IIN/A
SSTL18_II
DIFF_SSTL18_II
SLEW N/A N/A N/AFAST
SLOWSLOW N/A
FAST
SLOWSLOW
ODT N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A N/A N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
表 1-46: 使用可能な I/O バンクのタイプ
HR HP
可 可
UltraScale アーキテクチャ SelectIO リソース 103UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
HSUL_DCI_12 と DIFF_HSUL_12_DCI
DCI は、 HP I/O バンクで、 レシーバーのオンダイ入力シングル終端を VCCO に調整し、 ド ライバー インピーダンス
のオンダイ ソース終端を OUTPUT_IMPEDANCE で 40Ω、 48Ω、 または 60Ω に調整します。 インピーダンスは、
VRP ピンの基準抵抗から調整されます。 ド ライバー出力インピーダンスはデフォルトで 48Ω に設定されます。 差動
バージ ョ ン (DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用します。
HSUL_12
図 1-71 に、HSUL_12 で単方向ボード ト ポロジを使用した回路の例を示します。DCI バージ ョ ンに対応しているのは
HP I/O バンクのみです。
表 1-47: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
X-Ref Target - Figure 1-71
図 1-71: 単方向信号の HSUL_12
Z0
IOB IOB
HSUL_12HSUL_12
Z0
IOB IOB
HSUL_12_DCI HSUL_12_DCI
VREF= 0.60V
VREF= 0.60V
Example Board Topology
DCI
R0= 50
VCCO
Driver impedance
control is not supported
in HR I/O banks
X16131-022216
UltraScale アーキテクチャ SelectIO リソース 104UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-72 に、HSUL_12 で双方向ボード ト ポロジ (終端なし ) を使用した回路の例を示します。DCI バージ ョ ンに対応し
ているのは HP I/O バンクのみです。
X-Ref Target - Figure 1-72
図 1-72: 双方向信号の HSUL_12
Z0
IOB IOB
HSUL_12
HSUL_12
HSUL_12_DCIHSUL_12_DCI
VREF= 0.60V
Example Board Topology
DCI
R0= 50
VREF= 0.60V
Z0
IOB IOB
VREF= 0.60V
VREF= 0.60V R0
Driver impedance control is not
supported in HR I/O banks
Driver impedance control is not
supported in HR I/O banks
X16132-022216
UltraScale アーキテクチャ SelectIO リソース 105UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
差動 HSUL_12図 1-73 に、 単方向信号の差動 HSUL_12 でボード ト ポロジを使用した回路の例を示します。
図 1-74 に、 DCI 単方向信号の差動 HSUL_12 でボード ト ポロジを使用した回路の例を示します。
X-Ref Target - Figure 1-73
図 1-73: 単方向信号の差動 HSUL_12
X-Ref Target - Figure 1-74
図 1-74: 単方向 DCI 信号の差動 HSUL_12
External Termination
Z0
IOB IOB
DIFF_HSUL_12
DIFF_HSUL_12
Z0
DIFF_HSUL_12
Driver impedance control is not
supported in HR I/O banks
Driver impedance control is not
supported in HR I/O banks
X16133-022216
DCI
Z0
IOB IOB
DIFF_HSUL_12_DCI
DIFF_HSUL_12_DCI
Z0
DIFF_HSUL_12_DCI
R0= 50
R0= 50
X16134-022216
UltraScale アーキテクチャ SelectIO リソース 106UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-75 に、 双方向信号の差動 HSUL_12 でボード ト ポロジを使用した回路の例を示します。
図 1-76 に、 DCI 双方向信号の差動 HSUL_12 でボード ト ポロジを使用した回路の例を示します。
X-Ref Target - Figure 1-75
図 1-75: 双方向信号の差動 HSUL_12
X-Ref Target - Figure 1-76
図 1-76: 双方向 DCI 信号の差動 HSUL_12
Z0
IOB IOB
DIFF_HSUL_12DIFF_HSUL_12
External Termination
DIFF_HSUL_12
Z0
DIFF_HSUL_12
DIFF_HSUL_12 DIFF_HSUL_12
Driver impedance
control is not supported
in HR I/O banks
Driver impedance
control is not supported
in HR I/O banks
Driver impedance
control is not supported
in HR I/O banks
Driver impedance
control is not supported
in HR I/O banks
Driver impedance
control is not supported
in HR I/O banks
X16135-022216
Z0
IOB IOB
DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI
DCI
DIFF_HSUL_12_DCI
Z0
DIFF_HSUL_12_DCI
DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI
R0= 50
R0= 50 R0
= 50
R0= 50
X16136-022216
UltraScale アーキテクチャ SelectIO リソース 107UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Ult 108UG
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、
ィブについては、 「SelectIO インターフェイス
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
容値 デフォルト 許容値 デフォルト
IOHSUL_12
DIFF_HSUL_12
HSUL_12
DIFF_HSUL_12
S
FAST
EDIUM
LOW
SLOWFAST
SLOWSLOW
O
T_120
T_240
_NONE
RTT_NONE N/A
O
IM
V_40_40
V_48_48
V_60_60
RDRV_48_48 N/A
IOHSUL_12_DCI
DIFF_HSUL_12_DCIN/A
S
FAST
EDIUM
LOW
SLOW N/A
DRUE
ALSEFALSE N/A
O
T_120
T_240
_NONE
RTT_NONE N/A
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
表 1-48 に、 HSUL I/O 規格でサポート される属性を示します。 表 1-48 に示すプリ ミ ティブから派生するプリ ミ ティ
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ テ
プ リ ミ ティブ」 を参照してください。
1-48: HSUL で使用可能な属性
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許
STANDARDHSUL_12
DIFF_HSUL_12
HSUL_12
DIFF_HSUL_12
HSUL_12
DIFF_HSUL_12
HSUL_12
DIFF_HSUL_12
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOWFAST
SLOWSLOW M
S
DT
RTT_120
RTT_240
RTT_NONE
RTT_NONE N/A N/A N/A
RT
RT
RTT
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDR
RDR
RDR
STANDARDHSUL_12_DCI
DIFF_HSUL_12_DCIN/A
HSUL_12_DCI
DIFF_HSUL_12_DCIN/A
LEW N/A N/A
FAST
MEDIUM
SLOW
SLOW N/A M
S
QS_BIAS (1) TRUE
FALSEFALSE N/A N/A N/A
T
F
DT
RTT_120
RTT_240
RTT_NONE
RTT_NONE N/A N/A N/A
RT
RT
RTT
第 1 章: SelectIO インターフェイス リソース
Ult 109UG
O
IM
V_40_40
V_48_48
V_60_60
RDRV_48_48 N/A
注
1.
表
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O HR I/O
容値 デフォルト 許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
UTPUT_
PEDANCEN/A N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48 N/A
RDR
RDR
RDR
記:DIFF_HSUL12 I/O 規格に適用されます。
1-48: HSUL で使用可能な属性
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HR I/O HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許容値 デフォルト 許
第 1 章: SelectIO インターフェイス リソース
POD12 と POD10擬似オープン ドレイン (POD) 規格の POD12 および POD10 は、 DDR4、 DDR4L、 および LLDRAM3 アプリ ケーシ ョ
ンを対象と しています。 POD12 および POD10 は HP I/O バンクでのみ利用可能で、 VREF を使用します。
POD10、 POD12、 DIFF_POD10、 および DIFF_POD12
差動 (DIFF_) バージ ョ ン (DIFF_POD10 および DIFF_POD12) では、出力に相補シングルエンド ド ラ イバー、入力に差
動レシーバーを使用します。 オプシ ョ ンの調整なしの分割入力 ODT によって、 VCCO へのプルアップが提供されま
す。 40Ω、 48Ω、 または 60Ω のド ライバー インピーダンスを選択できる、 調整なしのオンダイ ソース終端機能
(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。 ド ライバー出力インピーダンスはデフォルトで 40Ω に設
定されます。 POD12 規格には、 レシーバーのオプシ ョ ン機能の EQUALIZATION および OFFSET_CNTRL、 ド ラ イ
バーの PRE_EMPHASIS があ り ます。
POD10_DCI、 POD12_DCI、 DIFF_POD10_DCI、 および DIFF_POD12_DCI
DCI は、 ODT 属性の設定と整合するよ うにレシーバーの VCCO のシングル終端を調整します。 差動バージ ョ ン
(DIFF_) では、 出力に相補シングルエンド ド ラ イバー、 入力に差動レシーバーを使用します。
DCI は、 レシーバーのシングル ODT を VCCO へのプルアップに調整し、 ド ラ イバーのソース終端を
OUTPUT_IMPEDANCE で 40Ω、 48Ω、 または 60Ω に調整します。 ド ライバー出力インピーダンスはデフォルトで
40Ω に設定されます。 POD12 規格には、 レシーバーのオプシ ョ ン機能の EQUALIZATION および OFFSET_CNTRL、
ド ラ イバーの PRE_EMPHASIS があ り ます。
表 1-49: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
表 1-50: 使用可能な I/O バンクのタイプ
HR HP
N/A 可
UltraScale アーキテクチャ SelectIO リソース 110UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
POD
図 1-77 に、 ド ライバーおよびレシーバー終端値が整合された POD (1.0V または 1.2V) の単方向ボード ト ポロジを使
用したシンプルな回路の例を示します。 HP I/O バンクのみがこれらの規格に対応しています。
X-Ref Target - Figure 1-77
図 1-77: 単方向信号の POD
Z0
IOB IOB
POD10
POD12
POD10
POD12
VTT = 1.0V for POD10
1.2V for POD12
50Ω
IOB IOB
POD10_DCI
POD12_DCI POD10_DCI
POD12_DCI
VCCO = 1.0V for POD10_DCI
1.2V for POD12_DCI
R = Z0 = 48Ω
VREF = 0.7V for POD10
0.84V for POD12
VREF = 0.7V for POD10_DCI
0.84V for POD12_DCI
External Termination
DCI
Z0
R= Z0= 48Ω
X16137-022216
UltraScale アーキテクチャ SelectIO リソース 111UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-78 に、 ド ライバーおよびレシーバー終端値が整合された POD (1.0V または 1.2V) に双方向終端を使用したシン
プルな回路の例を示します。 個々の回路では、 すべてのド ライバーとレシーバーが同じ電圧レベル (1.0V または
1.2V) でなければならず、 異なる電圧間の互換性はあ り ません (すなわち、 POD12 は POD12 とのみインターフェイス
する )。
差動 POD図 1-79 に、 ド ライバーおよびレシーバー終端値が整合された差動 POD (1.0V または 1.2V) に単方向終端を使用した
シンプルな回路の例を示します。個々の回路では、すべてのド ライバーとレシーバーが同じ電圧レベル (1.2V または
1.0V) でなければならず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_POD12 は DIFF_POD12 とのみイン
ターフェイスする )。
X-Ref Target - Figure 1-78
図 1-78: 双方向信号の POD
Z0
IOBIOB
POD10
POD12
VTT=
1.0V for POD10
1.2V for POD12
VTT=
1.0V for POD10
1.2V for POD12
5050
+
–
External Termination
VREF=
0.7V for POD10
0.84V for POD12
POD10
POD12
VREF=
0.7V for POD10
0.84V for POD12
Z0
IOBIOB
VCCO=
1.0V for POD10_DCI
1.2V for POD12_DCI
R= Z0= 48
+
–
VREF=
0.7V for POD10
0.84V for POD12
POD10_DCI
POD12_DCI
VREF=
0.7V for POD10_DCI
0.84V for POD12_DCI
Driver is not 3-stated Driver is 3-stated
R= Z0= 48
+
–
X16138-022216
UltraScale アーキテクチャ SelectIO リソース 112UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
図 1-80 に、 ド ライバーおよびレシーバー終端値が整合された差動 POD (1.0V または 1.2V) に双方向終端を使用した
シンプルな回路の例を示します。個々の回路では、すべてのド ライバーとレシーバーが同じ電圧レベル (1.0V または
1.2V) でなければならず、 異なる電圧間の互換性はあ り ません (すなわち、 DIFF_POD10_DCI は DIFF_POD10_DCI と
のみインターフェイスする )。
X-Ref Target - Figure 1-79
図 1-79: 単方向信号の差動 POD
IOB
DIFF_POD10
DIFF_POD12 R = Z0= 50
External Termination
IOB
Z0
Z0
R = Z0= 50DIFF_POD10
DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
DIFF_POD10
DIFF_POD12
IOB
DIFF_POD10_DCI
DIFF_POD12_DCI
VCCO=
1.0V for DIFF_POD10_DCI
1.2V for DIFF_POD12_DCI
R = Z0= 48
DCIIOB
Z0
Z0
R = Z0= 48
DIFF_POD10_DCI
DIFF_POD12_DCI
VCCO=
1.0V for DIFF_POD10_DCI
1.2V for DIFF_POD12_DCI
DIFF_POD10_DCI
DIFF_POD12_DCI
R= Z0= 48
R= Z0= 48
X16139-022216
UltraScale アーキテクチャ SelectIO リソース 113UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
X-Ref Target - Figure 1-80
図 1-80: 双方向信号の差動 POD
Z0
IOB IOB
External Termination
50
Z0
50
50
50
DIFF_POD10
DIFF_POD12
DIFF_POD10
DIFF_POD12
DIFF_POD10
DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
VTT=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
DIFF_POD10
DIFF_POD12
DIFF_POD10
DIFF_POD12
DIFF_POD10
DIFF_POD12
Z0
IOB IOB
Driver is not 3-stated
Z0
R= Z0= 48
DIFF_POD10_DCI
DIFF_POD12_DCI
DIFF_POD10_DCI
DIFF_POD12_DCI
DIFF_POD10_DCI
DIFF_POD12_DCI
Vcco =
1.0V for DIFF_POD10
1.2V for DIFF_POD12
VCCO=
1.0V for DIFF_POD10
1.2V for DIFF_POD12
DIFF_POD10_DCI
DIFF_POD12_DCI
DIFF_POD10_DCI
DIFF_POD12_DCI
DIFF_POD10_DCI
DIFF_POD12_DCI
R= Z0= 48
Driver is 3-stated
R= Z0= 48
R= Z0= 48
X16140-022216
UltraScale アーキテクチャ SelectIO リソース 114UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Ult 115UG
(たとえば、 *_DIFF_OUT、 *_DCIEN、
ィブについては、 「SelectIO インターフェイス
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値 デフォルト
POD10
DIFF_POD10
FAST
MEDIUM
SLOW
SLOW
TRUE
FALSEFALSE
RTT_40、 RTT_48
RTT_60、 RTT_NONE(1)RTT_NONE
RDRV_40_40
RDRV_48_48
RDRV_60_60(1)
RDRV_40_40
POD10_DCI
DIFF_POD10_DCI
FAST
MEDIUM
SLOW
SLOW
TRUE
FALSEFALSE
RTT_40
RTT_48
RTT_60(1)(2)
RTT_40
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表 1-51 に、 POD I/O 規格でサポート される属性を示します。 表 1-51 に示すプリ ミ ティブから派生するプリ ミ ティブ
*_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ テ
プ リ ミ ティブ」 を参照してください。
表 1-51: POD で使用可能な属性
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HP I/O
許容値 デフォルト 許容値 デフォルト
IOSTANDARDPOD10
DIFF_POD10
POD10
DIFF_POD10
SLEW N/A
FAST
MEDIUM
SLOW
SLOW
DQS_BIAS(5) TRUE
FALSEFALSE N/A
ODTRTT_40、 RTT_48
RTT_60、 RTT_NONERTT_NONE N/A
OUTPUT_
IMPEDANCEN/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_40_40
IOSTANDARDPOD10_DCI
DIFF_POD10_DCI
POD10_DCI
DIFF_POD10_DCI
SLEW N/A
FAST
MEDIUM
SLOW
SLOW
DQS_BIAS(5) TRUE
FALSEFALSE N/A
ODT
RTT_40
RTT_48
RTT_60(2)
RTT_40 N/A
第 1 章: SelectIO インターフェイス リソース
Ult 116UG
RDRV_40_40
RDRV_48_48
RDRV_60_60(1)
RDRV_40_40
POD12
DIFF_POD12
FAST
MEDIUM
SLOW(3)
SLOW
RDRV_240
RDRV_NONE(3) RDRV_NONE
EQ_LEVEL0、 EQ_LEVEL1、
EQ_LEVEL2、 EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE
CNTRL_NONE
FABRICCNTRL_NONE
TRUE
FALSEFALSE
RTT_40
RTT_48
RTT_60
(RTT_NONE)(3)
RTT_NONE
RDRV_40_40
RDRV_48_48
RDRV_60_60(3)
RDRV_40_40
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
OUTPUT_
IMPEDANCEN/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_40_40
IOSTANDARDPOD12
DIFF_POD12
POD12
DIFF_POD12
SLEW N/A
FAST
MEDIUM
SLOW(4)
SLOW
PRE_EMPHASIS N/ARDRV_240
RDRV_NONE(4) RDRV_NONE
EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、
EQ_LEVEL2、 EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE N/A
OFFSET_CNTRLCNTRL_NONE
FABRICCNTRL_NONE N/A
DQS_BIAS(5) TRUE
FALSEFALSE N/A
ODT
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE N/A
OUTPUT_
IMPEDANCEN/A
RDRV_40_40
RDRV_48_48
RDRV_60_60(4)
RDRV_40_40
表 1-51: POD で使用可能な属性 (続き)
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HP I/O
許容値 デフォルト 許容値 デフォルト
第 1 章: SelectIO インターフェイス リソース
Ult 117UG
POD12_DCI
DIFF_POD12_DCI
FAST
MEDIUM
SLOW(3)
SLOW
RDRV_240 RDRV_NONE(3) RDRV_NONE
EQ_LEVEL0、 EQ_LEVEL1、
EQ_LEVEL2、 EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE
CNTRL_NONE
FABRICCNTRL_NONE
TRUE
FALSEFALSE
RTT_40
RTT_48
RTT_60(2)(3)
RTT_40
RDRV_40_40
RDRV_48_48
RDRV_60_60(3)
RDRV_40_40
み合わせを示します。
よび PRE_EMPHASIS の組み合わせを示します。
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値 デフォルト
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
IOSTANDARDPOD12_DCI
DIFF_POD12_DCI
POD12_DCI
DIFF_POD12_DCI
SLEW N/A
FAST
MEDIUM
SLOW(4)
SLOW
PRE_EMPHASIS(6) N/A RDRV_240 RDRV_NONE(4) RDRV_NONE
EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、
EQ_LEVEL2、 EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE N/A
OFFSET_CNTRLCNTRL_NONE
FABRICCNTRL_NONE N/A
DQS_BIAS(5)(7) TRUE
FALSEFALSE N/A
ODT
RTT_40
RTT_48
RTT_60(2)
RTT_40 N/A
OUTPUT_
IMPEDANCEN/A
RDRV_40_40
RDRV_48_48
RDRV_60_60(4)
RDRV_40_40
注記:1. 表 1-37 に、 双方向コンフ ィギュレーシ ョ ンに使用できる ド ラ イバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組
2. ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
3. 表 1-52 に、 双方向コンフ ィギュレーシ ョ ンに使用できる ド ラ イバー出力インピーダンス (OUTPUT_IMPEDANCE)、 ODT、 お
4. 表 1-53 に、 ド ラ イバー出力インピーダンス (OUTPUT_IMPEDANCE) と PRE_EMPHASIS の組み合わせを示します。
5. DIFF_POD I/O 規格にのみ適用されます。
6. プリエンファシス機能を有効にするには、 この属性を ENABLE_PRE_EMPHASIS と共に使用する必要があ り ます。
7. この属性はプリ ミ ティブ上では読み出し専用です。 DQS_BIAS 属性は、 プ リ ミ ティブではなく I/O ポートに設定されます。
表 1-51: POD で使用可能な属性 (続き)
属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT
HP I/O HP I/O
許容値 デフォルト 許容値 デフォルト
第 1 章: SelectIO インターフェイス リソース
表 1-52 と表 1-53 に、 POD I/O 規格でサポート される属性を示します。
表 1-52: OUTPUT_IMPEDANCE、 ODT、 および PRE_EMPHASIS の可能な組み合わせ
OUTPUT_IMPEDANCE SLEW ODT PRE_EMPHASIS
RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RTT_40 RDRV_NONE
RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RTT_60 RDRV_NONE
RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONE
RDRV_48_48 (48Ω) SLOW、 MEDIUM、 FAST RTT_48 RDRV_NONE
RDRV_48_48 (48Ω) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONE
RDRV_60_60 (60Ω) SLOW、 MEDIUM、 FAST RTT_40 RDRV_NONE
RDRV_60_60 (60Ω) SLOW、 MEDIUM、 FAST RTT_60 RDRV_NONE
RDRV_60_60 (60Ω) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONE
RDRV_40_40 (40Ω) FAST RTT_40 RDRV_240
RDRV_40_40 (40Ω) FAST RTT_60 RDRV_240
RDRV_40_40 (40Ω) FAST RTT_NONE RDRV_240
表 1-53: OUTPUT_IMPEDANCE および PRE_EMPHASIS の可能な組み合わせ
OUTPUT_IMPEDANCE SLEW PRE_EMPHASIS
RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RDRV_NONE
RDRV_48_48 (48Ω) SLOW、 MEDIUM、 FAST RDRV_NONE
RDRV_60_60 (60Ω) SLOW、 MEDIUM、 FAST RDRV_NONE
RDRV_40_40 (40Ω) FAST RDRV_240
UltraScale アーキテクチャ SelectIO リソース 118UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
LVDS および LVDS_25低電圧差動信号 (LVDS) は、 多くのシステム アプリ ケーシ ョ ンで使用されている高性能の高速インターフェイスで
す。 I/O は、 LVDS の EIA/TIA 規格に準拠するよ う設計されており、 システムおよびボードのデザインをよ り簡単に
作成できます。 IOB の LVDS 電流モード ド ラ イバーとオプシ ョ ンの内部差動終端機能を使用した場合、 ポイン ト
ツー ポイン ト アプリ ケーシ ョ ンで外部ソース終端を使用する必要がなくな り ます。 UltraScale デバイスでは、 LVDS
デザインを柔軟に作成できます。
LVDS I/O 規格は HP I/O バンクでのみ使用可能です。 オプシ ョ ンの内部差動終端がインプリ メン ト されている場合
は、 出力と入力に 1.8V の VCCO を供給する必要があ り ます。
• DIFF_TERM_ADV = TERM_100
• DIFF_TERM = TRUE
LVDS_25 I/O 規格は HR I/O バンクで使用可能です。 オプシ ョ ンの内部差動終端がインプリ メン ト されている場合は、
出力と入力に 2.5V の VCCO を供給する必要があ り ます。
• DIFF_TERM_ADV = TERM_100
• DIFF_TERM = TRUE
ト ランスミ ッ ターの終端
LVDS ト ランス ミ ッ ターに外部終端は必要あ り ません。 表 1-55 に、 LVDS 電流モード ド ラ イバーに対応する属性を
示します。 LVDS 電流モード ド ラ イバーは、 真の電流ソースであ り、 EIA/TIA に準拠した適切な LVDS 信号を生成し
ます。
表 1-54: 使用可能な I/O バンクのタイプ
HR HP
LVDS_25 でのみ可 LVDS でのみ可
UltraScale アーキテクチャ SelectIO リソース 119UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
レシーバーの終端
図 1-81 に、 ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの差動終端の例を示します。
図 1-82 に、 ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの内部差動終端の例を示します。
表 1-55 に、 LVDS I/O 規格でサポート される属性を示します。 表 1-55 に示すプリ ミ ティブから派生するプリ ミ ティ
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されま
す。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照して
ください。
X-Ref Target - Figure 1-81
図 1-81: LVDS または LVDS_25 レシーバーの終端
X-Ref Target - Figure 1-82
図 1-82: LVDS、 LVDS_25 の DIFF_TERM レシーバー終端
External Termination
Z0
IOB IOB
LVDS
LVDS_25LVDS
LVDS_25
Z0
RDIFF= 2Z0= 100
X16141-022216
Data in
Z0= 50
Z0= 50
RDIFF= 100
LVDS
LVDS_25LVDS
LVDS_25
0
0
IOB IOB
X16142-022216
UltraScale アーキテクチャ SelectIO リソース 120UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Ult 121UG
表
OBUFDS
HP I/O HR I/O
値 デフォルト 許容値 デフォルト
IO LVDS LVDS_25
D N/A N/A
E N/A N/A
L ALSE FALSE TRUE(4) FALSE FALSE
D N/A N/A
D N/A N/A
注
1.
2.
3.
4.
5.
6.
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
1-55: LVDS I/O 規格で使用可能な属性
属性
IBUFDS
HP I/O HR I/O
許容値 デフォルト 許容値 デフォルト 許容
STANDARD LVDS LVDS_25
QS_BIAS (1) TRUE
FALSE(2)(3) FALSE N/A
QUALIZATION
EQ_LEVEL0
EQ_LEVEL1
EQ_LEVEL2
EQ_LEVEL3
EQ_LEVEL4
EQ_NONE(2)
EQ_NONE
EQ_LEVEL0
EQ_LEVEL1
EQ_LEVEL2
EQ_LEVEL3
EQ_LEVEL4
EQ_LEVEL0_DC_BIAS
EQ_LEVEL1_DC_BIAS
EQ_LEVEL2_DC_BIAS
EQ_LEVEL3_DC_BIAS
EQ_LEVEL4_DC_BIAS
EQ_NONE(5)
EQ_NONE
VDS_PRE_EMPHASIS(6) N/A N/A TRUE(4) F
IFF_TERMTRUE
FALSEFALSE
TRUE
FALSEFALSE
IFF_TERM_ADVTERM_100
TERM_NONETERM_NONE
TERM_100
TERM_NONETERM_NONE
記:DQS_BIAS 属性は、 プ リ ミ ティブではなく I/O ポートに設定されます。
表 1-56 に、 DQS_BIAS および EQUALIZATION の組み合わせを示します。
DQS_BIAS = TRUE は、 AC カップ リ ング アプリ ケーシ ョ ンでのみ可能な設定です。
LVDS_PRE_EMPHASIS = TRUE は、 AC カップリ ング アプリ ケーシ ョ ンでのみサポート されています。
AC カップリ ング インターフェイスおよび DC カップ リ ング インターフェイスのイコライゼーシ ョ ンの許容値を表 1-57 に示します。
プ リエンファシス機能を有効にするには、 この属性を ENABLE_PRE_EMPHASIS と共に使用する必要があ り ます。
第 1 章: SelectIO インターフェイス リソース
これらの規格の出力に必要な公称電圧 (LVDS 出力は 1.8V、 LVDS_25 出力は 2.5V) 以外の電圧レベルで電源供給され
る I/O バンクは、 LVDS や LVDS_25 などの差動入力を備えるこ とが可能ですが、 次の条件を満たす必要があ り ます。
• オプシ ョ ンの内部差動終端が使用されない。
° DIFF_TERM_ADV = TERM_NONE
° DIFF_TERM = FALSE (デフォルト )
• 入力ピンの差動信号は、 各 UltraScale デバイスのデータシート [参照 2] に記載されている推奨動作条件を示す表
の VIN 要件を満たしている。
• 入力ピンの差動信号が、各 UltraScale デバイスのデータシート [参照 2] に記載されている LVDS または LVDS_25
DC 仕様の表にある VIDIFF ( 小) 要件を満たしている。
この基準を満たす方法と して、入力信号を AC カップリ ングおよび DC バイアスする外部回路を使用します。図 1-83
に、 差動入力に対して AC カップ リ ングと DC バイアス回路を提供する回路の例を示します。 内部
DIFF_TERM_ADV = TERM_NONE に、 または DIFF_TERM = FALSE に設定されているため、 RDIFF は 100Ω の差動レ
シーバー終端を提供します。 ノ イズ マージンを 大化するため、 すべての RBIAS 抵抗を同じ値にして、 原則的に
VBIAS の半分の VICM レベルを生成するよ うにしてください。 AC カップリ ング信号に対する入力同相電圧が維持さ
れるよ う、 VBIAS のソースは 1.8V (通常は VCCO または VCCAUX) にします。 推奨される抵抗値の範囲は、 1K ~
100KΩ です。 AC カップリ ング キャパシタの標準値 CAC は 100nF 程度です。 すべてのコンポーネン トは、 物理的に
デバイス入力に近い場所に配置してください。 イコライゼーシ ョ ンがある場合とない場合のレシーバーで使用され
るバイアス電圧の範囲については、 各 UltraScale デバイスのデータシート [参照 2] を参照して ください。
UltraScale デバイスの HP I/O バンクには、 AC カップリ ングされた LVDS アプリ ケーシ ョ ンで内部バイアス電圧
(DQS_BIAS) を使用するためのオプシ ョ ンがあ り ます。 このよ うなコンフ ィギュレーシ ョ ンで正常に動作させるに
は、 EQUALIZATION を EQ_LEVEL0 (1、 2、 3、 または 4) に設定する必要があ り ます。 ただし、 EQ_LEVEL0 の場合
はイコライゼーシ ョ ンは実行されません。 Vivado Design Suite を使用して設計する場合、 DQS_BIAS を使用して AC
カップ リ ングされた LVDS 規格に DC バイアスを使用しても、 DQS_BIAS 機能のシ ミ ュレーシ ョ ン ビヘイビアーは
モデル化されません。 LVDS の入力がト ライステートであ り、 DQS_BIAS が TRUE に設定されている場合は、 ハード
ウェア上では汎用インターコネク トへの入力は X とな り ます。 シ ミ ュレーシ ョ ンでは、 汎用インターコネク トへの
入力が 0 である と して、 この条件をモデル化します。
HR I/O バンクには、 AC カップリ ング LVDS アプリ ケーシ ョ ンで属性 EQUALIZATION を EQ_LEVEL0_DC_BIAS
(EQUALIZATION が不要な場合) または EQ_LEVEL1/2/3/4_DC_BIAS に設定するこ とによって内部バイアス電圧を使
用するオプシ ョ ンがあ り ます。 DC カップリ ング アプリ ケーシ ョ ンでは、 EQUALIZATION を EQ_NONE に設定する
必要があ り ます。
表 1-56: DQS_BIAS および EQUALIZATION の組み合わせ (HP I/O バンク )
カップリング DQS_BIAS イコライゼーシ ョ ン
AC カップリ ング FALSE または TRUE EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4
DC カップリ ング FALSE EQ_NONE
表 1-57: HR I/O バンクのイコライゼーシ ョ ン
インターフェイス イコライゼーシ ョ ン
AC カップリ ング (外部バイアス) EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4
AC カップリ ング (内部バイアス) EQ_LEVEL0_DC_BIAS、 EQ_LEVEL1_DC_BIAS、 EQ_LEVEL2_DC_BIAS、
EQ_LEVEL3_DC_BIAS、 EQ_LEVEL4_DC_BIAS
DC カップリ ング EQ_NONE
UltraScale アーキテクチャ SelectIO リソース 122UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
RSDS
RSDS は、 差動信号を使用する LVDS 高速インターフェイス と類似しています。 RSDS のインプリ メンテーシ ョ ンは
LVDS_25 と同様で、 ポイン ト ツー ポイン ト アプリ ケーシ ョ ンのみに使用します。 RSDS は HR I/O バンクでのみ使
用可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は RSDS_25 です。
表 1-59 に、 RSDS I/O 規格でサポート される属性を示します。 表 1-59 に示すプリ ミ ティブから派生するプリ ミ ティ
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されま
す。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照して
ください。
X-Ref Target - Figure 1-83
図 1-83: 差動クロック入力を AC カップリングおよび外部 DC バイアスする回路例
表 1-58: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
表 1-59: RSDS I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFDSOBUFDS、 OBUFTDS
許容値 デフォルト
IOSTANDARD RSDS_25
DIFF_TERMTRUE
FALSEFALSE N/A
DIFF_TERM_ADVTERM_NONE
TERM_100TERM_NONE N/A
VCCO
Differential
Transmission Line
CAC
RBIAS
RDIFF
100N
P
LVDS or LVDS_25
Input Buffer
Differential Clock
Input to the Device
RBIAS
CAC
RBIAS
RBIAS
X16143-022216
UltraScale アーキテクチャ SelectIO リソース 123UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
Mini-LVDS
mini-LVDS (mini low-voltage differential signaling) は、 フラ ッ ト パネル内で使用されるシ リアル差動 I/O 規格で、 タイ
ミ ング制御機能と LCD ソース ド ラ イバー間のインターフェイス と して機能します。 mini-LVDS の入力には、 PCB 上
で外付けの単体抵抗を接続するか、 DIFF_TERM_ADV または DIFF_TERM 属性によって内部終端を有効にし、 並列
終端抵抗を使用する必要があ り ます。 mini-LVDS は HR I/O バンクでのみ使用可能で、 2.5V の VCCO 電圧レベルが必
要です。 IOSTANDARD 属性名は MINI_LVDS_25 です。
表 1-61 に、 Mini-LVDS I/O 規格でサポート される属性を示します。 表 1-61 に示すプリ ミ ティブから派生するプリ ミ
ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート され
ます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照し
てください。
PPDS
PPDS (point-to-point differential signaling) は次世代の行および列ド ライバーへのインターフェイス用の差動 I/O 規格で
す。 PPDS の入力には、 PCB 上で外付けの単体抵抗を接続するか、 DIFF_TERM_ADV または DIFF_TERM 属性に
よって内部終端を有効にし、 並列終端抵抗を使用する必要があ り ます。 PPDS は HR I/O バンクでのみ使用可能で、
2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は PPDS_25 です。
表 1-63 に、PPDS I/O 規格でサポート される属性を示します。表 1-63 に示すプリ ミ ティブから派生するプリ ミ ティブ
(たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されます。
サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してくだ
さい。
表 1-60: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
表 1-61: Mini-LVDS I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFDSOBUFDS、 OBUFTDS
許容値 デフォルト
IOSTANDARD MINI_LVDS_25
DIFF_TERMTRUE
FALSEFALSE N/A
DIFF_TERM_ADVTERM_NONE
TERM_100TERM_NONE N/A
表 1-62: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
UltraScale アーキテクチャ SelectIO リソース 124UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
TMDS
TMDS (transition minimized differential signaling) は、DVI および HDMI™ ビデオ インターフェイスで使用される高速シ
リアル データ送信用の差動 I/O 規格です。 TMDS 規格では、 50Ω 外部プルアップ抵抗で入力を 3.3V にプルアップす
る必要があ り ます。 TMDS の入力には並列入力終端抵抗は必要あ り ません。 TMDS は HR I/O バンクでのみ使用可能
であ り、 3.3V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は TMDS_33 です。
表 1-65 に、 TMDS I/O 規格でサポート される属性を示します。 表 1-65 に示すプリ ミ ティブから派生するプリ ミ ティ
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されま
す。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照して
ください。
BLVDS
LVDS はポイン ト ツー ポイン ト アプリ ケーシ ョ ン用であるため、BLVDS (bus LVDS) は EIA/TIA 規格に準拠するイン
プ リ メンテーシ ョ ンではあ り ません。 したがって I/O および PCB レイアウ トのデザイン規則に注意深く従う必要が
あ り ます。 LVDS 双方向用の Vivado Design Suite ライブラ リにあるプ リ ミ ティブは、 LVDS 電流モード ド ラ イバーを
使用しません。 その代わりに、 CSE 差動ド ライバーを使用します。 このため、 ソース終端が必要になり ます。
BLVDS は HR I/O バンクでのみ使用可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は
BLVDS_25 です。
表 1-63: PPDS I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFDSOBUFDS、 OBUFTDS
許容値 デフォルト
IOSTANDARD PPDS_25
DIFF_TERMTRUE
FALSEFALSE N/A
DIFF_TERM_ADVTERM_NONE
TERM_100TERM_NONE N/A
表 1-64: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
表 1-65: TMDS I/O 規格で使用可能な属性
属性プリ ミテ ィブ
IBUFDS OBUFDS、 OBUFTDS
IOSTANDARD TMDS_33
表 1-66: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
UltraScale アーキテクチャ SelectIO リソース 125UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
表 1-67 に、 BLVDS I/O 規格でサポート される属性を示します。 表 1-67 に示すプリ ミ ティブから派生するプリ ミ ティ
ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート されま
す。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照して
ください。
図 1-84 に、 BLVDS ト ランス ミ ッ ター終端を示します。
SUB_LVDS
表 1-69 に、 SUB_LVDS I/O 規格でサポート される属性を示します。 表 1-69 に示すプリ ミ ティブから派生するプリ ミ
ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート され
ます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照し
てください。
表 1-67: BLVDS I/O 規格で使用可能な属性
属性プリ ミテ ィブ
IBUFDS OBUFDS、 OBUFTDS、 IOBUFDS、 IOBUFDS_DIFF_OUT
IOSTANDARD BLVDS_25
X-Ref Target - Figure 1-84
図 1-84: BLVDS ト ランスミ ッ ターの終端
表 1-68: 使用可能な I/O バンクのタイプ
HR HP
SUB_LVDS で可 SUB_LVDS で可
Z0= 50
RDIV
140RDIFF
= 100
RS
165
IN
INX
Data in
BLVDS_25
IOBBLVDS_25
BLVDS_25
IOB
RS
165
Z0= 50
X16144-022216
表 1-69: SUB_LVDS I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFDSOBUFDS、 OBUFTDS
許容値 デフォルト
IOSTANDARD SUB_LVDS
DIFF_TERMTRUE
FALSEFALSE N/A
DIFF_TERM_ADVTERM_NONE
TERM_100TERM_NONE N/A
UltraScale アーキテクチャ SelectIO リソース 126UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SLVS_400
SLVS_400 は、 HR I/O バンクでは SLVS_400_25 と して、 HP I/O バンクでは SLVS_400_18 と してサポート されていま
す。 SLVS_400 はレシーバーでのみサポート されています。
表 1-71 に、 SLVS_400 I/O 規格でサポート される属性を示します。 表 1-71 に示すプリ ミ ティブから派生するプリ ミ
ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート され
ます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照し
てください。
LVPECL
LVPECL は HR I/O バンクでのみサポート されており、 レシーバー専用です。
表 1-73 に、 LVPECL I/O 規格でサポート される属性を示します。 表 1-73 に示すプリ ミ ティブから派生するプリ ミ
ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または *_INTERMDISABLE) に対してサポート され
ます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インターフェイス プリ ミ ティブ」 を参照し
てください。
表 1-70: 使用可能な I/O バンクのタイプ
HR HP
SLVS_400_25 でのみ可 SLVS_400_18 でのみ可
表 1-71: SLVS_400 I/O 規格で使用可能な属性
属性
プリ ミテ ィブ
IBUFDSOBUFDS、 OBUFTDS
許容値 デフォルト
IOSTANDARDHR I/O バンクでは SLVS_400_25
HP I/O バンクでは SLVS_400_18N/A
DIFF_TERMTRUE
FALSEFALSE N/A
DIFF_TERM_ADVTERM_NONE
TERM_100TERM_NONE N/A
表 1-72: 使用可能な I/O バンクのタイプ
HR HP
可 N/A
表 1-73: LVPECL I/O 規格で使用可能な属性
属性プリ ミテ ィブ
IBUFDS OBUFDS、 OBUFTDS
IOSTANDARD LVPECL (HR I/O バンクのみ) N/A
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第 1 章: SelectIO インターフェイス リソース
MIPI D-PHY
MIPI D-PHY 規格の MIPI_DPHY_DCI は、 カメ ラ、 ディ スプレイ、 および単一化されたプロ ト コル インターフェイス
などのモバイル デバイスでの使用を目的と しています。 この規格は、 Virtex UltraScale+、 Kintex UltraScale+、 および
Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート されています。 UltraScale デバイスは、 MIPI アライアンス
が策定するインターフェイス仕様を順守してこの規格をサポート します。
重要: その他の DCI 規格と同様に、 MIPI_DPHY_DCI 規格では VRP ピンに 240Ω の外部抵抗が必要です。 この規格
は、 OUTPUT_IMPEDANCE 属性の値を指定できない場合でも、 LP ド ラ イバーのキャ リブレーシ ョ ン機能を利用し
ます。
MIPI_DPHY_DCI I/O 規格
表 1-75 に、 MIPI_DPHY_DCI I/O 規格でサポート される属性を示します。
Vivado Design Suite バージ ョ ン 2019.1.1 以降、MIPI_DPHY_DCI で LVDS_PRE_EMPHASIS 属性が使用可能になり まし
た。 MIPI_DPHY_DCI I/O に対して LVDS_PRE_EMPHASIS 属性を TRUE に設定する と、 大動作速度が高速になり
ます。旧バージ ョ ンの Vivado ツールで低速動作を使用する場合は、LVDS_PRE_EMPHASIS を FALSE に設定します。
また、 Vivado Design Suite 2019.1.1 では、 高速動作時に EQUALIZATION がサポート されます。 MIPI_DPHY_DCI で
は、 EQUALIZATION は EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 および EQ_LEVEL4 のレベルでサポート されま
す。 高速動作の詳細は、 適切な UltraScale+ デバイス データシート [参照 2] を参照してください。
表 1-74: 使用可能な I/O バンクのタイプ
HR HP
N/A Virtex UltraScale+、 Kintex UltraScale+、 および Zynq UltraScale+ デバイスのみ
表 1-75: MIPI_DPHY_DCI 規格で使用可能な属性
属性
IBUFDS_DPHY OBUFDS_DPHY
HP I/OHR I/O
HP I/OHR I/O
許容値 デフォルト 許容値 デフォルト
IOSTANDARD MIPI_DPHY_DCI N/A MIPI_DPHY_DCI N/A
SLEW N/A N/A N/A N/A N/A N/A
DIFF_TERM_ADVTERM_100
TERM_NONETERM_NONE N/A N/A N/A N/A
DIFF_TERMTRUE
FALSEFALSE N/A N/A N/A N/A
LVDS_PRE_EMPHASIS N/A N/A N/ATRUE
FALSEFALSE N/A
EQUALIZATION
EQ_LEVEL 1
EQ_LEVEL 2
EQ_LEVEL 3
EQ_LEVEL 4
EQ_NONE N/A N/A N/A N/A
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第 1 章: SelectIO インターフェイス リソース
差動 I/O 規格における内部差動終端の動作
内部差動終端 (100Ω) は、 I/O 規格 (LVDS、 LVDS_25、 SLVS_400_18、 SLVS_400_25、 SUB_LVDS、 PPDS_25、
RSDS_25、 および MINI_LVDS_25) に対して、 ド ライバーおよび双方向動作モード (デフォルト ) で有効になり ます。
表 1-76 に、 双方向モード、 および入力または出力モードでの内部差動終端の動作を示します。
表 1-76: 差動 I/O 規格における内部差動終端の動作
プリ ミテ ィブ(1) 駆動時 ト ライステート /受信時
OBUFDS 内部差動終端はオン N/A
OBUFTDS 内部差動終端はオン 内部差動終端はオン。
IBUFDS N/A
DIFF_TERM = TRUE または DIFF_TERM_ADV = TERM_100 の場
合、 内部差動終端はオンになる。
DIFF_TERM = FALSE または DIFF_TERM_ADV = TERM_NONE
の場合、 内部差動終端はオフになる。
IOBUFDS 内部差動終端はオン
DIFF_TERM 属性や DIFF_TERM_ADV 属性の値に関係なく、 内
部差動終端がオンになる。
DIFF_TERM = TRUE または FALSE
DIFF_TERM_ADV = TERM_100 または TERM_NONE
注記:1. こ こに示すプリ ミ ティブから派生するプリ ミ ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 または
*_INTERMDISABLE) に対してサポート されます。 サポート されるすべての派生プリ ミ ティブについては、 「SelectIO インター
フェイス プリ ミ ティブ」 を参照して ください。
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第 1 章: SelectIO インターフェイス リソース
同じバンク内で複数の I/O 規格を併用する場合の規則
同じバンク内の異なる入力、 出力および双方向規格を使用する場合は、 次の規則に従ってください。
1. 出力規格のみ使用する場合。 VCCO 要件が同じ出力規格は、 同一バンク内で使用できます。
互換性がある例:
SSTL15_I と LVDCI_15 の出力
互換性のない例:
SSTL15 (出力 VCCO = 1.5V) と LVCMOS18 (出力 VCCO = 1.8V) の出力
HR I/O バンクで組み合わせて使用できる真の差動出力を持つ I/O 規格は 2 種類だけです。
LVDS_PRE_EMPHASIS = FALSE (デフォルト ) と設定した LVDS_25 と LVDS_PRE_EMPHASIS = TRUE と設定した
LVDS_25 は、 HR I/O バンク内で 2 つの異なる真の差動出力規格と して見なされます。
HP IP バンクで使用できる、 真の差動出力を持つ I/O 規格は 1 種類だけです。 LVDS_PRE_EMPHASIS = FALSE (デ
フォルト ) と設定した LVDS と LVDS_PRE_EMPHASIS = TRUE と設定した LVDS は別々の差動規格と見なされ、同じ
HP I/O バンクで組み合わせて使用するこ とはできません。
2. 入力規格のみ使用する場合。 VCCO および VREF 要件が同じ入力規格は、 同一バンク内で使用できます。
互換性がある例:
LVCMOS15 と HSTL_II の入力
互換性のない例:
LVCMOS15 (入力 VCCO = 1.5V) と LVCMOS18 (入力 VCCO = 1.8V) の入力
互換性のない例:
HSTL_I_DCI_18 (VREF = 0.9V) と HSTL_I_DCI (VREF = 0.75V) の入力
3. 入力規格と出力規格を使用する場合。 VCCO が同じ要件の入力/出力規格は、 同一バンク内で使用できます。
互換性がある例:
LVDS_25 の出力と LVCMOS25 の入力
互換性のない例:
LVDS_25 の出力 (出力 VCCO = 2.5V) と HSTL_I の入力 (入力 VCCO = 1.5V)
4. 双方向規格の入力または出力を併用する場合。 双方向 I/O 規格の入力または出力を使用する場合、 双方向 I/O 規
格が規則 1、 2、 3 を満たしているこ とを確認して ください。
インプ リ メンテーシ ョ ン ツールでは、 上記の規則に従って実行されます。
UltraScale アーキテクチャ SelectIO リソース 130UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
表 1-77 に、 サポート される各 I/O 規格の VCCO および VREF 要件を示します。 サポート される各 I/O 規格の電源の推
奨動作範囲をはじめとする詳細な DC 仕様は、 各 UltraScale デバイスのデータシート [参照 2] を参照して ください。
表 1-77: サポート される各 I/O 規格の VCCO および VREF 要件
I/O 規格使用可能な
I/O バンクのタイプ
VCCO (V) VREF (V)
出力 入力DIFF_TERM_ADV および
DIFF_TERM をサポートする入力入力
LVTTL HR 3.3 3.3 N/A N/A
LVCMOS33 HR 3.3 3.3 N/A N/A
LVCMOS25 HR 2.5 2.5 N/A N/A
LVCMOS18 両方 1.8 1.8 N/A N/A
LVCMOS15 両方 1.5 1.5 N/A N/A
LVCMOS12 両方 1.2 1.2 N/A N/A
HSUL_12 両方 1.2 1.2 N/A 0.60
LVDCI_18 HP 1.8 1.8 N/A N/A
LVDCI_15 HP 1.5 1.5 N/A N/A
HSUL_12_DCI HP 1.2 1.2 N/A 0.60
HSLVDCI_18 HP 1.8 1.8 N/A 0.90
HSLVDCI_15 HP 1.5 1.5 N/A 0.75
HSTL_I 両方 1.5 1.5 N/A 0.75
HSTL_II HR 1.5 1.5 N/A 0.75
HSTL_I_DCI HP 1.5 1.5 N/A 0.75
HSTL_I_18 両方 1.8 1.8 N/A 0.90
HSTL_II_18 HR 1.8 1.8 N/A 0.90
HSTL_I_DCI_18 HP 1.8 1.8 N/A 0.90
HSTL_I_12 HP 1.2 1.2 N/A 0.60
HSTL_I_DCI_12 HP 1.2 1.2 N/A 0.60
SSTL18_I 両方 1.8 1.8 N/A 0.90
SSTL18_II HR 1.8 1.8 N/A 0.90
SSTL15 両方 1.5 1.5 N/A 0.75
SSTL15_R HR 1.5 1.5 N/A 0.75
SSTL135 両方 1.35 1.35 N/A 0.675
SSTL135_R HR 1.35 1.35 N/A 0.675
SSTL12 両方 1.2 1.2 N/A 0.60
SSTL18_I_DCI HP 1.8 1.8 N/A 0.90
SSTL15_DCI HP 1.5 1.5 N/A 0.75
SSTL135_DCI HP 1.35 1.35 N/A 0.675
SSTL12_DCI HP 1.2 1.2 N/A 0.60
DIFF_HSTL_I 両方 1.5 1.5(2) N/A N/A
UltraScale アーキテクチャ SelectIO リソース 131UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
DIFF_HSTL_II HR 1.5 1.5(2) N/A N/A
DIFF_HSTL_I_18 両方 1.8 1.8(2) N/A N/A
DIFF_HSTL_II_18 HR 1.8 1.8(2) N/A N/A
DIFF_SSTL18_I 両方 1.8 1.8(2) N/A N/A
DIFF_SSTL18_II HR 1.8 1.8(2) N/A N/A
DIFF_SSTL15 両方 1.5 1.5(2) N/A N/A
DIFF_SSTL15_R HR 1.5 1.5(2) N/A N/A
DIFF_SSTL135 両方 1.35 1.35(2) N/A N/A
DIFF_SSTL135_R HR 1.35 1.35(2) N/A N/A
DIFF_SSTL12 両方 1.2 1.2(2) N/A N/A
DIFF_HSUL_12 両方 1.2 1.2(3) N/A N/A
DIFF_HSTL_I_DCI HP 1.5 1.5 N/A N/A
DIFF_HSTL_I_DCI_18 HP 1.8 1.8 N/A N/A
DIFF_SSTL18_I_DCI HP 1.8 1.8 N/A N/A
DIFF_SSTL15_DCI HP 1.5 1.5 N/A N/A
DIFF_SSTL135_DCI HP 1.35 1.35 N/A N/A
DIFF_SSTL12_DCI HP 1.2 1.2 N/A N/A
DIFF_HSUL_12_DCI HP 1.2 1.2 N/A N/A
BLVDS_25 HR 2.5 任意 N/A N/A
LVDS_25 HR 2.5(5) 2.5(1) 2.5 N/A
RSDS_25 HR 2.5(5) 2.5(1) 2.5 N/A
TMDS_33 HR 3.3 任意 N/A N/A
MINI_LVDS_25 HR 2.5(5) 2.5(1) 2.5 N/A
PPDS_25 HR 2.5(5) 2.5(1) 2.5 N/A
LVDS HP 1.8 1.8(1) 1.8 N/A
LVPECL HR N/A 任意 N/A N/A
SLVS_400_18 HP N/A 1.8(1) 1.8 N/A
SLVS_400_25 HR N/A 2.5(1) 2.5 N/A
SUB_LVDS 両方 1.8 1.8(1) 1.8 N/A
DIFF_HSTL_I_12 HP 1.2 1.2(2) N/A N/A
DIFF_POD10 HP 1.0 1.0(2) N/A N/A
DIFF_POD12 HP 1.2 1.2(2) N/A N/A
DIFF_HSTL_I_DCI_12 HP 1.2 1.2 N/A N/A
DIFF_POD10_DCI HP 1.0 1.0 N/A N/A
表 1-77: サポート される各 I/O 規格の VCCO および VREF 要件 (続き)
I/O 規格使用可能な
I/O バンクのタイプ
VCCO (V) VREF (V)
出力 入力DIFF_TERM_ADV および
DIFF_TERM をサポートする入力入力
UltraScale アーキテクチャ SelectIO リソース 132UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
DIFF_POD12_DCI HP 1.2 1.2 N/A N/A
POD10 HP 1.0 1.0 N/A 0.70
POD12 HP 1.2 1.2 N/A 0.84
POD10_DCI HP 1.0 1.0 N/A 0.70
POD12_DCI HP 1.2 1.2 N/A 0.84
MIPI_DPHY_DCI HP(4) 1.2 1.2 1.2 N/A
注記:1. これらの規格の差動入力は、 出力の要求レベルと異なる VCCO レベルのバンクに配置できます。 この場合に考慮すべき注意事項を次に示
します。
a. VCCO 電圧が出力で要求されるレベルでない限り、 オプシ ョ ンの内部差動終端は使用されない (DIFF_TERM_ADV = TERM_NONE または DIFF_TERM = FALSE (デフォルト ))。
b. 入力ピンの差動信号は、 各 UltraScale デバイスのデータシート [参照 2] に記載されている推奨動作条件を示す表の VIN 要件を満たしている。
c. 入力ピンの差動信号が、 各 UltraScale デバイスのデータシート [参照 2] に記載されている VIDIFF および VICM の要件を満たしている。 場合によっては、 この条件をク リ アするために、 ピンを AC カップ リ ングおよび DC バイアスするための外部回路が必要。
2. オンダイ入力終端を使用する場合 (ODT は RTT_NONE 以外の値に設定)、 または DQS_BIAS = TRUE の場合、 VCCO 入力電圧は指定され
た値とな り ます。 ODT = RTT_NONE かつ DQS_BIAS = FALSE の場合、 VCCO 入力電圧は許容範囲内の電圧とな り ます。
3. オンダイ入力終端を使用する場合 (ODT は RTT_NONE 以外の値に設定)、 または DQS_BIAS = TRUE の場合、 HP I/O バンクでは VCCO 入力電圧は 1.2V とな り ます。 HR I/O バンクで DQS_BIAS = FALSE の場合、 または HP I/O バンクで ODT = RTT_NONE の場合、 VCCO 入力
電圧は許容範囲内の電圧とな り ます。
4. DPHY_DCI I/O 規格は、 Virtex UltraScale+、 Kintex UltraScale+、 および Zynq UltraScale+ デバイスでのみサポート されています。
5. VCCO 電圧が 2.85V を超えた場合、 出力はト ラ イステートにな り ます。 デバイスは、 UltraScale デバイスのデータシート [参照 2] で指定さ
れた推奨動作範囲内で常に動作する必要があ り ます。
表 1-77: サポート される各 I/O 規格の VCCO および VREF 要件 (続き)
I/O 規格使用可能な
I/O バンクのタイプ
VCCO (V) VREF (V)
出力 入力DIFF_TERM_ADV および
DIFF_TERM をサポートする入力入力
UltraScale アーキテクチャ SelectIO リソース 133UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
表 1-78 に、 各 I/O 規格について、 DRIVE および SLEW 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端
のタイプを示します。
T
表 1-78: 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端のタイプ
I/O 規格
I/O バンクの
タイプ
出力スルー 出力ドライブ
双方向
バッファー (1)
終端のタイプ(2)
HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク
入力 出力(3)許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト
LVTTL HRSLOW
FASTSLOW N/A
4、 8、
12、 1612 N/A あ り なし なし
LVCMOS33 HRSLOW
FASTSLOW N/A
4、 8、
12、 1612 N/A あ り なし なし
LVCMOS25 HRSLOW
FASTSLOW N/A
4、 8、
12、 1612 N/A あ り なし なし
LVCMOS18 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW
4、 8、
12、 1612
2、 4、6、 8、
1212 あ り なし なし
LVCMOS15 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW
4、 8、
12、 1612
2、 4、6、 8、
1212 あ り なし なし
LVCMOS12 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW
4、 8、12
122、 4、
6、 812 あ り なし なし
HSUL_12 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 単一(4) ド ラ イ
バー (4)
LVDCI_18 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り なしド ライ
バー
LVDCI_15 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り なしド ライ
バー
HSUL_12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
HSLVDCI_18 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り なしド ライ
バー
HSLVDCI_15 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り なしド ライ
バー
HSTL_I 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
HSTL_II HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
UltraScale アーキテクチャ SelectIO リソース 134UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
HSTL_I_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
HSTL_I_18 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
HSTL_II_18 HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
HSTL_I_DCI_18 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
HSTL_I_12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
HSTL_I_DCI_12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
SSTL18_I 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
SSTL18_II HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
SSTL15 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
SSTL15_R HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
SSTL135 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
SSTL135_R HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
SSTL12 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
SSTL18_I_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
SSTL15_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
表 1-78: 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端のタイプ (続き)
I/O 規格
I/O バンクの
タイプ
出力スルー 出力ドライブ
双方向
バッファー (1)
終端のタイプ(2)
HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク
入力 出力(3)許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト
UltraScale アーキテクチャ SelectIO リソース 135UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
SSTL135_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
SSTL12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_HSTL_I 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_HSTL_II HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
DIFF_HSTL_I_18 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_HSTL_II_18 HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
DIFF_SSTL18_I 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_SSTL18_II HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
DIFF_SSTL15 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_SSTL15_R HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
DIFF_SSTL135 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_SSTL135_R HRSLOW
FASTSLOW N/A N/A N/A あ り 分割 なし
DIFF_SSTL12 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 分割
ド ライ
バー
DIFF_HSUL_12 両方SLOW
FASTSLOW
SLOWMEDIUM
FASTSLOW N/A N/A あ り 単一(4) ド ラ イ
バー (4)
DIFF_HSTL_I_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
表 1-78: 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端のタイプ (続き)
I/O 規格
I/O バンクの
タイプ
出力スルー 出力ドライブ
双方向
バッファー (1)
終端のタイプ(2)
HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク
入力 出力(3)許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト
UltraScale アーキテクチャ SelectIO リソース 136UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
DIFF_HSTL_I_DCI_18 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_SSTL18_I_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_SSTL15_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_SSTL135_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_SSTL12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_HSUL_12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
BLVDS_25 HR N/A N/A N/A N/A あ り なし なし
LVDS_25 HR N/A N/A N/A N/A あ り (5) なし なし
RSDS_25 HR N/A N/A N/A N/A あ り (5) なし なし
TMDS_33 HR N/A N/A N/A N/A あ り (5) なし なし
MINI_LVDS_25 HR N/A N/A N/A N/A あ り (5) なし なし
PPDS_25 HR N/A N/A N/A N/A あ り (5) なし なし
LVDS HP N/A N/A N/A N/A あ り (5) なし なし
LVPECL HR N/A N/A N/A N/A なし なし なし
SLVS_400_18 HP N/A N/A N/A N/A なし なし なし
SLVS_400_25 HR N/A N/A N/A N/A なし なし なし
SUB_LVDS 両方 N/A N/A N/A N/A あ り (5) なし なし
DIFF_HSTL_I_12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_POD10 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
DIFF_POD12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
表 1-78: 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端のタイプ (続き)
I/O 規格
I/O バンクの
タイプ
出力スルー 出力ドライブ
双方向
バッファー (1)
終端のタイプ(2)
HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク
入力 出力(3)許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト
UltraScale アーキテクチャ SelectIO リソース 137UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
DIFF_HSTL_I_DCI_12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 分割ド ライ
バー
DIFF_POD10_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
DIFF_POD12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
POD10 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
POD12 HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
POD10_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
POD12_DCI HP N/ASLOW
MEDIUMFAST
SLOW N/A N/A あ り 単一ド ライ
バー
MIPI_DPHY_DCI HP(6) N/A N/A N/A N/A N/A なし N/Aド ラ イ
バー
注記:1. 「双方向バッファー」 の列は、 I/O 規格が双方向信号を使用しているかど うかを示しています。
2. 「DCI 終端タイプ」 の列は、 DCI I/O 規格で使用可能な終端の種類を示しています。 「分割」 は、 分割終端抵抗を意味します。 「シングル」
は、 VCCO のシングル抵抗終端を意味します。
3. この列の 「ド ライバー」 の値は、 HP I/O バンクにのみ適用されます。
4. HP I/O バンクについては INTERM = シングルおよび OUTTERM = ド ライバーで、 HR I/O バンクについては INTERM = なしおよび OUTTERM = なしです。
5. これらの I/O 規格の双方向コンフ ィギュレーシ ョ ンは、 100Ω 差動に 適化された固定インピーダンス構造です。 これはターンアラウンド
タイム要件がないポイン ト ツー ポイン ト伝送でのみ使用するこ とを前提と しています。 バス構造には、 BLVDS_25 を使用してください。
6. MIPI_DPHY_DCI 規格は、 Virtex UltraScale+、 Kintex UltraScale+、 および Zynq UltraScale+ デバイスでのみサポート されています。
表 1-78: 属性のオプシ ョ ン、 双方向バッファーの使用可否、 DCI 終端のタイプ (続き)
I/O 規格
I/O バンクの
タイプ
出力スルー 出力ドライブ
双方向
バッファー (1)
終端のタイプ(2)
HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク
入力 出力(3)許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト許容値
デフォ
ルト
UltraScale アーキテクチャ SelectIO リソース 138UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 1 章: SelectIO インターフェイス リソース
同時スイッチ出力
パッケージのインダクタンスによ り、 各デバイス /パッケージでサポート される同時スイ ッチ出力 (SSO) 数は制限さ
れます。 高速で高駆動の出力を使用する場合は特に制限されます。 高速で高駆動の出力は、 アプリ ケーシ ョ ンで必
要な場合にのみ使用してください。
SSN 予測ツールを利用するこ とによって、ピン (ビクティム) およびデザイン内のその他すべてのピン (アグレッサー )
の情報に基づいて、 デザインの各 I/O ピンにおける ノ イズ マージン値を解析できます。 このツールは、 I/O ピンの位
置、 I/O 規格、 スルー レート、 および使用される終端を考慮し、 これらの特性に基づいた各ピンのノ イズ マージン
値を示します。 ノ イズ マージンには、 ボード ト レース ク ロス トークやボード インピーダンスの不連続性による反
射などのシステム レベルの特性は含まれません。
多数の出力が同時に同じ方向へスイ ッチする と、 グランド または電源バウンスが生じます。 出力駆動ト ランジスタ
はすべての電流を同相レールへ誘導します。 Low から High への遷移は VCCO レールへ接続し、 High から Low への遷
移は GND レールへ接続します。 その結果、 過渡電流が蓄積し、 内部グランド レベルと外部グランド レベル間、 ま
たは内部と外部 VCCO レベル間に存在するインダクタンスに電圧差をもたらします。 インダクタンスは、 バンプ、 ダ
イの配線、 パッケージの配線、 ボール インダクタンスに関連しています。 SSO によって引き起こ される電圧は、 結
果と して内部スイ ッチング ノ イズ マージンに影響を及ぼし、 信号の質が低下します。
SSN 予測ツールの結果は、 デバイスが PCB にはんだ付けされ、 ボードは健全かつ実践的なデザインを使用している
こ とが前提となり ます。 ソケッ トに実装されているデバイスの場合、 ソケッ トによって余分に BGA ボール インダク
タンスが生じるため、 このノ イズ マージン値は適用できません。
SSO の影響を低減するピン配置
重要: デザインのピンを配置する場合、影響力の強い出力や SSO は、影響を受けやすい入力や出力 (特に非同期入力)
から遠ざけるよ うな I/O ピン配置が重要です。
HSTL や SSTL のクラス II バージ ョ ン、PCI™ 関連、駆動電流が 8mA 以上の LVCMOS や LVTTL が影響力の強い出力
となり ます。 影響を受けやすい入力や出力はノ イズに対するマージンが小さ くなる傾向があ り、 高速信号やパラレ
ル レシーバー終端によって振幅が削減される信号がそれに該当します。 局部的な SSO ノ イズは信号の接近度に依存
するため、 パッケージ ソルダー ボールに基づいて信号を分散させるこ とが重要です。 SSO による潜在的なノ イズを
さ らに削減するには、 出力を 1 箇所に集中させずに、 分散させて配置する必要があ り ます。 1 つのバンク内にある
SSO は、 できるだけそのバンク内で分散させるよ うにしてください。 可能な場合には常に SSO を複数バンクに分散
させてください。
Vivado Design Suite のフロアプラン機能によ り、 SSO の影響を回避するよ うにピン配置を作成できます。 [Package]
ウ ィンド ウのパッケージ ピンをク リ ッ クする と、 [Device] ウ ィンド ウの該当する IOB がハイライ ト されます。 これ
らの IOB サイ ト タイプがダイ パッ ドを表し、 ダイ エッジ周辺の相対的な物理位置を示します。 フロアプラン ツー
ルを利用するこ とで、 高度なピン配置機能を使用してピンのダイ パッ ドを分離できます。 これは、 影響力の強い出
力や SSO を含むダイ パッ ドを、 影響を受けやすい入力や出力から分離するこ とで実現します。 SSO の影響は、 仮想
GND ピンや仮想 VCCO ピンを追加するこ とでも 小限に抑えるこ とができます。 仮想 GND の作成には、 大の駆動
電流でロジッ ク 0 に駆動する出力ピンを定義し、 このピンをボードの GND に接続します。 同様に、 仮想 VCCO ピン
の作成には、 大の駆動電流でロジッ ク 1 に駆動する出力ピンを定義し、 このピンをボードの VCCO へ接続します。
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第 2 章
SelectIO インターフェイス ロジック リソース
バンクの概要
各 I/O バンクには 52 本のピンがあ り、 適切なシングルエンド規格を使用する入力/出力/双方向の動作が可能です。
これらのバンクは、 HR (High Range) バンクまたは HP (High Performance) バンクのいずれかになり ます。 これらのピ
ンのうち 大 48 本は HR I/O バンクまたは HP I/O バンクに適した信号規格を使用する 24 組の差動信号ピンと してコ
ンフ ィギュレーシ ョ ンできます。 各シングルエンド ピンに使用されるロジッ クはビッ ト スライス と呼ばれているた
め、 このユーザー ガイ ドでは、 差動ピン ペアに関しては、 _P ピンに対してマスター ビッ ト スライス、 _N ピンに対
してスレーブ ビッ ト スライス と表現しています。
図 2-1 に各バンクの概要図を示します。 入力/出力制御ブロッ ク ビッ ト スライスは、 旧世代のザイ リ ンクス デバイス
のよ うにコンポーネン ト プリ ミ ティブを使用してプログラムできますが、 高性能が必要な場合は、 ネイティブ
PHY プリ ミ ティブを使用してプログラムするこ と もできます。 この章では、 この 2 つの方法について説明します。
ヒン ト : ネイティブ モード デザインには追加の制限事項があ り ます。 High Speed SelectIO Wizard (HSSIO-Wiz) は、 デ
ザインが正し く動作するよ う、 必要な項目をすべて自動で設定し、 デザイン規則に沿っているかをチェッ ク します。
ザイ リ ンクスは、 ネイティブ モード デザインには HSSIO-Wiz を使用するこ とを推奨しています。
X-Ref Target - Figure 2-1
図 2-1: バンクの概要
Input/Output
Control Logic
52 IOBs per Bank
Inte
rconnect
Byte Group 3
Byte Group 2
Byte Group 1
Byte Group 0
MMCM
PLL0
PLL1
X16003-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
利用可能な 2 つの PLL は、 同じ I/O バンクにあるビッ ト スライス と関連しています。 各 PLL は、 ビッ ト スライスの
コン ト ローラーへの専用の高速クロ ッ ク接続と 2 つの追加出力を備えています。 これらのクロ ッ クは、 その I/O バン
クがカバーするクロ ッ ク領域に配置されたロジッ ク用アプリ ケーシ ョ ン ク ロ ッ クに使用できます。 Mixed-Mode
Clock Manager (MMCM) は、 I/O バンクにあるビッ ト スライスのコン ト ローラー用のクロ ッ ク ソース、 および I/O バ
ンクがカバーするクロ ッ ク領域に配置されたロジッ ク用のクロ ッ ク ソース と して使用できますが、 FPGA 全体の I/O
バンク と ロジッ クに対応するクロ ッ ク ソース と しても利用できます。
ヒン ト : 高い性能と低ジッターが必要なアプリ ケーシ ョ ンには、 I/O バンクの後ろにあるクロ ッ ク領域に配置された
PLL を使用して ください。 MMCM は、 複数の I/O バンクおよびクロ ッ ク領域でのクロ ッキングを必要とする比較的
低速アプリ ケーシ ョ ンに使用できます。
ク ロ ッ ク入力が、 設計対象のインターフェイスに使用される I/O バンクの一部ではない場合、 次の XDC 制約を使用
してください。
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets <clock_net_name>]
Vivado® ツールでは警告メ ッセージが表示されますが、 エラーによって停止するこ とはな くな り ます。
ヒン ト : ネイティブ モードでは、 PLL の速クロ ッ ク出力は、 専用配線を介して (ク ロ ッ ク バッファーなしで)
BITSLICE_CONTROL の PLL_CLK 入力へ接続されます。 このため、 PLL は必ず、 インターフェイスの I/O バンクに
結合しているクロ ッ ク領域に配置する必要があ り ます。 入力クロ ッ ク バッファーは、 XDC 制約を使用する限り、 異
なる I/O バンクに配置できます。
MMCM を使用してネイティブまたはコンポーネン ト モード インターフェイスにクロ ッ クを供給する場合は、 ク
ロ ッ ク バッファーを使用する必要があ り ます。 善のソ リ ューシ ョ ンは構築した I/O インターフェイスの近くに配
置するこ とですが、 MMCM は、 使用する I/O バンクに隣接するクロ ッ ク領域以外の領域にも配置可能です。 I/O イ
ンターフェイスのクロ ッ クは、 ク ロ ッ ク バッファーと ク ロ ッ ク配線を経由して分配されます。
各バンクは 4 つのバイ ト グループに分割されており、各グループには 13 本の I/O ピンがあ り ます (図 2-1)。各バイ ト
グループは、 さ らに 2 つのニブル グループに分割されています (図 2-2)。 ト ラ イステート制御のビッ ト スライス ブ
ロ ッ クおよび上位/下位ニブル制御ブロッ クは、 ネイティブ モードを使用した場合のみ重要です。 詳細は、 後続のセ
クシ ョ ンで説明します。 BITSLICE_12 (上位ニブルの BITSLICE_6) はシングルエンド信号にしか使用できませんが、
その他すべてのビッ ト スライスがシングルエンドまたは差動信号に使用可能です。 ビッ ト スライスでシングルエン
ド ク ロ ッ クを使用する場合はニブル内の BITSLICE_0 を、 差動クロ ッ クはニブル内の BITSLICE_0 (P 側) と
BITSLICE_1 (N 側) を使用する必要があ り ます。その他のピンは、『UltraScale アーキテクチャ ク ロ ッキング リ ソース
ユーザー ガイ ド』 (UG572) [参照 9] で説明されている とおり、グローバル ク ロ ッキング リ ソースへアクセスする必要
があるクロ ッ クに使用できます。
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第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-2
図 2-2: バイ ト グループの概要
LOWER
BITSLICE
CONTROL
TX_BITSLICE
RX_BITSLICE
TX_BITSLICE_TRI
RXTX_BITSLICE_8
RXTX_BITSLICE_9
RXTX_BITSLICE_10
TX_BITSLICE_TRI
RXTX_BITSLICE_11
UPPER
BITSLICE
CONTROL
RXTX_BITSLICE_12
7 single-ended IOB or
3 differential IOB + 1 single-
ended IOB per upper nibble
6single-ended IOB
or
3 differential IOB
per lowernibble
RXTX_BITSLICE = RX + TX BITSLICE
RXTX_BITSLICE_7
RXTX_BITSLICE_6
(RXTX_BITSLICE_0 for upper
nibble)
RXTX_BITSLICE_5
RXTX_BITSLICE_4
RXTX_BITSLICE_3
RXTX_BITSLICE_2
RXTX_BITSLICE_1
RXTX_BITSLICE_0
X16004-011518
UltraScale アーキテクチャ SelectIO リソース 142UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
中央にある 2 つのバイ ト グループ (1 および 2) には、 それぞれにクワッ ド バイ ト ク ロ ッ ク (QBC) とグローバル ク
ロ ッ ク (GC) 兼用入力ピンまたはピン ペアがあ り ます。 QBC ピンは、 ニブルまたはそれらが配置されたバイ ト グ
ループに対してキャプチャ ク ロ ッ ク入力と して使用できますが、 専用クロ ッ ク バッ クボーンを介してキャプチャ ク
ロ ッ クを I/O バンクのその他すべてのニブルおよびバイ ト グループに供給するこ と も可能です。 GC ピンは MMCM
および/または PLL プリ ミ ティブを駆動できるクロ ッ ク入力です。 これらのクロ ッ ク兼用入力の一部は、 QBC と GC
のデュアル ファンクシ ョ ンを備えています。上下のバイ ト グループにも、 それぞれに専用バイ ト ク ロ ッ ク (DBC) 兼
用入力ピン (ピン ペア) があ り、 それらはバイ ト グループ内のクロ ッキングに使用できます。 ただし、 キャプチャ ク
ロ ッ クを I/O バンク内のほかのバイ ト グループに駆動する機能や MMCM および PLL を駆動する機能は備えていま
せん。
上位ニブルおよび下位ニブルの BITSLICE_0 の使用は制限される場合があ り ます。
注記: 上位ニブルの BITSLICE_0 はバイ ト グループの BITSLICE_6 に相当します。 バイ トおよびニブル内のビッ ト ス
ライス番号の説明は、 図 2-3 のサンプル I/O バンク (XCKU040FFVA1156 のバンク 44) を参照してください。
RX_BITSLICE または RXTX_BITSLICE を使用する場合、 インターバイ ト ク ロ ッキングによって BITSLICE_0 の利用
には一部条件があ り ます。
• あるバイ ト (ソース) のニブルから別のバイ ト (シンク ) のニブルまでインターバイ ト ク ロ ッキング (QBC) を使用
する場合、 シンク バイ トのニブルは必ず BITSLICE 0 とその DATA_TYPE (DATA に設定されている ) を含む必要
があ り ます。
• 受信シ リアル モード アプリ ケーシ ョ ンの場合は、 各ニブルは BITSLICE 0 とその DATA_TYPE (SERIAL に設定
されている ) を含む必要があ り ます。
詳細は、 296 ページの 「ネイティブ モードでのクロ ッキング」 を参照して ください。
IDELAY/ODELAY および RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE は、 継続してアライ メン ト を調整するこ と
でよ り正確な遅延を与える TIME モードをサポート します。 TIME モードを IDELAY/ODELAY およびネイティブ プ
リ ミ ティブに使用する と、 初期キャ リブレーシ ョ ン プロセスで BITSLICE_0 が使用されます。 IDELAY/ODELAY の
場合、 RDY (IDELAYCTRL) が High にアサート される と、 この初期キャ リブレーシ ョ ン プロセスが完了します。
BITSLICE_0 に接続されたコンポーネン ト ロジッ クは、 次の場合に初期キャ リブレーシ ョ ン中に利用できないこ と
があ り ます。
• IDELAY/ODELAY が TIME モード
• RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE が TIME モード
Vivado では、 入力配線とニブル内の BITSLICE_0 に関連するロジッ クが BISC 動作時に利用できないこ とを示すエ
ラー メ ッセージが表示されるこ とがあ り ます。 これらの制限がデザインに影響をおよぼさない場合は、 次の制約を
使用して DRC を無効にできます。
set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <name>]
TIME モードではキャ リブレーシ ョ ンに BITSLICE_0 を使用するため、 IDELAY/ODELAY が TIME モードの場合、 同
じニブル内のその他のビッ ト スライスはキャ リブレーシ ョ ンが完了するまで利用できません。
UltraScale™ FPGA は I/O バンク、 バイ ト 、 ニブルに同じセッ ト アップを持ちます。 図 2-3 に、 XCKU040FFVA1156
FPGA の I/O バンク 44 のピン設定を例と して示します。 示したセッ ト アップは、 FPGA ファ ミ リ全体ですべての I/O
バンクに適用できます。 図 2-3 を使用する と、 ピン ニブル、 バイ ト 、 および I/O バンク ピンの割り当てが簡単にな
り ます。
UltraScale アーキテクチャ SelectIO リソース 143UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-3
図 2-3: I/O バンクの例 (XCKU040FFVA1156 のバンク 44)
NIB
BL
E_1
NIB
BL
E_0
BY
TE
_3
L24N
L24P
L23N
L23P
L22N
L22P
L21N
L21P
L20N
L20P
L19N
L19P
AD0N
AD0P
AD8N
AD8P
AD1N
AD1P
AD9N
AD9P
IOB_X0Y51
IOB_X0Y50
IOB_X0Y49
IOB_X0Y48
IOB_X0Y47
IOB_X0Y46
IOB_X0Y45
IOB_X0Y44
IOB_X0Y43
IOB_X0Y42
IOB_X0Y41
IOB_X0Y40
IOB_X0Y39
DBC
DBC
DBC
DBC
NIB
BL
E_1
NIB
BL
E_0
BY
TE
_2
L18N
L18P
L17N
L17P
L16N
L16P
L15N
L15P
L14N
L14P
L13N
L13P
AD2N
AD2P
AD10N
AD10P
AD3N
AD3P
AD11N
AD11P
IOB_X0Y38
IOB_X0Y37
IOB_X0Y36
IOB_X0Y35
IOB_X0Y34
IOB_X0Y33
IOB_X0Y32
IOB_X0Y31
IOB_X0Y30
IOB_X0Y29
IOB_X0Y28
IOB_X0Y27
IOB_X0Y26
QBC
QBC
GC
GC
GC/QBC
GC/QBC
IO_B
AN
K
AM25
AP23
AN23
AP25
AP24
AP21
AP20
AN24
AM24
AN22
AM22
AN21
AM21
AK25
AL25
AL24
AL23
AL22
AK20
AJ20
AM20
AL20
AK23
AK22
AK21
AJ21
L12N
L12P
L11N
L11P
L10N
L10P
L9N
L9P
L8N
L8P
L7N
L7P
AD4N
AD4P
AD12N
AD12P
AD5N
AD5P
AD13N
AD13P
IOB_X0Y25
IOB_X0Y24
IOB_X0Y23
IOB_X0Y22
IOB_X0Y21
IOB_X0Y20
IOB_X0Y19
IOB_X0Y18
IOB_X0Y17
IOB_X0Y16
IOB_X0Y15
IOB_X0Y14
IOB_X0Y13
NIB
BL
E_1
NIB
BL
E_0
BY
TE
_1
GC
GC
GC
GC
QBC
QBC
QBC
QBC
AF25
AH23
AH22
AJ24
AJ23
AJ25
AH24
AG25
AG24
AF24
AF23
AE26
AE25
L6N
L6P
L5N
L5P
L4N
L4P
L3N
L3P
L2N
L2P
L1N
L1P
AD6N
AD6P
AD14N
AD14P
AD7N
AD7P
AD15N
AD15P
IOB_X0Y12
IOB_X0Y11
IOB_X0Y10
IOB_X0Y9
IOB_X0Y8
IOB_X0Y7
IOB_X0Y6
IOB_X0Y5
IOB_X0Y4
IOB_X0Y3
IOB_X0Y2
IOB_X0Y1
IOB_X0Y0
NIB
BL
E_1
NIB
BL
E_0
BY
TE
_0
VRP
DBC
DBC
DBC
DBC
AD24
AG22
AF22
AE23
AE22
AH21
AG21
AE20
AD20
AG20
AF20
AE21
AD21
T3U
T3U
T3U
T3U
T3U
T3U
T3U
T3L
T3L
T3L
T3L
T3L
T3L
T2U
T2U
T2U
T2U
T2U
T2U
T2U
T2L
T2L
T2L
T2L
T2L
T2L
T1U
T1U
T1U
T1U
T1U
T1U
T1U
T1L
T1L
T1L
T1L
T1L
T1L
T0U
T0U
T0U
T0U
T0U
T0U
T0U
T0L
T0L
T0L
T0L
T0L
T0L
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
N0
BIT
SLIC
E n
o. w
ithin
a b
yte
gro
up (p
in n
am
e la
bel)
BIT
SL
ICE
no
. for
the u
pp
er n
ibb
le
BIT
SLIC
E n
o. fo
r
the lo
wer n
ibble
N6
N5
N4
N3
N2
N1
N0
N5
N4
N3
N2
N1
N0
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
N0
BIT
SLIC
E n
o. w
ithin
a b
yte
gro
up (p
in n
am
e la
bel)
BIT
SL
ICE
no
. for
the u
pp
er n
ibb
le
BIT
SLIC
E n
o. fo
r
the lo
wer n
ibble
N6
N5
N4
N3
N2
N1
N0
N5
N4
N3
N2
N1
N0
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
N0
BIT
SLIC
E n
o. w
ithin
a b
yte
gro
up (p
in n
am
e la
bel)
BIT
SL
ICE
no
. for
the u
pp
er n
ibb
le
BIT
SLIC
E n
o. fo
r
the lo
wer n
ibble
N6
N5
N4
N3
N2
N1
N0
N5
N4
N3
N2
N1
N0
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
N0
BIT
SLIC
E n
o. w
ithin
a b
yte
gro
up (p
in n
am
e la
bel)
BIT
SL
ICE
no
. for
the u
pp
er n
ibb
le
BIT
SLIC
E n
o. fo
r
the lo
wer n
ibble
N6
N5
N4
N3
N2
N1
N0
N5
N4
N3
N2
N1
N0
IOB location in I/O bankSystem Monitor connections
IOB differential pair in the I/O bankPackage pin location
Clock function
X16263-071817
UltraScale アーキテクチャ SelectIO リソース 144UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
コンポーネン ト プリ ミテ ィブ
シンプルなレジスタ付き入力および出力
ビッ ト スライス内の SDR 入力および出力のレジスタ格納は、フ リ ップフロ ップ プリ ミ ティブを、フ リ ップフロ ップ
インスタンスに適用される IOB = TRUE 制約と共に使用して実行されます。 IS_D_INVERTED は UltraScale および
UltraScale+ ではサポート されないため、 0 に設定する必要があ り ます。 IS_D_INVERTED を 1 に設定する と、 シ ミ ュ
レーシ ョ ン結果がハードウェアに一致しません。 直接インスタンシエート、 または合成で推論できます。 適用可能
なエレ メン トは次のとおりです。
• FDCE - ク ロ ッ ク イネーブルと非同期ク リ アを備えたフ リ ップフロ ップ
• FDPE - ク ロ ッ ク イネーブルと非同期プリセッ ト を備えたフ リ ップフロ ップ
• FDRE - ク ロ ッ ク イネーブルと同期リセッ ト を備えたフ リ ップフロ ップ
• FDSE - ク ロ ッ ク イネーブルと同期セッ ト を備えたフ リ ップフロ ップ
IDDRE1
UltraScale デバイスの場合、 ビッ ト スライス内に入力 DDR レジスタをインプリ メン トするための専用レジスタがあ
り ます。 この機能は、 IDDRE1 プリ ミ ティブをインスタンシエート して使用します。 IDDRE1 プリ ミ ティブがサポー
トする動作モードは次のとおりです。
• OPPOSITE_EDGE
• SAME_EDGE
• SAME_EDGE_PIPELINED
SAME_EDGE および SAME_EDGE_PIPELINED モードの場合、 立ち下がりエッジ データをビッ ト スライス内の立ち
上がりエッジ ド メ インへ移動できるため、 コンフ ィギャラブル ロジッ ク と ク ロ ッ ク リ ソースを節約して性能を向上
させるこ とができます。 これらのモードは、 DDR_CLK_EDGE 属性で指定します。 次のセクシ ョ ンでは、 各動作
モードについて説明します。
UltraScale アーキテクチャ SelectIO リソース 145UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
OPPOSITE_EDGE モード
従来型の入力 DDR ソ リ ューシ ョ ンである OPPOSITE_EDGE モードは、 ILOGIC ブロ ッ クのシングル入力を使用して
実行します。 データは、 ク ロ ッ クの立ち上がりエッジで出力 Q1、 そしてクロ ッ クの立ち下がりエッジで出力 Q2 を
介してデバイス ロジッ クに現れます。 この構造は 7 シ リーズ FPGA インプリ メンテーシ ョ ンと類似しています。
図 2-4 に、 OPPOSITE_EDGE モードを使用する入力 DDR のタイ ミ ング図を示します。
SAME_EDGE モード
SAME_EDGE モードの場合、 データは同じクロ ッ ク エッジでデバイス ロジッ クに現れます。 図 2-5 に、
SAME_EDGE モードを使用する入力 DDR のタイ ミ ング図を示します。 出力ペア Q1 と Q2 は、 (0) と (1) ではないこ
とが確認できます。 その代わりに、 Q1 (0) と Q2 (don’t care) ペアが 初に現れ、次のクロ ッ ク サイクルで (1) と (2) ペ
アが現れます。
X-Ref Target - Figure 2-4
図 2-4: OPPOSITE_EDGE モードの入力 DDR タイ ミング
X-Ref Target - Figure 2-5
図 2-5: SAME_EDGE モードの入力 DDR タイ ミング
C
CB
D D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
D0 D2 D4 D6 D8 D10 D12
D1 D3 D5 D7 D9 D11
Q1
Q2
X16005-022216
C
CB
D
Q1
Q2
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
D0 D2 D4 D6 D8 D10 D12
D1 D3 D5 D7 D9 D11
X16006-022216
UltraScale アーキテクチャ SelectIO リソース 146UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
SAME_EDGE_PIPELINED モード
SAME_EDGE_PIPELINED モードの場合、 データは同じクロ ッ ク エッジでデバイス ロジッ クに現れます。
SAME_EDGE モード と異なり、 データ ペアに 1 ク ロ ッ ク サイクル分のずれは生じません。 ただし、 SAME_EDGE
モードで生じるずれを調整するには、 追加クロ ッ ク レイテンシが必要です。 図 2-6 に、 SAME_EDGE_PIPELINED
モードを使用する入力 DDR のタイ ミ ング図を示します。 出力ペア Q1 と Q2 は、 同じタイ ミ ングでデバイス ロジッ
クに現れます。
図 2-7 に IDDRE1 プリ ミ ティブのブロ ッ ク図を示します。
IDDRE1 のポート
注記: デザインで使用される IDDRE1 コンポーネン トは、 Vivado デザイン ツールでは ISERDESE3 コンポーネン ト と
して変換およびインプ リ メン ト されます。
表 2-1 に IDDRE1 のポート を示します。
X-Ref Target - Figure 2-6
図 2-6: SAME_EDGE_PIPELINED モードの入力 DDR のタイ ミング図
X-Ref Target - Figure 2-7
図 2-7: IDDRE1 プリ ミテ ィブのブロック図
表 2-1: IDDRE1 のポート
ポート I/O 説明
Q1、 Q2 出力 IDDRE1 レジスタの出力
C 入力 クロ ッ ク入力ピン
CB 入力 IS_C_INVERTED = 0 かつ IS_CB_INVERTED = 0 の場合、反転クロ ッ ク入力ピン
D 入力 IOB からのレジスタ入力
R 入力 非同期リセッ ト、 C/CB に同期して リ リースされる
C
CB
D D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
Q1
Q2
X16007-022216
C
CB
D
R
Q1
Q2
IDDRE1
X16008-022216
UltraScale アーキテクチャ SelectIO リソース 147UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
IDDRE1 の属性
表 2-2 に IDDRE1 の属性を示します。
ODDRE1
UltraScale デバイスには、 前世代 FPGA デバイス と同様、 出力 DDR レジスタをインプリ メン トするためのレジスタ
がビッ ト スライス内にあ り ます。 この機能は、 ODDRE1 プリ ミ ティブをインスタンシエート して使用します。
ODDRE1 を使用中、 DDR マルチプレクサー処理は自動的に実行されます。 マルチプレクサーを手動で制御する必要
はあ り ません。 この制御はクロ ッ クで実行されます。
ODDRE1 プリ ミ ティブは、 SAME_EDGE モードのみサポート します。 このモードを使用する と、 ODDRE1 ク ロ ッ ク
の立ち上がりエッジで、 ODDRE1 プリ ミ ティブの両方のデータ入力を同時に取得できるよ うになるため、 CLB やク
ロ ッ ク リ ソースを節約して性能を向上させるこ とができます。 また、 このモードは ト ライステート制御でもサポー
ト されています。 図 2-8 に出力 DDR のタイ ミ ング図を示します。
表 2-2: IDDRE1 の属性
属性 値 デフォルト タイプ 説明
DDR_CLK_EDGE
OPPOSITE_EDGE
SAME_EDGE
SAME_EDGE_PIPELINED
OPPOSITE_EDGE 文字列クロ ッ ク エッジに関して
IDDRE1 動作モードを設定する。
IS_C_INVERTED 0 または 1 0 ビッ ト1 の場合、 C 入力のローカル ク
ロ ッ クを反転する。
IS_CB_INVERTED 0 または 1 0 ビッ ト
CB 入力のローカル ク ロ ッ ク反
転を設定する。
IS_CB_INVERTED = 1 の場合、C
と CB は同じグローバル ク ロ ッ
ク バッファーで駆動する必要が
あ り ます。IS_CB_INVERTED = 0
の場合、 CB はインバーターを介
して同じグローバル ク ロ ッ ク
バッファーで駆動する必要があ
り ます。
X-Ref Target - Figure 2-8
図 2-8: 出力 DDR のタイ ミング
C
D1
D2
Q
D1 D3 D5 D7 D9
D2 D4 D6 D8 D10
D1 D2 D3 D4 D5 D6 D7 D8
X16009-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-9 に ODDRE1 プリ ミ ティブのブロ ッ ク図を示します。
注記: デザインで使用される ODDRE1 コンポーネン トは、 Vivado デザイン ツールでは OSERDESE3 コンポーネン ト
と して変換およびインプ リ メン ト されます。
ODDRE1 のポート
表 2-3 に ODDRE1 のポート を示します。
X-Ref Target - Figure 2-9
図 2-9: ODDRE1 プリ ミテ ィブのブロック図
表 2-3: ODDRE1 のポート
ポート I/O 説明
Q 出力 ODDRE1 レジスタ出力
C 入力 クロ ッ ク入力ピン
D1、 D2 入力 ODDRE1 レジスタ入力
SR 入力
非同期セッ ト / リセッ ト 。 SR がアサート される と、 Q 出力は非同期で SRVAL に設
定されます。 SRVAL が 4 ク ロ ッ ク サイクル間保持された後に通常動作が再開し
ます。
C
D1
SR
Q
D2
ODDRE1
X16010-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
ODDRE1 の属性
表 2-4 に ODDRE1 の属性を示します。
シリアライズされる ト ライステート を用いた ODDR
UltraScale デバイスの ODDRE1 ソ リ ューシ ョ ンは、 シングル (図 2-10) ト ラ イステート ソースおよびシ リアライズさ
れる (図 2-11) ト ラ イステート ソースの両方をサポート します。
ヒン ト : 図 2-10 に示すデザイン セッ ト アップに必要なタイ ミ ング制約を実現するには、 使用する
ODDRE1/OSERDESE3 の近くに FPGA ロジッ クのフ リ ップフロ ップに LOC 制約が必要な場合があ り ます。
表 2-4: ODDRE1 の属性
属性 値 デフォルト タイプ 説明
SRVAL 0 または 1 0 ビッ ト リセッ ト後の Q 出力の値
IS_C_INVERTED 0 または 1 0 ビッ ト ローカル信号の反転
IS_D1_INVERTED 0 または 1 0 ビッ ト 非サポート
注記: IS_D1_INVERTED を 1 に設定した場合、 シ ミ ュ
レーシ ョ ン結果がハード ウェアに一致しません。
IS_D2_INVERTED 0 または 1 0 ビッ ト 非サポート
注記: IS_D2_INVERTED を 1 に設定した場合、 シ ミ ュ
レーシ ョ ン結果がハード ウェアに一致しません。
SIM_DEVICE ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、
ULTRASCALE_PLUS_ES2、ULTRASCALE
ULTRASCALE 文字列 ビヘイビアー シ ミ ュレーシ ョ ンで使用するデバ
イス ファ ミ リ。
X-Ref Target - Figure 2-10
図 2-10: 内部ロジックのト ライステート フリ ップフロップを用いた ODDR
D2 Q
C
SR
ODDRE1
D1
INIT = 0
FD
D Q
C
CE
I O
OBUFT
T
Tri
O
Clock
D[1:0]
X16011-022216
UltraScale アーキテクチャ SelectIO リソース 150UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
シングル ト ラ イステート ソ リ ューシ ョ ンでは、 ト ラ イステート を駆動するフ リ ップフロ ップが内部ロジッ クに配置
され、 ODDRE1 がビッ ト スライス サイ トに配置されます。 ト ラ イステート フ リ ップフロ ップも ODDRE1 と同じ
ビッ ト スライス サイ トに配置するには、 ト ラ イステート D1 および D2 入力を共に共通のト ライステートに接続する
よ う、 図 2-11 に示す配置を変更できます。
図 2-11 にシ リ アライズされる ODDRE1 回路を示します。 インプ リ メンテーシ ョ ン ツールがこの回路を、 目的の機
能をサポートする単一の OSERDESE3 インスタンスに変換できるよ うにするため、 両 ODDRE1 の SR ピンおよび C
ピンが共通のソースに接続している必要があ り ます。 前述の回路 (ODDRE1 プリ ミ ティブを使用) が推奨されますが、
「OSERDESE3」 では、 前述の回路を実現する別の方法を示しています。
ISERDESE3
ISERDESE3 エレ メン トは、前の FPGA ファ ミ リから移行するデザインまたはネイティブ モード プリ ミ ティブを必要
と しないデザインで入力のデシ リ アライズに利用可能です。 UltraScale デバイスの ISERDESE3 は、 高速ソース同期
アプリ ケーシ ョ ンの実現を促進するために設計されたクロ ッキング機能と ロジッ ク特性を備えたシ リ アル/パラレル
コンバーターです。 ISERDESE3 を使用するこ とによって、 デバイス ロジッ クにデシ リ アライザーを設計する場合に
直面する複雑なタイ ミ ング問題を回避できます。
ISERDESE3 と以前のプリ ミ ティブ間には一部違いがあ り ます。 次の機能が ISERDESE3 で利用できません。
• CLKDIV と同期してビッ ト ス リ ップ動作を実行する BITSLIP 入力。
• CLKDIV によって駆動される 2:1 シ リ アル/パラレル コンバーターと して機能できる、 選択可能な CE 入力。
• OSERDES シ リ アル出力と この入力間の直接接続となる OFB 入力。
• 直接接続を用いて 2 つの ISERDES をカスケード接続するこ とでデシ リ アライズ機能を 大 14 ビッ トに拡張で
きる SHIFTIN および SHIFTOUT ピン。
X-Ref Target - Figure 2-11
図 2-11: ODDR でシリアライズされる ト ライステート を用いた ODDR
D2 Q
C
SR
ODDRE1
D1
I O
OBUFT
T
O
Clock
D[1:0]
D2 Q
C
SR
ODDRE1
D1
T[1:0]
SR
X16012-022216
UltraScale アーキテクチャ SelectIO リソース 151UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
ISERDESE3 は SDR データ キャプチャの場合に入力信号を 2 または 4、 DDR データ キャプチャ モードの場合に 4 ま
たは 8 でデシ リ アライズできます。 SDR モードで使用する場合、 有効な出力は 1 つおきのデータ出力ピンを使用し
ます。 たとえば、 SDR ク ロ ッ クを使用して 1:4 デシ リ アライザーと して使用する場合は、 データ幅を 8 に設定し、
Q0、 Q2、 Q4、 および Q6 からデータを受信します。 表 2-5 に、 使用する SerDes 出力ピンの詳細および
DATA_WIDTH 属性に適用する値を示します。
ヒン ト : ワード内で 初に受信されるシ リ アル ビッ トは Q0 です。
その他のデシ リ アライズ比およびワード アライ メン ト方式は、 FPGA ロジッ クの追加ロジッ ク リ ソースを使用して
可能になり ます。 詳細は、 『ロジッ クでの Bitslip 機能』 (XAPP1208) [参照 10] を参照してください。 また、
ISERDESE3 にはオプシ ョ ンでクロ ッ ク ド メ インの移動に使用できる深さが浅い 8 入力 FIFO もあ り ます。 この FIFO
を使用しない場合は、 FIFO の制御信号を GND へ接続してください。 FIFO を使用する場合、 FIFO_write ポインター
と FIFO_read ポインターが 8 ク ロ ッ ク サイクルごとに重なるのを避けるため、 FIFO_RD_EN は反転した
FIFO_EMPTY 信号で駆動する必要があ り ます。 図 2-12 と図 2-13 に示すよ うに、 FIFO のレイテンシは
FIFO_RD_CLK によって異なり ます。 FIFO_RD_CLK に対して書き込みポインターが早く更新された方が FIFO のレ
イテンシは短くな り ます。
ク ロ ッ ク配線は可変であるため、 ZHOLD が有効な MMCM で補正されます。 MMCM からのクロ ッ ク出力がすべて
適切に補正されているよ うにするには、 CLOCK_DELAY_GROUP を使用する必要があ り ます (図 2-27 参照)。 「コン
ポーネン ト モードのリセッ ト シーケンス」 を参照し、 リセッ ト後に ISERDES が適切に揃えられるよ うにして くだ
さい。
ク ロ ッ ク兼用入力がクロ ッ ク バッファー (BUFG、 BUFGCE、 BUFGCE_DIV) に直接接続されているなど、 ク ロ ッ ク
が補正されない場合は、 追加のビッ ト ス リ ップ ロジッ クが必要です。 詳細は、 『ロジッ クでの Bitslip 機能』
(XAPP1208) [参照 10] を参照してください。
表 2-5: SDR/DDR モードにおける ISERDESE3 出力の接続
SDR または DDR 比率 ISERDESE3 へ適用する DATA_WIDTH 属性 使用する SerDes 出力のデータ ビッ ト
DDR 1:8 8 Q7、 Q6、 Q5、 Q4、 Q3、 Q2、 Q1、 Q0
DDR 1:4 4 Q3、 Q2、 Q1、 Q0
SDR 1:8 N/A N/A
SDR 1:4 8 Q6、 Q4、 Q2、 Q0
SDR 1:2 4 Q2、 Q0
UltraScale アーキテクチャ SelectIO リソース 152UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-12
図 2-12: ISERDES FIFO のレイテンシ (DATA_WIDTH = 8)
X19091-121718
X-Ref Target - Figure 2-13
図 2-13: ISERDES FIFO のレイテンシ (DATA_WIDTH = 4)
X19090-121718
UltraScale アーキテクチャ SelectIO リソース 153UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
ISERDESE3 のポート
表 2-6 に ISERDESE3 のポート を示します。
ISERDESE3 の属性
表 2-7 に ISERDESE3 の属性を示します。
表 2-6: ISERDESE3 のポート
ポート I/O タイプ 説明
CLK 入力 クロ ッ ク高速クロ ッ ク入力。 シ リ アル入力データ ス ト リームのクロ ッ ク
信号。
CLK_B 入力 クロ ッ クIS_CLK_INVERTED = 0 かつ IS_CLK_B_INVERTED = 0 の場合、
CLK の反転信号。
CLKDIV 入力 クロ ッ ク 低速の分周クロ ッ ク入力。
D 入力 データ CLK/CLK_B に同期したシ リ アル入力データ。
Q[7:0] 出力 データレジスタ付き出力。 FIFO_ENABLE を TRUE にした場合、
FIFO_RD_CLK に同期。
RST 入力 リセッ ト 非同期リセッ ト信号。 同期してディアサートする。
FIFO_RD_CLK 入力 クロ ッ ク FIFO 読み出しクロ ッ ク。
FIFO_RD_EN 入力 イネーブル アサート される と FIFO の読み出しが可能になる。
FIFO_EMPTY 出力 アサート される と、 FIFO が空になるこ とを示す。
INTERNAL_DIVCLK 出力 クロ ッ ク 予約
表 2-7: ISERDESE3 の属性
属性 値 デフォルト タイプ 説明
DATA_WIDTH 4 または 8 8 10 進数シ リアル/パラレル コンバーターの幅を指
定する。
FIFO_ENABLE TRUE、 FALSE FALSE (オフ) 文字列TRUE の場合は FIFO を使用し、 FALSE の
場合は FIFO をバイパスする。
FIFO_SYNC_MODE TRUE、 FALSE FALSE (オフ) 文字列
ISERDES 内部 FIFO 書き込みクロ ッ ク と
FPGA がアクセスする FIFO 読み出しク
ロ ッ クが別々のまたは同じクロ ッ ク ド メ
インから供給される場合、 FALSE に設定
する。 この設定は、 すべてのクロ ッキン
グ オプシ ョ ンをサポートするため推奨さ
れている。
TRUE (オン): 将来使用するために予約。
IS_CLK_INVERTED 1 または 0 0 ビッ トCLK 入力のローカル ク ロ ッ ク反転を設定
する。
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第 2 章: SelectIO インターフェイス ロジック リソース
OSERDESE3
OSERDESE3 プリ ミ ティブは、 以前の FPGA ファ ミ リから移行するデザインまたはネイティブ モード プリ ミ ティブ
を必要と しないデザインで出力のシ リ アライズに利用可能です。 UltraScale デバイスの OSERDESE3 は、 ソース同期
などのアプリ ケーシ ョ ンのインプ リ メンテーシ ョ ンを容易にするク ロ ッキング機能を備えた 4 ビッ ト または 8 ビッ
ト パラレル-シ リ アル コンバーターです。 その他のシ リアル-パラレル変換係数が必要な場合は、 ODDRE1 プリ ミ
ティブを使用するか、 内部ロジッ ク内にギアボッ クスを実装します。
OSERDESE3 と以前のプリ ミ ティブ間には一部違いがあ り ます。 次の機能が OSERDESE3 で利用できません。
• OSERDES のシ リ アル出力に対応する OCE 入力イネーブル ピン。
• ローカルの専用接続を使用して OSERDES のシ リ アライズ機能を拡張できる SHIFTIN および SHIFTOUT ピン。
• 入力および/または出力バッファー (IOB) とピンを使用せずに、 OSERDES 出力と ISERDES 入力を結ぶ直線の直
接接続を提供する OFB 出力。
• パラレル ト ラ イステートおよびシ リ アル TBYTE 機能。
図 2-14 に示すよ うに、 OSERDES のレイテンシは DATA_WIDTH の設定によって異なり ます。
IS_CLK_B_INVERTED 1 または 0 0 ビッ ト
CLK_B 入力のローカル ク ロ ッ ク反転を設
定する。 IS_CLK_B_INVERTED = 1 の場
合、 CLK と CLK_B は同じグローバル ク
ロ ッ ク バッファーで駆動する必要があ り
ます。 IS_CLK_B_INVERTED = 0 の場合、
CLK_B はインバーターを介して CLK と
同じグローバル ク ロ ッ ク バッファーで駆
動する必要があ り ます。
IS_RST_INVERTED 1 または 0 0 ビッ ト 1 の場合、RST 入力をローカルで反転する。
SIM_DEVICE
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列ビヘイビアー シ ミ ュレーシ ョ ンで使用す
るデバイス ファ ミ リ
表 2-7: ISERDESE3 の属性 (続き)
属性 値 デフォルト タイプ 説明
X-Ref Target - Figure 2-14
図 2-14: OSERDES のレイテンシ
X19089-121718
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第 2 章: SelectIO インターフェイス ロジック リソース
OSERDESE3 は SDR モードの場合に出力信号を 2 または 4、 DDR モードの場合に 4 または 8 でシ リ アライズできま
す。 SDR モードで使用する場合、 DATA_WIDTH 属性は任意の幅の 2 倍に設定し、 送信されるデータは一度に 2 つの
ピンへ適用される必要があ り ます。 図 2-15 を参照して ください。
表 2-8 に、 可能な比率とそれらに使用する属性設定および接続を示します。
ヒン ト : すべての場合において SerDes 入力 D0 に適用されるデータは、 送信される 初のビッ ト とな り ます。
X-Ref Target - Figure 2-15
図 2-15: x4 SDR モードで使用される OSERDES (DATA_WIDTH = 8)
D[7:0]
CLK
CLKDIV
RST
T
T_OUT
OQ
OSERDESE3
D(7)
D(6)
D(5)
D(4)
D(3)
D(2)
D(1)
D(0)
D(3)
D(2)
D(1)
D(0)
CLK
CLKDIV
X16014-011818
表 2-8: SDR/DDR モードにおける OSERDESE3 出力の接続
SDR または DDR 比率 OSERDESE3 へ適用する DATA_WIDTH 属性 SerDes へ接続するデータ ビッ ト
DDR 8:1 8 D7、 D6、 D5、 D4、 D3、 D2、 D1、 D0
DDR 4:1 4 0、 0、 0、 0、 D3、 D2、 D1、 D0
SDR 8:1 N/A N/A
SDR 4:1 8 D3、 D3、 D2、 D2、 D1、 D1、 D0、 D0
SDR 2:1 4 0、 0、 0、 0、 D1、 D1、 D0、 D0
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OSERDESE3 のポート
表 2-9 に OSERDESE3 のポート を示します。
OSERDESE3 の属性
表 2-10 に OSERDESE3 の属性を示します。
表 2-9: OSERDESE3 のポート
ポート I/O 説明
CLK 入力 高速クロ ッ ク入力
CLKDIV 入力 低速の分周クロ ッ ク入力
D[7:0] 入力 CLKDIV に同期してシ リ アライズされるパラレル データ入力
OQ 出力 データパス出力
RST 入力 非同期リセッ ト信号。 同期してディアサートする。
T_OUT 出力 IOB へのト ラ イステート制御出力
T 入力
内部ロジッ クからの ト ライステート入力。 T および T_OUT 間のト ラ イステートの組
み合わせパス。 ロジッ ク High は、 データが ト ライステートであるこ とを示し、 ロ
ジッ ク Low は、 データが ト ライステートでないこ とを示します。
表 2-10: OSERDESE3 の属性
属性 値 デフォルト タイプ 説明
DATA_WIDTH 4 または 8 8 10 進数パラレル/シ リ アル コンバーターの幅を
指定します。
INIT 1 または 0 0 バイナリOSERDESE3 フ リ ップフロ ップを指定値
に初期化します。
ODDR_MODE TRUE、 FALSE FALSE (オフ) 文字列
図 2-11 に示すよ うに、 OSERDESE3 を
強制的に、 ト ラ イステート ODDRE1 フ
リ ップフロ ップを用いる ODDRE1 モー
ドにします。 ODDRE1 モードでは、
データは D[4,0] に接続され、 ク ロ ッ ク
は CLKDIV に接続する必要があ り ます。
ODDRE1 プリ ミ ティブを推奨します。
OSERDES_D_BYPASS TRUE、 FALSE FALSE (オフ) 文字列
TRUE の場合、D[0] が OQ に渡されます。
FALSE の場合、 シ リアライズされた
D[0] および D[4] が OQ に出力されます。
OSERDES_T_BYPASS TRUE、 FALSE FALSE (オフ) 文字列
TRUE の場合、 D[1] が T_OUT に渡され
ます。
FALSE の場合、シ リ アライズされた D[1]
および D[5] が T_OUT に出力されます。
IS_CLK_INVERTED 1 または 0 0 ビッ ト1 の場合、 CLK 入力をローカルで反転
する。
IS_CLKDIV_INVERTED 1 または 0 0 ビッ ト1 の場合、 CLKDIV 入力をローカルで反
転する。
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第 2 章: SelectIO インターフェイス ロジック リソース
IDELAYE3
ク ロ ッ ク以外のすべての入力信号は IDELAYE3 プリ ミ ティブを使用して遅延でき、 デバイス ロジッ クへ直接転送す
るか、 入力/出力インターコネク ト (IOI) 内でシングル データ レート (SDR) ク ロ ッ クまたはダブル データ レート
(DDR) ク ロ ッ クを使用してシンプルなフ リ ップフロ ップ、 IDDR、 または ISERDESE3 にレジスタ格納できます。
IDELAY はグローバル ク ロ ッ ク バッファーに直接配線できないため、 IDELAYE3 を使用してクロ ッ クを遅延させな
いでください。 ク ロ ッ クを遅延させなければならないと きは、 MMCM または PLL でクロ ッ クを生成し、 精細度位相
シフ ト機能を使用して遅延させます。
IDELAYE3 プリ ミ ティブには 512 タ ップの遅延ラインがあ り ます。 UltraScale データシート [参照 2] のタップ精度を
参照してください。 個々のタ ップはキャ リブレーシ ョ ンされません。 ただし、 IDELAYCTRL コンポーネン トには遅
延ラインをキャ リブレーシ ョ ンするためのロジッ クがあ り ます。 IDELAYE3 は COUNT と TIME の 2 つのモードで使
用できます。
• COUNT モード :
° 遅延ラインは電圧および温度補正なしのキャ リブレーシ ョ ンされていない状態で使用されるため、
IDELAYCTRL コンポーネン ト を使用する必要はあ り ません。
° 遅延ラインは、 タ ップのカウン トにのみ使用し、 遅延/タ ップのカウン トには使用しません。
- DELAY_VALUE はタップ (0 ~ 511) で表されます。
° 例: シ リ アル データ ス ト リームの遷移を探すスキャン動作は、 タ ップで表し、 ピコ秒 (ps) 単位の時間に変
換しません。
• TIME モード :
° IDELAYCTRL コンポーネン ト を使用する必要があ り ます。
° 遅延ラインは要求された時間値でキャ リブレーシ ョ ンされ、 電圧/温度の補正によ り この値は保持されます。
° 遅延が正し くアラインされるには、 ニブル内のすべての遅延に関して REFCLK_FREQUENCY が
IDELAYCTRL のクロ ッ ク周波数に一致している必要があ り ます。 ネイティブ モード との混在の場合、
BITSLICE_CONTROL の REFCLK 周波数は REFCLK_FREQUENCY と一致している必要があ り ます。
DELAY_VALUE は ps で表されます。
IS_RST_INVERTED 1 または 0 0 ビッ ト1 の場合、 RST 入力をローカルで反転
する。
SIM_DEVICE
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列ビヘイビアー シ ミ ュレーシ ョ ンで使用
するデバイス ファ ミ リ。
表 2-10: OSERDESE3 の属性 (続き)
属性 値 デフォルト タイプ 説明
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図 2-16 に IDELAYE3 プリ ミ ティブを示します。
IDELAYE3 のポート
表 2-11 に IDELAYE3 のポート を示します。
X-Ref Target - Figure 2-16
図 2-16: IDELAYE3 プリ ミテ ィブ
IDELAYE3
CASC_IN
INC
EN_VTC
IDATAIN
CASC_RETURN DATAOUT
DATAIN
CASC_OUT
CNTVALUEOUT[8:0]
CLK
CNTVALUEIN[8:0]
CE
LOAD
RST
X16016-022216
表 2-11: IDELAYE3 のポート
ポート I/O 説明
CASC_RETURN 入力
スレーブ ODELAYE3 の DATAOUT 出力から返ってく るカスケード遅延値です。
CASC_RETURN ピンは、 スレーブ ODELAYE3 から返ってく るカスケード遅延値の入力
です。 IDELAYE3 の CASC_RETURN は、 スレーブ ODELAYE3 の DATAOUT ポートに接
続します。
CASC_IN 入力
スレーブ ODELAYE3 の CASC_OUT 出力からのカスケード遅延値です。 カスケード
チェーンで IDELAYE3 をマスター ODELAYE3 の CASC_OUT からのスレーブ入力カス
ケード遅延と して使用する場合、 CASC_IN ピンを使用します。
CASC_OUT 出力
カスケード内の ODELAYE3 へのカスケード遅延値です。 IDELAYE3 から ODELAYE3 に
カスケード接続する場合、 CASC_OUT ピンを使用します。 カスケード接続では、
IDELAYE3 の CASC_OUT ポート を ODELAYE3 の CASC_IN に接続します。
CE 入力
遅延レジスタ ク ロ ッ クのクロ ッ ク イネーブル信号です。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイクル (CLK) かかり ます。 この間、 出力データにグ
リ ッチが発生しないよ う、 入力データは変化しないよ うにする必要があ り ます。
CLK 入力
LOAD、 CE、 および INC のサンプリ ングに使用されるク ロ ッ ク信号です。
IDELAYE3 プリ ミ ティブのすべての制御入力 (LOAD、 CE、 INC) は、 クロ ッ ク入力
(CLK) に同期します。 IDELAYE3 を VARIABLE または VAR_LOAD に設定した場合、 ク
ロ ッ クは必ずこのポートに接続して ください。 CLK はローカル反転可能で、 グローバル
またはリージ ョナル ク ロ ッ ク バッファーから供給する必要があ り ます。 IDELAYE3 の
CLK は、 ISERDESE3 の CLKDIV と同じ クロ ッ クである必要があ り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
INC 入力
インク リ メン ト /デク リ メン ト機能は、 イネーブル信号 (CE) で制御されます。 このイン
ターフェイスは、 IDELAYE3 が VARIABLE モードまたは VAR_LOAD モードの場合にの
み使用できます。 CE が High を維持している間、 IDELAYE3 は 1 CLK サイクルごとに
1 タ ップ分のインク リ メン ト またはデク リ メン ト を実行します。 INC のステートによ り、
IDELAYE3 のインク リ メン ト またはデク リ メン トが決定されます。 INC = 1 のと きインク
リ メン ト 、 INC = 0 のと きデク リ メン ト します。 いずれの場合も CLK に同期します。
CE が Low の場合、 INC のステートに関係なく IDELAYE3 全体の遅延は変化しません。
CE が High になる と、 ク ロ ッ クの次の立ち上がりエッジからインク リ メン ト /デク リ メン
トが開始します。 CE が Low になる と、 ク ロ ッ クの次の立ち上がりエッジでインク リ メ
ン ト /デク リ メン トが終了します。
IDELAYE3 プリ ミ ティブのプログラム可能な遅延タップは、 タ ップの 初または 後に
戻り ます。 つま り、 遅延タ ップの 後 (タ ップ 512) に到達する と、 次のインク リ メン ト
機能はタ ップ 0 に戻り ます。 デク リ メン ト機能についても同様で、 タ ップ 0 に到達する
と タ ップ 512 に戻り ます。
LOAD 入力
High の場合、 DELAY_VALUE 属性または CNTVALUEIN バスからカウンター値を読み込
みます。
VAR_LOAD モードおよび UPDATE_MODE = ASYNC の場合、IDELAYE3 のロード ポート
LOAD は、 CNTVALUEIN で設定した値を遅延ライン タ ップ選択ロジッ クに接続された
レジスタに読み込みます。 CNTVALUEIN[8:0] に現れる値が新しいタ ップ値とな り ます。
LOAD は入力 CLK 信号に同期したアクティブ High の信号です。 新しい値を
CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なく と も 1 ク ロ ッ ク サ
イクル待機して ください。 LOAD 動作の間、 CE を Low に保つ必要があ り ます。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイクル (CLK) かかり ます。 この間、 出力データにグ
リ ッチが発生しないよ う、 入力データは変化しないよ うにする必要があ り ます。
CNTVALUEIN[8:0] 入力
CNTVALUEIN ピンは、 読み込み可能なタ ップ値を動的に切り替える場合に使用します。
CNTVALUEIN は必要なタ ップ数です。新しい値は、 LOAD 信号が適用される 1 ク ロ ッ ク
サイクル前に適用するのが 適です。 遅延ラインは、 一度に 1 タ ップ~ 8 タ ップに変更
できます。
CNTVALUEOUT[8:0] 出力
CNTVALUEOUT ピンは、 現在のタ ップ値をレポートするために使用され、 現在の遅延に
含まれるタ ップ総数を読み出します。 CNTVALUEOUT は、 EN_VTC ピンが Low の場合
にのみサンプリ ングする必要があ り ます。
DATAIN 入力
DATAIN 入力は遅延ラインにアクセス可能なインターコネク ト ロジッ クで直接駆動され
ます。 このデータは、 DATAOUT ポート を介して DELAY_VALUE で設定された遅延でイ
ンターコネク ト ロジッ クへ戻り ます。 DATAIN はローカル反転可能です。 このデータは
IOB へ送信できません。
IDATAIN 入力 IDATAIN 入力は関連する IOB によって駆動されます。
DATAOUT 出力2 つのデータ入力ポートからの遅延データです。 DATAOUT は、 ILOGIC (IFD/IDDR)、
ISERDESE3、 および FPGA ロジッ クを駆動します。
表 2-11: IDELAYE3 のポート (続き)
ポート I/O 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
IDELAYE3 の属性
表 2-12 に IDELAYE3 の属性を示します。
RST 入力
RST ピン ( リセッ ト ) は非同期入力であ り、ディアサートは CLK に同期する必要があ り ま
す。 IDELAYE3 がリセッ ト される と、 遅延は、 DELAY_VALUE 属性で指定した値に設定
されます。 IDELAYCTRL と組み合わせて使用する場合、 RST はコンポーネン ト モード
のリセッ ト シーケンスに従う必要があ り ます。 IDELAYCTRL の RDY が High になる と、
IDELAY は通常動作での使用が可能です。
EN_VTC 入力
EN_VTC: 電圧温度補正を有効にします。
• High: IDELAYCTRL を有効にして、 VT に対して遅延定数を保持する。
• Low: VT 補正機能が無効になる。
遅延ラインをアップデートするには、 EN_VTC を Low に保持する必要があ り ます。
EN_VTC は非同期入力ですが、 IDELAYCTRL と組み合わせて使用する場合はコンポーネ
ン ト モードのリセッ ト シーケンスに従う必要があ り ます。
表 2-11: IDELAYE3 のポート (続き)
ポート I/O 説明
表 2-12: IDELAYE3 の属性
属性 設定可能な値 デフォルト タイプ 説明
DELAY_SRC DATAIN IDATAIN IDATAIN 文字列詳細は、 「DELAY_SRC 属性」 を参照し
てください。
CASCADE
NONE
MASTER
SLAVE_MIDDLE
SLAVE_END
NONE 文字列詳細は、 「CASCADE 属性」 を参照して
ください。
DELAY_TYPEFIXED VAR_LOAD
VARIABLEFIXED 文字列
DELAY_TYPE 属性は、 使用する遅延
のタイプを設定する場合に使用しま
す。 FIXED、 VARIABLE または
VAR_LOAD に設定できます。 詳細は、
「DELAY_TYPE 属性」 を参照して くだ
さい。
DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
TIME モード : ps で示した目標値。
UltraScale デバイスは 大 1.25ns の遅延
をサポート します。
UltraScale+ デバイスは 大 1.1ns の遅
延をサポート します。
COUNT モード : タ ップで示した目標値。
詳細は、 「DELAY_VALUE 属性」 を参
照してください。
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第 2 章: SelectIO インターフェイス ロジック リソース
REFCLK_FREQUENCY 200.0 ~ 800.0 300.0float 型の
有効数字 1 桁
REFCLK_FREQUENCY 属性は、
IDELAYCTRL の基準クロ ッ クの周波数
を MHz 単位で指定します。 この属性
は、 DELAY_FORMAT が COUNT に設
定されている (属性はデフォルト値の
ままにできる ) 場合を除き、
IDELAYCTRL コンポーネン トに適用さ
れるク ロ ッ ク周波数にする必要があ り
ます。
DELAY_FORMATTIME(1)
COUNTTIME 文字列
TIME に設定されている場合の遅延は、
DELAY_VALUE (ピコ秒) に Align_Delay
が加えられた値です。 IDELAYCTRL コ
ンポーネン トで適用される
REFCLK_FREQUENCY を使用して
キャ リブレーシ ョ ンされます。
COUNT に設定した場合、 初期タ ップ
設定は、 DELAY_VALUE で指定した
タップ数になり ます。
タ ップは PVT の影響を受けて変動する
ため、 遅延値は一定になり ません。
詳細は、 「DELAY_FORMAT 属性」 を
参照してください。
UPDATE_MODE
ASYNC
SYNC
MANUAL
ASYNC 文字列詳細は、 「UPDATE_MODE 属性」 を参
照してください。
SIM_DEVICE
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRA
SCALE文字列
デバイス バージ ョ ンを設定します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-12: IDELAYE3 の属性 (続き)
属性 設定可能な値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_SRC 属性
DELAY_SRC (図 2-17) は、 遅延される入力の送信元に基づいて設定します。 入力が IOB から く る場合、 この属性を
IDATAIN に設定する必要があ り ます。 入力がインターコネク ト ロジッ クから く る場合は、 DATAIN に設定する必要
があ り ます。 IDELAYE3 をイネーブルする と、 信号がマルチプレクサーを通過する必要があるため、 挿入遅延が追
加されます。 このマルチプレクサーに関連付けられた遅延は、 挿入遅延です。 DELAY_VALUE = 0 を設定して
IDELAYE3 を使用した場合でも、 遅延エレ メン ト を介して伝搬するために、 データには挿入遅延が発生します。
この遅延は、 Vivado Design Suite のタイ ミ ング解析で考慮されます。
CASCADE 属性
遅延ラインがカスケード接続されない場合、 CASCADE 属性を NONE に設定します。 1.25ns (UltraScale+ デバイスの
場合は 1.10ns) よ り も大きい遅延が必要な場合は、 カスケード接続を使用します。 図 2-18 に、 遅延エレ メン ト間の接
続を示します。 IDELAYE3 (または ODELAYE3) をカスケード接続に使用した場合、 デザインでは遅延 (および IOB)
を使用できなくな り ます。 遅延エレ メン トは、 下位方向にバイ ト境界までカスケード接続できます。 そのため、 遅
延の 大の長さは、 バイ ト内で I/O が配置されている場所によって決ま り ます。
IDELAYE3 および ODELAYE3 のカスケード接続に使用される配線は、 専用の高速配線です。 IDELAYE3 または
ODELAYE3 のカスケード接続の、 固定された固有の挿入遅延の合計は、 初期挿入遅延とカスケード接続された挿入
遅延の和になり ます。 この遅延は、 IDELAYE3 と ODELAYE3 がカスケード接続される回数を乗算して増加します。
ただし、 この遅延は必ず固定値になり ます。
X-Ref Target - Figure 2-17
図 2-17: IDELAYE3 DELAY_SRC の図
CASC_IN
DATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
IDELAYE3
IDATAIN
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT
[8:0] [8:0]
X16017-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT = TIME を設定して 1.25ns (UltraScale デバイスの場合) または 1.10ns (UltraScale+ デバイスの場合) を
超える遅延を実現するためにカスケード接続する場合、 同じサイ ト内の遅延の値は同じになる必要があ り ます。
たとえば、 1.5ns の遅延は、 IDELAYE3 の 0.75ns と ODELAYE3 の 0.75ns に分割します。 VAR_LOAD モードで
IDELAYE3 および ODELAYE3 を使用してカスケード接続する場合、 両方のコンポーネン トの値を別々に入力しま
す。 VAR_LOAD の詳細は、 166 ページの 「DELAY_TYPE 属性」 を参照してください。
X-Ref Target - Figure 2-18
図 2-18: 3 つのスレーブ遅延とカスケード接続した IDELAYE3
CASC_IN
DATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
IDELAYE3
IDATAIN
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT
[8:0] [8:0]
CASC_IN
DATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
IDELAYE3
IDATAIN
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT
[8:0] [8:0]
CASC_IN
ODATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
ODELAYE3
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT
[8:0] [8:0]
X16018-050516
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT 属性
IDELAYE3 プリ ミ ティブのタ ップ サイズは、 UltraScale デバイス データシート [参照 2] の TIDELAY_RESOLUTION で指
定されています。
DELAY_FORMAT を TIME に設定した場合、 電圧および温度に対して遅延ラインが IDELAYCTRL コンポーネン トに
よって調整、 制御、 および維持されます。
• IDELAYCTRL コンポーネン ト を使用する必要があ り ます。
• REFCLK_FREQUENCY 属性で、 IDELAYCTRL コンポーネン トに適用されるクロ ッ ク周波数を示す必要があ り
ます。
• 遅延ラインが VARIABLE または VAR_LOAD モードで使用される場合、 EN_VTC ピンを能動的に操作する必要
があ り ます。 FIXED モードの使用時は、 EN_VTC ピンを High に接続します。
注意: ビルト イン セルフ キャ リブレーシ ョ ン (BISC) プロセスでは、 入力遅延ライン (IDELAY) を使用して、 シ リ ア
ル-パラレル変換プロセスでの 初のフ リ ップフロ ップ入力でクロ ッ ク とデータ間のスキューを削除します。
このプロセスは Align_Delay と呼ばれ、 入力遅延ラインの複数のタ ップを消費します。 Align_Delay は、
DELAY_VALUE が 0ps に設定されている場合 45 ~ 65 の範囲のタップ値で報告され、 レジスタ インターフェイス ユ
ニッ ト (RIU) インターフェイスを BITSLICE_CONTROL と共に使用している と きに CNTVALUEOUT または
RIU_RD_DATA を介して読み出されます。
入力遅延ラインにすべて 0 または報告された Align_Delay よ り も少ないタ ップ総数書き込むと、 BISC によって挿入
される Align_Delay に影響をおよぼし、 データのキャプチャ時に問題が発生するこ とがあ り ます。
DELAY_FORMAT を COUNT に設定した場合、 遅延ラインは電圧と温度に対して調整されず、 維持されません。
• したがって、 IDELAYCTRL コンポーネン トは使用しないでください。
• REFCLK_FREQUENCY 属性はデフォルト値 (300MHz) のままで使用します。
• EN_VTC 入力ピンを Low に接続します。
° このピンによ り、 IDELAYE3 内にある調整および VT 維持ロジッ クが確実に無効化されます。
• 遅延ラインは、 タ ップ総数を表す目的で使用する必要があ り ます。
° タ ップ遅延の長さは関係なく、 重要なのはタップ総数です。
° 512 タ ップが利用可能です。
• CNTVALUEIN/OUT[8:0] の値は、 遅延ラインが設定されるまたは調整されるタ ップ総数を表します。
DELAY_VALUE 属性
DELAY_FORMAT 属性を TIME モードに設定する と、 DELAY_VALUE 属性は ps 単位の総数を表します。 IDELAYE3
には、 DELAY_VALUE 属性に追加されるクロ ッ ク /データ アライ メン ト遅延があ り ます。 IDELAYE3 全体の遅延の合
計は、 アライ メン ト遅延と DELAY_VALUE の和になり ます。
TIME モードでの DELAY_VALUE は時間値を ps で表すにもかかわらず、 CNTVALUEIN[8:0] および/または
CNTVALUEOUT[8:0] が遅延ラインに対して読み出すまたは書き込む値はタップ総数で表されます。 遅延ラインの時
間を変更するには一部計算が伴い、 詳細は DELAY_MODE/VAR_LOAD の段落で説明しています。
DELAY_FORMAT 属性を COUNT モードに設定する と、 DELAY_VALUE 属性はタップ総数を表します。 COUNT モー
ドではキャ リブレーシ ョ ンや補正が実行されないため、 ク ロ ッ ク /データに対する Align_Delay は存在しません。
したがって、 IDELAYE3 を通過する合計はタップ数とな り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
ヒン ト : COUNT モードで遅延ラインを使用する場合、 EN_VTC ピンをディアサート (Low) する必要があ り ます。
TIME モードで遅延ラインを使用する場合、IDELAYCTRL の RDY が Low である間、EN_VTC ピンをアサート (High)
する必要があ り ます。 RDY が High になった後に、 必要に応じて EN_VTC ピンをディアサートできます。
UPDATE_MODE 属性
UPDATE_MODE 属性を ASYNC に設定した場合、 IDELAY3 ク ロ ッ クでの遅延値が受信データ とは無関係にインク リ
メン ト またはデク リ メン ト されます。
UPDATE_MODE 属性を SYNC に設定した場合は、DATAIN のエッジに同期して遅延が変更されるよ うに CLK ク ロ ッ
クおよび DATAIN (または IDATAIN) の遷移に必要な遅延値がインク リ メン ト またはデク リ メン ト されます。 この
モードは、 常に周期的にスイ ッチするク ロ ッ クまたはデータ信号に適しています。
MANUAL に設定した場合、 新しい値が有効になるには、 LOAD を 2 回アサートする必要があ り ます。 新しい値を有
効にするには、 初の LOAD のアサートによって CNTVALUEIN で指定された値を遅延ライン選択レジスタに読み
込み、 CE のアサート と共に再び LOAD をアサートする必要があ り ます。 これは、 データが IDLE になる とすべての
遅延ラインを更新できるため、 遅延ラインを使用してデータ チャネルの総数を更新する必要があるデザインにメ
リ ッ ト をもたらします。
注記: 遅延ラインは、 ほかの信号やイベン ト を考慮するこ とな く遅延ラインの CLK ク ロ ッ クでのみ更新されるため、
ASYNC モードでの使用が推奨されます。
DELAY_TYPE 属性
FIXED モード
DELAY_TYPE 属性を FIXED に設定する と、 IDELAYE3 プリ ミ ティブを通過する遅延が選択され、 遅延値が
DELAY_VALUE および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定する と、 遅
延ラインに読み込まれる値は ps 単位になり ます。 DELAY_FORMAT を COUNT に設定する と、 遅延ラインに読み込
まれる遅延値はタップ数単位になり ます。
• DELAY_FORMAT を TIME に設定した場合、 電圧および温度に対してタ ップ数が自動で変更され、 遅延が要求
される時間 (ps) になるよ うに、 EN_VTC を High にする必要があ り ます。
• DELAY_FORMAT を COUNT に設定した場合、 EN_VTC を Low にする必要があ り ます。 COUNT モードでは、
遅延は電圧および温度に対して補正されません。
VARIABLE モード
DELAY_TYPE 属性を VARIABLE に設定する と、 可変タ ップ遅延ラインが選択されます (表 2-13)。 VARIABLE モー
ドの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインク リ メン ト /デク リ メン ト します (INC/DEC
は 1 タ ップずつインク リ メン ト /デク リ メン トする )。 タ ップ遅延は、 CE = 1 および INC = 1 と設定してインク リ メン
ト を実行、 または CE = 1 および INC = 0 と設定してデク リ メン ト を実行します。 インク リ メン ト /デク リ メン ト動作
は、 UPDATE_MODE 属性によって変わり ます (図 2-19 参照)。 すべての自動調整機能を停止させるために、 EN_VTC
ピンは遅延変更コマンドが実行されている間 Low を保持する必要があ り ます。
TIME モードで遅延ラインをインク リ メン ト /デク リ メン トするには、 次の手順に従います (図 2-19 参照)。
1. EN_VTC ピンをディアサート (Low) します。
2. 10 ク ロ ッ ク サイクル以上待機します。
3. CE および INC ポート を使用して遅延ラインをインク リ メン ト /デク リ メン ト します。
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4. 5 ク ロ ッ ク サイクル以上待機します。
5. (変更を繰り返す場合) 遅延ラインのインク リ メン ト /デク リ メン ト を実行します。 手順 3 に戻るか、 手順 6 に進
みます。
6. 10 ク ロ ッ ク サイクル以上待機します。
7. EN_VTC ピンをアサート します。
COUNT モードでは、 EN_VTC は常に Low になり ます。前述の TIME モードの手順 (手順 2 ~手順 4) を使用してくだ
さい。
表 2-13: 制御ピン (DELAY_TYPE = VARIABLE の場合)(1)
EN_VTC CLK LOAD CE INC タ ップの設定
1 1/0 X X X
サポート されない。 LOAD、 CE、 および INC
がアクティブである場合、 EN_VTC を Low に
する必要がある。
0 0 X X X 変更なし
0 1 0 0 X 変更なし
0 1 0 1 1 現在値 +1 タ ップ(2)
0 1 0 1 0 現在値 -1 タ ップ(2)
0 1 0 0 0 変更なし
注記:1. この表では、 有効なポートの組み合わせのみを示しています。
2. 値は、 UPDATE_MODE 属性によって変わり ます。 図 2-19 を参照してください。
X-Ref Target - Figure 2-19
図 2-19: VARIABLE モード、 UPDATE_MODE = ASYNC
X19088-121018
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VAR_LOAD モード
DELAY_TYPE 属性を VAR_LOAD に設定する と、 遅延ラインは、 CE 入力と INC 入力または CNTVALUEIN 入力と
LOAD 入力を使用して変更できます。 いずれの場合も、 遅延ラインの現在の位置の読み出しには CNTVALUEOUT を
使用できます。 COUNTVALUEIN/OUT バスで遅延ラインが動的に変更可能な間、 遅延ラインは CE 入力と INC 入力
によ り タ ップ単位で変更されます。
VAR_LOAD の手法は、 遅延ラインの COUNT と TIME の両モードでの使用に 適です。
どちらのモードでも、 タ ップ総数は CNTVALUEOUT バスから読み出し、 必要な場合 CNTVALUEIN バスまたは INC
ポート を介して変更できます。
注記: INC/CE 入力ピンを使用して遅延ラインをインク リ メン ト またはデク リ メン トする と きは、 VARIABLE モード
の説明を参照してください。 遅延ラインを変更する値を計算するための VAR_LOAD の手順は、 IDELAY および
ODELAY で異なり ます。 遅延ラインを変更するための VAR_LOAD の手順は、 TIME および COUNT モードで異なり
ます。
DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、 遅延ラインを変更する手順は次のとおりです
(図 2-21 参照)。
1. IDELAYCTRL の RDY が High になるまで待機します。
2. EN_VTC を Low にして遅延ラインを変更します。
3. 10 ク ロ ッ ク サイクル以上待機します。
4. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
5. 遅延ラインの更新が必要かど うかを確認します。
6. 遅延ラインに書き込む新しい遅延値を計算します。
7. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
8. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
9. (変更を繰り返す場合) 5 ク ロ ッ ク サイクル待機します。
10. (変更を繰り返す場合) CNTVALUEIN に新しい値を割り当てます。
11. (変更を繰り返す場合) 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
12. (変更を繰り返す場合) さ らに変更を繰り返す場合は手順 9 に戻り ます。
13. 10 ク ロ ッ ク サイクル以上待機します。
14. EN_VTC を再び High にします。
15. 手順 2 に戻って新たな遅延ラインの更新を実行します。
DELAY_TYPE が VAR_LOAD で、DELAY_FORMAT が COUNT の場合、遅延ラインを変更する手順は次のとおりです。
1. COUNT モードでは EN_VTC は Low に保持されます。
2. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
3. 遅延ラインの更新が必要かど うかを確認します。
4. 遅延ラインに書き込む新しい遅延値を計算します。
5. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
6. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
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7. (変更を繰り返す場合) 4 ク ロ ッ ク サイクル待機します。
8. (変更を繰り返す場合) CNTVALUEIN に新しい値を割り当てます。
9. (変更を繰り返す場合) 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
10. (変更を繰り返す場合) さ らに変更を繰り返す場合は手順 7 に戻り ます。
遅延ラインに書き込む新しい値を計算するには、 次を認識しておく必要があ り ます。
• 1 つの遅延ラインは 512 タ ップで、 小値は UltraScale デバイスで 1250ps、 UltraScale+ デバイスで 1100ps です。
• シングル タ ップの遅延範囲は、 UltraScale デバイスのデータシート [参照 2] で指定されています。
FPGA がダウンロード され、 BISC エンジンが動作したら、 遅延ラインはキャ リブレーシ ョ ンされます。
このため、 FPGA におけるシングル タ ップの実際の遅延は不明です。
TIME モード
• デザイン属性での初期 DELAY_VALUE は、 ps で指定します。
• 初期遅延設定は、 タ ップ数と して表される値を遅延ラインに書き込むこ とで変更できます。
• BISC プロセスは入力遅延ラインのタ ップを使用して、 レシーバーの 初のデータ キャプチャ フ リ ップフロ ッ
プにおけるデータ と ク ロ ッ ク間の挿入遅延差を解消します。 この遅延は Align_Delay と呼ばれます。 IDELAYE3
で示される遅延の合計は、 Align_Delay と DELAY_VALUE の和になり ます。
• Align_Delay は 45 ~ 65 タ ップの範囲です。 平均して 50 ~ 54 タ ップになり ます。
• 入力遅延ラインにすべて 0 または報告された Align_Delay よ り も少ないタ ップ総数を書き込むと、 調整された
Align_Delay に影響がおよびます。
• 出力遅延ラインにはこの機能が備わっていないため、 ODELAY が示す遅延の合計は DELAY_VALUE に相当しま
す。 その理由は、 出力フ リ ップフロ ップは出力遅延ラインの前で作動し、 BISC はデータ アイの中央を求める調
整を実行する必要がないためです。
• BISC プロセスは、 電圧や温度の変化に対応するために常にバッ クグランドで実行されています。
COUNT モード
• デザイン属性での初期 DELAY_VALUE は、 タ ップで指定します。
• BISC の手順は使用されず、 実際のタ ップ遅延値は不明です。
• BISC が実行されないため、 遅延ラインに対して電圧および温度は補正されません。
• COUNT モードでは、 遅延ラインは 大 512 タ ップの遅延と して使用する必要があ り ます。
• 計測値および調整値はタップで計算する必要があ り ます。 次に例を示します。
° データ アイの計測値は 450 タ ップで表されます。
° 2 つのデータ アイ間のジッターは 31 タ ップで表されます。
DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が COUNT の場合、 遅延ラインのタ ップの深さまたは総数のみ
が重要となるため (UltraScale デバイスの場合は 512)、 遅延値はベアメ タル モードで使用されます。
つま り、 これは、 COUNT モードを使用するデザインで考慮されなければならない唯一のパラ メーターという こ とに
なり ます。 計測されたデータ、 ク ロ ッ ク、 またはス ト ローブ アイの値は、 これが表す遅延ではなく タ ップ総数と し
て表されます。 このため、 シングル タ ップの遅延を計算する必要がなく、 ユーザーは遅延ラインにあるすべての
512 タ ップを利用できます。
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DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、 新しい遅延時間を遅延ラインに設定するには、
Align_Delay を計測して、 シングル タ ップ遅延を計算する必要があ り ます。 2 つの入力遅延ラインからシングル タ ッ
プの遅延値を計算します。
シングルエンド入力を使用する場合、 入力バッファー (IBUF) を備えた各入力パッ ドの後には IDELAYE と
ISERDESE があるため (図 2-20)、 シングル タ ップ遅延を計算するには 2 つの入力が必要です。
差動入力を使用する場合は、 シングル データ チャネル入力を利用してシングル タ ップ遅延を計算できます。 差動入
力は 2 つのパッ ドを使用するため、 2 つの IDELAY/ISERDES をカバーするこ とになり ます。 通常の差動入力バッ
ファー (IBUFDS) を使用する と、2 つのうち偶数の ISERDES が使用されます。差動出力を用いる差動入力バッファー
(IBUFDS_DIFF_OUT) を使用する場合、 2 つの入力パッ ドがカバーする両方の ISERDES を使用できます。
これは、 シングル差動データ チャネルのシングル タ ップ値を計測するためのソ リ ューシ ョ ンです (図 2-20)。
Align_Delay を計測してシングル タ ップ遅延を計算するには次の手順に従います。
1. HDL デザインでは、 偶数のビッ ト スライスの場合 DELAY_VALUE を 0 に設定します。
2. HDL デザインでは、 奇数のビッ ト スライスの場合 DELAY_VALUE を 0 ではない、 700ps などのよ り大きな値に
設定します。
3. デザインをダウンロード して FPGA 内で実行する場合、 両方の遅延ラインの CNTVALUEOUT を読み出し、 得ら
れたタ ップ総数を一連のレジスタに格納します。
偶数ビッ ト スライスからのタ ップ値は Align_Value で、 奇数ビッ ト スライスからのタップ値は遅延値の合計
(Align_Value と要求された値の和、 Total_Value) です。
4. こ こでの要求された遅延値は 700ps で、 次の式 2-1 で表されます。
Total_Value – Align_Value = n タ ップ 式 2-1
5. シングル タ ップの遅延は、 次の式 2-2 で表されます。
奇数チャネル DELAY_VALUE/n タ ップ = シングル タ ップ 式 2-2
6. 式 2-3 に、 遅延ラインまたはタ ップで使用されるラインに書き込む新しい CNTVALUEIN 値を示します。
CNTVALUEIN = (必要な遅延/シングル タ ップ) + Align_Value 式 2-3
X-Ref Target - Figure 2-20
図 2-20: 2 つのシングルエンドまたは 1 つの差動 RX チャネル
2 single-ended channels or1 differential
channel each using two ISERDESs
IDELAY
IDELAY ISERDES
ISERDES
X16952-100417
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7. 遅延ラインの変更手順を使用して、 この新しい値を遅延ラインに書き込みます。
ヒン ト : IBUFDS_DIFF_OUT を使用する場合、 データをキャプチャするには IDELAY と ISERDES の両方が利用でき
ます。 偶数スライスが差動データ チャネルの P 側をキャプチャし、 奇数スライスが N 側をキャプチャします。
FPGA ロジッ ク内の N 側のデータを使用するには、 ISERDES のデータ出力を反転します。
X-Ref Target - Figure 2-21
図 2-21: DELAY_TYPE = VAR_LOAD の場合の遅延の変更
BISC calibration of all
delays
User modifies IDELAYE3
or ODELAYE3 valueReset state
10 clock
cycles
10 clock
cyclesNormal design state
Reset
IDELAYCTRL.RDY
IDELAYE3 EN_VTC,
ODELAYE3 EN_VTC
Clock = clock applied to the IDELAYE3 and/or ODELAYE3 CLK inputs
X16021-100616
表 2-14: 制御ピン (DELAY_TYPE = VAR_LOAD の場合)
CLK LOAD CE INC CNTVALUEIN CNTVALUEOUT タ ップの設定
0 X X X X X 変更なし
1 1 0 X CNTVALUEIN CNTVALUEIN CNTVALUEIN
1 1 1 X X X無効な組み合わせ。 読み込み中は
CE を Low にする必要がある。
1 0 1 1 X 現在値 + 1 現在値 + 1(1)
1 0 1 0 X 現在値 - 1 現在値 - 1(1)
1 0 0 0 X 変更なし 変更なし
注記:1. 値は、 UPDATE_MODE 属性によって変わり ます。
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ODELAYE3
ODELAYE3 プリ ミティブを使用して、 あらゆる出力信号に遅延を与えるこ とができます。 デバイス ロジッ クから直
接転送するか、 SDR/DDR クロ ッ クを使用してシンプルなフ リ ップフロ ップまたは OSERDES にレジスタ格納します。
ODELAYE3 プリ ミ ティブ (図 2-22) には 512 タ ップの遅延ラインがあ り ます (UltraScale データシート [参照 2] のタ ッ
プ精度を参照)。 個々のタ ップはキャ リブレーシ ョ ンされません。 ただし、 IDELAYCTRL コンポーネン トには遅延ラ
インをキャ リブレーシ ョ ンするためのロジッ クがあ り ます。
ODELAYE3 は、 次の 2 つのモードで使用できます。
• COUNT モード :
° 遅延ラインは電圧および温度補正なしのキャ リブレーシ ョ ンされていない状態で使用されるため、
IDELAYCTRL コンポーネン ト を使用する必要はあ り ません。
° 遅延ラインは、 タ ップのみをカウン ト し、 遅延/タ ップをカウン トする必要はあ り ません。
° DELAY_VALUE はタップ (0 ~ 511) で表されます。
° 例: シ リ アル データ ス ト リームの遷移を探すスキャン動作は、タ ップで表し、ps 単位の時間に変換しません。
• TIME モード :
° IDELAYCTRL コンポーネン ト を使用する必要があ り ます。
° 遅延ラインは要求された時間値でキャ リブレーシ ョ ンされ、 電圧/温度の補正によ り この値は保持されます。
° DELAY_VALUE は ps で表されます。
X-Ref Target - Figure 2-22
図 2-22: ODELAYE3 プリ ミテ ィブ
ODELAYE3
CASC_IN
INC
EN_VTC
ODATAIN
CASC_RETURN DATAOUT
LOAD
CASC_OUT
CNTVALUEOUT[8:0]
CLK
RST
CNTVALUEIN[8:0]
CE
X16023-100616
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ODELAYE3 のポート
表 2-15 に ODELAYE3 のポート を示します。
表 2-15: ODELAYE3 のポート
ポート I/O 説明
CASC_RETURN 入力
CASC_RETURN ピンは、 スレーブ IDELAYE3/ODELAYE3 から返ってく るカスケード遅
延値の出力です。 ODELAYE3 の CASC_RETURN は、 スレーブ IDELAYE3 の DATAOUT
ポートに接続します。
CASC_IN 入力カスケードチェーンで ODELAYE3 を IDELAYE3 の CASC_OUT からのスレーブ入力カス
ケード遅延と して使用する場合、 CASC_IN ピンを使用します。
CASC_OUT 出力
ODELAYE3 から IDELAYE3 にカスケード接続する場合、 CASC_OUT ピンを使用します。
カスケード接続では、ODELAYE3 の CASC_OUT ポート を IDELAYE3 の CASC_IN に接続
します。
CE 入力
遅延レジスタ ク ロ ッ クのクロ ッ ク イネーブル信号です。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイクル (CLK) かかり ます。 この間、 出力データにグ
リ ッチが発生しないよ う、 入力データは変化しないよ うにする必要があ り ます。
CLK 入力
ODELAYE3 プリ ミ ティブのすべての制御入力 (LOAD、 CE、 INC) は、 クロ ッ ク入力
(CLK) に同期します。 ODELAYE3 を VARIABLE モードまたは VAR_LOAD モードに設定
した場合、 クロ ッ クは必ずこのポートに接続して ください。 CLK はローカル反転可能で
す。 ODELAYE3 の CLK は、 OSERDESE3 の CLKDIV ポート または ODDRE1 の C ポート
と同じ CLK にする必要があ り ます。
INC 入力
インク リ メン ト /デク リ メン ト機能は、 イネーブル信号 (CE) で制御されます。 このイン
ターフェイスは、 ODELAYE3 が VARIABLE モードまたは VAR_LOAD モードの場合のみ
使用できます。 CE が High を維持している間、 ODELAYE3 は 1 CLK サイクルごとに
1 タ ップ分のインク リ メン ト またはデク リ メン ト を実行します。 INC のステートによ り、
ODELAYE3 のインク リ メン ト またはデク リ メン トが決定されます。 INC = 1 のと きインク
リ メン ト 、 INC = 0 のと きデク リ メン ト します。 いずれの場合も CLK に同期します。
CE が Low の場合、 INC のステートに関係なく ODELAYE3 全体の遅延は変化しません。
CE が High になる と、 ク ロ ッ クの次の立ち上がりエッジからインク リ メン ト /デク リ メン
トが開始します。 CE が Low になる と、 ク ロ ッ クの次の立ち上がりエッジでインク リ メン
ト /デク リ メン トが終了します。
ODELAYE3 プリ ミ ティブのプログラム可能な遅延タップは、 タ ップの 初または 後に
戻り ます。 つま り、 遅延タ ップの 後 (タ ップ 512) に到達する と、 次のインク リ メン ト機
能はタ ップ 0 に戻り ます。 デク リ メン ト機能についても同様で、 タ ップ 0 に到達する と
タ ップ 512 に戻り ます。
LOAD 入力
DELAY_VALUE 属性または CNTVALUEIN バスからカウンター値を読み込みます。
VAR_LOAD モードの場合、 ODELAYE3 の LOAD ポートは、 CNTVALUEIN で設定した値
を遅延ライン タ ップ選択ロジッ クに接続されたレジスタに読み込みます。
CNTVALUEIN[8:0] に現れる値が新しいタップ値となり ます。 LOAD は入力 CLK 信号に
同期したアクティブ High の信号です。 新しい値を CNTVALUEIN バスに適用してから
LOAD 信号を適用するまで少なく と も 1 ク ロ ッ ク サイクル待機してください。 LOAD 動
作の間、 CE を Low に保つ必要があ り ます。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイクル (CLK) かかり ます。 この間、 出力データにグ
リ ッチが発生しないよ う、 入力データは変化しないよ うにする必要があ り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
CNTVALUEIN[8:0] 入力
CNTVALUEIN ピンは、 読み込み可能なタ ップ値を動的に切り替える場合に使用します。
CNTVALUEIN は必要なタ ップ数です。 新しい値は、 LOAD 信号が適用される 1 ク ロ ッ ク
サイクル前に適用するのが 適です。 遅延ラインは、 一度に 1 タ ップ~ 8 タ ップに変更
できます。
CNTVALUEOUT[8:0] 出力
CNTVALUEOUT ピンは、 現在のタ ップ値をレポートするために使用され、 現在の遅延に
含まれるタ ップ総数を読み出します。 CNTVALUEOUT は、 EN_VTC が Low の場合にのみ
サンプリ ングする必要があ り ます。
ODATAIN 入力 ODATAIN 入力は、 ODDRE1Q ポート または OSERDESE3 (OQ) によって駆動されます。
DATAOUT 出力 DATAOUT ポートは、 ODELAYE3 の出力ポートであ り、 出力 IOB に接続します。
RST 入力
RST ピン ( リセッ ト ) は、 CLK に同期します。 ODELAYE3 がリセッ ト される と、 遅延は、
DELAY_VALUE 属性で指定した値に設定されます。 IDELAYCTRL と組み合わせて使用す
る場合、 RST はコンポーネン ト モードのリセッ ト シーケンスに従う必要があ り ます。
IDELAYCTRL の RDY が High になる と、 ODELAY は通常動作での使用が可能です。
EN_VTC 入力
EN_VTC: 電圧温度補正を有効にします。
• High: IDELAYCTRL を有効にして、 VT に対して遅延定数を保持する。
• Low: VT 補正機能が無効になる。
遅延ラインをアップデートするには、 EN_VTC は非同期入力ですがこれを Low に保持す
る必要があ り ます。 IDELAYCTRL と組み合わせて使用する場合、 EN_VTC はコンポーネ
ン ト モードのリセッ ト シーケンスに従う必要があ り ます。
表 2-15: ODELAYE3 のポート (続き)
ポート I/O 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
ODELAYE3 の属性
表 2-16 に ODELAYE3 の属性を示します。
表 2-16: ODELAYE3 の属性
属性 値 デフォルト タイプ 説明
CASCADE
NONE
MASTER
SLAVE_MIDDLE
SLAVE_END
NONE 文字列詳細は、 「CASCADE 属性」 を参照し
てください。
DELAY_TYPE
FIXED
VAR_LOAD
VARIABLE
FIXED 文字列
DELAY_TYPE 属性は、 使用する遅延
のタイプを設定します。 FIXED、
VARIABLE、 または VAR_LOAD のい
ずれかを設定できます。 詳細は、
「DELAY_TYPE 属性」 を参照して くだ
さい。
DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 10 進数
TIME モード : ps で示した目標値。
UltraScale デバイスは 大 1.25ns の遅
延をサポート します。 UltraScale+ デバ
イスは 大 1.1ns の遅延をサポート し
ます。
COUNT モード : タップで示した目標値。
詳細は、 「DELAY_VALUE 属性」 を参
照してください。
REFCLK_FREQUENCY 200.0 ~ 800.0 300.0float 型の
有効数字 1 桁
REFCLK_FREQUENCY 属性は、
IDELAYCTRL の基準クロ ッ クの周波
数を MHz 単位で指定します。 この属
性は、 DELAY_FORMAT が COUNT に
設定されている (属性はデフォルト値
のままにできる ) 場合を除き、
IDELAYCTRL コンポーネン トに適用
されるク ロ ッ ク周波数にする必要があ
り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMATTIME(1)
COUNTTIME 文字列
TIME に設定した場合、
DELAY_VALUE の値 (ピコ秒) が指定
され、REFCLK ポート入力を使用して
IDELAYCTRL プリ ミ ティブによって
キャ リブレーシ ョ ンされます。
IDELAYCTRL の REFCLK は、
ODELAY 属性 REFCLK_FREQUENCY
に反映する必要があ り ます。
COUNT に設定した場合、 初期タ ップ
設定は、 DELAY_VALUE で指定した
タップ数になり ます。
タ ップは PVT の影響を受けて変動す
るため、 遅延値は一定になり ません。
遅延ラインのタップ数が COUNT モー
ドでは重要になり ます。
詳細は、 「DELAY_FORMAT 属性」 を
参照してください。
UPDATE_MODE ASYNC ASYNC 文字列詳細は、 「UPDATE_MODE 属性」 を
参照してください。
SIM_DEVICE
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRA
SCALE文字列
デバイス バージ ョ ンを設定します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-16: ODELAYE3 の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
CASCADE 属性
遅延ラインがカスケード接続されない場合、 CASCADE 属性を NONE に設定します。 1.25ns よ り も大きい遅延が必
要な場合は、 カスケード接続を使用します。 図 2-23 に、 遅延エレ メン ト間の接続を示します。 ODELAYE3 (または
IDELAYE3) をカスケード接続に使用した場合、 デザインでは遅延 (および IOB) を使用できな くな り ます。 遅延エレ
メン トは、 下位方向にバイ ト境界までカスケード接続できます。 そのため、 遅延の 大の長さは、 バイ ト内で I/O が
配置されている場所によって決ま り ます。
IDELAYE3 および ODELAYE3 のカスケード接続に使用される配線は、 専用の高速配線です。 IDELAYE3 または
ODELAYE3 のカスケード接続の、 固定された固有の挿入遅延の合計は、 初期挿入遅延とカスケード接続された挿入
遅延の和になり ます。 この遅延は、 IDELAYE3 と ODELAYE3 がカスケード接続される回数を乗算して増加します。
ただし、 この遅延は必ず固定値になり ます。
X-Ref Target - Figure 2-23
図 2-23: 3 つの遅延にカスケード接続した ODELAYE3
CASC_IN
ODATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
ODELAYE3
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT[8:0] [8:0]
CASC_IN
DATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
IDELAYE3
IDATAIN
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT[8:0] [8:0]
CASC_IN
ODATAIN
CASC_RETURN
CASC_OUT
DATAOUT
Tap Delay Line
ODELAYE3
CL
K
CE
RS
T
INC
LO
AD
EN
_V
TC
CNTVALUEIN CNTVALUEOUT
[8:0] [8:0]
X16024-050516
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT 属性
ODELAYE3 プリ ミ ティブのタ ップ サイズは、 UltraScale デバイス データシート [参照 2] の TODELAY_RESOLUTION
(IDELAYE3 の場合は TIDELAY_RESOLUTION) で指定されています。 DELAY_FORMAT を TIME に設定した場合、 電圧
および温度に対して遅延ラインが IDELAYCTRL コンポーネン トによって調整、 制御、 および維持されます。
• IDELAYCTRL コンポーネン ト を使用する必要があ り ます。
• REFCLK_FREQUENCY 属性で、 IDELAYCTRL コンポーネン トに適用されるクロ ッ ク周波数を示す必要があ り
ます。
• 遅延ラインが VARIABLE または VAR_LOAD モードで使用される場合、 EN_VTC ピンを能動的に操作する必要
があ り ます。 FIXED モードの使用時は、 EN_VTC ピンを High に接続します。
DELAY_FORMAT を COUNT に設定した場合、 遅延ラインは電圧と温度に対して調整されず、 維持されません。
つま り、 次のこ とが言えます。
• IDELAYCTRL コンポーネン トは使用しないでください。
• REFCLK_FREQUENCY 属性はデフォルト値 (300MHz) のままで使用します。
• EN_VTC 入力ピンを Low に接続します。
° このピンによ り、 ODELAYE3 内にある調整および VT 維持ロジッ クが確実に無効化されます。
• 遅延ラインは、 タ ップ総数を表す目的で使用する必要があ り ます。
° タ ップ遅延の長さは関係なく、 重要なのはタップ総数です。
° 512 タ ップが利用可能です。
• CNTVALUEIN/OUT[8:0] の値は、 遅延ラインが設定されるまたは調整されるタ ップ総数を表します。
DELAY_FORMAT 属性の使用例は、 179 ページの 「DELAY_TYPE 属性」 のモードに関する段落で説明しています。
DELAY_VALUE 属性
DELAY_FORMAT 属性を TIME モードに設定する と、 DELAY_VALUE 属性は ps 単位の時間を表します。 IDELAYE3
とは異なり、 ODELAYE3 にはクロ ッ ク /データ アライ メン ト遅延はあ り ません。 このため、 ODELAYE3 全体の遅延
の合計は、 DELAY_VALUE の値とな り ます。
TIME モードでの DELAY_VALUE は時間値を ps で表しますが、 CNTVALUEIN[8:0] および/または
CNTVALUEOUT[8:0] が遅延ラインに対して読み出すまたは書き込む値はタップで表されます。 遅延ラインの時間を
変更するには一部計算が伴い、 詳細は DELAY_MODE/VAR_LOAD の段落で説明しています。 DELAY_FORMAT 属性
を COUNT モードに設定する と、 DELAY_VALUE 属性はタップ総数を表します。
ヒン ト : COUNT モードで遅延ラインを使用する場合、 EN_VTC ピンをディアサート (Low) する必要があ り ます。
TIME モードで遅延ラインを使用する場合、IDELAYCTRL の RDY が Low である間、EN_VTC ピンをアサート (High)
する必要があ り ます。 RDY が High になった後に、 必要に応じて EN_VTC ピンをディアサートできます。
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第 2 章: SelectIO インターフェイス ロジック リソース
UPDATE_MODE 属性
この属性の設定は ASYNC のままにして、 受信データ とは無関係に遅延値の変更をインク リ メン ト /デク リ メン ト し
ます。 これ以外 (SYNC) に設定した場合、 入力データの変更と同期して遅延ラインが変更されます。
注意: アプリ ケーシ ョ ン デザインで対策が講じられず、 属性を SYNC に設定した場合、 突然のデータ グ リ ッチなど、
望まし くない影響がデザインにおよぶこ とがあ り ます。
DELAY_TYPE 属性
FIXED モード
DELAY_TYPE 属性を FIXED に設定する と、 ODELAYE3 プリ ミ ティブを通過する遅延が選択され、 遅延値が
DELAY_VALUE および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定する と、 遅
延ラインに読み込まれる値は ps 単位になり ます。 DELAY_FORMAT を COUNT に設定する と、 遅延ラインに読み込
まれる遅延値はタップ数単位になり ます。
• DELAY_FORMAT を TIME に設定した場合、 電圧および温度に対してタ ップ数が自動で変更され、 遅延が要求
される時間 (ps) になるよ うに、 EN_VTC を High にする必要があ り ます。
• DELAY_FORMAT を COUNT に設定した場合、 COUNT モードで EN_VTC を Low にする必要があ り ます。 そ う
する と、 遅延は電圧および温度に対して補正されません。
VARIABLE モード
DELAY_TYPE 属性を VARIABLE に設定する と、 可変タ ップ遅延ラインが選択されます (表 2-13)。 VARIABLE モー
ドの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインク リ メン ト /デク リ メン ト します (INC/DEC
は 1 タ ップずつインク リ メン ト /デク リ メン トする )。 タ ップ遅延は、 CE = 1 および INC = 1 と設定してインク リ メン
ト を実行、 または CE = 1 および INC = 0 と設定してデク リ メン ト を実行します。 インク リ メン ト /デク リ メン ト動作
は、 UPDATE_MODE 属性によって変わり ます (図 2-19 参照)。 すべての自動調整機能を停止させるために、 EN_VTC
ピンは遅延変更コマンドが実行されている間 Low を保持する必要があ り ます。
TIME モードで遅延ラインをインク リ メン ト /デク リ メン トするには、 次の手順に従います (図 2-14 参照)。
1. EN_VTC ピンをディアサート (Low) します。
2. 10 ク ロ ッ ク サイクル以上待機します。
3. CE および INC ポート を使用して遅延ラインをインク リ メン ト /デク リ メン ト します。
4. 5 ク ロ ッ ク サイクル以上待機します。
5. (変更を繰り返す場合) 遅延ラインのインク リ メン ト /デク リ メン ト を実行します。 手順 3 に戻るか、 手順 6 に進
みます。
6. 10 ク ロ ッ ク サイクル以上待機します。
7. EN_VTC ピンをアサート します。
COUNT モードで遅延ラインを使用する場合、 EN_VTC ポートは常に Low になり ます。 この 「VARIABLE モード」
セクシ ョ ンの TIME モードの手順 (手順 2 ~手順 4) を使用してください。
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第 2 章: SelectIO インターフェイス ロジック リソース
VAR_LOAD モード
VAR_LOAD の手法は、 遅延ラインの COUNT と TIME の両モードでの使用に 適です。
どちらのモードでも、 タ ップ総数は CNTVALUEOUT バスから読み出し、 必要な場合 CNTVALUEIN バスまたは INC
ポート を介して変更できます。
注記: 遅延ラインを変更する値を計算するための手順は、 IDELAY および ODELAY で異なり、 TIME と COUNT モー
ドで異なり ます。
DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、 遅延ラインを変更する手順は次のとおりです
(図 2-21 参照)。
1. DELAYCTRL の RDY が High になるまで待機します。
2. EN_VTC を Low にして遅延ラインを変更します。
3. 10 ク ロ ッ ク サイクル以上待機します。
4. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
5. 遅延ラインの更新が必要かど うかを確認します。
6. 遅延ラインに書き込む新しい遅延値を計算します。
a. グ リ ッチなしで切り替えるには、 現在のタ ップ位置 (Org_Val) を 8 タ ップずつインク リ メン ト /デク リ メン ト
します。 8 タ ップよ り多く インク リ メン ト /デク リ メン トする と、 遅延ラインのジャンプによってデータに
グ リ ッチが発生するこ とがあ り ます。
注記: この手順では、 8 未満のタップが必要になるこ とがあ り ます。
b. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
c. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
d. 新しい遅延ライン値 (New_Val) に達したかど うかを確認します。
- 達していない場合は、 5 ク ロ ッ ク サイクル待機して手順 a から続けます。
- 達している場合は、 手順 7 から続けます。
または
X-Ref Target - Figure 2-24
図 2-24: VARIABLE モード、 UPDATE_MODE = ASYNC
X19088-121018
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第 2 章: SelectIO インターフェイス ロジック リソース
a. New_Val と Org_Val 間の差 (Dif_Val) およびインク リ メン ト /デク リ メン ト値を計算します。
b. INC 入力を High または Low にして遅延ラインをインク リ メン ト /デク リ メン ト します。
c. CE ピンを ト グルしてインク リ メン ト /デク リ メン ト を実行します。
d. Dif_Val をデク リ メン ト して 0 かど うかを確認します。
- 達していない場合は、 手順 a から続けます。
- 達している場合は、 手順 7 から続けます。
7. 10 ク ロ ッ ク サイクル以上待機します。
8. EN_VTC を High にして電圧温度補正を有効にします。
9. 手順 2 に戻って新たな遅延ラインの更新を実行します。
DELAY_TYPE が VAR_LOAD で、DELAY_FORMAT が COUNT の場合、遅延ラインを変更する手順は次のとおりです。
1. IDELAYCTRL の RDY が High になる と、 EN_VTC は Low に保持されます。
2. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます (Org_Val)。
3. 遅延ラインの更新が必要かど うかを確認します。
4. 遅延ラインに書き込む新しい遅延値 (タ ップ) を計算します (New_Val)。
a. グ リ ッチなしで切り替えるには、 現在のタ ップ位置 (Org_Val) を 8 タ ップずつインク リ メン ト /デク リ メン ト
します。 8 タ ップよ り多く インク リ メン ト /デク リ メン トする と、 遅延ラインのジャンプによってデータに
グ リ ッチが発生するこ とがあ り ます。
注記: この手順では、 8 未満のタップが必要になるこ とがあ り ます。
b. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
c. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
d. 新しい遅延ライン値 (New_Val) に達したかど うかを確認します。
- 達していない場合は、 手順 4 から続けます。
- 達している場合は、 手順 5 から続けます。
または
a. New_Val と Org_Val 間の差 (Dif_Val) およびインク リ メン ト /デク リ メン ト値を計算します。
b. INC 入力を High または Low にして遅延ラインをインク リ メン ト /デク リ メン ト します。
c. CE ピンを ト グルしてインク リ メン ト /デク リ メン ト を実行します。
d. Dif_Val をデク リ メン ト して 0 かど うかを確認します。
- 達していない場合は、 手順 4 から続けます。
- 達している場合は、 手順 5 から続けます。
5. 10 ク ロ ッ ク サイクル以上待機します。
6. 手順 2 に戻って新たな遅延ラインの更新を実行します。
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第 2 章: SelectIO インターフェイス ロジック リソース
IDELAYCTRL
IDELAYE3 (または ODELAYE3) プリ ミ ティブをインスタンシエートする場合、 IDELAYCTRL モジュールもインスタ
ンシエートする必要があ り ます。 ただし、 DELAY_FORMAT が COUNT に設定されている場合とネイティブ モード
デザイン内でコンポーネン ト モード とネイティブ モードが混在する場合を除きます ( 「ニブル内でのネイティブ
モード と非ネイティブ モードの I/O の混在」 参照)。 IDELAYCTRL モジュールは各ニブルに 1 個あり ます (各バンク
に 8 個)。 IDELAYCTRL モジュールはそれぞれの領域の TIME モードで設定された個々の遅延ラインを、 プログラム
した値へ連続的にキャ リブレーシ ョ ンし、プロセス /電圧/温度 (PVT) の変動による影響を軽減します。 IDELAYCTRL
モジュールは、 システム内に供給される REFCLK を使用して IDELAYE3 (および ODELAYE3) をキャ リブレーシ ョ ン
します。 この REFCLK の周波数値は、 (REFCLK_FREQUENCY) 属性を使用して各 IDELAYE3 (および ODELAYE3) プ
リ ミ ティブへ適用されます。 したがって、 ニブル内の各遅延エレ メン トのこの属性は、 同じ値に設定される必要が
あ り ます。 図 2-25 に、 IDELAYCTRL モジュールのブロ ッ ク図を示します。
ヒン ト :1. 遅延ラインが TIMER モードで使用されている と きに IDELAYCTRL コンポーネン ト を リセッ トする と、 遅延ライ
ンを使用したニブルの BISC が再び開始されます。
2. 使用する IDELAYE3/ODELAYE3 の EN_VTC ピンが正し く設定されていない場合、 IDELAYCTRL の RDY ピンが
BISC コン ト ローラーによって High にアサート されません。
注意: 使用する IDELAYE3、 ISERDESE3、 および IDDRE1 ラ インが、 DBC および/または QBC と示された I/O 位置に
配置されている場合、 BISC ステージで正し く機能しません。 これらのコンポーネン トは、 IDLEAYCTRL の RDY ピ
ンが High にアサート される と利用可能になり ます。
X-Ref Target - Figure 2-25
図 2-25: IDELAYCTRL モジュール
RST
REFCLK
RDYIDELAYCTRL
X16025-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
IDELAYCTRL のポート
表 2-17 に IDELAYCTRL のポート を示します。
コンポーネン ト モードのリセッ ト シーケンス
コンポーネン ト モードのプリ ミ ティブが正し く動作するには、 次のリセッ ト シーケンスに従う必要があ り ます。
リセッ トの適用
1. 使用するすべての IDELAY および ODELAY に対して EN_VTC が High になり ます。
2. IDELAY および IDELAYCTRL のクロ ッ クを生成している PLL/MMCM にリセッ ト をアサート します。
3. IDELAYCTRL、 IDELAY (TIME モード )、 ISERDES、 OSERDES、 および ODELAY (TIME モード ) にリセッ ト を適
用します。
4. 小限の PLL/MMCM リセッ ト アサート時間が経過するまで待機し、 その後リセッ ト を リ リースします。 この
タイ ミ ングの詳細は、 UltraScale デバイスのデータシート [参照 2] の PLL/MMCM のセクシ ョ ンを参照し くてだ
さい。
リセッ トのリ リース
1. 使用するすべての IDELAY および ODELAY に対してすべての EN_VTC を High に保持します。
2. 次の順序に従って I/O を リセッ トから リ リースします。
a. インターフェイスのクロ ッ クを生成する PLL/MMCM のリセッ ト を リ リースする。
b. PLL/MMCM が LOCKED ステートに到達するまで待機する。
c. プリ ミ ティブ (IDELAYCTRL、 IDELAY、 ISERDES、 OSERDES) を リセッ トから リ リースする。
d. 使用するすべての IDELAYCTRL プリ ミ ティブの RDY が High にアサート されるまで待機する。
これで、64 ク ロ ッ ク サイクル以上の遅延後に FPGA ロジッ クのアプリ ケーシ ョ ンを リセッ トから リ リースできます。
表 2-17: IDELAYCTRL のポート
ポート I/O タイプ 説明
REFCLK 入力 クロ ッ ク 遅延キャ リブレーシ ョ ンに使用する基準クロ ッ ク。
RST 入力 リセッ ト IDELAYCTRL のアクティブ High の非同期リセッ ト信号。
RDY 出力 データREADY 信号が High へ遷移する と、 制御されている IDELAYE3 と
ODELAYE3 がキャ リブレーシ ョ ンされたこ とを示す。
表 2-18: IDELAYCTRL の属性
属性 値 デフォルト タイプ 説明
SIM_DEVICE 7SERIES、 ULTRASCALE ULTRASCALE 文字列UltraScale および UltraScale+ では ULTRASCALE に設定
します。
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第 2 章: SelectIO インターフェイス ロジック リソース
コンポーネン ト プリ ミテ ィブを使用したクロッキングに関する注意事項
コンポーネン ト モードでは、 ISERDES/OSERDES コンポーネン トのクロ ッ クをグローバル ク ロ ッ クから駆動する必
要があ り ます。 このクロ ッ クは、 次のグローバル ク ロ ッ ク リ ソースのうちのいずれかから供給できます。
• BUFGCE または BUFGCE_DIV を駆動するクロ ッ ク兼用 I/O
• BUFGCE または BUFGCE_DIV を駆動する MMCM
• BUFGCE または BUFGCE_DIV を駆動する PLL
図 2-26 に、 SerDes を使用した通常のコンポーネン ト モードの受信および送信のクロ ッキング ト ポロジを示します。
X-Ref Target - Figure 2-26
図 2-26: コンポーネン ト モードのクロッキング回路
ISERDESE3
D
CLK_B
CLKDIV
FIFO_RD_EN
CLK
RST
Q[7:0]
FIFO_RD_CLK FDRE
D
C
Q
Capture deserialized data in internal logic
FDRE
D
C
Q
OSERDESE3
D[7:0]
CLK_DIV
CLK
OQ
RST
MMCM
(e.g.,
CLKOUT0)
BUFGCE_DIV
BUFGCE_DIVIDE = 2 or 4
RX Data IOB
VCC
GND
Transmit deserialized data
in internal logic
GND
TX Data
IOB
IS_CLK_INVERTED=0
IS_CLK_B_INVERTED=1
To Fabric
BUFG or
BUFCE_DIV (BUFGCE_DIVIDE = 1)
X16048-042117
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第 2 章: SelectIO インターフェイス ロジック リソース
受信回路では、 ISERDESE3 は FIFO を有効にして設定されます (属性 FIFO_ENABLE = TRUE)。 シ リ アラ イズされた
入力データは、 ISERDESE3 の CLK/CLK_B ピンに接続された高速クロ ッ クを使用して、 ISERDESE3 にキャプチャさ
れます。 この高速クロ ッ クは、 BUFGCE を駆動するクロ ッ ク兼用 I/O から供給されます。 デシ リ アライズされた
データは、 高速クロ ッ クを分周したク ロ ッ クで読み出されます。 この分周は、 デシ リ アライズされる幅 (SerDes の属
性 DATA_WIDTH) に対応する分周係数を使用して実行されます。 たとえば、 DATA_WIDTH = 8 に設定し、 DDR 伝送
を想定する と、 ク ロ ッ クは 4 で分周されます。 図 2-26 の回路では、 BUFGCE_DIV を使用して分周を実行していま
す。 分周されたクロ ッ クは、 ISERDESE3 の CLKDIV および FIFO_RD_CLK の両方に接続されます。 代替手段では、
ISERDESE3 の FIFO を無効 (属性 FIFO_ENABLE = FALSE) にしたキャプチャ回路を使用します。 その配置 (示してい
ない) では、 FIFO_RD_CLK 信号を接続しないよ うにする必要があ り ますが、 CLKDIV 信号はそのまま所定の位置に
接続する必要があ り ます。 デシ リ アライズされたデータは、 内部で自動的に生成された分周クロ ッ クを使用して
ISERDESE3 から出力されます。 このモードでは、 Vivado デザイン ツールを使用してスタティ ッ ク タイ ミ ング解析
を実行する と、 この内部で生成された分周クロ ッ クに対する ISERDESE3 の読み出しタイ ミ ングを表示できます。
また、 コンポーネン ト モードの送信回路を図 2-26 に示しています。 パラレル (デシ リ アライズされた) 送信データ
は、 分周クロ ッ クを使用して OSERDESE3 のデータ入力でサンプリ ングされます。 この分周クロ ッ クは、
OSERDESE3 の CLKDIV 入力に供給する必要があ り ます。 ISERDESE3 と同様に、 この分周クロ ッ クは、
BUFGCE_DIV を使用して生成するか (図参照)、 別の方法と して MMCM または PLL を使用して生成できます。 シ リ
アライズされたデータは、 OSERDESE3 の CLK 入力に接続して供給される高速クロ ッ クを使用して、 OSERDESE3
から出力されます。 ISERDESE3 と OSERDESE3 の代わりに IDDRE1 と ODDRE1 を使用する場合 (デシ リ アライズさ
れる幅が 2 の場合) は、 CLK 入力を高速グローバル ク ロ ッ クに接続します。 分周クロ ッ クは不要です。 図 2-26 には
示していませんが、 IOB と SerDes 間で、 IDELAYE3 を受信回路に追加し、 ODELAYE3 を送信回路に追加するこ と も
できます。
図 2-26 では、 クロ ッ ク スキューを 小限に抑えるために MMCM が出力する 1 つのクロ ッ ク ソースで BUFG と
BUFGCE_DIV を駆動しています。 この場合、 クロ ッ ク スキューは Vivado で解析されます。
注記: BUFGCE_DIV を使用する場合、 分周クロ ッ クのアライ メン トは確約されません。 ファブ リ ッ ク ロジッ クを
BUFGCE_DIV で駆動するのはこのためです。
図 2-27 のよ うな状況では、 MMCM から複数のクロ ッ ク出力が必要です。 複数の MMCM 出力を使用するこ とでス
キューが生じるため、 ク ロ ッ ク スキューの要件を満たすのが困難になり ます。 ク ロ ッ ク スキューを正し く計算する
ために、 ク ロ ッ ク バッファーごとに CLOCK_DELAY_GROUP を定義します。
set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT1 Instance>/O] ]
set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT2 Instance>/O] ]
X-Ref Target - Figure 2-27
図 2-27: MMCM からの複数のクロック出力
CLKOUT0
CLKOUT1
CLKDIV
CLK
To FabricBUFG
BUFG
BUFG
OSERDES
MMCM
X19017-071617
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第 2 章: SelectIO インターフェイス ロジック リソース
TIME モードで IDELAY を使用する場合、 CLK 入力 (IDELAY) には ISERDES の低速分周クロ ッ ク (CLKDIV) を接続
します (図 2-28)。 ODELAY の場合も同様に、 CLK (ODELAY) には CLKDIV (OSERDES) を接続します。
IDELAYCTRL の基準クロ ッ クは TIME モードで使用しているすべての IDELAY および ODELAY の基準クロ ッ クで、
通常は異なるクロ ッ ク ソースです。 各ニブルは 1 つの IDELAYCTRL によって制御されるため、 正しい遅延を維持す
るには同じニブル内のすべての IDELAY および ODELAY で REFCLK_FREQUENCY を REFCLK に接続されたクロ ッ
クの周波数に設定する必要があ り ます。
コンポーネン ト モードを使用する双方向シグナリング
同じバンク内にある 52 本のすべてのピンは、 同じコンポーネン ト プリ ミ ティブを使用して双方向動作が可能です。
ト ラ イステートがサポート されている双方向信号の場合、 出力と ト ラ イステート パスでは、 148 ページの
「ODDRE1」 で説明したソ リ ューシ ョ ンを使用します。 IOBUF の T 入力を駆動する ト ライステート パスは
FDCE/FDPE/FDRE/FDSE などのシンプルなレジスタ付き出力をサポート していません。 ト ラ イステート パスの
FDCE/FDPE/FDRE/FDSE のレジスタは内部ロジッ クにインプリ メン ト されます。
X-Ref Target - Figure 2-28
図 2-28: ISERDES と IDELAY を使用する場合のクロッキング接続 (TIME モード )
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第 2 章: SelectIO インターフェイス ロジック リソース
OSERDES を使用するデザインと して、 図 2-29 に IDELAY と ODELAY を使用した双方向ピンの例を示します。
OSERDES は IOBUF の T 入力に対して組み合わせト ライステート制御のみをサポート します。
注記: 双方向インターフェイスを使用している場合、 遅延のカスケードは使用できません。 それ以外のすべてのソ
リ ューシ ョ ンには、 「ネイティブ プリ ミ ティブ」 を使用する必要があ り ます。
双方向サポートは I/O ごとに異なり ます。 表 2-19 に、 推奨される双方向ロジッ クを示します。 非サポートの場合、
Vivado ツールは追加の I/O から リ ソースを借用できます。
X-Ref Target - Figure 2-29
図 2-29: IDELAY/ODELAY と ISERSDES および OSERDES を使用した双方向シグナリング
D
CLK
CLK_B
CLKDIV
BUFG
BUFGCE_DIV
DATAIN DATAOUT
CLK
REFCLK
IDELAYREFCLK_FREQUENCY = Freq of IDELAYCTRLDELAY_FORMAT = TIME
IDELAYCTRL
ISERDESE3
See DS
FREFCLK limits
÷ 2,4
IS_CLK_INVERTED=0
IS_CLK_B_INVERTED=1
Bidirectional
Pin
DATAOUT DATAIN
CLKQ
T T_OUT
CLK
CLKDIV
ODELAYREFCLK_FREQUENCY = Freq of IDELAYCTRLDELAY_FORMAT = TIME
OSERDESE3
MMCM
Clock
IOBUF
I
O
IO
T
T (Combinatorial)
X19512-051319
表 2-19: I/O バンクによる双方向サポート
入力データパス 出力データパス ト ライステート制御 I/O バンク
ファブ リ ッ ク ロジッ ク ファブ リ ッ ク ロジッ ク ファブ リ ッ ク ロジッ ク HRIO/HDIO/HPIO
IFD OFD ファブリ ッ ク ロジッ ク HRIO/HDIO/HPIO
IFD OFD OFD HDIO
IDDRE1 ODDRE1 ファブリ ッ ク ロジッ ク HRIO/HPIO
IDDE1 ODDRE1 ODDRE1 HRIO/HPIO
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第 2 章: SelectIO インターフェイス ロジック リソース
ニブル内でのネイテ ィブ モード と非ネイティブ モードの I/O の混在
191 ページの 「RXTX_BITSLICE」 で説明したよ うに、 BITSLICE_CONTROL は、 ニブル内の 1 つ以上のビッ ト スラ
イス (RX_BITSLICE/TX_BITSLICE または RXTX_BITSLICE) に接続され、 ビッ ト スライス I/O の位置は、専用制御バ
ス接続によって決定されます。
ネイティブ モードのニブル内に、 未使用の I/O ビッ ト スライスがある場合、 その他の I/O を任意の位置に配置 (混在)
できます。 I/O バッファーは通常の方法で接続されるため、 デザインでは特別な接続は不要です。 SelectIO コンポー
ネン ト プリ ミ ティブ (IFD/OFD、 IDDR/ODDR、 IDELAY/ODELAY、 ISERDESE3/OSERDESE3) はすべてネイティブ
モードのニブル内で混在させて利用できます。
たとえば、 TX_BITSLICE (ネイティブ) が既に含まれているニブル内に IDELAY/ODELAY (コンポーネン ト ) を配置す
るには、 IODELAY_GROUP 制約と配置制約を遅延エレ メン トに使用します。 IDELAYCTRL エレ メン ト を、 混在さ
せたコンポーネン ト モードの IDELAYE3/ODELAYE3 インスタンスに関連付けないよ うにする必要があ り ます。 これ
は、 ネイティブ モードの BITSLICE_CONTROL が、 ニブル内で遅延キャ リブレーシ ョ ンを実行するよ うに既に設定
されているためです。 Vivado Design Suite を使用して混在した遅延を実装するには、 BITSLICE_CONTROL インスタ
ンスおよびニブル内で混在させるコンポーネン ト モードの各 IDELAYE3/ODELAYE3 プリ ミ ティブ インスタンスの
両方に、 IODELAY_GROUP 制約を配置します。 次の構文を使用します。
set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells BITSLICE_CONTROL_INST]set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells COMPONENT_MODE_DELAY_INST]
各ニブルは、 同じニブル内の BITSLICE_CONTROL または IDELAYCTRL に対応する IODELAY_GROUP を必要と し
ます。 各ニブルには IDELAYCTRL または BITSLICE_CONTROL が 1 つしか含まれないため、 1 つの
IODELAY_GROUP からの IDELAY/ODELAY しか含むこ とができません。
BITSLICE_CONTROL に接続された REFCLK の周波数は、 IDELAYE3/ODELAYE3 プリ ミ ティブのインスタンスの
REFCLK_FREQUENCY 属性で指定します。 DELAY_VALUE で設定した遅延が正し くキャ リブレーシ ョ ンされるよ う
にするには、ニブル内のすべての IDELAYE3/ODELAYE3 プリ ミ ティブが REFCLK の周波数と一致している必要があ
り ます。 BITSLICE_CONTROL からの VTC_RDY 信号は、 混在ニブル内のネイティブおよび非ネイティブのすべて
の遅延のキャ リブレーシ ョ ンが完了したこ とを示します。
ネイティブ モードの遅延と コンポーネン ト モードの遅延が混在しない場合、 BITSLICE_CONTROL に対して
IODELAY_GROUP 制約を指定する必要はあ り ません。
ISERDES3 OSERDESE3 ファブリ ッ ク ロジッ ク HRIO/HPIO
ISERDES3 OSERDESE3 OSERDESE3 非サポート
表 2-19: I/O バンクによる双方向サポート (続き)
入力データパス 出力データパス ト ライステート制御 I/O バンク
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図 2-30 に、 混在モードのバイ トの例を示します。
X-Ref Target - Figure 2-30
図 2-30: 混在モードのバイ トの例
RX_BITSLICE
BITSLICE
RX_BITSLICE
BITSLICE
TX_BITSLICE
BITSLICE
0
1
5
4
3
2
IDELAY6
IO
IBUF
PAD6
PAD7
PAD8
PAD9
PAD10
PAD11
PAD12
IBUFDS
IO IB
IBUFDS
IO IB
I
OBUFDS
O
OB
Upper
BITSLICE_CONTROL
ODELAY
IDELAY
BITSLICE
TX_BITSLICE
TX_BITSLICE
0
1
2
3
4
5
IO
IBUF
I O
OBUF
PAD0
PAD1
PAD2
PAD3
PAD4
PAD5
I OOBUF
I O
OBUF
I O
OBUF
Lower
BITSLICE_CONTROLPLL_CLK
PLL_CLK
PLL
CLKOUTPHY
Byte
ISERDES
OSERDES
BUS_CONTROL
BUS_CONTROLVTC_RDY
VTC_RDY
RDY
X16055-022216
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図 2-30 に示した混在ニブルの XDC 制約の例を次に示します。
set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_RXBIT_0/IDELAYE3]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_RXBIT_0/IDELAYE3]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_TXBIT_0/ODELAYE3]set_property PACKAGE_PIN PAD12 [get_ports UPPER_RXBIT_0]set_property PACKAGE_PIN PAD11 [get_ports UPPER_TXOUT_0_N]set_property PACKAGE_PIN PAD10 [get_ports UPPER_TXOUT_0_P]…set_property PACKAGE_PIN PAD3 [get_ports LED_OUT]set_property PACKAGE_PIN PAD2 [get_ports LOWER_RX_BIT_0]set_property PACKAGE_PIN PAD1 [get_ports LOWER_TX_BIT_0]
図 2-30 の例についての注意事項を説明します。
• 上位ニブル
° 下位ビッ ト スライスの位置 0 には、 1 つの入力差動ス ト ローブ/ク ロ ッ クがあ り、 パッ ド 6 および 7 を使用
しています。 これは、 ネイティブ プリ ミ ティブの RX_BITSLICE (DATA_AND_CLOCK) を使用してキャプ
チャされます。
° ビッ ト スライスの位置 2 (RX_BITSLICE) および 4 (TX_BITSLICE) には、 さ らに 2 つのネイティブ モードの
プリ ミ ティブ DATA ビッ ト スライスがあ り、 それぞれ差動 I/O を使用しています。
° パッ ド 12 の上位ビッ ト スライスの位置 6 には、 内部ロジッ クを直接駆動する混在させた 1 つのコンポーネ
ン ト プリ ミ ティブ IDELAYE3 があ り、 シングルエンド IBUF を使用しています。
° XDC 制約は、 UPPER_GROUP という名前の IODELAY_GROUP を定義して、 コンポーネン ト プリ ミ ティブ
IDELAYE3 と、 上位 BITSLICE_CONTROL インスタンスをグループ化します。
° 上位ニブル内の 7 つの I/O パッ ドは、 すべて使用されています。
• 下位ニブル
° ネイティブ プリ ミ ティブの 2 つの TX_BITSLICE が、 2 つの下位ビッ ト スライスの位置 4 および 5 にあ り、
パッ ド 4 および 5 でシングルエンド OBUF を駆動します。
° 2 つの混在コンポーネン ト プリ ミ ティブの遅延が、 下位ニブルにあ り ます。 1 つは、 位置 1 で ISERDESE3
を駆動する IDELAYE3、 も う 1 つは、 位置 0 で ODELAYE3 を駆動する OSERDESE3 です。
° も う 1 つの非ネイティブ I/O が、 下位ニブルにあ り ます。 信号 LED_OUT は、 どの I/O ロジッ ク エレ メン ト
も使用せずに、 I/O を直接駆動します。 これは、 LOC 制約を使用して I/O を適切なパッケージ ピンに配置
するこ とによって実現されます。
° XDC 制約は、 LOWER_GROUP という名前の IODELAY_GROUP を定義して、 コンポーネン ト プリ ミ ティ
ブの ODELAYE3 および IDELAYE3 と、 下位 BITSLICE_CONTROL インスタンスをグループ化します。
° 下位ニブル内の 6 つの I/O パッ ドのうち、 5 つが使用されています。 別の I/O を未使用のパッ ド 2 に配置す
るこ と も可能です。 これは、 対象の I/O が SelectIO バンクの組み合わせ規則に適合している場合に限り、
XDC の例の LED_OUT で実行しているよ うに適切な PACKAGE_PIN プロパティを適用するこ とによって可
能です。
° PLL を使用し、 PLL_CLK 専用パスを用いて、 上位 BITSLICE_CONTROL および下位 BITSLICE_CONTROL
の両方にマスター ク ロ ッ クを供給します。 このクロ ッ クは、 混在コンポーネン ト モードの
IDELAYE3/ODELAYE3 プリ ミ ティブ (およびネイティブ モードの遅延) に対して BISC の基準クロ ッ ク と し
て使用されるため、 このクロ ッ クの周波数を、 REFCLK_FREQUENCY 属性でコンポーネン ト プリ ミ ティブ
の遅延インスタンスごとに設定する必要があ り ます。 コンポーネン ト プリ ミ ティブの IDELAYCTRL エレ
メン ト を、 このバイ ト内のコンポーネン ト プリ ミ ティブの遅延インスタンスに関連付けないよ うにする必
要があ り ます。
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° 2 つの BITSLICE_CONTROL からの VTC_RDY 信号は、 2 つのニブルの BISC が完了したこ とを伝えます。
これは、 コンポーネン ト プリ ミ ティブの IDELAYCTRL RDY 信号が非混在コンポーネン ト プリ ミ ティブの
ニブルに関して伝えるのと同じ機能です。
ネイテ ィブ プリ ミテ ィブ
ネイティブ プリ ミ ティブは基本的な構造であ り、 これを基にコンポーネン ト プリ ミ ティブが作成されます。 コン
ポーネン ト プリ ミ ティブはネイティブ プリ ミ ティブ固有の設定を使用して、 以前の FPGA ファ ミ リからの同じ機能
を提供します。 ネイティブ プリ ミ ティブを使用するこ とで、 高速で動作し、 コンポーネン ト プリ ミ ティブで構築し
たものよ り も さ らに複雑なコンポーネン ト インターフェイスを構築できます。 ネイティブ プリ ミ ティブを使用した
インターフェイス ロジッ クの生成プロセスを簡単にするために、 ザイ リ ンクスは High Speed SelectIO Wizard
(HSSIO-Wiz) を開発しました。
RXTX_BITSLICE
この基本プリ ミ ティブは、 レシーバー、 ト ランス ミ ッ ター、 または双方向回路と して使用できます。 このプリ ミ
ティブを基に RX_BITSLICE および TX_BITSLICE が生成されます。
RXTX_BITSLICE には、 入力パス と出力パスの両方が含まれています。 入力遅延および出力遅延は、 入力と出力パ
スに含まれており、 BITSLICE_CONTROL、 出力パス上の 4:1 または 8:1 用のシ リ アライズ ロジッ ク、 および入力パ
ス上の 1:4 または 1:8 用のデシ リ アライズ ロジッ クによって、 VT の変動に対して継続的に補正できます。 入力パス
には、 汎用インターコネク ト ロジッ ク内の別のクロ ッ ク ド メ インへの受信データの接続を可能にする深さが浅い
FIFO も含まれています。 図 2-31 に RXTX_BITSLICE のブロ ッ ク図を示します。
X-Ref Target - Figure 2-31
図 2-31: RXTX_BITSLICE のブロック図
Output
Delay
Output
Registers
8:1/ 4:1
Serialization
Transmission Clocks
from
BITSLICE_CONTROL
Delay Control
from
BITSLICE_CONTROL
Data in from Logic
3-state control
Possible
Loopback
Input
Delay
Input
Registers1:8/ 1:4
Deserialization
8-deep
FIFO
Delay Control
from
BITSLICE_CONTROL
ReceiverClocks
from
BITSLICE_CONTROL
FIFO control and
clocking from
BITSLICE_CONTROL
Data to
Logic
X16329-080816
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入力および出力遅延ライン
入力および出力遅延はそれぞれ 512 タ ップの深さです (1 タ ップの遅延は UltraScale デバイスのデータシート [参照 2]
で TODELAY_RESOLUTION と して示されている )。 遅延エレ メン トは、 RIU インターフェイスを介して
BITSLICE_CONTROL から制御するか、 RXTX_BITSLICE の遅延制御信号 (CLK、 CE、 INC、 LOAD、
CNTVALUEIN[8:0]、 CNTVALUEOUT[8:0]、 RST_DLY、 および EN_VTC) を使用してインターコネク ト ロジッ クから
直接制御できます。
遅延ラインは、 TIME および COUNT の 2 つのモードで使用できます。 初期遅延 (DELAY_VALUE) は、 TIME モード
では ps で指定され、 COUNT モードではタ ップで示されます。 TIME モードを使用した場合、 ビルト イン セルフ
キャ リブレーシ ョ ン (BISC) コン ト ローラーが遅延ラインを調整および維持します。
遅延ラインのカスケード接続
RXTX_BITSLICE にはないが RX_BITSLICE で利用できる機能に、 カスケード接続があ り ます。 この機能によって、
TX_BITSLICE の使用されていない出力遅延ラインを RX_BITSLICE の入力遅延ラインにカスケード接続できます。
その結果、 2 倍の長さの遅延ラインでデータが RX_BITSLICE デシ リ アライザー レジスタに渡されます。 1 つの遅延
ラインは 512 タ ップです。 入力および出力遅延ラインの両方をカスケード接続する と、 利用可能な遅延の長さを
2 倍にできます。 この機能は、 254 ページの 「拡張遅延制御信号」 の RX_BITSLICE で詳し く説明しています。
ト ライステート制御
RXTX_BITSLICE のト ランス ミ ッ ター側、 つま り TX_BITSLICE は、 IOB 内にある出力バッファーを ト ライステート
制御する 2 つの機能を提供します。 ト ラ イステート制御する 2 つの方法は、 チャネルごとのブロ ッ ク ト ラ イステー
ト と、 シ リ アル ス ト リーム ト ラ イステートにおけるニブル ベースのビッ ト単位ト ラ イステートです。
各 RXTX_BITSLICE、 つま り各 TX_BITSLICE には T 入力があ り ます。 この入力は、 IOB 内にある出力バッファーの
T 入力に対する、 FPGA ロジッ ク内で生成された ト ライステート信号の組み合わせフ ィードスルーです。 これは、 シ
リ アル出力がビッ ト周期間ト ライステート制御されるため、 ブロ ッ ク ト ラ イステート と呼ばれます。 シ リ アル出力
をシ リアル ス ト リーム内の指定ビッ トで ト ラ イステート制御しなければならない場合、 BITSLICE_CONTROL の
TBYTE_IN[3:0] 入力と TX_BITSLICE_TRI を組み合わせて使用する必要があ り ます。 TX_BITSLICE_TRI の出力は、
TX_BITSLICE を経由して出力バッファーの ト ラ イステート入力へ接続されます。
TX_BITSLICE_TRI の出力は、 ニブル内のすべての TX_BITSLICE へ接続可能なシ リ アル ス ト リームで、 そしてこの
よ うにすべての ト ライステート出力バッファー入力へ接続されます。 BITSLICE_CONTROL の TBYTE_IN 入力で書
き込まれる 4 つのビッ トによって、 シ リ アル ス ト リームにおける ト ライステート制御の存在を判断します。 詳細は、
266 ページの 「TX_BITSLICE_TRI」 にある ト ラ イステートに関する説明を参照してください。
FIFO
各 RXTX_BITSLICE のレシーバー、 つま り RX_BITSLICE には 8 段の浅い FIFO が備わっています。
デシ リアライズされた 4 ビッ ト または 8 ビッ ト データは、 FIFO_WR_CLK ド メ インを使用してビッ ト スライスで生
成されたクロ ッ ク (FIFO_WR_CLK) で FIFO に書き込まれます。
FIFO は、デシ リ アライズされた 4 ビッ ト または 8 ビッ ト データを FIFO_WR_CLK の立ち上がりエッジで書き込みま
す。 また、 FPGA ロジッ ク側から一部 FIFO ステータス信号が取得された後に読み出されます。 このよ うに、 FIFO は
クロ ッ ク乗せ換えエレ メン ト と しての役割を担います。 FIFO の詳細は、 201 ページの 「FIFO の機能」 を参照してく
ださい。
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第 2 章: SelectIO インターフェイス ロジック リソース
RXTX_BITSLICE レシーバー機能
レシーバーのセッ トアップ
図 2-32 に示すよ うに、 レシーバーのセッ ト アップは、 FIFO にパラレル データを書き込む一連のデシ リ アライザー
レジスタに接続する入力遅延エレ メン ト と、 ク ロ ッ ク生成ロジッ クに分かれます。
入力遅延ラインは常に信号入力パスにあ り ます。 入力遅延が不要なと きは、 遅延値を 0 に設定してください。 デシ
リアライザー レジスタは、 1:2、 2:4、 および 4:8 の 3 つのステージに分割されます。 こ こから FIFO 入力が書き込ま
れます。 レジスタ ステージおよび FIFO 書き込み側に必要なすべてのクロ ッ クは、 ク ロ ッ ク生成ロジッ クで生成さ
れ、 BITSLICE_CONTROL 出力によって供給されます。 BITSLICE_CONTROL の BISC コン ト ローラーは、 データに
対するクロ ッ クの調整およびアライ メン ト用ク ロ ッ クを使用します。 これは、 「BITSLICE_CONTROL」 の 「ネイ
ティブ モードでのクロ ッキング」 で詳細に説明しています。
データ転送クロ ッ クを用いたデータ キャプチャを想定します。
• 転送クロ ッ クはニブルの BITSLICE_0 に接続する必要があ り ます。 これらは、 QBC または DBC と呼ばれる入力
です。
• 転送クロ ッ クは、 BITSLICE_0 を経由して BITSLICE_CONTROL に渡されます。
• BITSLICE_CONTROL 内のクロ ッ ク ジェネレーターは、 データ ビッ トのキャプチャ と FIFO への書き込みに必
要なクロ ッ クを生成します。
• BITSLICE_CONTROL には、 その PLL_CLK 入力に適用するマスター ク ロ ッ クまたは基準クロ ッ ク も必要です。
一般に、 低ジッターおよび高性能を実現するために、 このク ロ ッ クは I/O バンクの後ろの領域にある 2 つの PLL の
うち 1 つで生成されます。 PLL の CLKOUTPHY 出力は、 クロ ッ ク バッファーなしの BITSLICE_CONTROL の
PLL_CLK 入力へ接続する必要があ り ます。 ソース同期システムの場合、 そのクロ ッ クの周波数はキャプチャ データ
のビッ ト レートに相当します。
• データは、 受信した転送クロ ッ クを使用してデシ リ アライザーでキャプチャされ、 デシ リ アライズされたデー
タが FIFO に書き込まれます。
• FIFO へのデータ書き込みに使用したクロ ッ クは、 FIFO_WRCLK_OUT と して FIFO ロジッ クに供給されます。
各 RXTX_BITSLICE には FIFO_WRCLK_OUT ピンが備わっていますが、 その信号はニブルの BITSLICE_0 でし
か利用できません。
X-Ref Target - Figure 2-32
図 2-32: レシーバーのブロック図
Q[7:0]
1:2 2:4 4:8 FIFO
Clock generation
InputClock passed to BITSLICE_CONTROL
Delay Line
Master clock for delay
line tuning
FIFO_RD_EN
FIFO_RD_CLK
FIFO_WRCLK_OUT
Master clock from
BITSLICE_CONTROL
Loopback
X16330-072216
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第 2 章: SelectIO インターフェイス ロジック リソース
• FIFO_WRCLK_OUT は、 FPGA 内に設計されたロジッ クのクロ ッ ク と して、 あるいは FIFO の読み出しクロ ッ ク
と して PLL または MMCM の代わりに使用できます。 このために、 FIFO_WRCLK_OUT は BUFG ク ロ ッ ク バッ
ファーを経由して渡されます。
データは、 内部 FIFO 書き込みクロ ッ クの各立ち上がりエッジで FIFO に書き込まれ、 FPGA ロジッ クへの
FIFO_WRCLK_OUT と して反映されます。 FIFO 書き込みポインターは 0 から 7 まで実行し、 その後ループバッ クし
て FIFO に新しいデータが書き込まれます。
次に、 キャプチャ データ とデシ リ アライズされたデータを FIFO から読み出す条件を示します。
• FIFO からデータを読み出すには、 読み出しク ロ ッ ク (FIFO_RD_CLK) が必要です。 このクロ ッ クの周波数は
FIFO_WRCLK_OUT ク ロ ッ ク と同じ必要があ り、 位相は不明です (メ ソ同期)。 このため、 必要な場合または望
ましい場合は、 FIFO_WRCLK_OUT を FIFO_RD_CLK と して使用できます。
• FIFO からデータを読み出すための 2 つ目の条件は、 FIFO_RD_EN 入力が High であるこ とです。
注記: FIFO_RD_EN が Low に保持される と、 読み出しポインターは停止します。 書き込みクロ ッ クが継続
している と想定する と、 書き込みポインターはインク リ メン ト を続けるため、 通常は FIFO_WRCLK_OUT
の 8 ク ロ ッ ク サイ クルごとに FIFO_EMPTY が発生します。 ただし、 この 8 サイクル動作は保証されたもの
ではあ り ません。 FIFO_RD_EN 回路は、 FIFO_EMPTY の 初のディアサート を使用する必要があ り ます。
• FIFO 書き込みおよび読み出しポインターが同じ場合、 つま り書き込みと読み出しが FIFO 内の同じ位置にアク
セスする と、 FIFO_EMPTY パルスが生成されます。 このパルスは FIFO_RD_CLK と同期し、 RXTX_BITSLICE
の FIFO_EMPTY ピンにステータスが現れるまで FIFO_RD_CLK の 2 サイクル要します。
次に、 RXTX_BITSLICE の FIFO での有効な動作例を示します。
1. FIFO_RD_CLK を FIFO に適用します。
2. 反転してレジスタに格納された FIFO_EMPTY 信号 (FIFO_RD_CLK で操作) を使用します。
3. この出力を使用して、 FIFO_RD_EN 入力で FIFO を有効にします。
次の手法によ り、 初のデータが FIFO に書き込まれ、 そのデータが読み出された後に、 FIFO 読み出しポインター
によ り FIFO で _EMPTY ステータス信号が生成されるこ とはなくな り ます。
1. 開始時点で、 書き込みおよび読み出しポインターは 0 です。
2. FIFO_EMPTY ステータス信号は High で、 FIFO が空であるこ とを示します。
3. FIFO が無効のため、 読み出しポインターが停止します。
4. 初のデータが書き込まれる と、 非エンプティ状態になり ます。
5. 非エンプティ ステータスは、 読み出しクロ ッ クの 2 サイ クル後に、 アプリ ケーシ ョ ンで利用できます。 つま り、
書き込みは読み出し前に 2 ク ロ ッ ク サイ クル間実行されます。
6. FIFO_RD_CLK で動作する FIFO_EMPTY をレジスタを経由して使用し、 1 サイクル追加の FIFO_RD_CLK を必
要とする FIFO を有効にします。 これで、 書き込みは読み出し前に 3 ク ロ ッ ク サイクル間実行されます。
7. FIFO に対するデータの書き込みと読み出しが実行される限り、 FIFO_EMPTY でエンプティ ステータスが示さ
れるこ とはあ り ません。
次の 2 つのユース ケースが適用されます。
° FIFO_RD_EN はそのままにします。 これは FIFO_EMPTY 信号でのみ制御されます。
° アプリ ケーシ ョ ンで FIFO からのデータを無視する必要がある場合、 アプリ ケーシ ョ ンのキャプチャ レジ
スタを無効にしてください。
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第 2 章: SelectIO インターフェイス ロジック リソース
FIFO を再度有効にするには、 FIFO_EMPTY がパルスされる (Low-High-Low) まで待機して FIFO_RD_EN を適用しま
す。 これは、 手順 2 以降の一連の手順に従います。
必要な周波数の計算
例 1
• 1250Mb/s で動作するソース同期の DDR インターフェイス (データ と ク ロ ッ ク )。
° 転送クロ ッ クを受信するビッ ト スライスの場合、 RX_DATA_TYPE = DATA_AND_CLOCK
• 1250Mb/s で 625MHz の転送クロ ッ ク となる。
° このクロ ッ クを使用してデータ ビッ ト をキャプチャする。 連続するクロ ッ クを PLL ク ロ ッ ク入力と してオ
プシ ョ ンで使用できる。
• BITSLICE_CONTROL には、 受信信号のデータ レートに相当する PLL_CLK の 1 ク ロ ッ クが必要。
° PLL は 1250MHz ク ロ ッ クを BITSLICE_CONTROL に供給する必要がある。
• 8 ビッ トで使用されるレシーバーには式 2-4 に示す FIFO_RD_CLK が必要。
転送クロック/4 = 156.25MHz 式 2-4
• 4 ビッ トで使用されるレシーバーには式 2-5 に示す FIFO_RD_CLK が必要。
転送クロック/2 = 312.5MHz 式 2-5
例 2
• 1250Mb/s で動作する非同期インターフェイス (データ専用)。
° RX_DATA_TYPE = SERIAL
• PLL または MMCM がクロ ッ クを供給する必要がある。
• 1250Mb/s データをサンプリ ングするために、 625MHz の DDR ク ロ ッ クが必要。
° PLL/MMCM は 625MHz ク ロ ッ クを BITSLICE_CONTROL に供給する必要がある。
• 8 ビッ トで使用されるレシーバーには式 2-6 に示す FIFO_RD_CLK が必要。
DDR (PLL/MMCM) クロック/4 = 156.25MHz 式 2-6
• 4 ビッ トで使用されるレシーバーには式 2-7 に示す FIFO_RD_CLK が必要。
DDR (PLL/MMCM) クロック/2 = 312.5MHz 式 2-7
ネイテ ィブ入力遅延タイプの使用
FIXED モード
DELAY_TYPE 属性を FIXED に設定する と、 入力遅延ライン全体の固定遅延が選択され、 遅延値が DELAY_VALUE
および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定する と、 遅延ラインに読み
込まれる値は ps 単位になり ます。 DELAY_FORMAT を COUNT に設定する と、 遅延ラインに読み込まれる遅延値は
タップ数単位になり ます。
• DELAY_FORMAT を TIME に設定した場合、 電圧および温度に対してタ ップ数が自動で変更され、 遅延が要求
される時間 (ps) になるよ うに、 RXTX_BITSLICE.EN_VTC を High にする必要があ り ます。
• DELAY_FORMAT を COUNT に設定した場合、 RXTX_BITSLICE.EN_VTC を Low にする必要があ り ます。
COUNT モードでは、 遅延は電圧および温度に対して補正されません。
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VARIABLE モード
DELAY_TYPE 属性を VARIABLE に設定する と、 可変タ ップ遅延ラインが選択されます (表 2-13)。 VARIABLE モー
ドの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインク リ メン ト /デク リ メン ト します (INC/DEC
は 1 タ ップずつインク リ メン ト /デク リ メン トする )。 タ ップ遅延は、 CE = 1 および INC = 1 と設定してインク リ メン
ト を実行、 または CE = 1 および INC = 0 と設定してデク リ メン ト を実行します。 インク リ メン ト /デク リ メン ト動作
は、 UPDATE_MODE 属性によって変わり ます (図 2-33 参照)。 すべての自動調整機能を停止させるために、
RXTX_BITSLICE.EN_VTC ピンは遅延変更コマンドが実行されている間 Low を保持する必要があ り ます。
TIME モードを使用して遅延ラインをインク リ メン ト /デク リ メン トする場合は、 次のよ うにします。
1. RXTX_BITSLICE.EN_VTC ピンをディアサート (Low) します。
2. 10 ク ロ ッ ク サイクル以上待機します。
3. CE および INC ポート を使用して遅延ラインをインク リ メン ト /デク リ メン ト します。
4. 10 CLK サイ クル以上待機します。
5. RXTX_BITSLICE.EN_VTC ピンをアサート します。
COUNT モードでは、RXTX_BITSLICE.EN_VTC は常に Low になり ます。前述の TIME モードの手順 (手順 2 ~手順 4)
を使用してください。
表 2-20: RXTX_BITSLICE 制御ピン (DELAY_TYPE = VARIABLE の場合)
EN_VTC CLK LOAD CE INC タ ップの設定
1 1/0 X X X
サポート されない。 LOAD、 CE、 および INC
がアクティブである場合、 EN_VTC を Low に
する必要がある。
0 0 X X X 変更なし
0 1 0 0 X 変更なし
0 1 0 1 1 現在値 +1 タ ップ(1)
0 1 0 1 0 現在値 -1 タ ップ(1)
0 1 0 0 0 変更なし
注記:1. 値は、 UPDATE_MODE 属性によって変わり ます。 図 2-33 を参照してください。
X-Ref Target - Figure 2-33
図 2-33: VARIABLE モード、 UPDATE_MODE = ASYNC
X17477-072516
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図 2-33 についての注意事項を説明します。
• ク ロ ッ ク イベン ト 7 の立ち上がりエッジで、 CE および INC は共に High です。 CE 信号のみが 1 ク ロ ッ ク サイ
クル間 High になるのに対して INC 信号は 2 ク ロ ッ ク サイクル間 High となるため、 現在のタ ップは 1 つインク
リ メン ト されます。 UPDATE_MODE = ASYNC です。 新しい設定は Val_x+1 で表されます。
• ク ロ ッ ク イベン ト 13 の立ち上がりエッジで、 CE は High、 INC は Low で、 遅延ラインは 1 タ ップ デク リ メン
ト されます。 DATAOUT の位置は再び 初に読み込まれた値とな り ます。
• ク ロ ッ ク イベン ト 19 の立ち上がりエッジで、 CE および INC は共に High です。 CE 信号が 1 ク ロ ッ ク サイクル
間のみ High になるのに対して INC 信号は 2 ク ロ ッ ク サイクル間 High となるため、 現在のタ ップは 1 つインク
リ メン ト されます。 UPDATE_MODE = ASYNC です。 新しい設定は Val_x+1 で表されます。
VAR_LOAD モード
DELAY_TYPE 属性を VAR_LOAD に設定する と、 遅延ラインは、 CE 入力と INC 入力を使用して変更できます。 も し
くは、 CNTVALUEIN、 CNTVALUEOUT、 および LOAD ピンを使用して遅延ライン タ ップの選択を並行して読み込
むこ とができます。 COUNTVALUEIN/OUT バスで遅延ラインが動的に変更可能である間、 遅延ラインは CE 入力と
INC 入力によ り タ ップ単位で変更されます。 つま り、 遅延ラインのタ ップに対する CNTVALUEIN 入力に現れる値を
読み込む際、 ある遅延ライン タ ップ設定値から完全に異なる値に変更できます。
VAR_LOAD の手法は、 遅延ラインの COUNT と TIME の両モードでの使用に 適です。
どちらのモードでも、 タ ップ総数は CNTVALUEOUT バスから読み出し、 必要な場合 CNTVALUEIN バスまたは INC
ポート を介して変更できます。
注記:
• INC/CE 入力ピンを使用して遅延ラインをインク リ メン ト またはデク リ メン トする と きは、 VARIABLE モードの
説明を参照してください。
• 遅延ラインを変更する値を計算するための VAR_LOAD の手順は、 IDELAY および ODELAY で異なり ます。
• 遅延ラインを変更するための VAR_LOAD の手順は、 TIME および COUNT モードで異なり ます。
DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、 遅延ラインを変更する手順は次のとおりです
(図 2-21 参照)。
1. BITSLICE_CONTROL の DLY_RDY が High になったら、BITSLICE_CONTROL の EN_VTC を High にする必要が
あ り ます。
2. BITSLICE_CONTROL の VTC_RDY が High になったら、RXTX_BITSLICE の EN_VTC を Low にして遅延ライン
を変更します。
3. 10 ク ロ ッ ク サイクル以上待機します。
4. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
5. 遅延ラインの更新が必要かど うかを確認します。
6. 遅延ラインに書き込む新しい遅延値を計算します。
7. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
8. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
9. 読み込みを繰り返す場合は、 5 ク ロ ッ ク サイクル待機してから手順 7 に戻り ます。
10. 10 ク ロ ッ ク サイクル以上待機します。
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11. RXTX_BITSLICE.EN_VTC を再び High にします。
12. 手順 2 に戻って新たな遅延ラインの更新を実行します。
DELAY_TYPE が VAR_LOAD で、DELAY_FORMAT が COUNT の場合、遅延ラインを変更する手順は次のとおりです。
1. BITSLICE_CONTROL の DLY_RDY が High になる と、 RXTX_BITSLICE の EN_VTC は Low に保持されます。
2. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
3. 遅延ラインの更新が必要かど うかを確認します。
4. 遅延ラインに書き込む新しい遅延値を計算します。
5. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
6. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
7. 読み込みを繰り返す場合は、 5 ク ロ ッ ク サイクル待機してから手順 5 に戻り ます。
遅延ラインに書き込む新しい値を計算するには、 次を認識しておく必要があ り ます。
• 遅延ラインには 512 タ ップあ り、 これは少なく と も 1250ps に相当します。
• シングル タ ップの遅延範囲は、 UltraScale デバイスのデータシート [参照 2] で指定されています。
• FPGA が .bit ファ イルでコンフ ィギュレーシ ョ ンされ、 ニブルごとの BISC エンジンが動作するまで、 遅延ラ
インはキャ リブレーシ ョ ンされません。 このため、 FPGA におけるシングル タ ップの実際の遅延は不明です。
• TIME モード
° デザイン属性での初期 DELAY_VALUE は、 ps で指定します。
° 初期遅延設定は、 タ ップ数と して表される値を遅延ラインに書き込むこ とで変更できます。
• BISC プロセスは、 入力遅延ラインのタ ップを使用して、 レシーバーの 初のデータ キャプチャ フ リ ップフ
ロ ップに達する前にデータ と ク ロ ッ ク パス間の遅延差を解消します。 この遅延は Align_Delay と呼ばれます。
このプロセスによ り、 BISC はクロ ッ クをデータに揃えます。
• Align_Delay は 45 ~ 65 タ ップの範囲です。 平均は、 50 ~ 54 タ ップです。
• 入力遅延ラインにすべて 0 または報告された Align_Delay よ り も少ないタ ップ総数を書き込むと、 調整された
Align_Delay に影響がおよびます。
• 出力遅延ラインに Align_Delay はあ り ません。
• BISC プロセスは、 電圧や温度の変化に対応するために常にバッ クグランドで実行されています。
• COUNT モード
° デザイン属性での初期 DELAY_VALUE は、 タ ップで指定します。
° BISC の手順は使用されず、 実際のタ ップ遅延値は不明です。
° BISC が実行されないため、 遅延ラインに対して電圧および温度は補正されません。
° 遅延ラインは 512 タ ップ以上の遅延と して使用する必要があ り ます。
° 計測値および調整値はタップで計算する必要があ り ます。 次に例を示します。
- データ アイの計測値は 450 タ ップで表されます。
- 2 つのデータ アイ間のジッターは 31 タ ップで表されます。
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DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が COUNT の場合、 遅延ラインのタ ップの深さまたは総数のみ
が重要となるため (UltraScale デバイスの場合は 512)、 遅延値はベアメ タル モードで使用されます。
つま り、 これは、 COUNT モードを使用するデザインが考慮しなければならない唯一のパラ メーターという こ とにな
り ます。 計測されたデータ、 ク ロ ッ ク、 またはス ト ローブ アイの値は、 これが表す遅延ではなく タ ップ総数と して
表されます。 このため、 シングル タ ップと、 遅延ラインで提供されるユーザーが利用可能な全 512 タ ップの遅延を
計算する必要はあ り ません。
DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、 新しい遅延時間を遅延ラインに設定するには、
Align_Delay を計測して、 シングル タ ップ遅延を計算する必要があ り ます。 2 つの入力遅延ラインからシングル タ ッ
プの遅延値を計算します。
• シングルエンド入力を使用する場合、 入力バッファー (IBUF) を備えた各入力パッ ドの後ろには、 入力遅延ライ
ンとシ リ アル-パラレル変換エンジンを備えた RXTX_BITSLICE または RX_BITSLICE があるため (図 2-34)、 シ
ングル タ ップ遅延を計算するには 2 つの入力が必要です。
• 差動入力を使用する場合は、 シングル データ チャネル入力を利用してシングル タ ップ遅延を計算できます。
差動入力は 2 つのパッ ドを使用するため、 2 つの RXTX_BITSLICE をカバーします。通常の差動入力バッファー
(IBUFDS) を使用する と、 2 つのうち偶数の RXTX_BITSLICE が使用されます。 差動出力を用いる差動入力バッ
ファー (IBUFDS_DIFF_OUT) を使用する場合、 2 つの入力パッ ドがカバーする両方の RXTX_BITSLICE を使用で
きます。 これは、 シングル差動データ チャネルのシングル タ ップ値を計測するためのソ リ ューシ ョ ンです
(図 2-34)。
X-Ref Target - Figure 2-34
図 2-34: 2 つのシングルエンドまたは 1 つの差動 RX チャネル
BITSLICE
CONTROL
RXTX_BITSLICE_1
TX_BITSLICE
RX_BITSLICE
2 single-ended channels or
1 differential channel, each
using two RXTX_BITSLICEs
RXTX_BITSLICE = RX + TX BITSLICE
RXTX_BITSLICE_0
RXTX_BITSLICE_2
TX_BITSLICE_TRI
X16955-121818
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次の 2 つの IDELAYS 手順を使用して、 Align_Delay を計測し、 シングル タ ップ遅延を計算します。
1. HDL デザインでは、 偶数のビッ ト スライスの場合 DELAY_VALUE を 0 に設定します。
2. HDL デザインでは、 奇数のビッ ト スライスの場合 DELAY_VALUE を 0 ではない、 700ps などのよ り大きな値に
設定します。
3. デザインをダウンロード して FPGA 内で実行する場合、 両方の遅延ラインの CNTVALUEOUT を読み出し、 得ら
れたタ ップ総数を一連のレジスタに格納します。
4. 偶数ビッ ト スライスからのタ ップ値は Align_Value で、 奇数ビッ ト スライスからのタップ値は Total_Value と呼
ばれる遅延値の合計 (Align_Value と要求された値の和) です。
5. こ こでの要求された遅延値は 700ps で、 次の式 2-8 で表されます。
Total_Value – Align_Value = n タ ップ 式 2-8
6. シングル タ ップの遅延は、 次の式 2-9 で表されます。
奇数チャネル DELAY_VALUE/n タ ップ = シングル タ ップ 式 2-9
7. 式 2-10 に、 遅延ラインまたはタ ップで使用されるラインに書き込む新しい CNTVALUEIN 値を示します。
CNTVALUEIN = (必要な遅延/シングル タ ップ) + Align_Value 式 2-10
8. 遅延ラインの変更手順を使用して、 この新しい値を遅延ラインに書き込みます。
別の方法と して、 入力遅延および出力遅延を使用してシングル タ ップ遅延と Align_Delay を計算します。
1. HDL では、 入力遅延の DELAY_VALUE をある値に設定し、 遅延 (INPUT_DELAY_CNT) を記録します。
2. HDL では、 出力遅延の DELAY_VALUE をある値に設定し、 遅延 (OUTPUT_DELAY_CNT) を記録します。
3. ODELAY には Align_Delay が必要ないため、 各タップの遅延を即座に計算できます (式 2-11)。
DELAY_VALUE/OUTPUT_DELAY_CNT = シングル タ ップ [ps/タ ップ] 式 2-11
4. Align_Delay に必要なタ ップ数を式 2-12 に示します。
INPUT_DELAY_CNT – OUTPUT_DELAY_CNT = Align_Delay [タ ップ数] 式 2-12
5. CNTVALUEIN を必要に応じて設定できます (式 2-13)。
CNTVALUEIN = (必要な遅延/シングル タ ップ) + Align_Delay 式 2-13
ヒン ト : IBUFDS_DIFF_OUT を使用する場合、 両方の RXTX_BITSLICE または両方の RX_BITSLICE を用いてデータ
をキャプチャできます。 偶数スライスが差動データ チャネルの P 側をキャプチャし、 奇数スライスが N 側をキャプ
チャします。 FPGA ロジッ ク内の N 側のデータを使用するには、 ビッ ト スライスのデータ出力を反転します。
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FIFO の機能
FIFO は、 FIFO_RD_CLK、 FIFO_RD_EN、 FIFO_EMPTY、 および FIFO_WRCLK_OUT 信号によって制御されます。
FIFO からのデータは Q[7:0] ピンから利用できます。 FIFO のビヘイビアーを制御する属性は、 RX_DATA_WIDTH お
よび FIFO_SYNC_MODE です。 これらは、 表 2-22 および表 2-23 で説明します。
RX_DATA_WIDTH は、 レシーバー全体で使用される属性です。 4 に設定する と、 FIFO はデータ出力を Q[3:0] ピンで
渡し、 レシーバーのシ リ アル入力からの信号が Q5 ピンで利用できます。 RX_DATA_WIDTH を 8 に設定する と、
FIFO は 8 ビッ ト データを渡し、 シ リ アル データ出力は利用できません。 この Q5 シ リ アル データは RX_BITSLICE
および RXTX_BITSLICE でのみサポート されます。 ISERDES はサポート されません。
FIFO_SYNC_MODE を FALSE に設定して、 FIFO をクロ ッ ク乗せ換えエレ メン ト と して使用します。 このモードによ
り、 インターフェイス ク ロ ッ ク ド メ インからキャプチャしたデータをインターコネク ト ロジッ クのクロ ッ ク ド メ
インへクロスオーバーできます。 FIFO 全体の一般的なレイテンシは、 2 ク ロ ッ ク サイクル (さ らに 1 ク ロ ッ クの
FIFO イネーブル サイクルをカウン ト した場合は 3 ク ロ ッ ク サイクル) に相当しますが、 デザインによっては 8 読み
出しクロ ッ ク サイ クルにもな り ます。 表 2-21 に、 FIFO のクロ ッ ク と制御入力のビヘイビアーを示します。
表 2-21: FIFO のクロックと制御入力のビヘイビアー
クロックまたは制御入力 ビヘイビアー
FIFO_WRCLK_OUT
このクロッ クは、 FIFO の読み出しクロッ ク と して使用できます。 データをキャプチャ
するためのクロッ クは、 BITSLICE_CONTROL および RXTX_BITSLICE プリ ミティブ内
部で生成されます。 これらの内部生成されたクロッ クのうち 1 つが、 分周サンプル ク
ロ ッ クであ り、 FIFO へデータを書き込むために使用するクロ ッ ク (FIFO_WR_CLK と呼
ばれる) です。 このクロ ッ クのコピーが、 ビッ ト スライスの FIFO_WRCLK_OUT 出力と
して提供されます。 各ビッ ト スライスには FIFO_WRCLK_OUT 出力ピンがあり ますが、
ニブル位置 0 のビッ ト スライスのみがこのクロ ッ クを配線および使用できます。
FIFO_RD_CLK
これは、 データを FIFO から読み出すために使用する信号です。 この周波数は
FIFO_WR_CLK と同じ必要があり ますが、 FIFO_WRCLK_OUT クロ ッ ク との間に位相関
係は必要あり ません。 FIFO 読み出しクロッ クは、 同じニブル、 バイ ト、 または I/O バン
ク内の BITSLICE_0 の FIFO_WRCLK_OUT によって、 あるいは PLL または MMCM が生
成したクロッ クによって供給できます。 このクロッ クは、 FPGA 内の通常のクロッ ク
ネッ ト全体で配線され、 クロ ッ ク バッファー (BUFG、 BUFGCE など) を必要と します。
FIFO_RD_EN
このピンは、 FIFO の読み出しを有効にするために High に接続される必要があ り ます。
この入力ピンが Low に接続されている場合、 FIFO 出力は FIFO_RD_CLK の 8 サイクル
ごとに新しいデータを示します。 これは、 書き込みポインターはレシーバー内の書き
込み動作のたびに前進しますが、 FIFO_RD_EN によって FIFO の読み出しポインターは
ロ ッ ク されるためです。 書き込みポインターが 8 番目のポインター位置に到達する と、
0 にループバッ クして継続します。 読み出しポインターがロ ッ ク されるため、 新しい
データがビッ ト スライスの出力ピンに現れます。 エンプティ条件が検出され、
FIFO_EMPTY ステータスが生成されます。
FIFO_EMPTY
FIFO が空になる と、 この出力が High になり ます。 FIFO にデータが書き込まれ、 書き
込みと読み出しポイン トが FIFO 内の同じ位置にアクセスする場合、 エンプティ条件が
検出されて FIFO_EMPTY ピンで示されます。FIFO エンプティ条件は FIFO_RD_CLK に
同期するため、 FIFO_EMPTY ピンがステート を変更するまで FIFO_RD_CLK の 2 サイ
クル要します。 このメカニズムによ り、 通常動作では書き込みポインターが常に読み
出しポインターの前に動作するよ うになり ます。
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表 2-21 で説明したビヘイビアーを、 図 2-35 に示します。
FIFO を使用して、 データを複数のレシーバーの Q ピンで揃えます。 I/O バンク内で FIFO_WRCLK_OUT を
FIFO_RD_CLK と して使用する場合、 次に従います。
• ク ロ ッ クを受信するビッ ト スライスから も離れた使用ビッ ト スライスの反転 FIFO_EMPTY 信号を利用しま
す。 結果、 使用ビッ ト スライスのすべての入力に対して FIFO_WRCLK_OUT がフ リ ップフロ ップを介して生成
されます。
注記: 「 も離れた」 とは、 ク ロ ッ ク バッ クボーンの端にあるビッ ト スライスを指します。 図 2-36 に示すよ う
に、 ク ロ ッ クは byte_2 の下位ニブルに到達し、 インターバイ トおよびインターニブルのバッ クボーンを経由し
て byte_0 の上位ニブルへ渡されます。
• ク ロ ッ ク レートが高い場合、 タイ ミ ングを満たすこ とが難し くなるこ とがあ り ます。 パイプラインを追加して、
この問題を解決します。
複数のクロ ッ ク /ス ト ローブが存在する場合は次のよ うにします。
• すべての使用ビッ ト スライスの FIFO_EMPTY 信号をフ リ ップフロ ップを介してすべての使用ビッ ト スライス
の FIFO_RD_EN の入力と して処理する NOR ゲート を使用します。
• NOR ゲートは、 後の FIFO_EMPTY 信号が Low に遷移するまで待機し、 その後フ リ ップフロ ップを介して
FIFO_RD_EN を ト リガーします (図 2-36 参照)。
X-Ref Target - Figure 2-35
図 2-35: レシーバー FIFO の回路図
FIFO_WR_CLK
Q[7:0]
Write Pointer
Read Pointer
0 7
0 7
FIFO_RD_CLK
FIFO_RD_EN
Write Pointer = Read Pointer FIFO_EMPTY
DATA from
Deserializer
FIFO_WRCLK_OUT
X16332-030916
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注記:
• スタティ ッ ク タイ ミ ング解析を実行する場合、 FIFO_WRCLK_OUT の使用時は生成されたクロ ッ クをタイ ミ ン
グ制約の一部と して指定する必要があ り ます。 例と して、 DATA_WIDTH = 4 (RX_BITSLICE) で、 rx_clk_in とい
うポートのサンプル ク ロ ッ クが 500MHz の場合を想定します。 さ らに、 属性 DATA_TYPE =
DATA_AND_CLOCK (RX_BITSLICE) および SERIAL_MODE = FALSE (BITSLICE_CONTROL) を用いる、
rx_clock_bitslice_inst インスタンス (ニブル位置 0) を想定します。
次のサンプル XDC は、 FIFO_WRCLK_OUT ピンに必要なクロ ッ クを生成します。
create_clock -name rx_clk -period 2.000 -waveform {0.000 1.000} [get_ports rx_clk_in] create_generated_clock -divide_by 2 -source [get_ports rx_clk_in] -name fifo_wrclk rx_clock_bitslice_inst/FIFO_WRCLK_OUT
• BITSLICE_CONTROL の VTC_RDY が High になった後にアプリ ケーシ ョ ン ロジッ クを FPGA で有効にするのが
実践的に優れています。 VTC_RDY 信号は、 I/O インターフェイスが初期化、 起動および実行されているこ とを
示すものです。
• FIFO_WRCLK_OUT ク ロ ッ クは、 BUFG ク ロ ッ ク バッファーを使用する必要があ り ます。 HDL では、
FIFO_WRCLK_OUT ク ロ ッ クを FIFO_RD_CLK へ直接接続できますが、 Vivado ツールでは BUFG ク ロ ッ ク バッ
ファーが自動的に挿入されます。
• すべての RX ビッ ト スライスを同期させるには、 RX VTC_RDY 信号がアサート されるまで rx_clk_in
(FIFO_RD_CLK) [(上記例では rx_clk_in)] RXCLK を停止する必要があ り ます。
• RX のリセッ ト終了時にユーザーが TX を制御できる場合は、 RX VTC_RDY 信号がアサート されるまで RX 部へ
の CLK の供給を停止してください。
• ユーザーが TX 部を制御できない場合は、 必要なと きにすべてのチャネルが確実にアラインされるよ うに、
bitslip モジュールを RX 側に実装する必要があ り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
注記 1: シングル ク ロ ッ クまたはシングル ス ト ローブを使用する場合、 も離れたと ころにあるビッ ト スライスのフ
リ ップフロ ップへの FIFO_EMPTY パスにあるインバーターを NOR ゲートの代わりに使用します。
注記 2: 複数クロ ッ クまたは複数ス ト ローブを使用する場合、 フ リ ップフロ ップへのパスにあるすべての使用ビッ ト
スライスの FIFO_EMPTY 信号を集めて処理する NOR ゲート を使用します。
X-Ref Target - Figure 2-36
図 2-36: ビッ ト スライス出力シンクロナイザーとしての FIFO (複数のクロックまたはストローブ)
Clock from PLL.CLKOUT0/1
Or
FIFO_WRCLK_OUT
Q[7:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTYRXTX_BITSLICE_0
Byte Group 2
Lower Nibble
Q[7:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTY
RXTX_BITSLICE
Q[7:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTYRXTX_BITSLICE_0
Byte Group 0
Upper Nibble
I/O B
ank
Clock
Input
Clock to PLL.CLKIN
Q[7:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTY
RXTX_BITSLICE
DQ
CLR
CE
C
INIT = ‘0’
FDCE
BUFG
FIFO_WRCLK_OUT
NOR or
inverter
Read
notes 1, 2
X16333-121718
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-37 と図 2-38 に示すよ うに、 FIFO のレイテンシは FIFO_RD_CLK によって異なり ます。 FIFO_RD_CLK に対して
書き込みポインターが早く更新された方が FIFO のレイテンシは短くな り ます。
X-Ref Target - Figure 2-37
図 2-37: RX_BITSLICE FIFO のレイテンシ (DATA_WIDTH = 8)
X19087-121718
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第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-38
図 2-38: RX_BITSLICE FIFO のレイテンシ (DATA_WIDTH = 4)
X19086-121718
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第 2 章: SelectIO インターフェイス ロジック リソース
RXTX_BITSLICE ト ランスミ ッ ター機能
ト ランスミ ッ ターのセッ トアップ
RXTX_BITSLICE のト ランス ミ ッ ターには、 8 ビッ トの入力パラレル レジスタがあ り ます。 4 ビッ ト モードでは、
ビッ ト [3:0] のみを使用してロジッ クからのデータを格納します。 パラレル データのキャプチャ、 および
RXTX_BITSLICE のレジスタに対するクロ ッキングは内部生成されたクロ ッ クで実行されます。 これらのクロ ッ ク
を生成するために、 PLL が生成した高速マスター ク ロ ッ ク (PLL_CLK) が RXTX_BITSLICE のト ランス ミ ッ ター側で
使用されます。 BITSLICE_CONTROL プリ ミ ティブについて説明した 「ネイティブ モードのブリ ングアップおよび
リセッ ト 」 の手順に従ってください。
8 ビッ ト入力レジスタは、 4 ビッ ト値、 それから 2 ビッ ト値へとマルチプレクスします。 このよ うな 2 ビッ トのデー
タはマルチプレクサーを通過し、 出力遅延ラインに入り ます。 出力遅延ラインは IOB の出力バッファーに接続され
ます (図 2-39)。
RXTX_BITSLICE にはループバッ ク属性があ り、 遅延ラインの出力にある ト ランス ミ ッ ターの出力をその入力にあ
るレシーバーへループバッ クできます。
注記: これは、 アプ リ ケーシ ョ ンのデバッグや制御に非常に有効なオプシ ョ ンです。
2 つのト ライステート機能がト ランス ミ ッ ターを通過しています (図 2-39)。 選択した ト ライステート機能が ト ランス
ミ ッ ターで TBYTE_CTL 属性によって設定されます。
• ト ランス ミ ッ ターは、 BITSLICE_CONTROL の PLL_CLK 入力に供給される高速クロ ッ クで動作します。
BITSLICE_CONTROL プリ ミ ティブでは、 ク ロ ッ ク ジェネレーターによ り ト ランス ミ ッ ターのクロ ッ クがすべ
て確実に生成されます。
• PLL_CLK は、 同じ クロ ッ ク領域にある I/O バンクの後ろに位置する 2 つの PLL のうち 1 つによって生成される
のが 善です。 「BITSLICE_CONTROL」 セクシ ョ ンの 「ネイティブ モードのブリ ングアップおよびリセッ ト 」
セクシ ョ ンに従う と、 FPGA インターコネク ト と内部 RXTX_BITSLICE ク ロ ッ クが調整されます。
• RXTX_BITSLICE の D 入力に現れるデータは、 ビッ ト スライスでキャプチャされ、 BITSLICE_CONTROL で生
成されたクロ ッ クによってビッ ト スライス出力にシ リ アライズされます。
• 8 ビッ ト または 4 ビッ ト幅のこのデータは、 適用した BITSLICE_CONTROL の PLL ク ロ ッ クのレートでシ リ ア
ライズおよび送信されます。
X-Ref Target - Figure 2-39
図 2-39: RXTX_BITSLICE ト ランスミ ッ ターのブロック図
D[7:0]
2:1 4:2 8:4
Clock generation
OutputDelay Line
Master clock from
BITSLICE_CONTROL
Loopback
Master
Clock
T
TBYTE_IN3-state
X16348-030916
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第 2 章: SelectIO インターフェイス ロジック リソース
• RXTX_BITSLICE または TX_BITSLICE のト ランス ミ ッ ター部は一般にデータ ビッ トのシ リ アル送信に使用され
ますが、 ビッ ト スライスの D 入力がスタティ ッ クなレベルになれば、 考えられるあらゆる信号フォーマッ ト を
生成および送信に使用できます。 D[7:0] または D[3:0] 入力が 10101010 または 1010 になる と、 50/50 ク ロ ッ ク
パターンが生成されます。
• 各ト ランス ミ ッ ターの OUTPUT_PHASE_90 属性は、 位相が一致したデータ と ク ロ ッ クの生成または 90° 位相が
ずれたデータやクロ ッ クのセッ ト アップに役立ちます。
ト ランス ミ ッ ター全体のレイテンシ
• OUTPUT_PHASE_90 = FALSE に設定した場合の、 8 パラレル ビッ トの読み込みから 初のシ リ アル出力ビッ ト
までのレイテンシを次の数式に示します。 式 2-14 は 8 ビッ トの場合です (図 2-40)。
T + (13/16)T = レイテンシ 式 2-14
T はパラレル読み込みまたはインターコネク ト ロジッ ク ク ロ ッ クの周期です。 式 2-15 は 4 ビッ トの場合です
(図 2-41)。
T + (5/8)T = レイテンシ 式 2-15
• OUTPUT_PHASE_90 = TRUE に設定した場合の、 8 パラレル ビッ トの読み込みから 初のシ リ アル出力ビッ ト
までのレイテンシを次の数式に示します。 式 2-16 は 8 ビッ トの場合です (図 2-40)。
T + (14/16)T = レイテンシ 式 2-16
T はパラレル読み込みまたはインターコネク ト ロジッ ク ク ロ ッ クの周期です。 式 2-17 は 4 ビッ トの場合です
(図 2-41)。
1T + (6/8)T = レイテンシ 式 2-17
T はパラレル読み込みまたは FPGA ロジッ ク ク ロ ッ クの周期です。
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第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-40
図 2-40: TX_BITSLICE のレイテンシ (DATA_WIDTH = 8)
X19085-121718
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第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE の場合、 ファブリ ッ ク ク ロ ッ クは TX_BITSLICE に直接接続しません。 PLL と BITSLICE_CONTROL
で分周クロ ッ クを生成します。 DATA_WIDTH=4 の場合、 分周クロ ッ クは反転します。 ク ロ ッ クおよびデータの送信
は同様の動作となるため、 同じクロ ッキング規則に従う必要があ り ます。
° ク ロ ッ ク送信は、 ニブル内のどの RXTX_BITSLICE からでも実行できます。
° 生成されたクロ ッ クは、 ト ランス ミ ッ ターの D[7:0] ピンに適用されたパターンによって異なり ます。
° たとえば、 01010101 が適用された場合、 RXTX_BITSLICE の PLL_CLK の半分の周波数で動作する 50/50
ク ロ ッ クが生成されます。
• 1250Mb/s の出力データ レートが必要であ り、 ク ロ ッ ク生成も必要である と想定します。
° 1250Mb/s には、 BITSLICE_CONTROL の PLL_CLK に接続される、 PLL が生成する 1250MHz の高速クロ ッ
クが必要です。
X-Ref Target - Figure 2-41
図 2-41: TX_BITSLICE のレイテンシ (DATA_WIDTH = 4)
X20090-112117
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ネイテ ィブ出力遅延タイプの使用
FIXED モード
DELAY_TYPE 属性を FIXED に設定する と、 出力遅延ライン全体の固定遅延が選択され、 遅延値が DELAY_VALUE
および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定する と、 遅延ラインに読み
込まれる値は ps 単位になり ます。 DELAY_FORMAT を COUNT に設定する と、 遅延ラインに読み込まれる遅延値は
タップ数単位になり ます。
• DELAY_FORMAT を TIME に設定した場合、 電圧および温度に対してタ ップ数が自動で変更され、 遅延が要求
される時間 (ps) になるよ うに、 RXTX_BITSLICE.EN_VTC を High にする必要があ り ます。
• DELAY_FORMAT を COUNT に設定した場合、 COUNT モードで RXTX_BITSLICE.EN_VTC を Low にする必要
があ り ます。 そ うする と、 遅延は電圧および温度に対して補正されません。
VARIABLE モード
DELAY_TYPE 属性を VARIABLE に設定する と、 可変タ ップ遅延ラインが選択されます (167 ページの表 2-13)。
VARIABLE モードの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインク リ メン ト /デク リ メン ト
します (INC/DEC は 1 タ ップずつインク リ メン ト /デク リ メン トする )。 タ ップ遅延は、 CE = 1 および INC = 1 と設定
してインク リ メン ト を実行、 または CE = 1 および INC = 0 と設定してデク リ メン ト を実行します。 インク リ メン ト /
デク リ メン ト動作は、 UPDATE_MODE 属性によって変わり ます (図 2-42 参照)。
すべての自動調整機能を停止させるために、 RXTX_BITSLICE.EN_VTC ピンは遅延変更コマンドが実行されている
間 Low を保持する必要があ り ます。
注記: 各ビッ ト スライスの入力遅延と出力遅延は、 同じ遅延比レジスタ (表 2-52 参照) を使用します。 このレジスタ
は、 基準クロ ッ ク周波数に基づいて入力遅延を正し くキャ リブレーシ ョ ンするためのものです。 適な出力遅延の
キャ リブレーシ ョ ン精度を得るには、 出力遅延と入力遅延を同じにする必要があ り ます。
TIME モードを使用して遅延ラインをインク リ メン ト /デク リ メン トする場合は、 次のよ うにします。
1. RXTX_BITSLICE.EN_VTC ピンをディアサート (Low) します。
2. 10 ク ロ ッ ク サイクル以上待機します。
3. CE および INC ポート を使用して遅延ラインをインク リ メン ト /デク リ メン ト します。
4. 10 ク ロ ッ ク サイクル以上待機します。
5. RXTX_BITSLICE.EN_VTC ピンをアサート します。
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第 2 章: SelectIO インターフェイス ロジック リソース
COUNT モードで遅延ラインを使用する場合、 RXTX_BITSLICE.EN_VTC ポートは常に Low になり ます。 このセク
シ ョ ンの VARIABLE モードの手順 (手順 2 ~手順 4) を使用してください。
VAR_LOAD モード
DELAY_TYPE 属性を VAR_LOAD に設定する と、 CE 入力と INC 入力を使用して遅延ラインを変更するか、 または
CNTVALUEIN、 CNTVALUEOUT、 および LOAD ピンを使用して遅延ライン タ ップの選択を並行して読み込むこ と
ができます。 これらの入力を使用して、 遅延ラインは、 一度に 1 タ ップ~ 8 タ ップに変更できます。
VAR_LOAD の手法は、 遅延ラインの COUNT と TIME の両モードでの使用に 適です。
どちらのモードでも、 タ ップ総数は CNTVALUEOUT バスから読み出し、 必要な場合 CNTVALUEIN バスまたは CE
および INC ポート を介して変更できます。
注記: 遅延ラインを変更する値を計算するための手順は、 入力遅延ラインと出力遅延ラインで異なり ます。 遅延ライ
ンを変更する値を計算するための手順は、 TIME および COUNT モードで異なり ます。
X-Ref Target - Figure 2-42
図 2-42: VARIABLE モード、 UPDATE_MODE = ASYNC
X19088-121018
X-Ref Target - Figure 2-43
図 2-43: VAR_LOAD モード、 UPDATE_MODE = ASYNC
X17479-072516
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DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME/COUNT の場合、遅延ラインを変更する手順は次のとお
りです (図 2-21)。
1. BITSLICE_CONTROL の DLY_RDY が High になったら、BITSLICE_CONTROL の EN_VTC を High にする必要が
あ り ます。
2. BITSLICE_CONTROL の VTC_RDY が High になったら、RXTX_BITSLICE の EN_VTC を Low にして遅延ライン
を変更します。
3. 10 ク ロ ッ ク サイクル以上待機します。
4. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。
5. 遅延ラインの更新が必要かど うかを確認します。
6. 遅延ラインに書き込む新しい遅延値を計算します。
a. グ リ ッチなしで切り替えるには、 現在のタ ップ位置 (Org_Val) を 8 タ ップずつインク リ メン ト /デク リ メン ト
します。 8 タ ップよ り多く インク リ メン ト /デク リ メン トする と、 遅延ラインのジャンプによってデータに
グ リ ッチが発生するこ とがあ り ます。
注記: 後の受け渡しの場合、 8 未満のタップが必要になるこ とがあ り ます。
b. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。
c. 1 ク ロ ッ ク サイクル待機して、 LOAD を 1 ク ロ ッ ク サイクル間 High にパルスします。
d. 新しい遅延ライン値 (New_Val) に達したかど うかを確認します。
- 達していない場合は、 手順 a から続けます。
- 達している場合は、 手順 7 から続けます。
または
a. New_Val と Org_Val 間の差 (Dif_Val) およびインク リ メン ト /デク リ メン ト値を計算します。
b. INC 入力を High または Low にして遅延ラインをインク リ メン ト /デク リ メン ト します。
c. CE ピンを ト グルしてインク リ メン ト /デク リ メン ト を実行します。
d. Dif_Val をデク リ メン ト して 0 かど うかを確認します。
- 達していない場合は、 手順 a から続けます。
- 達している場合は、 手順 7 から続けます。
7. 10 ク ロ ッ ク サイクル以上待機します。
8. RXTX_BITSLICE.EN_VTC を再び High にします。
9. 手順 2 に戻って新たな遅延ラインの更新を実行します。
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RXTX_BITSLICE のポート
図 2-44 に RXTX_BITSLICE プリ ミ ティブを示します。 この図では、 黒は入力、 灰色は出力を表わしています。
表 2-22 に RXTX_BITSLICE のポート を示します。
X-Ref Target - Figure 2-44
図 2-44: RXTX_BITSLICE プリ ミテ ィブ
RXTX_BITSLICE
Q[7:0]
RX_RST
RX_BIT_CTRL_OUT[39:0]
DATAIN
RX_BIT_CTRL_IN[39:0]
TX_BIT_CTRL_OUT[39:0]
TX_BIT_CTRL_IN[39:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTY
FIFO_WRCLK_OUT
RX_CNTVALUEOUT[8:0]
RX_CE
RX_RST_DLY
RX_CNTVALUEIN[8:0]
RX_LOAD
RX_INC
RX_CLK
RX_EN_VTC
TX_CNTVALUEOUT[8:0]
TX_CE
TX_RST_DLY
TX_CNTVALUEIN[8:0]
TX_LOAD
TX_INC
TX_CLK
TX_EN_VTC
O
D[7:0]
T
TBYTE_IN
T_OUT
TX_RST
X16036-081516
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表 2-22 に RXTX_BITSLICE のポート を示します。
表 2-22: RXTX_BITSLICE のポート
ポート 機能(1) I/O 同期クロック ド メイン 説明
DATAINI/O
RX入力 非同期
これは、 IOB からの入力信号です。 単一出
力を持つ差動入力バッファー (たとえば、
IBUFDS) を使用する場合、 差動ペアの
P 側に隣接する RX_BITSLICE が使用され
ます。 相補出力を備える差動入力バッ
ファー (たとえば、 IBUFDS_DIFF_OUT) を
使用する場合、 P 入力および N 入力両方に
隣接する RX_BITSLICE が使用されます。
IOB からは、 データ信号、 クロ ッ ク信号、
またはス ト ローブを入力するこ とができ、
それらの信号のタイプは、 RX_BITSLICE
の DATA_TYPE 属性で選択します。
ク ロ ッ ク と して、 またはクロ ッ ク とデー
タの両方と して設定した場合、 データを
キャプチャする目的でほかの
RX_BITSLICE へ供給するクロ ッ クを生成
するために、 DATAIN は
BITSLICE_CONTROL を介してほかの
RX_BITSLICE のクロ ッ クに転送される入
力ス ト ローブ/ク ロ ッ クにな り ます。 この
ス ト ローブ/ク ロ ッ クのビッ ト スライス
は、 QBC または DBC IOB サイ ト (ニブル
内のビッ ト スライス位置 0 に必ず配置さ
れる ) に配置する必要があ り ます。 詳細
は、 「BITSLICE_CONTROL」 セクシ ョ ン
の 296 ページの 「ネイティブ モードでの
クロ ッキング」 を参照してください。
IOB からの入力信号がデータのみである場
合、 ニブル内の任意のビッ ト スライス位
置に配置できます。
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Q[7:0]RX
FPGA出力 FIFO_RD_CLK
RX FIFO からのデシ リ アライズされた (パ
ラレル) 出力データはインターコネク ト ロ
ジッ クへ出力されます。
DATA_WIDTH = 4 の場合、Q[3:0] はキャプ
チャされたデータを出力します。 Q[7:4] は
未接続のままにでき、 Q5 では DATAIN に
到達するシ リ アル データ ス ト リームを表
します。
注記: BITSLICE 0 および 6 (上位ニブルの BITSLICE 0) では、 DATAIN から Q5 までのルー
ト スルーは DLY_RDY がアサート された後にの
み使用可能です。
DATA_WIDTH= 8 の場合、 Q[7:0] はキャプ
チャされたシ リ アル データの 8 ビッ ト を
表し、 DATAIN から Q5 へのルート スルー
は利用できません。
RX_RSTRX
FPGA入力 非同期
受信側 (RX_BITSLICE) ロジッ ク、 非同期
アサート、 および同期ディアサート を リ
セッ ト します。 アクティブ High です。
Q は 0 にリセッ ト され、 RST はアサート さ
れます。
詳細は、 「ネイティブ モードのブリ ング
アップおよびリセッ ト 」 を参照してくだ
さい。
RX_CLKRX
FPGA入力 非同期
RX_LOAD、 RX_CE および RX_INC の制
御に使用される遅延ライン ク ロ ッ クです。
レシーバー ロジッ ク内にある遅延ライン
エレ メン トへの制御入力はすべて、 ク
ロ ッ ク入力 (RX_CLK) に同期します。
遅延を VARIABLE または VAR_LOAD に
設定した場合、 クロ ッ クは必ずこのポー
トに接続してください。 RX_CLK はロー
カル反転可能で、 グローバル ク ロ ッ ク
バッファーから供給する必要があ り ます。
RX_CERX
FPGA入力 RX_CLK
遅延ライン レジスタ ロ ッ ク用のクロ ッ ク
イネーブル信号です。
RX_RST_DLYRX
FPGA入力
非同期
(RX_CLK に同期して
ディアサート される )
レシーバー ロジッ ク内の遅延ライン コン
ポーネン ト用のリセッ ト ポートです。
内部遅延ラインを RX_DELAY_VALUE で
指定した値にリセッ ト します。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
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RX_INCRX
FPGA入力 RX_CLK
インク リ メン ト /デク リ メン ト機能は、 イ
ネーブル信号 (RX_CE) で制御されます。
このインターフェイスは、 遅延ラインが
VARIABLE モードまたは VAR_LOAD モー
ドの場合にのみ使用できます。 CE が High
を維持している間、 遅延ラインは 1 ク ロ ッ
ク (RX_CLK) サイクルごとに 1 タ ップずつ
インク リ メン ト またはデク リ メン ト され
ます。 RX_INC のステートによ り、 遅延ラ
インがインク リ メン ト またはデク リ メン
ト されるかを決定します。 RX_INC = 1 の
場合インク リ メン ト し、 RX_INC = 0 の場
合はデク リ メン ト し、 共にクロ ッ ク
(RX_CLK) に同期して実行されます。
RX_CE が Low の場合、 RX_INC のステー
トに関係なく遅延ライン全体の遅延は変
化しません。
遅延ラインのプログラム可能な遅延タッ
プはラ ップアラウンド します。 つま り、
遅延タ ップの 後 (RX_CNTVALUEOUT =
511) に到達する と、 次のインク リ メン ト
機能はタ ップ 0 に戻り ます。 デク リ メン ト
機能についても同様で、 タ ップ 0 に到達す
る と タ ップ 511 に戻り ます。
RX_LOADRX
FPGA入力 RX_CLK
VAR_LOAD モードおよび
RX_UPDATE_MODE = ASYNC の場合、 遅
延ライン ロード ポートの RX_LOAD は、
RX_CNTVALUEIN で設定した値を遅延ラ
インに読み込みます。
RX_CNTVALUEIN[8:0] に現れる値が新し
いタ ップ値となり ます。 RX_LOAD は入力
クロ ッ ク信号 (RX_CLK) に同期したアク
ティブ High の信号です。 新しい値を
RX_CNTVALUEIN バスに適用してから
LOAD 信号を適用するまで少なく と も
RX_CLK の 1 ク ロ ッ ク サイ クル間待機し
てください。 RX_LOAD 動作の間、
RX_CE を Low に保つ必要があ り ます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
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RX_EN_VTCRX
FPGA入力 非同期
電圧、 温度、 プロセスによる変動のキャ
リブレーシ ョ ン/補正を有効にします。
High: BITSLICE_CONTROL が VT に対し
て遅延を一定に保つこ とができるよ うに
する。 VT の補正を有効にする間
BITSLICE_CONTROL の EN_VTC は High
の必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期 BISC
(ビルト イン セルフ キャ リブレーシ ョ ン)
の間、 RX_EN_VTC 信号を High にする必
要があ り ます。
COUNT モードを使用する場合、
RX_EN_VTC 信号を Low にする必要があ
り ます。
ビッ ト スライスがニブル内で TIME およ
び COUNT の両モードで用られる場合、
TIME モードで使用するビッ ト スライスに
対して RX_EN_VTC を High にし、COUNT
モードで使用するビッ ト スライスに対し
ては Low にする必要があ り ます。
RX_CNTVALUEIN[8:0]RX
FPGA入力 RX_CLK
RX_CNTVALUEIN バスは、 読み込み可能
なタ ップ値を動的に変更する場合に使用
します。 RX_CNTVALUEIN の 9 ビッ ト値
は必要なタ ップ数です。 新しい
RX_CNTVALUEIN 値は、 RX_EN_VTC が
Low の場合にのみ適用する必要があ り ま
す。RX_LOAD がパルスされるまで新しい
RX_CNTVALUIN 値を 1 ク ロ ッ ク サイクル
間適用します。
新しい値は、 LOAD 信号が適用される 1 ク
ロ ッ ク サイ クル前に適用するのが 適で
す。 遅延ラインは、 一度に 1 タ ップ~
8 タ ップに変更できます。
RX_CNTVALUEOUT[8:0]RX
FPGA出力 RX_CLK
RX_CNTVALUEOUT ピンは、 現在のタ ッ
プ値をレポートするために使用され、 現
在の遅延に含まれるタ ップ総数を読み出
します。 RX_CNTVALUEOUT は、
RX_EN_VTC が Low の場合にのみサンプ
リ ングする必要があ り ます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
FIFO_RD_CLKRX
FPGA入力 非同期
デシ リアライズされた受信データは、
FIFO_RD_CLK 信号を使用して FIFO から
読み出されます。 FIFO の読み出しク ロ ッ
クは、 PLL/MMCM で生成するか、 または
FIFO_WRCLK_OUT 出力から供給できます。
詳細は、 201 ページの 「FIFO の機能」 を
参照してください。
FIFO_RD_ENRX
FPGA入力 FIFO_RD_CLK
RX FIFO からの読み出し動作を有効にし
ます。 アクティブ High です。 この信号が
Low の場合、 FIFO の読み出しポインター
は同じ位置で保持されます。 これによ り、
Q 出力が新しいデータを 8 ク ロ ッ ク サイ
クルごとに示します。 201 ページの 「FIFO
の機能」 を参照してください。
FIFO_EMPTYRX
FPGA出力 FIFO_RD_CLK
このビッ トの FIFO に対する Empty フラグ
です。 FIFO の書き込みポインターおよび
読み出しポインターが同じ場合、 この信
号は High です。
反転および格納する場合、 FIFO_EMPTY
を FIFO_RD_EN に接続して FIFO から連続
データ ス ト リームを取得します。
FIFO_WRCLK_OUTRX
FPGA出力
PLL_CLK
(SERIAL_MODE の場合)
または DQS_IN
(ソース同期インター
フェイスの場合)
(BITSLICE_CONTROL)
この信号は、 ニブルの BITSLICE 0 にある
ビッ ト スライスに対してのみ有効です。
ほかの位置にあるビッ ト スライスのこれら
のピンには FPGA 内に配線があり ません。
FIFO_WRCLK_OUT は、 ビッ ト スライス
内部の FIFO_WR_CLK のコピーです。
これは、 データ サンプル ク ロ ッ ク /ス ト
ローブを分周したものです。 このク ロ ッ
クによって、 ビッ ト スライス内のデシ リ
アライズされたパラレル データが FIFO に
書き込まれます。
注記: このポートの使用は、 経験豊富な設計者
にのみ推奨されます。
その他のタイ ミ ング制約は、 201 ページの
「FIFO の機能」 で説明します。
D[7:0]TX
FPGA入力
PLL_CLK
(BITSLICE_CONTROL)
送信用のインターコネク ト ロジッ クから
の入力パラレル データです。 データ幅は
TX_DATA_WIDTH 属性によって決定さ
れ、 8 または 4 に設定できます。
TX_DATA_WIDTH が 4 の場合は D[3:0] を
使用し、 D[7:4] を 0 に接続する必要があ り
ます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
TTX
FPGA入力 非同期
T は、 TX_BITSLICE から出力バッファー
の ト ライステート ピンまでの組み合わせ
パスを割り当てます。
ト ラ イステート制御信号をインターコネ
ク ト ロジッ クから供給する場合は、
T ポート を使用する必要があ り ます。 ビッ
ト スライスの T 入力については、 シ リ ア
ル ビッ ト ス ト リームのブロ ッ ク ト ラ イス
テート と しての使用が確認できます。
ニブル内の各 TX_BITSLICE には 1 つの T
入力があ り、つま り、 1 バイ ト (バイ ト = 2
ニブル) に 13 の T 入力が備わっているこ と
になり ます。
TBYTE_INTX
FPGA入力
PLL_CLK
(BITSLICE_CONTROL)
TBYTE_IN は、 RXTX_BITSLICE の
TX_BITSLICE 側の 1 ビッ ト幅入力です。
ト ラ イステート を使用する場合、
TX_BITSLICE_TRI コンポーネン ト を使用
して BITSLICE_CONTROL の
TBYTE_IN[3:0] ト ラ イステート バス入力
をシ リアライズする必要があ り、 シ リ ア
ル出力データ ス ト リーム内の個々のビッ
ト を ト ラ イステートできるよ うにします。
BITSLICE_CONTROL の TBYTE_IN[3:0]
ポートは処理され、 BITSLICE_CONTROL
を通過して TX_BITSLICE_TRI へ接続され
ます。 TRI_OUT (TX_BITSLICE_TRI) がそ
れから各 TBYTE_IN (TX_BITSLICE) 入力
へ接続されます。 ロジッ ク High は、 デー
タが ト ライステートではないこ とを示し、
ロジッ ク Low は、 データが ト ラ イステー
トであるこ とを示します。
OI/O
TX出力
PLL_CLK
(BITSLICE_CONTROL)
TX_BITSLICE からのシ リ アライズされた
出力データです。 出力バッファー (または
双方向バッファー ) に接続する必要があ り
ます。
T_OUTI/O
TX出力
PLL_CLK
(TBYTE_CTL が
TBYTE_IN に
設定されている場合)
それ以外は非同期
(BITSLICE_CONTROL)
TX_BITSLICE からの ト ラ イステート出力
です。 出力バッファー (または双方向バッ
ファー ) に接続する必要があ り ます。
TBYTE_CTL を T に設定した場合は組み合
わせ出力に、 TBYTE_CTL を TBYTE_IN
に設定した場合はシ リ アライズされた出
力にできます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 220UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_RSTTX
FPGA入力 非同期
送信側 (TX_BITSLICE)、 非同期アサート、
および同期ディアサート を リセッ ト しま
す。 アクティブ High です。 RST がアサー
ト される間 O は INIT 属性値にリセッ ト さ
れます。
確定的なブリ ングアップには、 290 ページ
の 「ネイティブ モードのブリ ングアップ
およびリセッ ト 」 の手順に従います。
TX_CLKTX
FPGA入力 非同期
TX_LOAD、 TX_CE、 および TX_INC のサ
ンプリ ングに使用する遅延ライン クロ ッ
クです。 RXTX_BITSLICE の TX 部分にあ
る出力遅延エレメン トへの制御入力はすべ
て、 クロ ッ ク入力 (TX_CLK) に同期しま
す。 遅延を VARIABLE または VAR_LOAD
に設定した場合、 クロ ッ クは必ずこのポー
トに接続してください。 TX_CLK はローカ
ル反転可能で、 グローバル クロ ッ ク バッ
ファーから供給する必要があり ます。
TX_CETX
FPGA入力 TX_CLK
出力遅延ライン レジスタ ク ロ ッ クのク
ロ ッ ク イネーブル信号です。
TX_RST_DLYTX
FPGA入力
非同期
(TX_CLK に非同期で
ディアサート される )
送信ロジッ ク内の遅延ライン コンポーネ
ン ト用のリセッ ト ポートです。 内部遅延
ラインを TX_DELAY_VALUE 属性で指定
した値にリセッ ト します。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 221UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_INCTX
FPGA入力 TX_CLK
インク リ メン ト /デク リ メン ト機能は、 イ
ネーブル信号 (TX_CE) で制御されます。
このインターフェイスは、 遅延ラインが
VARIABLE モードまたは VAR_LOAD モー
ドの場合にのみ使用できます。 TX_CE が
High を維持している間、 遅延ラインは
1 ク ロ ッ ク (TX_CLK) サイ クルごとに
1 タ ップずつインク リ メン ト またはデク リ
メン ト されます。 TX_INC のステートによ
り、 遅延ラインがインク リ メン ト または
デク リ メン ト されるかを決定します。
TX_INC = 1 の場合インク リ メン ト し、
TX_INC = 0 の場合はデク リ メン ト し、 共
にクロ ッ ク (TX_CLK) に同期して実行され
ます。 TX_CE が Low の場合、 TX_INC の
ステートに関係なく遅延ライン全体の遅
延は変化しません。 TX_CE が High になる
と、 ク ロ ッ クの次の立ち上がりエッジか
らインク リ メン ト /デク リ メン トが開始し
ます。 TX_CE が Low になる と、 ク ロ ッ ク
の次の立ち上がりエッジでインク リ メン
ト /デク リ メン トが終了します。
遅延ライン プリ ミ ティブのプログラム可
能な遅延タップはラ ップアラウンド しま
す。 つま り、 遅延タ ップの 後
(TX_CNTVALUEOUT=511) に到達する と、
次のインク リ メン ト機能はタ ップ 0 に戻り
ます。 デク リ メン ト機能についても同様
で、 タ ップ 0 に到達する と タ ップ 511 に戻
り ます。
TX_LOADTX
FPGA入力 TX_CLK
VAR_LOAD モードおよび
TX_UPDATE_MODE = ASYNC の場合、 こ
の入力は、 TX_CNTVALUEIN で設定され
た値を遅延ラインに読み込みます。
TX_CNTVALUEIN[8:0] に現れる値が新し
いタップ値となり ます。 TX_LOAD は入力
クロッ ク信号 (TX_CLK) に同期したアク
ティブ High の信号です。TX_LOAD 動作の
間、 TX_CE を Low に保つ必要があり ます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 222UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_EN_VTCTX
FPGA入力 非同期
電圧、 温度、 プロセスによる変動の補正
を有効にします。
High: BITSLICE_CONTROL が VT に対し
て遅延を一定に保つこ とができるよ うに
する。 VT の補正を有効にする間
BITSLICE_CONTROL の EN_VTC は High
の必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期 BISC
の間、 TX_EN_VTC 信号を High にする必
要があ り ます。
COUNT モードで使用する場合、
TX_EN_VTC 信号を Low にする必要があ
り ます。
ビッ ト スライスがニブル内で COUNT お
よび TIME の両モードで用られる場合、
TIME モードで使用するビッ ト スライスに
対して TX_EN_VTC を High にし、COUNT
モードで使用するビッ ト スライスに対し
ては Low にする必要があ り ます。
TX_CNTVALUEIN[8:0]TX
FPGA入力 TX_CLK
TX_CNTVALUEIN バスは、 読み込み可能
なタ ップ値を動的に変更する場合に使用
します。 TX_CNTVALUEIN バスの 9 ビッ
ト値は、 TX_LOAD 後に遅延ラインが設定
される新しいタ ップ値です。 TX_LOAD 前
にこのバスに値を 1 ク ロ ッ ク サイ クル以
上供給します。 遅延ラインは、 一度に
1 タ ップ~ 8 タ ップに変更できます。
注記: TX_EN_VTC を使用して VT 補正を実行す
る場合、 RXTX_BITSLICE は入力遅延値のみを
補正します。 出力遅延の補正が必要なアプリ
ケーシ ョ ンでは、 入力遅延と出力遅延を同じに
する必要があ り ます。
TX_CNTVALUEOUT[8:0]TX
FPGA出力 TX_CLK
TX_CNTVALUEOUT ピンは、 現在のタ ッ
プ値をレポートするために使用され、 現
在の遅延に含まれるタ ップ総数を読み出
します。 TX_CNTVALUEOUT は、
TX_EN_VTC が Low の場合にのみサンプ
リ ングする必要があ り ます。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 223UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 RXTX_BITSLICE (RX_BITSLICE および/または
TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビッ ト バス接続です。 これらの 40 ビッ ト バスは、 RXTX_BITSLICE
(RX_BITSLICE、 TX_BITSLICE)、 TX_BITSLICE_TRI、 および BITSLICE_CONTROL との間 (逆方向も可) でデータ、 ク ロ ッ
ク、 RIU、 およびステータスの各信号を伝送します。
ビッ ト スライスを使用する場合は、 これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必
要があ り ます。
例:
RXTX_BITSLICE_2 を使用する場合、 その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL
RX/TX_BIT_CTRL_IN2 に接続し、 RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL
RX/TX_BIT_CTRL_OUT2 バスに接続する必要があ り ます。
これらのバスは、 BITSLICE_CONTROL とビッ ト スライス間の専用配線で構成されており、 FPGA 内のロジッ クからアクセ
スや使用はできません。 また、 これらのバスへは ILA や VIO を接続できず、 バスのコンテンツおよびビッ ト名は開示され
ていないため、 シ ミ ュレーシ ョ ンでこれらのバスを表示させても意味はあ り ません。
RX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。
RX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。
TX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。
TX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。
注記:1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。
I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。
RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側と FPGA ロジッ ク間の双方向の接続です。
TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側と FPGA ロジッ ク間の双方向の接続です。
表 2-22: RXTX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 224UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RXTX_BITSLICE の属性
表 2-23 に RXTX_BITSLICE の属性を示します。
表 2-23: RXTX_BITSLICE の属性
属性 値 デフォルト タイプ 説明
RX_DATA_TYPE
DATA
DATA_AND_CLOCK
SERIAL
DATA 文字列
ビッ ト スライスが受信している信
号のタイプ (DATA、
DATA_AND_CLOCK、 または
SERIAL) と、 使用されるキャプ
チャ ク ロ ッ クを定義する属性です。
SERIAL = 受信データを無関係なク
ロ ッ ク (SGMII など) でキャプチャ
しなければならない場合。
DATA_AND_CLOCK = 受信信号が
クロ ッ ク /ス ト ローブまたはデータ
のいずれかの場合。 受信クロ ッ ク /
ス ト ローブをデータのよ うにサン
プリ ングする必要がある場合。
DATA = 受信信号に完全にデータ情
報しか含まれない場合。
DATA_AND_CLOCK は、 DBC、
QBC または GC ピン (bitslice_0) に
あるビッ ト スライスに対してのみ
使用されます。
受信信号にデータ情報しか含まれ
ない場合、 DATA はニブル内のすべ
てのビッ ト スライスに対して使用
できます。
UltraScale アーキテクチャ SelectIO リソース 225UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_DATA_WIDTH 4 または 8 8 10 進数
注記: BITSLICE_CONTROL の DIV_MODE はデータ幅と一致している
必要があるため、 TX_DATA_WIDTH と RX_DATA_WIDTH は同じである必要が
あ り ます。
シ リ アル/パラレル コンバーターの
出力幅を定義する属性です。
この値は、 入力データがシ リ アル/
パラレル コンバーターで拡張され
る (デシ リ アライズされる ) 幅を指
定します。 次の表に示すよ うに、
対応する BITSLICE_CONTROL の
DIV_MODE ク ロ ッ ク分周の設定と
整合する必要があ り ます。
RXTX_BITSLIC
E DATA_WIDTH
BITSLICE_
CONTROL
DIV_MODE
4 2
8 4
RX_DELAY_FORMAT TIME(1) または COUNT TIME 文字列
注記: BISC で RXTX_BITSLICE が正し
くアラインされるためには、TX_DELAY_FORMAT = RX_DELAY_FORMAT と設定します。
DELAY_FORMAT は、TIME または
COUNT に設定できます。
TIME に設定した場合、 BISC の完
了後 (DLY_RDY が High になる )、
入力遅延は DELAY_VALUE (ps で
指定) と追加アライ メン ト遅延
(Align_Delay) の和となり ます。
BISC は、 要求された TIME 値
(RX_DELAY_VALUE) を実現するた
めに必要なタ ップ数を決定するた
め、 RX_REFCLK_FREQUENCY 属
性を入力マスター ク ロ ッ ク と共に
使用します。 このキャ リブレー
シ ョ ンでは、 デバイスのプロセス
のばらつきが考慮されます。
COUNT に設定した場合、
RX_DELAY_VALUE で指定した値
が必要なタ ップ数になり ます。
RX_DELAY_TYPE
FIXED
VAR_LOAD
VARIABLE
FIXED 文字列
入力遅延ラインの遅延モードです。
詳細は、 195 ページの 「ネイティブ
入力遅延タイプの使用」 を参照し
て ください。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 226UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
注記: BISC で正し くアラインされるた
めには、 RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定し
ます。
TIME モード : ps で示した目標値。
UltraScale デバイスは 大 1.25ns の
遅延をサポート します。
UltraScale+ デバイスは 大 1.1ns の
遅延をサポート します。
COUNT モード : タ ップで示した目
標値。 TX_BITSLICE のデータ アラ
イ メン ト を確実にするには、
COUNT 遅延を 1.5UI に制限します。
詳細は、 195 ページの 「ネイティブ
入力遅延タイプの使用」 を参照し
て ください。
TX_DATA_WIDTH 4 または 8 8 10 進数
BITSLICE_CONTROL の
DIV_MODE はデータ幅と一致して
いる必要があるため、
TX_DATA_WIDTH と
RX_DATA_WIDTH は同じである必
要があ り ます。
パラレル-シ リ アル コンバーターの
入力幅を定義する属性です。
TX_DATA_WIDTH = 2 x
BITSLICE_CONTROL の DIV_MODE
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 227UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_DELAY_FORMAT TIME(1) または COUNT TIME 文字列
注記: BISC で RXTX_BITSLICE が正し
くキャ リブレーシ ョ ンされるためには、TX_DELAY_FORMAT =
RX_DELAY_FORMAT と設定します。
TX_DELAY_FORMAT には、 TIME
または COUNT を設定できます。
TIME に設定した場合、 BISC 完了
後 (DLY_RDY が High になる) の遅
延は TX_DELAY_VALUE (ps で指定)
で指定した遅延となり ます。
BISC は、 要求された TIME 値
(TX_DELAY_VALUE) を実現するた
めに必要なタ ップ数を決定するた
め、 TX_REFCLK_FREQUENCY 属
性を入力マスター ク ロ ッ ク と共に
使用します。 このキャ リブレー
シ ョ ンでは、 デバイスのプロセス
のばらつきが考慮されます。
COUNT に設定した場合、
TX_DELAY_VALUE で指定した値
が必要なタ ップ数になり ます。
TX_DELAY_TYPE
FIXED
VAR_LOAD
VARIABLE
FIXED 文字列
出力遅延ラインの遅延モードです。
詳細は、 211 ページの 「ネイティブ
出力遅延タイプの使用」 を参照し
て ください。
TX_DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
注記: BISC で RXTX_BITSLICE が正し
くキャ リブレーシ ョ ンされるためには、TX_DELAY_VALUE = RX_DELAY_VALUE および TX_OUTPUT_PHASE_90 = FALSE と設
定します。
TIME モード : 目標値 (ps)。
UltraScale デバイスは 大 1.25ns の
遅延をサポート します。
UltraScale+ デバイスは 大 1.1ns の遅延をサポート します。
COUNT モード : 目標値 (タ ップ)。
TX_BITSLICE のデータ アライ メン
ト を確実にするには、 COUNT 遅延
を 1.5UI に制限します。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 228UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_REFCLK_FREQUENCY 200.0 ~ 2400.0 300.0float 型の
有効数字
1 桁
注記: BITSLICE_CONTROL には基準ク
ロ ッ クが 1 つしかないため、TX_REFCLK_FREQUENCY =
RX_REFCLK_FREQUENCY とする必要
があ り ます。
基準クロ ッ ク周波数は MHz で指定
します。
これは、 BITSLICE_CONTROL が使
用するマスター ク ロ ッ ク
(PLL_CLK) の周波数です。 このマ
スター ク ロ ッ クは、 TIME モード
遅延をキャ リブレーシ ョ ンするた
めに BISC で使用されます。 タ ップ
サイズは、
RX_REFCLK_FREQUENCY で決定
しません。 タ ップ サイズは、
UltraScale デバイスのデータシート
[参照 2] で TIDELAY_RESOLUTION
と して定義されています。
要求された遅延
RX_DELAY_VALUE と共に
RX_REFCLK_FREQUENCY 属性は
BISC でタップのキャ リブレーシ ョ
ンに使用され、
RX_DELAY_FORMAT が TIME モー
ドに設定されている場合
RX_DELAY_VALUE の要求された
遅延を提供します。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 229UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_REFCLK_FREQUENCY 200.0 ~ 2400.0 300.0float 型の
有効数字
1 桁
注記: BITSLICE_CONTROL には基準ク
ロ ッ クが 1 つしかないため、TX_REFCLK_FREQUENCY =
RX_REFCLK_FREQUENCY とする必要
があ り ます。
基準クロ ッ ク周波数は MHz で指定
します。
これは、 BITSLICE_CONTROL が使
用するマスター ク ロ ッ ク
(PLL_CLK) の周波数です。 このマ
スター ク ロ ッ クは、 TIME モード
の任意の遅延値をキャ リブレー
シ ョ ンするために BISC で使用され
ます (ネイティブ モードのクロ ッキ
ング/BISC のセクシ ョ ン参照)。
タ ップ サイズは、
TX_REFCLK_FREQUENCY で決定
しません。 タ ップ サイズは、
UltraScale デバイスのデータシート
[参照 2] で TIDELAY_RESOLUTION
と して定義されています。
TX_DELAY_FORMAT を TIME モー
ドに設定した場合、 BISC は
TX_REFCLK_FREQUENCY 属性と
TX_DELAY_VALUE (要求された遅
延) を使用してタップ量をキャ リブ
レーシ ョ ンし、 要求された遅延と
なるよ うにします。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 230UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_UPDATE_MODEASYNC、 SYNC、 または
MANUALASYNC 文字列
ASYNC: これはデフォルト設定で
あ り、 推奨される使用モードです。
遅延値の変更は受信データ とは無
関係になり ます。
このモードはほかの 2 つのモード
の機能もカバーするため、 推奨さ
れる動作モードです。
SYNC: DATAIN のエッジに同期し
て遅延が変更されるよ うに
DATAIN が遷移する必要があ り ま
す。 このモードは、 常に利用可能
で周期的にスイ ッチするクロ ッ ク
またはデータ信号に適しています。
MANUAL: 新しい値が有効になる
には、 LOAD を 2 回アサートする
必要があ り ます。 新しい値を有効
にするには、 初の LOAD のア
サートによって、 CNTVALUEIN で
指定された値を読み込み、 CE をア
サート した状態で再び LOAD をア
サートする必要があ り ます。 この
属性は、 遅延を更新できるため、
データがアイ ドル状態になった場
合に役立ちます。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 231UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_UPDATE_MODEASYNC、 SYNC、 または
MANUALASYNC 文字列
ASYNC: これはデフォルト設定で
あ り、 推奨される使用モードです。
遅延値の変更は受信データ とは無
関係になり ます。
このモードはほかの 2 つのモード
の機能もカバーするため、 推奨さ
れる動作モードです。
SYNC: DATAIN のエッジに同期し
て遅延が変更されるよ うに
DATAIN が遷移する必要があ り ま
す。 このモードは、 常に利用可能
で周期的にスイ ッチするクロ ッ ク
またはデータ信号に適しています。
MANUAL: 新しい値が有効になる
には、 LOAD を 2 回アサートする
必要があ り ます。 新しい値を有効
にするには、 初の LOAD のア
サートによって、 CNTVALUEIN で
指定された値を読み込み、 CE をア
サート した状態で再び LOAD をア
サートする必要があ り ます。 この
属性は、 遅延を更新できるため、
データがアイ ドル状態になった場
合に役立ちます。
FIFO_SYNC_MODE TRUE または FALSE FALSE (オフ)BOOL
STRING
FIFO_WRCLK_OUT と
FIFO_RD_CLK 間の関係を定義する
属性です。 この属性は常に FALSE
に設定します。
FIFO_SYNC_MODE = TRUE。 将来
使用するために予約。
これらのクロ ッ クの詳細は、
「BITSLICE_CONTROL」 セクシ ョ
ンの 296 ページの 「ネイティブ
モードでのクロ ッキング」 を参照
して ください。
INIT 1'b0 または 1'b1 1'b1 バイナリ
RXTX_BITSLICE/TX_BITSLICE の
シ リ アライズされたデータ出力の
初期値を指定します。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 232UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
LOOPBACK TRUE または FALSE FALSE (オフ)BOOL
STRING
FALSE (オフ): RXTX_BITSLICE に
は、 IOB 内にある双方向バッ
ファーの入力または出力に対する
別個の入力 (DATAIN) および/また
は出力 (O) があ り ます。
TRUE (オン): 出力 O は DATAIN に
ループバッ ク されます。 このルー
プバッ クは、 出力遅延の出力を入
力遅延の入力に接続して
RXTX_BITSLICE 内で実現します。
したがって、 遅延ラインはループ
バッ ク サイ クルの一部です。
TBYTE_CTL TBYTE_IN または T TBYTE_IN 10 進数
TBYTE_IN: BITSLICE_CONTROL
の TBYTE_IN[3:0] 入力を使用して
ト ライステート情報を T_OUT 出力
に渡します。 これには、
RXTX_BITSLICE/TX_BITSLICE を
TX_BITSLICE_TRI と一緒に使用す
る必要があ り ます。
T: T 入力を使用して、 ロジッ クか
ら T_OUT 出力にト ライステート情
報を渡します。 T は、 ロジッ ク内
で生成される ト ライステート情報
を必要と します。
TX_OUTPUT_PHASE_90 TRUE または FALSE FALSE (オフ) 文字列
FALSE (オフ):
RXTX_BITSLICE/TX_BITSLICE の
出力は位相シフ ト されません。
TRUE (オン):
RXTX_BITSLICE/TX_BITSLICE の
出力は 90° 位相シフ ト されます。
TX_OUTPUT_PHASE_90 = TRUE の場合、RX_DELAY_VALUE/TX_DELAY_
VALUE を 0 に設定する必要があ り
ます。
異なる ト ランス ミ ッターを使用する
と、 位相シフ トは簡単に観察できま
す。 これは、 生成クロッ クを生成
データに対して 90° 位相をずらす目
的で一般に使用される属性です。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 233UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
ENABLE_PRE_EMPHASIS TRUE または FALSE FALSE (オフ) 文字列
双方向 IOB の属性と共に使用して、
プ リエンファシスを有効または無
効にします。
プリエンファシスについては、
第 1 章の 「ト ランス ミ ッター プリエ
ンファシス」 に記載されています。
IS_RX_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 RX_CLK 信号の
極性を反転します。
IS_RX_RST_INVERTED 属性と同
様ですが、 RX_CLK パス上にあ り
ます。
IS_RX_CLK_INVERTED = 1 の場合、
インバーターが使用されます。
IS_RX_CLK_INVERTED = 0 の場合、
インバーターは使用されません。
IS_RX_RST_DLY
_INVERTED1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 RX_RST_DLY
信号の極性を反転します。
IS_RX_RST_INVERTED 属性と同様
ですが、 RX_RST_DLY パス上にあ
り ます。
IS_RX_RST_DLY_INVERTED = 1 の
場合、インバーターが使用されます。
IS_RX_RST_DLY_INVERTED = 0 の
場合、 インバーターは使用されま
せん。
IS_RX_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 RX_RST 信号の
極性を反転します。
リセッ ト パス上の選択可能なロー
カル インバーターを使用して、 リ
セッ ト入力の極性を変更できます。
IS_RX_RST_INVERTED = 1 の場合、
インバーターが使用されます。
IS_RX_RST_INVERTED = 0 の場合、
インバーターは使用されません。
IS_TX_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 TX_CLK 信号の
極性を反転します。
この属性は IS_RX_RST_INVERTED
属性と同様ですが、 TX_CLK パス
上にあ り ます。
IS_TX_CLK_INVERTED = 1 の場合、
インバーターが使用されます。
IS_TX_CLK_INVERTED = 0 の場合、
インバーターは使用されません。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 234UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
IS_TX_RST_DLY
_INVERTED1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 TX_RST_DLY
信号の極性を反転します。
IS_RX_RST_INVERTED 属性と同様
ですが、 TX_RST_DLY パス上にあ
り ます。
IS_TX_RST_DLY_INVERTED = 1 の場
合、 インバーターが使用されます。
IS_TX_RST_DLY_INVERTED = 0 の
場合、 インバーターは使用されま
せん。
IS_TX_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
1 に設定した場合、 TX_RST 信号の
極性を反転します。
リセッ ト パス上の選択可能なロー
カル インバーターを使用して、 リ
セッ ト入力の極性を変更できます。
IS_TX_RST_INVERTED = 1 の場合、
インバーターが使用されます。
IS_TX_RST_INVERTED = 0 の場合、
インバーターは使用されません。
NATIVE_ODELAY_BYPASS TRUE または FALSE FALSE (オフ) 文字列
TRUE の場合、 ODELAY をバイパ
スします。
UltraScale+ FPGA のみ: メモ リ イン
ターフェイス ジェネレーター
(MIG) 用に予約されています。
TRUE の場合、 ODELAY をバイパ
スします。
SIM_DEVICE
設定可能な値:
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列
デバイス バージ ョ ンを設定します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-23: RXTX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 235UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
IS_…_INVERTED の属性
このフォーマッ トの属性によ り、 対応する名前の信号がローカル反転可能になり ます。 つま り、 信号の反転がロ
ジッ ク リ ソースを使用するこ とな くネイティブ コンポーネン トの境界内で発生します。 このよ うなローカル反転の
例を図 2-45 に示します。
RX_BITSLICE
RX_BITSLICE は RXTX_BITSLICE のレシーバーです。 すべての受信インターフェイスでは、 CASCADE 遅延が必要
な場合を除いて RXTX_BITSLICE を使用できます。 RX_BITSLICE は、 ビッ ト スライス内の 2 つの遅延ラインをカス
ケード接続して大きな遅延にできます。
RXTX_BITSLICE と同様に、 RX_BITSLICE には、 BITSLICE_CONTROL を使用して VT による影響を継続的に補正
できる入力遅延が含まれます。 高速キャプチャ レジスタ、 デシ リ アライズ ロジッ ク (1:4 または 1:8)、 および深さが
浅い FIFO によ り別のクロ ッ ク ド メ インへのアクセスが可能になり ます。図 2-46 に RX_BITSLICE のブロ ッ ク図を示
します。
注記: 入力バッファーは、 RX_BITSLICE の一部ではあ り ません。
X-Ref Target - Figure 2-45
図 2-45: IS_RST_INVERTED 属性
IS_RST_INVERTED
Reset
0
1
X16033-022216
X-Ref Target - Figure 2-46
図 2-46: RX_BITSLICE のブロック図
Data Out to
Interconnect Logic
Data In
from IOB
Sampling Clocks
from
BITSLICE_CONTROL
FIFO Control and
Clocking from
BITSLICE_CONTROL
Delay Control
from
BITSLICE_CONTROL
Input
Delay
Input
Registers
1:4 or 1:8
Deserialization
8-deep
FIFO
X16026-022216
UltraScale アーキテクチャ SelectIO リソース 236UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
図 2-47 に RX_BITSLICE プリ ミ ティブを示します。 この図では、 黒は入力、 灰色は出力を表わしています。 表 2-24
に RXTX_BITSLICE のポート を示します。
X-Ref Target - Figure 2-47
図 2-47: RX_BITSLICE プリ ミテ ィブ
Q[7:0]
RX_BITSLICE
RST
RX_BIT_CTRL_OUT[39:0]
DATAIN
RX_BIT_CTRL_IN[39:0]
TX_BIT_CTRL_OUT[39:0]
TX_BIT_CTRL_IN[39:0]
FIFO_RD_CLK
FIFO_RD_EN
FIFO_EMPTY
FIFO_WRCLK_OUT
CNTVALUEOUT[8:0]
CE
RST_DLY
CNTVALUEIN[8:0]
LOAD
INC
CLK
EN_VTC
CNTVALUEOUT_EXT[8:0]
CE_EXT
RST_DLY_EXT
CNTVALUEIN_EXT[8:0]
LOAD_EXT
INC_EXT
CLK_EXT
EN_VTC_EXT
X16027-022216
UltraScale アーキテクチャ SelectIO リソース 237UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_BITSLICE の機能
RX_BITSLICE の機能の詳細は、 「RXTX_BITSLICE レシーバー機能」 で説明しています。
RX_BITSLICE のポート
表 2-24 に RX_BITSLICE のポート を示します。
表 2-24: RX_BITSLICE のポート
ポート 機能(1) I/O 同期クロック ド メイン 説明
DATAINI/O
RX入力 非同期
これは、 IOB からの入力信号です。
単一出力を持つ差動入力バッファー
(たとえば、 IBUFDS) を使用する場合、
差動ペアの P 側に隣接する
RX_BITSLICE が使用されます。 相補
出力を備える差動入力バッファー
(たとえば、 IBUFDS_DIFF_OUT) を使
用する場合、 P 入力および N 入力両方
に隣接する RX_BITSLICE が使用され
ます。
IOB からは、 データ信号、 クロ ッ ク信
号、 またはス ト ローブを入力するこ と
ができ、 それらの信号のタイプは、
RX_BITSLICE の DATA_TYPE 属性で
選択します。
クロ ッ ク と して、 またはクロッ ク と
データの両方と して設定した場合、
データをキャプチャする目的でほかの
RX_BITSLICE へ供給するクロッ クを
生成するために、 DATAIN は
BITSLICE_CONTROL を介してほかの
RX_BITSLICE のクロッ クに転送され
る入力ス ト ローブ/クロ ッ クになり ま
す。 このス ト ローブ/クロ ッ クのビッ
ト スライスは、 QBC または DBC IOB
サイ ト (ニブル内のビッ ト スライス位
置 0 に必ず配置される) に配置する必
要があり ます。 詳細は、
「BITSLICE_CONTROL」 セクシ ョ ンの
296 ページの 「ネイティブ モードでの
クロ ッキング」 を参照してください。
IOB からの入力信号がデータのみであ
る場合、 ニブル内の任意のビッ ト ス
ライス位置に配置できます。
UltraScale アーキテクチャ SelectIO リソース 238UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
Q[7:0]RX
FPGA出力 FIFO_RD_CLK
RX FIFO からインターコネク ト ロ
ジッ クに渡すデシ リ アライズされた
(パラレル) 出力データです。
DATA_WIDTH = 4 の場合、 Q[3:0] は
キャプチャされたデータを出力しま
す。 Q[7:4] は未接続のままにでき、
Q5 では DATAIN に到達するシ リ アル
データ ス ト リームを表します。
注記: BITSLICE 0 および 6 (上位ニブルの BITSLICE 0) では、DATAIN から Q5 までの
ルート スルーは DLY_RDY がアサート され
た後にのみ使用可能です。
DATA_WIDTH = 8 の場合、 Q[7:0] は
キャプチャされたシ リ アル データの
8 ビッ ト を表します。
RSTRX
FPGA入力 非同期
RX_BITSLICE 0 ロジッ ク、 非同期ア
サート、 同期アサート を リセッ ト しま
す。 アクティブ High です。 Q は 0 に
リセッ ト され、 RST はアサート され
ます。
詳細は、 290 ページの 「ネイティブ
モードのブリ ングアップおよびリセッ
ト 」 を参照してください。
CLKRX
FPGA入力 非同期
LOAD、 CE、 および INC の制御に使用
される遅延ライン クロッ クです。 遅延
ライン エレメン トのすべての制御入力
(LOAD、 CE、 INC) は、 クロッ ク入力
(CLK) に同期します。 遅延を
VARIABLE または VAR_LOAD に設定
した場合、 クロッ クは必ずこのポート
に接続してください。 CLK はローカル
反転可能で、 グローバル クロッ ク バッ
ファーから供給する必要があり ます。
CERX
FPGA入力 CLK
遅延ライン レジスタ ク ロ ッ ク用のク
ロ ッ ク イネーブル信号です。
注記: 遅延が適用されるには 大 3 ク ロ ッ
ク サイクル (CLK) かかり ます。 この間、
出力データにグ リ ッチが発生しないよ う、
入力データは変化しないよ うにする必要が
あ り ます。
RST_DLYRX
FPGA入力
非同期
(CLK に同期して
ディアサート される )
レシーバー ロジッ ク内の遅延ライン
用のリセッ ト ポートです。 内部遅延
ラインを DELAY_VALUE で指定した
値にリセッ ト します。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 239UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
INCRX
FPGA入力 CLK
インク リ メン ト /デク リ メン ト機能は、
イネーブル信号 (CE) で制御されます。
このインターフェイスは、 遅延ライン
が VARIABLE モードまたは
VAR_LOAD モードの場合にのみ使用で
きます。 CE が High を維持している間、
遅延ラインは 1 クロッ ク (CLK) サイク
ルごとに 1 タップずつインク リ メン ト
またはデク リ メン ト されます。 INC の
ステートによ り、 遅延ラインがインク
リ メン ト またはデク リ メン ト されるか
を決定します。 INC = 1 のときインク リ
メン ト、 INC = 0 のときデク リ メン ト し
ます。 いずれの場合もクロッ ク (CLK)
に同期します。 CE が Low の場合、 INC
のステートに関係なく遅延ライン全体
の遅延は変化しません。
CE が Low になる と、 ク ロ ッ クの次の
立ち上がりエッジでインク リ メン ト /
デク リ メン トが終了します。
遅延ライン プリ ミ ティブのプログラ
ム可能な遅延タップはラ ップアラウン
ド します。 つま り、 遅延タ ップの 後
(CNTVALUEOUT=511) に到達する と、
次のインク リ メン ト機能はタ ップ 0 に
戻り ます。 デク リ メン ト機能について
も同様で、 タ ップ 0 に到達する と タ ッ
プ 511 に戻り ます。
LOADRX
FPGA入力 CLK
VAR_LOAD モードおよび
UPDATE_MODE = ASYNC の場合、 遅
延ライン ロード ポートの LOAD は、
CNTVALUEIN で設定した値を遅延ラ
インに読み込みます。
CNTVALUEIN[8:0] に現れる値が新し
いタ ップ値とな り ます。 LOAD は入力
クロ ッ ク信号 (CLK) に同期したアク
ティブ High の信号です。 新しい値を
CNTVALUEIN バスに適用してから
LOAD 信号を適用するまで少なく と も
1 ク ロ ッ ク サイ クル待機してくださ
い。 LOAD 動作の間、 CE を Low に保
つ必要があ り ます。
注記: 遅延が適用されるには 大 3 ク ロ ッ
ク サイクル (CLK) かかり ます。 この間、
出力データにグ リ ッチが発生しないよ う、
入力データは変化しないよ うにする必要が
あ り ます。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 240UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
EN_VTCRX
FPGA入力 非同期
電圧、 温度、 プロセスによる変動の
キャ リブレーシ ョ ン/補正を有効にし
ます。
High: BITSLICE_CONTROL が VT に対
して遅延を一定に保つこ とができるよ
うにする。 VT の補正を有効にする間
BITSLICE_CONTROL の EN_VTC は
High の必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期
BISC の間、 EN_VTC 信号を High にす
る必要があ り ます。
COUNT モードを使用する場合、
EN_VTC 信号を Low にする必要があ
り ます。
ビッ ト スライスがニブル内で TIME
および COUNT の両モードで用られる
場合、 TIME モードで使用するビッ ト
スライスに対して EN_VTC を High に
し、 COUNT モードで使用するビッ ト
スライスに対しては Low にする必要
があ り ます。
CNTVALUEIN[8:0]RX
FPGA入力 CLK
CNTVALUEIN バスは、 読み込み可能
なタ ップ値を動的に変更する場合に使
用します。 CNTVALUEIN の 9 ビッ ト
値は必要なタ ップ数です。 新しい
CNTVALUEIN 値は、 EN_VTC が Low の
場合にのみ適用する必要があります。
新しい値は、LOAD 信号が適用される
1 ク ロ ッ ク サイ クル前に適用するのが
適です。 遅延ラインは、 一度に
1 タ ップ~ 8 タ ップに変更できます。
RX_BITSLICE をクロ ッ ク /ス ト ローブ
と して使用する場合、 CNTVALUEIN
はサポート されません。
「BITSLICE_CONTROL」 セクシ ョ ンの
296 ページの 「ネイティブ モードでの
クロ ッキング」 で、 BISC でス ト ロー
ブ/ク ロ ッ クを調整する方法を説明し
ます。 LOAD が High にパルスされる
まで CNTVALUEIN を 1 ク ロ ッ ク サイ
クル間供給します。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 241UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CNTVALUEOUT[8:0]RX
FPGA出力 CLK
CNTVALUEOUT ピンは、 現在のタ ッ
プ値をレポートするために使用され、
現在の遅延に含まれるタ ップ総数を読
み出します。 CNTVALUEOUT は、
EN_VTC が Low の場合にのみサンプ
リ ングする必要があ り ます。
FIFO_RD_CLKRX
FPGA入力 非同期
デシ リ アライズされた受信データは、
FIFO_RD_CLK 信号を使用して FIFO
から読み出されます。 FIFO_RD_CLK
信号は、 入力データのサンプリ ング周
波数の分周クロ ッ クである必要があ り
ます。 詳細は、 191 ページの
「RXTX_BITSLICE」 の 「FIFO の機能」
を参照してください。
FIFO_RD_ENRX
FPGA入力 FIFO_RD_CLK
High の場合、 FIFO からの読み出し動
作を有効にします。 Low の場合、
FIFO の読み出しポインターは同じ位
置で保持されます。 これによ り、 書き
込みが継続して各クロ ッ クで発生する
と想定して、Q 出力は新しいデータを
8 ク ロ ッ ク サイ クルごとに示します。
FIFO_EMPTYRX
FPGA出力 FIFO_RD_CLK
このビッ トの FIFO に対する Empty フ
ラグです。 これは、 FIFO の書き込み
および読み出しポインターが同じ場合
High にアサート されます。
反転および格納する場合、
FIFO_EMPTY を FIFO_RD_EN に接続
して FIFO から連続データ ス ト リーム
を取得します。
FIFO_WRCLK_OUTRX
FPGA出力
PLL_CLK
(SERIAL_MODE の場合)
または DQS_IN
(ソース同期インター
フェイスの場合)
(BITSLICE_CONTROL)
この信号は、 ニブルの BITSLICE 0 に
あるビッ ト スライスに対してのみ有
効です。 ほかの位置にあるビッ ト ス
ライスのこれらのピンには FPGA 内に
配線があ り ません。
FIFO_WRCLK_OUT は、 ビッ ト スライ
ス内部の FIFO_WR_CLK のコピーで
す。 これは、 データ サンプル クロ ッ
ク /ス ト ローブを分周したものです。
このクロ ッ クによって、 ビッ ト スラ
イス内のデシリアライズされたパラレ
ル データが FIFO に書き込まれます。
このポートの使用は、 経験豊富な設計
者にのみ推奨されます。
その他のタイ ミ ング制約は、 201 ペー
ジの 「FIFO の機能」 で説明します。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 242UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CLK_EXTTX
FPGA入力 非同期
CASCADE = TRUE の場合、CLK_EXT
および CLK を同じクロ ッ ク ソースに
接続する必要があ り ます。
LOAD_EXT、 CE_EXT、 および
INC_EXT のサンプリ ングに使用する
遅延ライン ク ロ ッ クです。 出力遅延
ライン エレ メン トへのすべての制御
入力は、 クロ ッ ク入力 (CLK_EXT) に
同期します。 遅延を VARIABLE また
は VAR_LOAD に設定した場合、 ク
ロ ッ クは必ずこのポートに接続して く
ださい。 CLK_EXT はローカル反転可
能で、 グローバル ク ロ ッ ク バッ
ファーから供給する必要があ り ます。
CE_EXTTX
FPGA入力 CLK_EXT
カスケード接続された出力遅延ライン
レジスタ ク ロ ッ クのクロ ッ ク イネー
ブル信号です。
RST_DLY_EXTTX
FPGA入力
非同期
(CLK に同期して
ディアサート される )
カスケード接続された出力遅延ライン
のリセッ ト ポートです。 内部遅延ラ
インを DELAY_VALUE 属性で指定し
た値にリセッ ト します。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 243UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
INC_EXTTX
FPGA入力 CLK_EXT
インク リ メン ト /デク リ メン ト機能は、
イネーブル信号 (CE_EXT) で制御され
ます。 このインターフェイスは、 遅延
ラインが VARIABLE モードまたは
VAR_LOAD モードの場合にのみ使用
できます。 CE_EXT が High を維持し
ている間、 遅延ラインは 1 ク ロ ッ ク
(CLK_EXT) サイ クルごとに 1 タ ップ
ずつインク リ メン ト またはデク リ メン
ト されます。 INC_EXT のステートに
よ り、 遅延ラインがインク リ メン ト ま
たはデク リ メン ト されるかを決定しま
す。 INC_EXT = 1 のと きインク リ メン
ト 、 INC_EXT = 0 のと きデク リ メン ト
します。 いずれの場合も クロ ッ ク
(CLK_EXT) に同期します。 CE_EXT
が Low の場合、 INC_EXT のステート
に関係なく遅延ライン全体の遅延は変
化しません。 CE_EXT が High になる
と、 ク ロ ッ クの次の立ち上がりエッジ
からインク リ メン ト /デク リ メン トが
開始します。 CE_EXT が Low になる
と、 ク ロ ッ クの次の立ち上がりエッジ
でインク リ メン ト /デク リ メン トが終
了します。
遅延ライン プリ ミ ティブのプログラ
ム可能な遅延タップはラ ップアラウン
ド します。つま り、遅延タップの 後
(CNTVALUEOUT_EXT=511) に到達す
る と、 次のインク リ メン ト機能はタ ッ
プ 0 に戻り ます。 デク リ メン ト機能に
ついても同様で、 タ ップ 0 に到達する
と タ ップ 511 に戻り ます。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 244UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
LOAD_EXTTX
FPGA入力 CLK_EXT
VAR_LOAD モードの場合、 この入力
は、 CNTVALUEIN_EXT で設定された
値を遅延ラインに読み込みます。
CNTVALUEIN_EXT [8:0] に現れる値
が新しいタ ップ値とな り ます。
LOAD_EXT は入力クロ ッ ク信号
(CLK_EXT) に同期したアクティブ
High の信号です。 新しい値を
CNTVALUEIN_EXT バスに適用してか
ら LOAD_EXT 信号を適用するまで少
なく と も CLK_EXT の 1 ク ロ ッ ク サイ
クル間待機してください。
LOAD_EXT 動作の間、 CE_EXT を
Low に保つ必要があ り ます。
EN_VTC_EXTTX
FPGA入力 非同期
電圧、 温度、 プロセスによる変動の補
正を有効にします。
High: BITSLICE_CONTROL が VT に対
して遅延を一定に保つこ とができるよ
うにする。 VT の補正を有効にする間
BITSLICE_CONTROL の EN_VTC は
High の必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期
BISC の間、 EN_VTC_EXT 信号を
High にする必要があ り ます。
COUNT モードを使用する場合、
EN_VTC_EXT 信号を Low にする必要
があ り ます。
ビッ ト スライスがニブル内で COUNT
および TIME の両モードで用られる場
合、 TIME モードで使用するビッ ト ス
ライスに対して EN_VTC_EXT を High
にし、 COUNT モードで使用するビッ
ト スライスに対しては Low にする必
要があ り ます。
CNTVALUEIN_EXT[8:0]TX
FPGA入力 CLK_EXT
CNTVALUEIN_EXT バスは、 読み込み
可能なタ ップ値を動的に変更する場合
に使用します。 CNTVALUEIN_EXT バ
スの 9 ビッ ト値は、 LOAD_EXT 後に
出力遅延ラインが設定される新しい
タ ップ値です。 LOAD_EXT 前にこの
バスに値を 1 ク ロ ッ ク サイクル以上
供給します。 遅延ラインは、 一度に
1 タ ップ~ 8 タ ップに変更できます。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 245UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CNTVALUEOUT_EXT[8:0]TX
FPGA出力 CLK_EXT
CNTVALUEOUT_EXT ピンは、 現在の
出力遅延タップ値をレポートするため
に使用され、 現在の遅延に含まれる
タ ップ総数を読み出します。
CNTVALUEOUT_EXT は、
EN_VTC_EXT が Low の場合にのみサ
ンプリ ングする必要があ り ます。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 RXTX_BITSLICE (RX_BITSLICE および/または
TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビッ ト バス接続です。 これらの 40 ビッ ト バスは、 RXTX_BITSLICE
(RX_BITSLICE、 TX_BITSLICE)、 TX_BITSLICE_TRI、 および BITSLICE_CONTROL との間 (逆方向も可) でデータ、 ク ロ ッ
ク、 RIU、 およびステータスの各信号を伝送します。
ビッ ト スライスを使用する場合は、 これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必
要があ り ます。
例:
RXTX_BITSLICE_2 を使用する場合、 その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL
RX/TX_BIT_CTRL_IN2 に接続し、 RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL
RX/TX_BIT_CTRL_OUT2 バスに接続する必要があ り ます。
これらのバスは、 BITSLICE_CONTROL とビッ ト スライス間の専用配線で構成されており、 ロジッ クからアクセスや使用
はできません。 また、 これらのバスへは ILA や VIO を接続できず、 バスのコンテンツおよびビッ ト名は開示されていない
ため、 シ ミ ュレーシ ョ ンでこれらのバスを表示させても意味はあ り ません。
RX_BIT_CTRL_IN[39:0] 入力 N/ABITSLICE_CONTROL からの入力バス
です。
RX_BIT_CTRL_OUT[39:0] 出力 N/ABITSLICE_CONTROL への出力バス
です。
TX_BIT_CTRL_IN[39:0] 入力 N/ABITSLICE_CONTROL からの入力バス
です。
TX_BIT_CTRL_OUT[39:0] 出力 N/ABITSLICE_CONTROL への出力バス
です。
注記:1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。
I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。
RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側と ロジッ ク間の双方向の接続です。
TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側と ロジッ ク間の双方向の接続です。
表 2-24: RX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メイン 説明
UltraScale アーキテクチャ SelectIO リソース 246UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_BITSLICE の属性
表 2-25 に RX_BITSLICE の属性を示します。
表 2-25: RX_BITSLICE の属性
属性 値 デフォルト タイプ 説明
DATA_TYPE
DATA
DATA_AND_CLOCK
SERIAL
DATA 文字列
SERIAL = 受信データを無関係なク
ロ ッ ク (SGMII など) でキャプチャしな
ければならない場合。
DATA_AND_CLOCK = 受信信号がク
ロ ッ ク /ス ト ローブまたはデータのいず
れかの場合。 受信クロ ッ ク /ス ト ローブ
をデータのよ うにサンプリ ングする必
要がある場合。
DATA = 受信信号に完全にデータ情報
しか含まれない場合。
DATA_AND_CLOCK は、 DBC、 QBC
または GC ピン (BITSLICE_0) にある
ビッ ト スライスに対してのみ使用され
ます。
受信信号にデータ情報しか含まれない
場合、 DATA はニブル内のすべてのビッ
ト スライスに対して使用できます。
DATA_WIDTH 4 または 8 8 10 進数
シ リ アル/パラレル コンバーターの出
力幅を定義する属性です。
この値は、 入力データがシ リ アル/パラ
レル コンバーターで拡張される (デシ
リ アライズされる ) 幅を指定します。
次の表に示すよ うに、 対応する
BITSLICE_CONTROL の DIV_MODE
ク ロ ッ ク分周の設定と整合する必要が
あ り ます。
RX_BITSLICE
DATA_WIDTH
BITSLICE_CONTROL
DIV_MODE
4 2
8 4
UltraScale アーキテクチャ SelectIO リソース 247UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT TIME(1) または COUNT TIME 文字列
DELAY_FORMAT は、 TIME または
COUNT に設定できます。
TIME に設定した場合、 BISC の完了後
(DLY_RDY が High になる )、 遅延は
DELAY_VALUE (ps で指定) と追加アラ
イ メン ト遅延 (Align_Delay) の和となり
ます。
BISC は、 現在のタ ップサイズを決定
し、 要求された TIME 値
(DELAY_VALUE) を実現するために必
要なタップ数を決定するため、
REFCLK_FREQUENCY 属性を入力マ
スター ク ロ ッ ク と共に使用します。
このキャ リブレーシ ョ ンでは、 デバイ
スのプロセスのばらつきが考慮されま
す。 EN_VTC が High の場合、 遅延は、
電圧および温度の全範囲で要求された
TIME を実現するよ うにキャ リブレー
シ ョ ンされます。
COUNT に設定した場合、
DELAY_VALUE で指定した値が必要な
タップ数になり ます。 COUNT を使用
する場合、 EN_VTC を Low に接続する
必要があ り ます。
DELAY_TYPE
FIXED
VAR_LOAD
VARIABLE
FIXED 文字列
入力遅延ラインの遅延モードです。
詳細は、 195 ページの 「ネイティブ入
力遅延タイプの使用」 を参照してくだ
さい。
DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
注記: BISC で正し くアラインされるために
は、 OUTPUT_PHASE_90 = FALSE と設定し
ます。
TIME モード : ps で示した目標値。
UltraScale デバイスは 大 1.25ns の遅
延をサポート します。
UltraScale+ デバイスは 大 1.1ns の遅
延をサポート します。
COUNT モード : タップで示した目標値。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 248UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT_EXT TIME(1) または COUNT TIME 文字列
DELAY_FORMAT_EXT には、 TIME ま
たは COUNT を設定できます。
DELAY_FORMAT と一致する必要があ
り ます。
CASCADE が TRUE に設定されている
場合、 属性値は DELAY_FORMAT と一
致する必要があ り ます。
COUNT に設定した場合、
DELAY_VALUE で指定した値が必要な
タップ数になり ます。 COUNT を使用
する場合、 EN_VTC_EXT を Low に接
続する必要があ り ます。
DELAY_TYPE_EXT
FIXED
VAR_LOAD
VARIABLE
FIXED 文字列
拡張された遅延ラインの遅延モードで
す。 詳細は、 「拡張遅延制御信号」 を
参照してください。
DELAY_VALUE_EXT
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
拡張された遅延の遅延値です。
TIME モード : ps で示した目標値。
COUNT モード : タップで示した目標値。
詳細は、 254 ページの 「拡張遅延制御
信号」 を参照してください。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 249UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
REFCLK_FREQUENCY 200.0 ~ 2400.0 300.0float 型の
有効数字 1 桁
基準クロ ッ ク周波数は MHz で指定し
ます。
これは、 BITSLICE_CONTROL が使用
するマスター ク ロ ッ ク (PLL_CLK また
は REFCLK) の周波数です。 このマス
ター ク ロ ッ クは、 TIME モード遅延を
キャ リブレーシ ョ ンするために BISC
で使用されます。 マスター ク ロ ッ ク
は、 データのキャプチャや生成に必要
な内部クロ ッ クの生成にも使用されま
す。 タ ップ サイズは、
REFCLK_FREQUENCY で決定しませ
ん。 タ ップ サイズは、 UltraScale デバ
イスのデータシート [参照 2] で
TIDELAY_RESOLUTION と して定義さ
れています。
REFCLK_FREQUENCY 属性は、 BISC
アルゴ リズムがタップ サイズを計算す
るために使用しますが、 タ ップ サイズ
には影響を与えません。
DELAY_FORMAT 属性を TIME に設定
した場合、 遅延は、 DELAY_VALUE 属
性で指定した値になり ます。 遅延は ps
単位で指定され、
REFCLK_FREQUENCY 属性を使用し
てキャ リブレーシ ョ ンされます。 現在
のタップサイズを決定し、 要求された
TIME を実現するために必要なタ ップ
数を決定するため、
REFCLK_FREQUENCY 属性が入力基
準クロ ッ ク と共に使用されます。 基準
クロ ッ クを使用するこのキャ リブレー
シ ョ ンでは、 デバイスのプロセスのば
らつきが考慮されます。 EN_VTC ピン
が High の場合、 遅延は、 電圧および
温度の全範囲で TIME を実現するよ う
にキャ リブレーシ ョ ンされます。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 250UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
UPDATE_MODEASYNC、 SYNC、 または
MANUALASYNC 文字列
ASYNC: これはデフォルト設定であ
り、 推奨される使用モードです。 遅延
値の変更は受信データ とは無関係にな
り ます。 このモードはほかの 2 つの
モードの機能もカバーするため、 推奨
される動作モードです。
SYNC: DATAIN のエッジに同期して遅
延が変更されるよ うに DATAIN が遷移
する必要があ り ます。 このモードは、
常に利用可能で周期的にスイ ッチする
クロ ッ クまたはデータ信号に適してい
ます。
MANUAL: 新しい値が有効になるに
は、 LOAD を 2 回アサートする必要が
あ り ます。 新しい値を有効にするに
は、 初の LOAD のアサートによっ
て、 CNTVALUEIN で指定された値を
読み込み、 CE をアサート した状態で
再び LOAD をアサートする必要があ り
ます。 この属性は、 遅延を更新できる
ため、 データがアイ ドル状態になった
場合に役立ちます。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 251UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
UPDATE_MODE_EXTASYNC、 SYNC、 または
MANUALASYNC 文字列
ASYNC: これはデフォルト設定であ
り、 推奨される使用モードです。 遅延
値の変更は受信データ とは無関係にな
り ます。 このモードはほかの 2 つの
モードの機能もカバーするため、 推奨
される動作モードです。
SYNC: DATAIN のエッジに同期して遅
延が変更されるよ うに DATAIN が遷移
する必要があ り ます。 このモードは、
常に利用可能で周期的にスイ ッチする
クロ ッ クまたはデータ信号に適してい
ます。
MANUAL: 新しい値が有効になるに
は、 LOAD を 2 回アサートする必要が
あ り ます。 新しい値を有効にするに
は、 初の LOAD のアサートによっ
て、 CNTVALUEIN で指定された値を
読み込み、 CE をアサート した状態で
再び LOAD をアサートする必要があ り
ます。 この属性は、 遅延を更新できる
ため、 データがアイ ドル状態になった
場合に役立ちます。 詳細は、 254 ペー
ジの 「拡張遅延制御信号」 を参照して
ください。 値は、 UPDATE_MODE 値
と一致する必要があ り ます。
FIFO_SYNC_MODE TRUE (予約) または FALSEFALSE
(オフ)BOOLSTRING
FALSE (オフ): この属性は、
FIFO_WRCLK_OUT と FIFO_RD_CLK
間の関係を定義します。 この属性は常
に FALSE に設定します。
注記: FIFO_SYNC_MODE = TRUE。 将来使
用するために予約。
これらのクロ ッ クの詳細は、
「BITSLICE_CONTROL」 セクシ ョ ンの
296 ページの 「ネイティブ モードでの
クロ ッキング」 を参照してください。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 252UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CASCADE TRUE または FALSEFALSE
(オフ)文字列
TRUE (オン): 隣接する RX ビッ ト スラ
イス と TX ビッ ト スライスの入力遅延
ラインおよび出力遅延ラインのカス
ケード接続を有効にします。 両方の遅
延ラインがカスケード接続される と、
2.5ns の遅延が得られます。 拡張され
た遅延は、 _EXT ピンで制御されます。
マスター入力遅延の属性に加えて、 カ
スケード接続された出力遅延ライン向
け属性の使用を検討してください。
FALSE (オフ): カスケード接続を無効に
して、 拡張属性 (_EXT) を無視できま
す (入力を Low にして出力をオープン
のままにしておく )。
RX_BITSLICE での遅延カスケード接
続の詳細は、 254 ページの 「拡張遅延
制御信号」 を参照してください。
注記: CASCADE = TRUE の設定は性能の低
下につながるため、 性能が重要な場合は使
用しないでください。
IS_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
IS_RST_INVERTED 属性と同様です
が、 RX_CLK パス上にあ り ます。
IS_CLK_INVERTED = 1 の場合、 イン
バーターが使用されます。
1 に設定した場合、 CLK 信号の極性を
反転します。
0 に設定した場合、 インバーターは使
用されません。
IS_RST_DLY
_INVERTED1'b0 または 1'b1 1'b0 バイナリ
IS_RST_INVERTED 属性と同様です
が、 RST_DLY パス上にあ り ます。
IS_RST_DLY_INVERTED = 1 の場合、
インバーターが使用されます。
1 に設定した場合、 RST_DLY 信号の極
性を反転します。
0 に設定した場合、 インバーターは使
用されません。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 253UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
拡張遅延制御信号
このセクシ ョ ンでは、 CE_EXT、 CLK_EXT、 EN_VTC_EXT、 INC_EXT、 RST_DLY_EXT、 LOAD_EXT、
CNTVALUEIN_EXT[8:0]、 および CNTVALUEOUT_EXT[8:0] 信号の詳細について説明します。
RX_BITSLICE では、 入力遅延ラインを出力遅延ラインと合わせて拡張できます。 これには、 CASCADE 属性を
TRUE に設定する必要があ り ます。 TRUE に設定した場合、 拡張子 _EXT が付いたすべてのポート を使用しなければ
なり ません。
CASCADE = FALSE の場合、 拡張子 _EXT が付いたすべてのポート をグランド (GND) に接続する必要があ り ます。
RX_BITSLICE がカスケード接続された遅延 (CASCADE 属性 = TRUE) を使用している場合、 RX_BITSLICE 入力遅延
の出力は TX_BITSLICE (使用されていない) 出力遅延ラインの入力に接続されます。 使用されていない
TX_BITSLICE 内の出力遅延ラインの出力は、図 2-48 に示す RX_BITSLICE 内のデシ リ アライザー ロジッ クの入力に
接続されます。 これによ り、 遅延ラインが実際に 2 倍の長さになり ます。 両遅延ラインの制御は、 それぞれの遅延
の制御ポート を介して実行されます。 出力遅延ラインの制御ポートは、 拡張子 _EXT を伴う名前が付けられます。
両遅延ラインの制御ポートの機能は同じです。
IS_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
リセッ ト パス上の選択可能なローカル
インバーターを使用して、 リセッ ト入
力の極性を変更できます。
IS_RST_INVERTED = 1 の場合、 イン
バーターが使用されます。
1 に設定した場合、 RST 信号の極性を
反転します。
0 に設定した場合、 インバーターは使
用されません。
SIM_DEVICE
設定可能な値:
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRA
SCALE文字列
デバイス バージ ョ ンを設定します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-25: RX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 254UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_TYPE が FIXED の場合、 EN_VTC および EN_VTC_EXT を除く、 入力遅延ラインと出力遅延ライン (拡張さ
れている、 _EXT) の制御信号はグランド (GND) に接続できます。 TIME モードで遅延ラインを使用する場合、 両方
のピンを VCC に接続するか能動的に操作する必要があ り ます (もし くはその両方を実行する )。 COUNT モードで遅延
ラインを使用する場合、 両方のピンをグランド (GND) に接続しなければなり ません。
DELAY_TYPE が VARIABLE または VAR_LOAD の場合
• DELAY_FORMAT = TIME の場合、 カスケード接続された遅延の DELAY_VALUE_EXT 属性は、 マスター
DELAY_VALUE 属性と同じ遅延値を持つ必要があ り ます。 たとえば、 必要な合計遅延 1.5ns は、
DELAY_VALUE_EXT の 0.75ns と DELAY_VALUE の 0.75ns に分割します。 BISC の完了後、 マスターのカス
ケード接続された遅延ラインは異なる値にできます。
• VAR_LOAD モードに設定した場合、 入力遅延ラインと拡張された出力遅延ラインのタ ップ遅延値は、 LOAD お
よび LOAD_EXT を使用し、 値を CNTVALUEIN および CNTVALUEIN_EXT でそれぞれ設定して両方のコンポー
ネン トに別々に読み込む必要があ り ます。 これらは異なる値にできます。
• VARIABLE モードまたは VAR_LOAD モードに設定した場合、 CE/INC および CE_EXT/INC_EXT をそれぞれイ
ンク リ メン ト /デク リ メン トする必要があ り ます。 これらの信号を制御するための機能要件は、 非カスケード接
続モードについて説明した要件と同じです。
X-Ref Target - Figure 2-48
図 2-48: 拡張遅延制御信号
Input Delay LineCASCADE = TRUE
Output Delay Line
DATAIN
RX_BITSLICE
Input
Registers
Deserialization FIFOCLKCE / INCLOADRST_DLY
CNTVALUEIN[8:0]CNTVALUEOUT[8:0]
EN_VTC
CLK_EXTCE_EXT / INC_EXTLOAD_EXTRST_DLY_EXT
CNTVALUEIN_EXT[8:0]CNTVALUEOUT_EXT[8:0]
EN_VTC_EXT
Q[7:0]
Tap Delay Line
Tap Delay Line
Master Delay Line
Cascaded Delay
Line
X16319-030916
UltraScale アーキテクチャ SelectIO リソース 255UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
注記: CASCADE = TRUE に設定する と、 ク ロ ッ クの位置で UI の中央を検出するために IDELAY の使用が求められて
いた従来のデザイン手法がサポート され、 IDELAY の値を 大で 2.5ns にできます。
推奨: よ り高いデータ レートで優れたシグナル インテグ リティ と堅牢なアイ サンプリ ングを実現するには、 BISC と
その QTR 遅延を使用して UI の中央を検出および維持し、 IDELAY を使用せずにスイープするこ とをザイ リ ンクスは
強く推奨します。
注記: CASCADE = TRUE に設定した場合、 大 2.5ns の IDELAY を使用する必要がある従来のデザイン手法がサポー
ト されます。 カスケード接続による遅延と追加の遅延タップの特性によって、 性能が低下するこ とがあ り ます。
BISC に関連するアライ メン ト を使用し、 PQTR/NQTR 遅延調整 (RIU) を用いてス ト ローブ ク ロ ッ クを調整して 適
な性能を実現してください。
TX_BITSLICE
TX_BITSLICE は RXTX_BITSLICE のト ラス ミ ッ ター機能です。
TX_BITSLICE は RXTX_BITSLICE のト ランス ミ ッ ター部分であるため、 BITSLICE_CONTROL、 高速出力シ リ アラ
イズ レジスタおよびシ リ アライズ ロジッ ク (4:1 または 8:1) によって VT による影響を継続的に補正できる出力遅延
が含まれます。 図 2-49 に TX_BITSLICE のブロ ッ ク図を示します。
X-Ref Target - Figure 2-49
図 2-49: TX_BITSLICE のブロック図
Data In
from Logic
Control and Clocks
Output
Delay
Output
Registers
8:1 / 4:1
Serialization
3-state control
X16031-060916
UltraScale アーキテクチャ SelectIO リソース 256UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE の機能
TX_BITSLICE の機能の詳細は、 207 ページの 「RXTX_BITSLICE ト ランス ミ ッ ター機能」 の前半のセクシ ョ ンで説
明しています。
TX_BITSLICE のポート
表 2-26 に TX_BITSLICE のポート を示します。
X-Ref Target - Figure 2-50
図 2-50: TX_BITSLICE プリ ミテ ィブ
T
TBYTE_IN
T_OUT
O
CNTVALUEOUT[8:0]
TX_BITSLICERST
RX_BIT_CTRL_OUT[39:0]
D[7:0]
CE
RST_DLY
CNTVALUEIN[8:0]
LOAD
INC
CLK
EN_VTC
RX_BIT_CTRL_IN[39:0]
TX_BIT_CTRL_OUT[39:0]
TX_BIT_CTRL_IN[39:0]
X16032-022216
表 2-26: TX_BITSLICE のポート
ポート 機能(1) I/O 同期クロック ド メ イン 説明
D[7:0]TX
FPGA入力
PLL_CLK
(BITSLICE_CONTROL)
送信用のインターコネク ト ロジッ クからの
入力パラレル データです。 データ幅は
DATA_WIDTH 属性によって決定され、
8 または 4 に設定できます。DATA_WIDTH
が 4 の場合は D[3:0] を使用し、 D[7:4] を 0
に接続する必要があ り ます。
UltraScale アーキテクチャ SelectIO リソース 257UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TTX
FPGA入力 非同期
T は、 TX_BITSLICE から出力バッファーの
ト ライステート ピンまでの組み合わせパス
を割り当てます。
ト ラ イステート制御信号をインターコネク
ト ロジッ クから供給する場合は、 T ポート
を使用する必要があ り ます。 ビッ ト スライ
スの T 入力については、 シ リ アル ビッ ト ス
ト リームのブロッ ク ト ラ イステート と して
の使用が確認できます。
ニブル内の各 TX_BITSLICE には 1 つの T
入力があ り、 つま り、 1 バイ ト (バイ ト = 2
ニブル) に 13 の T 入力が備わっているこ と
になり ます。
ロジッ ク High は出力バッファーが ト ライ
ステートであるこ とを示し、 ロジッ ク Low
はこれが ト ライステートでないこ とを示し
ます。 アクティブ High です。
TBYTE_INTX
FPGA入力
PLL_CLK
(BITSLICE_CONTROL)
TBYTE_IN は、 RXTX_BITSLICE の
TX_BITSLICE 側の 1 ビッ ト幅入力です。
ト ラ イステート を使用する場合、
TX_BITSLICE_TRI コンポーネン ト を使用
して BITSLICE_CONTROL の
TBYTE_IN[3:0] ト ラ イステート バス入力を
シ リ アライズする必要があ り、 シ リ アル出
力データ ス ト リーム内の個々のビッ ト を ト
ラ イステートできるよ うにします。
BITSLICE_CONTROL の TBYTE_IN[3:0]
ポートは処理され、 BITSLICE_CONTROL
を通過して TX_BITSLICE_TRI へ接続され
ます。 その後 TRI_OUT をニブル内の各
TX_BITSLICE の TBYTE_IN 入力ポートに
接続します。 BITSLICE_CONTROL の
TBYTE_IN が High の場合は出力バッ
ファーが ト ライステートでないこ とを示
し、 ロジッ ク Low の場合はこれが ト ライス
テートであるこ とを示します。
RSTTX
FPGA入力 非同期
送信側 (TX_BITSLICE)、 非同期アサート、
および同期ディアサート を リセッ ト しま
す。 アクティブ High です。 RST がアサー
ト される間 O は INIT 属性値にリセッ ト さ
れます。
確定的なブリ ングアップには、 290 ページ
の 「ネイティブ モードのブリ ングアップお
よびリセッ ト 」 の手順に従います。
表 2-26: TX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メ イン 説明
UltraScale アーキテクチャ SelectIO リソース 258UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CLKTX
FPGA入力 非同期
LOAD、 CE、 および INC のサンプリ ングに
使用される遅延ライン ク ロ ッ クです。
RXTX_BITSLICE の TX 部分にある出力遅
延エレ メン トへの制御入力はすべて、 ク
ロ ッ ク入力 (CLK) に同期します。 遅延を
VARIABLE または VAR_LOAD に設定した
場合、 クロ ッ クは必ずこのポートに接続し
てください。 CLK はローカル反転可能で、
グローバル ク ロ ッ ク バッファーから供給
する必要があ り ます。
CETX
FPGA入力 CLK
出力遅延ライン レジスタ ク ロ ッ クのク
ロ ッ ク イネーブル信号です。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイ
クル (CLK) かかり ます。 この間、 出力データに
グ リ ッチが発生しないよ う、 入力データは変化
しないよ うにする必要があ り ます。
RST_DLYTX
FPGA入力
非同期
(CLK に同期して
ディアサート される )
ト ランス ミ ッ ター ロジッ ク内の遅延ライン
用のリセッ ト ポートです。 内部遅延ライン
を DELAY_VALUE 属性で指定した値にリ
セッ ト します。
INCTX
FPGA入力 CLK
インク リ メン ト /デク リ メン ト機能は、 イ
ネーブル信号 (CE) で制御されます。 この
インターフェイスは、 遅延ラインが
VARIABLE モードまたは VAR_LOAD モー
ドの場合にのみ使用できます。 CE が High
を維持している間、 遅延ラインは 1 ク ロ ッ
ク (CLK) サイ クルごとに 1 タ ップずつイン
ク リ メン ト またはデク リ メン ト されます。
INC のステートによ り、 遅延ラインがイン
ク リ メン ト またはデク リ メン ト されるかを
決定します。 INC = 1 のと きインク リ メン
ト 、 INC = 0 のと きデク リ メン ト します。
いずれの場合も クロ ッ ク (CLK) に同期しま
す。 CE が Low の場合は、 INC のステート
に関係なく遅延は変化しません。 CE が
High になる と、 ク ロ ッ クの次の立ち上がり
エッジからインク リ メン ト /デク リ メン ト
が開始します。 CE が Low になる と、 ク
ロ ッ クの次の立ち上がりエッジでインク リ
メン ト /デク リ メン トが終了します。
遅延ライン プリ ミ ティブのプログラム可能
な遅延タップはラ ップアラウンド します。
つま り、 遅延タップの 後
(CNTVALUEOUT = 511) に到達すると、 次の
インク リ メン ト機能はタップ 0 に戻り ます。
デク リ メン ト機能についても同様で、 タッ
プ 0 に到達するとタップ 511 に戻り ます。
表 2-26: TX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メ イン 説明
UltraScale アーキテクチャ SelectIO リソース 259UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
LOADTX
FPGA入力 CLK
VAR_LOAD モードおよび UPDATE_MODE
= ASYNC の場合、 この入力は、
CNTVALUEIN で設定された値を遅延ライ
ンに読み込みます。 CNTVALUEIN[8:0] に現
れる値が新しいタップ値となり ます。
LOAD は入力クロッ ク信号 (CLK) に同期し
たアクティブ High の信号です。新しい値を
CNTVALUEIN バスに適用してから LOAD
信号を適用するまで少なく と も 1 クロ ッ ク
サイクル待機してください。 LOAD 動作の
間、 CE を Low に保つ必要があり ます。
注記: 遅延が適用されるには 大 3 ク ロ ッ ク サイ
クル (CLK) かかり ます。 この間、 出力データに
グ リ ッチが発生しないよ う、 入力データは変化
しないよ うにする必要があ り ます。
EN_VTCTX
FPGA入力 非同期
電圧、 温度、 プロセスによる変動の補正を
有効にします。
High: BITSLICE_CONTROL が VT に対して
遅延を一定に保つこ とができるよ うにす
る。 VT の補正を有効にする間
BITSLICE_CONTROL の EN_VTC は High
の必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期 BISC
(ビルト イン セルフ キャ リブレーシ ョ ン) の
間、 EN_VTC 信号を High にする必要があ
り ます。
COUNT モードで使用する場合、 EN_VTC
信号を Low にする必要があ り ます。
ビッ ト スライスがニブル内で COUNT およ
び TIME の両モードで用られる場合、
TIME モードで使用するビッ ト スライスに
対して EN_VTC を High にし、COUNT モー
ドで使用するビッ ト スライスに対しては
High または Low にする必要があ り ます。
表 2-26: TX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メ イン 説明
UltraScale アーキテクチャ SelectIO リソース 260UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
CNTVALUEIN[8:0]TX
FPGA入力 CLK
CNTVALUEIN バスは、 読み込み可能な
タップ値を動的に変更する場合に使用しま
す。 CNTVALUEIN バスの 9 ビッ ト値は、
LOAD 後に遅延ラインが設定される新しい
タップ値です。 LOAD 前にこのバスに値を
1 ク ロ ッ ク サイクル以上供給します。 遅延
ラインは、 一度に 1 タ ップ~ 8 タ ップに変
更できます。
注記: EN_VTC を使用して VT 補正を実行し、 遅
延を変更する場合、 プログラムした遅延のみが
補正されます。 変更後の出力遅延を補正する必
要のあるアプリ ケーシ ョ ンでは、 RIU インター
フェイスを使用して入力遅延を出力遅延と同じ
値にプログラムする必要があ り ます (表 2-48 および表 2-49 参照)。
CNTVALUEOUT[8:0]TX
FPGA出力 CLK
CNTVALUEOUT ピンは、 現在のタ ップ値
のレポートおよび現在の遅延に含まれる
タ ップ総数の読み出しに使用されます。
CNTVALUEOUT は、 EN_VTC が Low の場合
にのみサンプリングする必要があり ます。
OI/O
TX出力
PLL_CLK
(BITSLICE_CONTROL)
TX_BITSLICE からのシ リ アライズされた
出力データです。 出力バッファー (または
双方向バッファー ) に接続する必要があ り
ます。
T_OUTI/O
TX出力
PLL_CLK
(TBYTE_CTL が
TBYTE_IN に
設定されている場合)
それ以外は非同期 (BITSLICE_CONTROL)
TX_BITSLICE からの ト ライステート出力
です。 出力バッファー (または双方向バッ
ファー ) に接続する必要があ り ます。
TBYTE_CTL を T に設定した場合は組み合
わせ出力に TBYTE_CTL を、 TBYTE_IN に
設定した場合はシ リ アライズされた出力に
できます。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 RXTX_BITSLICE (RX_BITSLICE および/または
TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビッ ト バス接続です。 これらの 40 ビッ ト バスは、 RXTX_BITSLICE
(RX_BITSLICE、 TX_BITSLICE)、 TX_BITSLICE_TRI、 および BITSLICE_CONTROL との間 (逆方向も可) でデータ、 ク ロ ッ
ク、 RIU、 およびステータスの各信号を伝送します。
ビッ ト スライスを使用する場合は、 これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必
要があ り ます。
例:
RXTX_BITSLICE_2 を使用する場合、 その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL
RX/TX_BIT_CTRL_IN2 に接続し、 RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL
RX/TX_BIT_CTRL_OUT2 バスに接続する必要があ り ます。
これらのバスは、 BITSLICE_CONTROL とビッ ト スライス間の専用配線で構成されており、 ロジッ クからアクセスや使用は
できません。 また、 これらのバスへは ILA や VIO を接続できず、 バスのコンテンツおよびビッ ト名は開示されていないた
め、 シ ミ ュレーシ ョ ンでこれらのバスを表示させても意味はあ り ません。
表 2-26: TX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メ イン 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE の属性
表 2-27 に TX_BITSLICE の属性を示します。
RX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。
RX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。
TX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。
TX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。
注記:1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。
I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。
RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側と ロジッ ク間の双方向の接続です。
TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側と ロジッ ク間の双方向の接続です。
表 2-26: TX_BITSLICE のポート (続き)
ポート 機能(1) I/O 同期クロック ド メ イン 説明
表 2-27: TX_BITSLICE の属性
属性 値 デフォルト タイプ 説明
DATA_WIDTH 4 または 8 8 10 進数
パラレル-シ リアル コンバーター
の入力幅を定義する属性です。
この値で、 パラレル-シ リアル コ
ンバーターによってシ リ アライズ
する必要があるデータの幅を指定
します。 DATA_WIDTH =
2 x BITSLICE_CONTROLLER の
DIV_MODE に設定します。
TBYTE_CTL TBYTE_IN または T TBYTE_IN 文字列
TBYTE_IN: TBYTE_IN 入力を使用
して ト ライステート情報を T_OUT
出力に渡します。 これには、
TX_BITSLICE を
TX_BITSLICE_TRI コンポーネン ト
と一緒に使用する必要があり ます。
T: T 入力を使用して ト ライステー
ト情報を T_OUT 出力に渡します。
T は、 インターコネク ト ロジッ ク
内で生成される ト ライステート情
報を必要と します。 詳細は、
266 ページの
「TX_BITSLICE_TRI」 の説明を参
照してください。
INIT 1'b0 または 1'b1 1'b1 バイナリ
TX_BITSLICE のシ リ アライズさ
れたデータ出力である O ポートの
初期値を指定します。
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_TYPEFIXED VAR_LOAD
VARIABLEFIXED 文字列
出力遅延ラインの遅延モードで
す。 詳細は、 211 ページの 「ネイ
ティブ出力遅延タイプの使用」 を
参照してください。
DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
注記: BISC で正し くアラインされるた
めには、 RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定
します。
DELAY_FORMAT を TIME モード
に設定する と、 目的の値は ps 単位
になり ます。
UltraScale デバイスは 大 1.25ns
の遅延をサポート します。
UltraScale+ デバイスは 大 1.1ns
の遅延をサポート します。
DELAY_FORMAT を COUNT モード
に設定すると、 目的の値はタップ
数単位になります。 詳細は、
211 ページの 「ネイティブ出力遅延
タイプの使用」 を参照してくださ
い。 TX_BITSLICE のデータ アライ
メン ト を確実にするには、 COUNT
遅延を 1.5UI に制限します。
REFCLK_FREQUENCY 200.0 ~ 2400.0 300.0float 型の
有効数字 1 桁
基準クロ ッ ク周波数は MHz で指
定します。
これは、 BITSLICE_CONTROL を
設定して使用するマスター ク ロ ッ
クの周波数です。 任意の TIME
モード遅延をキャ リブレーシ ョ ン
するために、 BISC で使用されま
す。 296 ページの 「ネイティブ
モードでのクロ ッキング」 および
312 ページの 「ビルト イン セルフ
キャ リブレーシ ョ ン」 を参照して
ください。 以前の FPGA ファ ミ リ
とは対照的に、 タ ップ サイズは
REFCLK_FREQUENCY で決定せ
ず、 UltraScale デバイスのデータ
シート [参照 2] で
TODELAY_RESOLUTION と して定義
されています。 DELAY_FORMAT
が TIME モードに設定されている
場合、 指定した遅延を提供するた
めに、 BISC でタ ップのキャ リブ
レーシ ョ ンに使用されます。
表 2-27: TX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
OUTPUT_PHASE_90 TRUE または FALSEFALSE
(オフ)文字列
FALSE (オフ): 出力 O は位相シフ
ト されません。
TRUE (オン): 出力 O は 90° 位相シ
フ ト されます。
OUTPUT_PHASE_90 = TRUE の場
合、 DELAY_VALUE を 0 に設定す
る必要があ り ます。
異なる ト ランス ミ ッ ターを使用す
る と、 位相シフ ト を観察できま
す。 多くの場合、 生成クロ ッ クを
生成データ (生成データおよび中
央に揃えられたクロ ッ ク ) に対し
て 90° 位相をずらすために使用さ
れます。
DELAY_FORMATTIME(1)
COUNTTIME 文字列
DELAY_FORMAT は、 TIME また
は COUNT に設定できます。
TIME に設定した場合、 BISC 完了
後 (DLY_RDY が High になる ) の遅
延は DELAY_VALUE (ps で指定)
で指定した遅延となり ます。
BISC は、 要求された TIME 値
(DELAY_VALUE) を実現するため
に必要なタ ップ数を決定するた
め、 REFCLK_FREQUENCY 属性
を入力マスター ク ロ ッ ク と共に使
用します。 このキャ リブレーシ ョ
ンでは、 デバイスのプロセスのば
らつきが考慮されます。 EN_VTC
が High の場合、 遅延は、 電圧お
よび温度の全範囲で要求された
TIME を実現するよ うにキャ リブ
レーシ ョ ンされます。
DELAY_FORMAT を COUNT に設
定した場合、 DELAY_VALUE で
指定した値が必要なタ ップ数にな
り ます。 COUNT を使用する場合、
EN_VTC を Low に接続する必要
があ り ます。
表 2-27: TX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
UPDATE_MODEASYNC、 SYNC、 または
MANUALASYNC 文字列
ASYNC: これはデフォルト設定で
あ り、 推奨される使用モードで
す。 遅延値の変更は遅延データ と
は無関係になり ます。 このモード
はほかの 2 つのモードの機能をカ
バーするため、 推奨される動作
モードです。
SYNC: データのエッジに同期して
遅延が変更されるよ うにデータが
遷移する必要があ り ます。 この
モードは、 常に利用可能で周期的
にスイ ッチするクロ ッ クまたは
データ信号に適しています。
MANUAL: 新しい値が有効になる
には、 LOAD を 2 回アサートする
必要があ り ます。 新しい値を有効
にするには、 初の LOAD のア
サートによって、 CNTVALUEIN
で指定された値を読み込み、 CE
をアサート した状態で再び LOAD
をアサートする必要があ り ます。
この属性は、 遅延を更新できるた
め、 データがアイ ドル状態になっ
た場合に役立ちます。
ENABLE_PRE_EMPHASISTRUE (オン)
FALSE (オフ)
FALSE
(オフ)文字列
双方向 IOB の属性と共に使用し
て、 プ リエンファシスを有効また
は無効にします。 プ リエンファシ
スを有効にするには、
ENABLE_PRE_EMPHASIS 属性を
IOB と共に使用します。 第 1 章の
「 ト ランス ミ ッ ター プリエンファ
シス」 を参照してください。
IS_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
「IS_RST_INVERTED」 属性と同様
ですが、 CLK パス上にあ り ます。
IS_CLK_INVERTED = 1 の場合、
インバーターが CLK 信号の極性
の反転に使用されます。
IS_CLK_INVERTED = 0 の場合、
インバーターは使用されません。
表 2-27: TX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
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TX_BITSLICE_TRI
TX_BITSLICE _TRI はあらゆる点で、 TX_BITSLICE のよ うなビッ ト スライスです。 TX_BITSLICE と同様に、 この
ビッ ト スライスには BITSLICE_CONTROL、 高速出力シ リ アライズ レジスタおよび 4:1 データのシ リ アライズ ロ
ジッ クによって VT による影響を継続的に補正できる出力遅延が含まれますが、 直接ユーザー アクセス可能なパラ
レル データ入力や FPGA ピンにアクセスできるシ リ アル出力は含まれません。 このプリ ミ ティブの入力は、 4 ビッ
トの TBYTE_IN バスから BITSLICE_CONTROL プリ ミ ティブを介して入力されるため、 このビッ ト スライスはニブ
ル内に埋め込まれます。 図 2-51 に TX_BITSLICE_TRI のブロ ッ ク図を示します。
IS_RST_DLY_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
「IS_RST_INVERTED」 属性と同様
ですが、 RST_DLY パス上にあ り
ます。
IS_RST_DLY_INVERTED = 1 の場
合、 インバーターが RST_DLY 信
号の極性の反転に使用されます。
IS_RST_DLY_INVERTED = 0 の場合、
インバーターは使用されません。
IS_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ
リセッ ト パス上の選択可能なロー
カル インバーターを使用して、 リ
セッ ト入力の極性を変更できます。
IS_RST_INVERTED = 1 の場合、
インバーターが RST 信号の極性
の反転に使用されます。
IS_RST_INVERTED = 0 の場合、
インバーターは使用されません。
図 2-45 を参照して ください。
NATIVE_ODELAY_BYPASS TRUE または FALSEFALSE
(オフ)文字列
UltraScale+ FPGA のみ: メモ リ イ
ンターフェイス ジェネレーター
(MIG) 用に予約されています。
TRUE の場合、 ODELAY をバイパ
スします。
SIM_DEVICE
設定可能な値:
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRA
SCALE文字列
デバイス バージ ョ ンを設定します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-27: TX_BITSLICE の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE_TRI は、 ニブル内のビッ ト スライスを ト ラ イステートにするためにのみ使用できます。 次の
「TX_BITSLICE_TRI の機能」 セクシ ョ ンでは、 TX_BITSLICE_TRI をニブルの BITSLICE_CONTROL と
TX_BITSLICE 間で接続する方法を説明します。
BITSLICE_CONTROL からの 4 ビッ トはシ リアライズされ、 場合によって遅延されて TX_BITSLICE を経由して IOB
内のト ライステート出力バッファーに供給されます。 このメカニズムによ り、 シ リ アル出力ス ト リーム内の各ビッ
ト を ト ラ イステートにできます。 図 2-54 の波形は、 TX_BITSLICE の O 出力に対する BITSLICE_CONTROL の
TBYTE_IN 入力と IOB ト ラ イステート バッファーの関係を示しています。
X-Ref Target - Figure 2-51
図 2-51: TX_BITSLICE_TRI のブロック図
Output
Delay
Output
Registers
4:1
Serialization
Control and Clocks
Delay Control
from
BITSLICE_CONTROL
4-bit data input
through
BITSLICE_CONTROL
from TBYTE_IN[3:0]
To the TBYTE_IN
input of one,
some, or all
RXTX_BITSLICEs/
TX_BITSLICEs
in a nibble
X16351-060916
X-Ref Target - Figure 2-52
図 2-52: TX_BITSLICE_TRI プリ ミテ ィブ
TRI_OUT
CNTVALUEOUT[8:0]
TX
_B
ITS
LIC
E_T
RI
RST
BIT_CTRL_OUT[39:0]
CE
RST_DLY
CNTVALUEIN[8:0]
LOAD
INC
CLK
EN_VTC
BIT_CTRL_IN[39:0]
X16037-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE_TRI の機能
既述のとおり、 TX_BITSLICE_TRI は TX_BITSLICE ですが、 ユーザー データ入力とシ リ アル出力はあ り ません。
207 ページの 「RXTX_BITSLICE ト ランス ミ ッ ター機能」 を参照し、 この TX_BITSLICE_TRI の機能を理解してくだ
さい。
ト ラ イステートは、 双方向データおよび/またはクロ ッ ク /ス ト ローブのアプリ ケーシ ョ ンで通常使用されます。
TX_BITSLICE_TRI は、 RXTX_BITSLICE/TX_BITSLICE 属性 TBYTE_CTL が TBYTE_IN に設定されている場合にの
み使用されます。 この場合、 BITSLICE_CONTROL、 TX_BITSLICE_TRI、 および 1 つ以上の TX_BITSLICE を組み合
わせて使用し、 一連のシ リ アル データ出力ス ト リームの専用ビッ ト を ト ラ イステートにします。 図 2-53 に、 プリ ミ
ティブがどのよ うに相互接続されているかを示し、 図 2-54 の波形は、 シ リ アル データ ス ト リームのビッ ト を ト ラ イ
ステート制御するためにどのよ うに信号を適用すべきかを示しています。
• TBYTE_CTL 属性を TBYTE_IN に設定した場合、 BITSLICE_CONTROL プリ ミ ティブの TBYTE_IN[3:0] 入力は
ニブル内のすべての RXTX_BITSLICE を ト ライステート制御します。 図 2-55 に示すよ うに、 TBYTE_IN[3:0] 入
力はすべてのニブル出力ト ライステート機能を (TX_BITSLICE_TRI を介して) 制御します。 TBYTEIN[3:0] 入力
を使用するこ とで、 シ リ アル ス ト リームの各ビッ ト を ト ラ イステートにできます。
• TBYTE_CTL 属性を T に設定した場合、 TX_BITSLICE_TRI は不要で、 TBYTE_IN[3:0] ピンを Low にディアサー
トできます (図 2-55)。 TBYTE_CTL 属性を T に設定した場合、 RXTX_BITSLICE のト ラ イステート機能はイン
ターコネク ト ロジッ クから制御されます。 インターコネク ト ロジッ クから RXTX_BITSLICE のト ライステート
を制御する という こ とは、 ブロ ッ ク、 ワード、 またはフレーム ト ラ イステート と して動作する という こ とです。
図 2-55 に示すよ うに、 TBYTE_CTL を TBYTE_IN および T に設定した TX_BITSLICE をニブル内で混在させる
こ とができます。 ニブルに TBYTE_IN と T が混在する場合、 シ リ アライズされたデータがビッ ト スライス全体
で確実にアラインさる とは限り ません。
図 2-53 に、 TX_BITSLICE_TRI および TX_BITSLICE の T_BYTE_IN[3:0] を使用して ト ライステート制御を接続する
場合に必要な接続を示します。
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第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-53
図 2-53: TBYTE ポート を使用したト ライステート パスの接続
I O
OBUFT
T
TBYTE_IN
T_OUT
O
TX_BITSLICE 0
RX_BIT_CTRL_OUT[39:0]
D[7:0]
RX_BIT_CTRL_IN[39:0]
TX_BIT_CTRL_OUT[39:0]
TX_BIT_CTRL_IN[39:0]
T
TBYTE_IN
T_OUT
O
TX_BITSLICE 5/6
RX_BIT_CTRL_OUT[39:0]
D[7:0]
RX_BIT_CTRL_IN[39:0]
TX_BIT_CTRL_OUT[39:0]
TX_BIT_CTRL_IN[39:0]
TFabric Connections
PLL_CLK
REFCLK
RST
EN_VTC
DLY_RDY
VTC_RDY
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_RD_DATA[15:0]
RIU_WR_EN
RIU_NIBBLE_SEL
PHY_RDCS0[3:0]
TBYTE_IN[3:0]
PHY_RDEN[3:0]
DYN_DCI[6:0]
CLK_FROM_EXT
PHY_WRCS1[3:0]
PHY_WRCS0[3:0]
PHY_RDCS1[3:0]
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
PCLK_NIBBLE_IN
NCLK_NIBBLE_IN
NCLK_NIBBLE_OUT
PCLK_NIBBLE_OUT
BITSLICE_CONTROL
IOI Connections
RX_BIT_CTRL_OUT6[39:0]
RX_BIT_CTRL_IN6[39:0]
RX_BIT_CTRL_OUT0[39:0]
RX_BIT_CTRL_OUT1[39:0]
RX_BIT_CTRL_OUT2[39:0]
RX_BIT_CTRL_OUT3[39:0]
RX_BIT_CTRL_OUT4[39:0]
RX_BIT_CTRL_OUT5[39:0]
RX_BIT_CTRL_IN1[39:0]
RX_BIT_CTRL_IN0[39:0]
RX_BIT_CTRL_IN2[39:0]
RX_BIT_CTRL_IN3[39:0]
RX_BIT_CTRL_IN4[39:0]
RX_BIT_CTRL_IN5[39:0]
TX_BIT_CTRL_OUT6[39:0]
TX_BIT_CTRL_IN6[39:0]
TX_BIT_CTRL_OUT0[39:0]
TX_BIT_CTRL_OUT1[39:0]
TX_BIT_CTRL_OUT2[39:0]
TX_BIT_CTRL_OUT3[39:0]
TX_BIT_CTRL_OUT4[39:0]
TX_BIT_CTRL_OUT5[39:0]
TX_BIT_CTRL_IN1[39:0]
TX_BIT_CTRL_IN0[39:0]
TX_BIT_CTRL_IN2[39:0]
TX_BIT_CTRL_IN3[39:0]
TX_BIT_CTRL_IN4[39:0]
TX_BIT_CTRL_IN5[39:0]
TX_BIT_CTRL_IN_TRI[39:0]
TX_BIT_CTRL_OUT_TRI[39:0]
TRI_OUT
TX_BITSLICE_TRI
BIT_CTRL_OUT[39:0]
BIT_CTRL_IN[39:0]
I O
OBUFT
T
Delay line control signals are not shown on the TX_BITSLICEs and TX_BITSLICE_TRI.
X16353-100616X16038-022216
X-Ref Target - Figure 2-54
図 2-54: TBYTE を使用したト ライステート パスの接続 (DATA_WIDTH = 8)
X16039-072516
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-54 についての注意事項を説明します。
• 図を簡略化するため、 レイテンシは表示していません。
• 開始時点では、 BITSLICE_CONTROL の TBYTE_IN は 1111 で、 出力バッファーはト ラ イステートではあ り ませ
ん。 OBUFT の出力はすべて 1 です (11111111)。
• イベン ト 1 では、 BITSLICE_CONTROL の TBYTE_IN は 1010 で、 データ入力はすべて High です。 これによ り、
シ リ アル データ ス ト リームの一部がト ライステートになり ます。 出力バッファー O ポートからのシ リ アル ス
ト リームは 11ZZ11ZZ です。
• イベン ト 2 では、 パラレル データ入力はすべて Low で、 TBYTE_IN は 1111、 つま りデータ ス ト リームはト ラ
イステートではあ り ません。
• イベン ト 3 では、 パラレル入力はすべて 0 であるものの、 TBYTE_IN は 1101、 つま りパラレル ワードの 4 番目
と 5 番目のビッ トが ト ラ イステートです。 D 入力は、 すべてロジッ ク Low です。 出力データは 0000ZZ00 にな
り ます。
X-Ref Target - Figure 2-55
図 2-55: TBYTE_IN または T に設定した TBYTE_CTL 属性を使用
To other
TX_BITSLICEs
Data[7:0] to TX_BITSLICE
TbyteIn[3:0]I O
OBUFT
T
TBYTE_IN[3:0]
BITSLICE_CONTROL
PLL_CLK T à 1 = O à Z
TRI_OUT
TX_BITSLICE_TRI
T
TBYTE_IN
T_OUT
O
TX_BITSLICE
D[7:0]
DataOut
To other
TX_BITSLICEs
TRISTATE
StrobeData[7:0] to TX_BITSLICE
I O
OBUFT
T
TBYTE_IN[3:0]
BITSLICE_CONTROL
PLL_CLK T à 1 = O à Z
TRI_OUT
TX_BITSLICE_TRI
TBYTE_IN
T_OUT
O
TX_BITSLICE
D[7:0]
StrobeOut
To other
TX_BITSLICEs
T
X16352-030916
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-55 と図 2-56 に、 TX_BITSLICE_TRI のレイテンシを示します。
X-Ref Target - Figure 2-56
図 2-56: ト ライステートのレイテンシ (DATA_WIDTH = 8)
X19083-080719
X-Ref Target - Figure 2-57
図 2-57: ト ライステートのレイテンシ (DATA_WIDTH = 4)
X19082-121018
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TX_BITSLICE_TRI のポート
表 2-28 に TX_BITSLICE_TRI のポート を示します。
表 2-28: TX_BITSLICE_TRI のポートの説明
ポート I/O 説明
RST 入力
ト ライステート シ リ アライズ ロジッ ク、 非同期アサートおよび同期ディアサート
を リセッ ト します。 アクティブ High です。 Q は 0 にリセッ ト され、 RST はアサー
ト されます。 確定的なブリ ングアップには、 290 ページの 「ネイティブ モードのブ
リ ングアップおよびリセッ ト 」 の手順に従います。
CE 入力 ト ライステート遅延ライン レジスタ ク ロ ッ クのクロ ッ ク イネーブル信号です。
CLK 入力
クロ ッ ク入力。 TX_BITSLICE_TRI 内の DELAY エレ メン トのすべての制御入力
(LOAD、 CE、 INC) は、 このクロ ッ ク入力に同期します。 DELAY を VARIABLE ま
たは VAR_LOAD に設定した場合、 クロ ッ クは必ずこのポートに接続して くださ
い。 この信号はローカル反転可能で、 グローバルまたはリージ ョナル ク ロ ッ ク
バッファーから供給する必要があ り ます。
このピンに接続されるクロ ッ ク信号は、 RX_CLK および/または
RXTX_BITSLICE/RX_BITSLICE の CLK に接続される信号と同じ必要があ り ます。
INC 入力
インク リ メン ト /デク リ メン ト機能は、 イネーブル信号 (CE) で制御されます。 この
インターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの
場合にのみ使用できます。
CE が High を維持している間、 遅延ラインは 1 ク ロ ッ ク (CLK) サイクルごとに
1 タ ップずつインク リ メン ト またはデク リ メン ト されます。 INC のステートによ
り、 遅延ラインがインク リ メン ト またはデク リ メン ト されるかを決定します。
INC = 1 のと きインク リ メン ト 、 INC = 0 のと きデク リ メン ト します。 いずれの場合
も クロ ッ ク (CLK) に同期します。
CE が Low の場合、 INC のステートに関係なく遅延ライン全体の遅延は変化しませ
ん。 CE が High になる と、 ク ロ ッ クの次の立ち上がりエッジからインク リ メン ト /
デク リ メン トが開始します。 CE が Low になる と、 ク ロ ッ クの次の立ち上がりエッ
ジでインク リ メン ト /デク リ メン トが終了します。
遅延ライン プリ ミ ティブのプログラム可能な遅延タップはラ ップアラウンド しま
す。 つま り、 遅延タ ップの 後 (CNTVALUEOUT=511) に到達する と、 次のインク
リ メン ト機能はタ ップ 0 に戻り ます。デク リ メン ト機能についても同様で、 タ ップ
0 に到達する と タ ップ 511 に戻り ます。
LOAD 入力
VAR_LOAD モードの場合、 この入力は、 CNTVALUEIN で設定された値を遅延ライ
ンに読み込みます。 CNTVALUEIN[8:0] に現れる値が新しいタ ップ値とな り ます。
LOAD は入力クロ ッ ク信号 (CLK) に同期したアクティブ High の信号です。 新しい
値を CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なく と も 1 ク
ロ ッ ク サイ クル待機してください。 LOAD 動作の間、 CE を Low に保つ必要があ り
ます。
CNTVALUEIN[8:0] 入力
CNTVALUEIN バスは、 読み込み可能なタ ップ値を動的に変更する場合に使用しま
す。 CNTVALUEIN の 9 ビッ ト値は必要なタ ップ数です。 新しい値は、 LOAD が
High にパルスされるまで CLK の 1 ク ロ ッ ク サイクル間供給されます。 新しい
CNTVALUEIN 値は、 EN_VTC が Low の場合にのみ適用する必要があ り ます。
CNTVALUEOUT[8:0] 出力CNTVALUEOUT ピンは、 現在のタ ップ値を読み出す場合に使用します。
CNTVALUEOUT は、 EN_VTC が Low の場合にのみサンプリングする必要があります。
UltraScale アーキテクチャ SelectIO リソース 272UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
TX_BITSLICE_TRI の属性
RST_DLY 入力遅延ライン タ ップを DELAY_VALUE 属性で指定した値にリセッ ト します。
TX_BITSLICE_TRI 内の遅延ライン用のリセッ ト ポートです。
EN_VTC 入力
電圧温度キャ リブレーシ ョ ンを有効にします。
High: BITSLICE_CONTROL が VT に対して遅延を一定に保つこ とができるよ うにす
る。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High に保持する
必要があ り ます。
Low: VT 補正機能が無効になる。
TIME モードを使用する場合、 初期 BISC の間、 EN_VTC 信号を High にする必要が
あ り ます。
COUNT モードを使用する場合、 EN_VTC 信号を Low にする必要があ り ます。
BIT_CTRL_IN[39:0] 入力
BITSLICE_CONTROL からの入力バスです。 これらの専用ピンは、 必ず
BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、 デザイン内のほ
かのどの部分にも接続しないよ うにする必要があ り ます。
BIT_CTRL_OUT[39:0] 出力
BITSLICE_CONTROL への出力バスです。 これらの専用ピンは、 必ず
BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、 デザイン内のほ
かのどの部分にも接続しないよ うにする必要があ り ます。
TRI_OUT 出力この ト ライステート出力 (TRI_OUT) は、 ビッ ト スライスの TBYTE_IN ピンに出力
します。
表 2-28: TX_BITSLICE_TRI のポートの説明 (続き)
ポート I/O 説明
表 2-29: TX_BITSLICE_TRI の属性
属性 値 デフォルト タイプ 説明
DATA_WIDTH 4、 8 8 10 進数
パラレル-シ リ アル コンバー
ターの入力幅を定義する属
性です。
これは、 パラレル-シ リ アル
コンバーターによってシ リ
アライズする必要がある
データの幅を指定します。
この値は RXTX_BITSLICE/TX_BITSLI
CE DATA_WIDTH と一致す
る必要があ り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
DELAY_FORMAT TIME(1)、 COUNT TIME 文字列
DELAY_FORMAT は、 TIME
または COUNT に設定でき
ます。
TIME に設定した場合、BISC
完了後 (DLY_RDY が High に
なる ) の遅延は
DELAY_VALUE (ps で指定)
で指定した遅延となり ます。
BISC は、 現在のタ ップサイ
ズを決定し、 要求された
TIME 値 (DELAY_VALUE) を
実現するために必要なタ ッ
プ数を決定するため、
REFCLK_FREQUENCY 属性
を入力マスター ク ロ ッ ク と
共に使用します。 このキャ
リブレーシ ョ ンでは、 デバ
イスのプロセスのばらつき
が考慮されます。 EN_VTC
が High の場合、 遅延は、 電
圧および温度の全範囲で要
求された TIME を実現するよ
うにキャ リブレーシ ョ ンさ
れます。
DELAY_FORMAT を COUNT
に設定した場合、
DELAY_VALUE で指定した
値が必要なタ ップ数になり
ます。 COUNT を使用する場
合、 EN_VTC を Low に接続
する必要があ り ます。
DELAY_TYPEFIXED、 VAR_LOAD、
VARIABLEFIXED 文字列
入力遅延ラインの遅延モー
ドです。
DELAY_VALUE
0 ~ 1250
(TIME、 UltraScale の場合)
0 ~ 1100
(TIME、 UltraScale+ の場合)
0 ~ 511 (COUNT)
0 10 進数
TIME モード : ps で示した目
標値。
UltraScale デバイスは 大
1.25ns の遅延をサポート し
ます。
UltraScale+ デバイスは 大
1.1ns の遅延をサポート し
ます。
COUNT モード : タ ップで示
した目標値。
表 2-29: TX_BITSLICE_TRI の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 274UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
UPDATE_MODE
ASYNC
MANUAL
SYNC
ASYNC 文字列
ASYNC: 遅延値の変更は受信
データ とは無関係になり ま
す。 このモードはほかの 2 つ
のモードの機能をカバーす
るため、 推奨される動作
モードです。
SYNC: DATAIN のエッジに
同期して遅延が変更される
よ うに DATAIN が遷移する
必要があ り ます。 このモー
ドは、 常に利用可能で周期
的にスイ ッチするクロ ッ ク
またはデータ信号に適して
います。
MANUAL: 新しい値が有効に
なるには、 LOAD を 2 回ア
サートする必要があ り ます。
新しい値を有効にするには、
初の LOAD のアサートに
よって、 CNTVALUEIN で指
定された値を読み込み、 CE
をアサート した状態で再び
LOAD をアサートする必要
があ り ます。 この属性は、
遅延を更新できるため、
データがアイ ドル状態に
なった場合に役立ちます。
INIT 1’b1、 1’b0 1’b1 バイナリ
TX_BITSLICE_TRI のシ リア
ライズされたデータ出力で
ある O ポートの初期値を指
定します。
OUTPUT_PHASE_90 TRUE または FALSE FALSE (オフ) 文字列
0° または 90° のいずれかの出
力位相を選択できます。
OUTPUT_PHASE_90 = TRUE
の場合、 DELAY_VALUE を 0
に設定する必要があ り ます。
表 2-29: TX_BITSLICE_TRI の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 275UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
REFCLK_FREQUENCY 200.0 ~ 2400.0 300.0float 型の
有効数字 1 桁
基準クロ ッ ク周波数は MHz
で指定します。
基準クロ ッ クは、
BITSLICE_CONTROL に接続
される master_clock
(PLL_CLK) です。 この属性
は、 TIME モード遅延をキャ
リブレーシ ョ ンするために
BISC で使用されます。
「BITSLICE_CONTROL」 セ
クシ ョ ンの 296 ページの
「ネイティブ モードでのク
ロ ッキング」 および
312 ページの 「ビルト イン
セルフ キャ リブレーシ ョ ン」
を参照してください。
タ ップ サイズは、
REFCLK_FREQUENCY で決
定しません。
タ ップ遅延範囲は、
UltraScale デバイスのデータ
シート [参照 2] で
TIDELAY_RESOLUTION と して
指定されています。
REFCLK_FREQUENCY 属性
は、 要求された
DELAY_VALUE に必要な
タップ数を計算するために
BISC アルゴ リズムで使用さ
れます。
IS_CLK_INVERTED 1’b0、 1’b1 1’b0 バイナリ
CLK ピンがアクティブ High
か、 またはアクティブ Low
かを指定します。
IS_RST_INVERTED 属性と同
様ですが、 CLK パス上にあ
り ます。
IS_CLK_INVERTED = 1 の場
合、 インバーターが使用さ
れます。
IS_CLK_INVERTED = 0 の場
合、 インバーターは使用さ
れません。
表 2-29: TX_BITSLICE_TRI の属性 (続き)
属性 値 デフォルト タイプ 説明
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IS_RST_DLY_INVERTED 1’b0、 1’b1 1’b0 バイナリ
リセッ ト RST_DLY ピンが
アクティブ High か、 または
アクティブ Low かを指定し
ます。
IS_RST_INVERTED 属性と同
様ですが、 RST_DLY パス上
にあ り ます。
IS_RST_DLY_INVERTED = 1
の場合、 インバーターが使
用されます。
IS_RST_DLY_INVERTED = 0
の場合、 インバーターは使
用されません。
IS_RST_INVERTED 1’b0、 1’b1 1’b0 バイナリ
リセッ ト RST ピンがアク
ティブ High か、 またはアク
ティブ Low かを指定します。
リセッ ト パス上には選択可
能なローカール インバー
ターがあ り、 これを使用し
て リセッ ト入力の極性を変
更できます。
IS_RST_INVERTED = 1 の場
合、 インバーターが使用さ
れます。
IS_RST_INVERTED = 0 の場
合、 インバーターは使用さ
れません。
NATIVE_ODELAY_BYPASS TRUE または FALSE FALSE (オフ) 文字列
UltraScale+ FPGA のみ: メモ
リ インターフェイス ジェネ
レーター (MIG) 用に予約さ
れています。 TRUE の場合、
ODELAY をバイパスします。
SIM_DEVICE
設定可能な値:
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列
デバイス バージ ョ ンを設定
します
(ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記:1. TIME モードの場合、 キャ リブレーシ ョ ン中はニブル内のビッ ト スライスを利用できません。 詳細は、 「バンクの概要」 を参照してくだ
さい。
表 2-29: TX_BITSLICE_TRI の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
BITSLICE_CONTROL
データおよびクロ ッ ク /ス ト ローブ ベースの処理ブロッ クは、RXTX_BITSLICE (RX_BITSLICE および TX_BITSLICE
はこのコンポーネン トの派生プリ ミ ティブ) であ り、 ピンまたはピン ペアを介して使用します。 図 2-58 に示すよ う
に、ニブル内にあるすべてのビッ ト スライス (6 つまたは 7 つ) は 1 つの BITSLICE_CONTROL ブロ ッ クで制御されま
す。 7 つのビッ ト スライスが上位ニブルを構成し、 6 つのビッ ト スライスが下位ニブルを構成します。
BITSLICE_CONTROL プリ ミ ティブ (図 2-59) の基本的な機能は、ビルト イン セルフ キャ リブレーシ ョ ン (BISC) を実
行する、 RXTX_BITSLICE のレシーバーと ト ランス ミ ッ ターにクロ ッ クを生成する、 RX_ および/または
TX_GATING といった特殊な機能を制御する、 そして以前の全体的な機能で使用された一連のレジスタ (RIU) を制御
するこ とです。 これらの各機能は、 この資料で個別に説明されています。 ピンと属性を使用して
BITSLICE_CONTROL コンポーネン ト をかなり制御できますが、 完全な制御は、 レジスタ インターフェイス ユニッ
ト (RIU) によって得られます。 RIU は、 BITSLICE_CONTROL をプロセッサ ペリ フェラルと して機能させ、 64 の 16
ビッ ト レジスタにアクセスできるよ うにして、 プログラムされているニブル グループで必要となるすべての遅延値
および制御値へのアクセスを可能にします。
X-Ref Target - Figure 2-58
図 2-58: ビッ ト スライスに対応する BITSLICE_CONTROL
Byte 3, 2, 1, and 0
BITSLICE_CONTROL
BITSLICE 0
Lower Nibble BITSLICE 1
BITSLICE 2
BITSLICE 3
BITSLICE 4
BITSLICE 5
RX, TX, or RXTX_BITSLICE
BITSLICE_CONTROL
BITSLICE 0
BITSLICE 1
BITSLICE 2
BITSLICE 3
BITSLICE 4
Upper Nibble
BITSLICE 5
BITSLICE 6
X16041-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
2 つのニブルを結合して 1 バイ トにできます。 1 バイ トには、 それぞれ RIU インターフェイスを備える 2 つの
BITSLICE_CONTROL コンポーネン トが含まれています。 両方の RIU インターフェイスは、 RIU_OR コンポーネン ト
を使用して結合できます。 RIU_OR プリ ミ ティブを使用して両方の BITSLICE_CONTROL の RIU インターフェイス
を組み合わせる と、 インターコネク トへ接続される 1 つの RIU インターフェイスのよ うに見えます。
X-Ref Target - Figure 2-59
図 2-59: BITSLICE_CONTROL プリ ミテ ィブ
Internal LogicConnections IOI Connections
RX_BIT_CTRL_OUT6[39:0]
RX_BIT_CTRL_IN6[39:0]
RX_BIT_CTRL_OUT0[39:0]
RX_BIT_CTRL_OUT1[39:0]
RX_BIT_CTRL_OUT2[39:0]
RX_BIT_CTRL_OUT3[39:0]
RX_BIT_CTRL_OUT4[39:0]
RX_BIT_CTRL_OUT5[39:0]
RX_BIT_CTRL_IN1[39:0]
RX_BIT_CTRL_IN0[39:0]
RX_BIT_CTRL_IN2[39:0]
RX_BIT_CTRL_IN3[39:0]
RX_BIT_CTRL_IN4[39:0]
RX_BIT_CTRL_IN5[39:0]
TX_BIT_CTRL_OUT6[39:0]
TX_BIT_CTRL_IN6[39:0]
TX_BIT_CTRL_OUT0[39:0]
TX_BIT_CTRL_OUT1[39:0]
TX_BIT_CTRL_OUT2[39:0]
TX_BIT_CTRL_OUT3[39:0]
TX_BIT_CTRL_OUT4[39:0]
TX_BIT_CTRL_OUT5[39:0]
TX_BIT_CTRL_IN1[39:0]
TX_BIT_CTRL_IN0[39:0]
TX_BIT_CTRL_IN2[39:0]
TX_BIT_CTRL_IN3[39:0]
TX_BIT_CTRL_IN4[39:0]
TX_BIT_CTRL_IN5[39:0]
TX_BIT_CTRL_IN_TRI[39:0]
TX_BIT_CTRL_OUT_TRI[39:0]
PLL_CLK
REFCLK
RST
EN_VTC
DLY_RDY
VTC_RDY
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_RD_DATA[15:0]
RIU_RD_VALID
RIU_WR_EN
RIU_NIBBLE_SEL
PHY_RDCS0[3:0]
TBYTE_IN[3:0]
PHY_RDEN[3:0]
DYN_DCI[6:0]
CLK_FROM_EXT
PHY_WRCS1[3:0]
PHY_WRCS0[3:0]
PHY_RDCS1[3:0]
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
PCLK_NIBBLE_IN
NCLK_NIBBLE_IN
NCLK_NIBBLE_OUT
PCLK_NIBBLE_OUT
X16040-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
BITSLICE_CONTROL プリ ミ ティブのこのよ うな側面は、 この章の後半で説明しています。
• 290 ページの 「ネイティブ モードのブリ ングアップおよびリセッ ト 」
• 296 ページの 「ネイティブ モードでのクロ ッキング」
• 312 ページの 「ビルト イン セルフ キャ リブレーシ ョ ン」
• 316 ページの 「レジスタ インターフェイス ユニッ ト (RIU)」
BITSLICE_CONTROL のポート
表 2-30 に BITSLICE_CONTROL のポート を示します。
表 2-30: BITSLICE_CONTROL のポート
ポート I/O 同期クロック ド メイン
説明
PLL_CLK 入力 非同期
BITSLICE_CONTROL のマスター ク ロ ッ ク入力です。
REFCLK_SRC 属性 = PLL_CLK に設定します。
このクロ ッ クは、 BISC コン ト ローラーで使用します。
SERIAL_MODE = TRUE の場合、データおよびス ト ローブ/
ク ロ ッ クのサンプル ク ロ ッ ク と しても使用されます。
このクロ ッ クは、 これらのピンを持つ
BITSLICE_CONTROL のポートが存在する I/O バンク内の
2 つの PLL のいずれかから供給される必要があ り ます。
PLL は、 極めてジッターが低い専用配線を経由して
PLL_CLK ピンに接続します。
この PLL_CLK ク ロ ッ ク入力または REFCLK ク ロ ッ ク入力
のいずれかを使用し、 両方は使用しません。 PLL_CLK を
使用する場合は、 REFCLK を Low に接続します。
REFCLK 入力 非同期
BITSLICE_CONTROL のマスター ク ロ ッ ク入力です。
REFCLK_SRC 属性 = REFCLK に設定します。 REFCLK は
RX_BITSLICE でのみサポート されます。
このクロ ッ クは、 BISC コン ト ローラーで使用します。
SERIAL_MODE = TRUE の場合、データおよびス ト ローブ/
ク ロ ッ クのサンプル ク ロ ッ ク と しても使用されます。
このクロ ッ クは、内部ロジッ クの MMCM で生成できます。
このクロ ッ ク入力への接続は、クロ ッ ク バッファーを使用
し、FPGA 内の一般的なクロ ッ ク配線経由で配線されます。
この REFCLK ク ロ ッ ク入力または PLL_CLK ク ロ ッ ク入力
のいずれかを使用し、 両方は使用しません。 REFCLK を
使用する場合は、 PLL_CLK を Low に接続します。
BITSLICE_CONTROL の PLL_CLK 入力を使用するこ とを
推奨します。 マスター ク ロ ッ クは PLL によって生成され
るため、 そのジッターは極めて低いものとな り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
RST 入力 非同期
非同期でアサート されるグローバル リセッ トです。
このリセッ トは、 専用のリセッ ト シーケンスに従う こ と
で、 適に同期して リ リースされます。
詳細は、 290 ページの 「ネイティブ モードのブリ ングアッ
プおよびリセッ ト 」 を参照して ください。
EN_VTC 入力 RIU_CLK
電圧と温度の制御およびト ラ ッキングを有効にします。
EN_VTC のアサートは、 V および T の変動を受けても
TIME モードの遅延ラインの遅延を維持します。
DLY_RDY が High になり、 初期 BISC が完了したら、
EN_VTC 信号を High にする必要があ り ます。
ビッ ト スライスには EN_VTC ピンもあ り ます。 BISC が
VT に対して遅延を補正する場合、 BITSLICE の EN_VTC
を High に保持する必要があ り ます。
DLY_RDY 出力 非同期
BISC が初期固定遅延ラインのキャ リブレーシ ョ ンを終了
したこ とを示すステータス ビッ トです。
このピンは、 RIU レジスタ ビッ トでも表されます。
VTC_RDY 出力 非同期
BISC が基準となる VT のキャ リブレーシ ョ ンおよびト
ラ ッキングを終了したこ とを示すステータス信号です。
その後、 BISC は、 遅延ラインを電圧と温度に対して継続
的に補正します。
この信号は、 アサート される と、 BITSLICE_CONTROL の
ハードウェア リセッ トが発生するまで High のままになる
か、 または EN_VTC が Low にト グルされます。
このピンは、 RIU レジスタ ビッ トでも表されます。 コン
ポーネン ト モードでは、 IDELAYCTRL の RDY 信号がこ
のピンと等価です。
RIU_CLK 入力 非同期
RIU インターフェイス ペリ フェラルのクロ ッ ク。
このクロ ッ クは、 BITSLICE_CONTROL のほかのすべての
クロ ッ クから独立しています。
このクロ ッ クは、 MMCM または PLL で生成できます。
RIU_ADDR[5:0] 入力 RIU_CLK
このアドレス入力バスは、 レジスタ インターフェイスの
レジスタ アドレスを提供します。
このバスのアドレス値によ り、 次の RIU_CLK サイクルで
書き込みまたは読み出しを実行するコンフ ィギュレーシ ョ
ン ビッ ト と ステータス ビッ ト を指定します。 使用しない
場合はすべてのビッ ト を 0 にする必要があ り ます。
表 2-30: BITSLICE_CONTROL のポート (続き)
ポート I/O 同期クロック ド メイン
説明
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第 2 章: SelectIO インターフェイス ロジック リソース
RIU_WR_DATA [15:0] 入力 RIU_CLK
この入力バスは、 データを供給します。 このバスの値は、
レジスタ インターフェイスの RIU_ADDR で指定したレジ
スタ アドレスに書き込まれます。 このデータは、
RIU_WR_EN と RIU_NIBBLE_SEL がアクティブなサイク
ルで現れます。 データはシャ ド ウ レジスタに取り込まれ、
後で書き込まれます。
RIU ポートに対して次の書き込みが可能になる と、
RIU_VALID によって通知されます。 使用しない場合はす
べてのビッ ト を 0 にする必要があ り ます。
RIU_RD_DATA [15:0] 出力 RIU_CLK
この出力バスは、 RIU データを内部ロジッ クに供給しま
す。 このバスの値は、 RIU_ADDR によってアドレス指定
されたレジスタ ビッ ト を表します。 このデータは、
RIU_WR_EN が Low で RIU_NIBBLE_SEL が High となる次
のサイクルで現れ、 RIU によってサンプリ ングされます。
RIU_RD_DATA の全情報は、 322 ページの 「レジスタ定義
およびアドレス」 を参照して ください。
RIU_VALID 出力 RIU_CLK
この信号は、 インターコネク ト ロジッ クから RIU アクセ
スが実行されている と きに、 内部 BISC ステートマシンも
RIU レジスタにアクセスしている場合のステータスを示し
ます。 競合の発生時 (つま り、 BISC の書き込みアクセス時
にインターコネク トから RIU 書き込みアクセスが発生し
たと き )、 RIU_VALID 信号がディアサート されます。
RIU_VALID がアサート されるまで、 内部ロジッ クの書き
込みアクセスは成功しません。 インターコネク ト ロジッ
クからそれ以上の動作は不要ですが、 RIU_VALID が High
にディアサート されるまで、 さ らに RIU アクセスを実行
できません。 競合に加えて、 RL_DLY_RNK[0, 1, 2, 3] レジ
スタに書き込んだ場合にも、 RIU_VALID がアサート され
ます。 これらのレジスタは、 RIU 書き込みによってレジス
タを更新するのに 3 サイクル以上を必要とする、 特殊なレ
ジスタです。 そのため、 これらのレジスタへの連続したア
クセスは不可能です。
RIU_WR_EN 入力 RIU_CLKRIU インターフェイスでレジスタに書き込むには、 この信
号を High にする必要があ り ます。
RIU_NIBBLE_SEL 入力 RIU_CLK信号は、 バイ ト内のニブルの RIU の選択に使用されます。
書き込むまたは読み出すには、 High にする必要があり ます。
PHY_RDCS0[3:0]
PHY_RDCS1[3:0]入力 PLL_CLK
メモ リ インターフェイス ジェネレーター (MIG) 専用:
ランク選択。PHY_WRCS0[3:0]
PHY_WRCS1[3:0]出力 PLL_CLK
表 2-30: BITSLICE_CONTROL のポート (続き)
ポート I/O 同期クロック ド メイン
説明
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第 2 章: SelectIO インターフェイス ロジック リソース
TBYTE_IN[3:0] 入力 PLL_CLK
ニブル/バイ ト グループ ト ラ イステート入力です。
この入力を使用する場合、 TX_BITSLICE_TRI プリ ミ ティ
ブをインスタンシエート し、
TX_BIT_CTRL_OUT(IN)_TRI[39:0] バスに接続する必要が
あ り、 TX_GATING を TRUE に設定する必要があ り ます。
こ こで入力されたニブルは、 BITSLICE_CONTROL を通過
して TX_BITSLICE_TRI プリ ミティブに渡されます。 この
プリ ミティブでビッ トがシ リ アライズされ、 出力遅延ライ
ンを使用している場合は遅延されます。TX_BITSLICE_TRI
のシ リアル出力は、 使用されるすべての TX_BITSLICE の
単一ビッ ト TBYTE_IN 入力に渡されます。
この入力の詳細は、 256 ページの 「TX_BITSLICE」 および
266 ページの 「TX_BITSLICE_TRI」 セクシ ョ ンを参照し
て ください。
PHY_RDEN[3:0] 入力 PLL_CLK
読み出しイネーブル。
これは、 RX_GATING 属性を使用しない場合、 1111 に接続
する必要があ り ます。
DYN_DCI[6:0] 出力 非同期 MIG 専用: IOB DCI 直接制御。
次のポートは、同じバイ トの 2 つの BITSLICE_CONTROL コンポーネン ト間またはバイ ト間の専用クロ ッ ク入力および出力
です。 クロ ッ ク配線機能は、 属性を設定するこ とで有効になり ます。 ニブル間 (インターニブル) またはバイ ト間 (インター
バイ ト ) のクロ ッキング機能の詳細は、 296 ページの 「ネイティブ モードでのクロ ッキング」 を参照して ください。
CLK_FROM_EXT 入力 非同期
隣接するバイ ト BITSLICE_CONTROL の
CLK_TO_EXT_NORTH 出力または CLK_TO_EXT_SOUTH
出力から供給されるバイ ト間クロ ッ クです。 バイ ト間ク
ロ ッキングを使用しない場合、 つま り CLK_TO_EXT_ ピ
ンのみを使用する場合は、 このピンを High にする必要が
あ り ます。
CLK_TO_EXT_NORTH 出力 非同期
この出力の上 (北) にある、 隣接するバイ ト
BITSLICE_CONTROL ブロッ クの CLK_FROM_EXT 入力へ
のバイ ト間クロ ッ クです。 このピンの使用は、
EN_CLK_TO_EXT_NORTH 属性で有効になり ます。
CLK_TO_EXT_SOUTH 出力 非同期
この出力の下 (南) にある、 隣接するバイ ト
BITSLICE_CONTROL ブロッ クの CLK_FROM_EXT 入力へ
のバイ ト間クロ ッ クです。 このピンの使用は、
EN_CLK_TO_EXT_SOUTH 属性で有効になり ます。
PCLK_NIBBLE_IN 入力 非同期
バイ ト内のほかの BITSLICE_CONTROL からのインターニ
ブル ス ト ローブ/ク ロ ッ クです。
各バイ トには 2 つのニブルが含まれており、各ニブルには
PCLK_NIBBLE_IN 入力があ り ます。
この入力の使用は、 EN_OTHER_PCLK 属性で有効になり
ます。
表 2-30: BITSLICE_CONTROL のポート (続き)
ポート I/O 同期クロック ド メイン
説明
UltraScale アーキテクチャ SelectIO リソース 283UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
NCLK_NIBBLE_IN 入力 非同期
バイ ト内のほかの BITSLICE_CONTROL からのインターニ
ブル ス ト ローブ/ク ロ ッ クです。
各バイ トには 2 つのニブルが含まれており、各ニブルには
NCLK_NIBBLE_IN 入力があ り ます。
この入力の使用は、 EN_OTHER_NCLK 属性で有効になり
ます。
PCLK_NIBBLE_OUT 出力 非同期
バイ ト内のほかの BITSLICE_CONTROL へのインターニブ
ル ス ト ローブ/ク ロ ッ クです。
各バイ トには 2 つのニブルが含まれており、各ニブルには
PCLK_NIBBLE_OUT 出力があ り ます。 この信号は、 バイ
ト内にある別のニブルの PCLK_NIBBLE_IN 入力に接続す
る必要があ り ます。
NCLK_NIBBLE_OUT 出力 非同期
バイ ト内のほかの BITSLICE_CONTROL へのインターニブ
ル ス ト ローブ/ク ロ ッ クです。
各バイ トには 2 つのニブルが含まれており、各ニブルには
NCLK_NIBBLE_OUT 出力があ り ます。 この信号は、 バイ
ト内にある別のニブルの NCLK_NIBBLE_IN 入力に接続す
る必要があ り ます。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 BITSLICE_CONTROL と、 使用される
RXTX_BITSLICE と RX_BITSLICE または TX_BITSLICE との間の 40 ビッ ト バス接続です。 これらの 40 ビッ ト バスは、
BITSLICE_CONTROL とビッ ト スライス間でデータ信号、 クロ ッ ク信号、 RIU の信号、 およびステータスの各信号を伝送し
ます。
RXTX_BITSLICE、 RX_BITSLICE、 または TX_BITSLICE を使用する場合は、 これらのバスを適切な BITSLICE_CONTROL
の入力バスおよび出力バスに接続する必要があ り ます (図 2-51)。
例:
RX_BITSLICE_0 を使用した場合、 RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続し、
RX/TX_BIT_CTRL_IN バスを BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バスに接続する必要があ り ます。
これらのバスは、 BITSLICE_CONTROL とビッ ト スライス間の専用配線で構成されています。
RX_BIT_CTRL_OUTx[39:0] 出力 N/Aビッ ト スライスから RX_BIT_CTRL_IN に接続される出力
バスです。
RX_BIT_CTRL_INx[39:0] 入力 N/Aビッ ト スライスから RX_BIT_CTRL_OUT に接続される入
力バスです。
TX_BIT_CTRL_OUTx[39:0] 出力 N/Aビッ ト スライスから TX_BIT_CTRL_IN に接続される出力
バスです。
TX_BIT_CTRL_INx[39:0] 入力 N/Aビッ ト スライスから TX_BIT_CTRL_OUT に接続される入
力バスです。
TX_BIT_CTRL_OUT_TRI[39:0] 出力 N/ATX_BITSLICE_TRI への出力バスです。
TX_BIT_CTRL_IN 入力バスです。
TX_BIT_CTRL_IN_TRI[39:0] 入力 N/ATX_BITSLICE_TRI からの入力バスです。
TX_BIT_CTRL_OUT 出力バスです。
表 2-30: BITSLICE_CONTROL のポート (続き)
ポート I/O 同期クロック ド メイン
説明
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第 2 章: SelectIO インターフェイス ロジック リソース
BITSLICE_CONTROL の属性
表 2-31 に BITSLICE_CONTROL の属性を示します。 これらの属性のほとんどに対して、 RIU 内に等価レジスタ ビッ
トがあ り ます。
表 2-31: BITSLICE_CONTROL の属性
属性 値 デフォルト タイプ 説明
EN_OTHER_PCLKTRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列
インターニブル ク ロ ッキングを
有効にします。
TRUE に設定した場合、 PCLK
はバイ ト内のほかの
BITSLICE_CONTROL から供給
されます。
これを、 ある
BITSLICE_CONTROL でオンに
した場合、 同じバイ ト内のほか
の BITSLICE_CONTROL でオン
にするこ とはできません。
EN_OTHER_NCLKTRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列
インターニブル ク ロ ッキングを
有効にします。 TRUE に設定し
た場合、 NCLK はバイ ト内のほ
かの BITSLICE_CONTROL から
供給されます。
これを、 ある
BITSLICE_CONTROL でオンに
した場合、 同じバイ ト内のほか
の BITSLICE_CONTROL でオン
にするこ とはできません。
SERIAL_MODETRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列
TRUE に設定した場合、 マス
ター入力クロッ ク PLL_CLK また
は REFCLK、 およびそれらの分
周クロッ クが、 ビッ ト スライス
のデシリアライザーのサンプル
クロッ ク と して使用されます。
FALSE に設定した場合、
BITSLICE_0 に供給されるク
ロ ッ クまたはス ト ローブが、 サ
ンプル ク ロ ッ ク と して使用され
ます。
データのみ、 またはエンベデッ
ド ク ロ ッ クを含んだデータを
ビッ ト スライスに供給する場
合、 SERIAL_MODE を使用しま
す。 その場合、 ビッ ト スライス
の主な機能は、 データ ソース と
は無関係に内部で生成されたク
ロ ッ ク (PLL など) を使用して、
入力データス ト リームをサンプ
リ ングするこ とです。
UltraScale アーキテクチャ SelectIO リソース 285UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
RX_CLK_PHASE_P SHIFT_0 (SHIFT_90) SHIFT_0 文字列
読み出しクロッ クの P エッジを、
キャプチャされたデータに対し
て 0° または 90° シフ ト します。
データは、 ク ロ ッ クによって、
ビッ ト周期の中央でサンプリ ン
グされます。 ク ロ ッ ク とデータ
が、 位相を揃えてピンに到着す
る場合は、 90° のシフ ト を使用
します。 そ うでない場合は、 こ
の属性をデフォルト値のままに
します。
SHIFT_90 を使用する場合、
DELAY_VALUE (RX_BITSLICE)
または RX_DELAY_VALUE
(RXTX_BITSLICE) を 0 に設定
する必要があ り ます。
RX_CLK_PHASE_N SHIFT_0 (SHIFT_90) SHIFT_0 文字列
読み出しクロッ クの N エッジを、
キャプチャされたデータに対し
て 0° または 90° シフ ト します。
データは、 ク ロ ッ クによって、
ビッ ト周期の中央でサンプリ ン
グされます。 ク ロ ッ ク とデータ
が、 位相を揃えてピンに到着す
る場合は、 90° のシフ ト を使用
します。 そ うでない場合は、 こ
の属性をデフォルト値のままに
します。
SHIFT_90 を使用する場合、
DELAY_VALUE (RX_BITSLICE)
または RX_DELAY_VALUE
(RXTX_BITSLICE) を 0 に設定
する必要があ り ます。
INV_RXCLKTRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列
BITSLICE_0 に適用される読み
出しまたはサンプル CLK を反
転します。
表 2-31: BITSLICE_CONTROL の属性 (続き)
属性 値 デフォルト タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
TX_GATINGDISABLE
ENABLEDISABLE 文字列
書き込みクロ ッ ク ゲーティング
です。 アラインされた送信デー
タの場合、 TX_GATING を
TRUE に設定してインターコネ
ク ト ロジッ クから TBYTE_IN
を制御します。
詳細は、 290 ページの 「ネイ
ティブ モードのブリ ングアップ
およびリセッ ト 」 を参照して く
ださい。
注記: TX_GATING = ENABLE の設
定で、 BITSLICE_1 および BITSLICE_6 のクロ ッ クは停止しま
せん。
TX_GATING = TRUE の場合、
TBYTE_IN[3:0] を使用して送信
インターフェイスのクロ ッ クを
停止します。
RX_GATING DISABLE ENABLE DISABLE 文字列
読み出しス ト ローブ/ク ロ ッ ク
ゲーティングを有効にします。
この属性の価値およびその背後
にある メカニズムは、 ス ト ロー
ブ/ク ロ ッ クをプリ アンブル時
にゲート制御するこ とです。 ス
ト ローブ/ク ロ ッ クの各立ち下
がりエッジの直後に、 それらの
ゲート をオフにし、 その後オン
にします。
ス ト ローブ/ク ロ ッ クはニブル
内の BITSLICE_0 からしか入力
できないため、 この属性が使用
するゲーティング回路はニブル
の BITSLICE_0 でのみ利用でき
ます。
TRUE に設定した場合、 ゲート
は BITSLICE_CONTROL の
PHY_RDEN 入力によって制御
されます。
READ_IDLE_COUNT[5:0] 0 ~ 63 0 10 進数
PHY_RDEN をディアサート し
てから ODT 終端をオフにする
までのクロ ッ クの数です。
MIG 専用です。
表 2-31: BITSLICE_CONTROL の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 287UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
DIV_MODEDIV2
DIV4DIV2 文字列
マスター ク ロ ッ クの分周方法を
決定します。
8 ビッ ト モードを使用する場合
(1:8 シ リ アル入力) は、 DIV4 に
設定します。
4 ビッ ト モードを使用する場合
は、 DIV2 に設定します。
FIFO_WRCLK_OUT クロッ クは、
この属性の設定を反映します。
REFCLK_SRC PLLCLK、 REFCLK PLLCLK 文字列
マスター ク ロ ッ クが PLL_CLK
である場合、 この属性を
PLLCLK に設定する必要があ り
ます。
マスター ク ロ ッ クが REFCLK
入力である場合 (RX_BITSLICE
の場合のみ)、 この属性を
REFCLK に設定する必要があ り
ます。
ROUNDING_FACTOR1、 2、 4、 8、 16、 32、 64、
12816 10 進数
BISC の丸め係数です。
MIG 専用です。
CTRL_CLK EXTERNAL EXTERNAL 文字列
RIU インターフェイスのク ロ ッ
ク ソースを指定します。 常にデ
フォルト値 (EXTERNAL) を使
用します。
EN_CLK_TO_EXT_NORTH ENABLE DISABLE DISABLE 文字列
ほかの上位バイ ト
BITSLICE_CONTROL へのバイ
ト間ス ト ローブ/ク ロ ッ ク転送
を有効にします。
EN_CLK_TO_EXT_SOUTH ENABLE DISABLE DISABLE 文字列
ほかの下位バイ ト
BITSLICE_CONTROL へのバイ
ト間ス ト ローブ/ク ロ ッ ク転送
を有効にします。
EN_DYN_ODLY_MODETRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列 MIG 専用です。
表 2-31: BITSLICE_CONTROL の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 288UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
SELF_CALIBRATE ENABLE DISABLE ENABLE 文字列
ビルト イン セルフ キャ リブ
レーシ ョ ン (BISC) イネーブル
信号です。
ENABLE に設定した場合、
BISC はリセッ トの リ リース後
に初期キャ リブレーシ ョ ンを実
行します。
DISABLE に設定した場合、 リ
セッ トの リ リース後にキャ リブ
レーシ ョ ンは実行されません。
IDLY_VT_TRACKTRUE (オン)
FALSE (オフ)TRUE (オン) 文字列
ニブル内のすべての入力遅延に
対して、 電圧および温度のト
ラ ッキングを有効にします。
ODLY_VT_TRACKTRUE (オン)
FALSE (オフ)TRUE (オン) 文字列
ニブル内のすべての出力遅延に
対して、 電圧および温度のト
ラ ッキングを有効にします。
QDLY_VT_TRACKTRUE (オン)
FALSE (オフ)TRUE (オン) 文字列
BITSLICE_CONTROL 内の 4 分
の 1 遅延に対して、 電圧および
温度のト ラ ッキングを有効にし
ます。 4 分の 1 遅延は、 入力
データに対するクロ ッ クのシフ
トに使用されます。
RXGATE_EXTENDTRUE (オン)
FALSE (オフ)FALSE (オフ) 文字列 MIG 専用です。
SIM_DEVICE
設定可能な値:
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列
デバイス バージ ョ ンを設定しま
す (ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
表 2-31: BITSLICE_CONTROL の属性 (続き)
属性 値 デフォルト タイプ 説明
UltraScale アーキテクチャ SelectIO リソース 289UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
ネイテ ィブ モードのブリングアップおよびリセッ ト
ネイティブ SelectIO プリ ミ ティブを使用する UltraScale デバイスのデザインを開始するには、 決められた手順でリ
セッ ト を適用またはリ リースする必要があ り ます。 記載されている手順に従って、 図 2-60 に示すよ うにすべてのク
ロ ッ クの位相が揃えられ、 PLL/MMCM、 BITSLICE_CONTROL、 およびビッ ト スライスが図示の関係を持つよ うに
します。
図 2-60 で、 PLL の CLKOUTPHY_EN はリセッ トが リ リースされるまで BITSLICE_CONTROL の PLL_CLK を無効に
しています。 ク ロ ッキング要件の詳細は、 「ネイティブ モードでのクロ ッキング」 を参照して ください。
すべての BITSLICE_CONTROL および RXTX_BITSLICE がリセッ ト され、 それらのリセッ トが問題なく削除される
まで、 BITSLICE_CONTROL に入力される PLL_CLK/REFCLK は無効にする必要があ り ます。 これによ り、 インター
フェイスのブリ ングアップが確定的なものになり ます。
デザインのスタート アップ時またはリセッ トが FPGA のアプリ ケーシ ョ ンに適用された後、 リセッ トは次の順序で
リ リースする必要があ り ます。
リセッ トのリ リース
1. SELF_CALIBRATE 属性が ENABLE に設定されているこ とを確認します。
2. 使用されるすべての RXTX_BITSLICE (RX_BITSLICE, TX_BITSLICE) プリ ミ ティブについて、 EN_VTC 信号を
High に保持します。
3. BITSLICE_CONTROL の EN_VTC は Low に保持します。
X-Ref Target - Figure 2-60
図 2-60: PLL およびリセッ ト ブリングアップ シーケンス
UltraScale アーキテクチャ SelectIO リソース 290UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
4. 次の順序に従って I/O を リセッ トから リ リースします。
a. インターフェイスのクロ ッ クを生成する PLL/MMCM のリセッ ト を リ リースする。
b. 使用する PLL の CLKOUTPHYEN を Low に保持する。 これによ り、BITSLICE_CONTROL の PLL_CLK 入力
への CLKOUTPHY 高速クロ ッ クが無効になり ます。 MMCM を使用する場合、 BITSLICE_CONTROL の
REFCLK ク ロ ッ クを送信する BUFGCE ク ロ ッ ク バッファーを無効にします。
注記: 図 2-60 に示したよ うに、 リセッ ト シーケンス中はス ト ローブ ク ロ ッ クを無効にしておく必要があ り
ます。 入力クロ ッ クをス ト ローブ ク ロ ッ ク と して使用するシステムでは、 ビッ ト ス リ ップが必要です。
ビッ ト ス リ ップの機能は High Speed SelectIO Wizard で提供されます。
c. PLL/MMCM が LOCKED ステートに到達するまで待機する。
d. 次のリセッ ト信号: RXTX_BITSLICE の TX_RST_DLY、 RXTX_BITSLICE の RX_RST_DLY、
TX_BITSLICE_TRI の RST_DLY、 RXTX_BITSLICE の TX_RST、 RXTX_BITSLICE の RX_RST、
TX_BITSLICE_TRI の RST、 および/または BITSLICE_CONTROL の RST を リセッ トする。
e. アプリ ケーシ ョ ン ク ロ ッ クの 64 サイ クル以上 (PLL/MMCM の仕様に基づく ) 待機する。
f. PLL の CLKOUTPHYEN 信号を High にする。 これによ り、 CLKOUTPHY 高速 PLL 出力が有効になり ます。
MMCM の場合、 BUFGCE を有効にして BITSLICE_CONTROL の REFCLK を適用します。
5. 次に示すリセッ ト後のシーケンスがこれに続きます。
a. 使用するすべての BITSLICE_CONTROL プリ ミ ティブの DLY_RDY が、実行している BISC コン ト ローラー
によって High にアサート されるまで待機する。
b. すべての DLY_RDY 信号が High にアサート された後、 2 つのフ リ ップフロ ップを同期させる回路で
RIU_CLK を使用し、 使用する BITSLICE_CONTROL の EN_VTC を High にする。
c. BITSLICE_CONTROL の BITSLICE_CONTROL の VTC_RDY ステータス出力が High にアサート されるまで
待機する。 こ こで VTC_RDY が High になる と、 BITSLICE_CONTROL プリ ミ ティブの BISC コン ト ロー
ラーが電圧および温度を ト ラ ッキングして補正します。
d. これでス ト ローブ ク ロ ッ クを再開できます。
注記: リセッ ト シーケンス中にス ト ローブ ク ロ ッ クを停止できないシステム、 またはロッ ク されていない
PLL のよ うにノ イズの大きいス ト ローブを持つシステムの場合、 RX_BITSLICE のアライ メン トにはビッ ト
ス リ ップが必要となるこ とがあ り ます。
これで、 FPGA ロジッ クのアプリ ケーシ ョ ンを リセッ トから リ リースできます。
VTC_RDY が High になった後のその他のファンクシ ョ ン モード ガイ ド ラインを次に示します。
- RXTX_BITSLICE ト ランス ミ ッ ターまたは TX_BITSLICE では、 BITSLICE_CONTROL の
TBYTE_IN[3:0] 入力を High にするこ とが求められます。 VTC_RDY 信号とアプ リ ケーシ ョ ン ク ロ ッ ク
で動作する 2 つのレジスタ同期化回路を使用して、 これを実行します。
注記: TBYTE_IN バスを FPGA 内のロジッ クで使用する場合、 設計した回路で上記のガイ ド ラインが適用で
きるよ うにします。
- RXTX_BITSLICE レシーバーまたは RX_BITSLICE では、 BITSLICE_CONTROL の PHY_RDEN[3:0] 入
力を High にするこ とが求められます。 VTC_RDY 信号とアプリ ケーシ ョ ン ク ロ ッ クで動作する 2 つの
レジスタ同期化回路を使用して、 これを実行します。
注記: FIFO のデータ読み出しについては、 191 ページの 「RXTX_BITSLICE」 で説明する FIFO の機能の段落
の手順に従ってください。
注記: 送信専用インターフェイスでは、 PHY_RDEN[3:0] が Low にディアサート されている必要があ り ます。
UltraScale アーキテクチャ SelectIO リソース 291UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
シ リアル モード レシーバーのその他のファンクシ ョ ン ガイ ド ラ インを次に示します。
- シ リ アル モード レシーバーはデータのみ受信します。 データは、 PLL 生成クロ ッ ク (PLL の
CLKOUTPHY) によってサンプリ ングする必要があ り ます。 この場合、 RX_BITSLICE を制御するロ
ジッ クを追加して入力遅延ラインを調整する必要があ り ます。
- 195 ページの 「ネイティブ入力遅延タイプの使用」 および 211 ページの 「ネイティブ出力遅延タイプの
使用」 のガイ ド ラインに従って遅延ラインを適切に調整してください。
アプ リ ケーシ ョ ンを FPGA で実行している場合、 次の手順に従ってアプリ ケーシ ョ ンを安全にリセッ ト し、 その後
に正しいブリ ングアップを許可します。
リセッ トの適用
次の手順に従って リセッ ト を適用します。
1. PLL に対して リセッ ト をアサート します。
2. RXTX_BITSLICE の TX_RST_DLY、 RXTX_BITSLICE の RX_RST_DLY、 TX_BITSLICE_TRI の RST_DLY、
RXTX_BITSLICE の TX_RST、 RXTX_BITSLICE の RX_RST、 TX_BITSLICE_TRI の RST、 および
BITSLICE_CONTROL の RST にリセッ ト を適用します。
3. ス ト ローブ ク ロ ッ クを停止します。
4. 小限の PLL リセッ ト アサート時間が経過するまで待機し、 その後リセッ ト を リ リースします。 このタイ ミ ン
グの詳細は、 UltraScale デバイスのデータシート [参照 2] の PLL のセクシ ョ ンを参照してください。 また、
290 ページの 「ネイティブ モードのブリ ングアップおよびリセッ ト 」 の手順に従って正し くブ リ ングアップし
てください。
複数のバンクを使用するインターフェイスのブリングアップ
1 つのインターフェイスが複数のバンクにまたがる場合、 インターフェイスを正し く起動させるには各バンクのク
ロ ッキングおよびブリ ングアップ シーケンスを変更する必要があ り ます。 High Speed SelectIO Wizard を使用する場
合、 これをバンクごとに実行し、 カスタマイズ画面で [Enable Ports to Connect Multiple Interfaces] をオンにします。
図 2-61 に、 1 つのインターフェイスが 2 つのバンクにまたがる場合を示します。 アプ リ ケーシ ョ ン ク ロ ッ ク
(APP_CLK) を使用してデータを TX_BITSLICE に読み込みます。 図 2-61 に示すよ うに、 TX_BITSLICE は送信クロ ッ
クに PLL からの専用クロ ッキングを使用します。 この専用の PLL ク ロ ッ クを使用するこ とで、 TX_BITSLICE のパ
フォーマンスが 適化されます。 RX_BITSLICE に対しては、 APP_CLK は FIFO からデータを読み出すための
FIFO_RD_CLK と して与えられます。
X-Ref Target - Figure 2-61
図 2-61: TX_BITSLICE のアプリケーシ ョ ン クロック
X19014-121018
UltraScale アーキテクチャ SelectIO リソース 292UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
High Speed SelectIO Wizard ではアプリ ケーシ ョ ン ク ロ ッ クに CLKOUT0/CLKOUT1 を使用できますが、 これは 1 つの
バンクを使用する場合に限られます。
複数バンクにまたがるインターフェイス (図 2-62) の場合、 1 つのクロ ッ ク ソースを使用して各 High Speed SelectIO
Wizard コアの APP_CLK を駆動します。 したがって CLKOUT0/CLKOUT1 は接続しないでください。
High Speed SelectIO Wizard ではリセッ ト ステート マシンに RIU_CLK を使用します。複数バンクにまたがるインター
フェイスをアラインするには、 すべてのバンクを同時にリセッ トする必要があ り ます。 各 PLL からの LOCKED 出力
を RIU_CLK ド メ インに同期させ、 すべての論理積 (AND) をと り ます。 これらの変更によ り、 ステート マシンが同
時に開始できるよ うになり ます。
各バンクには RST_SEQ_DONE ステータス信号があ り ます。 すべてのバンクが利用可能になったかど うかを判定す
るには、 すべてのインターフェイスからの RST_SEQ_DONE の論理積 (AND) をと り、 インターフェイス Ready
(INTF_RDY) 信号を 1 つ生成します。 INTF_RDY は APP_CLK に同期させ、 TX_BITSLICE を使用したデザインの
TBYTE_IN[3:0] はこの INTF_RDY で制御します。 High Speed SelectIO Wizard を使用する場合、 tri_tbyte#[3:0] 入力を
INTF_RDY 信号に接続します。 RX_BITSLICE をターゲッ トにしたデザインでは、 FIFO_RD_EN は、 すべてのイン
ターフェイスが利用可能になり INTF_RDY が High になった後でのみ使用するよ うにします。
注記: ク ロ ッ クを受信するビッ ト スライスから も離れた使用ビッ ト スライスの反転 FIFO_EMPTY 信号を利用しま
す。 結果、 使用ビッ ト スライスのすべての入力に対して FIFO_WRCLK_OUT がフ リ ップフロ ップを介して生成され
ます。 「 も離れた」 とは、 ク ロ ッ ク バッ クボーンの端にあるビッ ト スライスを指します。 詳細は、 「ネイティブ プ
リ ミ ティブ」 の 「FIFO の機能」 の説明を参照してください。
High Speed SelectIO Wizard を使用する場合、 INTF_RDY は内部で APP_CLK に同期します。
X-Ref Target - Figure 2-62
図 2-62: 複数バンクのクロッキング
X19015-051217
PLL
Reset State Machine
MMCM
APP_CLK
CLKOUTPHY
CLKOUT0
LOCKED
PLLCLKOUTPHY
CLKOUT0
LOCKED
Connects to PLL_CLK
(BITSLICE_CONTROL)
CLKOUT0 Not connected
(Used for single bank only)
Connects to PLL_CLK
(BITSLICE_CONTROL)
CLKOUT0 Not connected
(Used for single bank only)
RIU_CLK
CLKIN
CLKIN x
x
HSSIO Bank 1
HSSIO Bank 2
BUFG
BUFG
multi_intf_lock_in
Reset State Machine
UltraScale アーキテクチャ SelectIO リソース 293UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
次に複数バンクの場合の要件をまとめます。
複数バンクの場合のクロ ッキングの変更点
° PLL 間のスキューを 小限に抑えるため、 各 High Speed SelectIO Wizard コアの PLL は同じ MMCM ク ロ ッ
ク ソースから駆動する必要があ り ます。 つま り、 3 つのバンクを使用する場合は MMCM を中央の I/O バン
クに配置します。 異なる PLL に対するクロ ッ ク スキューを 小限に抑えるこ とは、 MMCM に対する入力
クロ ッ ク配線を制御するこ と よ り も重要です。
° 複数バンクのクロ ッキングの場合、 各コアに対するアプリ ケーシ ョ ン ク ロ ッ ク (APP_CLK) を変更して
MMCM ク ロ ッ クを使用する必要があ り ます。
リセッ ト ステート マシン
° PLL と リセッ ト ステート マシンはすべて同時にリセッ トする必要があ り ます。
° すべてのバンクからの LOCKED 出力を 1 つにまとめ、 RIU ク ロ ッ ク ド メ インに同期する必要があ り ます。
LOCKED 信号はリセッ ト ステート マシンへの入力で、 RIU ク ロ ッ ク ド メ インによって駆動されるため、
1 つにまとめた複数バンクの LOCKED 信号も RIU ク ロ ッ ク ド メ インに属する必要があ り ます。
° アプリ ケーシ ョ ンは、 すべてのバンクからの RST_SEQ_DONE を待機してから有効にする必要があ り ます
(INTF_RDY)。 この信号はアプリ ケーシ ョ ン ク ロ ッ ク ド メ インに同期させ、 送信アプリ ケーシ ョ ンでは
TBYTE_IN[3:0]、 受信アプリ ケーシ ョ ンでは FIFO_RD_EN をこの信号で制御します。
1 つのバンクを共有する複数インターフェイスのブリングアップ
1 つのバンクに種類の異なる 2 つのインターフェイスが含まれる場合、 バンク内で使用する BITSLICE_CONTROL は
いずれも共通の制御信号を使用するため、 ネイティブ モードのブリ ングアップを同時に開始する必要があ り ます。
ブ リ ングアップ シーケンスはすべてのインターフェイスで同時に完了しな くてもかまいません。 ブリ ングアップ
シーケンスの特に重要な手順がインターフェイス間で同期されるよ うに、 High-Speed SelectIO Wizard も変更する必要
があ り ます。
図 2-63 に、 別々の RIU_CLK に接続した 2 つの異なるインターフェイスを使用するサンプル デザインを示します。
同じバンクを共有する場合、 これらの RIU_CLK の差を 4 倍以内とする必要があ り ます。 たとえば RIU_CLK1 が
200MHz の場合、 RIU_CLK2 は 50MHz 以上とする必要があ り ます。
UltraScale アーキテクチャ SelectIO リソース 294UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
同期ステート マシンと して、 入力データはステート マシンと同じクロ ッ クを使用する必要があ り ます。 たとえば
LOCKED (PLL) 信号は両方のインターフェイスで論理積 (AND) をと り、各インターフェイスの RIU_CLK ソースに再
同期する必要があ り ます。 インターフェイス 1 は RIU_CLK1 ク ロ ッ ク ド メ インを使用し、 インターフェイス 2 は
RIU_CLK2 ク ロ ッ ク ド メ インを使用します。
各バンクには RST_SEQ_DONE ステータス信号があ り ます。 すべてのバンクが利用可能になったかど うかを判定す
るには、 すべてのインターフェイスからの RST_SEQ_DONE の論理積 (AND) をと り、 インターフェイス Ready
(INTF_RDY) 信号を 1 つ生成します。 INTF_RDY は APP_CLK に同期させ、 TX_BITSLICE を使用したデザインの
TBYTE_IN[3:0] はこの INTF_RDY で制御します。 High Speed SelectIO Wizard を使用する場合、 tri_tbyte#[3:0] 入力を
INTF_RDY 信号に接続します。 RX_BITSLICE をターゲッ トにしたデザインでは、 FIFO_RD_EN は、 すべてのイン
ターフェイスが利用可能になり INTF_RDY が High になった後でのみ使用するよ うにします。
注記: ク ロ ッ クを受信するビッ ト スライスから も離れた使用ビッ ト スライスの反転 FIFO_EMPTY 信号を利用しま
す。 結果、 使用ビッ ト スライスのすべての入力に対して FIFO_WRCLK_OUT がフ リ ップフロ ップを介して生成され
ます。 「 も離れた」 とは、 ク ロ ッ ク バッ クボーンの端にあるビッ ト スライスを指します。 詳細は、 「ネイティブ プ
リ ミ ティブ」 の 「FIFO の機能」 の説明を参照してください。
X-Ref Target - Figure 2-63
図 2-63: 複数のインターフェイスが 1 つのバンクを共有
PLLLOCKED
PLLLOCKED
RIU_CLK2
HSSIO Interface 1
HSSIO Interface 2
BUFG
BUFGRIU_CLK1
Reset State Machine
Reset State Machine
PLL
PLL
multi_intf_locked_in
multi_intf_locked_in
X19016-080719
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第 2 章: SelectIO インターフェイス ロジック リソース
ネイテ ィブ モードでのクロッキング
このセクシ ョ ンでは、 ク ロ ッキングに関連するネイティブ I/O プリ ミ ティブのピンおよび属性について説明します。
表 2-32: クロッキングに関連するネイテ ィブ I/O プリ ミテ ィブのピンおよび属性
ピンまたは属性 I/O 説明
BITSLICE_CONTROL のピン
PLL_CLK 入力
同じ I/O バンク内の PLL (CLKOUTPHY) から供給される高速クロ ッ ク。 専用
リ ソース上で配線されます。 通常、 このクロ ッ クの周波数は、 必要なデータ
レート と同じになり ます (たとえば、 1Gb/s のデータレートの場合は 1GHz の
クロ ッ ク )。 SERIAL モードを使用するデザインでは、 このクロ ッ クはシ リア
ル DDR データのサンプリ ング ク ロ ッ クであるため、 ½ のデータ レート とな
り ます (たとえば、 1Gb/s データ レートの場合、 DDR ク ロ ッ クは 500MHz)。
REFCLK 入力
MMCM または PLL から供給されるクロ ッ クで、 BITSLICE_CONTROL コン
ポーネン ト を使用している I/O バンク と必ずしも同じ I/O バンク内にある と
は限り ません。 このクロ ッ クは、 FPGA の通常のクロ ッ ク配線を介して
BITSLICE_CONTROL に到達し、 BUFG と BUFGCE のクロ ッ ク バッファー
を使用します。
• PLL_CLK または REFCLK は、 BITSLICE_CONTROL のマスター ク ロ ッ ク と呼ばれます。
• このマスター ク ロ ッ クは、 REFCLK_SRC 属性で選択されます。
• ク ロ ッ ク ソースの PLL_CLK または REFCLK は、 相互排他的に使用されます (いずれか一方で、 両方ではない)。
CLK_FROM_EXT 入力
この入力は、 バイ ト間クロ ッキング構造の一部です。
BITSLICE_CONTROL BITSLICE 構造の専用配線で配線されるクロ ッ クであ
り、 隣接するバイ ト内の BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出
力または CLK_TO_EXT_SOUTH 出力から供給されます。
使用しない場合は、 High に接続します。
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH出力
これは、 インターバイ ト ク ロ ッキング構造の一部です。
専用配線リ ソースを経由して隣接するバイ トの BITSLICE_CONTROL または
CLK_FROM_EXT ク ロ ッ ク入力に転送されるデータ サンプル ク ロ ッ クのコ
ピーです。
PCLK_NIBBLE_IN
NCLK_NIBBLE_IN入力
これらの入力は、 インターニブル ク ロ ッキング構造の一部です。 専用配線
リ ソースを経由してバイ ト内の上位と下位ニブル間の
N(P)CLK_NIBBLE_OUT ピンに配線されます。
PCLK_NIBBLE_OUT
NCLK_NIBBLE_OUT出力
これらの出力は、 インターニブル ク ロ ッキング構造の一部です。 専用配線
リ ソースを経由してバイ ト内の上位と下位ニブル間の N(P)CLK_NIBBLE_IN
ピンに配線されます。
BITSLICE_CONTROL の属性
REFCLK_SRC 使用されるマスター ク ロ ッ ク入力を指定します。
DIV_MODE
BITSLICE_CONTROL のマスター ク ロ ッ クの分周係数を指定します。
4 ビッ ト モードを使用する場合は、 DIV2 に設定します。
8 ビッ ト モードを使用する場合は、 DIV4 に設定します。
SELF_CALIBRATEク ロ ッ クをキャプチャしたデータに合わせて調整し、 電圧と温度に関して ト
ラ ッキングするかど うかを指定します。
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第 2 章: SelectIO インターフェイス ロジック リソース
IDLY_VT_TRACK
ODLY_VT_TRACK
QDLY_VT_TRACK
遅延ラインのタイプごとに VT ト ラ ッキングをオンまたはオフにします。
デフォルトで、 これらの属性はオンになっています。
RX_CLK_PHASE_N
RX_CLK_PHASE_P
内部キャプチャ ク ロ ッ クを 90° シフ ト します (またはシフ ト しない)。
データおよびクロ ッ クが位相を揃えて到達する場合、 この属性を SHIFT_90
に設定できます。
データおよびクロ ッ クが 90° 位相をずらして到達する場合、 SHIFT_0 を使用
します。
EN_CLK_TO_EXT_NORTH
EN_CLK_TO_EXT_SOUTH
北側または南側 BITSLICE_CONTROL コンポーネン トへのインターバイ ト
ク ロ ッキングを有効にします。
EN_OTHER_NCLK
EN_OTHER_PCLK
インターニブル ク ロ ッキングの方向を設定します。 296 ページの 「ネイティ
ブ モードでのクロ ッキング」 セクシ ョ ンでは、 インターニブル ク ロ ッキン
グでどのよ うにクロ ッ クまたはス ト ローブがバイ ト内で共有されるかについ
て詳し く説明しています。
RXTX_BITSLICE のピン
FIFO_WRCLK_OUT 出力
これは、 内部 FIFO 書き込みクロ ッ クのコピーです。
このクロ ッ クの周波数は DIV_MODE 属性の係数で割った値の周波数とな り
ます。 データ サンプル ク ロ ッ クは、 供給された REFCLK または PLL_CLK
にするか、 BITSLICE_0 に供給されたクロ ッ クまたはス ト ローブにできます。
FIFO_RD_CLK 入力
これは、 MMCM、 PLL などから供給されるクロ ッ クです。 このクロ ッ クの
周波数は、 内部ビッ ト スライス FIFO と同じですが、 多くの場合位相は異な
り ます。
RXTX_BITSLICE の属性
OUTPUT_PHASE_90
TRUE に設定した場合、 ト ランス ミ ッ ター出力の位相は 90° シフ ト されます。
異なる ト ランス ミ ッ ターを使用する と、 位相シフ トは簡単に観察できます。
これは、 生成クロ ッ クを生成データに対して 90° 位相をずらす目的で一般に
使用される属性です。
RX_DATA_WIDTH
TX_DATA_WIDTH
この属性で、 シ リ アル-パラレル コンバーターおよびパラレル-シ リアル コン
バーターの幅を指定します。 これは、 BITSLICE_CONTROL の DIV_MODE
属性に対応している必要があ り ます。
DATA_WIDTH を 8 に設定した場合は DIV_MODE を 4 に設定し、 逆に
DATA_WIDTH を 4 に設定した場合は DIV_MODE を 2 に設定する必要があ り
ます。
RX_DATA_TYPE
ビッ ト スライス レシーバーを使用してデータのみをキャプチャする場合は、
DATA に設定します。 ク ロ ッ クをデータのサンプル ク ロ ッ ク と して使用でき
る (SERIAL_MODE = FALSE) 場合 DATA_AND_CLOCK (BITSLICE_0 の場合
のみ) に設定する と、 そのクロ ッ ク もデータ と してサンプリ ングされます。
ビッ ト スライス受信データを PLL_CLK でキャプチャする場合、 SERIAL に
設定します。
表 2-32: クロッキングに関連するネイテ ィブ I/O プリ ミテ ィブのピンおよび属性 (続き)
ピンまたは属性 I/O 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
受信クロッキング
RXTX_BITSLICE には 2 つの異なるクロ ッ ク /ス ト ローブ ソースがあ り、 これらはデータをキャプチャするために属
性または RIU レジスタ ビッ トによって開始されます。 この属性またはレジスタ ビッ トは、
SERIAL_MODE = TRUE/FALSE に設定した場合の BITSLICE_CONTROL プリ ミ ティブの機能に影響します。
• SERIAL_MODE を TRUE に設定した場合、 受信データは適用されたマスター ク ロ ッ ク (PLL_CLK または
REFCLK) を使用してキャプチャされます。 このクロ ッ クは、 一般にデータの半分の速度で動作する DDR キャ
プチャ ク ロ ッ クです。 BITSLICE_CONTROL のロジッ クは、 マスター ク ロ ッ クを再生成および分周してレシー
バーで要求されるクロ ッ クを作成します。
• 属性 SERIAL_MODE を FALSE に設定した場合、 受信データは、 データ と共に転送されたクロ ッ クまたはス ト
ローブを使用してキャプチャされます。 属性 (INV_RXCLK) は、 このレシーバー ク ロ ッ ク パスでインバーター
を有効にできます。 BITSLICE_CONTROL マスター ク ロ ッ ク入力に適用されるクロ ッ クは、 BISC コン ト ロー
ラーによって入力遅延ラインのキャ リブレーシ ョ ンに使用され、 その周波数は受信データ レート と等価である
必要があ り ます。
SERIAL_MODE = TRUE
図 2-64 に示すよ うに、 この設定は次の場合に使用できます。
• 接続されたコンポーネン トからデータのみを受信します。
• SGMII などのプロ ト コルのよ うに、 受信データにエンベデッ ド ク ロ ッ クが含まれる。 これは通常、 GTH または
GTY 高速シ リ アル ト ランシーバーに供給されます。
• データ と共に供給されるクロ ッ クがビッ ト ク ロ ッ クではな く、 フレームまたはシステム同期クロ ッ クです。
RX_REFCLK_FREQUENCY
TX_REFCLK_FREQUENCY
この属性は、BITSLICE_CONTROL マスター ク ロ ッ ク入力 (PLL_CLK または
REFCLK) に適用される周波数に設定する必要があ り ます。
ビッ ト スライス ト ランス ミ ッ ターに関連するクロ ッ クまたはクロ ッ ク関連のピンはあ り ません。 RXTX_BITSLICE のト ラ
ンス ミ ッ ターは、 BITSLICE_CONTROL マスター ク ロ ッ ク (PLL_CLK または REFCLK) を使用してデータを送信します。
送信データ レートは、 BITSLICE_CONTROL マスター ク ロ ッ クの周波数と等価です。 たとえば、 マスター ク ロ ッ クの周波
数が 1000MHz の場合、 送信データ レートは 1Gb/s になり ます。
表 2-32: クロッキングに関連するネイテ ィブ I/O プリ ミテ ィブのピンおよび属性 (続き)
ピンまたは属性 I/O 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
データを受信する際は、 データをキャプチャするためにクロ ッ クが必要です。 上記のいずれの場合においても、
BITSLICE_CONTROL マスター ク ロ ッ ク (PLL_CLK または REFCLK) を使用してデータをキャプチャします。
PLL には、 BITSLICE_CONTROL への専用の高速で低ジッターの接続が備わっています。 MMCM を使用した場合、
クロ ッ クはグローバル FPGA ク ロ ッ ク配線を経由して配線され、 ク ロ ッ ク バッファーの BUFG または BUFGCE をク
ロ ッ ク パスに挿入する必要があるためジッターが大き くな り ます。 PLL を使用する と、 MMCM の使用時よ り も高い
データ レートのキャプチャが可能になり ます。
データ キャプチャ ク ロ ッ クの生成に使用される PLL は、 受信 RXTX_BITSLICE と同じ I/O バンク内にある必要があ
り ます。 このモードでは、 ニブルのすべての入力をデータ入力と して使用できます。 入力データが差動の場合、 上
位ニブルのビッ ト 6 を使用するこ とはできません。
このクロ ッ クの周波数は、 受信データのキャプチャに使用する必要のある DDR ク ロ ッ ク と同じにな り ます。 たとえ
ば、 1Gb/s のデータ ス ト リームを受信する場合、 マスター ク ロ ッ クの周波数を 500MHz にする必要があ り ます。
DATA_WIDTH 属性および DIV_MODE 属性を使用する BITSLICE_CONTROL のクロ ッ ク ジェネレーターで、 必ず、
データのシ リアル-パラレル変換に必要なすべてのクロ ッ クを生成するよ うにします。
たとえば、 8 ビッ ト幅のデータをキャプチャする場合、 DATA_WIDTH を 8 に設定し、 DIV_MODE を 4 に設定する必
要があ り ます。 キャプチャされてシ リ アル/パラレル変換されたデータは、 マスター ク ロ ッ ク /4 のレートで
RX_BITSLICE の出力 FIFO に書き込まれます。
X-Ref Target - Figure 2-64
図 2-64: シリアル モードでのデータ キャプチャ
BITSLICE_CONTROL
RX_BITSLICE_0
RX_BITSLICE_5
BISC
Data Capture and
Deserialization
FIF
O IDELAY
PQTR/NQTR
Delay
DATA_TYPE = SERIAL
Clock
Generation
DATA_TYPE = SERIAL
PLL_CLK
FIFO_WRCLK_OUT
Q[7:0]
FIFO_RD_CLK
Internal Signals
External Signals
Data
Data
X16049-071617
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第 2 章: SelectIO インターフェイス ロジック リソース
各ニブル内の BITSLICE_0 の FIFO_WRCLK_OUT ピンは、 RXTX_BITSLICE 内の FIFO へのデータの書き込みに使用
されるクロ ッ クのコピーを供給します。 この FIFO_WRCLK_OUT、 あるいは PLL または MMCM から生成された同
じ周波数のクロ ッ クを、 FIFO_RD_CLK と して使用できます。
注意: ニブルが属性 SERIAL_MODE = TRUE を使用する場合、 デザインに BITSLICE_0 をインスタンシエートする必
要があ り、 DATA_TYPE を SERIAL に設定する必要があ り ます。 BITSLICE_0 がデザインで使用されていない場合で
も、 I/O バッファーに接続する必要があ り ます。 接続しなければ、 Vivado ツールでエラーが発生します。 上位ニブル
の BITSLICE_0 はバイ ト グループの BITSLICE_6 に相当します。 バイ トおよびニブル内のビッ ト スライス番号の説
明は、 図 2-3 を参照して ください。
SERIAL_MODE = FALSE
図 2-65 に、 あらゆる種類のソース同期インターフェイスで使用される設定を示します。 これらのインターフェイス
は、 データを、 関連付けられたクロ ッ クまたはス ト ローブと共に供給します。 BITSLICE_0 内の受信クロ ッ クまたは
ス ト ローブは、 ニブル、 バイ ト、 または I/O バンク全体のほかの RX_BITSLICE での受信データのキャプチャに使用
されます。 BITSLICE_CONTROL マスター ク ロ ッ ク入力に供給されるクロ ッ クは、 入力遅延ラインのキャ リブレー
シ ョ ンに使用され、 その周波数は受信データ レート と等価である必要があ り ます。
この種類のインターフェイスでは、 ク ロ ッ クまたはス ト ローブを、 ニブルの BITSLICE_0 に接続する必要があ り ま
す。 これらのピンの名前は、 専用バイ ト ク ロ ッ ク (DBC)、 ク ワ ッ ド バイ ト ク ロ ッ ク (QBC)、 または多目的ピン
(GC/QBC) となっています。 多目的 GC/QBC ク ロ ッ ク入力によって、 受信ビッ ト ク ロ ッ クを使用してニブル、 バイ
ト、 または I/O バンクのほかのビッ ト スライスにあるデータ ビッ ト をキャプチャできますが、 PLL 用のクロ ッ ク入
力と して使用して有効な BITSLICE_CONTROL マスター ク ロ ッ クを生成するこ と もできます。
BITSLICE_0 をクロ ッ ク入力と して使用する間、 ニブルのほかのビッ ト スライスをデータ キャプチャに利用できま
す。 ク ロ ッ ク入力と して使用する BITSLICE_0 は、 データをデータ パターンと してキャプチャできます。 これは、
デザインのさまざまな制御機能に役立ちます。
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第 2 章: SelectIO インターフェイス ロジック リソース
ニブルの BITSLICE_0 のみがクロ ッ ク /ス ト ローブ入力と して使用可能です。 複数のニブルのビッ ト スライスをデー
タ キャプチャに使用する場合、 インターニブルおよび/またはインターバイ ト ク ロ ッキングを使用する必要があ り ま
す。 この方法を使用するこ とによ り、 ク ロ ッ ク /ス ト ローブを I/O バンク全体に転送できます。 たとえば、 接続され
たデバイスがシングル ク ロ ッ クで 16 のデータ チャネルを供給する場合、 これにはデータをキャプチャするために
複数のニブル/バイ トが必要であ り、 一方で 1 つの BITSLICE_0 を転送クロ ッ クの入力と して定義する必要があ り ま
す。 ク ロ ッ クには、 すべてのデータ チャネルを処理するためにインターニブルおよびインターバイ ト ク ロ ッキング
が必要です。 供給されたデータ サンプル ク ロ ッ クまたはス ト ローブは、 BITSLICE_CONTROL プリ ミ ティブ内の
BISC コン ト ローラーによって電圧および温度に対して調整され、 維持されます。
ヒン ト : BITSLICE_0 が使用するニブル内の BITSLICE_CONTROL の DLY_RDY 出力ピンまたは IDELAYCTRL の
RDY 出力ピンが High になるまで、 ニブル内で使用する BITSLICE_0、 または関連する I/O ピンに接続されて
BITSLICE_0 を通過する組み合わせ信号は FPGA のアプリ ケーシ ョ ンで使用できません。 BITSLICE_0 はキャ リブ
レーシ ョ ンに使用するため、 キャ リブレーシ ョ ンが完了するまで利用できません。 Vivado ツールで生成されるク リ
ティカル警告は、 次の XDC 制約を使用してバイパスできます。
set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <port name>]
ただし、例外が 1 つあり ます。I/O バンクに 1 組の差動 QBC/GC ピン セッ ト または 2 つのシングルエンド QBC/GC ピ
ンがある場合です。 BISC が動作している間、 および接続の可能性がある BITSLICE_0 が利用できない間、 これらは
クロ ッ クを MMCM または PLL に伝送するために使用できます。
X-Ref Target - Figure 2-65
図 2-65: 非シリアル モードでのデータ キャプチャ
BITSLICE_CONTROL
RX_BITSLICE_0BISC
Data Capture and
Deserialization
FIF
O IDELAY
PQTR/NQTR
Delay
DATA_TYPE = DATA_AND_CLOCK
RX_BITSLICE_5
Data Capture and
Deserialization
FIF
O IDELAY
Clock
Generation
DATA_TYPE = DATA
PLL_CLK
FIFO_WRCLK_OUT
Q[7:0]
FIFO_RD_CLK
Internal Signals
External Signals
Data
Clock/Strobe
X16050-071617
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第 2 章: SelectIO インターフェイス ロジック リソース
BITSLICE_0 では、 1 つの受信クロ ッ クを使用してニブル、 バイ ト、 または I/O バンク全体でデータをキャプチャで
きます。 下位ニブルと上位ニブルを使用して、 ク ロ ッキングを下位ニブルから上位ニブルに渡すと想定した場合、
上位ニブルの BITSLICE_0 を通常のデータ入力にできる と同時に、 下位ニブルの BITSLICE_0 には入力/サンプル ク
ロ ッ クを供給できます。
DATA_WIDTH 属性および DIV_MODE 属性は、シ リ アル-パラレル変換および RX_BITSLICE の FIFO 書き込み動作に
必要なすべての分周クロ ッ クを生成するために、 BITSLICE_CONTROL 内のクロ ッ ク ジェネレーターを設定します。
受信クロ ッ ク /ス ト ローブは、 BITSLICE_CONTROL を通り、 BITSLICE_CONTROL によって調整されて転送され、
ほかのビッ ト スライスでの受信データのキャプチャに使用されます。 データは、 デスティネーシ ョ ン ク ロ ッ クを分
周したクロ ッ ク (DIV_MODE) によって並列化され、 RX_BITSLICE の FIFO に書き込まれます。
BITSLICE_CONTROL を通り、 BITSLICE_CONTROL によって調整されて転送される受信クロ ッ ク /ス ト ローブは、
ク ロ ッ クのイ メージをキャプチャするために RX_BITSLICE_0 で使用できます。 このクロ ッ ク データは汎用デバイ
ス ロジッ クで使用できます。 ク ロ ッ クのイ メージは、 データ形式でインターコネク ト ロジッ クに供給され、 デザイ
ン関連の任意の機能に使用できます。
FIFO からデータを読み出すために、 ク ロ ッ クを FIFO_RD_CLK 入力に接続する必要があ り ます。 このクロ ッ クの周
波数は、 サンプル ク ロ ッ クの周波数を DIV_MODE パラ メーターで割った値と同じ必要があ り ます。 FIFO_RD_CLK
は、 PLL または MMCM で生成できます。 高速 PLL_CLK で使用される同じ PLL を利用して、 この FIFO_RD_CLK を
生成できます。
FIFO_RD_CLK は、 サンプル ク ロ ッ ク入力と して使用されている と きの BITSLICE_0 の FIFO_WRCLK_OUT から供
給するこ と もできます。 FIFO_WRCLK_OUT と共に使用する BITSLICE_0 は、 クロ ッ ク供給される FIFO と同じ I/O
バンクにある必要があ り ます。
SELF_CALIBRATE が TRUE の場合、 受信クロ ッ クは、 BITSLICE_CONTROL 内で BISC コン ト ローラーによって、
RX_CLK_PHASE_P および RX_CLK_PHASE_N 属性の値に従い、 90° または 0° に調整されます。 また、 BISC コン ト
ローラーは、 RX_BITSLICE 入力に到達するデータ と ク ロ ッ クの遅延の不一致を補正します。 ただし、 汎用デバイス
ロジッ クの外部の遅延に対しては補正しません。 BISC コン ト ローラーは、 BITSLICE_CONTROL に供給されたマス
ター ク ロ ッ ク (PLL_CLK または REFCLK 入力) で動作します。 マスター ク ロ ッ クは、 キャプチャされるデータ とは
無関係であるため、 その周波数レート を、 受信データレート と同じになるよ うに設定する必要があ り ます。
BISC には、 電圧および温度が変化しても クロ ッ ク とデータのタイ ミ ング関係を維持できるよ うに電圧と温度の変動
を継続的にト ラ ッキングする機能もあ り ます。 データ入力パスで入力遅延エレ メン ト を使用した場合、 BISC はト
ラ ッキングを実行して電圧および温度を補正します。
1 つのニブルに 6 つ (下位) または 7 つ (上位) のビッ ト スライスが含まれている場合、I/O の数は次のよ うになり ます。
上位ニブルと下位ニブルが 1 バイ トに結合されている場合、 I/O の数は次のよ うになり ます。
シングルエンド I/O 差動 I/O
1 ク ロ ッ ク入力 1 ク ロ ッ ク入力
5 または 6 データ入力 2 データ入力
シングルエンド I/O 差動 I/O
1 ク ロ ッ ク入力 1 ク ロ ッ ク入力
12 データ入力 5 データ入力
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第 2 章: SelectIO インターフェイス ロジック リソース
4 バイ トが 1 つの I/O バンクに結合されている場合、 I/O の数は次のよ うになり ます。
送信クロッキング
データを送信する場合、 BITSLICE_CONTROL のマスター入力クロ ッ クを使用して ト ランス ミ ッ ターからデータを
シフ ト します (図 2-66)。 このクロ ッ クの周波数は、 データのシ リ アル ビッ ト レート を決定します。 データは、 マス
ター ク ロ ッ クを DIV_MODE および/または DATA_WIDTH 属性の設定で分周して生成されたクロ ッ クで
RXTX_BITSLICE ト ランス ミ ッ ターの入力に供給する必要があ り ます。
図 2-66 についての注意事項を説明します。
• 1Gb/s のシ リ アル データ ス ト リームが必要な場合は、 TX_BITSLICE と同じ I/O バンク内の PLL が、
BITSLICE_CONTROL の PLL_CLK 入力に 1GHz のクロ ッ クを供給する必要があ り ます。
• TX_BITSLICE が 8 ビッ ト モード (DATA_WIDTH = 8) で動作する場合、 データは、 TX_BITSLICE の D 入力に
125MHz (1GHz/DIV_MODE = 4) のクロ ッ クを使用して供給される必要があ り ます。
ヒン ト : OUTPUT_PHASE_90 属性を使用する と、 ト ランス ミ ッ ター ビッ ト スライスのシ リ アル出力を 90° 位相シフ
トできます。 通常はこの機能を使用して、 中央に揃えられたインターフェイス ク ロ ッ クを生成します。
OUTPUT_PHASE_90 を使用する場合、 DELAY_VALUE は使用しないでください。
シングルエンド I/O 差動 I/O
1 ク ロ ッ ク入力 1 ク ロ ッ ク入力
大 51 データ入力 大 23 データ入力
X-Ref Target - Figure 2-66
図 2-66: データ送信
BITSLICE_CONTROL
TX_BITSLICE_0
TX_BITSLICE_5
BISC
Data
Serialization and
Transmission
ODELAY
Internal Signals
External Signals
Clock Generation
PLL_CLK
D[7:0] Data
Data
X16051-050917
UltraScale アーキテクチャ SelectIO リソース 303UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
インターニブル クロッキング
各二ブルには、 使用可能な BITSLICE_0 へのクロッ ク入力があり ます。 2 つの隣接するニブルは、 これらのクロ ッ ク
入力のいずれかを共有でき、 1 バイ トに結合するこ とで使用可能なデータ入力の数を増やすこ とができます (図 2-67)。
一方のニブルは、 クロ ッ クを、 P(N)CLK_NIBBLE_OUT から他方のニブル P(N)CLK_NIBBLE_IN のクロ ッ ク入力ま
での専用インターニブル ク ロ ッ ク配線を介して、 その BITSLICE_0 入力から他方のニブルに渡します。 この配線は、
1 バイ トに結合される両ニブルの BITSLICE_CONTROL に設定した属性 (EN_OTHER_P(N)_CLK) で有効になり ます。
図 2-67 を例と して使用し、 下位ニブルの BITSLICE_0 をクロ ッ ク入力と してセッ ト アップして
(DATA_TYPE = DATA_AND_CLOCK)、 上位ニブル BITSLICE_0 をデータ入力と して使用する と想定した場合、 両方
のニブルの属性は次のよ うに設定する必要があ り ます。
上位ニブル
• EN_OTHER_PCLK = TRUE
• EN_OTHER_NCLK = TRUE
下位ニブル
• EN_OTHER_PCLK = FALSE
• EN_OTHER_NCLK = FALSE
ク ロ ッ クは、下位 BITSLICE_0 を通過して P(N)CLK_NIBBLE_OUT を通り、上位ニブルの P(N)CLK_NIBBLE_IN 入力
に入り、 上位ニブル内のビッ ト スライスへのクロ ッ ク供給に使用されます。
X-Ref Target - Figure 2-67
図 2-67: インターニブル クロッキング
BITSLICE 6
BITSLICE_CONTROL
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
Lower Nibble
PCLK_NIBBLE_IN
NCLK_NIBBLE_IN
NCLK_NIBBLE_OUT
PCLK_NIBBLE_OUT
PCLK_NIBBLE_IN
NCLK_NIBBLE_IN
NCLK_NIBBLE_OUT
PCLK_NIBBLE_OUT
Byte 3, 2, 1, and/or 0
DBC/QBC
DBC/QBC
EN_OTHER_PCLK = TRUE
EN_OTHER_NCLK = TRUE
EN_OTHER_PCLK = FALSE
EN_OTHER_NCLK = FALSE
BITSLICE 5
BITSLICE 12
X16052-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
上位ニブルの BITSLICE_0 をクロ ッ ク入力と して使用する場合は、上位ニブルの P(N)CLK_NIBBLE_OUT ピンと下位
ニブルの P(N)CLK_NIBBLE_IN ピンを使用してクロ ッ クを下位ニブルに渡します。 属性は次のよ うに設定する必要
があ り ます。
上位ニブル
• EN_OTHER_PCLK = FALSE
• EN_OTHER_NCLK = FALSE
下位ニブル
• EN_OTHER_PCLK = TRUE
• EN_OTHER_NCLK = TRUE
注記: バイ トに接続されるクロ ッ クの 1 つで両ニブルのビッ ト スライスが使用可能となるよ うに、 双方向のインター
ニブル ク ロ ッ ク配線を有効にできます。 つま り、 上位ニブル BITSLICE_0 に適用されたクロ ッ クで下位ニブルに
データをキャプチャするこ とができ、 その一方で、 下位ニブル BITSLICE_0 に接続されるクロ ッ クで上位ニブルに
データをキャプチャできます。
ヒン ト : 複数のニブルをデザインで使用する場合、 必ずインターニブル ク ロ ッ クを図 2-67 に示すよ うに接続します。
インターニブル ク ロ ッキングが必要になったと きに、 属性を有効または無効にします。
インターバイ ト クロッキング
インターバイ ト ク ロ ッキングを使用する と、 BITSLICE_0 に到達する 1 つのニブルのクロ ッ ク と、 ほかのバイ トの同
じ位置にあるニブルとの間で、 クロ ッ クを共有できます (図 2-67)。 入力クロ ッ クまたはサンプル ク ロ ッ クの共有は、
CLK_TO_EXT_NORTH(SOUTH) 出力ピンおよびほかのバイ トの BITSLICE_CONTROL コンポーネン トの
CLK_FROM_EXT 入力ピンを通じて実行します。 インターバイ ト ク ロ ッキングは、 属性
EN_CLK_TO_EXT_NORTH(SOUTH) を設定するこ とで開始されます。
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第 2 章: SelectIO インターフェイス ロジック リソース
注記: 図 2-68 および図 2-69 には、 上位ニブルの BITSLICE_6 を示していません。
X-Ref Target - Figure 2-68
図 2-68: インターバイ ト クロッキング
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
Page 1,
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0 QBC
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXT
CLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
Byte 3
Byte 2
Byte 1
Byte 0
QBC Byte 2QBC Byte 1
QBC
QBC
QBC
Clock Source
X16053-022216
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インターニブル ク ロ ッキングと インターバイ ト ク ロ ッキングを結合して、 I/O バンク内のすべてのビッ ト スライス
に同じクロ ッ クを供給できます (図 2-69 参照)。
X-Ref Target - Figure 2-69
図 2-69: インターニブル クロッキングとインターバイ ト クロッキングの結合
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
Page 1,
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0 QBC
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Upper Nibble
BITSLICE 0
BITSLICE_CONTROL
CLK_FROM_EXTCLK_TO_EXT_NORTH
CLK_TO_EXT_SOUTH
Lower Nibble
Byte 3
Byte 2
Byte 1
Byte 0
ClkIn
QBC Byte 2
DBC
DBC
QBC
QBC
QBC
DBC
DBC
Clock Source
X16054-060916
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-69 についての注意事項を説明します。
• バイ ト 2 の下位ニブルの RX_BITSLICE_0 をクロ ッ ク入力またはス ト ローブ入力と して設定するこ とを前提にし
ています。
• バイ ト 2 の上位ニブルで、 インターニブル ク ロ ッ クを有効にする必要があ り ます。
• バイ ト 2 の下位ニブルをクロ ッ ク入力と して使用し、すべてのニブルを複数バイ ト設定で使用するため、すべて
のバイ トの下位ニブルは、 インターニブル ク ロ ッキング用のクロ ッ クを上位ニブルに供給する必要があ り ます。
• バイ ト 3 の下位ニブルは、 その CLK_FROM_EXT 入力で、 バイ ト 2 の下位ニブルの CLK_TO_EXT_NORTH 出力
からクロ ッ クを受け取り ます。
• バイ ト 2 の下位ニブルは、 CLK_TO_EXT_SOUTH 出力から、 バイ ト 1 の下位ニブルの CLK_FROM_EXT 入力に
クロ ッ クを供給します。
• バイ ト 0 の下位ニブルに到達するために、 バイ ト 1 の CLK_TO_EXT_SOUTH 出力を、 バイ ト 0 の下位ニブルの
CLK_FROM_EXT 入力に接続する必要があ り ます。 バイ ト 1 の内部では、 CLK_FROM_EXT ピンおよび
CLK_TO_EXT_SOUTH ピン間でジャンパー線が作成されています。 このよ うに、 すべてのニブルの全レシー
バーは、 byte_2 上位ニブルから供給される (インターバイ ト /インターニブルを介する ) 転送ス ト ローブからデー
タを受信するよ うに構成されています。
表 2-33 および表 2-34 に、 この例の属性設定を示します。
表 2-34 に従ってすべてのニブルのインターニブル ク ロ ッキングを有効にする必要があ り ます。
表 2-33: インターバイ ト クロッキングの例の属性
バイ ト 属性 種類
バイ ト 3EN_CLK_TO_EXT_NORTH DISABLE
EN_CLK_TO_EXT_SOUTH DISABLE
バイ ト 2EN_CLK_TO_EXT_NORTH ENABLE
EN_CLK_TO_EXT_SOUTH ENABLE
バイ ト 1EN_CLK_TO_EXT_NORTH DISABLE
EN_CLK_TO_EXT_SOUTH ENABLE
バイ ト 0EN_CLK_TO_EXT_NORTH DISABLE
EN_CLK_TO_EXT_SOUTH DISABLE
注記:1. 未使用の CLK_FROM_EXT ピンは、 High に接続する必要があ り ます。
表 2-34: インターニブル クロッキングの有効化
ニブル 属性 種類
上位ニブルEN_OTHER_NCLK TRUE (オン)
EN_OTHER_PCLK TRUE (オン)
下位ニブルEN_OTHER_NCLK FALSE (オフ)
EN_OTHER_PCLK FALSE (オフ)
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第 2 章: SelectIO インターフェイス ロジック リソース
インターバイ ト クロッキングの注意事項
次のよ うな場合、 下位ニブルへの入力クロ ッ クは、 インターバイ ト ク ロ ッ ク配線を介して上位または下位バイ トの
下位ニブルへ渡し、 インターニブル ク ロ ッキング パスによって上位ニブルへバイ ト内で配線する必要があ り ます
(図 2-70 参照)。
• BITSLICE_CONTROL プリ ミ ティブの BISC コン ト ローラーは、 SELF_CALIBRATE = ENABLE と設定するこ と
でオンになる と します。
• 受信クロ ッ クは、 I/O バンクの byte_2 の下位ニブル BITSLICE_0 に到達します。
• データ キャプチャに使用するビッ ト スライスは、 I/O バンクにある byte_0 の上位ニブルに配置されます。
このよ うな場合、 次を確認します。
• インターバイ ト ク ロ ッキングを使用するデザインで、 SELF_CALIBRATE が有効の場合、 インターバイ ト ク
ロ ッ クを受信するニブルに BITSLICE_0 をインスタンシエートする必要があ り ます。
• 上述のよ うにインスタンシエート しなければならない BITSLICE_0 は、 属性 DATA_TYPE を DATA に設定する
必要があ り ます。
• インスタンシエート された BITSLICE_0 は、 データ キャプチャに使用できます。
• インスタンシエート された BITSLICE_0 がまったく使用されない場合は、 ソフ ト ウェアが正し く動作するよ う、
入力バッファーをビッ ト スライスに接続する必要があ り ます。
注意: CLK_FROM_EXT からのクロ ッ ク入力を渡すために使用するインスタンシエート された BITSLICE_0 を含むニ
ブル内のすべてのビッ ト スライスは、 CLK_FROM_EXT 入力のクロ ッ クをデータ キャプチャ ク ロ ッ ク と して使用し
ます。 CLK_FROM_EXT がインターニブル ク ロ ッキングによって上位または下位ニブルに配線される場合も同様で
す。 上位ニブルの BITSLICE_0 はバイ ト グループの BITSLICE_6 に相当します。 バイ トおよびニブル内のビッ ト ス
ライス番号の説明は、 図 2-3 を参照してください。
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X-Ref Target - Figure 2-70
図 2-70: BITSLICE_0 バイパスを使用するインターバイ ト クロッキング
X16956-060916
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例 1:
• ク ロ ッ クは byte_2 の下位ニブルに到達し、 データ入力は byte_0 の上位ニブルに配置されます。 I/O バンクにあ
るほかのビッ ト スライスは使用しません。
• ク ロ ッ クは、 byte_1 の下位ニブルのパススルーと して byte_2 内の下位ニブルの CLK_TO_EXT_SOUTH から渡
し、 その後、 byte_0 の下位ニブルの CLK_FROM_EXT に配線する必要があ り ます。
• byte_1 の下位ニブルで使用されているビッ ト スライスはないため、 RXTX_BITSLICE または RX_BITSLICE およ
び BITSLICE_CONTROL をニブルのビッ ト スライス位置 0 にインスタンシエートする必要があ り ます。 ビッ ト
スライス 0 に位置するビッ ト スライスは、 DATA_TYPE = DATA で設定します。
• インスタンシエート されたビッ ト スライスおよび BITSLICE_CONTROL には、 PLL_CLK、 RIU_CLK、 および入
力遅延ライン CLK を除いて、 接続は必要あ り ません。
• FPGA I/O アーキテクチャのビッ ト スライス と BITSLICE_CONTROL は、 LOC 制約を用いて配置する必要があ
るかもしれません。
• インターニブル クロッ クを使用して、 クロッ クを byte_0 の下位ニブルから上位ニブルへ配線する必要があり ます。
例 2:
• 例 1 と同じ状況ですが、 クロ ッ クは byte_2 の上位ニブルに到達します。
• ク ロ ッ クは、 byte_1 の上位ニブルのパススルーと して byte_2 内の上位ニブルの CLK_TO_EXT_SOUTH から渡
し、 その後、 byte_0 の上位ニブルの CLK_FROM_EXT に配線する必要があ り ます。
• byte_1 の上位ニブルで使用されているビッ ト スライスはないため、 RXTX_BITSLICE または RX_BITSLICE およ
び BITSLICE_CONTROL をニブルのビッ ト スライス位置 0 にインスタンシエートする必要があ り ます。
• インスタンシエート されたビッ ト スライスおよび BITSLICE_CONTROL には、 PLL_CLK、 RIU_CLK、 および入
力遅延ライン CLK を除いて、 接続は必要あ り ません。
• FPGA I/O アーキテクチャのビッ ト スライス と BITSLICE_CONTROL は、 LOC 制約を用いて配置する必要があ
るかもしれません。
• インターバイ ト ク ロ ッ クは byte_0 の上位ニブルに到達するため、 インターニブル ク ロ ッ クは必要あ り ません。
例 3:
• 例 1 と同じ状況ですが、 byte_1 の下位ニブルの BITSLICE_0 を除いて、 byte_2、 byte_1、 および byte_0 のすべて
のニブルの全ビッ ト スライスが使用されます。
• インターニブル クロッ クを使用して、 クロッ クを byte_2 の下位ニブルから上位ニブルへ配線する必要があり ます。
• インターバイ ト ク ロ ッ クを使用して、 byte_2 の下位ニブルの CLK_TO_EXT_SOUTH からのクロ ッ クを、 byte_1
の下位ニブルの CLK_FROM_EXT に配線します。
• このニブルの BITSLICE_0 は使用されていないため、 1 つをインスタンシエートする必要があ り ます。
• BITSLICE_CONTROL は、 ニブルのほかのビッ ト スライスで使用されているため、 インスタンシエートする必
要があ り ません。
• インターニブル クロッ クを使用して、 クロッ クを byte_1 の下位ニブルから上位ニブルへ配線する必要があり ます。
• BITSLICE_CONTROL がニブル内のほかのビッ ト スライスで既に使用されているため、 インスタンシエート さ
れた BITSLICE_0 には LOC 属性は必要あ り ません。
• インターバイ ト ク ロ ッ クを使用して、 byte_1 の下位ニブルの CLK_TO_EXT_SOUTH からのクロ ッ クを、 byte_0
の下位ニブルの CLK_FROM_EXT に配線します。
• インターニブル クロッ クを使用して、 クロッ クを byte_0 の下位ニブルから上位ニブルへ配線する必要があり ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
ビルト イン セルフ キャリブレーシ ョ ン
ビルト イン セルフ キャ リブレーシ ョ ン (BISC) ブロ ッ クは、 遅延ロ ッ ク ループ (DLL) 回路およびデジタル遅延ライ
ン位相検出器に基づく、 BITSLICE_CONTROL コンポーネン ト内のデジタル制御およびキャ リブレーシ ョ ン ブロ ッ
クです。 BISC コン ト ローラーは、 デジタル遅延ラインに必要なタ ップ値を計算し、 それらの値を電圧と温度の変動
に対して追随させます。 デフォルトでは、 BITSLICE_CONTROL プリ ミ ティブのインスタンシエーシ ョ ンの後に適
切な属性が設定される と、 BISC コン ト ローラーは、 使用する遅延ラインを調整した後に、 DLY および VTC のス
テータスをロジッ クにレポート します (図 2-71)。
BISC コン ト ローラーのレジスタには、 レジスタ インターフェイス ユニッ ト (RIU) からもアクセスできます。 これに
よって、 BISC プロセスを完全に制御できます。 BISC の実行を開始したり、 BISC の実行に影響与えたり、 BISC コン
ト ローラーが書き込みまたは変更を行ったレジスタを読み出したり、 変更したりするこ とができます。
キャ リブレーシ ョ ンしなければならない TIME 遅延を持つ接続されたビッ ト スライスの EN_VTC 信号は、 初期セル
フ キャ リブレーシ ョ ンの間、 および VT キャ リブレーシ ョ ンで DLY_RDY が High になった後、 個別にアサート
(High) される必要があ り ます。
X-Ref Target - Figure 2-71
図 2-71: BISC コン ト ローラーと接続のブロック図
Delay Line Control (RIU)
Status to Interconnect Logic
Other RIU registers
Control from Interconnect Logic
IDELAY
Slave Delays
Master Delays
BISC Controller
X16047-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
BISC に関連するポートおよび属性
表 2-35 に、 BISC プロセスに関連する BITSLICE_CONTROL のポート と属性を示します。
BISC キャリブレーシ ョ ンの手順
BISC コン ト ローラーは、 それぞれ個別に接続されたビッ ト スライスの、 TIME モードの遅延ラインを調整します。
BISC は、 位置 0 のビッ ト スライスから開始し、 ニブルの上方向に処理していきます。 終了する と、 DLY_RDY ス
テータス信号が High になり ます。
SELF_CALIBRATE 属性を設定する場合、 または RIU CALIB_CTRL レジスタの CALIBRATE (bit_0) および/または
CALIBRATE_EN (bit_3:10) を使用する場合、 BISC コン ト ローラーは遅延ラインの調整時に 3 つの基本的なステップ
を実行します。 すべてのステップは、 後続のセクシ ョ ンで説明し、 図 2-72 に示します。
表 2-35: BISC プロセスの BITSLICE_CONTROL のポート と属性
ピン I/O タイプ 説明
ロジック制御
EN_VTC 入力 データ VT ト ラ ッキングを有効にします。
ステータス
VTC_RDY 出力 データ VT キャ リブレーシ ョ ンで使用するニブル Ready 信号
DLY_RDY出力 データ
ニブルの遅延ライン キャ リブレーシ ョ ンの完了を示し
ます。
RIU
RIU_CLK
入力 クロ ッ ク
インターコネク ト ロジッ クからのクロ ッ ク。 BISC プロ
セスが完了するには、 RIU ク ロ ッ クを接続する必要が
あ り ます。
RIU_ADDR[5:0] 入力 データ レジスタ アドレス。
RIU_WR_DATA[15:0] 入力 データ レジスタへのデータ書き込み。
RIU_RD_DATA[15:0] 出力 データ レジスタからのデータ読み出し。
RIU_VALID出力 データ
BISC が RIU レジスタにアクセスしているかど うかを示
すステータス。
RIU_WR_EN 入力 イネーブル レジスタ ライ ト イネーブル信号 (アクティブ High)。
RIU_NIBBLE_SEL
入力 データ
バイ ト内のニブルの選択。 この信号は、 ニブルに対し
て読み出し /書き込みを実行するために High にする必要
があ り ます。
属性
IDLY_VT_TRACK 入力遅延ラインの VT ト ラ ッキングを有効にします。
ODLY_VT_TRACK 出力遅延ラインの VT ト ラ ッキングを有効にします。
QDLY_VT_TRACK スレーブの 4 分の 1 遅延の VT ト ラ ッキングを有効にし
ます。
ROUNDING_FACTOR VT ト ラ ッキングをスケーリ ングする値。 この属性値
は、 一般に変更する必要がないデフォルト値です。
SELF_CALIBRATE 自動キャ リブレーシ ョ ン サイ クルを開始します。
RIU のレジスタ RIU のパラグラフを読み出します。
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第 2 章: SelectIO インターフェイス ロジック リソース
Ult 314UG
すが、 COUNT モードの遅延ラインのプリ ミ
て自動 VT ト ラ ッキングをオンまたはオフに
Normal input is
replaced by the
PLL_CLK when
BISC is running.
This allows perfect
tuning of clock and
data.
elay line
elay line
_6
CLOCK_IN
DATA_IN
VERTED
E
X16790-071917
raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
ビッ ト スライス遅延ラインを COUNT モードで使用する場合、 BISC のキャ リブレーシ ョ ン サイ クルは実行されま
ティブに対するキャ リブレーシ ョ ンおよび VT 補正は無視されます。
TIME モードでは、 属性 (I、 O、 Q DLY_VT_TRACK) を使用するか、 RIU CALIB_CNTRL レジスタのビッ ト を使用し
できます。
X-Ref Target - Figure 2-72
図 2-72: BISC による遅延キャリブレーシ ョ ン
Input dDeserializerFIFO
Q[7
:0]
Input dDeserializerFIFO
1:2
Q[7
:0]
BITSLICE_0
BITSLICE_1 to BITSLICE
Quarter & Master
Delay Lines
PLL_CLK
CLK_FROM_EXT
CLK_TO_EXT_SOUTH
CLK_TO_EXT_NORTHPCLK_NIBBLE_OUT
NCLK_NIBBLE_OUT
PCLK_NIBBLE_INNCLK_NIBBLE_IN
Align_Delay.
BISC compensates for the data
and clock inputs from the FPGA
pins to the first flip-flops of the
deserializer.
Quarter delay tunes the clock to
the middle of the data bit.
Quarter delay input can be
any of the indicated clocks.
Clock is selected by attributes
Attributes:
EN_CLK_TO_EXT_NORTH(SOUTH)
EN_OTHER_P(N)CLK
IS_RX_CLK_IN
RX_DATA_TYP
1:2
BITSLICE_CONTROL
第 2 章: SelectIO インターフェイス ロジック リソース
ステップ 1: アライメン ト
アライ メン トは BISC プロセスの 初のステップであ り、 ビッ ト スライス内のデータ アイを 大にするために
必要です。 これは、 内部スキューを除去し、 初の階層にあるデータ キャプチャ フ リ ップフロ ップへの入力パ
スのクロ ッ ク とデータの挿入遅延間における内部遅延を補正するこ とによって実行します。
注記: PCB ( ト レース) 遅延とパッケージは入力信号に影響を与え、 出力信号のスキュー調整は BISC によって処
理されません。
この遅延は Align_Delay と呼ばれ、 「ネイティブ遅延モードの使用」 の段落で説明した計算で使用します。 この
遅延は一般に、 入力遅延ラインで 45 ~ 65 タ ップとな り ます。
このステップでは、 データ信号とデスティネーシ ョ ン ク ロ ッ ク信号の、 生じる可能性のあるデューティ サイ ク
ルの歪み (DCD) および初期電圧/温度キャ リブレーシ ョ ンも管理します。
ステップ 2: 遅延キャリブレーシ ョ ン
この手順では、 使用する各ビッ ト スライスの入力および/または出力遅延を調べて、 DELAY_VALUE 属性で要求
される遅延を提供するために必要なタップ数を計算します。 これらの算出された遅延タップは、 RIU レジスタ
(ODELAYxx および IDELAYxx) に格納されます。 RX_CLK_PHASE_P(N) = SHIFT_90 の場合 90° に相当する遅延
を提供するため、 同様のこ とが BITSLICE_CONTROL の利用可能な 4 分の 1 遅延ライン (PQTR/NQTR) に対して
実行されます。 これらの値は、 RIU PQTR および NQTR レジスタに格納されます。
使用するすべてのビッ ト スライスに対する遅延ライン キャ リブレーシ ョ ン メカニズムが完了する と、 BISC コ
ン ト ローラーは DLY_RDY 信号をアサート してインターコネク ト ロジッ クに示します。
ステップ 3: 継続的な VT ト ラ ッキング
属性または RIU レジスタでオンにする と、 BISC コン ト ローラーは、 BISC のキャ リブレーシ ョ ン部分で 後の
ステップとなる VT ト ラ ッキングの継続的動作を開始します。
自動ト ラ ッキングでは、 ラウンド ロビン方式を使用して、 ビッ ト スライスの通常動作モードを妨げたり中断し
たりするこ とな く、 使用されるすべての遅延ラインを 新に保ちます。
キャ リブレーシ ョ ンの実行中に、 BISC は特定の RIU レジスタに対して変更したり、書き込むこ とができます。 BISC
によって変更されるレジスタ値は、 TX_DATA_PHASE、 BS_DQ_EN、 BS_DQS_EN、 EN_PDQS、 EN_NDQS、
INVERT_RX_CLK、 SERIAL_MODE、 TX_GATE、 および RX_GATE です。
各二ブルには、 そのニブル用の BITSLICE_CONTROL コンポーネン トが含まれているため、 BISC コン ト ローラーも
含まれています。 複数のニブルまたはバイ ト を使用する場合、 それらがインターニブルまたはインターバイ ト ク
ロ ッ ク リ ソースを介してクロ ッ クを共有する と、 各ニブルは、 そのニブルで使用されるビッ ト スライスをキャ リブ
レーシ ョ ンできます。 各ニブルが同じキャ リブレーシ ョ ン ステップを終了するために要する時間は、 環境やコン
フ ィギュレーシ ョ ンの違いによって、 異なるものが求められる場合があ り ます。 インターニブルまたはインターバ
イ ト通信を使用して、 すべてのニブルが現在のキャ リブレーシ ョ ンステップを終了するまで、 各ニブルが次のキャ
リブレーシ ョ ン ステップに進まないよ うにする必要があ り ます。
注記: バンク内の使用するすべての BITSLICE_CONTROL に対する リセッ トは、 BITSLICE_CONTROL 間における
DLY_RDY 接続のため、 同時にリ リースする必要があ り ます。 たとえば、 バンクに 2 つの異なるインターフェイスが
ある場合、 キャ リブレーシ ョ ンが確実に完了するよ う これらを 1 つのリセッ トで制御する必要があ り ます。 そ う し
なければ、 これらインターフェイスのうちの一方に対して DLY_RDY がアサート されないこ とがあ り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
レジスタ インターフェイス ユニッ ト (RIU)
レジスタ インターフェイス ユニッ ト (RIU) を使用する と、 BITSLICE_CONTROL プリ ミティブをプロセッサ ペリ フェ
ラル ブロッ クに変えるこ とができます。 RIU インターフェイスは、 64 個の 16 ビッ ト読み出し /書き込みレジスタであ
り、 動的にアクセス可能なプロセッサ ペリ フェラル インターフェイスと して機能し、 ニブルのすべての機能に対す
る制御を提供します。 入力遅延、 出力遅延、 ト ライステート遅延とすべての遅延ライン (入力、 出力、 4 分の 1)、 電圧
と温度 (VT) のト ラ ッキング、 クロ ッキング オプシ ョ ン、およびビルト イン セルフ キャ リブレーシ ョ ン (BISC) をすべ
て制御します。 RIU インターフェイスは、 図 2-73 に示すよ うに BITSLICE_CONTROL コンポーネン トで表されます。
各二ブルには、 そのニブル用の BITSLICE_CONTROL が含まれているため、 RIU インターフェイスも含まれていま
す。 2 つのニブルを結合して 1 バイ トにするこ とができるため、 1 バイ トには 2 つの RIU インターフェイスを含める
こ とができます。 バイ ト内の 2 つの RIU インターフェイスを簡単に制御できるよ うに、 RIU_OR プリ ミ ティブがあ
り ます。
RIU_OR プリ ミ ティブは、1 バイ トの両方のニブル RIU インターフェイスを結合して 1 つの RIU インターフェイスに
できます。 図 2-74 および表 2-36 に、 RIU_OR プリ ミ ティブとそのピンを示します。 図 2-75 に、 RIU_OR プリ ミ ティ
ブを使用して 2 つのニブル RIU を 1 バイ ト幅の RIU にするセッ ト アップを示します。各 RIU の RIU_NIBBLE_SEL ピ
ンを MSB アドレス と して使用し、 上位ニブルを上位アドレス空間に置きます。
X-Ref Target - Figure 2-73
図 2-73: BITSLICE_CONTROL の RIU
Interconnect LogicConnections
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_RD_DATA[15:0]
RIU_VALID
RIU_WR_EN
RIU_NIBBLE_SEL
BitSlice Connections
BITSLICE_CONTROL
Input
Output X16042-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-74
図 2-74: RIU プリ ミテ ィブ
表 2-36: RIU_OR のポート
ポート I/O 説明
RIU_RD_DATA_UPP[15:0] 入力 上位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続します。
RIU_RD_DATA_LOW[15:0] 入力 下位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続します。
RIU_RD_VALID_UPP 入力 上位ニブル BITSLICE_CONTROL の RIU_VALID へ接続します。
RIU_RD_VALID_LOW 入力 下位ニブル BITSLICE_CONTROL の RIU_VALID へ接続します。
RIU_RD_DATA[15:0] 出力 インターコネク ト ロジッ クへの結合された RIU データ バスです。
RIU_RD_VALID 出力 インターコネク ト ロジッ クへの結合された RIU 読み出し有効信号です。
表 2-37: RIU_OR の属性
属性 値 デフォルト タイプ 説明
SIM_DEVICE
ULTRASCALE、
ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2
ULTRASCALE 文字列
デバイス バージ ョ ンを設定します。
(ULTRASCALE、 ULTRASCALE_PLUS、
ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
RIU_RD_VALID
RIU_RD_DATA[15:0]
RIU_RD_DATA_LOW[15:0]
RIU_RD_DATA_UPP[15:0]
RIU_RD_VALID_LOW
RIU_RD_VALID_UPP
RIU_OR
Input
OutputX16792-041316
UltraScale アーキテクチャ SelectIO リソース 317UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
X-Ref Target - Figure 2-75
図 2-75: 2 つの RIU ポート を結合する RIU_OR
BITSLICE_CONTROL
Fabric Connections
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_RD_DATA[15:0]
RIU_VALID
RIU_WR_EN
RIU_NIBBLE_SEL
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_RD_DATA[15:0]
RIU_VALID
RIU_WR_EN
RIU_NIBBLE_SEL
Upper
Nibble
Lower
Nibble
input
output
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
RIU_WR_EN
RIU_ADDR(6) selects the nibble to use.
Upper address space is for Upper Nibble and lower
address space is for Lower Nibble.
RIU_ADDR(6)
RIU_RD_VALID
RIU_RD_DATA[15:0]
RIU_RD_DATA_LOW[15:0]
RIU_RD_DATA_UPP[15:0]
RIU_RD_VALID_LOW
RIU_RD_VALID_UPP
RIU_ORBITSLICE_CONTROL
Fabric Connections
X16793-041316
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第 2 章: SelectIO インターフェイス ロジック リソース
RIU の書き込み
RIU レジスタへの書き込みは、 RIU_WR_EN、 RIU_NIBBLE_SEL、 および RIU_ADDR をアサートする と実行されま
す (図 2-76)。 データは、 RIU_WR_EN の 2 ク ロ ッ ク後に RIU レジスタに書き込まれます。 インターコネク ト ロジッ
クは、 RIU_RD_VALID が High の場合にのみ RIU 書き込みを実行できます。
RIU レジスタに書き込む場合、 RIU ロジッ クが BISC からのアクセス と インターコネク ト ロジッ クからのアクセスを
調整する必要があ り ます。 BISC から RIU レジスタへのアクセスは、 インターコネク ト ロジッ クからのアクセスよ り
も常に優先されます。 そのため、 インターコネク ト ロジッ クの ト ランザクシ ョ ンは保存され、 BISC からのアクセス
の終了後に再開されます。
RIU の読み出し
RIU の読み出しでは、 RIU からのデータが、 RIU_ADDR 信号と RIU_NIBBLE_SEL 信号に応じて、 RIU_RD_DATA バ
ス上で送信されます (図 2-77)。 RIU_NIBLE_SEL がアサート される と、 データは 1 サイクル後に RIU_RD_DATA バス
上に現れます。
X-Ref Target - Figure 2-76
図 2-76: RIU の書き込み
X16043-062316
X-Ref Target - Figure 2-77
図 2-77: RIU の読み出し
X16044-022216
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第 2 章: SelectIO インターフェイス ロジック リソース
図 2-78 に、 連続した書き込みおよび読み出しを示します。
図 2-78 では、 レジスタ Nibble_Ctrl0 (0x00) および Nibble_Ctrl1 (0x01) にアクセスしています。 RIU_RD_DATA は、 読
み出しおよび書き込みサイクル中に 0x0000、 0x002D、 および 0x00D7 と して示され、 RIU_WR_DATA バスの内容は
0xE739 になり ます。 レジスタ Nibble_Ctrl1 の内容は 2 サイクルのレイテンシの後に 0x0739 になり、 データは、 1 ク
ロ ッ ク サイ クルのレイテンシの後に RIU_RD_DATA バス上に現れます。
RIU ポート
表 2-38 に、 レジスタ インターフェイス ユニッ トのポート を示します。
X-Ref Target - Figure 2-78
図 2-78: RIU の読み出し変更書き込み
X16045-022216
表 2-38: RIU のポート
ピン I/O タイプ 説明
RIU_CLK 入力 クロ ッ ク
インターコネク ト ロジッ クからのクロ ッ ク。
RIU インターフェイス ペリ フェラルのクロ ッ ク。
このクロ ッ クは、 BITSLICE_CONTROL のほかのすべてのク
ロ ッ クから独立しています。
BISC を有効にした場合、 RIU のクロ ッ クを接続する必要があ り
ます。
RIU_ADDR[5:0] 入力 データ
レジスタ アドレス。
このアドレス入力バスは、 レジスタ インターフェイスのレジス
タ アドレスを提供します。
このバスのアドレス値によ り、 次の RIU_CLK サイ クルで書き
込みまたは読み出しを実行するコンフ ィギュレーシ ョ ン ビッ ト
を指定します。 使用しない場合はすべてのビッ ト を 0 にする必
要があ り ます。
UltraScale アーキテクチャ SelectIO リソース 320UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
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RIU_WR_DATA[15:0] 入力 データ
レジスタへのデータ書き込み。
この入力バスは、 データを供給します。 このバスの値は、 レジ
スタ インターフェイスのコンフ ィギュレーシ ョ ン セルに書き込
まれます。 このデータは、 RIU_WR_EN と RIU_NIBBLE_SEL が
アクティブなサイクルで現れます。 データはシャ ド ウ レジスタ
に取り込まれ、 後で書き込まれます。
RIU ポートに対して次の書き込みが可能になる と、 RIU_VALID
によって通知されます。 使用しない場合はすべてのビッ ト を 0
にする必要があ り ます。
RIU_RD_DATA[15:0] 出力 データ
レジスタからのデータ読み出し。
この出力バスは、 RIU データを供給します。
このバスの値は、 RIU_ADDR によってアドレス指定されたレジ
スタ ビッ ト を表します。 322 ページの 「レジスタ定義およびア
ドレス」 を参照してください。
このデータは、 RIU_NIBBLE_SEL がアクティブで RIU_WR_EN
が 0 となる次のサイクルで現れます。
この出力バスを使用しない場合は、 フロートのままにする必要
があ り ます。
RIU_VALID 出力 データ
BISC が RIU レジスタにアクセスしているかど うかを示す
ステータス。
この信号は、 インターコネク ト ロジッ クから RIU アクセスが実
行されている と きに、 内部 BISC ステート マシンも RIU レジス
タにアクセスしている場合のステータスを示します。
競合の発生時 (つま り、 BISC の書き込みアクセス時に RIU 書き
込みアクセスが発生したと き)、 RIU_VALID 信号がディアサート
されます。 RIU_VALID がアサート されるまで、 インターコネク
ト ロジッ クの書き込みアクセスは成功しません。 インターコネ
ク ト ロジッ ク側では、 それ以上の動作は不要ですが、
RIU_VALID がアサート されるまで、 さ らに RIU アクセスを実行
できません。 競合に加えて、 RL_DLY_RNK0、 RL_DLY_RNK1、
RL_DLY_RNK2、 または RL_DLY_RNK3 レジスタに書き込んだ
場合にも、 RIU_VALID がディアサート されます。 これらのレジ
スタは、 RIU 書き込みによってレジスタを更新するのに 3 サイ
クル以上を必要とする、 特殊なレジスタです。 そのため、 これ
らのレジスタへの連続したアクセスは不可能です。
RIU_WR_EN 入力 イネーブル
レジスタ ライ ト イネーブル信号 (アクティブ High)。
RIU インターフェイスのレジスタに書き込むには、 この信号と
RIU_NIBBLE_SEL を High にアサートする必要があ り ます。
RIU_NIBBLE_SEL 入力 データ
バイ ト内のニブルの選択。
1 つの I/O バンクは、 4 バイ トで構成されます。 各バイ トには、
2 つのニブルが含まれています。 各ニブルには、 ニブルのすべ
ての RX BITSLICE または TX BITSLICE の制御用
BITSLICE_CONTROL コンポーネン トが含まれています。 この
信号は、 バイ ト内のニブルの RIU の選択に使用されます。
表 2-38: RIU のポート (続き)
ピン I/O タイプ 説明
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第 2 章: SelectIO インターフェイス ロジック リソース
レジスタ定義およびアドレス
次の表では、 RIU レジスタの定義に関するその他の情報を示します。 設定の多くは、 メモ リ アプリ ケーシ ョ ン
(MIG) に使用され、 完全性を期すために提供されています。 メモ リ IP による RIU レジスタの使用法の詳細は、
『UltraScale アーキテクチャ FPGA メモ リ IP LogiCORE IP 製品ガイ ド』 (PG150) [参照 13] を参照して ください。
表 2-39 ~表 2-61 に、 レジスタ ビッ トの説明を示します。
表 2-39: レジスタ ビッ トの説明 (NIBBLE_CTRL0)
NIBBLE_CTRL0 ADDR:0x00
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 1 1
アクセス R/W R/W R R/W R/W R/W R/W R/W R/W R/W R/W
15:12 予約
11DIS_DYN_MODE_RX: RIU を使用して、 ゲート遅延ダイナミ ッ ク モード (MIG) を無効にするか、 受信遅延ライ
ンのアップデート を有効にします。 詳細は、 『UltraScale アーキテクチャ FPGA メモ リ IP LogiCORE IP 製品ガイ
ド』 (PG150) [参照 13] を参照してください。
10 DIS_DYN_MODE_TX: RIU を使用して、 出力遅延ダイナミ ッ ク モード (MIG) を無効にするか、 送信遅延ライン
のアップデート を有効にします。
9 GT_STATUS: ス ト ローブ/ク ロ ッ クに対するゲート配置をモニタ リ ングします。
8 CLR_GATE: ス ト ローブ/ク ロ ッ ク ゲートの ト レーニングに使用されます。 ゲーティング ロジッ クを リセッ ト し
ます。
7 予約
6 RXGATE_EXTEND: DQS_BIAS のプリアンブル拡張を有効にします。
5 RX_GATE: 受信ス ト ローブ/ク ロ ッ ク ゲーティングを有効にします。
4 TX_GATE: 送信クロ ッ ク ゲーティングを有効にします。
3
SERIAL_MODE: 1 にセッ トする と、 サンプル ク ロ ッ ク と しての PLL_CLK が有効になり ます。 このモードは、
SGMI などのシ リアル ビッ ト ス ト リームのデータ サンプリ ングに使用されます。
初期 BISC キャ リブレーシ ョ ンの間、 BISC はこのビッ ト を操作します。 このため、 属性の設定ではなく RIU レ
ジスタ ビッ ト を使用して SERIAL_MODE を選択する場合、DLY_RDY が High にアサート された後、 このビッ ト
を再度セッ トする必要があ り ます。 セッ ト しなければ、 PHY がシ リ アル モードで動作しな くな り ます。
2 INVERT_RX_CLK: IOB から RX_BITSLICE へのクロ ッ ク パスを反転します。 これは、 読み出し DQS_IN を経由
するクロ ッ ク パス用です。
1
EN_NDQS:
1 にセッ トする と、 ほかのニブルの DQS ゲーティング回路からのソース同期クロ ッ ク NCLK_NIBBLE_OUT が、
NQTR スレーブ遅延を通り ます。
0 にセッ トする と、 現在のニブルの DQS ゲーティング回路からのクロ ッ クが、 NQTR スレーブ遅延を通り ます。
0
EN_PDQS:
1 にセッ トする と、 ほかのニブルの DQS ゲーティング回路からのソース同期クロ ッ ク PCLK_NIBBLE_OUT が、
PQTR スレーブ遅延を通り ます。
0 にセッ トする と、 現在のニブルの DQS ゲーティング回路からのクロ ッ クが、 PQTR スレーブ遅延を通り ます。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-40: レジスタ ビッ トの説明 (NIBBLE_CTRL1)
NIBBLE_CTRL1 ADDR: 0x01
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 1 1
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:12 予約
11:2
TX_DATA_PHASE: 設定した場合、 出力データを 90° シフ ト します。
[11]: マスター データのビッ ト スライス
[10]: マスター ク ロ ッ クのビッ ト スライス
[9]: ト ラ イステート ビッ ト スライス
[8:2]: TX_BITSLICE
1 RX_CLK_PHASE_N: 設定した場合、I/O からビッ ト スライスに入力された入力クロ ッ クまたはス ト ローブを 90°
シフ ト します。 このビッ ト を 0 のままにする と、 ク ロ ッ ク /ス ト ローブの位相シフ ト を 0° に維持します。
0 RX_CLK_PHASE_P: 設定した場合、 I/O からビッ ト スライスに入力された入力クロ ッ クまたはス ト ローブを 90°
シフ ト します。 このビッ ト を 0 のままにする と、 ク ロ ッ ク /ス ト ローブの位相シフ ト を 0° に維持します。
表 2-41: レジスタ ビッ トの説明 (CALIB_CTRL)
CALIB_CTRL ADDR: 0x02
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1
アクセス R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 PAUSE_RDY: VT ト ラ ッキング ステート マシンの停止を示します。
14 DIS_VTTRACK_QTR: スレーブ PQTR/NQTR 遅延の自動 VT ト ラ ッキングを有効または無効にします。
13 BSC_RESET: BISC のソフ ト ウェア リセッ トです。
12 PHY_RDY: PHY キャ リブレーシ ョ ン完了のステータスです。 これは、 VTC_RDY 信号に相当する RIU のレジス
タ ビッ トです。
11 FIXDLY_RDY: 固定遅延のキャ リブレーシ ョ ン完了のステータスです。 これは、 RIU の DLY_RDY 信号に相当す
る RIU のレジスタ ビッ トです。
3:10
CALIBRATE_EN: セルフ キャ リブレーシ ョ ンを実行するために、 基準クロ ッ ク /PLL CLK を、 受信チャネルの
ビッ ト ごとのデータパスに挿入します。
CALIBRATE_EN[6:0]: RX_BITSLICE ごと。
CALIBRATE_EN(7): マスター。
2 DIS_VTTRACK_OBIT: すべての出力遅延ラインの自動 VT ト ラ ッキングを有効または無効にします。
1 DIS_VTTRACK_IBIT: すべての入力遅延ラインの自動 VT ト ラ ッキングを有効または無効にします。
0 CALIBRATE: セルフ キャ リブレーシ ョ ンをオン/オフします。
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表 2-42: レジスタ ビッ トの説明 (BS_CTRL)
BS_CTRL ADDR: 0x05
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:9 IFIFO_BYPASS: 選択されたビッ ト スライスの FIFO をバイパスし、 データをインターコネク ト ロジッ クに直接
渡します (1 = バイパス、 0 = FIFO を使用)。 サポート を終了します。
8 MON_RESET: モニター DLL を リセッ ト します (アクティブ High)。
7 BS_RESET_TRI: ト ラ イステート ビッ ト スライスを リセッ ト します (アクティブ High)。
6:0 BS_RESET: 選択されたビッ ト スライスを リセッ ト します (アクティブ High)。
表 2-43: レジスタ ビッ トの説明 (IODELAY_INC_BCAST_CTRL)
IODELAY_INC_BCAST_CTRL ADDR: 0x06
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 予約
9 BCAST_SEL: 入力または出力遅延ラインをブロードキャス ト します (1 = 入力遅延、 0 = 出力遅延)。
8 BCAST_INC: INC または DEC をブロードキャス ト します (1 = INC、 0 = DEC)。
7 BCAST_EN: 遅延ライン [0:6] に対する遅延の微調整の有効化をブロードキャス ト します (1 = 有効、 0 = 無効)。
6:0
BCAST_MASK_IDLY[0:6]: 選択された遅延ラインへの INC/DEC のブロードキャス ト を無効にします (1 = 無効、
0 = 有効)。
注記: BISC は、 セルフ キャ リブレーシ ョ ン時に遅延を連続的にインク リ メ ン ト またはデク リ メン トするため、 入力遅延ライ
ンへ書き込む場合は注意してください。
表 2-44: レジスタ ビッ トの説明 (PQTR)
PQTR ADDR: 0x07
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 1 1
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 INC: インク リ メン トです。 表 2-47 を参照して ください。
14 DEC: デク リ メン トです。 表 2-47 を参照してください。
13 CRSE: 表 2-47 を参照してください。
12:9 予約
8:0 PQTR: P 側の 0 ~ 511 タ ップの 4 分の 1 遅延。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-45: レジスタ ビッ トの説明 (NQTR)
NQTR ADDR: 0x08
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 1 1
アクセス W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 INC: インク リ メン トです。 表 2-47 を参照して ください。
14 DEC: デク リ メン トです。 表 2-47 を参照してください。
13 CRSE: 表 2-47 を参照してください。
12:9 予約
8:0 NQTR: N 側の 0 ~ 511 タ ップの 4 分の 1 遅延。
表 2-46: レジスタ ビッ トの説明 (MON)
MON ADDR: 0x09
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 INC: インク リ メン トです。 表 2-47 を参照して ください。
14 DEC: デク リ メン トです。 表 2-47 を参照してください。
13 CRSE: 表 2-47 を参照してください。
12:10 予約
9:0 MON: 0 ~ 1023 タ ップの遅延をモニタ リ ングします。
表 2-47: RIU の遅延調整 (PQTR、 NQTR、 MON)
INC DEC CRSE RIU の動作
0 0 X RIU_WR_DATA[8:0] を遅延に読み込みます。
1 1 X RIU_WR_DATA[8:0] を遅延に読み込みます。
0 1 0 遅延を 1 タ ップずつデク リ メン ト します。
0 1 1 遅延を 8 タ ップずつデク リ メン ト します。
1 0 0 遅延を 1 タ ップずつインク リ メン ト します。
1 0 1 遅延を 8 タ ップずつインク リ メン ト します。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-48: レジスタ ビッ トの説明 (ODELAYxx)
ODELAYxx ADDR: 0x0A ~ 0x11(1)
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0
アクセス W W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 INC: 遅延をインク リ メン ト します。 表 2-50 を参照して ください。
14 DEC: 遅延をデク リ メン ト します。 表 2-50 を参照してください。
13:9 予約
8:0 出力遅延ライン: 0 ~ 511 のタ ップ値。 書き込みデータ ビッ トの遅延の微調整。 ビッ ト ごとのスキュー調整また
は DDR ライ ト レベリ ングに使用できます。
注記:1. ADDR: 0x0A は、 ニブルの TX_BITSLICE_TRI の出力遅延です。 ADDR: 0X0B ~ 0x11 は、 ニブルの TX_BITSLICE の出力遅延です。
表 2-49: レジスタ ビッ トの説明 (IDELAYxx)
IDELAYxx ADDR: 0x12 ~ 0x18
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15 INC: 遅延をインク リ メン ト します。 表 2-50 を参照して ください。
14 DEC: 遅延をデク リ メン ト します。 表 2-50 を参照してください。
13 予約
12:9 RX_DCC: 入力遅延ラインのデューティ サイクルの補正です。
8:0 入力遅延ライン: 0 ~ 511 のタ ップ値。 読み出しデータ ビッ トの遅延の微調整。 ビッ ト ごとのスキュー調整およ
びサンプル ク ロ ッ クに対する各データ ビッ トの配置に使用できます。
表 2-50: RIU の遅延調整 (IDELAY、 ODELAY)
INC DEC RIU の動作
0 0 RIU_WR_DATA[8:0] を遅延に読み込みます。
0 1 遅延を 1 タ ップずつデク リ メン ト します。
1 0 遅延を 1 タ ップずつインク リ メン ト します。
1 1 RIU_WR_DATA[8:0] を遅延に読み込みます。
UltraScale アーキテクチャ SelectIO リソース 326UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
第 2 章: SelectIO インターフェイス ロジック リソース
表 2-51: レジスタ ビッ トの説明 (PQTR_ALIGN、 NQTR_ALIGN、 MON_ALIGN、 IODELAY_ALIGN)
*_ALIGN ADDR: 0x19 ~ 0x22
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W
17:7
6:0_ALIGN: キャ リブレーシ ョ ン後の調整値を格納します。 初期キャ リブレーシ ョ ンの間 (SELF_CALIBRATE を
ENABLE に設定した場合)、 BISC は、 データ遅延とサンプル ク ロ ッ ク /ス ト ローブ遅延が一致するよ うにこのレ
ジスタをプログラムします。
表 2-52: レジスタ ビッ トの説明 (PQTR_RATIO、 NQTR_RATIO、 IODELAY_RATIO)
*_RATIO ADDR: 0x23 ~ 0x2B
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:0 _RATIO: キャ リブレーシ ョ ン後の比の値を格納します。 BISTSLICE_CONTROL の EN_VTC が High にアサート
される と BISC が使用します。 BISC は、 電圧と温度の補正に使用する基準を計算します。
表 2-53: レジスタ ビッ トの説明 (WL_DLY_RNK)
WL_DLY_RNK ADDR: 0x2C ~ 0x2F
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:14 予約
13WL_TRAIN: 1 にセッ トする と、 ビッ ト スライスをライ ト レベリ ング モードにします。 データ ビッ ト を ト ラ イ
ステートにする と同時に、 ス ト ローブ/ク ロ ッ ク ビッ トで出力バッファーを駆動するこ とを可能にします。 この
ビッ トは、 アドレス 0x2C にのみ現れ、 0x2D、 0x2E、 および 0x2F レジスタにはあ り ません。
12:9 WL_DLY_CRSE: ク ロ ッ クに対する書き込みデータ /ス ト ローブ/ク ロ ッ クの遅延の粗調整 (1/2 の PLL_CLK 周期)。
8:0 WL_DLY_FINE: ク ロ ッ クに対する書き込みデータ /ス ト ローブ/ク ロ ッ クの遅延の微調整。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-54: レジスタ ビッ トの説明 (RL_DLY_RNK)(2)
RL_DLY_RNK ADDR: 0x30 ~ 0x33
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:13 予約
12:9 RL_DLY_CRSE: 読み出しス ト ローブ/ク ロ ッ ク ゲートの遅延の粗調整 (1/2 の PLL_CLK 周期)。
8:0 RL_DLY_FINE: 読み出しス ト ローブ/ク ロ ッ ク ゲートの遅延の微調整。
注記:2. メモ リ インターフェイス ジェネレーター (MIG) 用に予約されています。 RL_DLY_RNK を使用する メモ リ デザインでは、 PLL ク ロ ッ ク
ソース (BITSLICE_CONTROL に接続される PLL の CLKIN) および RIU_CLK (BITSLICE_CONTROL) は、 非同期転送が損なわれないよ う
に位相シフ トが同一の同じ MMCM から供給する必要があ り ます。
表 2-55: レジスタ ビッ トの説明 (RD_IDLE_COUNT)
RD_IDLE_COUNT ADDR: 0x34
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W
15:6 予約
5:0 PHY_RDEN をディアサート してから IOB 内の ODT 終端をオフにするまでのクロ ッ クの数
(PLL_CLK/DATA_WIDTH の周波数) です。
表 2-56: レジスタ ビッ トの説明 (RL_DLY_RATIO)
RL_DLY_RATIO ADDR: 0x35
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:0 RL_DLY_RATIO: キャ リブレーシ ョ ン後の比の値を格納します。 BISC がス ト ローブ/ク ロ ッ ク ゲーティングおよ
び VT ト ラ ッキングに使用します。
表 2-57: レジスタ ビッ トの説明 (RL_DLY_QTR)
RL_DLY_QTR ADDR: 0x36
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:9 予約
8:0 RL_DLY_QTR: 0 ~ 511 タ ップの微細な遅延を設定します。 DQS/ク ロ ッ クに対する 90° の遅延を指定します。
DQS ゲーティングおよび VT ト ラ ッキングに使用されます。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-58: レジスタ ビッ トの説明 (DBG_WR_STATUS)
DBG_WR_STATUS ADDR: 0x37
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R R R R R R R R R R R R R R R R
15:0 DBG_WR_STATUS: 書き込みのデバッグ ステータス。
表 2-59: レジスタ ビッ トの説明 (DBG_RW_INDEX)
DBG_RW_INDEX ADDR: 0x38
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
15:8
DBG_WR_INDEX: デバッグ ステータス書き込み用のマルチプレクサー選択アドレス。
0x00: 書き込みなし。
0x01 ~ 0x7F: BISC にステータスを書き込み。
0x80 ~ 0xFF: その他のモジュールにステータスを書き込み。
7:0
DBG_RD_INDEX: デバッグ ステータス読み出し用のマルチプレクサー選択アドレス。
0x00 ~ 0x7F: BISC からステータスを読み出し。
0x80 ~ 0xFF: その他のモジュールからステータスを読み出し。
表 2-60: レジスタ ビッ トの説明 (DBG_RD_STATUS)
DBG_RD_STATUS ADDR: 0x39
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
アクセス R R R R R R R R R R R R R R R R
15:0 DBG_RD_STATUS: 読み出しのデバッグ ステータス。
表 2-61: レジスタ ビッ トの説明 (DFD_CTRL)
DFD_CTRL ADDR: 0x3A
ビッ ト 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
デフォルト 0
アクセス R/W
15:1 予約
0 DBG_CT_START_EN: DFD デバッグ カウンター開始。
注記:1. アドレスのデコード、 および 0x3B から 0x3F のアドレスに対応するレジスタはあ り ません。
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第 2 章: SelectIO インターフェイス ロジック リソース
表 2-62: RIU のレジスタおよび対応する属性
属性 レジスタ デフォルト 説明 位置 ビッ ト
EN_OTHER_PCLK NIBBLE_CTRL0FALSE
(オフ)
1 にセッ トする と、 ほかのニブル
のス ト ローブ/ク ロ ッ ク ゲーティ
ング回路からのソース同期ク
ロ ッ クが、 PQTR スレーブ遅延を
通り ます。
0 にセッ トする と、 現在のニブル
のス ト ローブ/ク ロ ッ ク ゲーティ
ング回路からのクロ ッ クが、
PQTR スレーブ遅延を通り ます。
0 EN_PDQS
EN_OTHER_NCLK NIBBLE_CTRL0FALSE
(オフ)
1 にセッ トする と、 ほかのニブル
のス ト ローブ/ク ロ ッ ク ゲーティ
ング回路からのソース同期ク
ロ ッ クが、 NQTR スレーブ遅延
を通り ます。
0 にセッ トする と、 現在のニブル
のス ト ローブ/ク ロ ッ ク ゲーティ
ング回路からのクロ ッ クが、
NQTR スレーブ遅延を通り ます。
1 EN_NDQS
INV_RXCLK NIBBLE_CTRL0FALSE
(オフ)
IOB から RX_BITSLICE へのク
ロ ッ ク パスを逆にします。2 INVERT_RX_CLK
SERIAL_MODE NIBBLE_CTRL0FALSE
(オフ)
1 にセッ トする と、 ビッ ト スラ
イスの読み出しパスを
SERIAL_MODE にします。 この
モードは、 SGMII などのシ リ ア
ル データ ス ト リームのサンプリ
ングに使用されます。
SERIAL_MODE = 1
(NIBBLE_CTRL0、 ビッ ト 3) に設
定してシ リ アル モードを選択し
た場合、 DLY_RDY = 1 の後に
SERIAL_MODE の設定を再度指
定する必要があ り ます。
DLY_RDY がアサート される と、
SERIAL_MODE の設定はプログ
ラムされた設定に戻り ます。
3 SERIAL_MODE
TX_GATING NIBBLE_CTRL0FALSE
(オフ)
書き込みクロ ッ ク パスのクロ ッ
ク ゲーティングを無効にします。4 TX_GATE
RX_GATING NIBBLE_CTRL0FALSE
(オフ)
読み出しクロ ッ ク パスのクロ ッ
ク ゲーティングを無効にします。5 RX_GATE
RXGATE_EXTEND NIBBLE_CTRL0FALSE
(オフ)
BQS バイアスのイネーブル。6 RXGATE_EXTEND
RX_CLK_PHASE_P NIBBLE_CTRL1 SHIFT_090° の位相シフ ト を受信クロ ッ ク
に適用します。0 RX_CLK_PHASE_P
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第 2 章: SelectIO インターフェイス ロジック リソース
RX_CLK_PHASE_N NIBBLE_CTRL1 SHIFT_090° の位相シフ ト を受信クロ ッ ク
に適用します。1 RX_CLK_PHASE_N
TX_OUTPUT_PHASE_90 NIBBLE_CTRL1FALSE
(オフ)
TRUE に設定する と、 ト ランス
ミ ッ ターごとの遅延出力を 90° 位
相シフ ト します。
2:11 TX_DATA_PHASE
SELF_CALIBRATE CALIB_CTRL ENABLEセルフ キャ リブレーシ ョ ン
(BISC) をオン/オフします。0 CALIBRATE
IDLY_VT_TRACK CALIB_CTRLTRUE
(オン)
入力遅延ラインの VT ト ラ ッキン
グを有効にします。1 DIS_VTTRACK_IBIT
ODLY_VT_TRACK CALIB_CTRLTRUE
(オン)
出力遅延ラインの VT ト ラ ッキン
グを有効にします。2 DIS_VTTRACK_OBIT
表 2-62: RIU のレジスタおよび対応する属性 (続き)
属性 レジスタ デフォルト 説明 位置 ビッ ト
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第 3 章
HD I/O リソース
HD I/O バンクの概要
HD (High-Density) I/O バンクは、 電圧範囲が 1.2V ~ 3.3V のさまざまな I/O 規格に対応するよ う設計された SelectIO
リ ソースです。 HD I/O は、 大 250Mb/s のデータ レートで動作する、 シングルエンド、 電圧参照型、 および疑似差
動 I/O 規格向けに 適化されています。 制限付き (外部終端の使用) で真の差動入力もサポートするため、 LVDS およ
び LVPECL ク ロ ッ ク入力にも対応できます。 また、 HD I/O には、 非同期、 システム同期、 およびクロ ッ ク ベースの
ソース同期インターフェイスをサポートするために、 レジスタやスタティ ッ ク遅延ラインなどのインターフェイス
ロジッ ク も含まれます。 表 3-1 に、 HD I/O バンクでサポート される機能を示します。
重要: HD I/O バンクは、 Zynq® UltraScale+™ デバイス、 Kintex® UltraScale+ デバイス、 および一部の Virtex®
UltraScale+ デバイスでのみサポート されています。
表 3-1: HD I/O バンクがサポートする機能
機能 HD I/O バンクのサポート
3.3V I/O 規格 LVTTL および LVCMOS
2.5V I/O 規格 LVCMOS および LVDS(1)
1.8V I/O 規格 LVCMOS、 SSTL(2)(3)、 および HSTL(2)(3)
1.5V I/O 規格 LVCMOS、 SSTL(2)(3)、 および HSTL(2)(3)
1.35V I/O 規格 SSTL(2)(3)
1.2V I/O 規格 LVCMOS、 SSTL(2)(3)、 および HSTL(2)(3)
LVDS および LVPECL 入力でサポート (外部終端を使用)。 (1)
VREF HD バンクで内部 VREF がサポート される
(外部 VREF 不要)。
大データ レート 250Mb/s
出力駆動能力の制御 サポート
出力スルー レートの制御 サポート
プルアップ、 プルダウン、 キーパー サポート
SDR および DDR インターフェイス用 ILOGIC サポート
SDR および DDR インターフェイス用 OLOGIC サポート
ZHOLD (ゼロ ホールドのための固定遅延) サポート
内部差動終端 (DIFF_TERM) 非サポート
デジタル制御インピーダンス (DCI) および DCI カスケード接続 非サポート
ISERDES、 OSERDES 非サポート
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HD I/O バンクのリソース
各 HD I/O バンクには 24 本の I/O ピンが含まれます。 シングルエンド規格と して定義した場合、 HD I/O ピンは入力、
出力、 および双方向動作モードをサポート します。 また、 2 本の I/O ピンをペアにするこ とで差動規格の機能をサ
ポートできます。 DIFF_SSTL15 などの擬似差動規格の場合、 入力、 出力、 および双方向動作をサポートできます。
LVDS_25 などの真の差動規格は入力バッファーと してのみ動作します。
HD I/O バンクの機能
HD I/O バンクは、 次の機能をサポート します。
出力スルー レートの制御
SLEW の設定値と して、 FAST および SLOW (デフォルト ) がサポート されています。 スルー レート を FAST に設定す
る と高速インターフェイスをサポートでき、 SLOW に設定する と多くのアプ リ ケーシ ョ ンで信号品質が改善します。
SLEW 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property SLEW FAST|SLOW [get_ports port_name]
出力駆動能力
LVCMOS および LVTTL 出力バッファーでは、 ド ライバーが有効なロジッ ク レベルまで安全に駆動できる負荷電流
(mA) を DRIVE 属性で指定できます。 表 3-2 に、 DRIVE 属性で指定できる値を示します。
DRIVE 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property DRIVE value [get_ports port_name]
プログラム可能な遅延 (IDELAY、 ODELAY) 非サポート
DQS_BIAS 非サポート
注記:1. 差動終端または LVDS 出力はサポート されていません。 これらの機能は、 同じデバイス内の HP (High-Performance) I/O バンク
でサポート されます。
2. オプシ ョ ンで 50Ω のオンダイ入力終端が SSTL および HSTL 入力でサポート されています。
3. SSTL、 HSTL、 および HSUL のサポートによって、 レガシ インターフェイスおよびオンチップ インターフェイスが可能になり
ます。 DRAM メモ リ デバイス (DDR3、 DDR4、 LPDDR2、 または LPDDR3) へのインターフェイスはサポート されていません。
表 3-1: HD I/O バンクがサポートする機能 (続き)
機能 HD I/O バンクのサポート
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第 3 章: HD I/O リソース
キャリブレーシ ョ ンなしの入力終端
ODT 属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property ODT RTT_48 [get_ports port_name]
図 3-1 に示すテブナン等価回路を作成します。
すべての電圧参照型 I/O 規格では、 キャ リブレーシ ョ ンなしの分割 ODT がサポート されています。 この機能を使用
できる規格については、 表 3-2 を参照してください。 ユーザーがプログラム可能な入力終端設定は、 96Ω プルアッ
プと 96Ω プルダウンによって VCCO/2 への 48Ω の等価終端となるよ うに実装されます。
内部 VREF
SSTL、 HSTL、 および HSUL 規格で必要となる VREF 電源はデバイス内で生成されるため、 PCB 上に VREF 電源レー
ルは不要で VREF 用にパッケージ ピンを割り当てる必要もあ り ません。 内部生成された VREF は VCCO 電源レールを
ソース と しています。
INTERNAL_VREF 制約はバンク単位で割り当てられます。 INTERNAL_VREF 属性は、 XDC ファ イルで次のよ うな
構文を使用します。set_property INTERNAL_VREF voltage [get_iobanks bank_number]
例 1: HSTL_II (1.5V) を使用するバンク 84 に 0.75V の基準電圧が必要な場合、 INTERNAL_VREF 制約は次のよ うに設
定します。
set_property INTERNAL_VREF 0.75 [get_iobanks 84]
X-Ref Target - Figure 3-1
図 3-1: シングル終端を使用する VCCO の入力終端
R
VCCO/2
VREF
IOB
Z0
48W
HD IO Bank
X16521-032916
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第 3 章: HD I/O リソース
例 2: HSTL_II_18 (1.8V) を使用するバンク 65 に 0.9V の基準電圧が必要な場合、 INTERNAL_VREF 制約は、 次のよ う
に設定します。
set_property INTERNAL_VREF 0.90 [get_iobanks 65]
HD バンクの INTERNAL_VREF の使用に関する規則は次のとおりです。
• バンクに設定できる VREF の値は 1 つです。
• INTERNAL_VREF に設定できる値は、 特定の I/O 規格の標準基準電圧のみです。
• INTERNAL_VREF の有効な設定を次に示しますが、 Vcco レベルの 1/2 にする必要があ り ます。 HD I/O バンクの
有効なレベルは 0.60V、 0.675V、 0.75V、 および 0.9V です。
プルアップ、 プルダウン、 キーパー
I/O バッファー (入力、 出力、 および双方向) は、 ユーザーがプログラム可能なオプシ ョ ン (弱いプルアップ抵抗、 弱
いプルダウン抵抗、 または弱いキーパー回路) をサポート しています。
PULLTYPE 属性で設定可能な値を次に示します。
• NONE
• PULLUP
• PULLDOWN
• KEEPER
これらの属性は、 XDC ファ イルで次のよ うな構文を使用します。
set_property PULLTYPE value [get_ports port_name]
IBUFDISABLE
インターコネク ト ロジッ クからの制御信号を使用してバッファー プリ ミ ティブの IBUFDISABLE ポート を駆動する
と、 入力バッファーを動的に無効にできます。 入力バッファーを無効にする と、 入力バスがアイ ドル時における消
費電力を削減できます。
IBUF_IBUFDISABLE、 IBUFDS_IBUFDISABLE、 および IBUFDS_DIFF_OUT_IBUFDISABLE プリ ミ ティブはいずれ
も HD I/O で使用できます。 これらのプリ ミ ティブの詳細は、 「SelectIO インターフェイス プリ ミ ティブ」 を参照して
ください。
INTERMDISABLE
ODT を使用していて消費電力を削減する場合、 INTERMDISABLE ポート を使用して ODT 終端を無効にできます。
IBUF_INTERMDISABLE、 IOBUF_INTERMDISABLE、 IBUFDS_DIFF_OUT_INTERMDISABLE、
IBUFDS_INTERMDISABLE、 および IOBUFDS_DIFF_OUT_INTERMDISABLE プリ ミ ティブはいずれも HD I/O で使
用できます。 これらのプリ ミ ティブの詳細は、 「SelectIO インターフェイス プリ ミ ティブ」 を参照してください。
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第 3 章: HD I/O リソース
HD I/O でサポート される規格
SelectIO ピンは、 さまざまな I/O 規格に合わせて構成できます。
• シングルエンド I/O 規格 (LVTTL および LVCMOS)
• 電圧参照型 I/O 規格 (SSTL、 HSTL、 および HSUL)
• 疑似差動 I/O 規格 (差動 SSTL および差動 HSTL)
• 真の差動入力 (LVDS、 LVPECL)
表 3-2 に、 HD I/O でサポート される規格および各機能を示します。
表 3-2: HD I/O でサポート される規格
I/O 規格ドライバー機能 レシーバー機能
DRIVE SLEW ODT
LVCMOS12(1)(2) 4、 8、 12 SLOW、 FAST –
LVCMOS15(1)(2) 4、 8、 12、 16 SLOW、 FAST –
LVCMOS18(1)(2) 4、 8、 12、 16 SLOW、 FAST –
LVCMOS25(1)(2) 4、 8、 12、 16 SLOW、 FAST –
LVCMOS33(1)(2) 4、 8、 12、 16 SLOW、 FAST –
LVTTL(1)(2) 4、 8、 12、 16 SLOW、 FAST –
HSUL_12(1) – SLOW、 FAST –
HSTL_I(1) – SLOW、 FAST RTT_48
HSTL_I_18(1) – SLOW、 FAST RTT_48
SSTL18_I(1) – SLOW、 FAST RTT_48
SSTL18_II(1) – SLOW、 FAST RTT_48
SSTL15(1) – SLOW、 FAST RTT_48
SSTL15_II(1) – SLOW、 FAST RTT_48
SSTL135(1) – SLOW、 FAST RTT_48
SSTL135_II(1) – SLOW、 FAST RTT_48
SSTL12(1) – SLOW、 FAST RTT_48
DIFF_HSTL_I(1) – SLOW、 FAST RTT_48
DIFF_HSTL_I_18(1) – SLOW、 FAST RTT_48
DIFF_SSTL18_I(1) – SLOW、 FAST RTT_48
DIFF_SSTL18_II(1) – SLOW、 FAST RTT_48
DIFF_SSTL15(1) – SLOW、 FAST RTT_48
DIFF_SSTL15_II(1) – SLOW、 FAST RTT_48
DIFF_SSTL135(1) – SLOW、 FAST RTT_48
DIFF_SSTL135_II(1) – SLOW、 FAST RTT_48
DIFF_SSTL12(1) – SLOW、 FAST RTT_48
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第 3 章: HD I/O リソース
HD I/O インターフェイス ロジック
HD I/O ピンには、 さまざまな I/O インターフェイスを有効にする I/O インターフェイス ロジッ ク (IOI) ブロ ッ クがあ
り ます。 HD I/O IOI は、 OLOGIC ブロ ッ ク と ILOGIC ブロ ッ クで構成されています。
サポート されるインターフェイスは次のとおりです。
• 非同期 (または組み合わせ) 入力および出力インターフェイス
• IOI またはインターコネク ト ロジッ ク内の SDR レジスタを使用したシステム同期インターフェイス。 サポート
されるフ リ ップフロ ップ プリ ミ ティブは次のとおりです。
° FDCE: ク ロ ッ ク イネーブルと非同期ク リ アを備えたフ リ ップフロ ップ
° FDPE: ク ロ ッ ク イネーブルと非同期プリセッ ト を備えたフ リ ップフロ ップ
° FDRE: ク ロ ッ ク イネーブルと同期リセッ ト を備えたフ リ ップフロ ップ
° FDSE: ク ロ ッ ク イネーブルと同期セッ ト を備えたフ リ ップフロ ップ
• IOI またはインターコネク ト ロジッ ク内の DDR レジスタを使用したソース同期インターフェイス。 サポート さ
れるプ リ ミ ティブは、 IDDRE1 および ODDRE1 です。
ZHOLD
ILOGIC ブロ ッ クは、 ク ロ ッ ク挿入遅延を補正するために、 入力に固定の未補正ゼロ ホールド (ZHOLD) 遅延ライン
をオプシ ョ ンでサポート しています。 ク ロ ッキング パスが同じバンクまたは隣接するバンクのソース となる
BUFG/BUFGCE から直接供給される場合には、 クロ ッ ク入力遅延を補正するために ZHOLD 機能が 適化されます。
ク ロ ッ ク ソースが MMCM/PLL に設定されている場合、 または IOBDELAY 属性が XDC で設定されている場合を除
いて、 ZHOLD はデフォルトで有効となり ます。
重要: ZHOLD は、 すべてのアプリ ケーシ ョ ンに適切である とは限らないため、 タイ ミ ング レポート を確認して、 特
定のクロ ッキング手法への影響を検証してください。
DIFF_HSUL_12 – SLOW、 FAST –
LVPECL (レシーバーのみ)(1) N/A N/A –
LVDS_25 (レシーバーのみ)(1)(3) N/A N/A –
SUB_LVDS (レシーバーのみ)(1) N/A N/A –
SLVS_400_25 (レシーバーのみ)(1) N/A N/A –
注記:1. 大動作周波数は 250Mb/s です。
2. 駆動能力が 4mA の場合、 大動作周波数は 125Mb/s に制限されます。
3. VCCO レベルが十分に高く、該当する UltraScale+ デバイスのデータシート [参照 2] に記載されている推奨動作条件表の Vin 仕様
を満足している場合は、 LVDS_25 入力の VCCO バンク電圧に対して指定要件はあ り ません。
表 3-2: HD I/O でサポート される規格 (続き)
I/O 規格ドライバー機能 レシーバー機能
DRIVE SLEW ODT
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第 3 章: HD I/O リソース
DDR 入力 (IDDRE1)UltraScale デバイスの場合、 ILOGIC ブロ ッ ク内に入力 DDR レジスタをインプ リ メン トするための専用レジスタがあ
り ます。 この機能は、 IDDRE1 プリ ミ ティブをインスタンシエート して使用します。 IDDRE1 プリ ミ ティブがサポー
トする動作モードは次のとおりです。
• 146 ページの 「OPPOSITE_EDGE モード」
• 146 ページの 「SAME_EDGE モード」
• 147 ページの 「SAME_EDGE_PIPELINED モード」
SAME_EDGE および SAME_EDGE_PIPELINED モードの場合、 データは同じ クロ ッ ク エッジでインターコネク ト ロ
ジッ クに現れます。 これらのモードは、 DDR_CLK_EDGE 属性で指定します。
図 2-7 に IDDRE1 プリ ミ ティブのブロ ッ ク図を示します。 表 2-1 には IDDRE1 のポート を示し、 表 2-2 には IDDRE1
の属性を示します。
出力レジスタが強制的に IOB リ ソースを使用するよ うにするには、 XDC ファ イルで次のよ うな構文を使用します。
set_property IOB TRUE [get_ports portname]
DDR 出力 (ODDRE1)UltraScale デバイスの場合、データ と ト ラ イステート用の出力 DDR レジスタをインプリ メン トするために、OLOGIC
ブロ ッ ク内にレジスタがあ り ます。 HD I/O でデータパス と ト ラ イステート パスの両方を使用する場合、 データパス
と ト ラ イステート制御パスの両方にも出力 DDR レジスタを使用する (または使用しない) 必要があ り ます。 たとえ
ば、 データパスで出力 DDR レジスタを使用するデザインでは、 ト ラ イステート制御パスでも出力 DDR レジスタを
使用する必要があ り ます。
この機能は、 ODDRE1 プリ ミ ティブをインスタンシエート して使用します。 ODDRE1 を使用中、 DDR マルチプレク
サー処理は自動的に実行されます。 マルチプレクサーを手動で制御する必要はあ り ません。 この制御はクロ ッ クで
実行されます。
ODDRE1 プリ ミ ティブにはクロ ッ ク入力が 1 つしかあ り ません。 ローカル反転バージ ョ ンの入力クロ ッ クが、 立ち
下がりエッジ データに供給されます。
ODDRE1 プリ ミ ティブは、 SAME_EDGE モードのみサポート します。 このモードを使用する と、 ODDRE1 ク ロ ッ ク
の立ち上がりエッジで、 ODDRE1 プリ ミ ティブの両方のデータ入力を同時に取得できるよ うになるため、 CLB やク
ロ ッ ク リ ソースを節約して性能を向上させるこ とができます。 また、 このモードは ト ライステート制御でもサポー
ト されています。 図 2-8 に出力 DDR のタイ ミ ング図を示します。 図 2-9 に ODDRE1 プリ ミ ティブのブロ ッ ク図を示
します。 HD バンク内の ODDRE1 ブロ ッ クは XP バンク とは異なり、 SR ピンがレジスタの遅延なしで直ちにディア
サート されます。 シ ミ ュレーシ ョ ンと比較して、 HD バンク内の ODDRE1 は 3 ク ロ ッ ク サイクル早く リセッ トから
回復します。 表 2-3 には ODDRE1 のポート を示し、 表 2-4 には ODDRE1 の属性を示します。
出力レジスタが強制的に IOB リ ソースを使用するよ うにするには、 XDC ファ イルで次のよ うな構文を使用します。
データの場合:
set_property IOB TRUE [get_cell <cell_name>]
ト ラ イステートの場合:
set_property IOB_TRI_REG value [get_cells <cell_name>]
UltraScale アーキテクチャ SelectIO リソース 338UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
付録 A
同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン
終端オプシ ョ ン
Vivado® Design Suite では、 ターゲッ ト デバイスやパッケージの I/O ピンに割り当てられているオプシ ョ ンや実際の
I/O 規格を考慮して、 同時スイ ッチング ノ イズ (SSN) 解析を実行できます。
各出力ピンには、 ボード上に終端を配置するか否かを指定するオプシ ョ ンがあ り ます。 各 I/O 規格のオフチップ終端
フ ィールドには、 デフォルトの終端がある場合その終端が自動的に入力されます。
表 A-1 に、 Vivado Design Suite に含まれる SSN 予測ツールを使用する際に、 UltraScale™ デバイスでサポート されて
いる各 I/O 規格のデフォルト終端をすべて示します。 デザイン内の各 I/O ピンに対して、 これらの終端を使用した
り、 または使用しないよ うに選択できます。
表 A-1: 各 I/O 規格の SSN ノ イズ解析のデフォルト終端
I/O 規格 ドライブ 終端オプシ ョ ン
BLVDS_25 –近端に 165Ω 直列抵抗、 近端に 140Ω の差動抵抗、 および遠端に 100Ω の差
動抵抗 (NS_165_ND_140_FD_100)
DIFF_HSTL_I – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_HSTL_I_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_HSTL_I_DCI_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_HSTL_I_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
DIFF_HSTL_I_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_HSTL_I_DCI_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
DIFF_HSTL_II –近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
DIFF_HSTL_II_18 –近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
DIFF_HSUL_12 – なし
DIFF_HSUL_12_DCI – なし
DIFF_POD10 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
DIFF_POD10_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
DIFF_POD12 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
DIFF_POD12_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
UltraScale アーキテクチャ SelectIO リソース 339UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
付録 A: 同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン
DIFF_SSTL12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL12_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL135 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL135_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL135_R – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL15 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL15_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
DIFF_SSTL15_R – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
DIFF_SSTL18_I – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
DIFF_SSTL18_I_DCI – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
DIFF_SSTL18_II–
近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
HSLVDCI_15 – なし
HSLVDCI_18 – なし
HSTL_I – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
HSTL_I_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
HSTL_I_DCI_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
HSTL_I_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
HSTL_I_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
HSTL_I_DCI_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
HSTL_II–
近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
HSTL_II_18–
近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
HSUL_12 – なし
HSUL_12_DCI – なし
LVCMOS12 2 なし
LVCMOS12 4 なし
LVCMOS12 6 なし
LVCMOS12 8 なし
LVCMOS12 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS15 2 なし
LVCMOS15 4 なし
LVCMOS15 6 なし
LVCMOS15 8 なし
LVCMOS15 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS15 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
表 A-1: 各 I/O 規格の SSN ノ イズ解析のデフォルト終端 (続き)
I/O 規格 ドライブ 終端オプシ ョ ン
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付録 A: 同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン
LVCMOS18 2 なし
LVCMOS18 4 なし
LVCMOS18 6 なし
LVCMOS18 8 なし
LVCMOS18 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS18 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS25 4 なし
LVCMOS25 8 なし
LVCMOS25 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS25 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS33 4 なし
LVCMOS33 8 なし
LVCMOS33 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVCMOS33 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVDCI_15 – なし
LVDCI_18 – なし
LVDS – 遠端に 100Ω の差動抵抗 (FD_100)
LVDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)
LVDS_25_PE – 遠端に 100Ω の差動抵抗 (FD_100)
LVDS_PE – 遠端に 100Ω の差動抵抗 (FD_100)
LVTTL 4 なし
LVTTL 8 なし
LVTTL 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
LVTTL 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
MINI_LVDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)
POD10 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
POD10_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
POD12 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
POD12_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)
PPDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)
RSDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)
SSTL12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL12_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL135 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL135_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL135_R – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
表 A-1: 各 I/O 規格の SSN ノ イズ解析のデフォルト終端 (続き)
I/O 規格 ドライブ 終端オプシ ョ ン
UltraScale アーキテクチャ SelectIO リソース 341UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
付録 A: 同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン
SSTL15 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL15_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)
SSTL15_R – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
SSTL18_I – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
SSTL18_I_DCI – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)
SSTL18_II–
近端に VTT への 50Ω 抵抗、 および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)
TMDS_33 – 遠端に 3.3V への 50Ω 抵抗 (FP_3.3_50)
SUB_LVDS – 遠端に 100Ω の差動抵抗 (FD_100)
表 A-1: 各 I/O 規格の SSN ノ イズ解析のデフォルト終端 (続き)
I/O 規格 ドライブ 終端オプシ ョ ン
UltraScale アーキテクチャ SelectIO リソース 342UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
付録 A: 同時スイッチング ノ イズ (SSN) 解析の終端オプシ ョ ン
図 A-1 に、 これらの終端を示します。
X-Ref Target - Figure A-1
図 A-1: デフォルト終端
Unterminated
Z=50
Z=50
50 Far-end Parallel Termination to VCCO
FP_VCCO_50
VCCO
50
1K Far-end Parallel Termination to VCCO
FP_VCCO_1000
VCCO
Z=50
1K
Z=50
50 Far-end Parallel Termination to 3.3V
FP_3.3_50
3.3V
50
1K Far-end Parallel Termination to 3.3V
FP_3.3_1000
3.3V
Z=50
1K
50 Far-end Parallel Termination to VTT
FP_VTT_50
VTT= VCCO/2
Z=50
50
50 Near-end Parallel Termination to VTT
50 Far-end Parallel Termination to VTT
NP_VTT_50_FP_VTT_50
100 Far-end Differential Termination FD_100
VTT= VCCO/2
Z=50
50
100
VTT= VCCO/2
50
165 Near Series, 140 Near Differential,
100 Far Differential
NS_165_ND_140_FD_100
Z=50
ZDIFF=100
100140
165
165
Z=50
70 Near Series, 187 Near Differential,
100 Far Differential
NS_70_ND_187_FD_100
Z=50
100187
70
70
Z=50
VCCO
Z=50
40
40 Parallel Termination to VTT
FP_VTT_40
VTT= VCCO/2
Z=50
40
40 Parallel Termination to VCCO
FP_VCCO_40
X17678-081616
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付録 B
その他のリソースおよび法的通知
ザイリンクス リソース
アンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照して
ください。
ソリューシ ョ ン センター
デバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照して ください。 デザイ
ン アシスタン ト 、 デザイン アドバイザリ、 ト ラブルシューティングのヒン ト などが含まれます。
Documentation Navigator およびデザイン ハブ
ザイ リ ンクス Documentation Navigator (DocNav) では、 ザイ リ ンクスの資料、 ビデオ、 サポート リ ソースにアクセス
でき、 特定の情報を取得するためにフ ィルター機能や検索機能を利用できます。 DocNav を開くには、 次のいずれか
を実行します。
• Vivado IDE で [Help] → [Documentation and Tutorials] をク リ ッ ク します。
• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をク リ ッ ク します。
• Linux コマンド プロンプ トに 「docnav」 と入力します。
ザイ リ ンクス デザイン ハブには、 資料やビデオへのリ ンクがデザイン タスクおよびト ピッ クごとにま とめられてお
り、 これらを参照するこ とでキー コンセプ ト を学び、 よ く ある質問 (FAQ) を参考に問題を解決できます。 デザイン
ハブにアクセスするには、 次のいずれかを実行します。
• DocNav で [Design Hubs View] タブをク リ ッ ク します。
• ザイ リ ンクス ウェブサイ トのデザイン ハブ ページを参照します。
注記: DocNav の詳細は、 ザイ リ ンクス ウェブサイ トの Documentation Navigator ページを参照してください。
注意: DocNav からは、 日本語版は参照できません。 ウェブサイ トのデザイン ハブ ページをご利用ください。
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付録 B: その他のリソースおよび法的通知
参考資料
次の文書およびリ ンクは、 このユーザー ガイ ドの補足資料と して役立ちます。
注記: 日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。
1. UltraScale および UltraScale+ 製品の概要:
『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890: 英語版、 日本語版)
『Zynq UltraScale+ MPSoC データシート : 概要』 (DS891: 英語版、 日本語版)
『Zynq UltraScale+ RFSoC 製品データシート : 概要』 (DS889: 英語版、 日本語版)
2. UltraScale および UltraScale+ デバイスのデータシート :
『Kintex UltraScale FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS892: 英語版、 日本語版)
『Virtex UltraScale FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS893: 英語版、 日本語版)
『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS922: 英語版、 日本語版)
『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS923: 英語版、 日本語版)
『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイ ッチ特性』 (DS925: 英語版、 日本語版)
『Zynq UltraScale+ RFSoC データシート : DC 特性および AC スイ ッチ特性』 (DS926: 英語版、 日本語版)
3. UltraScale および UltraScale+ デバイスのパッケージおよびピン配置:
『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG575: 英語版、 日本語版)
『Zynq UltraScale+ デバイス パッケージおよびピン配置ユーザー ガイ ド』 (UG1075: 英語版、 日本語版)
4. 『UltraScale アーキテクチャ コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG570: 英語版、 日本語版)
5. 『UltraScale アーキテクチャ ライブラ リ ガイ ド』 (UG974: 英語版、 日本語版)
6. 『Vivado Design Suite プロパティ リ ファレンス ガイ ド』 (UG912: 英語版、 日本語版)
7. EIA (米国電子工業会) の JEDEC のウェブサイ ト : www.jedec.org
8. 『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895: 英語版、 日本語版)
9. 『UltraScale アーキテクチャ ク ロ ッキング リ ソース ユーザー ガイ ド』 (UG572: 英語版、 日本語版)
10. 『ロジッ クでの Bitslip 機能』 (XAPP1208: 英語版、 日本語版)
11. 『UltraFast 設計手法ガイ ド (Vivado Design Suite 用)』 (UG949: 英語版、 日本語版)
12. 『Zynq UltraScale+ MPSoC テクニカル リ ファレンス マニュアル』 (UG1085: 英語版、 日本語版)
13. 『UltraScale アーキテクチャ FPGA メモ リ IP LogiCORE IP 製品ガイ ド』 (PG150: 英語版、 日本語版)
UltraScale アーキテクチャ SelectIO リソース 345UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com
付録 B: その他のリソースおよび法的通知
重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適
用される法律が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供
され、 ザイ リ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれ
らに限られません)、 すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または
貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わな
い (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害に
は、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の
損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能で
あったり、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に
含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いま
せん。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一
定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク
スの販売条件を参照してください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件
に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケー
シ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を
使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク
スの販売条件を参照してください。
自動車用のアプリケーシ ョ ンの免責条項
オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性
の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セー
フティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用
前または提供前に安全を目的と して十分なテス ト を行う ものと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品
を使用する リ スクはすべて顧客が負い、 製品の責任の制限を規定する適用法令および規則にのみ従う ものと します。
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