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Un aperçu du µTCA à l’IPHC projet CMS Tracker Upgrade

Glib : Glib : Gigabit Link Interface BoardPHPH‐‐ESEESE‐‐BEBE

The boardThe board

FMC x 2

FMC FMC x 2x 2

FPGAFPGAFPGA SRAM x 2

SRAM SRAM x 2x 2

FLASHFLASHFLASH

CPLDCPLDCPLD

GbEGbEGbEMMCMMCMMC

AMCAMCAMC

SFP+ x 4SFP+ x 4SFP+ x 4

Clock Synthesizer

(CDCE62005)

Clock Clock SynthesizerSynthesizer

(CDCE62005)(CDCE62005)

PWRPWRPWR

148mm148mm

180mm

180mm

Courtesy of P.Vichoudis

PH-ESE-BE CERN

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ARCHITECTURE

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INTERFACES

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FPGA – RAM & MMC

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FMC standard strength : choice of mezzanines

•

FMC mezzanine•

Designed by CERN•

Optical input for TTC signal•

1 extra SFP+ cage•

Channels A/B electrical inputs•

CMS compatible

•

FMC mezzanine•

Commercial product : TB‐FMCL‐LVDS

from Inrevium –

250 €•

2x16 LVDS I/O lines•

RJ45 plugs are a mezzanine on top of 

a mezzanine added to be compatible 

with CMS standard connections

Sensor

Data

Trigger Throttle

command

•

As an example, for a CMS‐compatible test bench design two different FMC mezzanines have been used. One 

home made mezzanine for TTC handling, and one commercial mezzanine for data readout and trigger throttling

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GLIB usage two : CMS compatible test bench

FEDAPVs

readoutAnalog data on optical fibers

Biphase

Mark decoding &Optical to electrical

CBC‐1 data available on one 

LVDS line

CBC‐1 data encapsulated 

into APV frame

FED optical 

analog inputs

FED electrical 

digital input

GLIB

TTC 

Mezzanine

DAQ

Mezzanine

LVDS (x1) @ 

40 MHz

TTC System

sTTS

signals(LVDS (x4) @ 40 MHz)

TTC Ex (optical splitter)

sTTS

signals 

output

GbE

Current 

Slow 

Control

TTC in

Current 

FED 

Superviso

r

‐

CBC‐1 readout‐

Digital data on optical fiber‐

140 bits @ 40 MHz‐

Biphase

Mark encoded data

TELESCOPE

FED Buffer FED Buffer

To DAQ : HLT, RU, BU, FU

Only  the Telescope is in front‐end area.All other objects (GLIB, FED, etc…) are in 

back‐end area

Glib 

Superviso

r

VHDL : Data readout

Glib 

Streamer

To DAQ : HLT, RU, BU, (FU)To File : binary dump

This test bench has been tested on site, in parasitic mode, during UA9 beam test

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VT894 CRATE TEST SETUP

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VADATECH5600€

12 semaines !!

NAT Power Module 780WPrix: 620€Délais: 3 semaines

ECRIN Power Module 792WPrix: 1345€Délais: 12 semaines

POWER MODULE µTCA CHASSIS

VADATECH UTC010-200

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NAT MCH MODULE µTCA CHASSIS

Physics Clock Mezzanine→ very low jitter and constant latency

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GLIB in a Crate

AMC13

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AMC 13 OVERVIEW

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SETUP:  GLIB BackEnd

to GLIB FrontEnd

TTCvi

FrontEnd BackEnd

–

Back‐End GLIB “drives”

the Front‐End GLIB (clock 

reference, triggers)

–

Back‐End GLIB receives data from the Front‐End GLIB

• GLIB-to-GLIB communication via GBT emulation

TTC FMC

CBC-1

Schéma de DAQ final de l'upgrade tracker la GLIB de front-end sera remplacée par un module (Capteur silicium + hybride + GBT)

Objectif :

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