Video Processing Subsystem v2 - XilinxVideo Processing Subsystem v2.1 製品ガイド Vivado Design Suite PG231 2019 年 12 月 17 日この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

Video Processing Subsystem v2.1

製品ガイド

Vivado Design Suite

PG231 2019 年 12 月 17 日

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Video Processing Subsystem v2.1 2PG231 2019 年 12 月 17 日 japan.xilinx.com

目次

IP の概要

第 1 章: はじめに概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7リソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

第 3 章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

第 4 章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

第 5 章: サンプルデザインの詳細Full Fledged のビデオプロセッシングデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

付録 A: アップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

付録 B: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75シミュレーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

付録 C: アプリケーションソフトウェア開発ドライバー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77相互依存性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77アーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Product_Guide&docId=PG231&Title=Video%20Processing%20Subsystem%20v2.1%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2.1&docPage=2


使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82



Video Processing Subsystem v2.1 4PG231 2019 年 12 月 17 日 japan.xilinx.com Production 製品仕様

はじめに

Video Processing Subsystem は、ハードウェアおよびソフトウェアにバンドルされたビデオプロセッシング IP サブコアの集まりで、ビデオプロセッシングパイプを抽象化した形で提供します。エンドユーザーは、このサブシステムの複雑な構造を学ぶ必要がなく、ビデオプロセッシングコアとして容易に使用できます。 Video Processing Subsystem は、スケーリング、デインターレース、色空間の変換/変更、クロマリサンプリング、およびフレームレート変換などのさまざまなプロセッシングブロックの効果的な統合を実現します。

機能

• 1、 2、または 4 ピクセル幅の AXI4-Stream ビデオインターフェイス

• 大ビデオ解像度: 8k/30fps

• 実行時に複数の色空間 (RGB、 YUV 4:4:4、 YUV 4:2:2、YUV 4:2:0) に対応

• 各コンポーネントで 8、 10、 12、および 16 ビットに対応

• デインターレース : 32 ビットおよび 64 ビットのメモリアドレスをサポート

• スケーリング

• 色空間の変換と変更

• YUV 4:4:4、 YUV 4:2:2、 YUV 4:2:0 間のクロマリサンプリング

• フレームドロップ/フレームリピートによるフレームレート変換

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™ ファミリ、

UltraScale アーキテクチャ、 Zynq®-7000、7 シリーズ


ユーザーインターフェイス

AXI4-Lite、 AXI4-Stream、 AXI-MM

リソース表 2-1 参照

コアに含まれるもの

デザインファイル暗号化された HLS C

サンプルデザイン Verilog

テストベンチなし

制約ファイル XDC

シミュレーションモデル

なし


ソフトウェアドライバー (2)

スタンドアロン、 Linux

テスト済みデザインフロー (3)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリー

スノート、インストールおよびライセンス』

を参照

合成 Vivado Design Suite

サポート

リリースノート

および既知の問題マスターアンサーレコード 65449

すべての Vivado IP 変更ログ

マスター Vivado IP 変更ログ: 72775

ザイリンクスサポートウェブページ

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. スタンドアロンドライバーの詳細は、 Vitis ディレクトリ (<install_directory>/Vitis/<release>/data/embeddedsw/doc/xilinx_drivers.htm) を参照してください。 Linux OS およびドライ

バーサポートの情報は、ザイリンクス Wiki ページを参照してく

ださい。 3. サポートされているツールのバージョンは、

『Vivado Design Suite ユーザーガイド : リリースノート、インス

トールおよびライセンス』を参照してください。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;t=vivado+release+notes


https://japan.xilinx.com/support/answers/65449.html


https://japan.xilinx.com/support





http://wiki.xilinx.com






第 1 章

はじめに

概要

Video Processing Subsystem は、スケーリング、デインターレース、色空間の変換/変更、クロマリサンプリング、およびフレームレート変換などのさまざまなプロセッシングブロックの効果的な統合を実現します。

機能一覧

Video Processing Subsystem には次のような機能があります。

• 1、 2、または 4 ピクセル幅のビデオインターフェイス

• 実行時に複数の色空間 (RGB、 YUV 4:4:4、 YUV 4:2:2、 YUV 4:2:0) に対応

• 各コンポーネントで 8、 10、 12、および 16 ビットに対応

• デインターレース : 32 ビットおよび 64 ビットメモリアドレスをサポート

• スケーリング

• 色空間の変換と変更

• YUV 4:4:4、 YUV 4:2:2、 YUV 4:2:0 間のクロマリサンプリング

• フレームレート変換

• 大 8,192 x 4,320 の解像度をサポート

Video Processing Subsystem は階層型 IP で、複数のビデオプロセッシングサブコアを 1 つの IP にまとめて出力します。 Video Processing Subsystem は、設計時に性能および品質を指定できます。ユーザーは、単一のグラフィカルユーザーインターフェイス (GUI) でサブシステム IP を設定できます。図 4-1 に、この GUI のプレビューを示します。

ビデオプロセッシング IP サブコアはすべて Vivado HLS を使用して開発されています。




第 1 章: はじめに

アプリケーション

• 色空間 (RGB/YUV) およびフォーマット (YUV 4:4:4/4:2:2/4:2:0) 変換

• 30Hz で大 8k4k までのスケールアップとスケールダウン

• ユーザー指定ウィンドウのズームモードでは、入力ストリームがパネル解像度に拡大/縮小される

• PIP (Picture-in-Picture) モードでは、入力ストリームがユーザー指定のウィンドウサイズに縮小され、パネル上のユーザー指定の座標に表示される

• PIP 背景を指定した色で塗る

• インターレース映像信号をプログレッシブ映像信号に変換

• フレームレート変換

° 入力レートが出力レートより大きい場合はフレームを破棄

° 出力レートが入力レートより小さい場合はフレームを反復

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。


https://japan.xilinx.com/support/documentation/sw_manuals/xilinx2018_3/end-user-license-agreement.pdf

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html



第 2 章

製品仕様

規格

Video Processing Subsystem コアは、 AXI4-Stream ビデオプロトコルおよび AXI4-Lite インターコネクト規格に準拠しています。詳細は、『Vivado AXI リファレンスガイド』 (UG1037) [参照 9] の「ビデオ IP: AXI 機能の導入」を参照してください。

性能

最大周波数

各ターゲットデバイスの代表的なクロック周波数は次のとおりです。

• Virtex®-7 デバイス (スピードグレード –2)、 Virtex UltraScale™、および Virtex UltraScale+ デバイス (スピードグレード –2 以上): 300MHz

• Kintex®-7 デバイス (スピードグレード –2)、 Kintex UltraScale™、および Kintex UltraScale+ デバイス (スピードグレード –2 以上): 300MHz

• UltraScale+ デバイス (スピードグレード -1 以上): 300MHz

• Artix®-7 デバイス (スピードグレード -2 以上): 150MHz

• Zynq®-7000 SoC デバイス (スピードグレード –2 および –1 以上): 200MHz

達成可能な大クロック周波数は一概には決まりません。達成可能な大クロック周波数とリソース数は、ツールオプション、デバイスの追加ロジック、ザイリンクスツールのバージョンなど、さまざまな要素によって異なります。

レイテンシ

Video Processing Subsystem のレイテンシはコアのコンフィギュレーションによって異なります。一般に、レイテンシは数ライン程度です。たとえば、 RGB ビデオ上で動作する 6 タップポリフェーズフィルターを用いる垂直スケーラーのレイテンシは、 4 ビデオラインとなります。

DMA を使用する Full Fledged コンフィギュレーションでは、レイテンシは 1 つのフレーム全体分と複数ライン分の合計となります。これは、ビデオ DMA エンジンはデータフローで使用され、書き込みフレームバッファーの後段にあるフレームバッファーを 1 つ読み出すようにプログラムされているためです。

インターレースビデオでは、デインターレースアルゴリズムによって 1 フィールドの追加遅延が発生します。




第 2 章: 製品仕様

Scaler Only モード

Scaler Only モードでは、初のフレームが開始されるとスケーラーが係数を AXI4-Lite インターフェイスからローカル RAM にコピーします。これには約 500 サイクルかかります。この後、スケーラーは内部ラインバッファーへのデータ格納を開始できます。ラインバッファーが約半分埋まると、スケーラーは出力の生成を開始します。 4:2:0 がサポートされる場合は、クロマリサンプリング用のバッファーにもデータが入っている必要があります。安全策として、スケーラーはレイテンシのライン数に垂直タップ数を使用します。スケーラーはラインごとに記録する必要があるため、約 20 サイクル間データを受信できません。初のレイテンシは、垂直タップ数を減らすことで短くできます。

リソースの使用

表 2-1 に、この IP コアの一般的なリソース使用量をコンフィギュレーション別に示します。表 2-1 の各行はテストケースを表しています。各列はテストパラメーターごとの結果を示しています。テストパラメーターにより、コアのコンフィギュレーションが設定されます。リストにないコンフィギュレーションパラメーターは、デフォルト値となります。

Vivado Design Suite のデフォルトの設定値が使用されています。これらの値を修正し別の適な設定値に変更することもできます。配置やタイミングは周辺回路の影響を受けるため、より大規模なデザインでこれらの数値が再現可能かどうかは約束できません。

特記のない限り、すべてのコンフィギュレーションは、クロックあたり 4 サンプル ([Samples per Clock])、 10 ビットのデータ幅 ([Data Width])、および 8192 x 4320 のフレームサイズ向けに設定されています。

注記:1. 上記の数値は、 Vivado Design Suite 2016.3 でターゲットデバイスを xczu7evffvc1156-2-e として、スピードファイル Production

1.12 2014-09-11 を使用して得られた結果です。

表 2-1: Video Processing Subsystem のリソース使用状況

コンフィギュレーション LUT FF DSP48 36k BRAM 18k BRAM

Full Fledged 48474 64628 244 120 30

Full Fledged

デインターレースは無効

DMA は除外

33183 62638 122 77 33

Scaler Only

RGB/YUV444/422/420 サポート

色空間変換は有効

12696 13087 176 64 10

Scaler Only

RGB/YUV 444 サポートのみ

9417 9127 144 50 2

Deinterlacing Only 5978 7441 0 30 5

Color Space Conversion Only

RGB/YUV 444 サポートのみ

デモウィンドウは無効

2558 2674 0 0 0

420-422 Chroma Resampling Only 1719 2759 16 12 0

422-444 Chroma Resampling Only 2050 3214 32 0 0





ポートの説明

図 2-1 は、 Full Fledged コンフィギュレーションの Video Processing Subsystem を示しています。 IP は次の 4 つの AXI インターフェイスを使用します。

• AXI4-Stream ストリーミングビデオ入力 (s_axis)

• AXI4-Stream ストリーミングビデオ出力 (m_axis)

• AXI-MM メモリマップドインターフェイス (m_axi_mm)

• AXI4-Lite 制御インターフェイス (s_axi_ctrl)

AXI4-Stream、 AXI4-MM、および AXI4-Lite の各インターフェイスはそれぞれ独自のクロックレートで動作可能です。したがって、 3 つの別々のクロックインターフェイス (aclk_axis、 aclk_axi_mm、および aclk_ctrl) が用意されています。 aresetn_ctrl 信号は IP のリセット信号です。 aresetn_io_axis は、 Video Processing Subsystem がストリーミング入力のデータを使用する準備ができていないときに IP をリセット状態に保持するために使用可能な出力信号です。 deint_field_id 信号は、インターレース動作におけるフィールド極性を示します。

AXI4-Stream ビデオインターフェイス

Video Processing Subsystem には AXI4-Stream ビデオ入力インターフェイス (s_axis) および出力インターフェイス (m_axis) があります。これらのインターフェイスは、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 9] の「ビデオ IP: AXI 機能の導入」で定義したインターフェイス仕様に準拠します。 AXI4-Stream ビデオインターフェイスは 1、 2、または 4PPC (pixels per clock) が可能で、 8、 10、 12、または 16BPC (bits per component) をサポートします。表 2-2 ～表 2-6 に、例として、カラーフォーマットごとのピクセルマッピングと 10BPC のバス信号を示します。

X-Ref Target - Figure 2-1

図 2-1: Full Fledged コンフィギュレーションの Video Processing Subsystem

表 2-2: 2PPC、 10BPC の場合の RGB のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディング R1 B1 G1 R0 B0 G0





実行時にビデオフォーマットを YUV 4:2:0 または YUV 4:2:2 に設定した場合も、この IP は常に 3 つのビデオコンポーネントを生成します。未使用のコンポーネントは 0 に設定できます。ビデオストリーミングインターフェイスはすべて『AXI4-Stream Video IP およびシステムデザインガイド』 (UG934) [参照 8] で定義したインタレース仕様に準拠します。

表 2-7 に、入力および出力 AXI4-Stream ビデオストリーミングインターフェイスの信号を示します。

表 2-3: 2PPC、 10BPC の場合の YUV 4:4:4 のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディング V1 U1 Y1 V0 U0 Y0

表 2-4: 2PPC、 10BPC の場合の YUV 4:2:2 のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディング V0 Y1 U0 Y0

表 2-5: 2PPC、 10BPC の場合の YUV 4:2:0 のマップ (偶数ライン)

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディング V0 Y1 U0 Y0

表 2-6: 2PPC、 10BPC の場合の YUV 4:2:0 のマップ (奇数ライン)

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディングゼロパディング Y1 ゼロパディング Y0

表 2-7: AXI4 ストリーミングインターフェイス信号

名前方向幅説明

s_axis_tdata 入力 floor(((3 x bits_per_component x pixels_per_clock) + 7) / 8) x 8

入力データ

s_axis_tready 出力 1 入力 Ready 信号

s_axis_tvalid 入力 1 入力 Valid 信号

s_axis_tid 入力 1 入力データストリーム識別子

s_axis_tdest 入力 1 入力データ転送先識別子

s_axis_tkeep 入力 (s_axis_video_tdata width)/8 TDATA の関連するバイトの内容をデータストリームの一部として処理するかどうかを示す入力バイト修飾子

s_axis_tlast 入力 1 入力ライン終了

s_axis_tstrb 入力 (s_axis_video_tdata width)/8 TDATA の関連するバイトの内容をデータバイトまたは位置バイトとして処理するかどうかを示す入力バイト修飾子

s_axis_tuser 入力 1 入力フレーム開始

m_axis_tdata 出力 floor(((3 x bits_per_component x pixels_per_clock) + 7) / 8) x 8

出力データ

m_axis_tdest 出力 1 出力データ転送先識別子

m_axis_tid 出力 1 出力データストリーム識別子





入出力両方のビデオストリーミングインターフェイスはビデオストリームクロック (aclk_axis) の速度で動作します。

AXI-MM (メモリマップド ) インターフェイス

サブシステムの境界に存在するのが AXI4-MM インターフェイス 1 つだけとなるように、ビデオ DMA の読み出しポートと書き込みポートおよびデインターレースの読み出しポートと書き込みポートは AXI-MM クロスバーインターコネクトにより集約されます。 AXI-MM インターフェイスは aclk_axi_mm クロックドメインで動作します。これらの信号は、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 9] で定義された仕様に準拠します。

AXI-MM インターフェイスは、 Full Fledged コンフィギュレーションおよび Deinterlacer Only コンフィギュレーションの場合にしかありません。その他のコンフィギュレーションでは、外部メモリへのアクセスが不要です。

Deinterlacing Only モードの場合、 MM インターフェイスのデータ幅は 32 に固定されているため、 IP は大インターレース解像度 (1080i) を十分にサポートできます。

Full Fledged モードの場合、 [Enable Built-in DMA] がオンになっていると、 MM インターフェイスのデータ幅は 256 ビットまたは 512 ビットのいずれかになります。

AXI4-Lite 制御インターフェイス

表 2-8 に、 AXI4-Lite 制御インターフェイスの信号を示します。このインターフェイスは aclk_ctrl クロックで動作します。ビデオプロセッシングパイプの制御は、 Video Processing Subsystem ドライバー経由でのみサポートされます。

注記: ビデオプロセッシングパイプの制御は、 Video Processing Subsystem ドライバー経由でのみサポートされます。レジスタマップはデバッグの目的にのみ提供されます。

m_axis_tkeep 出力 (m_axis_video_tdata width)/8 TDATA の関連するバイトの内容をデータストリームの一部として処理するかどうかを示す出力バイト修飾子

m_axis_tlast 出力 1 出力ライン終了

m_axis_tready 入力 1 出力 Ready 信号

m_axis_tstrb 出力 (m_axis_video_tdata width)/8 TDATA の関連するバイトの内容をデータバイトまたは位置バイトとして処理するかどうかを示す出力バイト修飾子

m_axis_tuser 出力 1 出力フレーム開始

m_axis_tvalid 出力 1 出力 Valid 信号

表 2-8: AXI4-Lite 制御インターフェイス


s_axi_ctrl_awaddr 入力 20 書き込みアドレス

s_axi_ctrl_awprot 入力 3 書き込みアドレス保護

s_axi_ctrl_awvalid 入力 1 書き込みアドレスの Valid 信号

s_axi_ctrl_awready 出力 1 書き込みアドレスの Ready 信号

s_axi_ctrl_wdata 入力 32 書き込みデータ

s_axi_ctrl_wstrb 入力 4 書き込みデータのストローブ

表 2-7: AXI4 ストリーミングインターフェイス信号 (続き)






クロックとリセット

表 2-9 に、クロックとリセットの概要を示します。詳細は、第 3 章の「クロッキング」を参照してください。

フィールド極性

deint_field_id 信号は、入力ビデオがインターレースされている場合の入力フィールドの極性を示します。インターレース方式のデータを使用するデインターレーサーのみがこの信号を使用します。この信号は、プログレッシブ方式のビデオ入力では無視されます。

s_axi_ctrl_wvalid 入力 1 書き込みデータの Valid 信号

s_axi_ctrl_wready 出力 1 書き込みデータの Ready 信号

s_axi_ctrl_bresp 出力 2 書き込み応答

s_axi_ctrl_bvalid 出力 1 書き込み応答の Valid 信号

s_axi_ctrl_bready 入力 1 書き込み応答の Ready 信号

s_axi_ctrl_araddr 入力 20 読み出しアドレス

s_axi_ctrl_arprot 入力 3 読み出しアドレス保護

s_axi_ctrl_arvalid 入力 1 読み出しアドレスの Valid 信号

s_axi_ctrl_aready 出力 1 読み出しアドレスの Ready 信号

s_axi_ctrl_rdata 出力 32 読み出しデータ

s_axi_ctrl_rresp 出力 2 読み出しデータの応答信号

s_axi_ctrl_rvalid 出力 1 読み出しデータの Valid 信号

s_axi_ctrl_rready 入力 1 読み出しデータの Ready 信号

表 2-9: クロックとリセット


クロック

aclk_axis 入力 1 AXI4-Stream 入力および出力の動作クロック

aclk_ctrl 入力 1 CPU 制御インターフェイス用 AXI4-Lite クロック

aclk_axi_mm 入力 1 AXI-MM インターフェイスの動作クロック

リセット

aresetn_ctrl 入力 1 aclk_ctrl に関連するリセット (アクティブ Low)。aresetn_ctrl 信号により、データパスおよび AXI4-Lite レジスタを含む IP 全体がリセットされます。

aresetn_io_axis 出力 1 Video Processing Subsystem がストリーミング入力のデータを使用する準備ができていないときに、アップストリームロジックをリセット状態に保持するために使用します (アクティブ Low)。

表 2-10: フィールド極性


deint_field_id 入力 1 フィールド極性: 奇数は Low、偶数は High

表 2-8: AXI4-Lite 制御インターフェイス (続き)






レジスタ空間

このセクションでは、 VPSS サブシステムのレジスタマップをモード別に説明します。

注記: ビデオプロセッシングパイプの制御は、 Video Processing Subsystem ドライバー経由でのみサポートされます。レジスタマップはデバッグの目的にのみ提供されます。

Scaler Only モードのレジスタ

Scaler Only モードには、コアの動作を動的に制御するためのレジスタがあります。表 2-11 に、 IP に対してグローバルに適用されるすべてのレジスタの詳細な説明を示します。

Scaler Only コンフィギュレーションは、次のレジスタで設定可能な IP で構成されます。

1. 垂直方向スケーラー

2. 水平方向スケーラー

3. GPIO

AXI インターコネクトは、スケーラーと GPIO の AXI4-Lite インターフェイスをサブシステム境界の AXI4-Lite インターフェイスに集約します。 GPIO ブロックは、スケーラーサブシステムに対するソフトリセット機能を提供します。

垂直方向スケーラー

次の表に、 Video Processing Subsystem の垂直方向スケーラーレジスタのレジスタマップを示します。

表 2-11: 垂直方向スケーラーレジスタ

レジスタ説明

0x000 制御信号

• ビット 0 - ap_start (読み出し /書き込み/COH)• ビット 1 - ap_done (読み出し /COR)• ビット 2 - ap_idle (読み出し )• ビット 3 - ap_ready (読み出し )• ビット 7 - auto_restart (読み出し /書き込み)• その他 - 予約

0x004 グローバル割り込みイネーブルレジスタ

• ビット 0 - グローバル割り込みイネーブル (読み出し /書き込み)• その他 - 予約

0x008 IP 割り込みイネーブルレジスタ (読み出し /書き込み)• ビット 0 - チャネル 0 (ap_done)• ビット 1 - チャネル 1 (ap_ready)• その他 - 予約

0x00c IP 割り込みステータスレジスタ (読み出し /TOW)• ビット 0 - チャネル 0 (ap_done)• ビット 1 - チャネル 1 (ap_ready)• その他 - 予約





水平方向スケーラー

次の表に、 Video Processing Subsystem の水平方向スケーラーレジスタのレジスタマップを示します。

0x010 HwReg_HeightIn のデータ信号

• ビット 15 ～ 0 - HwReg_HeightIn[15:0] (読み出し /書き込み)• その他 - 予約

0x014 予約

0x018 HwReg_Width のデータ信号

• ビット 15 ～ 0 - HwReg_Width[15:0] (読み出し /書き込み)• その他 - 予約

0x01c 予約

0x020 HwReg_HeightOut のデータ信号

• ビット 15 ～ 0 - HwReg_HeightOut[15:0] (読み出し /書き込み)• その他 - 予約

0x024 予約

0x028 HwReg_LineRate のデータ信号

• ビット 31 ～ 0 - HwReg_LineRate[31:0] (読み出し /書き込み)

0x02c 予約

0x030 HwReg_ColorMode のデータ信号

• ビット 7 ～ 0 - HwReg_ColorMode[7:0] (読み出し /書き込み)• その他 - 予約

0x034 予約

0x800 メモリ 'HwReg_vfltCoeff' (64 * NR TAPS * 16b)ワード n: • ビット [15: 0] - HwReg_vfltCoeff[2n]• ビット [31:16] - HwReg_vfltCoeff[2n+1]

表 2-12: 水平方向スケーラーレジスタ

レジスタ説明

0x000 制御信号




表 2-11: 垂直方向スケーラーレジスタ (続き)

レジスタ説明







0x010 HwReg_Height のデータ信号

• ビット 15 ～ 0 - HwReg_HeightIn[15:0] (読み出し /書き込み)• その他 - 予約

0x014 予約

0x018 HwReg_WidthIn のデータ信号

• ビット 15 ～ 0 - HwReg_Width[15:0] (読み出し /書き込み)• その他 - 予約

0x01c 予約

0x020 HwReg_WidthOut のデータ信号

• ビット 15 ～ 0 - HwReg_HeightOut[15:0] (読み出し /書き込み)• その他 - 予約

0x024 予約

0x028 HwReg_ColorMode のデータ信号

• ビット 7 ～ 0 - HwReg_ColorMode[7:0] (読み出し /書き込み)• その他 - 予約

0x02c 予約

0x030 HwReg_PixelRate のデータ信号

• ビット 31 ～ 0 - HwReg_PixelRate[7:0] (読み出し /書き込み)

0x034 予約

0x038 HwReg_ColorModeOut のデータ信号

• ビット 7 ～ 0 - HwReg_ColorModeOut[7:0] (読み出し /書き込み)• その他 - 予約

0x0400 ~

0x07ff メモリ 'HwReg_hfltCoeff' (384 * 16b)ワード n: • ビット [15: 0] - HwReg_hfltCoeff[2n]• ビット [31:16] - HwReg_hfltCoeff[2n+1]

0x2000 メモリ 'HwReg_phasesH_V' (1920 * 18b)ワード n: • ビット [17: 0] - HwReg_phasesH_V[n]• その他 - 予約

表 2-12: 水平方向スケーラーレジスタ (続き)

レジスタ説明





GPIO

Scaler Only モードの VPSS には 2 つのリセットがあります。そのうちの 1 つは、 VPSS 全体をリセットする外部ソースから駆動できます。もう 1 つは、 Scaler Only モードの VPSS サブシステム内部にあり、 GPIO をプログラムすることで制御できます。内部リセットは、 vscaler、 hscaler、ストリーム FIFO、および出力用 aresetn_io_axis ピンのリセットを制御します。

詳細は、『AXI GPIO LogiCORE IP 製品ガイド』 (PG144) [参照 11] を参照してください。

Color Space Conversion Only モードの場合

次の表に、Video Processing Subsystem が Color Space Conversion Only モードのレジスタのレジスタマップを示します。

表 2-13: Color Space Conversion Only モードのレジスタ

レジスタ説明

0x000 制御信号






0x010 HwReg_InVideoFormat のデータ信号

• ビット 7 ～ 0 - HwReg_InVideoFormat[7:0] (読み出し /書き込み)• その他 - 予約

0x014 予約

0x018 HwReg_OutVideoFormat のデータ信号

• ビット 7 ～ 0 - HwReg_OutVideoFormat[7:0] (読み出し /書き込み)• その他 - 予約

0x01c 予約

0x020 HwReg_width のデータ信号

• ビット 15 ～ 0 - HwReg_width[15:0] (読み出し /書き込み)• その他 - 予約

0x024 予約





0x028 HwReg_height のデータ信号

• ビット 15 ～ 0 - HwReg_height[15:0] (読み出し /書き込み)• その他 - 予約

0x02C 予約

0x030 HwReg_ColStart のデータ信号

• ビット 15 ～ 0 - HwReg_ColStart[15:0] (読み出し /書き込み)• その他 - 予約

0x034 予約

0x038 HwReg_ColEnd のデータ信号

• ビット 15 ～ 0 - HwReg_ColEnd[15:0] (読み出し /書き込み)• その他 - 予約

0x03c 予約

0x040 HwReg_RowStart のデータ信号

• ビット 15 ～ 0 - HwReg_RowStart[15:0] (読み出し /書き込み)• その他 - 予約

0x044 予約

0x048 HwReg_RowEnd のデータ信号

• ビット 15 ～ 0 - HwReg_RowEnd[15:0] (読み出し /書き込み)• その他 - 予約

0x04c 予約

0x050 HwReg_K11 のデータ信号

• ビット 15 ～ 0 - HwReg_K11[15:0] (読み出し /書き込み)• その他 - 予約

0x054 予約



0x05c 予約



0x064 予約



0x06c 予約



表 2-13: Color Space Conversion Only モードのレジスタ (続き)

レジスタ説明





0x074 予約



0x07c 予約



0x084 予約



0x08c 予約



0x094 予約

0x098 HwReg_ROffset_V のデータ信号

• ビット 11 ～ 0 - HwReg_ROffset_V[11:0] (読み出し /書き込み)• その他 - 予約

0x09c 予約

0x0a0 HwReg_GOffset_V のデータ信号

• ビット 11 ～ 0 - HwReg_GOffset_V[11:0] (読み出し /書き込み)• その他 - 予約

0x0a4 予約

0x0a8 HwReg_BOffset_V のデータ信号

• ビット 11 ～ 0 - HwReg_BOffset_V[11:0] (読み出し /書き込み)• その他 - 予約

0x0ac 予約

0x0b0 HwReg_ClampMin_V のデータ信号

• ビット 9 ～ 0 - HwReg_ClampMin_V[9:0] (読み出し /書き込み)• その他 - 予約

0x0b4 予約

0x0b8 HwReg_ClipMax_V のデータ信号

• ビット 9 ～ 0 - HwReg_ClipMax_V[9:0] (読み出し /書き込み)• その他 - 予約

0x0bc 予約


レジスタ説明





0x0c0 HwReg_K11_2 のデータ信号

• ビット 15 ～ 0 - HwReg_K11_2[15:0] (読み出し /書き込み)• その他 - 予約

0x0c4 予約

0x0c8 HwReg_K12_2 のデータ信号


0x0cc 予約

0x0d0 HwReg_K13_2 のデータ信号


0x0d4 予約

0x0d8 HwReg_K21_2 のデータ信号


0x0dc 予約

0x0e0 HwReg_K22_2 のデータ信号


0x0e4 予約

0x0e8 HwReg_K23_2 のデータ信号


0x0ec 予約

0x0f0 HwReg_K31_2 のデータ信号


0x0f4 予約

0x0f8 HwReg_K32_2 のデータ信号


0x0fc 予約

0x100 HwReg_K33_2 のデータ信号


0x104 予約

0x108 HwReg_ROffset_2_V のデータ信号

• ビット 11 ～ 0 - HwReg_ROffset_2_V[11:0] (読み出し /書き込み)• その他 - 予約


レジスタ説明





422-444 Chroma Resampling Only モードの場合

次の表に、 Video Processing Subsystem が 422-444 Chroma Resampling Only モードのレジスタのレジスタマップを示します。

0x10c 予約

0x110 HwReg_GOffset_2_V のデータ信号

• ビット 11 ～ 0 - HwReg_GOffset_2_V[11:0] (読み出し /書き込み)• その他 - 予約

0x114 予約

0x118 HwReg_BOffset_2_V のデータ信号

• ビット 11 ～ 0 - HwReg_BOffset_2_V[11:0] (読み出し /書き込み)• その他 - 予約

0x11c 予約

0x120 HwReg_ClampMin_2_V のデータ信号

• ビット 9 ～ 0 - HwReg_ClampMin_2_V[9:0] (読み出し /書き込み)• その他 - 予約

0x124 予約

0x128 HwReg_ClipMax_2_V のデータ信号

• ビット 9 ～ 0 - HwReg_ClipMax_2_V[9:0] (読み出し /書き込み)• その他 - 予約

0x12c 予約

表 2-14: 422-444 Chroma Resampling Only モードのレジスタ

レジスタ説明

0x000 制御信号






レジスタ説明








0x014 予約



0x01c 予約

0x020 HwReg_input_video_format のデータ信号

• ビット 7 ～ 0 - HwReg_input_video_format[7:0] (読み出し /書き込み)• その他 - 予約

0x024 予約

0x028 HwReg_output_video_format のデータ信号

• ビット 7 ～ 0 - HwReg_output_video_format[7:0] (読み出し /書き込み)• その他 - 予約

0x02c 予約

0x030 HwReg_coefs_0_0 のデータ信号

• ビット 15 ～ 0 - HwReg_coefs_0_0[15:0] (読み出し /書き込み)• その他 - 予約

0x034 予約

0x038-0x0C8 HwReg_coefs_0_1->P_T (phase,tap) のデータ信号

• ビット 15 ～ 0 - HwReg_coefs_<P>_<T>[15:0] (読み出し /書き込み)• その他 - 予約

0xcc 予約

注記:1. SC = Self Clear、 COR = Clear on Read、 TOW = Toggle on Write、 COH = Clear on Handshake です。

表 2-14: 422-444 Chroma Resampling Only モードのレジスタ (続き)

レジスタ説明





420-422 Chroma Resampling Only モードの場合

次の表に、 Video Processing Subsystem が 420-422 Chroma Resampling Only モードのレジスタのレジスタマップを示します。

表 2-15: 420-422 Chroma Resampling Only モードのレジスタ

レジスタ説明

0x000 制御信号








0x014 予約



0x01c 予約

0x020 HwReg_input_video_format のデータ信号

• ビット 15 ～ 0 - HwReg_input_video_format[15:0] (読み出し /書き込み)• その他 - 予約

0x024 予約

0x028 HwReg_output_video_format のデータ信号

• ビット 15 ～ 0 - HwReg_output_video_format[15:0] (読み出し /書き込み)• その他 - 予約

0x02c 予約

0x030 HwReg_coefs_0_0 のデータ信号

• ビット 15 ～ 0 - HwReg_coefs_0_0[15:0] (読み出し /書き込み)• その他 - 予約





Deinterlacing Only モードの場合

次の表に、 Video Processing Subsystem が Deinterlacing Only モードのレジスタのレジスタマップを示します。

0x034 予約

0x038-0x0C8 HwReg_coefs_0_1->P_T (phase,tap) のデータ信号

• ビット 15 ～ 0 - HwReg_coefs_<P>_<T>[15:0] (読み出し /書き込み)• その他 - 予約

0xcc 予約


表 2-16: Deinterlacing Only モードのレジスタ

レジスタ説明

0x000 制御信号








0x014 予約



0x01c 予約

表 2-15: 420-422 Chroma Resampling Only モードのレジスタ (続き)

レジスタ説明





0x20 read_fb のデータ信号

• ビット 31 ～ 0 - read_fb[31:0] (読み出し /書き込み)

0x024 予約

0x028 write_fb のデータ信号

• ビット 31 ～ 0 - write_fb[31:0] (読み出し /書き込み)

0x02c 予約

0x030 colorFormat のデータ信号

• ビット 7 ～ 0 - colorFormat[7:0] (読み出し /書き込み)• その他 - 予約

0x034 予約

0x38 アルゴリズムのデータ信号

• ビット 7 ～ 0 - algo[7:0] (読み出し /書き込み)

° 0x00 - メディアンアルゴリズム

° 0x01 - ボブアルゴリズム

° 0x02 - ウィーブアルゴリズム

° 0x03 - 垂直時間軸線形補間アルゴリズム

° 0x05 - 予約

° 0x06 - パススルー

• その他 - 予約

0x03c 予約

0x40 invert_field_id のデータ信号

• ビット 0 - invert_field_id[0] (読み出し /書き込み)• その他 - 予約

0x044 予約


表 2-16: Deinterlacing Only モードのレジスタ (続き)

レジスタ説明





Full Fledged モードの場合

Full Fledged モードでは、上記で説明した Deinterlacer Only、 Scaler Only、 420-422 Chroma Resampling Only、および 4422-444 Chroma Resampling Only モードのレジスタマップがすべて使用されます。 Full Fledged モードにはレターボックスも含まれています。次にレターボックスのレジスタマップを説明します。

レターボックス

次の表に、 Video Processing Subsystem のレターボックスレジスタのレジスタマップを示します。

表 2-17: レターボックスのレジスタ

レジスタ説明

0x000 制御信号








0x014 予約



0x01c 予約

0x20 HwReg_video_format のデータ信号

• ビット 15 ～ 0 - HwReg_video_format[15:0] (読み出し /書き込み)• その他 - 予約

0x024 予約

0x028 HwReg_col_start のデータ信号

• ビット 15 ～ 0 - HwReg_col_start[15:0] (読み出し /書き込み)

0x02c 予約





0x030 HwReg_col_end のデータ信号

• ビット 15 ～ 0 - HwReg_col_end[15:0] (読み出し /書き込み)• その他 - 予約

0x034 予約

0x38 HwReg_row_start のデータ信号

• ビット 15 ～ 0 - HwReg_row_start[15:0] (読み出し /書き込み)• その他 - 予約

0x03c 予約

0x40 HwReg_row_end のデータ信号

• ビット 15 ～ 0 - HwReg_row_end[15:0] (読み出し /書き込み)• その他 - 予約

0x044 予約

0x048 HwReg_Y_R_value のデータ信号

• ビット 15 ～ 0 - HwReg_Y_R_value[15:0] (読み出し /書き込み)• その他 - 予約

0x04c 予約

0x050 HwReg_Cb_G_value のデータ信号

• ビット 15 ～ 0 - HwReg_Cb_G_value[15:0] (読み出し /書き込み)• その他 - 予約

0x054 予約

0x058 HwReg_Cr_B_value のデータ信号

• ビット 15 ～ 0 - HwReg_Cr_B_value[15:0] (読み出し /書き込み)• その他 - 予約

0x05c 予約


表 2-17: レターボックスのレジスタ (続き)

レジスタ説明




第 3 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

Video Processing Subsystem は階層型 IP としてパッケージ化されたサブコア IP の集まりで、単一のグラフィカルユーザーインターフェイス (GUI) で設定します。このサブシステムは、デインターレース、スケーリング、フレームレート変換、色空間の変換と補正、およびクロマサンプリングなどを実行できます。

関連する Video Processing Subsystem API をソフトウェアアプリケーションに統合する方法は、付録 C 「アプリケーションソフトウェア開発」で説明します。

デインターレース

ビデオデインターレーサーは、ライブで入力されるインターレース方式のビデオストリームをプログレッシブ方式のビデオストリームに変換します。インターレースされた画像は、インターレースフレームを構成する 2 つのフィールド間で時間軸方向に動きが検出されることがあります。プログレッシブ方式への変換は、これら 2 つのフィールドを 1 つのプログレッシブ走査フレームに組み換えます。インターレースビデオストリームを合成することで、プログレッシブ出力画像にモーションアーチファクトが生じます。このため、ビデオデインターレーサーは、 3 つのフィールドバッファーを使用し、空間軸補間処理と時間軸補間処理を組み合わせてプログレッシブフレームを作成します。

フレーム開始信号 - m_axis_video_tuser、 s_axis_video_tuser

フレーム開始 (SOF) 信号は、物理的には AXI4-Stream の TUSER 信号で送信され、スレーブ/入力側の初の入力ビデオフィールドの先頭のピクセルの位置、およびマスター /出力側の各出力ビデオフレームの先頭のピクセルの位置を示します。入力されるインターレース方式のビデオフレームはすべて、 2 つのビデオフィールド (奇数ラインと偶数ラインのビデオフィールド ) で表されます。 SOF パルスは有効なトランザクション 1 つ分の幅を持ち、フレームの先頭のピクセルに一致していなければなりません。図 3-1 を参照してください。

SOF は、フレーム同期信号として機能し、ダウンストリームコアの再初期化およびフレーム/ 初のフィールドの先頭のピクセル検出を可能にします。 TVALID がアサートされない限り、 SOF 信号は初のピクセル値が TDATA に出力されるまで、任意の数の ACLK サイクル間アサートできます。




第 3 章: コアを使用するデザイン

ライン終了信号 - m_axis_video_tlast、 s_axis_video_tlast

ライン終了信号は、物理的には AXI4-Stream の TLAST 信号で送信され、ラインの後のピクセルの位置を示します。 EOL パルスは有効なトランザクション 1 つ分の幅を持ち、走査線の後のピクセルに一致していなければなりません (図 3-2 参照)。

サポートされるデインターレースアルゴリズムを次に示します。

ボブ (ラインダブリング): ボブアルゴリズムは、各インターレースフィールドのライン (プログレッシブフレームの偶数フィールドのラインのみまたは奇数フィールドのラインのみからなる ) を取り出し、それらを複製してフレーム全体を補間します。ラインダブリングによってコーミングノイズの発生は回避されますが、ビデオ画質は著しく低下します。これは主に、画面に突然現れたり消えたりするように見えることから、静止中のオブジェクトやゆっくり動くオブジェクトで顕著です。このアルゴリズムには外部フレームバッファーは必要ありません。

ウィーブ: ウィーブは、 2 つの連続したフィールドを組み合わせて結合します。このアルゴリズムは、フィールド間で画像がまったく変わらないときには高品質な結果となりますが、少しでも動きがあればコーミングノイズが生じ、1 つのフレームのピクセルが次のフレームのピクセルと揃えられずに輪郭がギザギザになります。ウィーブアルゴリズムは動き適応型補間法であり、外部フレームバッファーが必要です。

垂直時間軸線形補間 (VTLin): VTLin は、現在のフィールドからの 2 本の隣接するラインと、前のフィールドからの 3 本の参照ラインに対して線形補間を実行することで中間ラインを生成します。生成されたラインは現在のフィールドのラインに追加され、フレーム全体が形成されます。動くオブジェクトに対しては、 VTLin はボブやウィーブよりも優れた結果が得られますが、補間によって画像にわずかなぼかしが生じます。 VTLin アルゴリズムは動き適応型補間法であり、外部フレームバッファーが必要です。

垂直時間軸メディアン (VTMed): VTMed は、現在のフィールドからの 2 本の隣接するラインと、前のフィールドからの 3 本の参照ラインのメディアン (中央値) を取ることでラインを生成します。生成されたラインは現在のフィールドのラインに追加され、フレーム全体が形成されます。 VTMed アルゴリズムは動き適応型補間法です。


図 3-1: SOF ハンドシェイク、新しいフレームの開始の例


図 3-2: EOL の使用





メディアン: メディアンアルゴリズムは、 2 つの連続したフィールドの VTLin と VTMed で得られたラインと、次のフィールドの参照ラインの中央値を取ることでラインを生成します。出力フレームは、生成されたラインと現在のフィールドの参照ラインで構成されます。メディアンアルゴリズムは動き適応型補間法であり、外部フレームバッファーが必要です。

バイリニア補間: 現在のインターレースフィールドに対してバイリニア補間を実行するアルゴリズムです。 2 本の隣接する参照ラインの平均値を取ることによって生成されたラインを補間します。バイリニア補間は動き適応型補間法ではありません。静止フレームでは優れた結果が得られますが、高速に動くオブジェクトに対しては十分な結果は得られません。

バイパスモードの有効/無効

デインターレーサー IP は、バイパスモードを含む 6 つのモード /アルゴリズムをサポートします。各モード /アルゴリズムは、アルゴリズムレジスタ (0x0038 オフセット ) に数値が割り当てられています。値 0x6 は、デインターレーサー IP のバイパスモードを表します。

バイパスモードを有効にするには、アルゴリズムレジスタ (0x0038) に 0x6 を書き込む必要があります。これにより、 IP の入力がデータを変更せずに出力に渡され、 IP がバイパスモードで機能します。

バイパスモードを無効にするには、 0x6 以外の値をアルゴリズムレジスタ (0x0038) に書き込む必要があります。

機能

ビデオデインターレーサーは、低コストのベーシックデインターレーサーです。サポートされる機能を次にまとめます。

• 6 つのデインターレースアルゴリズムをサポートします。ボブおよびバイリニア補間アルゴリズムにはフィールドバッファーは必要ありません。ウィーブ、垂直時間軸線形補間、およびメディアンアルゴリズムにはフィールドバッファーが必要です。

• RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 をサポートします。

• バイパスモードをサポートします。

注記: このモードでは、入力ビデオストリームはプログレッシブ方式のビデオストリームに変換されません。つまり、変換は無効となっています。

• 8、 10、 12、または 16BPC をサポートします。

ビデオフォーマット

ビデオフォーマットの値を次の表に示します。

フレームサイズ

列の数は、クロックあたりのサンプル数の倍数でなければなりません。ビデオフォーマットが 4:2:2 または 4:2:0 の場合、列の数は偶数である必要があります。ビデオフォーマットが 4:2:0 の場合は、行の数も偶数でなければなりません。

表 3-1: ビデオフォーマットの値

ビデオフォーマット値

RGB 0

4:4:4 1

4:2:2 2

4:2:0 3





スケーリング

ビデオスケーリングは、Xin ピクセル × Yin ラインの入力カラー画像を Xout ピクセル × Yout ラインの出力カラー画像に変換するプロセスです。 IP は、入力デジタルビデオ画像の特定の矩形領域を元のサンプリンググリッドからターゲットのサンプリンググリッドへ変換します。

Scaler Only モードは、メモリが不要なストリームモードで実行されます。 PPC (pixels per clock) および周波数を選択することにより、ストリームでスケーラーの性能が適切に調整されていれば、スケーリング比はストリームモードで機能するはずです。これは、入力および出力解像度の大値に関連します。

たとえば、ダウンスケーリングの場合は大入力解像度を選択し、アップスケーリングの場合は大出力解像度を選択します。解像度とフレームレートの積によりピクセルスループットが決まります。このピクセルスループットと少なくとも 10％のマージンがサポートされるように、スケーラーを確実に構成する必要があります。つまり、1080p60 を 4K60 にアップスケールする場合、必要なスループットは、 4320 * 2160 * 60 (入力および出力の大解像度は 4k60) = 530MHz + 10％マージン = ~600MHz となります。このため、スケーラーに対して入力ストリームクロックを 300MHz、クロック値あたりのピクセル数を 2 に設定する必要があります。

入力画像は、ラスタースキャン方式 (左から右、上から下への走査) で提供される必要があります。有効な出力画像もこの順の走査で提供されます。

ビデオスケーリングは二次元演算であり、式 3-1 を用いて近似的に求めることができます。

式 3-1

この数式について説明します。 x および y は、コモンサンプリンググリッド状の離散した位置 (座標) です。 Pixout (x, y) は、座標 (x, y) で生成されている出力ピクセルです。 Pixin (x, y) は、入力スケーラーのアパーチャの一部として使用されている入力ピクセルです。 Coef (i, j) は係数の配列で、係数はアプリケーションによって異なります。 HTaps および VTaps は、フィルターの水平タップ数および垂直タップ数をそれぞれ示します。

この式の係数は、スケーリング比に従って、ある出力ピクセルに影響するよう選択された入力サンプリングセットに適用される重みを表します。 Scaler Only モードでは、入力解像度に変更がある場合、外部と内部両方の GPIO リセットをアサートする必要があります。


図 3-3: Scaler Only モード





機能

スケーラーには、次の 3 つの品質レベルが用意されており、それぞれでリソースの使用量が異なります。

• バイリニアスケーリングは、ピクセルの計算にバイリニア補間を使用する、スケーラーの中でもも容易な実装です。バイリニア補間では、より高い演算処理が求められるバイキュービック補間よりも多くの補間アーチファクト (エイリアシング、ぼかし、エッジハローなど) が生じます。

• バイキュービックスケーリングでは、バイリニアスケーリングと比較して要件が厳しいため、アーチファクトの少ない滑らかな画像が生成されます。バイリニア補間は 2 x 2 ピクセルしか使用しないのに対して、バイキュービック補間は 4 x 4 ピクセル領域を使用します。

• ポリフェーズスケーラーの概要は、「ポリフェーズスケーリング」で説明します。ポリフェーズスケーラーの画質 ( リソース使用量) は、使用するフィルタータップ数およびフィルター位相数に大いに依存します。ポリフェーズスケーリングでは高の画質が提供されますが、リソース使用量もも多くなります。

サポートされる機能を次にまとめます。

• ポリフェーズスケーリングモード、バイキュービックスケーリングモード、バイリニアスケーリングモード

• 6、 8、 10、または 12 タップの 64 位相のポリフェーズスケーリング

• RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 のサポートおよび変換

• ビデオコンポーネントあたり 8、 10、 12、または 16 ビットをサポート

ポリフェーズスケーリング

スケーリングでは、入力サンプリンググリッドと出力サンプリンググリッドは異なるものとされます。入力ピクセルの観点から離散した出力ピクセルを表すには、同等の二次元空間の入力サンプリンググリッドに出力サンプリンググリッドを重ね合わせて (スーパーインポーズ)、も近い入力ピクセルに対する出力ピクセルの位置を把握または推定する必要があります。これを把握することで、アルゴリズムは、それに応じて重み付けされた係数を持つフィルターを使用して出力ピクセル値の予想を立てます。フィルタータップは、入力画像から引き出された連続するデータポイントです。

例として、図 3-4 に、元の 6x6 入力グリッド ("X") に重ね合わせた目的の 5x5 出力グリッド ("O") を示します。これらは共通の空間を使用しています。この場合の出力位置 (x, y) = (1, 1) の推定では、入力ピクセルおよび出力ピクセルは同じ位置に配置されます。どちらの方向にも偏りがないように係数を重み付けすることができ、単一の係数セットを選択することもできます。出力位置 (2、 2) は、垂直および水平の両方の次元で入力グリッドからオフセットされています。係数は、このオフセットを反映するように選択でき、入力ピクセル (2, 2) などに対していくらかの偏りが示されます。アンチエイリアシングローパスフィルターを適切に適用することで、フィルターの特性をフィルター係数に組み込むことができます。


図 3-4: 6x6 入力グリッド (“X”) および 5x5 出力グリッド (“O”) のスーパーインポーズ





各次元における 2 つの連続する入力ピクセル間の空間は、概念的にいくつかのビンまたは位相に分割されます。任意の出力ピクセルの位置は、常にこれらのビンの 1 つに入るため、使用される係数の位相は定義されます。フィルターアーキテクチャは係数の異なる位相のいずれかを受け入れる必要があり、サンプルごとに位相を変化させます。

図 3-5 に、一次元のグリッドを示します。この図に示す 5 つの出力ピクセルには、左から右の順に位相 0、 1、 2、 3、0 があります。

図 3-4 および図 3-5 の例は、比率が Xin/Xout = Yin/Yout = 5/4 の場合の変換を示します。この比率はスケーリング係数 (SF) と呼ばれます。水平および垂直スケーリング係数は異なる場合があります。一般的な例として、放送業界では 720p (1280 x 720) を使用して撮影する一方で、ケーブル事業者は放送規格 1080p (1920 x 1080) に従ってそれを配信する必要がある場合などが挙げられます。 SF は水平および垂直の両方の次元で 2/3 となります。

Xin > Xout の場合、この変換は、水平ダウンスケール (SF > 1) として周知されています。 Xin < Xout の場合は、水平アップスケール (SF < 1) と周知されています。

係数セットは、ポリフェーズフィルター内にあるフィルターバンクの構成要素です。ポリフェーズフィルターの周波数応答は、入力サンプルに適用されるスケーリングの量によって決まります。フィルターの位相は、終的なスケーリング結果におけるサンプルセットのサブフィルターを表します。

係数の数とそれらの値は、スケーリングフィルターの必要なローパス、アンチエイリアス応答によって異なります。たとえば、より小さいスケーリング比では、より低い通過帯域とより多くの係数が求められます。係数の生成には Lanczos アルゴリズムをベースにしたフィルターデザインプログラムが適です。さらに、 MATLAB® 製品の fdatool/fvtool を使用すれば、より広範なフィルターデザインツールセットが提供されます。

一般的なガイドラインとして、ダウンスケールの場合、優れた画質を得るためにはスケーリング比ごとに 4 タップを使用します。次に、使用する推奨タップ数を示します。

式 3-1 の直接的な実装には、出力ごとに VTaps × HTaps 乗算演算を使用するフィルターが必要であることがわかります。しかし、ザイリンクスビデオスケーラーは分割可能なフィルターしかサポートしていません。これは、垂直フィルター (V フィルター ) 段と水平フィルター (H フィルター ) 段の一次元配列の演算を順に使用して二次元演算の近似値を求めます。初の段の中間結果は順に 2 段目に供給されます。

垂直フィルター段は、ラスタースキャンにおける水平方向の位置 x をインクリメントして、それぞれについて垂直領域でのみフィルタリングを実行し、 VPix (式 3-2) として表される中間結果を生成します。

式 3-2


図 3-5: 一次元グリッドのスーパーインポーズ

アップスケール 6 タップ

ダウンスケール < 1.5 6 タップ

ダウンスケール > 1.5 <= 2.5 8 タップ

ダウンスケール > 2.5 <= 3.5 10 タップ

ダウンスケール > 3.5 12 タップ

VPixint x y,[ ] Pixin x y, VTaps 2⁄( )– i+[ ] Vcoef i[ ]×VTaps 1–

i 0=

=





スケーラーフィルターの垂直コンポーネントの出力結果は、丸めが適切に適用されて水平フィルターに入力されます。これは前述の VTaps × HTaps の乗算演算に還元されます。つまり、分離により FPGA リソースが節約されることがわかります (式 3-3)。

式 3-3

バイリニア、バイキュービック、およびポリフェーズの各アーキテクチャの相違点は、係数が異なるというだけはでなく、バイリニアスケーリングとバイキュービックスケーリングについては適化されたアーキテクチャの実装でもあります。

位相の制御構造

これは、 IP が適切に機能するために必要な独自の制御構造です。この制御構造を初期化するための参照 C コードを次に示します。

static void xv_hscaler_calculate_phases(struct xscaler_device *xscaler, u32 width_in, u32 width_out, u32 pixel_rate) { unsigned int loop_width; unsigned int x, s; int offset = 0; int xwrite_pos = 0; bool output_write_en; bool get_new_pix; u64 phaseH; u32 array_idx = 0; int nr_rds; int nr_rds_clck; unsigned int nphases = xscaler->max_num_phases; unsigned int nppc = xscaler->pix_per_clk; unsigned int shift = XHSC_STEP_PRECISION_SHIFT - ilog2(nphases); loop_width = max_t(u32, width_in, width_out); loop_width = ALIGN(loop_width + nppc - 1, nppc);

Pixout x y,[ ] VPixint x HTaps 2⁄( )– i+ y,[ ] Hcoef i[ ]×HTaps 1–

i 0=

=





for (x = 0; x < loop_width; x++) { nr_rds_clck = 0; for (s = 0; s < nppc; s++) { phaseH = (offset >> shift) & (nphases - 1); get_new_pix = false; output_write_en = false; if ((offset >> XHSC_STEP_PRECISION_SHIFT) != 0) { /* read a new input sample */ get_new_pix = true; offset -= (1 << XHSC_STEP_PRECISION_SHIFT); array_idx++; } if (((offset >> XHSC_STEP_PRECISION_SHIFT) == 0) && (xwrite_pos < width_out)) { /* produce a new output sample */ offset += pixel_rate; output_write_en = true; xwrite_pos++; } /* Needs updates for 4 PPC */ xscaler->H_phases[x] |= (phaseH << (s * XHSC_HPHASE_MULTIPLIER)); xscaler->H_phases[x] |= (array_idx << (XHSC_HPHASE_SHIFT_BY_6 + (s * XHSC_HPHASE_MULTIPLIER)));





if (output_write_en) { xscaler->H_phases[x] |= (XV_HSCALER_PHASESH_V_OUTPUT_WR_EN << (s * XHSC_HPHASE_MULTIPLIER)); } if (get_new_pix) nr_rds_clck++; } if (array_idx >= nppc) array_idx &= (nppc - 1); nr_rds += nr_rds_clck; if (nr_rds >= nppc) nr_rds -= nppc; } }

カラーモード

次の表にカラーモードの値を示します。

4:2:0 は、 IP で有効になっている場合にのみサポート可能です。垂直方向スケーラーに 4:2:0 が入力されると、これは 4:2:2 にアップサンプリングされ、水平方向スケーラーに入力されます。



RGB 0

4:4:4 1

4:2:2 2

4:2:0 3






列の数は、クロックあたりのサンプル数の倍数でなければなりません。ビデオフォーマットが 4:2:2 または 4:2:0 の場合、列の数は偶数である必要があります。ビデオフォーマットが 4:2:0 の場合、行の数は偶数でなければなりません。

ラインレート

ラインレートは次のように計算されます。

line_rate = (height_in * STEP_PRECISION) / height_out;

この場合、 STEP_PRECISION = 2^16 = 65,536

フィルター係数

フィルター係数は、 [PHASE] [TAP] の 2 次元アレイとしてメモリに配置されます。各フィルター係数は 16 ビットであり、 S4.11 (4 整数ビットと 11 小数ビットを持つ符号付き固定小数点) として表されます。

ドライバーは、 6、 8、 10、または 12 タップフィルター用のビルトインテーブルを提供する必要があります。

AXI ビデオダイレクトメモリアクセスエンジン

多くのビデオアプリケーションでは、フレームレートの変更やイメージサイズの変更 (スケーリングまたはクロップ) をサポートするためにフレームバッファーを必要とします。ビデオ DMA エンジンは、ザイリンクスの AXI Video Direct Memory Access IP を使用し、AXI4-Stream ビデオインターフェイスと AXI4-MM インターフェイス間の効率的な広帯域幅アクセスが行えるように設計されています。詳細は、『AXI Video Direct Memory Access 製品ガイド』 (PG020) [参照 10] を参照してください。

機能

Full Fledged コンフィギュレーションの Video Processing Subsystem IP 内のビデオ DMA エンジンにより、フレームレート変換、さらにはクロップおよびズーム、そしてピクチャインピクチャといった高度なスケーリング機能が可能です。

フレームレート変換

フレームレート変換は、フレームドロップまたはフレームリピートにより実現します。 DMA エンジンは、書き込まれている 4 つのフレームバッファーを巡回的に追跡します。ビデオデータフローの読み出し部分は、書き込みポインターのちょうど 1 フレーム後までとなります。入力フレームレートが出力フレームレートよりも高い場合、書き込みポインターの進む頻度は読み出しポインターよりも多くなります。つまり、フレームはスキップされます (フレームドロップ)。同様に、出力フレームレートが入力フレームレートよりも高い場合でも、読み出しポインターは常に書き込みポインターの 1 フレーム後になります。この場合、フレームは反復されます (フレームリピート )。

クロップおよびズーム

ビデオ DMA エンジンのもう 1 つの用途は、クロップおよびズーム、そしてピクチャインピクチャ機能といった高度なスケーリングユースケースを実現することです。メモリを使用しない場合、図 3-6 に示すように、 1 つの解像度から別の解像度への基本的なスケーリングしか実行できません。





ビデオ DMA エンジンをビデオパスに使用すると、図 3-7 に示すような、メモリからのクロッピングによるクロップおよびズーム機能が可能です。


図 3-6: 基本的なスケーリング


図 3-7: クロップおよびズーム





ピクチャインピクチャ

図 3-8 に示すようなピクチャインピクチャ機能も可能です。

データ再アライメントエンジンは実装されていないため、メモリアクセスはバスの精度に合わせて調整されます。これはドライバーによって自動的に処理されます。

メモリ要件

フルコンフィギュレーションモードでは、 DDR メモリはビデオフレームバッファーを格納するために使用されます。サブシステムは、プログレッシブ入力には 5 つのフレームバッファーを使用し、インターレース入力には 3 つのフィールドバッファーを使用します。次の式を使用して、サブシステムに必要なメモリの量を計算できます。

5 * MAX_WIDTHp * MAX_HEIGHTp * NUM_VIDEO_COMPONENTS * BytesPerComp

+

3 * MAX_WIDTHi * MAX_HEIGHTi * NUM_VIDEO_COMPONENTS * BytesPerComp

BytesPerComp

• 8 ビットデータの場合は 1 バイト

• 10/12/16 ビットデータの場合は 2 バイト

メモリ帯域幅

Full Fledged コンフィギュレーションには、メモリ帯域幅に関して次のような要件があります。

デインタレーサーは 1 フィールドを書き込み、 2 フィールドを読み出します。たとえば、 1080i@60Hz 解像度の 8 ビット RGB データの場合、次のようになります。

1 フィールドの書き込み = 1920 列 * 540 行 * 24 ビット * 60fps = 178MB/秒

2 フィールドの読み出し = 1920 列 * (2*540) 行 * 24 ビット * 60fps = 356MB/秒

VDMA は 1 フレームを書き込み、1 フレームを読み出します。たとえば、 4K@60Hz 解像度の 8 ビット RGB データの場合、次のようになります。

1 フレームの書き込み = 3840 列 * 2160 行 * 24 ビット * 60fps = 1424MB/秒

1 フレームの読み出し = 3840 列 * 2160 行 * 24 ビット * 60fps = 1424MB/秒


図 3-8: ピクチャインピクチャ





色空間の変換と補正

イメージングシステムで色を正確に再現することが困難になる要因はさまざまです。次のような要因が考えられます。

• 光モジュール (レンズ、フィルター ) のスペクトル特性

• 昼光、蛍光、またはタングステンといった光源のバリエーション

• センサーのカラーフィルターの特性

色空間の変換/補正機能は、これらのバリエーションに対して画像データを補正します。この基本ブロックは、 YUV または RGB データのいずれかを処理します。

このコアブロックの機能は、たとえば、元の光源から処理された画像までイメージングシステムを介して 3 つの色チャネルの 1 つを追うことで容易に理解できます。

青色チャネルは、 (シーンからの青色光の光子 × 青色光フィルターの相対応答 × 青色光の光子に対するシリコンの相対応答) の組み合わせです。ただし、フィルターとシリコンの応答はヒトの目の応答とはかなり異なる可能性があるため、センサーにとっての青色はヒトにとっての青色と非常に異なります。

この違いは、ヒトの視覚に許容される青色により近く適合するように修正できます。色空間の変換/補正機能は、ピクセル値に係数を掛けて色を強めたり弱めたりし、効果的なゲインを生成します。同時に、緑色や赤色を混合して青色チャネルに加えることができます。この処理は数学的に次の式のように表現され、新しい青色 (Bc) は古い青色 (B)、赤色 (R) および緑色 (G) と関連しています。

Bc = K1 x R + K2 x G + K3 x B 式 3-4

ここで、 K1、 K2、および K3 はそれぞれ、新しい青色に追加される赤色、緑色、および青色の調整ついての重みです。

このコンセプトを広げて、標準の 3 × 3 行列乗算を各色チャネルに同時に並列に適用できます。これは、重みによって色補正マトリクスが定義される行列演算です。一般的なアプリケーションでは、色補正には黒 [0,0,0] レベルが確実に達成されるようにオフセット補正が含まれています。

次の行列演算も色補正に使用できます。

式 3-5

式 3-6

注記: K 係数は、 S3.12 固定小数点形式 (1 符号ビット、 3 整数ビット、 12 小数ビット ) で表されます。 16 ビット符号付き整数値 (2 の補数) は、 [-8 .. 8] の範囲の実数と等価です。オフセット値 O は、データ幅に 1 を加えた幅です。これは符号付きの整数で、範囲は [-2Data_Width, 2Data_Width-1] です。

RcGcBc

K11 K12 K13K21 K22 K23K31 K32 K33

RGB

O1O2O3

+=

YUV

K11 K12 K13K21 K22 K23K31 K32 K33

YUV

O1O2O3

+=





行列演算

3x3 行列 (およびオフセット ) を使用して、 RGB と YUV 4:4:4 との間で色空間変換を実行できます。

式 3-7

式 3-8

行列演算に示すように、入力ピクセルは補正された 1 組の出力ピクセルに変換されます。これは、静的アプリケーションとして構成された非常に便利な関数です。ただし、係数およびオフセット値はプログラム可能であるため、この関数は、別の制御ループに基づいて変わる照明条件に適応させることができます。

クリップおよびクランプ

クリップ値とクランプ値の幅はデータ幅と同じです。これらは符号なしの整数で、範囲は [0, 2Data_Width-1] です。

機能

色空間の変換/補正機能は、さまざまな色補正アプリケーションに 3 x 3 行列乗算を提示します。係数行列は完全にプログラム可能で、オフセット補正が含まれます。さらに出力のクリップおよびクランプも定義可能です。


• ユーザープログラマブルな行列係数

• RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 のサポートおよび変換

• 8、 10、 12、または 16BPC のサポート

• RGB から YUV への (またはその逆) 変換に使用する係数を設定するドライバー API

• 輝度、コントラスト、彩度、ゲインを設定/取得するドライバー API

色空間の変換

この機能は主に、 RGB 領域と YUV 領域の色空間の変換を目的としています。オフセット補正を含む完全にプログラム可能な 3 x 3 行列乗算、クリップおよびクランプにより、複数のビデオ規格をサポート可能です。

色の補正

この機能は、ビデオフレーム内のユーザー指定ウィンドウでの追加の色補正をサポートします。ユーザーはデモウィンドウ内でのみ適用される第 2 の係数行列を定義できます。また、デモウィンドウのサイズおよび位置もユーザーが設定します。

RGB

K11 K12 K13K21 K22 K23K31 K32 K33

YUV

O1O2O3

+=

YUV

K11 K12 K13K21 K22 K23K31 K32 K33

RGB

O1O2O3

+=





フィルターの係数およびオフセット

係数は 16.12 の固定小数点形式で表示されます。 16 ビット符号付き整数値 (2 の補数) は、 [-8 .. 8] の範囲の実数と等価です。

オフセット値は、データ幅に 1 を加えた幅です。式 3-9 に示す範囲の符号付き整数です。

[-2Data_Width, 2Data_Width-1] 式 3-9

行列演算の出力は、切り捨て前に出力 LSB の半分を加算して DATA_WIDTH ビットに丸められます。

クリップ値よりも大きい出力値は、クリップ値で置き換えられます。クランプ値よりも小さい出力値は、クランプ値で置き換えられます。クリップ値とクランプ値の幅はデータ幅と同じです。これらは符号なしの整数で、範囲は [0 ..2Data_Width-1] です。

カラーモード

次の表にカラーモードの値を示します。

IP は、あらゆるフォーマット間 (RGB、 4:4:4、 4:2:2、 4:2:0) の変換に対応しています。ただし、適切なフォーマットがハードウェアで有効になっていることが前提です。


列の数は、クロックあたりのサンプル数の倍数でなければなりません。ビデオフォーマットが 4:2:2 または 4:2:0 の場合、列の数は偶数である必要があります。ビデオフォーマットが 4:2:0 の場合は、行の数も偶数でなければなりません。

ウィンドウ

ウィンドウ関数は Linux ドライバーではサポートされていません。ハードウェアでウィンドウ関数が有効になっていない場合、次のレジスタはありません。

• HwReg.ColStart

• HwReg.ColEnd

• HwReg.RowStart

• HwReg.RowEnd

• HwReg.K11_2

• HwReg.K12_2

• HwReg.K13_2

• HwReg.K21_2

• HwReg.K22_2

• HwReg.K23_2

• HwReg.K31_2



RGB 0

4:4:4 1

4:2:2 2

4:2:0 3





• HwReg.K32_2

• HwReg.K33_2

• HwReg.ROffset_2

• HwReg.GOffset_2

• HwReg.BOffset_2

• HwReg.ClampMin_2

• HwReg.ClipMax_2

クロマリサンプリング

ヒトの目には、輝度 (明るさ ) のディテールと比べてクロミナンス (色) のディテールに対する受容性がありません。色空間の変換を使用すると、 RGB を YUV 色空間に変換できます。この場合、 Y は輝度情報、 U と V は得られた色差信号です。通常の視聴距離では、より低いレートでの色差信号 (U および V) のサンプリングによる知覚可能な損失はなく、シンプルで効果的なビデオ圧縮が提供されるため、ストレージおよび伝送コストが低減されます。

クロマリサンプラー機能は、 4:4:4、 4:2:2、および 4:2:0 のクロマサブサンプリングフォーマット間での変換を実行します。サポートされている 3 つのサブサンプリングフォーマットでは合計 6 つの変換が可能です。変換には、 FIR フィルター手法が使用されます。一部の変換では、水平方向のみ、垂直方向のみ、またはその両方でのフィルタリングが必要です。補間演算は、 2 相ポリフェーズ FIR フィルターを使用して実装されます。間引き演算はローパス 2 相ポリフェーズ FIR フィルターを使用して実装され、クロマエイリアシングを抑制します。

機能

クロマリサンプラー機能は、数種のクロマサブサンプリングフォーマット間での変換を実行します。サポートされるフォーマットは、 4:4:4、 4:2:2、および 4:2:0 です。ビデオサンプルの補間と間引きには次の 3 つのオプションがあります。

• 高性能アプリケーションの場合、プログラム可能な係数で設定できるフィルターを定義する。

• 低フットプリントアプリケーションの場合、 2 のべき乗の係数で定義された静的フィルターを使用する。

• 小のフットプリントの場合、ピクセルを複製または破棄する。


• ユーザープログラマブルなフィルター係数

• 4、 6、 8、または 10 のタップフィルター

• RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 のサポート

• 8、 10、 12、または 16BPC のサポート

• クロマリサンプリングが不要な場合は実行時にパススルーモードを設定可能

サブサンプリングされたビデオフォーマット

サブサンプリング方式は、一般に 3 つのパーツの比 J:a:b (たとえば 4:2:2) で表現されます。これは、幅が J ピクセル、高さが 2 ピクセルの概念的領域で、輝度信号と色 (クロミナンス) 信号のサンプルの現れ方を示しています。パーツはそれぞれ順に次のとおりです。

• J: 水平方向のサンプリングの基本数 (概念的領域の幅)。通常は 4。

• a: J ピクセルの初のラインに現れるクロミナンスサンプル (V、 U) の数

• b: J ピクセルの 2 番目のラインに現れる追加のクロミナンスサンプル (V、 U) の数

も一般的なサブサンプリング手法を説明するために、図 3-9 に示すグラフィカルな記号を用いてサンプリンググリッドピクセルを表しています。





4:4:4

RGB と同様に、 4:4:4 フォーマットは画像の取り込みと表示の目的で使用されます。 U チャネルと V チャネルは輝度と同じレートでサンプリングされます。したがって、すべてのピクセル位置には、図 3-10 に示すように、輝度データおよび色差データが共に配置されます。

4:2:2

このフォーマットには、水平方向にサブサンプリングされた色差データが含まれます。輝度サンプル 1 つおきに、関連する U サンプルと V サンプルペアがあります。サブサンプリングされた色差データは、図 3-11 に示すように、1 つおきの輝度サンプルと共に配置されます。

4:2:0

4:2:0 エンコードには、水平方向および垂直方向にサブサンプリングされた色差が含まれます。水平方向および垂直方向の色差データは、交互の走査線上にある 1 つおきの輝度サンプルと共に配置されます。サンプリング位置は図 3-12 に示します。


図 3-9: 輝度および色差を表す記号


図 3-10: YUV 4:4:4 フォーマット









インプリメンテーション

サポートされている 3 つのサブサンプリングフォーマット (4:4:4、 4:2:2、 4:2:0) 間で、 6 つの変換が可能です。変換には、 FIR フィルター手法が使用されます。一部の変換では、水平方向のみ、または垂直方向のみのフィルタリングが必要であり、場合によっては、水平方向と垂直方向の両方でフィルタリングする必要があります。表 3-4 に、デフォルトのフィルター情報と詳細を示します。

各変換には次の 3 つの実装オプションがあります。

• 係数およびタップ数がプログラム可能な DSP48 ベースフィルター。二次元フィルターは分離可能でなければなりません。係数は、 [-8...8] 範囲の 16 ビット符号付き 4 整数ビットおよび 12 少数ビットの固定小数点フォーマットで表されます。

• 2 のべき乗の固定係数で事前に定義された、プログラム不可のフィルター (フィルタリングにはシフトおよび加算のみが使用されるため、 DSP48 は使用されない)。デフォルトの係数で、補間およびアンチエイリアシングローパスフィルターの線形補間が実装されます。

• も簡単で小のフットプリントソリューションは、サンプルを単に破棄 (間引き ) または複製 (補間) することです。ダウンサンプリングでは、一部のサンプルは出力に直接渡されますが、ほかのサンプルは完全に破棄されます。アップコンバーターの場合、前の入力サンプルが複製されます。

4:2:2 から 4:4:4 への変換

この変換は 1:2 水平補間演算で、 2 相ポリフェーズ FIR フィルターを使用して実装されます。 2 つの出力ピクセルのうち 1 つは、入力サンプルの 1 つと共に配置されます。この入力サンプルを複製するだけで、理想的な出力が得られます。

出力ピクセル ox,y を評価するために、 FIR フィルターによって COEFk_HPHASEpx のたたみ込みが使用されます。この場合、 k は係数インデックス、 ix,y は入力画像からのピクセル、 px は補間の位相 (0 または 1、 x による ) および [ ]M

m は M でのクリッピングと m でのクランピングを伴う丸めを表しています。 DW はデータ幅あるいはビデオコンポーネントあたりのビット数です。 Ntaps はフィルタータップの数です。

式 3-10

位相 1 では、 COEF00_HPHASE1 はフィルターアパーチャの直近の入力サンプルに適用される係数です。図 3-13 に、4 タップフィルターサンプルの係数の使用を示します。ここでは、名称を簡略化して使用しています (a = COEF00_HPHASE1、 b = COEF01_HPHASE1、 c = COEF02_HPHASE1、および d = COEF03_HPHASE1)。

表 3-4: クロマサンプリングの構成

コンバーターフィルターの構成

4:4:4 から 4:2:2 へ水平方向アンチエイリアシング

4:4:4 から 4:2:0 へ分離可能な二次元アンチエイリアシング

4:2:2 から 4:4:4 へ水平方向補間

4:2:2 から 4:2:0 へ垂直方向アンチエイリアシング

4:2:0 から 4:4:4 へ分離可能な二次元補間

4:2:0 から 4:2:2 へ垂直方向補間

ox y, ix k y,– COEFk_HPHASEpxk 0=

Ntaps 1–

0

2DW 1–

=





定義済みフィルターによって位相 0 の入力サンプルが複製されます。位相 1 フィルターは [0.5 0.5] です。

4:4:4 から 4:2:2 への変換

この変換は 2:1 水平間引き演算で、ローパス FIR フィルターを使用して実装され、クロマエイリアシングを抑制します。出力ピクセル ox,y を評価するために、コアの FIR フィルターによって COEFk_HPHASE0 のたたみ込みが使用されます。この場合、 k は係数インデックス、 ix,y は入力画像からのピクセル、および [ ]M

m は M でのクリッピングと m でのクランピングを伴う丸めを表しています。 DW はデータ幅またはビデオコンポーネントあたりのビット数です。 Ntaps はフィルタータップの数です。

式 3-11

位相 0 では、 COEF00_HPHASE0 はフィルターの直近の入力サンプルに適用される係数です。図 3-11 に、 5 タップフィルターサンプルの係数の使用を示します。ここでは、名称を簡略化して使用しています (a = COEF00_HPHASE0、 b = COEF01_HPHASE0、 c = COEF02_HPHASE0、 d = COEF03_HPHASE0、および e = COEF04_HPHASE0)。

定義済みフィルターの係数は [0.25 0.5 0.25] です。

4:2:0 から 4:2:2 への変換

この変換は 1:2 垂直補間演算で、 2 相ポリフェーズ FIR フィルターを使用して実装されます。 2 つの出力ピクセルのうち 1 つは、入力サンプルの 1 つと共に配置されます。この入力サンプルを複製するだけで、理想的な出力が得られます。

出力ピクセル ox,y を評価するために、コアの FIR フィルターによって COEFk_VPHASEpy のたたみ込みが使用されます。この場合、 k は係数インデックス、 py は補間の位相、 ix,y は入力画像からのピクセル、および [ ]M



図 3-13: 4:2:2 から 4:4:4 への変換で使用する係数の構成



ox y, ix k y,– COEFk_HPHASE0k 0=

Ntaps 1–

0

2DW 1–

=





式 3-12

位相 1 では、 COEF00_VPHASE1 はフィルターの直近の入力サンプルに適用される係数です。図 3-15 に、 4 タップフィルターサンプルの係数の使用を示します。ここでは、名称を簡略化して使用しています (a = COEF00_VPHASE1、 b = COEF01_VPHASE1、 c = COEF02_VPHASE1、および d = COEF03_VPHASE1)。

定義済みフィルターは係数 [0.5 0.5] を使用して出力サンプルのうちの 1 つを補間します。ほかの出力サンプルは、入力サンプルを複製したものです。

4:2:2 から 4:2:0 への補間

この変換は 2:1 垂直間引き演算で、ローパス FIR フィルターを使用して実装され、クロマエイリアシングを抑制します。出力ピクセル ox,y を評価するために、コアの FIR フィルターによって COEFk_VPHASE0 のたたみ込みが使用されます。この場合、 k は係数インデックス、 ix,y は入力画像からのピクセル、および [ ]M


式 3-13

位相 0 では、 COEF00_VPHASE0 はフィルターの直近の入力サンプルに適用される係数です。図 3-16 に、 5 タップフィルターサンプルの係数の使用を示します。ここでは、名称を簡略化して使用しています (a = COEF00_VPHASE0、 b = COEF01_VPHASE0、 c = COEF02_VPHASE0、 d = COEF03_VPHASE0、および e = COEF04_VPHASE0)。



ox y, ix k y,– COEFk_VPHASE0k 0=

Ntaps 1–

0

2DW 1–

=





定義済みフィルターの係数は [0.25 0.5 0.25] です。

4:2:0 から 4:4:4 への変換

この変換では、垂直方向と水平方向の両方で補間を実行します。これは、 4:2:0 から 4:2:2 への変換ブロックと 4:2:2 から 4:4:4 への変換ブロックをカスケード接続して実装される分離可能な二次元フィルターと同等です。量子化された垂直フィルターの結果は水平フィルターによってフィルタリングされます。つまり、結果は量子化されて [0 ..2DW-1] の範囲に戻されます(DW はデータ幅、またはビデオコンポーネントあたりのビット数)。

4:2:2 クロマの中間値は式 3-13 を用いて計算します。計算結果は式 3-14 に示すとおりです。

式 3-14

次に、値は式 3-1 に従ってフィルタリングされます。計算結果は式 3-15 に示すとおりです。

式 3-15

定義済みフィルターの係数は、 4:2:0 から 4:2:2 への変換および 4:2:2 から 4:4:4 への変換で定義されているものを使用します。垂直方向では、 1 つの入力サンプルが複製され、もう 1 つはフィルター [0.5 0.5] で補間されます。水平方向でも同様です。

4:4:4 から 4:2:0 への変換

この変換では、垂直方向と水平方向の両方で 2x の間引きを実行します。これは、 4:4:4 から 4:2:2 への変換ブロックと 4:2:2 から 4:2:0 への変換ブロックをカスケード接続して実装される分離可能な二次元フィルターと同等です。量子化された水平フィルターの結果は垂直フィルターによってフィルタリングされます。つまり、結果量子化されて [0 ..2DW-1] の範囲に戻されます(DW はデータ幅、またはビデオコンポーネントあたりのビット数)。



tx y, ix y, k– COEFk_VPHASEpyk 0=

NVtaps 1–

0

2DW 1–

=

ox y, ix k y,– COEFk_HPHASEpxk 0=

Ntaps 1–

0

2DW 1–

=





4:2:2 クロマの中間値は式 3-2 を用いて計算します。計算結果は式 3-16 に示すとおりです。

式 3-16

次に、値は式 3-4 に従ってフィルタリングされます。計算結果は式 3-17 に示すとおりです。

式 3-17

定義済みフィルターの係数は、 4:4:4 から 4:2:2 への変換および 4:2:2 から 4:2:0 への変換で定義されているものを使用します。水平方向では、間引きはフィルター [0.25 0.5 0.25] を用いて実行されます。垂直方向でも同様です。

リサンプリングフィルター

クロマフォーマット変換で実行されるアップサンプリングおよびダウンサンプリングは、補間およびアンチエイリアシングのローパスフィルターを用いて実装されます。

クロマリサンプリング機能は、大 10 タップおよび 2 相の水平フィルターと、大 10 タップおよび 2 相の垂直フィルターを備えています。水平方向と垂直方向の両方でアップサンプリング/ダウンサンプリングを必要とする変換では、分離可能な二次元フィルターが利用可能です。

選択するタップの数は、偶数 (4、 6、 8、 10) である必要があります。選択した変換タイプおよびフィルターサイズに応じて、不要な係数を 0 に設定することにより係数の一部のみを使用できます。

各係数は、 16 ビットの 2 の補数値 (4 整数ビット (1 符号ビット ) と 12 小数ビット ) です。符号ビットは MSB です。たとえば、値が 1 の係数は次のビットベクトルで表されます。

[0001000000000000].

ユニティゲインを得るには、係数が合計して正確に 1 になるようにする必要があります。それらの合計が 1 に満たない場合は、ダイナミックレンジの一部が失われます。

演算ビット幅の増大

フル精度 (DATA_WIDTH+16+log2(NTaps) ビット ) は、水平方向および/または垂直方向の FIR たたみ込み演算では維持されます。

FIR フィルター出力は、切り捨て前にフル精度ドメインにある出力 LSB の半分を加算して DATA_WIDTH ビットに丸められます。出力データのクリッピングおよびクランピングにより、オーバーフローやアンダーフローが回避されます。データは、 2DATA_WIDTH-1 でクリッピングされ、 0 でクランピングされます。

エッジパディング

画像のエッジピクセルは、画像アーチファクトを防ぐために、フィルタリングの前に複製されます。

注記: バイパスモードを有効にするには、 Video Processing Subsystem IP (すべてのモード ) の入力および出力解像度を設定します。


tx y, ix k y,– COEFk_HPHASE0k 0=

NHtaps 1–

0

2DW 1–

=





クロッキング

AXI 4-Stream、 AXI4-MM、および AXI4-Lite の各インターフェイスはそれぞれ独自のクロックレートで動作可能です。したがって、 3 つの別々のクロックインターフェイス (順に aclk_axis、 aclk_axi_mm、および aclk_ctrl) が用意されています。

Video Processing Subsystem のピクセルスループットは、クロック周波数と GUI の [Samples per Clock] での設定値との積で定義されます。 aclk_axis のクロック周波数が 300MHz で、クロックあたり 4 サンプルのコンフィギュレーションの場合、 Video Processing Subsystem は 1200 メガピクセルのスループットレートに対応可能です。これは、8k@30Hz 解像度のデータ処理に十分です。

リセット

aresetn_ctrl 信号は、 IP のアクティブ Low のリセット入力信号です。リセット信号は aclk_ctrl 信号に同期する必要があります。このリセット信号のアサートには、も遅いクロックの 16 サイクル以上が必要です。すべてのレジスタはパワーオン状態にリセットされます。すべてのキューはフラッシュされます。すべての内部ロジックはパワーオン状態に戻ります。

aresetn_io_axis 信号は、 Video Processing Subsystem がストリーミング入力のデータを使用する準備ができていないときに IP をリセット状態に保持するために使用可能な出力信号です。リセット信号は aclk_axis 信号に同期する必要があります。

Full Fledged モードおよび Scaler Only モードの場合、 aresetn_ctrl 信号とは別に、 VPSS のサブコアをリセットするための内部 GPIO リセット信号があります。内部 GPIO を制御するには、 IP をセット / リセットできる内部 GPIO コンフィギュレーションを設定する必要があります。




第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 3]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 4]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Video Processing Subsystem は、 Vivado Design Suite の Vivado IP インテグレーターでブロックデザインに追加できます。 Vivado IP インテグレーターでコアをカスタマイズおよび生成する方法は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Flow Navigator で [Create Block Diagram] をクリックするか、 [IP Integrator] の下にある [Open Block Design] をクリックします。

2. 図を右クリックし、 [Add IP] をクリックします。

検索可能な IP カタログが開きます。IP インテグレーターのブロックデザインキャンバスの左側にある [Add IP] ボタンをクリックしても IP を追加できます。

3. IP 名をクリックして Enter キーを押すか、 IP 名をダブルクリックします。

4. 選択した IP ブロックをダブルクリックするか、右クリックして [Customize Block] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 3] を参照してください。

注記: この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。




第 4 章: デザインフローの手順

[Top Level] タブでの設定

[Top Level] タブには次のパラメーターがあります。

• [Component Name]: コンポーネント名は IP インテグレーターによって自動的に設定されます。

• [Samples per Clock]: 1、 2、または 4 のピクセル幅インターフェイスを選択します。

• [Maximum Data Width]: 8、 10、 12、または 16 ビットの色深度を選択します。

• [Maximum Number of Pixels]: 1 スキャンラインあたりの大ピクセル数を指定します。指定可能な値は 64 ～ 8192 です。内部ラインバッファーの深さを設定するには、この値を指定する必要があります。上限に近い値を設定すると、ブロック RAM の使用量が適になります。有効フレームサイズは、 AXI4-Lite インターフェイスおよびドライバー API を介して実行時にプログラムできます。有効な列の数は、大ピクセル数 ([Maximum Number of Pixels]) 以下でなければなりません。

• [Maximum Number of Lines]: 1 フレームあたりの大スキャンライン数を指定します。指定可能な値は 64 ～ 4320 です。有効フレームサイズは、 AXI4-Lite インターフェイスおよびドライバー API を介して実行時にプログラムできます。有効な行の数は、大スキャンライン数 ([Maximum Number of Lines]) 以下でなければなりません。

• [Video Processing Functionality]: 次の処理オプションが提供されています。

° [Full Fledged]: Full Fledged デザインでは、デインターレース (オプション)、スケーリング、色空間の変換および補正などのカラー行列演算、クロマリサンプリング (オプション)、フレームのドロップ/ リピートによるフレームレート変換 (オプション) が示されます。Full Fledged コンフィギュレーションは、もリソースを消費する構成ですが、デインターレース、フレームレート変換、およびクロマリサンプリングを除けば必要低限のものだけを備えた完全な構成となります。デインターレースが含まれない場合は、プログレッシブ入力のみがサポートされます。同様に、後述の Color Space Support オプションにより、 Video Processing Subsystem は RGB YUV 4:4:4 のみを処理するよう


図 4-1: [Top Level] タブ





に構成できるため、水平方向および垂直方向のクロマリサンプリングが不要になります。Full Fledged コンフィギュレーションでは、含まれる機能の設定を変更できます。たとえばクロマサンプリングに使用されるアルゴリズムおよび/またはタップ数を変更できます。

° [Scaler Only]: サブシステムは、 RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 の間でのビデオフォーマット変換オプションを用いてスケーリング機能を実行するように構成されます。[Enable Color Space Conversion] をオンにして [Color Space Support] で [RGB | YUV 4:4:4 | YUV 4:2:2 | YUV 4:2:0] をオンにすると、 Scaler Only コンフィギュレーションは事実上あらゆるフォーマット変換が可能なスケーラー構成となります。基本的なクロマリサンプリングの画質よりも優れたものが求められたり、色空間変換の係数をプログラムすることが求めらたりすることがなければ、リソースに関しては Scaler Only コンフィギュレーションは Full Fledged コンフィギュレーションに替わる費用対効果の高い方法です。

° [Deinterlacing Only]: サブシステムは、デインターレース機能のみを実行するように構成されます。

° [Color Space Conversion Only]: サブシステムは、色補正機能および色空間の変換 (RGB と YUV 4:4:4 との間、 YUV 4:2:2 と YUV 4:2:0 との間) を実行するように構成されます。つまり、 Color Space Conversion Only コンフィギュレーションはあらゆるフォーマット変換に対応可能です。

° [420-422 Chroma Resampling Only]: サブシステムは、垂直方向クロマリサンプリング機能のみを実行するように構成されます。

° [422-444 Chroma Resampling Only]: サブシステムは、水平方向クロマリサンプリング機能のみを実行するように構成されます。

• [Top Level Configuration Options]: [Video Processing Functionality] で [Full Fledged] を選択した場合、次の追加設定が利用できます。

° [Enable Interlaced Input]: インターレースサポートが必要な場合は、このチェックボックスをオンにします。この場合、サブシステムには Deinterlacer サブコアが含まれます。

° [Enable Built-in DMA]: このチェックボックスをオンにすると、サブシステムに Video DMA Engine が含まれます。

° [Use UltraRAM for Line Buffers]: UltraScale+ デバイスでは、ラインバッファーをブロック RAM ではなく UltraRAM に格納できます。

° [Color Space Support]: サポートする色空間を選択します。 Full Fledged コンフィギュレーションで YUV 4:2:2 を選択すると、 Horizontal Chroma Resampler サブコアが含まれます。 YUV 4:2:0 を選択すると、 Vertical Chroma Resampler サブコアも含まれます。

デインターレーサーの設定


図 4-2: [Deinterlacer] タブ





[Deinterlacer] タブには次のパラメーターがあります。

• [Enable Motion Adaptive Deinterlacing]: このオプションをオンにすると、 6 つのデインターレースアルゴリズム (ラインダブリング、ウィーブ、垂直時間軸線形補間、垂直時間軸メディアン、メディアン、およびバイリニア補間) のサポートが可能になります。このチェックボックスをオフにした場合、 2 つのアルゴリズム (ボブおよびバイリニア補間) しかサポートされません。

スケーラーの設定

[Video Processing Functionality] で [Scaler Only] を選択した場合、次のオプションが利用できます。

• [Enable Color Space Conversion]: このオプションをオンにすると、 Scaler Only サブコアで、入力ビデオストリームと出力ビデオストリーム間における RGB から YUV 4:4:4 への (またはその逆方向の) 色空間変換が実行時に設定できるようになります。ただし、係数は固定でありプログラム可能ではありません。

• [Color Space Support]: サポートする色空間を選択します。 YUV 4:2:2 を選択すると、基本的な水平方向クロマリサンプリング機能が含まれます。 YUV 4:2:0 を選択すると、基本的な垂直方向クロマリサンプリング機能も含まれます。 [Enable Color Space Conversion] をオンにして [Color Space Support] で [RGB | YUV 4:4:4 | YUV 4:2:2 | YUV 4:2:0] をオンにすると、 Scaler Only コンフィギュレーションはあらゆるフォーマット変換が可能なスケーラー構成となります。


図 4-3: [Top Level] タブでのスケーラーの設定オプション





[Scaler] タブには次のパラメーターがあります。

• [Algorithm]: スケーラーには、次の 3 つの品質レベルが用意されており、それぞれでリソースの使用量が異なります。

° [Bilinear]: バイリニアスケーリングは、バイリニア補間を使用してピクセルを計算します。

° [Bicubic]: バイキュービックスケーリングでは、バイリニアスケーリングと比較して要件が若干厳しいため、アーチファクトの少ない滑らかな画像が生成されます。

° [Polyphase]: ポリフェーズスケーラーの画質 ( リソース使用量) は、使用するフィルタータップ数およびフィルター位相数に大いに依存します。

• [Polyphase Filter Control]: ポリフェーズフィルタリングを選択した場合は、水平タップと垂直タップおよび水平位相および垂直位相をここで定義します。

° [Horizontal Taps]: 6、 8、 10、または 12 の水平フィルタータップを選択します。

° [Vertical Taps]: 6、 8、 10、または 12 の垂直フィルタータップを選択します。

° [Horizontal Phases]: 現在サポートされているのは 64 位相のみです。

° [Vertical Phases]: 現在サポートされているのは 64 位相のみです。


図 4-4: [Scaler] タブ





クロマリサンプラーの設定

Video Processing Subsystem は 4:4:4 と 4:2:2 のフォーマット間および 4:2:2 と 4:2:0 フォーマット間のクロマリサンプリングをサポートします。

上記 2 つのクロマリサンプリングのタブには次のパラメーターがあります。

• [Algorithm]:

° [Drop Repeat]: ドロップオプションを使用すると、フィルターなしでダウンコンバージョンが実行されます。一部のサンプルは出力に直接渡されますが、ほかのサンプルは完全に破棄されます。これは、行単位、およびピクセル単位で実行されます。リピートオプションは、すべてのアップコンバーターで使用できます。このオプションは、垂直方向および水平方向の両方のドメインで適切に適用されます。リピートオプションを使用すると、フィルターなしでアップコンバージョンが実行されます。その代わりに、以前の入力サンプルが複製されます。

° [Predefined]: フィルターはあらかじめ定義されており、プログラム可能ではありません。フィルターの係数には 2 のべき乗のみが使用されるため、 DSP48 は必要ありません。アンチエイリアシングおよび補間に使用するローパスフィルターには線形補間が採用されています。

° [FIR]: このオプションは、 AXI4-Lite インターフェイスを介してフィルター係数をプログラムするために使用します。

• [Filter Control]: FIR フィルタリングを選択した場合は、水平タップと垂直タップの数をここで指定します。

° [Horizontal Taps]: 4、 6、 8、または 10 の水平フィルタータップを選択します。


図 4-5: [4:2:2 – 4:4:4 Chroma Resampling] タブ


図 4-6: [4:2:0 – 4:2:2 Chroma Resampling] タブ





° [Vertical Taps]: 4、 6、 8、または 10 の垂直フィルタータップを選択します。

カラー行列の設定

[Video Processing Functionality] で [Color Space Conversion Only] を選択した場合、次のオプションが利用できます。

• [Color Space Support]: サポートする色空間を選択します。 YUV 4:2:2 を選択すると、基本的な水平方向クロマリサンプリング機能が含まれます。 YUV 4:2:0 を選択すると、基本的な垂直方向クロマリサンプリング機能も含まれます。


図 4-7: [Top Level] タブでのカラー行列の設定オプション





[Color Matrix] タブには次のパラメーターがあります。

• [Enable Demo Window]: この機能により、画像内のユーザー指定ウィンドウ内で異なる行列係数セットを使用できます。

ユーザーパラメーター

表 4-1 に、 Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示可能です。


図 4-8: [Color Matrix] タブ

表 4-1: Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値

Top Level

Samples Per Clock C_SAMPLES_PER_CLK 2

Maximum Data Width C_MAX_DATA_WIDTH 10

Maximum Number of Pixels C_MAX_COLS 3840

Maximum Number of Lines C_MAX_ROWS 2160

Video Processing Functionality C_TOPOLOGY 1

Scaler Only 0

Full Fledged 1

Deinterlacing Only 2

Color Space Conversion Only 3

420-422 Chroma Resampling Only 4

422-444 Chroma Resampling Only 5

Enabled Interlaced Input C_ENABLE_INTERLACED true

Enable Built-in DMA C_ENABLE_DMA true





出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

Use UltraRAM for Line Buffers USE_URAM 0

Color Space Support C_COLORSPACE_SUPORT 0

RGB | YUV 4:4:4 | YUV 4:2:2 | YUV 4:2:0 0

RGB | YUV 4:4:4 | YUV 4:2:2 1

RGB | YUV 4:4:4 2

Deinterlacer

Enable Motion Adaptive Deinterlacing C_DEINT_MOTION_ADAPTIVE true

AXIMM Address Width AXIMM_ADDR_WIDTH 32

Number Read/Write Outstanding AXIMM_NUM_OUTSTANDING 16

Transaction Burst Length AXIMM_BURST_LENGTH 16

Scaler

Algorithm C_SCALER_ALGORITHM Polyphase

Bilinear 0

Bicubic 1

Polyphase 2

Horizontal Taps C_H_SCALER_TAPS 6

Vertical Taps C_V_SCALER_TAPS 6

Horizontal Phases C_H_SCALER_PHASES 64

Vertical Phases C_V_SCALER_PHASES 64

Enable 4:2:2 Color Format C_SCALER_ENABLE_422 true

Chroma Resampler

Horizontal Algorithm C_H_CHROMA_ALGORITHM FIR

Drop Repeat 0

Predefined 1

FIR 2

Vertical Algorithm C_V_CHROMA_ALGORITHM FIR

Drop Repeat 0

Predefined 1

FIR 2

Horizontal Taps C_H_CHROMA_TAPS 4

Vertical Taps C_V_CHROMA_TAPS 4

Color Matrix

Enable Demo Window C_CSC_ENABLE_WINDOW true

Enable 4:2:2 Color Format C_CSC_ENABLE_422 true

注記:1. パラメーター値については、 Vivado IDE のパラメーター値とユーザーパラメーター値の異なるものを示しています。これら

の値は、パラメーター名の下に字下げして表記しています。

表 4-1: Vivado IDE のパラメーターとユーザーパラメーターの対応表 (続き)

Vivado IDE のパラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値





コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

必要な制約は、 AXI4-Stream ビデオインターフェイスクロック aclk_axis、 AXI4-Lite 制御インターフェイスクロック aclk_ctrl、およびメモリサブシステムクロック aclk_axi_mm のクロック周波数制約のみです。AXI4-Lite 信号のパスは set_false_path で制約する必要があり、これにより AXI4-Lite 信号のセットアップおよびホールドチェックは無視されます。これらの制約は、 IP に含まれる XDC 制約ファイルで提供されています。

デバイス、パッケージ、スピードグレードの選択

このセクションは、この IP コアには適用されません。

クロック周波数


クロック管理


クロック配置


バンク設定


トランシーバーの配置


I/O 規格と配置


シミュレーション

このコアのシミュレーションはサポートされません。





合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。




第 5 章

サンプルデザインの詳細Video Processing Subsystem の機能を示すために、 IP インテグレーターのサンプルデザインが提供されています。

表 5-1 にサポートされるプラットフォームを示します。

サンプルプロジェクトを開くには、次の手順を実行します。

1. IP インテグレーターのブロックデザインキャンバスに IP を追加します。

2. IP がブロックデザインにインスタンシエートされたら、それをダブルクリックしてカスタマイズします。

3. 選択した IP ブロックを右クリックし、表示されるメニューで [Open IP Example Design] をクリックします。

4. [Open IP Example Design] ダイアログボックスでサンプルプロジェクトのディレクトリを選択して [OK] をクリックします。

Vivado® で新しいセッションが開き、 [Sources] ビューの [Desugb Sources] の下にサンプルデザインが表示されます。

Full Fledged のビデオプロセッシングデザイン

図 5-1 に、上位のブロック図を示します。ビデオパスには、 Video Test Pattern Generator および AXI4-Stream to Video Out コアがあります。これらの IP はプロセッサで制御されており、 MIG と接続されたメモリインターコネクトが外部 DDR とインターフェイスしています。

表 5-1: サポートされるプラットフォーム

開発ボード追加ハードウェアプロセッサ

KC705 N/A MicroBlaze™

ZCU102 N/A R5

ZCU104 N/A R5

ZCU106 N/A R5




第 5 章: サンプルデザインの詳細

ビデオパス

Video Test Pattern Generator は、 Video Processing Subsystem に接続されています。 Video Processing Subsystem の出力は、AXI4-Stream to Video Out IP に接続されています。


図 5-1: Full Fledged のビデオプロセッシングデザインの最上位ブロック図





メモリサブシステム

Full Fledged および Deinterlacing Only デザインのメモリサブシステムは、 MIG へ接続された AXI-MM インターコネクト 3:1 クロスバーで構成されています。クロスバーへ接続される 3 つのポートは、プロセッサからのデータキャッシュポートと命令キャッシュポート、および Video Processing Subsystem のメモリポートです。 Scaler Only、 Color Space Conversion Only、および Chroma Resampling Only のデザインの場合、インターコネクトは 2:1 クロスバーとなります。

プロセッササブシステム

IP の制御にはプロセッサを使用します。サンプルデザインは、 CPU の負荷がクリティカルではないため、性能に適化されていないデフォルト設定を使用しています。 MicroBlaze には、 8KB のデータキャッシュと命令キャッシュが追加されています。 MicroBlaze プロセッサは 100MHz のクロック速度で動作しています。

クロッキング

Video Processing Subsystem は、Kintex®-7 KC705 ボードで利用可能な 200MHz システムクロックからクロックジェネレーターが生成する 3 つのクロックを使用します。メモリサブシステムは、 200MHz のこのシステムクロックで動作します。このクロックは Clock Wizard IP へ転送されて、出力として 300MHz クロックと 100MHz クロックを生成します。 300MHz クロックは、 AXI4-Stream ビデオインターフェイスを駆動します。 100MHz クロックは、 AXI4-Lite 制御インターフェイスとプロセッサも駆動します。

サンプルデザインツール

合成可能なサンプルデザインには、 Vivado とザイリンクス Vitis™ ソフトウェアプラットフォームの両方が必要です。

まず、 Vivado で合成、インプリメンテーションおよびビットストリーム生成を実行します。これらの手順が完了したら、 [File] → [Export] → [Export Hardware] をクリックします。ダイアログボックスで [Include bitstream] をオンにし、エクスポート先ディレクトリを選択して [OK] をクリックします。

次の手順に従って、 Vitis ソフトウェアプラットフォームで ELF ファイル (Executable and Linkable Format) ファイルを生成します。





1. Vitis ソフトウェアプラットフォームを起動します。

2. [File] → [New Application Project] をクリックします。







3. Vivado を使用して作成された XSA ファイル (ザイリンクスシェルアーカイブ) を追加します。

4. XSA を選択する際は [New Application Project] ウィンドウで XSA ファイルをクリックします。







5. [New Application Project] の [Create a new platform from hardware (XSA)] ウィンドウで XSA をクリックします。

6. [New Application Project] ウィンドウで、 [CPU]、 [OS]、および [Language] を適宜設定し、アプリケーション (C 言語) を生成します。







7. [New Application Project] ウィンドウで [Empty Application] をクリックします。

すべてのオプションを選択すると、次のようなウィンドウが表示されます。







8. デザインに関連するアプリケーション ELF ファイルを作成/実行します。Vitis ソフトウェアプラットフォームで [Explorer] ウィンドウを開き、プロジェクトと適切なアプリケーションをクリックします。

9. ターゲットアプリケーションをオンにして [OK] をクリックします。次のようなウィンドウが表示されます。







10. アプリケーションのソースファイルを選択すると、 Vitis ソフトウェアプラットフォームはアプリケーションをコンパイルし、 [Explorer] ウィンドウの [Debug] フォルダーに ELF ファイルを生成します。

次に、アプリケーションを実行します。手順は次のとおりです。

1. USB ケーブルをホスト PC から USB JTAG ポートに接続します。適切なデバイスドライバーがインストールされていることを確認します。

2. 別の USB ケーブルをホスト PC から USB UART ポートに接続します。 USB UART ドライバーがインストールされていることを確認します。

3. 評価ボードを電源スロットに接続します。

4. ボードの電源をオンにします。

5. ホスト PC 上で、標準 COM ポートを次のように設定してハイパーターミナルなどの端末プログラムを開始します。

a. ボーレート : 115200

b. データビット : 8

c. パリティ : なし

d. ストップビット : 1

e. フロー制御: なし

6. [Project Explorer] ビューで [xv_procss_example] を右クリックして、 [Build Project] をクリックします。






7. [xv_procss_example] を右クリックし、 [Run As] → [Run Configurations] をクリックします。

8. [Run Configuration] ウィンドウで、 [Xilinx C/C++ application (System Debugger)] を右クリックして [New] をクリックします。


図 5-13: アプリケーションを実行する


図 5-14: [Run Configurations] ウィンドウ





9. [Program FPGA] をオンにし、 ZCU102/ZCU104/ZCU106 をターゲットとしている場合は、 [Run psu_init] をオンにします。

10. [Run] をクリックして FPGA をプログラムし、ボードでアプリケーションを起動します。

次に、ソフトウェアアプリケーションを実行します。手順は次のとおりです。

重要: ソフトウェアアプリケーションを実行する前に、ハードウェアに電源が投入されていること、および Digilent 社製ケーブルまたは USB プラットフォームケーブルがホスト PC に接続されていることを確認してください。また、ボードの UART ポートに USB ケーブルが接続されていることも確認してください。

1. Vitis ソフトウェアプラットフォームを起動します。

2. ワークスペースを設定するダイアログボックスで vpss_example フォルダーを選択します。 Vitis プロジェクトが自動的に開きます (ウェルカムページが表示された場合は閉じてください)。

3. [Xilinx Tools] → [Program FPGA] をクリックして、ビットストリームを FPGA にダウンロードします。 [Program FPGA] ダイアログボックスが開きます。

4. Tcl スクリプトで生成されたビットストリームファイルが [Bitstream] に表示されていることを確認し、[Program] をクリックします。

注記: プログラミングが正常に完了すると、ボード上の DONE LED が緑に変わります。

5. UART 通信用にターミナルプログラム (HyperTerminal または PuTTY) が必要です。プログラムを起動し、適切なポートを選択し、ボーレートを「115200」に設定してシリアルポート接続を確立します。

6. [Project_Explorer] パネルで [vpss_example_design] を選択して右クリックします。

7. [Run As] → [Launch on Hardware (GDB)] をクリックします。

8. [Binaries and Qualifier] をクリックし、 [OK] をクリックします。


図 5-15: Run のオプション





サンプルデザインのテスト結果がターミナルプログラムに表示されます。

詳細は、 https://japan.xilinx.com/products/design-tools/vitis.html を参照してください。

サンプルアプリケーションをボード上で実行した場合、アプリケーションによって Video Processing Subsystem トポロジが決まり、それに応じて入力および出力ストリームの構成が設定されます。入力ストリームの生成には Test Pattern Generator IP が使用されます。次に、ビデオロックモニター IP がサブシステムの出力をモニターしてロックが完了したかどうかを判断し、端末にそのステータス (パス /エラー ) を提示します。


https://japan.xilinx.com/products/design-tools/vitis.html

https://japan.xilinx.com/products/design-tools/vitis.html



付録 A

アップグレードこの付録では、新版 IP コアへのアップグレードについて説明します。

Vivado Design Suite でのアップグレード

パラメーターの変更点

Video Processing Subsystem v2.0 は、内在するサブコアについてさらに細かな設定をサポートしています。バージョン 2.0 では、 Deinterlacing Only、 Color Space Conversion Only、および Chroma Resampling Only の各コンフィギュレーションがサポートされています。

[Video Processing Functionality] のデフォルト設定は [Scaler Only] から [Full Fledged] に変更されました。

Chroma Resampling Only の設定は、 4:4:4-4:2:2 および 4:2:2-4:2:0 に分けられています。アルゴリズムとフィルタータップは、水平方向と垂直方向それぞれに対して選択できます。

ドライバーは v2.0 に合わせてアップデートされています。詳細は、付録 C 「アプリケーションソフトウェア開発」を参照してください。




付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

Video Processing Subsystem を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは Video Processing Subsystem に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) またはザイリンクス Documentation Navigator から入手できます。

ザイリンクス Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Video Processing Subsystem コア関連のソリューションセンターを次に示します。

• ザイリンクスマルチメディア、ビデオ、および画像ソリューションセンター

アンサーアンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。





https://japan.xilinx.com/support/download.html

https://japan.xilinx.com/support/solcenters.htm







付録 B: デバッグ

Video Processing Subsystem に関するマスターアンサー

AR: 65449

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

デバッグツール

Video Processing Subsystem デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、 Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド :プログラムおよびデバッグ』 (UG908) [参照 6] を参照してください。

シミュレーションのデバッグ

このコアのシミュレーションはサポートされません。

ハードウェアデバッグ

ハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado Lab Edition のデバッグ機能は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado Lab Edition でプローブすることで、個々の問題をデバッグできます。







付録 B: デバッグ

一般的なチェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。

• 出力が 0 になった場合は、ライセンスを確認してください。

インターフェイスのデバッグ

AXI4-Lite インターフェイス

デフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると出力 s_axi_rvalid がアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_areset がアクティブ Low のリセットであることを確認します。

• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であることを確認します (使用されている場合)。

• メインのコアクロックがトグルしており、イネーブル信号がアサートされていることを確認します。

• シミュレーションが実行されている場合はシミュレーション、または Vivado Lab Edition のキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。

AXI4-Stream インターフェイス

データが送信または受信されていない場合は、次を確認します。

• <interface_name>_tvalid 入力がアサートされた後、送信の <interface_name>_tready が Low のままになる場合、コアはデータを送信できません。

• 受信の <interface_name>_tvalid が Low のままになる場合、コアはデータを受信しません。

• aclk 入力が接続されており、トグルしていることを確認します。

• AXI4-Stream の波形に従っていることを確認します。

• コアの設定を確認します。




付録 C

アプリケーションソフトウェア開発

ドライバー

Video Processing Subsystem ドライバーは、含まれるビデオプロセッシングエレメントを抽象化し、プロセッシングチェーンをブラックボックスとして提示します。これにより、含まれるサブコアの内部の仕組みが抽象化されるため、すぐに使える形でのソリューションが提供されます。

サブシステムドライバーは、ベアメタルドライバーです。サブシステムドライバーは、 I/O ストリームの構成に基づいて実行時にプロセッシングエレメントからデータおよび制御フローを動的に管理します。内部的には、含まれるサブコアのレイヤー 1 ドライバーによって IP ハードウェアブロックが構成され、レイヤー 2 ドライバーによって、各サブコアの機能セットが抽象化した形で提供されます。

相互依存性

ビデオ共通ドライバーは、 Vitis ソフトウェアプラットフォームに付属しています。ほとんどのビデオ IP にはマスター /スレーブの AXI4-Stream インターフェイスが備わっているため、これらコアに対応するドライバーのインターフェイスパラメーターとして Video Stream の概念が取り入れられています。

video_common ソフトウェアライブラリによって、次の機能がサポートされています。

• カラーフォーマット、色深度、フレームレートなどのビデオ固有の情報に関するエニュメレーション

• 各種のビデオストリーム、ビデオタイミングおよびビデオウィンドウデータ

• あらかじめ定義された解像度およびそれらのタイミング情報が表示されるビデオモードテーブル

• モードテーブルからデータにアクセスし、各ストリームデータタイプで動作するユーティリティ API

アーキテクチャ

サブシステムドライバーには明確に定義された使いやすい API があります。このため、各サブコアを 1 つずつ理解してコンフィギュレーションするといった複雑な手順を踏まなくても、サブシステムは簡単にアプリケーションに統合できます。

サブシステムドライバーの構成は次のとおりです。

• サブシステムレイヤー : プロセッシングコアを介する AXI4-Stream のデータ /制御フローを制御します。サポート関数を使用して入力/出力ストリームのプロパティを確認し、確定的なユースケースを実装するために適切な判断を下します。

• サブコアドライバー : 含まれるすべてのサブコアには、それぞれに関連付けられたドライバーがあり、 2 つの抽象レイヤーが提供されています。




付録 C: アプリケーションソフトウェア開発

° レイヤー 1: ハードウェアレベルで IP レジスタに対して peak/poke を実行する API を実装します。

° レイヤー 2: コア機能を抽象化する機能セットを実装します。

たとえば、コアレベルでの色空間変換 IP には 3 × 3 の係数行列が含まれます。RGB から YUV への変換といった必要な変換を実行するには、この係数行列を操作する必要があります。

• レイヤー 1 は、これらの 3 × 3 係数レジスタに対して読み出し /書き込みを実行するための API を提供します。必要な係数値の計算や特定レジスタのプログラムはユーザー側で実行します。

• レイヤー 2 は、レイヤー 1 上に構築可能な機能セットを実装します。レイヤー 2 を使用すると次のことがより簡単になります。

° API を使用した RGB から YUV への (またはその逆) 変換

° API を使用した輝度、コントラスト、彩度、ゲインの設定/取得

° 0 ～ 100 のユーザー設定と IP が提供する範囲との間での自動変換

図 C-1 に Video Processing Subsystem のアーキテクチャを示します。

前提条件

Full Fledged トポロジの場合、サブシステムにはビデオバッファーを格納するための外部メモリが必要です。バッファーストレージの DDR アドレスを指定する必要があります。使用する API は次のとおりです。

void XVprocSs_SetFrameBufBaseaddr(XVprocSs *InstancePtr, UINTPTR addr);

X-Ref Target - Figure C-1

図 C-1: サブシステムドライバーのアーキテクチャ

Application Layer

Subsystem Driver

(Layer 1)

IP1 Driver(Layer 2)

(Layer 1)

IP2 Driver(Layer 2)

(Layer 1)

IPn Driver(Layer 2)




付録 C: アプリケーションソフトウェア開発

使用法

サブシステムドライバー自体はアクティブドライバーではなく、アプリケーションソフトウェアを利用して、提供された API を用いてアクティブドライバーを設定します。アプリケーションソフトウェアは、システムの外部入力を監視し、入力/出力ストリームプロパティの変更を提供された API を介してサブシステムに伝達し、サブシステムの自動リコンフィギュレーションプロセスをトリガーします。

実際のアプリケーションに Video Processing Subsystem ドライバーを統合して使用する場合は、次の手順に従います。

1. サブシステムオブジェクトを定義したサブシステムヘッダーファイル xvprocss.h をインクルードします。

2. アプリケーションコード内でサブシステムオブジェクトのインスタンスを宣言します。

XVprocSs VprocInst;

3. アプリケーションのシステムペリフェラル (タイマー、割り込みコントローラー、 UART など) を初期化します。

4. 遅延ルーチンがタイマーを使用してアプリケーションレベルで定義されている場合、これはサブシステムに登録する必要があります。 void XVprocSs_SetUserTimerHandler(XVprocSs *InstancePtr, XVidC_DelayHandler CallbackFunc, void *CallbackRef);

アプリケーションがタイミングペリフェラルを使用してタイムアウトを実装していない場合は、この手順をスキップします。サブシステムドライバーは、プラットフォーム固有の遅延ハンドラーを内部で使用します。

5. パワーオン時に Video Processing Subsystem を初期化します。

int XVprocSs_CfgInitialize(XVprocSs *InstancePtr, XVprocSs_Confg *CfgPtr,UINTPTR EffectiveAddr);

ハードウェア設定へアクセスして、含まれるサブコアを判断し、それらを電源オンのデフォルト値に初期化します。入力/出力ストリームの解像度は 60Hz RGB、 1080p に、色深度は 10 ビットに設定されます。後に、すべてのコアがリセットされ、サブシステムの Ready フラグがセットされます。

6. サブシステムをコンフィギュレーションします。

int XVprocSs_SetSubsystemConfig(XVprocss *InstancePtr);

この API は、サブシステムプロセッシング制御フローのエントリポイントであり、トリガーメカニズムです。入力/出力ストリームのプロパティを確認し、サポートされる機能セットと照合してそれらを検証します。ユースケースがサポートされる場合、ドライバーはユースケースの実装に必要なサブコアを決定し、データフローネットワークを構築し、ネットワークでコアをコンフィギュレーションし、ビデオパイプを開始します。

これで、サブシステムを使用する準備が整いました。アプリケーションソフトウェアによってシステム入力または出力における相違点がモニターされ、その変更がビデオサブシステムへ伝達されます。




付録 D

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセスでき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。

参考資料

日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

2. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf


https://japan.xilinx.com/support/

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf



付録 D: その他のリソースおよび法的通知

5. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

8. 『AXI4-Stream Video IP およびシステムデザインガイド』 (UG934)

9. 『Vivado Design Suite: AXI リファレンスガイド』 (UG1037: 英語版、日本語版)

10. 『AXI Video Direct Memory Access 製品ガイド』 (PG020)

11. 『AXI GPIO LogiCORE IP 製品ガイド』 (PG144)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2019 年 12 月 17 日 2.1 • SDK インスタンスを Vitis ソフトウェアプラットフォームに更新。

• 「サンプルデザインツール」セクションを Vitis ソフトウェアプラットフォームフローで更新。

2019 年 5 月 22 日 2.1 • 表 2-1、表 2-13、および表 2-16 を更新。

• 第 5 章の「サンプルデザインツール」セクションを更新。

• 大 8192x4320 までのビデオ解像度のサポートを追加。

• 32 ビットおよび 64 ビットメモリアドレスのデインターレーサーのサポートを追加。

2018 年 1 月 30 日 2.0 • Video Processing Subsystem の個々の IP のレジスタの説明を追加。

• 個々の IP (スケーラー、デインターレーサー ) の説明を追加。

• Video Processing Subsystem のリセットの説明を追加。

2018 年 4 月 4 日 2.0 • UltraScale+ デバイスのラインバッファーに UltraRAM を使用するオプションを追加。

• サンプルデザインでの ZCU102、 ZCU104、および ZCU106 ボードのサポートを追加。

2017 年 10 月 4 日 2.0 Color Space Conversion Only 機能に新たなフォーマット変換を追加 (RGB、 YUV 4:4:4、 YUV 4:2:2、および YUV 4:2:0 との間での変換)。

2017 年 4 月 5 日 2.0 GUI 画面およびそれらの説明を更新。

2016 年 10 月 5 日 2.0 Scaler Only モードにビデオフォーマット変換を追加、 Video Deinterlacer モードに YUV 4:2:0 サポートを追加、 Chroma Resampler モードそれぞれにパススルーモードを追加。ザイリンクスの「自動車用のアプリケーションの免責条項」を更新。

2016 年 4 月 6 日 2.0 設定機能の追加。

2015 年 11 月 18 日 1.0 UltraScale+ デバイスのサポートを追加。

2015 年 10 月 19 日 1.0 初版

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_videoip;v=latest;d=ug934_axi_videoIP.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=j_ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_vdma;v=latest;d=pg020_axi_vdma.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_gpio;v=latest;d=pg144-axi-gpio.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf




付録 D: その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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Video Processing Subsystem v2 - XilinxVideo Processing Subsystem v2.1 製品ガイド Vivado Design Suite PG231 2019 年 12 月 17 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

Video Processing Subsystem v2 - XilinxVideo Processing Subsystem v2.1 製品ガイド Vivado Design Suite PG231 2019 年 12 月 17 日この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に