Vivado Design Suite チュートリアル - Xilinx...Vivado Design Suite チュートリアルエンベデッドプロセッサハードウェアデザイン UG940 (v2019.1) 2019

Vivado Design Suite チュートリアルエンベデッドプロセッサハードウェアデザインUG940 (v2019.1) 2019 年 6 月 27 日この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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改訂履歴次の表に、この文書の改訂履歴を示します。

セクション改訂内容2019 年 6 月 27 日バージョン 2019.1

資料全体 2019.1 リリースで検証。第 3 章: 演習 2: Zynq-7000 SoC クロストリガーデザイン Zynq-7000 に関連するアップデート。

改訂履歴

UG940 (v2019.1) 2019 年 6 月 27 日 japan.xilinx.comエンベデッドプロセッサハードウェアデザイン 2

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https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Tutorials&docId=UG940&Title=Vivado%20Design%20Suite%20%26%2312481%3B%26%2312517%3B%26%2312540%3B%26%2312488%3B%26%2312522%3B%26%2312450%3B%26%2312523%3B&releaseVersion=2019.1&docPage=2

目次改訂履歴..........................................................................................................................................................................2

第 1 章: エンベデッドプロセッサのプログラムおよびデバッグ......................................... 5概要..................................................................................................................................................................................5ハードウェアおよびソフトウェア要件..........................................................................................................................5チュートリアルデザインの概要.................................................................................................................................... 6チュートリアルデザインファイルの場所.................................................................................................................... 7

第 2 章: 演習 1: Zynq-7000 SoC プロセッサデザインの構築................................................. 8概要..................................................................................................................................................................................8手順 1: Vivado IDE の起動とプロジェクトの作成........................................................................................................ 8手順 2: IP インテグレーターデザインの作成............................................................................................................. 10手順 3: ブロックデザインのデバッグ......................................................................................................................... 15手順 4: HDL デザインファイルの生成........................................................................................................................ 18手順 5: デザインのインプリメントおよびビットストリームの生成..........................................................................19手順 6: ハードウェアの SDK へのエクスポート..........................................................................................................20手順 7: ソフトウェアアプリケーションの作成.......................................................................................................... 21手順 8: ソフトウェアアプリケーションの実行.......................................................................................................... 23手順 9: Vivado ロジックアナライザーへの接続.........................................................................................................26まとめ............................................................................................................................................................................ 30演習ファイル.................................................................................................................................................................31

第 3 章: 演習 2: Zynq-7000 SoC クロストリガーデザイン................................................... 32概要................................................................................................................................................................................32手順 1: Vivado IDE の起動とプロジェクトの作成...................................................................................................... 32手順 2: IP インテグレーターデザインの作成............................................................................................................. 32手順 3: デザインのインプリメントおよびビットストリームの生成..........................................................................40手順 4: ハードウェアの SDK へのエクスポート..........................................................................................................41手順 5: SDK でのアプリケーションコードの構築......................................................................................................42手順 6: Vivado ロジック解析への接続.........................................................................................................................52手順 7: プロセッサからファブリックへのクロストリガーの設定............................................................................ 55手順 8: ファブリックからプロセッサへのクロストリガーの設定............................................................................ 57まとめ............................................................................................................................................................................ 58演習ファイル.................................................................................................................................................................58

第 4 章: 演習 3: エンベデッド MicroBlaze プロセッサのプログラム..............................59概要................................................................................................................................................................................59手順 1: Vivado IDE の起動とプロジェクトの作成...................................................................................................... 59手順 2: IP インテグレーターデザインの作成............................................................................................................. 60




手順 3: IP インテグレーターでのペリフェラルのメモリマップ............................................................................... 72手順 4: ブロックデザインの検証.................................................................................................................................73手順 13: 出力ファイルの生成....................................................................................................................................... 74手順 6: 最上位ラッパーの作成..................................................................................................................................... 75手順 7: デザインをインプリメンテーションまで実行................................................................................................ 75手順 8: デザインの SDK へのエクスポート................................................................................................................. 76手順 9: ペリフェラルテストアプリケーションの作成.............................................................................................. 77手順 10: KC705 ボードでのソフトウェアアプリケーションの実行..........................................................................82手順 11: Vivado ロジック解析への接続.......................................................................................................................86手順 12: MicroBlaze からロジックへのクロストリガーの設定................................................................................ 88手順 13: ロジックからプロセッサへのクロストリガーの設定..................................................................................89まとめ............................................................................................................................................................................ 90演習ファイル.................................................................................................................................................................91

付録 A: その他のリソースおよび法的通知.......................................................................................... 92ザイリンクスリソース.................................................................................................................................................92Documentation Navigator およびデザインハブ...................................................................................................... 92参考資料........................................................................................................................................................................ 92お読みください: 重要な法的通知.................................................................................................................................93




第 1 章

エンベデッドプロセッサのプログラムおよびデバッグ概要

このチュートリアルでは、Vivado® 統合設計環境 (IDE) を使用して Zynq®-7000 SoC プロセッサおよび MicroBlaze™プロセッサの基本的なデザインを構築する方法を説明します。このチュートリアルでは、Vivado IP インテグレーターを使用してプロセッサデザインを構築し、ザイリンクスソフトウェア開発キット (SDK) および Vivado ロジック解析を使用してデザインをデバッグします。重要: Vivado IP インテグレーターは Xilinx Platform Studio (XPS) に置き換わるツールで、Zynq-7000 SoC デバイスおよび MicroBlaze プロセッサをターゲットにしたデザインを含む、エンベデッドプロセッサデザインに使用します。XPS では、MicroBlaze プロセッサをターゲットとするデザインのみがサポートされ、Zynq-7000 SoC デバイスはサポートされません。

ハードウェアおよびソフトウェア要件このチュートリアルを実行するには、Vivado Design Suite (System Edition) をインストールしておく必要があります。システムおよびソフトウェア要件は、『Vivado Design Suite ユーザーガイド: リリースノート、インストール、およびライセンス』 (UG973) を参照してください。次のプラットフォームボードおよびケーブルも必要です。• ザイリンクス Zynq-7000 SoC ZC702 ボード (演習 1 および 2)

• ザイリンクス Kintex®-7 KC705 ボード (演習 3)

• USB 1 つ (タイプ A からタイプ B)

• JTAG プラットフォーム USB ケーブルまたは Digilent ケーブル• ボードに接続する電源ケーブル


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;t=vivado+install+guide



チュートリアルデザインの概要説明されている手順に従うのであれば、これらの演習にデザインファイルは不要です。ただし、後で設計作業を繰り返す場合、デザインをすばやく構築する必要がある場合のため、これらの演習の Tcl コマンドファイルが提供されています。ハードウェアおよびソフトウェアをクロスプローブする場合は、Vivado とプラットフォームボードを手動で操作する必要があるので、Tcl ファイルは提供されていません。

演習 1: Zynq-7000 SoC プロセッサの構築演習 1 では、Zynq-7000 SoC Processing Subsystem (PS) IP とペリフェラルを 2 つ使用します。ペリフェラルはプログラマブルロジック (PL) にインスタンシエートし、AXI Interconnect を使用して接続します。この演習では、PL で次のIP を使用します。• 汎用 I/O (GPIO)

• ブロックメモリ• AXI BRAM コントローラー演習 1 では、Vivado IP インテグレーターでデザインをグラフィカルに構築し、設計アシスタンスを使用して IP をZynq-7000 SoC PS に接続する方法を説明します。デザインを構築した後、ロジックをデバッグするためネットを選択します。その後、デザインと IP のハードウェア設計言語 (HDL) ファイルを生成します。最後にデザインをインプリメントし、ビットストリームを生成して、デザインの HDL ファイルをソフトウェア開発キット (SDK) にエクスポートします。そして、SDK を使用して、ソフトウェアデザインをビルドおよびデバッグし、Zynq-7000 SoC プロセスとの通信用に SDK で使用されるハードウェアサーバー (hw_server) アプリケーションを接続する方法を学びます。それから、接続されているボードを使用して、デザインでロジック解析を実行します。

デザインファイルこのガイドの ZIP ファイルに、次のデザインファイルが含まれています。• lab1.tcl

関連情報チュートリアルデザインファイルの場所演習 1: Zynq-7000 SoC プロセッサデザインの構築

演習 2: Zynq-7000 SoC クロストリガーデザイン演習 2 を実行するには、使用するコンピューターにソフトウェア開発キット (SDK) をインストールしておく必要があります。演習 2 では、SDK を使用して、デザインソフトウェアをビルドおよびデバッグし、Zynq-7000 SoC プロセスとの通信用に SDK で使用されるハードウェアサーバー (hw_server) アプリケーションを接続する方法を学びます。その後、Zynq-7000 SoC プロセッサのクロストリガー機能を使用し、ターゲットハードウェア上でデザインのロジック解析を実行します。

デザインファイルこのガイドの ZIP ファイルに、次のデザインファイルが含まれています。

第 1 章: エンベデッドプロセッサのプログラムおよびデバッグ




• lab2.tcl

関連情報チュートリアルデザインファイルの場所演習 2: Zynq-7000 SoC クロストリガーデザイン

演習 3: MicroBlaze プロセッサのプログラム演習 3 では、Vivado IP インテグレーターでザイリンクス MicroBlaze プロセッサを使用してデザインを作成し、それを SDK にエクスポートして、ソフトウェアデザインを作成し、ロジック解析を実行します。

デザインファイルこのガイドの ZIP ファイルに、次のデザインファイルが含まれています。• lab3.tcl

関連情報チュートリアルデザインファイルの場所演習 3: エンベデッド MicroBlaze プロセッサのプログラム

チュートリアルデザインファイルの場所デザインデータは、関連付けられているリファレンスデザインファイルに含まれています。この資料では、デザインデータは <Design_Files> と表記されています。

第 1 章: エンベデッドプロセッサのプログラムおよびデバッグ


https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=2630dab9-a998-4eab-b15d-955671781c4b;d=ug940-vivado-tutorial-embedded-design.zip



第 2 章

演習 1: Zynq-7000 SoC プロセッサデザインの構築概要

この演習では、Zynq®-7000 SoC プロセッサベースデザインを作成し、プロセッシングロジック (PL) デバイスに IPをインスタンシエートしてデザインを完成させます。その後、Vivado® ロジック解析でデバッグするための信号を選択します。最後に、インプリメンテーション、ビットストリーム生成を実行し、ハードウェアを SDK にエクスポートします。SDK では、ターゲットハードウェアで実行可能なソフトウェアアプリケーションを作成します。ハードウェアとソフトウェアをクロスプローブするため、コードにブレークポイントを追加します。Vivado® 統合開発環境 (Vivado (IDE)) に不慣れな場合は、『Vivado Design Suite ユーザーガイド: Vivado IDE の使用』(UG893) を参照してください。

手順 1: Vivado IDE の起動とプロジェクトの作成1. Vivado デスクトップアイコンをダブルクリックするか、またはコマンドラインに「vivado」と入力し、Vivado

IDE を起動します。2. 次の図に示す Getting Started ページの [Quick Start] セクションで [Create Project] をクリックします。

New Project ウィザードが開きます。3. [Next] をクリックします。

[Project Name] ページが開きます。

第 2 章: 演習 1: Zynq-7000 SoC プロセッサデザインの構築


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;d=ug893-vivado-ide.pdf



4. [Project Name] ページで、プロジェクト名およびプロジェクトファイルのディレクトリを入力します。[Createproject subdirectory] チェックボックスがオンになっていることを確認し、[Next] をクリックします。

5. [Project Type] ページで [RTL Project] をオンにし、[Next] をクリックします。6. [Add Sources] ページで [Target language] を指定し、[Simulator language] を [Mixed] に設定して、[Next] をクリックします。

7. [Add Constraints] ページで [Next] をクリックします。8. [Default Part] ページで次の操作を実行します。

a. [Boards] を選択します。b. [Board Rev] ドロップダウンリストから [All] を選択して、サポートされているボードのすべてのバージョン

を表示します。c. 使用している ZYNQ-7 ZC702 評価ボードのバージョンを選択します。d. [Next] をクリックします。





注意: Vivado では複数のバージョンのボードがサポートされます。正しいボードをターゲットにしていることを確認してください。9. [New Project Summary] ページでプロジェクトのサマリを確認し、[Finish] をクリックしてプロジェクトを作成します。

手順 2: IP インテグレーターデザインの作成1. Flow Navigator → [IP Integrator] → [Create Block Design] をクリックします。2. [Create Block Design] ダイアログボックスで IP サブシステムデザインの名前を指定します (例:

zynq_design_1)。[Directory] はデフォルト設定の [<Local to Project>]、[Specify source set] は [Design Sources]のままにします。





3. [OK] をクリックします。4. ブロックデザインキャンバスで右クリックし、[Add IP] をクリックします。または、IP インテグレーターキャンバスの [Add IP] ボタンをクリックします。

IP カタログが開きます。5. [Search] フィールドに「zynq」と入力して ZYNQ7 Processing System IP を検索します。6. IP カタログで ZYNQ7 Processing System を選択し、Enter キーを押してデザインに IP を追加します。

[Tcl Console] ウィンドウに次のメッセージが表示されます。create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.5processing_system7_0

IP インテグレーターブロックデザインで実行するほとんどの操作には、対応する Tcl コマンドがあります。これらのコマンドはこの資料では説明されていませんが、チュートリアルには各演習で実行する Tcl スクリプトがあります。注記: Tcl コマンドについては『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

7. IP インテグレーターで [Run Block Automation] をクリックします。

[Run Block Automation] ダイアログボックスが開き、Zynq-7000 SoC IP コア用に FIXED_IO および DDR インターフェイスが作成されることを示すメッセージが表示されます。また、[Apply Board Preset] チェックボックスがオンになっています。これは、選択されているターゲットボードが ZC702 だからです。

8. [Cross Trigger In] および [Cross Trigger Out] の両方が [Disable] になっていることを確認します。



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;d=ug835-vivado-tcl-commands.pdf



9. [OK] をクリックします。Zynq-7000 SoC プロセッサにブロックオートメーションを実行した後、IP インテグレーターの図は次のようになります。

これで、プロセッシングロジック (PL) にペリフェラルを追加できます。10. IP インテグレーターのキャンバスを右クリックし、[Add IP] をクリックします。11. [Search] フィールドに「gpi」と入力して AXI GPIO を検索し、Enter キーを押してデザインに追加します。12. 同様に、AXI BRAM Controller も追加します。

ブロックデザインは次の図のようになります。IP の相対的な位置は異なる場合があります。





ヒント: [Zoom In] ( または Ctrl + =) および [Zoom Out] ( または Ctrl + -) を使用して、図を拡大/縮小表示できます。

設計アシスタンスの使用設計アシスタンスを使用すると、AXI GPIO および AXI BRAM Controller を Zynq-7000 SoC PS に簡単に接続できます。1. 次の図に示す [Run Connection Automation] をクリックします。

[Run Connection Automation] ダイアログボックスが開きます。2. 次の図に示すように [All Automation (5 out of 5 selected)] チェックボックスをオンにします。

コネクションオートメーションを実行する各インターフェイスを選択すると、右側に選択したインターフェイスの説明とオプションが表示されます。

3. axi_bram_ctrl_0 の S_AXI インターフェイスをクリックし、未接続のクロックすべてのクロック接続がデフォルトの [Auto] に設定されていることを確認します。これで、このインターフェイス用に PS7 で生成されたデフォルトのクロック FCLK_CLK0 が選択されます。





4. axi_gpio_0 インスタンスの GPIO インターフェイスでは、[Board part Interface] ドロップダウンリストから[leds_4bits] を選択します。

5. axi_gpio_0 インスタンスの S_AXI インターフェイスでは、未接続のクロックすべてのクロック接続を [Auto]のままにします。

6. [OK] をクリックします。IP インテグレーターサブシステムは次の図のようになります。IP の相対的な位置は多少異なる場合があります。





7. [Address Editor] ウィンドウをクリックし、processing_system7_0 の階層を展開し、デザイン内の IP のメモリマップを表示します。この場合、AXI GPIO と AXI BRAM Controller の 2 つの IP があります。IP インテグレーターにより、これらの IPのメモリマップが自動的に割り当てられます。これらは必要に応じて変更できます。

8. 次の図に示すように、axi_bram_ctrl_0 の [Range] を [64K] に変更します。

9. [Diagram] タブをクリックして、ブロックデザインに戻ります。

10. [Regenerate Layout] ボタンをクリックして、ブロックデザインを再描画します。

手順 3: ブロックデザインのデバッグネットをデバッグするため、デザインにフックを追加します。





1. AXI Interconnect IP (ps7_0_axi_periph) および GPIO コア (axi_gpio_0) の間のマスター/スレーブインターフェイスをデバッグするには、ブロック図でインターフェイスを右クリックし、[Debug] をクリックします。

ブロックデザインキャンバスで、選択したネットに小さな虫のアイコンが表示されます。これはこのネットがデバッグ用に選択されていることを示します。次の図に示すように [Designs] ウィンドウの階層にも、デバッグ用に選択したインターフェイスに同じアイコンが表示されます。

ネットをデバッグ用に選択すると、ブロックデザインキャンバス上部のバナーに設計アシスタンスのリンクが表示されます。

2. [Run Connection Automation] をクリックします。次の図に示すように、[All Automation] がデフォルトでオンになっており、AXI 読み出し/書き込み信号のオプションが設定されています。

3. [OK] をクリックします。





System ILA IP が AXI インターフェイスのデバッグ用に設定されているブロックデザインにインスタンシエートされます。デバッグ用に選択されているネットがこの System ILA IP に接続され、適切なクロックソースがSystem ILA IP の clk ピンに接続されます。このクロックソースは、インターフェイス信号と同じクロックドメインに属しています。

4. ツールバーの [Validate Design] ボタンをクリックし、デザインルールチェック (DRC) を実行します。メニューからも同じ操作を実行できます。• [Tools] → [Validate Design] をクリックします。• [Diagram] ウィンドウを右クリックし、[Validate Design] をクリックします。[Validate Design] ダイアログボックスが表示され、デザインにエラーや警告メッセージがないことが示されます。[Tcl Console] ウィンドウに次の警告メッセージが表示されます。WARNING: [BD 41-1781] Updates have been made to one or more nets/interfaceconnections marked for debug. Debug nets, which are already connected to SystemILA IP core in the block-design, will be automatically available for debug inHardware Manager. For unconnected Debug nets, please open synthesized design anduse 'Set Up Debug' wizard to insert, modify or delete Debug Cores. Failure to doso could result in critical warnings and errors in the implementation flow.

ブロックデザインでは、System ILA または ILA IP がブロックデザインにインスタンシエートされるインスタンシエーションフローを使用するか、ネットがデバッグ用に選択されるだけでデバッグコアは合成後に挿入されるネットリスト挿入フローを使用できます。この演習のようにインスタンシエーションフローを使用する場合は、この警告メッセージを無視できます。

5. [OK] をクリックします。6. Vivado メニューから、[File] → [Save Block Design] をクリックしますまたはツールバーの Ctrl + S キーを押すか、Vivado ツールバーの [Save] ボタンをクリックして、ブロックデザインを保存します。





手順 4: HDL デザインファイルの生成デザインの HDL ファイルを生成します。1. [Sources] ウィンドウで最上位デザインを右クリックし、[Generate Output Products] をクリックします。これで

ブロックデザインで使用されている IP のソースファイルおよび関連制約ファイルが生成されます。Flow Navigator で [Generate Block Design] をクリックし、出力ファイルを生成します。次に示す [Generate Output Products] ダイアログボックスが開きます。

2. すべての設定をデフォルトのままにします。[Generate] をクリックします。3. [Generate Output Products] ダイアログボックスが表示され、アウトオブコンテキスト run が起動したことが示されます。

4. [OK] をクリックします。完了までに数分かかることがあります。Vivado IDE の下部にある [Design Runs] タブをクリックすると、run のステータスを確認できます。

5. アウトオブコンテキスト run が終了したら、[Sources] ウィンドウで最上位のサブシステム [zynq_design_1] を右クリックして [Create HDL Wrapper] をクリックし、ブロックデザインをインスタンシエートする最上位 HDL ファイルを作成します。次の図に示す [Create HDL Wrapper] ダイアログボックスが開き、2 つのオプションが示されます。• 1 つ目のオプションは、生成した HDL ファイルを変更できるようにラッパーをコピーします。• 2 つ目のオプションは、読み出し専用のラッパーファイルを作成します。この場合、Vivado により自動的に生成されアップデートされます。





6. デフォルトオプションである [Let Vivado manage wrapper and auto-update] をオンにします。7. [OK] をクリックします。

ラッパーが作成された後の [Sources] ウィンドウは次のようになります。

手順 5: デザインのインプリメントおよびビットストリームの生成

1. Flow Navigator → [Program and Debug] → [Generate Bitstream] をクリックし、デザインをインプリメントしてBIT ファイルを生成します。[No implementation Results Available] ダイアログボックスが開きます。

2. [Yes] をクリックします。





[Launch Runs] ダイアログボックスが開きます。ここでジョブ数、run を実行するホストなど、さまざまなオプションを設定できます。

3. [OK] をクリックします。合成、インプリメンテーション、ビットストリーム生成が実行されます。これは、数分かかる場合があります。ビットストリームが生成されると、次の図に示すように [Bitstream Generation Completed] ダイアログボックスが開きます。デフォルトでは、[Open Implemented Design] がオンになっています。

4. [OK] をクリックします。5. インプリメント済みデザインが開いたら、[Timing] ウィンドウの [Design Timing Summary] ページですべてのタイミング制約が満たされていることを確認します。

手順 6: ハードウェアの SDK へのエクスポート重要: Digilent ドライバーをインストールするには、SDK を起動する前に、ボードに電源を投入してホスト PC に接続しておく必要があります。1. Vivadoで、[File] → [Export] → [Export Hardware] をクリックします。

[Export Hardware] ダイアログボックスが開きます。2. 次の図に示すように、[Include bitstream] チェックボックスがオンになっていること、[Export to] がデフォルトの [<Local to Project>] に設定されていることを確認します。





3. [OK] をクリックします。4. [File] → [Launch SDK] をクリックして SDK を起動します。

[Launch SDK] ダイアログボックスが開きます。5. [Exported location] および [Workspace] をデフォルト設定のままにして、[OK] をクリックします。

手順 7: ソフトウェアアプリケーションの作成SDK が別のウィンドウに開きます。1. [File] → [New] → [Application Project] をクリックします。

New Project ウィザードが開きます。2. [Project name] にプロジェクト名を入力します (例: Zynq_Design)。





3. [Next] をクリックします。4. [Available Templates] で [Peripheral Tests] を選択します。





5. [Finish] をクリックします。プログラムのコンパイルが完了すると、[Console] ビューに次のように表示されます。

手順 8: ソフトウェアアプリケーションの実行ZC702 ボード上でペリフェラルテストアプリケーションを実行します。これにはまず JTAG ポートを設定する必要があります。





1. ハードウェアに Digilent ケーブルまたは USB プラットフォームケーブルを介して電源が投入され、ホスト PC に接続されていることを確認します。また、USB ケーブルが ZC702 ボードの UART ポートに接続されていることを確認します。

2. [Xilinx] → [Program FPGA] をクリックして、ビットストリームを FPGA にダウンロードします。[Program FPGA] ダイアログボックスが開きます。

3. [Bitstream] フィールドに手順 5 で作成したビットストリームファイルが表示されていることを確認して、[Program] をクリックします。注記: プログラミンが完了すると、ボードの DONE LED が緑色に点灯します。SDK のログウィンドウに FPGAが正しくコンフィギュレーションされたことを示す情報メッセージも表示されるはずです。

4. [Project Explorer] で Zynq_Design アプリケーションを選択して右クリックします。5. [Debug As] → [Debug Configurations] をクリックします。6. [Debug Configurations] ダイアログボックスで [Xilinx C/C++ application (System Debugger)] を右クリックし、

[New] をクリックします。7. [Debug Configurations] ダイアログボックスで [Debug] をクリックます。

[Confirm Perspective Switch] ダイアログボックスが開きます。8. [Yes] をクリックします。9. [SDK Terminal] ビューをクリックしてターミナルを設定し、ボタンをクリックします。10. 次の図に示すように、ZC702 ボード用の設定を使用します。COM ポートは使用しているコンピューターによって

異なる場合があります。





11. [OK] をクリックします。12. [SDK Terminal] ウィンドウの上部に表示されているターミナル接続のステータスを確認します。

13. [Debug] ビューで階層を展開し、プログラムが実行されているプロセッサコアを確認します。

14. testperiph.c が開いていない場合は、../src/testperiph.c をダブルクリックして開きます。





ブレークポイントの追加if 文の後にブレークポイントを追加します。1. メインメニューから [Navigate] → [Go To Line] をクリックします。2. [Go To Line] ダイアログボックスで「107」と入力し、[OK] をクリックします。注記: 行番号が異なる場合があるので、適切な場所にブレークポイントを挿入します。

ヒント: 行番号が表示されていない場合は、ウィンドウ左側の青いバーを右クリックし、[Show Line Numbers] をクリックします。3. 左側にある青いバーの 107 行目をダブルクリックして、ソースコードのその行にブレークポイントを追加します。

注記: 行番号が異なる場合があるので、適切な場所にブレークポイントを挿入します。

手順 9: Vivado ロジックアナライザーへの接続1. Vivado セッションに戻り、Flow Navigator → [Program and Debug] → [Open Hardware Manager] を選択します。2. 次の図に示すように、ハードウェアマネージャーで [Open target] をクリックし、[Open New Target] を選択して、ZC702 の Digilent JTAG ケーブルへの接続を開きます。

[Open New Hardware Target] ダイアログボックスが開きます。3. [Next] をクリックします。4. [Connect to] ドロップダウンリストから適切なオプションを選択します。[Next] をクリックして [Hardware

Server Settings] ページに進みます。5. ハードウェアサーバーでハードウェアターゲットが認識されるはずです。[Select Hardware Target] ページで

[Next] をクリックします。6. [Open Hardware Target Summary] ページで [Finish] をクリックします。





Vivado ハードウェアセッションが ZC702 ボードに接続されると、次の図に示す [Hardware] ウィンドウが開きます。

7. ILA コアがアクティブで、データを取り込んでいることを確認します。これには、ハードウェアマネージャーでhw_ila_1 の [Status] タブを選択します。

8. [hw_ila_1] ウィンドウの [Run Trigger Immediate] ボタンをクリックします。

[+] をクリックして信号グループを展開し、波形ウィンドウの System ILA からのスタティックデータを確認します。





9. アプリケーションコードが GPIO ペリフェラルに書き込みを実行したときにトリガーが発生する条件を設定します。これには次を実行します。a. メニューから [Window] → [Debug Probes] をクリックします。b. [Debug Probes] ウィンドウで slot_0:ps7_0_axi_periph_M00_AXI:AWVALID 信号を選択し、[Trigger

Setup] ウィンドウにドラッグアンドドロップします。

c. 次の図のように、*WVALID 行の [Value] 列をクリックします。





d. ドロップダウンリストの値を [X] から [1] に変更します。10. トリガー条件前後のいくつかのデータサンプルも確認する必要があります。ILA プロパティウィンドウの

hw_ial_1 コアの [Trigger position in window] が 512 に設定されており、トリガー位置が 1024 サンプルのウィンドウの中央に表示されるようになっていることを確認します。

比較値およびトリガー位置を設定したら、ILA コアをトリガーします。

11. 波形ウィンドウまたはステータスウィンドウで [Run Trigger] ボタンをクリックして、ILA コアをトリガーします。

12. hw_ila_1 ILA コアのステータスウィンドウが次のように変わります。• [Idle] が [Waiting for Trigger] に変わります。• [Hardware] ウィンドウで [Core Status] が [Waiting for Trigger] に変わります。





13. SDK に戻り、コードの実行を続けます。これには、SDK ツールバーの [Resume] ボタンをクリックします。または、F8 キーを押してコード実行を続けます。コード実行は、設定したブレークポイントで停止します。この時点までで、GPIO ペリフェラルに対して書き込み操作が少なくとも 1 回実行されています。これらの書き込み操作が実行されると、AWVALID 信号が 0 から 1に遷移し、ILA コアがトリガーされます。注記: 次の図に示すように、AWVALID 信号が初めて 1 になったところにトリガーマークが表示されます。

14. [File] → [Close Project] をクリックしてプロジェクトを閉じ、演習 2 に進みます。または、[File] → [Exit] をクリックして、SDK ウィンドウを閉じます。

まとめこの演習では、IP インテグレーターで Zynq ベースのデザインを作成し、System ILA IP を使用してネットをデバッグして、SDK でソフトウェアを開発し、Zynq-7000 SoC プロセッサ上でコードを実行しました。また、Vivado ロジック解析を使用してデバッグ用に指定したネットを解析し、ハードウェアとソフトウェアの間でクロスプローブを実行しました。この演習では、次の作業を実行しました。• IP インテグレーターを使用して Zynq-7000 SoC プロセッサを含む Vivado プロジェクトを作成しました。• IP インテグレーターで IP をインスタンシエートし、設計アシスタンス機能を使用して必要な接続を設定しました。

• Vivado ロジック解析で解析するため、System ILA IP を使用してデバッグ用にネットを指定して接続しました。• ハードウェア定義を SDK にエクスポートする前に、合成、インプリメンテーション、ビットストリーム生成を実行しました。

• SDK でソフトウェアアプリケーションを作成し、ターゲットハードウェア ZC702 上で実行しました。アプリケーションコードでブレークポイントを設定し、Vivado で ILA をトリガーし、ハードウェア/ソフトウェアのクロスプローブ機能を試しました。





演習ファイルこの演習の手順をすべて実行するため、このチュートリアルのデザインファイルに含まれている Tcl ファイルlab1.tcl を使用します。この Tcl ファイルは、デザイン作成からビットストリーム生成までのみの Vivado フローを実行します。このファイルはハードウェアとソフトウェアのクロスプローブを実行するためのものなので、手順 7 以降の手順は手動で実行する必要があります。Tcl スクリプトを使用するには、Vivado を起動し、[Tcl Console] ウィンドウに「source lab1.tcl」と入力します。または、コマンドプロンプトで「Vivado -mode batch -source lab1.tcl」と入力し、バッチモードでスクリプトを実行することもできます。注記: Tcl ファイルを正しく実行するには、lab1.tcl ファイルのプロジェクトパスを変更する必要があります。





第 3 章

演習 2: Zynq-7000 SoC クロストリガーデザイン概要

この演習では、Zynq®-7000 SoC プロセッサとファブリックロジックとのクロストリガー機能を使用します。クロストリガーは、ターゲットハードウェアでリアルタイムに実行しているソフトウェアを SDK で同時にデバッグするために使用できる強力な機能です。このチュートリアルでは、IP インテグレーターでデザインを作成し、デバッグ用にネットを選択し、クロストリガー機能を使用できるようデザインを設定します。

手順 1: Vivado IDE の起動とプロジェクトの作成1. Vivado デスクトップアイコンをダブルクリックするか、またはコマンドプロンプトで「vivado」と入力し、

Vivado IDE を起動します。2. Getting Started ページの [Quick Start] セクションで [Create Project] をクリックします。3. New Project ウィザードで次のように設定します。

a. [Project Name] ページで、プロジェクト名およびディレクトリを入力します。b. [Create project subdirectory] チェックボックスがオンになっていることを確認します。[Next] をクリック

します。c. [Project Type] ページで [RTL project] を選択します。[Do not specify sources at this time] チェックボックス

がオフになっていることを確認します。[Next] をクリックします。d. [Add Sources] ページで [Target language] を [VHDL] または [Verilog] に設定します。[Simulator language] は

[Mixed] のままにします。[Next] をクリックします。e. [Add Constraints] ページで [Next] をクリックします。f. [Default Part] ページで [Boards] を選択し、現在使用しているハードウェアのバージョンに一致する

[ZYNQ-7 ZC702 Evaluation Board] を選択します。[Next] をクリックします。g. [New Project Summary] ページでプロジェクトのサマリを確認し、[Finish] をクリックしてプロジェクトを作

成します。

手順 2: IP インテグレーターデザインの作成1. Vivado の Flow Navigator で [Create Block Design] をクリックします。

第 3 章: 演習 2: Zynq-7000 SoC クロストリガーデザイン




2. [Create Block Design] ダイアログボックスでブロックデザインの名前を zynq_processor_system に指定します。

3. [Directory] をデフォルトの [<Local to Project>] のままに、[Specify source set] を [Design Sources] に設定します。4. [OK] をクリックします。

IP インテグレーターのブロック図のウィンドウが開きます。5. ブロックデザインキャンバスで次の図に示す [Add IP] アイコンをクリックします。

IP カタログが開きます。6. [Search] フィールドに「Zynq」と入力して ZYNQ7 Processing System IP を検索し、その IP を選択して Enter キーを押します。または、[ZYNQ7 Processing System IP] をダブルクリックしてインスタンシエートします。

7. ブロックデザインのバナーの [Run Block Automation] をクリックします。

[Run Block Automation] ダイアログボックスに、ZYNQ7 Processing System 7 IP の FIXED_IO ピンおよび DDRピンが外部インターフェイスポートに接続されることが示されます。また、ZC702 ボードをターゲットボードに選択したので、[Apply Board Preset] チェックボックスがデフォルトでオンになっています。

8. [Cross Trigger In] および [Cross Trigger Out] を [Enable] に設定し、[OK] をクリックします。





次の図に示すように、ZYNQ7 Processing System で TRIGGER_IN_0 および TRIGGER_OUT_0 インターフェイスがイネーブルになります。

9. 図のどこかを右クリックし、[Add IP] をクリックして、[AXI GPIO] および [AXI BRAM Controller] をデザインに追加します。デザインキャンバスは次の図のようになります。





10. デザインキャンバス上部の [Run Connection Automation] リンクをクリックします。[Run Connection Automation] ダイアログボックスが開きます。

11. [All Automation (7 out of 7 selected)] チェックボックスをオンにします。これで、デザインのすべてのインターフェイスに対し、コネクションオートメーションが実行されます。各オートメーションを選択すると、そのオートメーションに選択可能なオプションが右側に表示されます。

12. [Run Connection Automation] ダイアログボックスで、各接続を次のように設定します。接続詳細設定

axi_bram_ctrl_0

• BRAM_PORTA

[Run Connection Automation] ダイアログボックスに、新しい Block MemoryGenerator IP がインスタンシエートされ、AXI BRAM Controller の PORTA に接続されることが表示されます。

オプションはありません。

axi_bram_ctrl_0

• BRAM_PORTB

[Run Connection Automation] ダイアログボックスには、2 つの選択肢があります。前の手順からの既存の BlockMemory Generator を使用するか、新しい Block Memory Generator をインスタンシエートするかです。ここでは、既存の Block MemoryGenerator を使用します。

[Blk_Mem_Gen] フィールドをデフォルトの BRAM_PORTA のままにします。

axi_bram_ctrl_0

• S_AXI

[Run Connection Automation] ダイアログボックスに AXI BRAM Controllerの S_AXI ポートが ZYNQ7 ProcessingSystem IP の M_AXI_GP0 ポートに接続されることが表示されます。AXI BRAM Controller は Block MemoryGenerator ブロックに接続する必要があります。コネクションオートメーション機能を使用すると、Block MemoryGenerator IP をインスタンシエートし、AXI BRAM Controller への適切な接続が実行されます。

[Clock Connection (for unconnectedclks)] を [Auto] のままにします。

axi_gpio_0

• GPIO

[Run Connection Automation] ダイアログボックスに、GPIO に接続するために ZC706 ボードで使用可能なインターフェイスが表示されます。

[LEDs_4Bits] を選択します。

axi_gpio_0

• S_AXI

[Run Connection Automation] ダイアログボックスに GPIO IP の S_AXI ピンが ZYNQ7 Processing System のM_AXI_GP0 ピンに接続されることが表示されます。また、このデザインに関連している可能性のあるクロックソースを選択するオプションもあります。

[Clock Connection (for unconnectedclks)] を [Auto] のままにします。





接続詳細設定processing_system7_0

• TRIGGER_IN_0

• TRIGGER_OUT_0

[Run Connection Automation] ダイアログボックスに TRIGGER_IN_0 および TRIGGER_OUT_0 System ILA IP のクロストリガーピンに接続されることが表示されます。

TRIGGER_IN_0 およびTRIGGER_OUT_0 の両方の [ILA] オプションをデフォルトの [Auto] のままにします。

これらの接続を完了させると、IP インテグレーターデザインは次の図のようになります。

13. [Address Editor] ウィンドウをクリックし、メモリマップドスレーブのアドレスが正しく割り当てられていることを確認します。[Data] を展開します。次の図に示すように、AXI BRAM Controller の [Range] 列で [64K] に変更します。

デバッグ用にネットを選択次に、デバッグする必要のあるネットを選択します。





1. [Diagram] タブをクリックし、AXI GPIO IP の GPIO ピンから LEDs_4Bits ポートに接続されているネットを選択します。

2. ブロック図を右クリックし、[Debug] をクリックします。これでデバッグ用にネットが選択されます。デバッグをする予定のネットに虫のアイコンが表示されます。同じアイコンが [Design Hierarchy] の同じネットにも表示されます。

3. 同様に、axi_gpio_0 のインターフェイスピン S_AXI および ps7_0_axi_periph のインターフェイスピンM00_AXI に接続されているネットを選択します。

4. ブロック図を右クリックして [Debug] をクリックします。注記: ネットをデバッグ用に選択すると、ブロックデザインキャンバスの上部にあるバナーに設計アシスタンスのリンクが表示されます。

5. [Run Connection Automation] をクリックします。6. [Run Connection Automation] ダイアログボックスで、[All Automation (2 out of 2 selected)] チェックボックスをオンにします。

7. [OK] をクリックします。8. [Regenerate Layout] ボタンをクリックして、デザインを再描画します。デザインは次の図のようになります。





9. [Validate Design] ボタンをクリックして、デザインに対してデザインルールチェックを実行します。デザイン検証が終了すると、[Validate Design] ダイアログボックスが表示され、デザインにエラーや警告メッセージがないことを確認できます。

10. [OK] をクリックします。11. [File] → [Save Block Design] をクリックし、IP インテグレーターデザインを保存します。または、Ctrl + S キーを押してデザインを保存します。

12. [Sources] ウィンドウで [zynq_processor_system] ブロックデザインを右クリックし、[Generate Output Products]をクリックします。[Generate Output Products] ダイアログボックスが表示されます。





13. [Generate] をクリックします。[Generate Output Products] ダイアログボックスに、アウトオブコンテキスト (OOC) モジュールの run が起動されたことが表示されます。

14. [OK] をクリックします。15. OOC モジュールの run が完了するまで待ちます。完了まで数分がかかる場合があります。





16. [Sources] ウィンドウで [zynq_processor_system] を右クリックし、[Create HDL Wrapper] をクリックします。[Create HDL Wrapper] ダイアログボックスには、2 つのオプションがあります。• [Copy generated wrapper to allow user edits]: 編集可能なラッパーファイルを生成します。• [Let Vivado manage wrapper and auto-update]: Vivado で管理される読み取り専用のラッパーファイルを生成します。

17. 次の図に示すデフォルト設定のままにし、[OK] をクリックします。

手順 3: デザインのインプリメントおよびビットストリームの生成

監視用にクロストリガー信号が ILA に接続されたので、残りのフローを実行します。





1. [Generate Bitstream] をクリックして、デザインのビットストリームを生成します。[No implementation Results Available] ダイアログボックスが開き、合成およびインプリメンテーションを起動してもよいかを確認するメッセージが表示されます。

2. [Yes] をクリックします。[Launch Runs] ダイアログボックスが開きます。

3. 適切なオプションを設定し、[OK] をクリックします。ビットストリームの生成が完了すると、[Bitstream Generation Completed] ダイアログボックスが表示され、デフォルトで [Open Implemented Design] がオンになっています。

4. [OK] をクリックして、インプリメントされたデザインを開きます。5. [Timing] ウィンドウの [Design Timing Summary] ページで、すべてのタイミング制約が満たされていることを確認します。注記: 場合によって、タイミングが多少異なる可能性があります。

手順 4: ハードウェアの SDK へのエクスポートビットストリームを生成したら、ハードウェアを SDK にエクスポートし、ソフトウェアアプリケーションを生成します。1. Vivadoで、[File] → [Export] → [Export Hardware] をクリックします。

[Export Hardware] ダイアログボックスが開きます。





2. 次の図に示すように、[Include bitstream] チェックボックスがオンになっていること、[Export to] がデフォルトの [<Local to Project>] に設定されていることを確認します。

3. [OK] をクリックします。4. [File] → [Launch SDK] をクリックします。

次の図に示すように、[Exported location] および [Workspace] フィールドが [<Local Project>] に設定されていることを確認します。


手順 5: SDK でのアプリケーションコードの構築SDK が別のウィンドウに開きます。1. [File] → [New] → [Application Project] をクリックします。

[New Project As] ダイアログボックスが開きます。ここでプロジェクト名を指定します。この演習では、プロジェクト名を「peri_test」にします。





2. [Next] をクリックします。3. [Available Templates] で [Peripheral Tests] を選択します。





4. [Finish] をクリックします。5. アプリケーションがコンパイルされるのを待ちます。6. ターゲットボードがホストコンピューターに接続され、電源が入っていることを確認します。7. アプリケーションのコンパイルが完了したら、[Xilinx] → [Program FPGA] をクリックし、[Program FPGA] ダイアログボックスを開きます。

8. [Program FPGA] ダイアログボックスで [Program] をクリックします。





9. [Project Explorer] ビューで [peri_test] を右クリックし、[Debug As] → [Debug Configurations] をクリックします。[Debug Configurations] ダイアログボックスが開きます。

10. [Xilinx C/C++ application (System Debugger)] を右クリックし、[New] をクリックします。





11. [Create, manage, and run configurations] ページで [Target Setup] タブをクリックし、[Enable Cross triggering] チェックボックスをオンにします。





12. [Enable Cross-Triggering] オプションの参照ボタンをクリックします。[Cross Trigger Breakpoints] ダイアログボックスが開きます。

13. [Create] をクリックします。14. [Create Cross Trigger Breakpoint] ページで、次の図に示すオプションを選択します。





15. [OK] をクリックします。これで、プロセッサからファブリックへのトリガー条件が設定されます。16. [Cross Trigger Breakpoints] ダイアログボックスで [Create] をクリックします。

17. [Create Cross Trigger Breakpoint] ページで、次の図に示すオプションを選択します。





18. [OK] をクリックします。これで、ファブリックからプロセッサへのトリガー条件が設定されます。19. [Cross Trigger Breakpoints] ダイアログボックスで [OK] をクリックします。

20. [Debug Configurations] ダイアログボックスで [Debug] をクリックします。





[Confirm Perspective Switch] ダイアログボックスが開きます。21. 内容を確認したら、[Yes] をクリックします。22. [SDK Terminal] ビューをクリックしてターミナルを設定し、(+) アイコンをクリックします。23. 次の図に示す ZC706 ボードの設定を選択し、[OK] をクリックします。





24. [SDK Terminal] ビューの上部に表示されているターミナル接続のステータスを確認します。

25. 既に開いていない場合は、../src/testperiph.c をダブルクリックしてソースファイルを開きます。26. [testperiph.c] ビューの左側にある青いバーをクリックし、[Show Line Numbers] を選択します。27. このソースファイルの 97 行目付近に while 文を挿入します。28. 次の図に示すように、else 文の後、波かっこの前に「while(1)」を追加します。





29. コードにブレークポイントを追加して、ブレークポイントに達したときにプロセッサがコード実行を停止するようにします。a. 次の図に示すように、while 文が開始した後の行にスクロールし、左側のペインをダブルクリックします。

ダブルクリックしたコード行にブレークポイントが追加されます。b. Ctrl + S キーを押してファイルを保存します。または、[File] → [Save] をクリックします。

これで SDK からコードを実行する準備が整いました。

手順 6: Vivado ロジック解析への接続Vivado ロジック解析を使用して、ZC702 ボードに接続します。1. Vivado セッションに戻り、Vivado Flow Navigator → [Program and Debug] → [Open Hardware Manager] をクリックします。

2. [Hardware Manager] ウィンドウで、[Open target] → [Open New Target] をクリックします。





注記: [Auto Connect] を使用してターゲットハードウェアに接続することも可能です。Open New Hardware Target ウィザードが開きます。

3. [Next] をクリックします。

4. [Hardware Server Settings] ページで、[Connect to] が [Local server (target is on local machine)] に設定されていることを確認し、[Next] をクリックします。





5. [Select Hardware Target] ページで [Next] をクリックします。

6. [Open Hardware Target Summary] ページで設定が正しいことを確認し、[Finish] をクリックします。





手順 7: プロセッサからファブリックへのクロストリガーの設定

Vivado ハードウェアセッションで ZC702 ボードへの接続が完了すると、次の図に示す [Hardware] ウィンドウが開きます。

1. [ILA - hw_ila_1] タブをクリックし、[Trigger Mode Settings] ウィンドウで次のように設定します。• [Trigger mode] を [TRIG_IN_ONLY] に設定します。• [TRIG_OUT mode] を [TRIG_IN_ONLY] に設定します。• [Capture Mode Settings] セクションの [Trigger position in window] が [512] に設定されていることを確認します。





2. [Run Trigger] ボタンをクリックして、ILA コアをトリガーします。ILA がトリガーされ、[Core Status] が [Waiting for Trigger] に変わります。

3. SDK の [Debug] ビューの SDK ツールバーにある [Resume] ボタンをクリックし、testperiph.c ファイルの 107 行目に設定されているブレークポイントまでコードを実行します。

4. コードがブレークポイントに到達すると、プロセッサにより ILA にトリガーが送信されます。ILA は、プロセッサからトリガーイベントを受信すると、トリガーするように設定されています。次の図に示すように、波形ウィンドウにさまざまな信号のステートが表示されます。





上の図は、コード実行がブレークポイントに到達すると、PS7 により ILA がトリガーされることを示しています。ブレークポイントに到達したときの信号のステートは、この方法で確認できます。

手順 8: ファブリックからプロセッサへのクロストリガーの設定

この手順では、クロストリガーのファブリックからプロセッサの部分を設定します。これには、ILA でプロセッサをトリガーしてコードの実行を停止させるため、107 行目に設定したブレークポイントを削除します。1. SDK で、SDK ウィンドウの右上の方にある [Breakpoints] タブをクリックし、右クリックして [testperiph.c [line:

106]] チェックボックスをオフにします。これで、設定されていたブレークポイントが削除されます。注記: または、testperiph.c ファイルでこのブレークポイントをクリックし、[Disable Breakpoint] を選択します。

2. [Debug] ウィンドウで SDK ツールバーにある [Resume] ボタンをクリックします。コードには無限ループがあるので、コードは継続的に実行されます。このコード実行は SDK のターミナルウィンドウで確認できます。

3. Vivado で [Settings – hw_ila_1] タブを選択します。[Trigger mode] を [BASIC_OR_TRIG_IN] に変更し、[TRIG_OUT mode] を [TRIGGER_OR_TRIG_IN] に変更します。

4. [Trigger Setup] ウィンドウで [+] 記号をクリックし、[Add Probes] ウィンドウでslot_0:ps7_0_axi_periph_M00_AXI:AWVALID 信号をクリックします。

5. [Basic Trigger Setup] ウィンドウの [Radix] を [[B] Binary] に設定し、slot_0:ps7_0_axi_periph_M00_AXI:AWVALID 信号の [Value] を [1] に設定します。これで、awvalid が1 に遷移すると、ILA がトリガーするよう設定されます。

6. [Run Trigger] ボタンをクリックし、ILA をトリガーさせます。SDK コードが AXI トランザクションを実行し、awvalid 信号がトグルするので、ILA はすぐにトリガーします。これにより ILA の trigger_out がトグルするので、プロセッサがコードの実行を停止します。これは、SDK の [Debug] ビューで、次の図の赤で囲まれているエリアで確認できます。





まとめこの演習では、Zynq-7000 SoC プロセッサベースのデザインでクロストリガーがどのように機能するかを学びました。クロストリガーは、統合環境でハードウェアおよびソフトウェアを協調デバッグするために使用できます。

演習ファイルこのチュートリアルは、GUI 環境で Zynq-7000 SoC プロセッサのクロストリガー機能を実行する方法を示します。そのため、Tcl ファイル lab2.tcl のみが提供されています。lab2.tcl ファイルを使用すると、SDK にハードウェアをエクスポートするまでの手順をすべて実行できます。この演習のデバッグ部分は GUI で実行する必要があります。デバッグ用の Tcl ファイルは提供されていません。





第 4 章

演習 3: エンベデッド MicroBlaze プロセッサのプログラム概要

このチュートリアルでは、Vivado® IP インテグレーターを使用して、Kintex®-7 FPGA 用の単純な MicroBlaze™ システムを作成します。MicroBlaze システムには、次のザイリンクス IP が最初から含まれています。• MicroBlaze プロセッサ• AXI ブロック RAM

• ダブルデータレート 3 (DDR3) メモリ• UARTLite

• GPIO

• デバッグモジュール (MDM)

• プロセッサシステムリセット• ローカルメモリバス (LMB)

ブロックデザインの一部は、プラットフォームボードフローを使用して構築されます。この演習では、MicroBlaze プロセッサのクロストリガー機能も使用します。この機能は、スタンドアロンアプリケーションモードの SDK で開発されたソフトウェアアプリケーションコードを使用して説明されています。この演習では、ザイリンクス KC705 FPGA 評価ボードをターゲットにします。

手順 1: Vivado IDE の起動とプロジェクトの作成1. Vivado デスクトップアイコンをダブルクリックするか、またはコマンドプロンプトで「vivado」と入力し、

Vivado IDE を起動します。2. Getting Started ページの [Quick Start] セクションで [Create Project] をクリックします。3. New Project ウィザードで次のように設定します。

a. [Project Name] ページで、プロジェクト名およびディレクトリを入力します。




b. [Create project subdirectory] チェックボックスがオンになっていることを確認します。[Next] をクリックします。

c. [Project Type] ページで [RTL project] を選択します。[Do not specify sources at this time] チェックボックスがオフになっていることを確認します。[Next] をクリックします。

d. [Add Sources] ページで [Target language] を [VHDL] または [Verilog] に設定します。[Simulator language] は[Mixed] のままにしておきます。

e. [Next] をクリックf. [Add Constraints] ページで [Next] をクリックします。g. [Default Part] ページで [Boards] を選択し、現在のバージョンの [Kintex-7 KC705 Platform] を選択します。

[Next] をクリックします。h. [New Project Summary] ページでプロジェクトのサマリを確認し、[Finish] をクリックしてプロジェクトを作

成します。Vivado IDE プロジェクトを作成したときに KC705 ボードを選択したので、次のメッセージが [Tcl Console]ウィンドウに表示されます。set_property board part xilinx.com:kc705:part0:1.6 [current_project]

Vivado IDE で実行する操作の多くには対応する Tcl コマンドがありますが、このチュートリアルでは説明されていません。代わりに、プロジェクト全体を再作成するときに使用できる Tcl スクリプトが提供されています。詳細は、[Tcl Console] ウィンドウを参照してください。write_bd_tcl コマンドの詳細は、『VivadoDesign Suite Tcl コマンドリファレンスガイド』 (UG835) も参照してください。

手順 2: IP インテグレーターデザインの作成1. Flow Navigator で [IP Integrator] → [Create Block Design] をクリックします。2. IP サブシステムデザイン名を指定します。この手順では、[Design name] に「mb_subsystem」と入力します。

[Directory] フィールドはデフォルトの [<Local to Project>] のままにします。[Specify source set] もデフォルトの[Design Sources] のままにします。

3. [Create Block Design] ダイアログボックスで [OK] をクリックします。

4. IP インテグレーターキャンバスを右クリックし、[Add IP] をクリックします。IP カタログが開きます。または、キャンバスの中央で [Add IP] アイコンをクリックします。

第 4 章: 演習 3: エンベデッド MicroBlaze プロセッサのプログラム


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;d=ug835-vivado-tcl-commands.pdf



5. [Search] フィールドに「mig」と入力して MIG コアを検索し、[Memory Interface Generator (MIG 78 Series)] を選択して Enter キーを押します。

ブロックデザインのバナーに設計アシスタンスのリンクが表示されます。6. [Run Block Automation] をクリックします。

[Run Block Automation] ダイアログボックスが開きます。7. [OK] をクリックします。これで MIG コアがインスタンシエートされ、その I/O インターフェイスが KC705 ボー

ドの DDR メモリの I/O インターフェイスに接続されます。





8. ブロックデザインキャンバスで右クリックし、[Add IP] をクリックします。IP カタログが開きます。

9. [Search] フィールドに「micr」と入力して MicroBlaze IP を検索し、[MicroBlaze] を選択して Enter キーを押します。注記: [IP Details] ウィンドウを表示するには、Ctrl + Q キーを押します。

[Board] ウィンドウを使用したボードインターフェイスの接続IP インテグレーターで既存のインターフェイスを使用するには、複数の方法があります。ここでは、[Board] ウィンドウを使用して KC705 ボードにあるインターフェイスをインスタンシエートします。





1. [Board] ウィンドウを選択して KC705 ボードにあるインターフェイスを確認します。

[Board] ウィンドウには、次の図に示すように [DDR3 SDRAM] の横にというマークが表示されており、このインターフェイスが接続されていることが示されます。前の手順でブロックオートメーション機能を使用して、MIG コアを DDR3 SDRAM メモリのボードインターフェイスに接続したからです。





2. [Board] ウィンドウの [Miscellaneous] フォルダーの下にある [UART] を選択し、ブロックデザインキャンバスにドラッグアンドドロップします。これで、ブロックデザインに AXI Uartlite IP がインスタンシエートされます。

3. [Auto Connect] ダイアログボックスで [OK] をクリックします。4. 同様に、[Board] ウィンドウの [General Purpose Input or Output] フォルダーの下にある [LED] を選択し、ブロックデザインキャンバスにドラッグアンドドロップします。

5. [Auto Connect] ダイアログボックスで [OK] をクリックします。これで、ブロックデザインに GPIO IP がインスタンシエートされ、オンボードの LED に接続されます。ブロックデザインは次の図のようになるはずです。





ペリフェラルの追加: AXI BRAM Controller1. IP インテグレーターキャンバスを右クリックして [Add IP] をクリックし、[AXI BRAM Controller] を追加します。





ブロックオートメーションの実行1. [Run Block Automation] をクリックします。

[Run Block Automation] ダイアログボックスが開きます。2. [Run Block Automation] ダイアログボックスで、次のように設定します。

a. [Preset]: デフォルトの [None] のままにします。b. [Local Memory]: [64 KB] に設定します。c. [Local Memory ECC]: デフォルトの [None] のままにします。d. [Cache Configuration]: [32 KB] に変更します。e. [Debug Module]: [Extended Debug] に変更します。f. [Peripheral AXI Port]: デフォルトの [Enabled] のままにします。g. [Clock Connection]: [/mig_7series_0/ui_addn_clk_0 (100 MHz)] のままにします。





3. [OK] をクリックします。これで、IP インテグレーターに次の図に示す基本的な MicroBlaze システムが生成されます。

コネクションオートメーションの使用コネクションオートメーションでは、いくつかの接続オプションがあります。このセクションでは、最初の接続を順を追って説明します。その後同じ手順を繰り返して、このチュートリアルに必要な接続を実行します。1. [Run Connection Automation] をクリックします。

[Run Connection Automation] ダイアログボックスが開きます。2. 次の図に示すように、このダイアログボックスの左側にあるインターフェイスをオンにします。





3. [Run Connection Automation] ダイアログボックスのオプションを次の表に示すように設定します。表 1: [Run Connection Automation] のオプション

接続詳細設定axi_bram_ctrl_0

• BRAM_PORTA

新しい Block Memory Generator をインスタンシエートするのが唯一のオプションです。[Blk_Mem_Gen] はデフォルトの [Auto]のままにします。





表 1: [Run Connection Automation] のオプション (続き)

接続詳細設定axi_bram_ctrl_0

• BRAM_PORTB

[Run Connection Automation] ダイアログボックスには、次の 2 つの選択肢が表示されます。• 新しい Block Memory Generatorをインスタンシエートし、AXIBRAM Controller の PORTB をこのBlock Memory Generator IP に接続します。

• 前にインスタンシエートした BlockMemory Generator コアを使用し、それをデュアルポートメモリに設定して、AXI BRAM Controller のPORTB に接続します。

[Blk_Mem_Gen] はデフォルトの [Auto]のままにします。

axi_bram_ctrl_0

• S_AXI

この場合はオプションが 2 つあります。[Master] フィールドは、キャッシュアクセスまたは非キャッシュアクセスに設定できます。

[Run Connection Automation] ダイアログボックスでは、[/microblaze_0(Cached)] に接続できます。デフォルト値のままにします。キャッシュアクセスが必要でない場合は、[/microblaze_0(Periph)] に設定します。[Clock Connection (for unconnectedclks)] は [Auto] のままにします。

axi_gpio_0

• S_AXI

[Master] フィールドは [/microblaze_0(Periph)] に設定されています。[Clock Connection (for unconnectedclks)] はデフォルトの [Auto] に設定されています。

デフォルト値のままにします。

axi_uartlite_0

• S_AXI

[Master] フィールドはデフォルトの [/microblaze_0 (Periph)] に設定されます。[Clock Connection (for unconnectedclks)] はデフォルトの [Auto] に設定されています。


mdm_1

• TRIG_IN_0

新しい System ILA コアの TRIG_OUTピンに接続されます。 ILA の接続設定はデフォルトの [Auto]のままにします。mdm_1

• TRIG_OUT_0

Syetem ILA コアの TRIG_IN ピンに接続されます。 ILA の接続設定はデフォルトの [Auto]のままにします。mig_7series_0

• S_AXI

[Master] フィールドは [/microblaze_0(Cached)] に設定されています。DDR3メモリへのアクセスがキャッシュアクセスになるように、この設定はそのままにします。[Clock Connection (for unconnectedclks)] はデフォルトの [Auto] に設定されています。


mig_7series_0

• sys_rst

ボードインターフェイスリセットは、このメモリ IP のリセットピンに接続されます。デフォルト値のままにしておきます。

Rst_mig_7_series_0_100M

• ext_reset_in

Processor System Reset IP のリセットピンはボートリセットピンに接続されます。デフォルト値のままにしておきます。

4. 上記の表で説明したように適切なオプションを設定したら、[OK] をクリックします。この時点で、IP インテグレーター図は次のようになるはずです。





注記: IP の相対的な位置は多少異なる場合があります。

デバッグ用にネットを選択1. MicroBlaze と GPIO の間の AXI トランザクションを確認するため、microblaze_0_axi_periph インスタンス

の M01_AXI インターフェイスピンと axi_gpio_0 インスタンスの S_AXI インターフェイスピンを接続するインターフェイスネットを選択します。

2. 右クリックして [Debug] をクリックします。注記: ブロックデザインのバナーに設計アシスタンスの [Run Connection Automation] のリンクが表示されます。

3. [Run Connection Automation] をクリックします。4. [Run Connection Automation] ダイアログボックスで、次の図に示すようにデフォルト設定のままにします。





5. [OK] をクリックします。microblaze_0_axi_periph インターコネクトおよび axi_gpio_0 を接続する MDM および AXI インターフェイスネットのクロストリガーピンが、次の図に示すように System ILA IP に接続されます。





6. IP インテグレーターのツールバーで [Regenerate Layout] ボタンをクリックして、ブロックデザインを再描画します。ブロック図は次のようになります。

手順 3: IP インテグレーターでのペリフェラルのメモリマップ

1. [Address Editor] ウィンドウをクリックします。2. [Address Editor] ウィンドウで次を実行します。

a. [Address Editor] ウィンドウのツールバーにある [Expand All] ボタンをクリックし、microblaze_0 インスタンスを展開します。

b. 次の図に示すように、mig_7_series_0 IP の [Data] および [Instruction] の両方で [Range] を [512 MB] に変更します。





ソフトウェアを実行および格納するメモリが、キャッシュ可能なアドレス範囲内にあることも確認します。これには、MicroBlaze プロセッサに対してブロックオートメーションを実行するときに、命令キャッシュおよびデータキャッシュをイネーブルにします。メモリ IP DDR または AXI ブロック RAM を使用するには、キャッシュ可能エリアにこれらの IP が配置されている必要があります。そうでないと、MicroBlaze プロセッサはこれらの IP に対し読み出しや書き込み操作を実行できません。デザインを検証すると、MicroBlaze プロセッサのキャッシュ可能なアドレス範囲が自動的に再設定されます。

手順 4: ブロックデザインの検証デザインルールチェックをデザインで実行する手順は、次のとおりです。1. ツールバーの [Validate Design] ボタンをクリックし、[Tools] → [Validate Design] をクリックします。

[Validate Design] ダイアログボックスが表示され、デザインにクリティカル警告やエラーがないことを確認します。

2. [OK] をクリックします。3. Ctrl + S キーを押すか、または、[File] → [Save Block Design] をクリックし、デザインを保存します。





手順 13: 出力ファイルの生成1. [Sources] ウィンドウでブロックデザインを右クリックし、[Generate Output Products] をクリックします。また

は、Flow Navigator で [Generate Block Design] をクリックします。[Generate Output Products] ダイアログボックスが表示されます。

2. [Generate] をクリックします。

[Generate Output Products] ダイアログボックスに、アウトオブコンテキスト (OOC) モジュールの run が起動されたことが表示されます。

3. [OK] をクリックします。4. アウトオブコンテキストモジュールの run がすべて完了し、[Design Runs] ウィンドウに次の図のように表示さ

れるまで、数分かかります。





手順 6: 最上位ラッパーの作成1. [Design Sources] の下にある design mb_subsystem ブロックを右クリックし、[Create HDL Wrapper] をクリックします。[Create HDL Wrapper] ダイアログボックスでは、デフォルトで [Let Vivado manage wrapper and auto-update] が選択されています。


手順 7: デザインをインプリメンテーションまで実行1. Flow Navigator で [Generate Bitstream] をクリックします。

[No implementation Results Available] ダイアログボックスが開きます。2. [Yes] をクリックします。





[Launch Runs] ダイアログボックスが開きます。3. 適切なオプションを設定し、[OK] をクリックします。

ビットストリーム生成が完了するまでに数分かかります。生成が完了すると、[Bitstream Generation Completed]ダイアログボックスに次の指示が表示されます。

4. デフォルトの [Open Implemented Design] をオンにした状態で、[OK] をクリックします。5. 次の図に示す [Timing] ウィンドウの [Design Timing Summary] ページで、すべてのタイミング制約が満たされて

いることを確認します。

手順 8: デザインの SDK へのエクスポートデザインを開き、SDK にエクスポートします。1. Vivadoで、[File] → [Export] → [Export Hardware] をクリックします。

[Export Hardware] ダイアログボックスが開きます。2. 次の図に示すように、[Include bitstream] チェックボックスがオンになっていること、[Export to] がデフォルト

の [<Local to Project>] に設定されていることを確認します。

3. [OK] をクリックします。4. [File] → [Launch SDK] をクリックします。次の図に示す [Launch SDK] ダイアログボックスが開きます。[Exported location] および [Workspace] ドロップダウンリストが [<Local Project>] に設定されていることを確認します。





5. [OK] をクリックします。SDK が別のウィンドウに開きます。

手順 9: ペリフェラルテストアプリケーションの作成1. SDK の [Project Explorer] ビューで [mb_subsystem_wrapper_hw_platform_0] を右クリックし、[New] → [Project]をクリックします。

図 1: SDK での新規プロジェクトを作成するコマンドの選択





2. New Project ウィザードの [Select a wizard] ページで、[Xilinx] → [Application Project] をクリックします。

3. [Next] をクリックします。4. [Project name] にプロジェクトの名前を入力し (例: peri_test)、[OS platform] を [standalone] に設定します。





5. [Next] をクリックします。6. [Peripheral Tests] を選択し、[OK] をクリックします。





SDK で、新しい peri_test アプリケーションが作成されます。7. アプリケーションのコンパイルが完了するのを待ちます。8. [Project Explorer] で [peri_test] を右クリックし、[Generate Linker Script] をクリックします。

[Generate Linker Script] ダイアログボックスが開きます。9. [Basic] タブをクリックし、[Assigned Memory for Heap and Stack] を [mig_7series_0] に変更します。





[Advanced] タブで、次の図に示すようにすべてのオプションを [mig_7_series_0] に変更します。





これらを [mig_7series_0] に設定すると、コンパイルされたコードがメモリ IP から実行されます。10. [Generate] をクリックします。11. [Linker Already Exists!] ダイアログボックスで [Yes] をクリックして、上書きします。

手順 10: KC705 ボードでのソフトウェアアプリケーションの実行

重要: ターゲットボードをホストコンピューターに接続し、電源が入っていることを確認します。

1. [Xilinx Tools] → [Program FPGA] をクリックします。2. [Program FPGA] ダイアログボックスで [Program] をクリックします。





3. [Project Explorer] ビューで [peri_test] を右クリックし、[Debug As] → [Debug Configurations] をクリックします。[Debug Configurations] ダイアログボックスが開きます。

4. [Xilinx C/C++ application (System Debugger)] を右クリックし、[New] をクリックします。





5. [Debug] をクリックします。[Confirm Perspective Switch] ダイアログボックスが開きます。

6. 内容を確認したら、[Yes] をクリックします。[Debug perspective] ウィンドウが開きます。

7. [SDK Terminal] ビューでターミナルを設定し、ボタンをクリックします。8. 次の図に示す KC705 ボードの設定を使用し、[OK] をクリックします。





9. [SDK Terminal] ビューの上部に表示されているターミナル接続のステータスを確認します。

10. 既に開いていない場合は、../src/testperiph.c をダブルクリックしてソースファイルを開きます。11. このソースファイルの 41 行目付近に while 文を挿入します。

a. [testperiph.c] ビューの左側にある青いバーをクリックし、[Show Line Numbers] を選択します。b. 次の図に示すように、41 行目 (波かっこの前) に「while(1)」を追加します。





12. コードにブレークポイントを追加して、ブレークポイントに達したときにプロセッサがコード実行を停止するようにします。これには、50 行目にスクロールし、左側のペインをダブルクリックします。そのコード行にブレークポイントが追加されます。

13. Ctrl + S キーを押してファイルを保存します。または、[File] → [Save] をクリックします。

これで SDK からコードを実行する準備が整いました。

手順 11: Vivado ロジック解析への接続Vivado ロジック解析を使用して、KC705 ボードに接続します。1. Vivado セッションに戻り、Vivado Flow Navigator → [Program and Debug] → [Open Hardware Manager] をクリ

ックします。2. [Hardware Manager] ウィンドウで、[Open target] → [Open New Target] をクリックします。

注記: [Auto Connect] を使用してターゲットハードウェアに接続することも可能です。次の図に示す Open New Hardware Target ウィザードが開きます。





3. [Next] をクリックします。4. [Hardware Server Settings] ページで、[Connect to] が [Local server (target is on local machine)] に設定されていることを確認し、[Next] をクリックします。

5. [Select Hardware Target] ページで [Next] をクリックします。6. [Open Hardware Target Summary] ページで設定が正しいことを確認し、[Finish] をクリックします。





手順 12: MicroBlaze からロジックへのクロストリガーの設定

Vivado ハードウェアセッションで ZC702 ボードへの接続が完了すると、次の図に示す [Hardware] ウィンドウが開きます。

図 2: Vivado の [Hardware] ウィンドウ

1. [Settings - hw_ila_1] タブをクリックし、[Trigger Mode Settings] を次のように設定します。a. [Trigger mode] を [TRIG_IN_ONLY] に設定します。b. [TRIG_OUT mode] を [TRIG_IN_ONLY] に設定します。c. [Capture Mode Settings] セクションの [Trigger position in window] が [512] に設定されていることを確認します。





2. [Run Trigger] ボタンをクリックして、ILA コアをトリガーします。ILA がトリガーされ、[Core Status] が [Waiting for Trigger] に変わります。

3. SDK の [Debug] ビューで [MicroBlaze #0] をクリックし、[Resume] ボタンをクリックします。コードが testperiph.c ファイルの 50 行目に設定されているブレークポイントまで実行されます。ブレークポイントに達すると、ILA がトリガーされます。

上の図は、コード実行がブレークポイントに到達すると、MicroBlaze により ILA がトリガーされることを示しています。コード実行中のある時点でのハードウェアのステートは、この方法で確認できます。

手順 13: ロジックからプロセッサへのクロストリガーの設定

この手順では、クロストリガーのロジックからプロセッサの部分を設定します。これには、ILA でプロセッサをトリガーしてコードの実行を停止させるため、50 行目に設定したブレークポイントを削除します。





1. SDK ウィンドウの右上の方にある [Breakpoints] タブをクリックし、[testperiph.c [line: 50]] チェックボックスをオフにします。これで、設定されていたブレークポイントが削除されます。または、testperiph.c ファイルでこのブレークポイントをクリックし、[Disable Breakpoint] を選択します。

2. [Debug] ウィンドウで [MicroBlaze #0 target] ブロックデザインを右クリックし、[Resume] をクリックします。コードには無限ループがあるので、コードは継続的に実行されます。このコード実行は SDK のターミナルウィンドウで確認できます。

3. Vivado で [Settings - hw_ila_1] タブを選択します。[Trigger mode] を [BASIC_OR_TRIG_IN] に変更し、[TRIG_OUTmode] を [TRIGGER_OR_TRIG_IN] に変更します。

4. [Trigger Setup] ウィンドウで [+] 記号をクリックし、[Add Probes] ウィンドウでslot_0:microblaze_0_axi_periph_M01:AWVALID 信号をクリックします。

5. slot_0:microblaze_0_axi_periph_M01:AWVALID 信号に対し、[Basic Trigger Setup] ウィンドウの [Radix]を [[B] (Binary)] に設定し、[Value] を [1] に設定します。これで、awvalid が 1 に遷移すると、ILA がトリガーするよう設定されます。

6. [Status – hw_ila_1] ウィンドウの [Run Trigger] ボタンをクリックし、ILA をトリガーさせます。アプリケーションソフトウェアが継続的に GPIO に書き込みを実行し、net_slot_0_axi_awvalid 信号がトグルするので、ILA はすぐにトリガーします。ILA がトリガーすると、プロセッサにコード実行を停止するように指示する TRIG_OUT 信号がトグルします。これは、SDK の [Debug] ビューで、次の図の赤で囲まれているエリアで確認できます。

まとめこのチュートリアルでは、次のことを学びました。• Vivado IP インテグレーターでデザインを作成しました。• デザインでインプリメンテーションおよびビットストリーム生成を実行しました。• ハードウェアを SDK にエクスポートしました。• スタンドアロンの OS で実行するアプリケーションコードを作成し、変更しました。• DDR3 からコードを実行するよう、リンカースクリプトを変更しました。• コードを実行している MicroBlaze プロセッサとデザインロジックとのクロストリガー機能を確認しました。





演習ファイルデザインファイルに含まれている Tcl スクリプト lab3.tcl を使用すると、Vivado でのすべてのタスクを実行できます。SDK での操作は、SDK の GUI で実行する必要があります。ご使用のプロジェクトパスおよびプロジェクト名に合わせて、Tcl スクリプトを変更する必要がある場合があります。





付録 A

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参考資料このガイドの補足情報は、次の資料を参照してください。1. 『Vivado Design Suite ユーザーガイド: リリースノート、インストールおよびライセンス』 (UG973: 英語版、日

本語版)

2. 『Vivado Design Suite ユーザーガイド: Vivado IDE の使用』 (UG893: 英語版、日本語版)

付録 A: その他のリソースおよび法的通知


https://japan.xilinx.com/support

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug893-vivado-ide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug893-vivado-ide.pdf



3. 『Vivado Design Suite ユーザーガイド: IP を使用した設計』 (UG896: 英語版、日本語版)

4. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835: 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド: デザインフローの概要』 (UG892: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド: ロジックシミュレーション』 (UG900: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド: Tcl スクリプト機能の使用』 (UG894: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド: インプリメンテーション』 (UG904: 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド: Tcl スクリプト機能の使用』 (UG894: 英語版、日本語版)

10.『Zynq-7000 SoC テクニカルリファレンスマニュアル』 (UG585: 英語版、日本語版)

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、(1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。また、(2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug894-vivado-tcl-scripting.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug585-Zynq-7000-TRM.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug585-Zynq-7000-TRM.pdf

https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos



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Vivado Design Suite チュートリアル - Xilinx...Vivado Design Suite チュートリアル エンベデッド プロセッサ ハードウェア デザイン UG940 (v2019.1) 2019

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