Vivado Design Suite - Xilinx2014 年 6 月 4 日 2014.2 「SDK へのハードウェア定義のエクスポート」に関する情報をアップデート 2014 年 5 月 7 日 2014.1

Vivado Design Suite ユーザーガイド

IP インテグレーターを使用した IP サブシステムの設計

UG994 (v2014.2) 2014 年 6 月 4 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン変更点

2014 年 6 月 4 日 2014.2 「SDK へのハードウェア定義のエクスポート」に関する情報をアップデート

2014 年 5 月 7 日 2014.1 「プロジェクト内で IP インテグレーターデザインを作成する Tcl スクリプトの使

用」および「IP インテグレーターでのボードフローの使用」という 2 つの章を追加

法的通知を付録 B に移動

2013 年 12 月 18 日 2013.4 技術的情報のアップデートなし。バージョンアップデートに合わせて再リリース

2013 年 10 月 2 日 2013.3 次のセクションを追加 : 第 3 章 - IP インテグレーターでのパラメーター伝搬、第 4 章 - IP インテグレーターデザインのデバッグ第 5 章 – IP インテグレーターデザインのアップグレード第 6 章 - IP インテグレーターでの非プロジェクトモードの使用第 7 章 - IP インテグレーターデザインのバージョン管理付録 A - その他のリソース

2013 年 6 月 19 日 2013.2 初版

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG994&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20IP%20%26%2312452%3B%26%2312531%3B%26%2312486%3B%26%2312464%3B%26%2312524%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20IP%20%26%2312469%3B%26%2312502%3B%26%2312471%3B%26%2312473%3B%26%2312486%3B%26%2312512%3B%26%2312398%3B%26%2335373%3B%26%2335336%3B&releaseVersion=2014.2&docPage=2

目次

改訂履歴 ................................................................................................................................................................2

目次 ....................................................................................... 3

IP サブシステムの設計 ....................................................................... 7

はじめに .................................................................................................................................................................7

IP インテグレーターの基本操作 ............................................................... 8

概要 ........................................................................................................................................................................8

プロジェクトの作成 .................................................................................................................................................8

IP インテグレーターを使用した設計 ...................................................................................................................10

IP インテグレーターでの図のサイズ変更 ........................................................................................................10

レイヤーの変更 ................................................................................................................................................10

ウィンドウ背景色の変更 ...................................................................................................................................11

マウスストロークと左ボタンパネルの使用 ......................................................................................................12

デザインキャンバスへの IP モジュールの追加 ..............................................................................................13

接続 ..................................................................................................................................................................15

IP インテグレーターのブロックオートメーションおよびコネクションオートメーション機能 ...............................23

[Signals] ビューを使用した接続 ......................................................................................................................28

[Make Connections] オプションを使用したポート/ピンの接続 ........................................................................30

接続開始モードを使用した接続 .....................................................................................................................31

IP ブロックの並べ替え .....................................................................................................................................32

コピーと貼り付け...............................................................................................................................................32

階層の作成 ......................................................................................................................................................32

階層へのピンおよびインターフェイスの追加 ..................................................................................................34

メモリマップの作成 ..........................................................................................................................................35

ブロックデザイン外部への AXI IP のインターフェイス ..................................................................................36

デザインルールチェックの実行 .....................................................................................................................37

ブロックデザインの最上位デザインへの統合 ................................................................................................38

プロジェクト外でのブロックデザインの作成 .......................................................................................................40

ハードウェア定義の SDK へのエクスポート ........................................................................................................40

ブロックデザインのパッケージ ........................................................................................................................44

IP インテグレーターを使用した IP サブシステムの設計 japan.xilinx.com 3 UG994 (v2014.2) 2014 年 6 月 4 日

http://japan.xilinx.com/


ブロックデザインのパッケージに関する制限 .....................................................................................................46

ELF ファイルのエンベデッドデザインへの追加および関連付け ......................................................................46

デザイン/シミュレーションソースとして ELF ファイルを追加してから、ELF ファイルをエンベデッドオブジェ

クトに関連付ける方法 ......................................................................................................................................46

ELF ファイルのの追加および関連付けを一度に実行する方法 ....................................................................52

ブロックデザインをアウトオブコンテキスト (OOC) として設定 ..........................................................................55

IP インテグレーターでのパラメーター伝搬 .................................................... 59

概要 ......................................................................................................................................................................59

バスインターフェイス ...........................................................................................................................................60

よく使用される内部バスインターフェイス........................................................................................................60

I/O バスインターフェイス .................................................................................................................................60

特別な信号 ......................................................................................................................................................60

パラメーター伝搬の方法 .....................................................................................................................................66

カスタマイズ GUI のパラメーター ........................................................................................................................67

パラメーター不一致の例 .....................................................................................................................................70

IP インテグレーターデザインのデバッグ ..................................................... 73

概要 ......................................................................................................................................................................73

IP インテグレーターの HDL インスタンシエーションフローの使用 ...................................................................73

IP インテグレーターのネットリスト挿入フローの使用 ..........................................................................................77

ブロックデザインでのデバッグするネットのマーク .........................................................................................77

デザインの合成と ILA コアの挿入 ..................................................................................................................79

ターゲットハードウェアへの接続 ........................................................................................................................89

Tcl スクリプトを使用したプロジェクト内での IP インテグレーターデザインの作成 ................ 95

概要 ......................................................................................................................................................................95

Vivado IDE GUI でのデザイン作成 ....................................................................................................................95

Tcl ファイルへの Vivado プロジェクト情報の保存 ..............................................................................................95

IP インテグレーターでの非プロジェクトモードの使用 ......................................... 98

概要 ......................................................................................................................................................................98

非プロジェクトモードのフロー作成 .....................................................................................................................98

IP インテグレーターデザインのアップグレード .............................................. 100

概要 ....................................................................................................................................................................100




プロジェクトモードフローでのブロックデザインのアップグレード ...................................................................100

デザインルールチェックの実行 ...................................................................................................................104

出力ファイルの再生成 ...................................................................................................................................105

HDL ラッパーの作成/変更 ............................................................................................................................106

非プロジェクトモードでのブロックデザインのアップグレード ..........................................................................107

前バージョンのVivado Design Suite からの Tcl 出力ファイルの使用 ..............................................................108

IP インテグレーターデザインのバージョン管理 .............................................. 109

概要 ....................................................................................................................................................................109

バージョン管理のためにチェックインする必要のあるデザインファイル ..........................................................110

ブロックデザインの別のプロジェクトでの使用 ..................................................................................................111

既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート ............................................................111

サードパーティ合成ツールと IP インテグレーターの使用 ...................................... 117

概要 ....................................................................................................................................................................117

ブロックデザインのデザインチェックポイント (DCP) の作成 ..........................................................................117

ブロックデザインの Verilog または VHDL スタブファイルの作成 ..................................................................119

Synplify プロジェクトでの HDL または EDIF ネットリストの作成 ......................................................................120

Vivado での合成後のプロジェクトの作成とインプリメント .................................................................................120

最上位制約の追加 ............................................................................................................................................124

ELF ファイルの追加 ...........................................................................................................................................124

デザインのインプリメント .....................................................................................................................................125

IP インテグレーターでのボードフローの使用 ................................................ 126

概要 ....................................................................................................................................................................126

ターゲットボードの選択 .....................................................................................................................................126

ボードフローを使用するためのブロックデザインの作成 ................................................................................127

ブロックデザインでの接続の完了 .....................................................................................................................134

付録 A その他のリソース ................................................................. 135

ザイリンクスリソース ...........................................................................................................................................135

ソリューションセンター .......................................................................................................................................135

リファレンス .........................................................................................................................................................135

Vivado® Design Suite の資料 .........................................................................................................................135

Vivado Design Suite ユーザーガイド ............................................................................................................135




Vivado Design Suite チュートリアル ...............................................................................................................135

その他の Vivado Design Suite 関連の資料 ..................................................................................................136

その他の Vivado Design Suite 関連の資料 ..................................................................................................136

付録 B 法的通知 .......................................................................... 137

法的通知 ............................................................................................................................................................137




第 1 章 IP サブシステムの設計

はじめに

FPGA の集積度が増加し、より複雑になり、スケジュールが短くなるにつれ、サードパーティ IP およびデザイン

の再利用が必須になってきています。ザイリンクスでは、こういった設計および再利用に関する問題を支援する

ため、Vivado® Design Suite 内に Vivado IP インテグレーターという高度な機能を提供しています。

Vivado IP インテグレーター機能を使用すると、Vivado IP カタログからの IP をデザインキャンバス上でインスタ

ンシエートおよびインターコネクトして、複雑なデザインを作成できます。デザインは、IP インテグレーターキャン

バスの GUI を使用してインタラクティブに作成できるほか、Tcl プログラミングインターフェイスを使用しても作成

できます。デザインは通常インターフェイスレベルで構築できますが (生産性向上目的)、ポートレベルでも操

作できます (デザイン操作の精度向上目的)。

インターフェイスは、よくあるファンクションを共有する信号のグループです。たとえば、AXI4-Lite マスターには

多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。各信号またはバスが IP シンボル上で個

別に表示されると、シンボルが複雑に見えます。これらの信号およびバスをインターフェイスにまとめると、次のよ

うな利点があります。まず、IP インテグレーターまたは Tcl コマンドで単一の接続を実行すると、マスターからスレ

ーブへの接続が作成されます。この接続のグラフィック表示は単純な 1 つの接続になります。また、特定のイン

ターフェイスを検出するデザインルールチェック (DRC) が実行され、すべての信号が問題なく接続されている

かどうかが確認されます。

IP インテグレーターを使用すると、自動化サービス用の Tcl 拡張機能が提供されるので、パラメーター伝搬など

のシステムデザインタスクが IP ごとまたはアプリケーションドメインごとに最適化できます。IP インテグレーター

ではダイナミックなランタイム DRC を実行することで、IP インテグレーターデザインの IP 間の接続が互換性を

持ち、IP 自体が適切にコンフィギュレーションされるようになります。




概要

第 2 章 IP インテグレーターの基本操作

概要

本章では、IP インテグレーターの基本的な操作およびその機能について説明します。

プロジェクトの作成

デザイン全体は IP インテグレーターを使用して作成できます。デザインには通常 HDL、IP および IP イン

テグレーターブロックデザインが含まれます。このセクションでは、新しい IP インテグレーターベースのデ

ザインの作成方法の概要を示します。

次の図に示すように、まず Vivado® IDE の GUI で [Create New Project] をクリックして、新規プロジェクトを作成

します。次のウィザードで VHDL または Verilog デザインファイル、カスタム IP、その他の種類のデザインソースファイルを追加します。

図 1 : 新規プロジェクトの作成




次の図に示すように、ターゲットデバイスまたはザイリンクスターゲットボードを選択することもできます。 Vivado では、複数バージョンのザイリンクスターゲットボードがサポートされますので、ターゲットボードは

注意して選択してください。

図 2 : 新規プロジェクトのターゲットデバイスの選択

注記 : 次のコマンドを使用すると同じ操作が実行できます。この文書の Tcl コマンド例では、< > はユー

ザーデザイン特有のパラメーターを囲んだものであることを意味します。< > シンボル自体は、コマンド

文字列には含めないでください。

これは、Tcl コマンドでは次のように実行できます。 create_project xx <your_directory>/xx -part xc7k325tffg900-2 set_property board_part Xilinx.com:kc705:part0:1.0 [current_project] set_property target_language VHDL [current_project]




IP インテグレーターを使用した設計


Flow Navigator の [IP Integrator] の下の [Create Block Design] をクリックし、新規ブロックデザインを作成しま

す。

図 3 : IP ブロックデザインの作成

これは、Tcl コマンドでは次のようになります。 create_bd_design “<your_design_name>”

IP インテグレーターでの図のサイズ変更

デザインを作成すると、デザインを作成するためのキャンバスが表示されます。このキャンバスの大きさは、

Vivado IDE の GUI で画面の大きさを変えると必要なだけ変更できます。図の右上の [Float Window] ボタンを

クリックすると、図を別の画面に移動できます。図の左上の [Diagram] タブをダブルクリックすると、図のサイズを

拡大することもできます。タブをもう 1 度ダブルクリックすると、表示がデフォルトレイアウトに戻ります。

レイヤーの変更

レイヤーを表示するには、図の画面の左上のアイコン (図の赤丸部分) をクリックします。[Attributes]、[Nets]、 [Interface Connections] チェックボックスをオン/オフにすると、属性、ネット、インターフェイス接続などの表示/非表示を切り替えることができます。





図 4 : IP インテグレーターのキャンバスの情報の表示/非表示

ウィンドウ背景色の変更

図の背景色は、デフォルトの白から変更することができます。次の図に示すように、図の左上の [Block Design Options] の [Colors] をクリックすると、色を変更できます。





図 5 : IP インテグレーターの背景色の変更

IP インテグレーター図に表示されるほとんどすべてのオブジェクトの色を変更できます。たとえば、背景色を上

記のように 240,240,240 に変更すると、明るいグレーにできます。[Block Design Options] を非表示にするには、

右上の X ボタンをクリックするか、[Block Design Options] ボタンをもう 1 回クリックします。

マウスストロークと左ボタンパネルの使用

[Zoom Fit] : 右下から左上へ

[Zoom In] : 右上から左下へ

[Zoom Out] : 左下から右上へ

[Zoom Area] : 左上から右下へ




IP インテグレーターを使用した設計キャンバス左側のボタンを使用すると、特定の動作を実行できます。

図 6 : IP インテグレーターのボタン

デザインキャンバスへの IP モジュールの追加

IP モジュールは次の方法で図へ追加できます。

1. 図を右クリックし、[Add IP] をクリックします。検索可能な IP カタログが開きます。

図 7 : Vivado IP カタログの起動

検索フィルターに IP 名の最初の何文字かを入力すると、それに一致する IP モジュールのみが表示されます。

ブロックデザインオプション

拡大

縮小

画面に合わせて表示

エリアの選択

選択されたオブジェクトの最大表示

選択されたオブジェクトの表示の自動調整

IP の追加

外部指定

ブロックのカスタマイズ

デザインの検証

レイアウトの再生成

検索

配線の最適化





ヒント : 名前、バージョン、ステータス、ライセンス、ベンダー (VLNV) などの IP に関するさまざまなフィー

ルドは IP カタログのヘッダー列を右クリックして、該当するフィールドを選択するとオンにできます。

図 8 : IP カタログの検索フィルターの使用

2. 1 つの IP を追加するには、その IP 名をクリックしてキーボードの Enter キーを押すか、IP 名をダブルクリック

します。

3. 複数の IP をブロックデザインに追加するには、必要な IP を Ctrl キーを押しながらクリックしていき、Enter キーを押します。

図 9 : 複数 IP の同時追加

4. IP は、キャンバス左側の [Add IP] ボタンをクリックしても追加できます。





図 10 : [Add IP] ボタンによる IP の追加

IP は、IP インテグレーターのキャンバスの上にある [Add IP] リンクをクリックしても追加できます。

図 11 : Add IP リンクによる IP の追加

IP は、IP カタログで IP をクリックしてキャンバス上にドラッグアンドドロップして追加することもできます。

IP は、[Add IP] コマンドを実行したときのカーソル位置の近くに配置されます。

Flow Navigator の Vivado IP カタログのエントリも表示および使用できます。デュアルモニターを使用している

場合は、IP カタログをご自身のモニターで開くことができます。シングルモニターを使用している場合は、IP カタログをフロートさせて、図から離すことができます。メイン IP カタログから IP を追加する場合は、IP カタログから IP を選択して図にドラッグアンドドロップします。

注意 : IP カタログで IP をダブルクリックすると Vivado プロジェクトには追加されますが、ブロックデザイ

ンには追加されません。

接続

IP インテグレーターでデザインを作成したら、図にブロックを追加して、必要に応じてブロックをコンフィギュレー

ションして、インターフェイスレベルの接続または単純なネット接続を実行して、インターフェイスまたは単純なポ

ートを追加します。




IP インテグレーターを使用した設計 IP インテグレーターでの接続は単純です。カーソルを IP ブロックのインターフェイスまたはピンコネクタの近くに

移動すると、カーソルの形が鉛筆形に変わります。IP ブロックのインターフェイスまたはピンコネクタをクリックし

て、マウスボタンを押したまま接続先のブロックまでドラッグします。

次の図に示すように、インターフェイスレベルの接続の場合、もっとわかりやすい接続ボックスで表示されます。

ブロックの + マークをクリックすると、そのインターフェイスが展開され、関連する信号およびバスが表示されま

す。

図 12 : シンボルの接続ボックス

信号レベルまたはバスレベルの接続は、シンボル上の細い接続線で表示されます。バスは、接続目的に各信

号と同じように処理されます。次の図に示すように、接続をする際には、接続が可能であることを示す緑のチェッ

クマークが接続先に表示されます。

図 13 : シンボル上の信号接続またはバス接続

次の図に示すように、信号がインターフェイスとしてグループになっている場合は、各信号またはバスの接続を

する前にインターフェイスをまず展開する必要があります。





図 14 : 接続前のインターフェイスの展開

信号およびインターフェイスを外部 I/O ポートに接続するには、次の 3 つの方法があります。

1. 次の図に示すように、信号またはインターフェイスを外部ポートに接続するには、まずピン、バス、またはイン

ターフェイスの接続を選択し、次に右クリックで [Make External] を選択します。Ctrl ボタンを押しながらピン

をクリックして [Make External] をクリックすると、複数のピンを外部 I/O ポートに接続できます。





図 15 : 外部への接続

このコマンドは、IP のピンをブロックデザインの I/O ポートに接続するために使用します。IP インテグレーターで

は、単純に IP のポートが外部 I/O に接続されます。

2. 外部に接続する 2 つ目の方法は、次の図のように右クリックしてから [Create Port] をクリックする方法です。

この機能は、クロック、リセット、uart_txd などのインターフェイス以外の信号を接続する際に使用します。 [Create Port] を使用すると、入力/出力、ビット幅、およびタイプ (clk、reset、data) などの指定がより詳細に制

御できます。クロックの場合は、入力周波数を指定することすら可能です。





図 16 : ポートの作成

[Create Port] ダイアログボックスでポート名、方向 (入力、出力、双方向など)、タイプ (クロック、リセット、デ

ータ、クロックイネーブルまたはカスタムタイプなど) を指定します。[Create Vector] フィールドをオンにして

適切なビット幅を選択すると、ビットベクターも作成できます。タイプをクロックに選択する場合は、クロックの

周波数も指定できます。

図 17 : [Create Port] ダイアログボックス




IP インテグレーターを使用した設計 3. 外部に接続する 3 つ目の方法は、次の図のように右クリックしてから [Create Interface Port] をクリックする方

法です。

図 18 : インターフェイスポートの作成

このコマンドは、よく使用されるファンクションを共有する信号をグループにしたインターフェイスにポートを作成

するために使用されます。たとえば、S_AXI は複数のザイリンクス IP のインターフェイスポートです。このコマン

ドを使用すると、インターフェイスタイプおよびモード (マスター/スレーブ) の指定をより詳細に制御できます。

[Create Interface Port] ダイアログボックスでは、インターフェイス名、ベンダー、ライブラリ、名前およびバージョ

ン (VLNM) フィールドを指定したり、MASTER または SLAVE などのモードフィールドを指定できます。





図 19 : [Create Interface Port] ダイアログボックス

外部ポートをダブルクリックすると、そのプロパティを表示したり、変更したりできます。この場合、ポートはクロック

入力ソースなので、それに関するプロパティ (周波数、位相、クロックドメイン、バスインターフェイス、関連するク

ロックイネーブル、関連するリセット、関連する非同期リセットなど) が表示されます。

図 20 : クロックポートのプロパティのカスタマイズ




IP インテグレーターを使用した設計 AXI インターフェイスでポートをダブルクリックすると、次のようなダイアログボックスが表示されます。

図 21 : 外部 AXI インターフェイスのポートプロパティのカスタマイズ

図 22 : aximm のポートプロパティのカスタマイズ





IP インテグレーターのブロックオートメーションおよびコネクションオートメーション機能

IP インテグレーターのブロックオートメーションおよびコネクションオートメーション機能を使用すると、基本的な

マイクロプロセッサシステムを含めたり、さまざまなブロック間の内部接続をしたり、外部インターフェイスへの接

続をしたりする際のプロセスが自動化されます。ブロックオートメーション機能は、Zynq プロセッシングシステム 7、MicroBlaze プロセッサなどのマイクロプロセッサ、またはイーサネットなどのその他の階層 IP が IP インテグレ

ーターのブロックデザインにインスタンシエートされる場合に提供されます。次の図のように [Run Block Automation] をクリックすると、単純な MicroBlaze システムができます。

図 23 : [Run Block Automation] 機能

[Run Block Automation] ダイアログボックスでは、マイクロプロセッサシステムに必要な基本的な機能に関する

入力ができます。

図 24 : [Run Block Automation] ダイアログボックス




IP インテグレーターを使用した設計必要なオプションを指定したら、次の図のようにブロックオートメーション機能により基本的なシステムが自動的

に作成されます。

図 25 : ブロックオートメーション機能で作成された基本的なシステム

この場合、MicroBlaze デバッグモジュール、ローカルメモリバスを含む microblaze_1_local_memory という階

層ブロック、ローカルメモリバスコントローラー、およびブロックメモリジェネレーター、Clocking Wizard、AXI インターコネクトおよび AXI 割り込みコントローラーなどを含む基本的な MicroBlaze システムが作成されます。デ

ザインはこの段階ではまだ外部 I/O ポートに接続されていないので、上記の図のように、IP インテグレーターに

はキャンバスの上部に薄い緑の部分ににコネクションオートメーション機能が提供されます。

[Run Connection Automation] をクリックすると、インターフェイスおよびポートを外部 I/O ポートに接続するため

のアシスタンス機能が実行されます。

コネクションオートメーション機能を使用できるポート/インターフェイスは、次の図のようにリストされます。

図 26 : コネクションオートメーションを使用可能なポートおよびインターフェイスのリスト

ザイリンクスのターゲットリファレンスプラットフォームまたは評価ボードの場合、ターゲットボードで接続/使用さ

れる FPGA ピンがデザインで認識されるので、その情報に基づいて IP インテグレーターのコネクションオートメ

ーション機能はデザイン内のポートを外部ポートに接続します。IP インテグレーターは、この後最適な物理制約

および該当する I/O ポートに必要なその他の I/O 制約を作成します。上記のデザインの場合、Proc Sys Reset IP を外部リセットポートに接続し、Clocking Wizard を外部クロックソースに接続する必要があります。上記で /proc_sys_reset_1/ext_reset_in オプションを選択した場合は、次の図のようなダイアログボックスが開きます。





図 27 : [Run Connection Automation] ダイアログボックス

ターゲットボード、この場合は KC705 に既存のリセットピンを選択するか、カスタムリセットピンを指定します。

指定したら、そのリセットピンを Proc Sys Rst IP の ext_reset_in ピンに接続します。

図 28 : ボードリセットピンへのリセットピンの接続

同様に、コネクションオートメーションを実行して、デザインへの入力クロックを指定できます。

図 29 : コネクションオートメーションを実行した入力クロックの接続

[Run Connection Automation] ダイアログボックスでは、ザイリンクスターゲットボードに既に存在するクロックを

使用するか、カスタムクロックを使用するか指定できます。





図 30 : CLK_IN1_D ピンとボードクロックの接続

ここまでで、別の IP をコネクションオートメーション機能が使用可能な IP インテグレーターデザインにインスタ

ンシエートしたとします。たとえば、AXI GPIO IP をデザインにインスタンシエートしたとします。これで [Run Connection Automation] をクリックすると、AXI インターコネクトを介して AXI GPIO の s_axi ポートを MicroBlaze プロセッサに接続できることが表示されます。

図 31 : コネクションオートメーションを使用した潜在的な接続の表示

[Run Connection Automation] をクリックすると、GPIO のスレーブ AXI ポートを MicroBlaze マスターに接続可能

なことを示す次のようなポップアップウィンドウが表示されます。デザインにマスターが複数含まれる場合は、い

ずれかを選択できます。GPIO の S_AXI インターフェイスなどのスレーブインターフェイスに対し、クロック接続

を指定することもできます。





図 32 : s_axi スレーブインターフェイスの MicroBlaze マスターへの接続

[Run Connection Automation] ダイアログボックスで [OK] をクリックすると、接続が実行され、次の図のようにハ

イライトされます。

図 33 : マスター/スレーブ接続

ザイリンクスターゲットリファレンスプラットフォームを使用した場合は、I/O ポートの接続に関してより詳細な

アシスタンスが表示されます。次の図を参照してください。

図 34 : ザイリンクスターゲットリファレンスプラットフォームで使用可能な詳細なアシスタンス

gpio ポートをクリックすると、ボードに関して使用可能な情報に基づき、次のようなオプションが表示されます。





図 35 : ポート選択後に表示されるオプション

この場合、6 つの選択肢が表示されます。gpio ポートは、4 ビットの Dip Switch、7 ビットの LCD、8 ビットの LED、5 ビットのプッシュボタン、ボードの Rotary Switch、カスタムインターフェイスのいずれかに接続できま

す。いずれかを選択すると、gpio ポートがボードの既存の接続に接続されます。

図 36 : ボード I/O エレメントのデザインへの接続

[Signals] ビューを使用した接続

IP インテグレーターの [Signals] ビューを使用すると、クロックおよびリセットへの接続が簡単にできます。ブロッ

クデザインを開くと、[Signals] ビューが次のように表示されます。





図 37 : IP インテグレーターの [Signals] ビュー

[Signals] ビューには、[Clocks] および [Resets] タブが含まれます。タブをクリックすると、デザインに含まれるクロ

ックおよびリセットがすべて表示されます。

図 38 : [Signals] ビューの [Clocks] および [Resets] タブ

クロックは、クロックドメイン名に基づいて [Clocks] タブにリストされます。上記の図では、クロックドメインの名前

は design_1_clk_wiz_1_0_clk_out1 で、周波数 100MHz のクロック出力 clk_out1 が異なる IP の複数のクロック

入力を起動しています。フォルダーからクロックを選択すると、Unconnected Clocks ブロックデザインで適切なク

ロックポートがハイライトされます。選択した箇所を右クリックすると、複数のオプションが表示されます。この場

合、デザインアシスタンス ([Run Connection Automation] オプション) が使用でき、Clocking Wizard の CLK_IN1_D 入力インターフェイスをボードのクロックピンに接続するために使用できます。[Make Connection] オプションをクリックし、デザインの既存クロックソースへ入力を接続することもできます。最後に、[Make




IP インテグレーターを使用した設計 Connection] オプションをクリックして外部ポートにピンを接続できます。コンテキストを図に切り替えたり、デザイ

ン違反を実行する、その他のオプションもあります。

図 39 : [Signals] ビューを使用した接続

[Make Connection] をクリックすると、有効な接続が可能なのかどうかを示すダイアログボックスが開きます。

図 40 : [Make Connection] ダイアログボックス

適切なクロックソースを選択すると、そのクロックソースと該当するポート/ピン間が接続されます。

[Resets] ビューを使用しても、同様に接続できます。[Signals] ビューの [Clocks] および [Resets] タブを使用する

と、視覚的にデザイン内のクロックの管理および接続できます。

[Make Connections] オプションを使用したポート/ピンの接続

ポート/ピンを選択してから、右クリックして [Make Connection] をクリックすると、未接続のポート/ピンへの接続が

できます。





図 41 : [Make Connection] オプションを使用して未接続ポート/ピンへ接続

ピンへの有効な接続がある場合は、[Make Connection] ダイアログボックスに接続できる可能性のあるソースす

べて表示されます。このダイアログボックスからは、適切なソースを選択してポート/ピンを駆動できます。

図 42 : [Make Connection] オプションを使用した接続

接続開始モードを使用した接続

1 つのピンをクリックしてペンのアイコンが表示されたときにドラッグアンドドロップすると、複数の接続を 1 度に

実行できます。





図 43 : 接続開始モードを使用した接続

上記の図の AXI BRAM Controller の s_axi_aclk ピンへ接続されると、接続開始モードにより、AXI IIC の s_axi_aclk ピンへの接続が提案されます。この方法を使用すると、同じソースピンから複数の異なるデスティネ

ーションに 1 度に接続できます。

IP ブロックの並べ替え

キャンバス上の IP ブロックは、ブロックデザインを見やすくするために並べ替えることができます。完了した図ま

たは作業中の図を並べ替えるには、[Regenerate Layout] ボタンをクリックします。

ブロックをクリックしてドラッグしたり、矢印キーを使用すると、ブロックを手動で移動できます。図では、ブロックを

移動する際、濃い灰色の縦のバーで示される特定の列位置にだけ移動できます。ブロックを移動する際に図に

表示されるグリッドを使用すると、ブロックおよびピンを揃えやすくなります。

ブロックを手動で配置して、[Optimize Routing] をクリックすると、[Regenerate Layout] をクリックした場合と異な

り、ブロックの配置が保持されたまま、さまざまなブロックへの配線のみが修正されます。

コピーと貼り付け

図内でブロックをコピーして貼り付けるには、Ctrl + C および Ctrl + V を使用できます。

階層の作成

次の図に示すように、Ctrl を押しながらクリックして必要な IP ブロックを選択し、右クリックで [Create Hierarchy] をクリックすると、階層ブロックを作成できます。





図 44 : 階層ブロックデザインの作成

IP インテグレーターで選択したブロックを含む新しいレベルの階層が作成されます。複数の階層レベルを作成

できます。空のレベルの階層を作成しておいて、後で既存の IP ブロックをその階層ブロックにドラッグすることも

できます。階層は、ブロックの左上の + マークをクリックすると展開できます。図の階層レベルは、IP インテグレ

ーターの左上のエクスプローラータイプのパス情報を使用すると確認できます。

[Create Hierarchy] をクリックすると、次の図のように [Create Hierarchy] ダイアログボックスが表示され、階層名

を指定できます。

図 45 : [Create Hierarchy] ダイアログボックス

これにより、1 つのブロックの下に 2 つのブロックのグループができます。階層の + マークをクリックすると、その

下のコンポーネントを表示できます。- マークをクリックすると、元のグループ表示に戻ります。





図 46 : 2 つのブロックを 1 つのブロックに統合

階層へのピンおよびインターフェイスの追加

前述のように、空の階層を作成し、IP のブロックを階層下に移動するよりも前に、その階層でピンインターフェイ

スを定義できます。IP インテグレーターのキャンバスで右クリックし、[Create Hierarchy] をクリックします。[Create Hierarchy] ダイアログボックスでは、階層の名前を指定します。空の階層が作成されたら、ブロックデザインは

次の図のようになります。

図 47 : 空の階層の作成

Tcl コンソールに次のコマンドを入力すると、この階層にピンを追加できます。 create_bd_pin -dir I -type rst /hier_0/rst

上記のコマンドでは、rst タイプの reset という名前の入力ピンが階層に追加されます。同様のコマンドを使用して

その他のピンを追加できます。同様に、次のTcl コマンドを使用すると、クロックピンを階層に追加できます。 create_bd_pin -dir I -type clk /hier_0/clock

次の Tcl コマンドを使用すると、インターフェイスを階層に追加できます。まず、次のコマンドを使用して、インタ

ーフェイスが追加される階層にブロックデザインインスタンスを設定します。 current_bd_instance /hier_0

この後、次のコマンドを使用してインターフェイスを作成します。 create_bd_intf_pin -mode Master -vlnv xilinx.com:interface:gpio_rtl:1.0 gpio

正しいタイプのインターフェイスは、上記のコマンドを使用する前に作成されていると仮定されます。上記のコマ

ンドを実行すると、階層は次の図のようになります。





図 48 : 階層内でのピンの作成

適切なピンインターフェイスが作成されたら、この階層ブロック内に別のブロックをドロップでき、これらの IP から

外部ピンインターフェイスへのピン接続が実行できます。

図 49 : 階層のピンインターフェイスへの IP のピンレベル接続

メモリマップの作成

このデザインのアドレスマップを生成するには、[Address Editor] タブをクリックします。通常、アドレスはブロックデザインでスレーブをインスタンシエートすると自動的にマップされますが、[Auto Assign Address] ボタン (左側

一番下のボタン) をクリックしてもマップされます。アドレスを生成せずに IP インテグレーターから RTL を生成し

た場合、アドレスの自動割り当てを選択可能にするプロンプトが表示されます。アドレスは、[Offset Address] および [Range] 列に値を入力すると、手動で設定することもできます。

注記 : [Address Editor] タブはバスマスターとして機能する IP ブロック (次の図の場合、MicroBlaze プロセッサ) または外部バスマスター (IP インテグレーター外部) が図に含まれている場合にのみ表示さ

れます。





図 50 : [Address Editor] タブ

ブロックデザイン外部への AXI IP のインターフェイス

AXI マスターがブロックデザインの外部にあることがあります。これらの外部マスターは、通常 AXI Interconnect コアを使用してブロックデザインに接続されます。AXI Interconnect コアのポートを external に指定すると、アド

レスエディターが使用できるようになり、メモリマップができるようになります。





たとえば、次のブロックデザインを見てみてください。

図 51 : ブロックデザインに接続される外部 AXI マスターを含むサンプルデザイン

AXI Interconnect コアの AXI インターフェイスが external に設定されると、[Address Editor] タブが使用できるよ

うになり、ブロックデザインのスレーブすべてのメモリマップが通常どおりに実行できます。

デザインルールチェックの実行

IP インテグレーターでは、デザインがまとめられる際にリアルタイムで基本的なデザインルールチェックが実行

されますが、デザイン作成中に何らかの潜在的な問題が発生することもあります。たとえば、クロックピンの周波

数が正しく設定されていないことがあります。次の図の [Validate Design] をクリックすると、全体的なデザインチェックを実行できます。

図 52 : デザインの検証

これは、IP インテグレーター上のツールバーの [Validate Design] をクリックしても実行できます ( )。デザイン

に警告またはエラーがない場合、[Validate Design] を実行後に次の図のようなメッセージが表示されます。





図 53 : 検証に問題がなかったことを示すメッセージ

ブロックデザインの最上位デザインへの統合

ブロックデザインを完了してデザインを検証したら、残す手順は 2 つです。まず、出力ファイルを生成する必要

があります。これは、すべての IP のソースファイルと適切な制約が生成され、Vivado の [Sources] ビューから使

用できるようになってから実行します。プロジェクト作成時に選択したターゲット言語によって、適切なファイルが

生成されます。特定の IP のソースファイルが指定したターゲット言語で生成できない場合、Tcl コンソールにそ

れを示すメッセージが表示されます。出力ファイルを生成するには、次の図のように Vivado の [Sources] ビュー

でブロックデザインを右クリックし、[Generate Output Products] をクリックします。

図 54 : [Generate Output Products] コマンド

IP インテグレーターのブロックデザインは、それより上位のデザインレベルに統合したり、デザイン階層の最上

位レベルにしたりできます。IP インテグレーターデザインを上位のデザインに統合するには、単にそのデザイン

を最上位 HDL ファイルにインスタンシエートします。




IP インテグレーターを使用した設計 Vivado IDE の [Sources] ビューでブロックデザインを右クリックして、[Create HDL Wrapper] をクリックしても、上

位にブロックデザインをインスタンシエートできます。これにより、IP インテグレーターサブシステム用の最上位 HDL ファイルが生成されます。

図 55 : HDL ラッパーの作成

[Create HDL Wrapper] をクリックすると、2 つの選択肢が表示されます。1 つ目は、ラッパーファイルをユーザー

が編集できるようにするオプションで、ラッパーファイルを手動で編集する場合は、これをオンにします。ブロックデザインがデザイン階層全体の下位に含まれることがよくあります。このオプションは、そのような場合に使用で

きます。これでラッパーファイルのその他のデザインコンポーネントをインスタンシエートできるようになります。こ

のファイルは、ブロックデザインの I/O インターフェイスを変更するたびにアップデートするようにしてください。こ

の方法で作成されたラッパーファイルは、<project_name>.srcs/sources_1/imports/hdl ディレクトリに含まれます。

2 つ目は、Vivado ツールで最上位ラッパーファイルが作成および管理されるようにするオプションで、プロジェ

クトに含まれるデザインコンポーネントがそのブロックデザインだけの場合や、ラッパーファイルが編集されない

ようにする場合に、オンにしてください。この場合、ラッパーファイルは出力ファイルが生成されるたびにアップ

デートされます。この方法で作成されたラッパーファイルは、<project_name>.srcs/sources_1/bd/<bd_name>/hdl ディレクトリに含まれます。

図 56 : [Create HDL Wrapper] ダイアログボックス




プロジェクト外でのブロックデザインの作成これで、デザインはエラボレーション、合成、インプリメンテーションできるようになりました。

プロジェクト外でのブロックデザインの作成

ブロックデザインは、プロジェクトディレクトリの内部でも外部でも作成できます。プロジェクト外でブロックデザイ

ンを作成するのは、非プロジェクトモードでブロックデザインを使用したり、チームベースの環境でそれを使用し

たりする場合などがよくあります。

プロジェクト外でブロックデザインを作成するには、Flow Navigator の IP インテグレーターのドロップダウンリストから [Create Block Design] をクリックします。[Create Block Design] ダイアログボックスが開きます。[Create Block Design] ダイアログボックスでは、ブロックデザイン名とディレクトリを指定できます。[Directory] フィールド

のデフォルト値は <Local to Project> ですが、[Directory] フィールドをクリックして [Choose Location] をクリックす

ると、上書きできます。

図 57 : [Create Block Design] ダイアログボックス

ブロックデザインを作成するディレクトリを選択したら、[OK] をクリックします。通常のプロジェクトベースフロー

のようにブロックデザインを処理します。ブロックデザインディレクトリ全体が選択したディレクトリにそれぞれの

下位構造を含めて作成されます。このブロックデザインを別のプロジェクトから開いたり、別のユーザーが開ける

ようにするには、bd ディレクトリ構造全体をそのまま維持しておく必要があります。

ハードウェア定義の SDK へのエクスポート

ビットストリームの作成前にソフトウェア開発を開始する場合は、デザイン生成後にハードウェア定義を SDK にエクスポートできます。これにより、デザインに使用される IP を理解するために SDK で必要とされる XML ファイ

ルがエクスポートされるほか、プロセッサの全体像からメモリマップもエクスポートされます。ビットストリームが生

成されてデザインがエクスポートされたら、デバイスがダウンロードできるようになり、ソフトウェアがプロセッサ上

で実行できるようになります。

ブロックデザインの出力ファイルが生成されたら、ハードウェアをSDK にエクスポートするための関連情報すべ

てを含むアーカイブが作成されます。このアーカイブは <top_level_design_name>.hwdef という名前で、

<project_name>.runs/synth_1 のような合成ディレクトリに含まれます。Zynq プロセッサベースデザインの場合、

このアーカイブには次のファイルが含まれます。

• ps7_init.c

• ps7_init.h




ハードウェア定義の SDK へのエクスポート • ps_init.html

• ps7_init.tcl

• hwdef.xml

• <bd_name>.hwh

MicroBlaze ベースのデザインの場合、このアーカイブには、次のファイルが含まれます。

• hwdef.xml

• <bd_name>.hwh

デザインがインプリメントされてビットストリームが生成されると、<top_level_design_name>.sysdef というアーカイ

ブが作成されます。Zynq プロセッサベースのデザインの場合、この sysdef アーカイブには、次のファイルが含

まれます。

• ps7_init.c

• ps7_init.h

• ps_init.html

• ps7_init.tcl

• sysdef.xml

• <bd_name>.hwh

• <top_level_design_name>.bit

• <top_level_design_name>.bmm

MicroBlaze ベースのデザインの場合、このアーカイブには、次のファイルが含まれます。

• <bd_name>.hwh

• <top_level_design_name>.bit

• <top_level_design_name>.bmm

• sysdef.xml

ハードウェアをエクスポートすると、単に sysdef ファイルがユーザーの指定したディレクトリにコピーされます。

ハードウェア定義を SDK にエクスポートするには、メニューから [File] → [Export] → [Export Hardware] をクリッ

クします。





図 58 : ハードウェア定義のエクスポート




ハードウェア定義の SDK へのエクスポート [Export Hardware for SDK] ダイアログボックスが開きます。

図 59 : ハードウェア定義のエクスポート

上記の図には、いくつかのチェックボックスがあります。[Include bitstream] チェックボックスをオンにすると、ビッ

トストリームが SDK へエクスポートされるデータの一部として含まれます。[Export to] フィールドは、ユーザーが

指定します。通常のプロジェクトベースのフローでは、デフォルトの <Local to Project> のままにしておきます。

プロジェクトベースのフローの場合、ハードウェアは次のディレクトリにエクスポートされます。 project_name/project_name.sdk

ハードウェアがエクスポートされた後に SDK を起動するには、[File] → [Launch SDK] をクリックします。[Launch SDK] ダイアログボックスが表示されます。

図 60 : [Launch SDK] ページ

[Launch SDK] ダイアログボックスでは、次のようなフィールドを指定できます。通常のプロジェクトベースのフロ

ーでは、[Exported location] および [Workspace] のどちらのフィールドもデフォルトのオプションの <Local to Project> のままにしておきます。ハードウェアをエクスポートする際に別のディレクトリを選択した場合、[Exported location] フィールドにはその特定のディレクトリが設定されます。[Workspace] フィールドは、必要に応じて設定

できます。




ハードウェア定義の SDK へのエクスポート SDK が起動されると、そのエクスポートしたハードウェア定義を使用してカスタムアプリケーションプロジェクトを

作成できます。SDK では、ターゲットハードウェアに合わせて必要なドライバーおよびボードサポートパッケー

ジが作成されます。

ブロックデザインのパッケージ

IP インテグレーターデザインを作成し、インプリメントしてターゲットハードウェアでテストした後、そのデザインを

パッケージにして、別のデザインで再利用可能な IP に変換しておくことができます。デザインをパッケージにす

ると、それが IP に変換されて、IP カタログから使用できるようになります。その IP は別のデザインの一部としてイ

ンスタンシエートできます。

ブロックデザインをパッケージにするには、Vivado IDE の [Sources] ビューでそのブロックデザインを右クリック

して、[Package Block Design] をクリックします。

図 61 : [Package Block Design] コマンド

[Package IP] ウィンドウが開きます。





図 62 : [Package IP] ウィンドウ

[Review and Package] をクリックし、[Package IP] をクリックします。パッケージされると、次の図のように IP が IP インテグレーターカタログに表示されるようになります。

図 63 : IP インテグレーターカタログのパッケージされたデザイン




ブロックデザインのパッケージに関する制限新しくパッケージしたデザインは、[Packaged BlockDiagram Designs] カテゴリの下の Vivado IP カタログにも表

示されます。このカテゴリ名は、ブロックデザインをパッケージにする際に変更できます。

図 64 : パッケージされたブロックデザインのカテゴリ

ブロックデザインのパッケージに関する制限

ブロックデザインをパッケージする際には、現在のところ、次の 2 つの制限があります。

• パッケージされたブロックデザインに MicroBlaze または Zynq プロセッサが含まれる場合、そのデザインが

別のプロジェクトにインスタンシエートされると、SDK にハードウェアをエクスポートする際に問題が発生しま

す。SDK では、パッケージされたブロックデザインに含まれるエンベデッドオブジェクトが元々認識されませ

ん。

• ブロックデザインがパッケージされると、下位レベルの IP の XCI ファイルへのリファレンスを含むパッケージファイル (.xml) が生成されます。このパッケージデザインを今後のソフトウェアリリースに移植する際に、そ

の IP の新しいバージョンがあると、IP がロックされ、アップグレードで問題になることがあります。

ELF ファイルのエンベデッドデザインへの追加および関連付け

MicroBlaze のようなマイクロプロセッサベースのデザインの場合、SDK (またはその他のソフトウェア開発ツー

ル) で生成される ELF ファイルをインポートして、Vivado IDE のブロックデザインと関連付けることができます。

この後、ELF の内容を含むビットストリームが Vivado IDE から作成され、ターゲットハードウェアで実行できま

す。エンベデッドオブジェクトへ ELF ファイルを追加するには、2 つの方法があります。

デザイン/シミュレーションソースとして ELF ファイルを追加してから、ELF ファイルをエ

ンベデッドオブジェクトに関連付ける方法

1. このタスクは、[Sources] ビューの [Design Sources] を右クリックして [Add Sources] をクリックすると簡単に実

行できます。デザインソースは Flow Navigator の [Project Manager] の下の [Add Sources] をクリックしても

追加できます。





図 65 : [Add Sources] コマンド

2. [Add Sources] ダイアログボックスが開きます。[Add or Create Design Sources] がデフォルトで選択されま

す。このオプションを選択すると、ELF ファイルとシミュレーションソースが追加されます。シミュレーション目

的のみに ELF ファイルを追加する場合は、[Add or Create Simulation Sources] をオンにします。[Next] をク

リックします。

3. [Add or Create Design Sources] ページで [Add Files] をクリックします。





図 66 : [Add Sources] ダイアログボックス : [Add or Create Design Sources] ページ

4. [Add Source Files] ダイアログボックスが開きます。ELF ファイルを選択して、[OK] をクリックします。

図 67 : [Add Source Files] ダイアログボックス





5. [Add Sources] ダイアログボックスの [Add or Create Design Sources] ページには、プロジェクトへ追加された ELF ファイルが表示されます。[Copy sources into project] をオンにして ELF ファイルをプロジェクトにコピー

することもできます。元の ELF ファイルファイルで作業する場合はチェックボックスをオフにしておきます。

この後、[Finish] をクリックします。

6. [Sources] ビューの ELF フォルダーに追加した ELF ファイルが表示されるようになります。

図 68 : ELF ファイルを含む [Sources] ビュー

7. 次にその ELF ファイルをマイクロプロセッサデザインと関連付けます。これには、[Sources] ビューでブロックデザインを右クリックし、[Associate ELF Files] をクリックします。





図 69 : [Associate ELF Files] コマンド

8. 合成およびシミュレーション用に ELF ファイルを関連付けることができます。該当する参照アイコン ([Design Sources] または [Simulation Sources] の下) をクリックして、新しく追加した ELF ファイルを参照します。





図 70 : ELF ファイルとマイクロプロセッサの関連付け

[Associate ELF Files] ダイアログボックスが開きます。ファイルをハイライトして、[OK] をクリックします。

図 71 : 関連付ける ELF ファイルのハイライト

[Associated ELF File] 列に ELF ファイルが生成されたのを確認したら、[OK] をクリックします。





図 72 : ELF ファイルの確認

ELF ファイルのの追加および関連付けを一度に実行する方法

ELF ファイルの追加と関連付けを一気に実行するには、次の手順に従ってください。

1. [Sources] ビューでブロックデザインを右クリックし、[Associate ELF Files] をクリックします。

2. [Associate ELF Files] ダイアログボックスで、[Design Sources] または [Simulation Sources] の下のプロセッ

サインスタンスの参照ボタンをクリックします。

図 73 : [Associate ELF Files] ダイアログボックスを使用した ELF ファイルの追加と関連付け

3. [Associate ELF Files] ダイアログボックスが開いたら、[Add Files] をクリックします。





図 74 : ELF ファイルを追加するための [Add Files] ボタン

4. [Add Source Files] ダイアログボックスで E:F ファイルのあるフォルダーを指定します。ファイルを選択し、

[OK] をクリックします。

図 75 : ELF ファイルのあるディレクトリの指定

5. [Associate ELF File] ダイアログボックスに戻って、新しく追加した ELF ファイルを選択して [OK] をクリックし

ます。





図 76 : 新規追加した ELF ファイルの関連付け

6. [Associate ELF Files] ダイアログボックスで新しい ELF ファイルがプロセッサインスタンスフィールドに表示

されたことを確認し、[OK] をクリックします。

図 77 : 新規追加したファイルがプロセッサインスタンスに関連付けられたことを確認




ブロックデザインをアウトオブコンテキスト (OOC) として設定


階層デザインフローを使用すると、デザインを小さな管理可能なブロックにパーティション分割して個別に処理

することができます。Vivado Design Suite では、パーティション分割されたモジュールを残りのデザインとは関係

なく、独立した階層のアウトオブコンテキスト (OOC) でインプリメントできます。IP インテグレーターでは、ブロッ

クデザインを合成可能なアウトオブコンテキスト (OOC) モジュールとして設定でき、デザインチェックポイントファイルが作成されます。このようなブロックデザインは、より大きな Vivado デザインの一部として使用される場

合、デザインのほかの部分が変更されるたびに合成し直する必要がないので、ランタイムが大幅に改善します。

注意 : 独立階層 (OOC) モジュールはブロックデザイン全体に対してのみイネーブルにできます。ブロッ

クデザインに含まれる IP を個別に選択して、それらを独立階層モジュールとして設定することはできませ

ん。

ブロックデザインを独立階層モジュールとして設定するには、ブロックを選択し、右クリックで [Set as Out-of-Context Module] を選択します。

図 78 : ブロックデザイン独立階層モジュールとして設定




ブロックデザインをアウトオブコンテキスト (OOC) として設定 [Set as Out-of-Context Module] ダイアログボックスが開き、ブロックデザインが独立階層モジュールとして合成

されることが示されます。[Use auto-generated blackbox stub for top-level synthesis] をオンにし、最上位合成に自

動生成されたブラックボックススタブを使用することもできますし、ユーザーのカスタムスタブファイル (ブロックデザインをインスタンシエートするラッパーファイル) を使用することもできます。

図 79 : [Set as Out-of-Context Module] ダイアログボックス

OOC 機能がブロックデザインでイネーブルになっている場合は、[Sources] ビューのブロックデザインの横のチ

ェックボックスが図のようにハイライトされます。

図 80 : ブロックデザインが OOC モジュールとして設定されたかどうかの確認

これで、Flow Navigator から [Run Synthesis] を選択すると、ブロックデザインを合成できるようになります。

図 81 : OOC モジュールとして設定されたブロックデザインの合成を実行

合成を開始すると、[Design Runs] ビューで独立階層モジュールの進捗状況が確認できます。





図 82 : OOC フローの [Design Runs] ビュー

合成 run が終了したら、合成されたネットリストとブロックデザインに必要な制約すべてを含めたアーカイブファ

イルであるデザインチェックポイントファイル (DCP) が作成されます。この DCP ファイルは、design_1_synth_1 run を右クリックして [Open Run Directory] を選択すると開くことのできる合成 run ディレクトリに含まれます。

図 83 : DCP ファイルを含む run ディレクトリを開くコマンド

run ディレクトリが Windows エクスプローラーで開きます。





図 84 : DCP ファイルを含む OOC モジュールの run ディレクトリ

ブロックデザインが合成済みネットリストとしてほかのデザインに追加する場合は、この DCP ファイルをブロックデザインがインスタンシエートされるプロジェクトに追加できます。




概要

第 3 章 IP インテグレーターでのパラメーター伝搬

概要

パラメーター伝搬は、IP インテグレーターで使用可能な最も優れた機能の 1 つです。この機能では、IP がデザ

インでどのように接続されているかに基づいて、パラメーターが自動的にアップデートされます。IP が特定の伝

搬規則を使用してパッケージされると、IP インテグレーターがこれらの規則を図の生成に合わせて実行します。

たとえば、次の図では、IP0 のデータバス幅が 64 ビットで、その後に IP1 と IP2 が追加されて接続されていま

す。この場合、IP2 のデフォルトのデータバス幅は 32 ビットです。パラメーター伝搬規則が実行されると、IP2 のバス幅が異なっていることがユーザーに通知されます。IP2 のデータバス幅はパラメーターの変更を介して変更

できる場合は、IP インテグレーターで自動的に IP2 がアップデートされます。IP がその接続に基づいてプロパ

ティを同じ値にアップデートできない場合は、デザインに潜在的な問題があることを示すエラーメッセージが表

示されます。これは単純な例ですが、パラメーター伝搬機能をよく示しています。パラメーター伝搬で修正された

り、識別されるようなエラータイプは、シミュレーションまで検出されないことがよくあります。

図 85 : パラメーター伝搬の概念

IP0 IP1 IP2

ユーザー指定の幅 = 64

デフォルト幅 = 32

が伝搬された値

にアップデート

伝搬後は

入力幅 = 64




バスインターフェイス


バスインターフェイスは、よくあるファンクションを共有する信号のグループで、たとえば、AXI4-Lite マスターに

は多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。IP インテグレーターの重要な機能の 1 つに、バスインターフェイスの論理グループを 1 つの IP から別の IP に、または IP から IP インテグレーターデザインのバウンダリまたは FPGA I/O バウンダリに接続する機能があります。信号がバスインターフェイスとして

パッケージされないと、IP シンボルが極端に長く、使用できない下位ポートのリストが表示されてしまい、1 つず

つ接続するのが困難になります。

信号のリストは、バスインターフェイスの概念を使用すると、そのインターフェイスタイプの IP-XACT 抽象定義

ファイルの定義のとおり、物理ポート (IP の RTL またはネットリストから使用可能) を論理ポートにマップする構成

ポートマップで IP-XACT グループに分類されます。

よく使用される内部バスインターフェイス

よく使用されるバスインターフェイスには、AXI4、AXI4Lite および AXI-Stream などの AXI 仕様に従うものがあ

ります。AXIMM インターフェイスには、3 つのサブセットすべて (AXI4、AXI3、および AXI4Lite) が含まれま

す。その他のインターフェイスには、BRAM が含まれます。

I/O バスインターフェイス

I/O ポートに向かう信号セットをグループにするバスインターフェイスの中には、I/O インターフェイスと呼ばれる

ものがあります。たとえば、UART、I2C、SPI、イーサネット、PCIe、DDR などがそうです。

特別な信号

さまざまな IP に広く使用される標準的な信号は次の 5 つです。

• クロック

• リセット

• 割り込み

• クロックイネーブル

• データ (AXI インターフェイスを含まない加算器/減算器、乗算器などの従来からある演算 IP)

これらの信号については、次のセクションでそれぞれ説明します。





クロッククロックインターフェイスには、それに関連する次のようなパラメーターを含めることができます。これらのパラメー

ターは、デザイン生成プロセスで使用され、IP がデザイン内の別の IP と一緒に使用される際には必ず必要で

す。

• ASSOCIATED_BUSIF : リストには、このクロック周波数で実行されるバスインターフェイスの名前が含まれ

ます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識されます。バウンダリのすべて

のインターフェイス信号がこのクロックレートで実行されない場合、このフィールドは空白のままになります。

• ASSOCIATED_RESET : このリストには、リセットコンテナインターフェイスの名前ではなく、リセットポートの

名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識されま

す。デザインにリセットが含まれない場合、このフィールドは空白のままになります。

• ASSOCIATED_CLKEN : このリストには、コンテナインターフェイスの名前ではなく、クロックイネーブルポートの名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識さ

れます。デザインにクロックイネーブル信号が含まれない場合、このフィールドは空白のままになります。

• FREQ_HZ : このパラメーターには、クロックが正の整数形式で実行される周波数がヘルツで表示されます。

このパラメーターは、すべての出力クロックに対してのみ指定する必要があります。

• PHASE : このパラメーターには、クロックが実行される位相が表示されます。デフォルト値は 0 です。有効な

値は 0 ～ 360 です。PHASE を決まった方法で指定できない場合は、FREQ_HZ のアップデートと同様、

bd.tcl でアップデートする必要があります。

• CLK_DOMAIN : このパラメーターは、ストリング ID です。 IP インテグレーターでは、デフォルトですべての

クロックが独立していると仮定され、一意の ID がすべてのクロック出力に割り当てられます。これは、IP イン

テグレーターで自動的に割り当てられます。同じドメインに複数の出力クロックがある場合は、IP で管理され

ます。

クロックネットのプロパティを確認するには、ソースクロックポート/ピンを選択して、そのポート/ピンのプロパティ

を解析してください。

図 86 : IP インテグレーターでのクロックプロパティの解析





図 87 : クロックプロパティ

これらのプロパティは、次の Tcl コマンドを入力してもレポートできます。 report_property [get_bd_intf_ports sys_diff_clock]

図 88 : Tcl コマンドを使用したクロックプロパティのレポート

ピンをダブルクリックすると、次のような設定ダイアログボックスで確認することもできます。





図 89 : [Customize IP] ダイアログボックス

リセットこのコンテナバスインターフェイスには、次のパラメーターも含める必要があります。

• POLARITY : このパラメーターの有効な値は、ACTIVE_HIGH または ACTIVE_LOW で、デフォルトは ACTIVE_LOW です。

クロックネットのプロパティを確認するには、リセットポート/ピンを選択して、そのポート/ピンのプロパティを解析

してください。

図 90 : IP インテグレーターでのリセットプロパティの解析





図 91 : リセットプロパティ

これらのプロパティは、次の Tcl コマンドを入力してもレポートできます。 report_property [get_bd_ports reset]

図 92 : Tcl コマンドを使用したリセットプロパティのレポート

割り込みこのバスインターフェイスには、次のパラメーターが含まれます。

• SENSITIVITY : このパラメーターの有効な値は、LEVEL_HIGH、LEVEL_LOW、EDGE_RISING、および EDGE_FALLING で、デフォルトは LEVEL_HIGH です。

割り込みピンのプロパティを確認するには、次の図のようにピンを選択して、プロパティビューを確認します。





図 93 : IP インテグレーターでの割り込みプロパティの解析

図 94 : 割り込みプロパティ

これらのプロパティは、次の Tcl コマンドを入力してもレポートできます。 report_property [get_bd_pins /axi_uartlite_0/interrupt]

図 95 : Tcl コマンドを使用した割り込みプロパティのレポート




パラメーター伝搬の方法

クロックイネーブルクロックイネーブルに関連付けられたパラメーターは、REQ_HZ と PHASE の 2 つです。

パラメーター伝搬の方法

IP インテグレーターでは、[Validate Design] を実行するようにすると、パラメーター伝搬が実行されます。これに

は、次のいずれかを実行します。

• Vivado® IDE ツールバーの [Validate Design] をクリックします。

図 96 : Vivado ツールバーからのデザイン検証

• IP インテグレーターツールバーの [Validate Design] をクリックします。

図 97 : IP インテグレーターツールバーからのデザイン検証

• Vivado のメニューから[Tools] → [Validate Design] をクリックします。




カスタマイズ GUI のパラメーター

図 98 : Vivado IDE プルダウンメニューからのデザイン検証

• デザイン検証は、次の Tcl コマンドを入力しても実行できます。 validate_bd_design

この Tcl コマンドを実行すると、IP インスタンスのコンフィギュレーションとそれに接続されるその他のインスタンス

のコンフィギュレーションが同期されます。コンフィギュレーションの同期は、バスインターフェイスパラメーター

で実行されます。

IP インテグレーターのパラメーター伝搬は、主にインターフェイスパラメーターの割り当て強度の概念に従って

実行されます。インターフェイスパラメーターの強度には、USER、CONSTANT、PROPAGATED または DEFAULT を指定できます。ツールがパラメーター同士を比較する際は、常に強度の強いパラメーターが強度

の弱いパラメーターにコピーされます。


非プロジェクトモードの場合、IP のユーザーパラメーターはすべてユーザーが設定する必要がありますが、IP インテグレーターを使用する場合、パラメーター伝搬で自動アップデートされたユーザーパラメーターは IP をカ

スタマイズするダイアログボックスでは淡色表示になります。淡色表示は、IP のそのパラメーターをユーザーが

直接設定するべきではなく、自動的にツールで入力されることを意味します。

自動入力される値が最適な値でないことがあります。このような場合、これらの伝搬された値を上書きできること

があります。




カスタマイズ GUI のパラメーターパラメーター伝搬には、次の 4 つのようなタイプがあります。

• 自動的に計算されるパラメーター : IP インテグレーターで自動的に計算されるパラメーターで、上書きする

ことはできません。たとえば、次の図の [Ext Reset Logic Level] パラメーターは淡色表示になっており、その

横に (Auto) と記述されています。これは、ユーザーが値を変更できないことを意味します。

図 99 : 自動的に計算されるパラメーターの例

• 上書き可能なパラメーター : 上書きができるパラメーターもあります。たとえば、次の LMB BRAM Controller コアの [SLMB Address Decode Mask] は変更できます。スライダーボタンの上にカーソルを置くと、このパラ

メーターはシステムで管理されていますが、ボタンを [Auto] から [Manual] に切り替えると、変更が可能であ

ることが表示されます。





図 100 : 上書き可能なパラメーターの例

• ユーザーの設定可能なパラメーター : ユーザーにしか設定できないパラメーターで、ユーザーが設定する

べきものです。

図 101 : ユーザーのコンフィギュレーション可能なパラメーターの例

• 定数 : 誰も設定できないパラメーターです。




パラメーター不一致の例


次は、クロックピンの FREQ_HZ ピンのパラメーター不一致の例です。このエラーはデザインが検証されると表

示されます。

図 102 : ソースおよびデスティネーション間の FREQ_HZ プロパティの不一致

この例では、周波数が S01_AXI ポートと AXI Interconnect コアの S_AXI インターフェイス間で違っています。

図 103 : ポートと AXI Interconnect のインターフェイスピン間の周波数の不一致

S01_AXI ポートの周波数は、プロパティビューに表示されるように 500MHz ですが、AXI Interconnect の S01_AXI インターフェイスの周波数は 50MHz に設定されています。





図 104 : プロパティビューでのポートの周波数の変更

このタイプの問題は、プロパティビューで FREQ_HZ プロパティを 50000000 に設定して周波数を変更すると、

簡単に修正できます。また、S01_AXI ポートをダブルクリックし、カスタマイズダイアログボックスの [Frequency] フィールドで正しい周波数を設定しても修正できます。





図 105 : [Customize Port] ダイアログボックスからの周波数変更

周波数を変更したら、デザインを検証し直して、エラーがないようにします。




概要

第 4 章 IP インテグレーターデザインのデバッグ

概要

インシステムデバッグを使用すると、ターゲットハードウェアのデザインをリアルタイムにデバッグできます。これ

は、デザインを完了させるための基本的な手順です。シミュレータでは再現するのがかなり難しい場合が常にあ

ります。このため、問題を FPGA でデバッグする必要があります。この手順では、特別なデバッグハードウェアを

使用してデザインに機能を配置して、デザインを監視および制御できるようにします。デバッグプロセスが終了

したら、この機能または特別なハードウェアを削除して、パフォーマンスを向上させて、ロジックを削減させること

ができます。

IP インテグレーターでは、デザインをデバッグする機能が提供されています。これについては、次のセクション

で説明します。ここでは、HDL インスタンシエーションフローおよびネットリスト挿入フローの 2 つのフローにつ

いて説明します。プリファレンスとデバッグするネット/信号のタイプによってフローを選択してください。たとえば、

MicroBlaze または Zynq プロセッサのクロストリガー機能を使用してハードウェア/ソフトウェア協調検証を実行す

る場合は、HDL インスタンシエーションフローを使用でき、I/O ポートおよび内部ネットを解析する場合は、ネッ

トリスト挿入を使用できます。ほとんどの場合、どちらのフローも組み合わせて使用してデザインをデバッグしま

す。

IP インテグレーターの HDL インスタンシエーションフローの使用

IP インテグレーターデザインでは Integrated Logic Analyzer (ILA) をインスタンシエートして、プローブする IlA へのネットを接続できます。ILA は次の手順でインスタンシエートできます。

1. ブロックデザインキャンバスで右クリックして、[Add IP] をクリックします。

図 106 : [Add IP] コンテキストメニュー

2. IP カタログで ILA を検索フィールドに入力し、ILA コアをダブルクリックし、IP インテグレーターキャンバス

にそれをインスタンシエートします。これで、ILA コアが IP インテグレーターキャンバス上にインスタンシエ

ートされます。





図 107 : ILA コアのインスタンシエート

3. ILA コアをダブルクリックしてコンフィギュレーションし直します。[Re-customize IP] ダイアログボックスが開き

ます。

図 108 : ILA コアを含む [Re-customize IP] ダイアログボックス




IP インテグレーターの HDL インスタンシエーションフローの使用 [General Options] タブには、デフォルトオプションの [AXI] が [Monitor Type] に表示されます。AXI インターフ

ェイス全体を監視する場合は、ここは変更しません。AXI インターフェイス以外の信号を監視する場合は、

[Monitor Type] に [Native] を選択します。必要に応じて、[Data Depth] およびその他のフィールドも変更できま

す。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してください。

注意 :ILA を使用して監視できる AXI インターフェイスは 1 つだけです。[C Num Monitor Slots] の値は

変更しないでください。デバッグに複数の AXI インターフェイスが必要な場合は、必要に応じて複数の ILA コアをインスタンシエートします。

[Monitor Type] を [Native] に設定する場合、[Number of Probes] を必要な値に設定できます。この値は、監視

する必要のある信号数に設定する必要があります。

図 109 : [Monitor Type] を [Native] に設定

上記の図では、[General Options] タブでプローブ数が 2 に設定されています。[Probe_Ports] タブの下には 2 つのポートが表示されています。これらのポートの幅は必要な値に設定できます。たとえば、32 ビットバスを監視

する場合、Probe 0 の [Probe Width] は 32 に設定します。ILA がコンフィギュレーションされたら、その変更が IP インテグレーターキャンバス上に反映されます。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug908-vivado-programming-debugging.pdf



図 110 : [Re-customize IP] ダイアログボックスでの変更後の ILA コア

4. IILA が必要に応じてコンフィギュレーションされると、IP インテグレーターのキャンバス上で ILA のピンへの

接続ができるようになります。

図 111 : AXI および AXI 以外の信号への ILA のインスタンシエート

注意 : デバッグする必要のある I/O ポートへピンが接続されたら、[Mark Debug] を使用してデバッグする

ネットをマークします。これについては、次のセクションで説明します。

5. この後、合成、インプリメンテーション、ビットストリームの生成へ進みます。




IP インテグレーターのネットリスト挿入フローの使用


このフローでは、ブロックデザインで解析するネットをマークします。ブロックデザインでデバッグするネットをマ

ークしておくと、コード記述中およびフロー後半でデバッグをオン/オフにする際に、デバッグ信号の識別をさら

に細かく制御できます。

ブロックデザインでのデバッグするネットのマーク

1. ブロックデザインでデバッグするネットをマークするには、そのネットを右クリックし、[Mark Debug] をクリック

します。

図 112 : デバッグするネットのマーク

ネットをデバッグ用にマークすると、ブロックデザインのそのネットの一番上に小さなバグアイコンが表示される

ようになります。バグアイコンは、[Design Hierarchy] ビューのデバッグされるネットにも表示されます。

図 113 : デバッグ用にマークされたネットの識別





ヒント : デバッグするネットを複数マークするには、それらのネットを一緒に選択して右クリックし、[Mark Debug] をクリックします。

2. 出力ファイルは、Flow Navigator の [Generate Block Design] をクリックするか、ブロックデザインを [Sources] ビューで右クリックして [Generate Output Products] をクリックすると生成できます。

図 114 : [Generate Output Products] コマンド

3. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。

図 115 : [Generate Output Products] ダイアログボックス

4. デバッグするネットをマークすると、そのネットに MARK_DEBUG 属性が付きます。これは、生成される最

上位 HDL ファイルで確認できます。この属性が付いていると、Vivado® ツールでそのネットが最適化された

り、名前が変更されたりしなくなります。





図 116 : 生成された HDL ファイルでの MARK_DEBUG 属性

デザインの合成と ILA コアの挿入

1. 次は、Flow Navigator の [Synthesis] の下の [Run Synthesis] をクリックしてデザインを合成します。

図 117 : デザインの合成

2. 合成が終了したら、[Synthesis Completed] ダイアログボックスが表示されます。ネットリストを開く [Open Synthesized Design] をオンにして、[OK] をクリックします。

図 118 : [Synthesis Completed] ダイアログボックス

3. [Schematic] ビューと [Debug] ビューが開きます。GUI の一番下に [Debug] ビューが開いていない場合は、

メニューから [Windows] → [Debug] をクリックして開くことができます。





図 119 : Vivado IDE の [Schematic] および [Debug] ビュー

4. デバッグ用にマークしたネットはすべて [Debug] ビューの [Unassigned Debug Nets] フォルダーの下に表示

されます。これらのネットは、Integrated Logic Analyzer のプローブに接続する必要があります。次は、ILA コアを挿入し、これらの割り当てられていないネットを ILA のプローブに接続する手順です。[Debug] ビューの

ツールバーの [Set up Debug] をクリックします。または、メニューから [Tools] → [Set up Debug] をクリックし

ます。

図 120 : [Set up Debug] ボタン

5. Set up Debug ウィザードが開きます。[Next] をクリックします。





図 121 : [Set up Debug] ダイアログボックス

6. [Specify Nets to Debug] ページが表示されます。このページでは、デバッグするネットの一部またはすべて

を選択できます。すべての信号は ILA の同じクロックに関連付けられる必要があります。クロックドメインの

関連付けがツールによって検出できなかった場合は、[Clock Domain] 列で [undefined] と指定されているネ

ットすべてを選択して、手動でクロックドメインに関連付ける必要があります。

注意 : デバッグするインターフェイスすべてをマークする必要はありますが、目的がデバイスリソース使用

量の確認の場合は、デバッグコアを設定する際、デバッグに必要ないネットは削除できます。

注記 : 各クロックドメインに 1 つの ILA が [Set up Debug] ウィザードで推論されます。





図 122 : デバッグするネットの一部またはすべての選択

[Clock Domain] 列で [undefined] になっている信号にクロックドメインを関連付けるには、該当するネットすべて

を選択して、右クリックで [Select Clock Domain] をクリックします。





図 123 : [Select Clock Domain] コマンド

7. [Select Clock Domain] ダイアログボックスで該当するネットのクロックを選択し、[OK] をクリックします。





図 124 : [Select Clock Domain] ダイアログボックス

8. [Specify Nets to Debug] ダイアログボックスで [Next] をクリックします。





図 125 : 必要なクロック関連付けをした後の [Specify Nets to Debug] ダイアログボックス

9. [ILA (Integrated Logic Analyzer) General Options] ページで、データをトリガーおよびキャプチャするための

オプションを選択したら、[Next] をクリックします。

図 126 : ILA でのトリガーおよびキャプチャモードの指定




IP インテグレーターのネットリスト挿入フローの使用アドバンストリガー機能を使用すると、トリガーメカニズムをさらに制御できます。[Enable advanced trigger mode] をオンにすると、ランタイム時にコンフィギュレーション可能なトリガーステートマシン言語をイネーブルにできま

す。各ステートを分岐するには 3 つの方法があり、ステートマシンの一部として使用可能なステートは 16 ありま

す。アドバンストリガー機能の一部として、4 つのカウンターと 4 つのプログラマブルカウンターが使用可能で、

アナライザーで表示可能です。

キャプチャ制御機能を使用すると、基本的なデータキャプチャだけでなく、条件にあったデータのみをキャプチ

ャすることができます。これにより、不必要な BRAM スペースが使用されることがなくなり、効率的なソリューショ

ンが提供されます。

[Set up Debug Summary] ページですべての情報が正しいことを確認したら、[Finish] をクリックします。

図 127 : Set up Debug サマリ

ILA コアが挿入された後の [Debug] ビューは次のようになります。すべてのバス (およびシングルビットのネット) が別のプローブに割り当てられていることがわかります。プローブ情報には、その特定のプローブに割り当てら

れた信号の数も表示されます。たとえば、次の図の場合、 probe0 には 32 個の信号 (microblaze_1_axi_periph_m02_axi_WDATA の 32 ビット) が割り当てられています。





図 128 : ILA コアが挿入された後の [Debug] ビュー

10. これで、デザインをインプリメントしてビットストリームを生成する準備が整いました。Flow Navigator の [Program and Debug] の下の [Generate Bitstream] をクリックします。

図 129 : ILA コア挿入後のビットストリームの生成

11. ILA コアを挿入することでネットリストに変更を加えたので、ビットストリームを生成する前にデザインを保存

するかどうか尋ねるダイアログボックスが表示されます。

図 130 : ILA コア挿入後の変更されたプロジェクトを保存するかどうか尋ねるダイアログボックス




IP インテグレーターのネットリスト挿入フローの使用この段階でデザインを保存して、アクティブな制約ファイルがある場合はそれに適切な制約が書き込まれるよう

にするか、新しい制約ファイルを作成します。次の図のように、制約ファイルには、合成済みネットリストに ILA コアを挿入するために使用されたすべてのコマンドが含まれます。

図 131 : コア挿入のための XDC コマンドを表示した制約ファイル

プロジェクトを保存する利点は、デバッグ用にマークされた信号が元のブロックデザインに残ったままになり、合

成後に手動で ILA コアを挿入する必要がないことです (これらの制約により処理されるので)。このため、この後

デザイン変更を繰り返しても、手動でコアを挿入する必要はありません。

デバッグ用ネットをさらに追加する場合 (またはデバッグ用のネットのマークを解除する場合) は、合成済みネット

リストを開いて、Set up Debug ウィザードで適切な変更を加える必要があります。

コアの挿入後にプロジェクトを保存しなかった場合は、制約ファイルにそれらの制約は含まれないので、この後

デザイン変更を繰り返す際に合成済みネットリストに ILA コアを手動で挿入する必要があります。




ターゲットハードウェアへの接続


1. ビットストリームが生成されると、[Bitstream Generation Completed] ダイアログボックスが開きます。[Open Hardware Manager] をオンにして、[OK] をクリックします。

図 132 : ビットストリーム生成後に Hardware Manager を開くオプション

2. [Hardware Manager] ウィンドウの [Open a new hardware target] リンクをクリックします。

図 133 : ハードウェアターゲットへの接続

3. Hardware Manager が開きます。[Open a new hardware target] をクリックします。[Open New Hardware Target] ダイアログボックスが開きます。[Next] をクリックします。

4. 次に、[Hardware Sever Settings] ページで [Local Server] に接続するか [Remote Server] に設定するかを指

定します。





図 134 : CSE サーバー名

注記 : 接続速度によって、10 ～ 15 秒程度かかります。

5. リモートサーバーに接続する場合は、[Host name] および [Port] を指定します。[Next] をクリックします。

図 135 : リモートサーバーに接続する場合のホスト名とポート名の指定




ターゲットハードウェアへの接続 6. cse_server に接続されるターゲットが複数ある場合は、[Select Hardware Target] ページに複数のエントリが

表示されます。この例の場合、1 つしかターゲットはないので、次の図のように表示されます。[Next] をクリッ

クします。

図 136 : ハードウェアターゲットの選択




ターゲットハードウェアへの接続 7. 次のの [Open Hardware Target Summary] ページで [Finish] をクリックします。

図 137 : [Open Hardware Target Summary] ページ

8. ハードウェアへの接続が完了するまで待ちます。ハードウェアの接続中は次のようなダイアログボックスが表

示されます。

図 138 : [Open Hardware Target] ダイアログボックス




ターゲットハードウェアへの接続ハードウェアターゲットへ接続されると、次のようなダイアログボックスが表示されます。

注記 : [Debug] ビューの [Hardware] タブには、ハードウェアターゲットと JTAG チェーンで検出された XC7K325T デバイスが表示されます。

図 139 : アクティブなターゲットハードウェア

9. 次に、前に作成した .bit ビットストリームファイルを使用して XC7K325T デバイスをプログラムします。次の

ように XC7K325T デバイスを右クリックし、[Program Device] をクリックします。

図 140 : アクティブなターゲットハードウェアのプログラム

10. 次の図のように、[Program Device] ダイアログボックスで作業しているデザインの .bit ファイルが正しく設定

されているかどうか確認したら、[OK] ボタンをクリックしてデバイスをプログラムします。





図 141 : ダウンロードするビットストリームファイルの選択

注記 : プログラムが終了するのを待ちます。これには、数分かかります。

[Debug] ビューの [Hardware] タブで ILA コアが検出されることを確認します。

図 142 : ILA コアの検出

Integrated Logic Analyzer の画面が表示されます。

図 143 : Vivado の Integrated Logic Analyzer のウィンドウ

プログラムおよびデバッグの詳細については、『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936) を参照してください。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug936-vivado-tutorial-programming-debugging.pdf


概要

第 5 章 Tcl スクリプトを使用したプロジェクト内での IP インテグレーターデザインの作成

概要

通常は、Vivado IDE の GUI 環境のプロジェクトベースフローで新しいデザインを作成します。最初のデザイン

を作成したら、GUI のスクリプトフローまたはバッチモードを使用してデザインを作成し直すことができます。本

章では、ブロックデザインのスクリプトフローを作成する方法について説明します。

Vivado IDE GUI でのデザイン作成

本書の第 2 章の手順に示すように、Vivado IDE GUI でプロジェクトと新しいブロックデザインを作成します。ブ

ロックデザインが完了したら、キャンバスには次の図のようにデザインが含まれます。

ブロックデザインが開いた状態で、Tcl コンソールに次のコマンドを入力します。 write_bd_tcl <path to file/filename>

これにより、ブロックデザインを作成し直すために呼び出すことができる Tcl ファイルが作成されます。この Tcl ファイルには、それが作成された Vivado ツールのバージョンに関する情報が埋め込まれているので、別の Vivado Design Suite リリースでこのファイルを使用しないでください。Tcl ファイルには、ブロックデザインに含ま

れるすべての IP と、それらのコンフィギュレーションおよび接続に関する情報も含まれます。

Tcl ファイルへの Vivado プロジェクト情報の保存

プロジェクト設定全体は、write_project_tcl コマンドを使用すると保存できます。




Tcl ファイルへの Vivado プロジェクト情報の保存 write_project_tcl <path to file/filename>

ブロック図を含む Vivado プロジェクトの場合、write_project_tcl コマンドから生成された Tcl ファイルは次のよう

になります。

図 144 : write_project_tcl コマンドを使用して生成された Tcl ファイルからのコード

上記の Tcl ファイルのハイライト部分では、ブロックデザインファイル (.bd) が明示的に読み込まれています。ブ

ロックデザインを作成し直さず、既に作成されたブロック図を読み込むだけの場合は、上記のコード行を変更す

る必要はありませんが、ブロックデザインを作成し直す必要があることもあります。この目的の場合、

write_project_tcl コマンドを使用して生成された Tcl ファイルは、次のように変更できます。




Tcl ファイルへの Vivado プロジェクト情報の保存

図 145 : 出力ファイルを使用してブロックデザインを作成し直す Tcl ファイルのコード部分

上記のコード部分に示すように、write_project_tcl ファイルからの Tcl ファイルを変更して、write_bd_tcl コマン

ドを使用して作成された出力ファイルを読み込むようにします。これにより、ブロックデザインは Tcl ファイルが実

行されるたびに作成し直されます。




概要

第 6 章 IP インテグレーターでの非プロジェクトモードの使用

概要

非プロジェクトモードは、デザインデータを自身で管理したり、デザインステートをトラックするユーザー向けで

す。このフローの場合、Vivado® ツールはさまざまなソースファイルを読み込んで、メモリ内でフロー全体を実行

してデザインをコンパイルします。インプリメンテーションプロセス段階では、ユーザースクリプトに基づいてさま

ざまなレポートを生成することができます。ただし、このモードでは、ソースファイルおよび run 管理、ソースファ

イルへのクロスプローブ、デザインステートのレポートなどのプロジェクトベースの機能は使用できません。ソー

スファイルがディスクでアップデートされるたびに、それを認識して、デザインを読み込み直す必要があります。

非プロジェクトモードでは、デフォルトではレポートや中間ファイルは作成されませんが、Tcl コマンドを使用し

て、ユーザースクリプトでレポートの作成を制御できるようにする必要があります。

非プロジェクトモードのフロー作成

Vivado ツールは、Tcl コンソールに次のコマンドを入力すると、通常のプロジェクトモードではなく、Tcl モードで

起動できます。このモードでは、Tcl スクリプトを作成して、次のコマンドでそれを Vivado プロンプトから読み込

むことをお勧めします。 Vivado% vivado -mode tcl

非プロジェクトモードの場合、メモリでプロジェクトを作成して、プロジェクトオプションを次のように設定する必要

があります。 create_project -in_memory -part xc7k325tffg900-2 set_property target_language VHDL [current_project] set_property board_part xilinx.com:kc705:part0:0.9 [current_project] set_property default_lib work [current_project]

プロジェクトが作成されたら、ブロックデザインのソースファイルをプロジェクトに追加できます。ソースファイル

は、次のいずれかの方法で追加できます。たとえば、プロジェクトモードで作成した既存のブロックデザインが

あり、そのブロックデザインのディレクトリ構造全体が変更されていないと仮定した場合、次のように read_bd tcl コマンドを使用してブロックデザインを追加できます。

Vivado% read_bd <absolute path to the bd file>

注意 : プロジェクト設定 (ボード、パーツ、ユーザーリポジトリ) は .bd ファイルが作成された元のプロジ

ェクトのプロジェクト設定と同じである必要があります。同じにしないと、ブロックデザイン内の IP がロッ

クされます。




非プロジェクトモードのフロー作成ブロックデザインが問題なく追加されたら、最上位 RTL ファイルと最上位 XDC 制約を追加する必要がありま

す。

Vivado% read_verilog <top-level>.v Vivado% read_xdc <top-level>.xdc

.bd ソースは直接合成できないので、下記のコマンドを使用して最上位の HDL ラッパーファイルを作成すること

もできます。 Vivado% make_wrapper -files [<path to bd>/<bd instance name>.bd] –top add_files -norecurse <path to bd>/< bd instance name >_wrapper.vhd update_compile_order -fileset sources_1

これにより、最上位 HDL ファイルが作成され、ソースリストに追加されます。

MicroBlaze ベースのデザインの場合、I-LMB をブートループまたはユーザー自身の実行ファイル (ELF 形式) を使用して生成する必要があります。この後、ELF ファイルを追加し、MicroBlaze インスタンスに関連付けます。

これは、次のコマンドで実行できます。 vivado% add_files <ELF file Targeted to BRAM with .elf extension> vivado% set_property MEMDATA.ADDR_MAP_CELLS {<bd instance name>/microblaze_0} [get_files <BRAM Targeted ELF File>]

デザインに複数レベルの階層がある場合は、正しい階層を指定してください。この後、通常の合成、配置配線段

階を実行し、デザインをインプリメントします。合成段階 (synth_design) では、ターゲットパーツをデフォルトター

ゲットパーツとして指定する必要があり、このターゲットパーツが必要なものと同じではないことがあります。

synth_design -top <path to top level wrapper file> -part <part>

opt_design

place_design

route_design write_bitstream top

非プロジェクトモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) を参

照してください。

ハードウェアシステムを SDK にエクスポートする場合は、次のコマンドを使用してください。 vivado% export_hardware [get_files <Path to bd file>] -dir <Absolute Export Directory Path>



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug892-vivado-design-flows-overview.pdf


概要

第 7 章 IP インテグレーターデザインのアップグレード

概要

Vivado® Design Suite を最新バージョンにアップグレードした場合は、IP インテグレーターで作成したブロックデザインもアップグレードする必要があります。IP のバージョン番号はリリースごとに変わります。IP インテグレータ

ーがブロックデザインに含まれる IP が古いバージョンであると認識した場合は、ブロックデザイン内のその IP がロックされます。古いバージョンのブロックデザインまたはそれに含まれる IP を保持する場合は、キャンバス

上のブロックデザインを変更したり、出力ファイルを検証したり、リセットしたり、出力ファイルを生成し直したりは

しないでください。このような場合、前のリリースからのデザインデータは変更するべきではありません。前のリリ

ースからのブロックデザインは、そのままの状態で合成およびインプリメントすることはできます。

ブロックデザインは最新バージョンの IP を含めてアップグレードし、必要なデザイン変更を加えてから、デザイ

ンを検証してターゲットを生成することをお勧めします。

次のいずれかの方法でアップグレードできます。

1. プロジェクトモードフローで Vivado IDE の GUI を使用する

2. 非プロジェクトモードフローで Tcl スクリプトを使用する

どちらの方法についてもこの章で説明します。

プロジェクトモードフローでのブロックデザインのアップグレード

1. 最新の Vivado Design Suite を起動します。

2. Vivado IDE のメインページで [Open Project] をクリックし、前バージョンの Vivado で作成されたデザインを

指定します。

3. [Older Project Version] ダイアログボックスが開きます。デフォルトでは [Automatically upgrade for the current version] がオンになっています。この [Automatically upgrade for the current version] をオンにする

と、前のバージョンからのデザインがアップグレードされますが、その前に別の名前でプロジェクトを保存して

おくことをお勧めします。これには、[Open project in read-only mode] をオンにして [OK] をクリックします。





図 146 : 読み出し専用モードでプロジェクトを開くオプション

4. [Project is Read-Only] ダイアログボックスが開きます。[Save Project] ボタンをクリックします。

図 147 : プロジェクトの保存

5. [Save Project As] ダイアログボックスが開いたらプロジェクト名を入力して、[OK] をクリックします。

図 148 : プロジェクト名の指定





6. メニューから [Tools] → [Report] → [Report IP Status] をクリックします。

図 149 : IP ステータスのレポート

7. デザイン内の IP で主なバージョン変更があった場合は、次のようなメッセージが表示されます。[OK] をクリ

ックします。

図 150 : IP のバージョンが変更になったことを通知する [Report IP Status] ダイアログボックス

[IP Status] ビューでさまざまな列を確認し、IP ステータスレポートに慣れておいてください。+ マークをクリックし

てブロックデザインを展開し、ブロックデザイン内の IP コアの変更点を確認してください。ブロックデザイン内の

一部の IP だけを選択してアップグレードし、残りは古いバージョンのままにしておくということはできません。

図 151 : [IP Status] ビュー

[IP Status] ビューの一番上には、デザインのサマリが表示されます。ここには、現バージョンにデザインをアップ

グレードにするためにいくつの変更が必要だったかがレポートされます。レポートされる変更は、[Major




プロジェクトモードフローでのブロックデザインのアップグレード Changes]、[Minor Changes]、[Revision Changes]、およびその他の変更点です。これらの変更は、[IP Status] 列にもレポートされます。

[Major Changes] : IP にメジャーなバージョン変更 (例 : バージョン 2.0 から 3.0) があったことを示します。このタ

イプの変更は、アップグレード用に自動的に選択されることはありません。アップグレードされるようにするには、

そのブロックデザインの [Upgrade] 列をオフにしてから、もう 1 度オンにします。

[Minor Changes] : IP にマイナーなバージョン変更 (例 : バージョン 3.0 から 3.1) があったことを示します。

[Revision Changes] : IP にリビジョン変更があったことを示します。たとえば、IP の現バージョンが 5.0 でアップグ

レードバージョンが 5.0 (Rev. 1) になる場合などです。

[Change Log] 列の [More info] リンクをクリックすると、変更の詳細が確認できます。

図 152 : [Change Log] 列の [More Info] リンクをクリックして変更ログを確認

[Recommendation] 列には、IP をアップグレードするように選択する前に理解しておくべき変更点が記述されま

す。

8. 変更点とデザインへの影響を理解したら、[Upgrade Selected] をクリックします。

図 153 : IP のアップグレード

9. アップグレードが終了したら、アップグレード中に表示されたクリティカル警告およびその他のメッセージを確

認してください。

デザインに複数の図が含まれる場合、[IP Status] ビューには次の図のようにすべての図の IP のステータス

が表示されます。





図 154 : 複数の図を含む場合の [IP Status] ビュー

[Upgrade Selected] をクリックすると、すべてのブロック図がデザインでアップデートされます (ブロック図が

アップグレードするように選択されている場合)。

デザインルールチェックの実行

ツールバーの [Validate Design] をクリックします。

図 155 : デザインルールチェックの実行

ブロックデザインツールバーで [Validate Design] アイコンをクリックすることもできます。

デザインルール違反がなければ、次のようなメッセージが表示されます。

図 156 : [Validate Design] ダイアログボックス





出力ファイルの再生成

1. Vivado の [Sources] ビューでブロック図を右クリックし、[Generate Output Products] をクリックします。

図 157 : [Sources] ビューからの出力ファイルの生成

または、Flow Navigator の [IP Integrator] の下の [Generate Block Design] をクリックしても出力ファイルを

生成できます。

図 158 : [Generate Block Design] をクリックして出力ファイルを生成

2. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。





図 159 : [Generate Output Products] ダイアログボックス

HDL ラッパーの作成/変更

前のバージョンでデザインの HDL ラッパーファイルを作成した場合は、デザイン変更に合わせてそれを作成し

直す必要があります。Vivado ツールで最上位ラッパーが作成および管理されるオプションを選択した場合、ラッ

パーファイルはブロックデザインの生成時または前のセクションで定義された出力ファイルの生成時にアップデ

ートされます。HDL ラッパーファイルを手動で変更する場合は、その HDL ラッパーに必要なアップデートを手

動で実行する必要があります。

1. Vivado の [Sources] ビューでブロック図を右クリックし、[Create HDL Wrapper] をクリックします。

図 160 : [Create HDL Wrapper] コマンド

2. [Create HDL Wrapper] ダイアログボックスが開きます。この段階では、編集可能なラッパーファイルを作成

するか、Vivado ツールで自動的にラッパーファイルが作成されるようにするかの 2 つの選択肢があります。

[OK] をクリックします。




非プロジェクトモードでのブロックデザインのアップグレード

図 161 :[Create HDL Wrapper] ダイアログボックス

3. インプリメンテーションを続けます。

非プロジェクトモードでのブロックデザインのアップグレード

非プロジェクトモードフローを使用した前のリリースからの既存プロジェクトを開き、デザインを現バージョンの Vivado にアップグレードすることができます。次のスクリプトをガイドラインとして使用し、ブロック図に含まれる IP をアップグレードしてください。

# Open an existing project from a previous Vivado release open_project <path_to_project>/project_name.xpr update_compile_order –fileset sim_1 # Open the block diagram read_bd {<path_to_bd>/bd_name.bd} # Make the block diagram current current_bd_design bd_name.bd # Upgrade IP upgrade_bd_cells [get_bd_cells –hierarchical * ] # Reset output products reset_target {synthesis simulation implementation} [get_files <path_to_project>/project_name.srcs/sources_1/bd/bd_name/bd_name.bd] # Generate output products generate_target {synthesis simulation implementation} [get_files <path_to_project>/project_name/project_name.srcs/sources_1/bd/bd_name/bd_name.bd] # Create HDL Wrapper (if needed) make_wrapper -files [get_files <path_to_project>/project_name/project_name.srcs/sources_1/bd/bd_name/bd_name.bd] –top # Overwrite any existing HDL wrapper from before import_files -force -norecurse <path_to_project>/project_name/project_name.srcs/sources_1/bd/bd_name/hdl/bd_name_wrapper.v update_compile_order -fileset sources_1 # Continue through implementation …




前バージョンの Vivado Design Suite からの Tcl 出力ファイルの使用

前バージョンのVivado Design Suite からの Tcl 出力ファイルの使用

バージョンの異なる Vivado ツール間で write_bd_tcl コマンドからの出力ファイルを使用するのは、推奨されま

せん。これらのファイルは特定の Vivado Design Suite バージョン内で作成されて使用される必要があります。




概要

第 8 章 IP インテグレーターデザインのバージョン管理

概要

本章では、プロジェクトモードおよび非プロジェクトモード両方の IP インテグレーターベースのブロックデザイ

ンにバージョン管理システムを使用する方法について説明します。Vivado® IDE の IP インテグレーターは、複

雑な IP サブシステムデザインを作成するための優れたツールです。デザインが複雑になるほど、異なるデザイ

ンバージョンを把握することで、プロジェクトが管理でき、チームデザイン環境での協力がしやすくなります。

プロジェクトには複数のデザインソースおよびコンフィギュレーションファイルが含まれることがありますが、こプ

ロジェクトを作成し直してインプリメンテーション結果を生成し直すのにバージョン管理が必要なのは一部のファ

イルのみです。これらのファイルの中でブロックデザインに該当するものは、次のとおりです。

• IP-XACT コアファイル (.xci、.mem、.coe)

• ブロック図ファイル (.bd)

• エンベデッドサブシステムおよびファイル (.elf、bmm)

• ザイリンクスデザイン制約ファイル (.xdc)

• Vivado シミュレータおよび Vivado Integrated Logic Analyzer コンフィギュレーションファイル (.wcfg) を含む

コンフィギュレーションファイル

• RTL ファイル (ユーザーにより管理される場合のブロックデザインのラッパー : .vhd、.v)

Vivado Design Suite では、特定のバージョン管理システムはサポートされておらず、どのバージョン管理システ

ムとも連動するように設計されています。Vivado デザインをバージョン制御に適した状態にするため、Vivado Design Suite には次の機能が含まれています。

• ファイルが修正された場合にのみタイムスタンプをアップデート。これにより、プロジェクトを開いてもそのタイ

ムスタンプは変更されません。

• ASCII ベースのプロジェクトファイルをサポート

• 詳細な Tcl スクリプト機能をサポート




バージョン管理のためにチェックインする必要のあるデザインファイル

バージョン管理のためにチェックインする必要のあるデザインファイ

ル

ブロックデザインには、GUI 環境でグラフィックを使用して作成された複数の IP が含まれます。プロジェクトモードフローのブロックデザインのディレクトリ構造は、次の図のようになります。

図 162 : Vivado プロジェクトのディレクトリ構造

上記の図では、それぞれのフォルダーは次を意味します。

• project_1 : Vivado プロジェクトフォルダー (project_1 はプロジェクトの名前)




ブロックデザインの別のプロジェクトでの使用 • project_1.srcs : プロジェクト特有のファイルを含むソースフォルダー

• sources_1 : bd も含めたすべてのソースファイルを含むフォルダー

• bd : ブロックデザイン特有のデータを含有。各ブロックデザインに対して下位ディレクトリを複数含むことが

あります。

• design_1 : design_1 というブロックデザインのデータを含むフォルダー。プロジェクトにブロックデザインが複

数古くまれる場合は、複数のフォルダーがここに表示されます。

• hdl : 最上位 HDL ファイルおよびラッパーファイルを含むフォルダー

• ip : ブロックデザインの各 IP に対する下位フォルダーを含有

• ui – ブロックデザインの GUI (IP インテグレーターのキャンパス) データを含むフォルダー

ディレクトリ構造全体を含め、bd フォルダーに含まれるすべてのファイルをバージョン管理下に置くことをお勧

めします。

ブロックデザインの別のプロジェクトでの使用

IP インテグレーターには、別のプロジェクトで作成したブロックデザインを再利用して、ほかのプロジェクトにイン

ポートする機能があります。これには、ブロックデザインがプロジェクトベースフローで作成されている必要があ

ります。この際、デザインは DRC 違反がなく、問題なく合成 (場合によってはインプリメント) ができた状態にして

おく必要があります。ブロックデザインに問題がなければ、bd ディレクトリとその下のディレクトリすべてを除き、

すべて Vivado プロジェクトから削除できます。こうすることで、ブロックデザインに含まれる IP すべてのデータを

含め、すべてのブロックデザインデータを別の Vivado プロジェクトにインポートできます。

既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート

ブロックデザインがプロジェクトベースのフローで作成され、bd フォルダーとその下のフォルダーすべてを含む

ディレクトリ構造が使用できる状態になっていれば、そのブロックデザインを別の Vivado プロジェクトで開くこと

ができます。ただし、この場合、既存のブロックデザインがインポートされる新しいプロジェクト設定は、そのブロ

ックデザインが作成された元のプロジェクト設定と同じにする必要があります。プロジェクトのターゲットデバイス

が異なっていると (同じファミリ内でのデバイスも含む)、IP がロックされるので、デザインを生成し直す必要があり

ます。このような場合、デザインのビヘイビアーは元のブロックデザインと異なってしまうことがあります。

1. 既存のブロックデザインをインポートするには、[Sources] ビューでデザインを右クリックし、[Add Sources] をクリックします。





図 163 : 新しい Vivado プロジェクトへのソースの追加

2. [Add Sources] ダイアログボックスが開きます。[Add Existing Block Design Sources] をオンにします。[Next] をクリックします。

図 164 : 既存のブロックデザインの追加

3. [Add Sources] ダイアログボックスで [Add Files] をクリックします。





図 165 : [Add Files] をクリックして既存のブロックのデザインファイルを指定

4. [Add Source Files] ダイアログボックスでブロックデザインの含まれる bd フォルダーを指定し、.bd ファイルを

選択したら、[OK] をクリックします。

図 166 : ブロックデザインを含むフォルダーの指定

5. [Finish] をクリックすると、既存のブロックデザインが追加されます。





図 167 : 既存ブロックのデザインソースのプロジェクトへの追加

[Sources] ビューの [Design Sources] の下にインポートしたブロックデザインが表示されます。

図 168 : [Sources] ビューのインポートされたブロックデザイン




既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート 6. ブロックデザインをダブルクリックして開きます。

図 169 : インポートされたブロックデザインを開く

7. IP インテグレーターツールバーの [Validate Design] をクリックしてデザインを検証します。

図 170 : インポートされたブロックデザインの検証

8. DRC 違反がないことを確認します。

図 171 : DRC 違反がないことを示すメッセージ

9. 次に、ラッパーが必要であれば作成し、デザインのインプリメンテーションを実行します。




既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート注記 : 既存のブロックデザインが前の Vivado Design Suite バージョンからのものの場合は、Tcl コンソ

ールに次のような警告メッセージが表示されます。

WARNING:[BD 41-1303] One or more IP have been locked in the design <bd_name>.Please run report_ip_status for more details and recommendations on how to fix this issue. (1 つまたは

複数の IP が zynq_1.bd デザインでロックされています。詳細は report_ip_status を実行して、推奨さ

れる修正方法にしたがってください)

前述したように、ブロックデザインを開いて、IP ステータスをレポートさせて、ロックされた IP をアップグレードし

てください。




概要

第 9 章サードパーティ合成ツールと IP インテグレーター

の使用

概要

サードパーティ合成ツールをデザインフローの一部として使用する必要のあることもあります。このような場合、

ブロックデザインをブラックボックスとして最上位ユーザーデザインに統合する必要があります。この後、残りの

デザインをサードパーティ合成ツールで合成して、HDL または EDIF ネットリストを書き出し、合成後のプロジェ

クトを Vivado 環境にインプリメントします。

本章では、ブロックデザインのブラックボックスをサードパーティ合成ツールで合成するために必要な手順を示

します。フローはどのサードパーティ合成ツールにも該当しますが、本章では Synplify Pro 合成ツールを使用し

て説明します。

ブロックデザインのデザインチェックポイント (DCP) の作成

デザインチェックポイントは、ブロックデザインを独立階層モジュール (アウトオブコンテキスト (OOC) モジュー

ル) として設定すると、作成できます。これには、[Sources] ビューでブロックデザインを右クリックして [Set as Out-of-Context Module] をクリックします。




ブロックデザインのデザインチェックポイント (DCP) の作成

図 172 :ブロックデザインを Out-of-Context モジュールとして設定

ブロックデザインが OOC モジュールとして設定されると、[Sources] ビューでそのブロックデザインに四角形の

アイコンが付きます。[Design Runs] ビューにも、ブロックデザインの OOC モジュールの run が表示されます。

図 173 : 独立階層モジュール設定後の [Sources] および [Design Runs] ビュー

次に、ブロックデザインのデザインチェックポイントファイルを作成するデザインを合成します。これは、次のデ

ィレクトリに含まれます。 <path_to_design>\<project_name>\<project_name>.runs\<block_design_name>_synth_1




ブロックデザインの Verilog または VHDL スタブファイルの作成デザインチェックポイントを使用すると、デザインの現在の状態のスナップショットを撮ることができます。現在の

ネットリスト、制約、およびインプリメンテーション結果が、デザインチェックポイントに保存されます。デザインチェックポイントを使用すると、次が実行できます。

• 必要であればデザインを復元

• デザイン解析を実行

• 制約を定義

• デザインフローに従って処理

注意 : BMM (Block Memory Map) は連続論理データ空間を各ブロック RAM がどのように埋めるかを構

文的に記述したテキストファイルです。Data2MEM では BMM ファイルを使用して、最適な初期化フォー

ムにデータのトランザクションが実行されるようにされます。デザインチェックポイントには BMM (Block Memory Map) ファイルは含まれません。BMM の内容は合成後にネットリストに統合されるので、BMM ファイルは必要ありません。BMM は 7 シリーズデバイスで使用されます。

UltraScale デバイスの場合は、メモリマップ情報を含む MMI ファイルが使用されます。UltraScale デバイ

スで MMI ファイルを使用する同等のコマンドは、UpdateMem です。

ブロックデザインの Verilog または VHDL スタブファイルの作成

チェックポイントが作成されたら、最上位 HDL ファイルにインスタンシエート可能なスタブファイルを作成して、

ブロックデザインをブラックボックスとして参照します。まず合成済みデザインを最初に開いて、次のコマンドを

使用して HDL スタブファイルを作成します。 write_verilog -mode synth_stub <path_to_file>/<file_name> write_vhdl -mode synth_stub <path_to_file>/<file_name>

注意 : write_verilog/write_vhdl コマンドが実行できるようにするには、合成済みデザインを開いておく必

要があります。




Synplify プロジェクトでの HDL または EDIF ネットリストの作成次の図は、スタブファイルの例を示しています。

図 174 : スタブファイルの例

Synplify プロジェクトでの HDL または EDIF ネットリストの作成

Synplify プロジェクトを作成して、ブロックデザインの最上位 HDL ラッパーファイルと共にブラックボックススタ

ブファイル (Vivado で作成) をインスタンシエートします。ブロックデザインが Synplify でブラックボックスとして

処理されます。プロジェクトが合成されると、プロジェクトの HDL または EDIF ネットリストを書き出すことができま

す。

Vivado での合成後のプロジェクトの作成とインプリメント

次は、Vivado IDE で合成後のプロジェクトを作成します。これには、Vivado で新規プロジェクトを作成する際に [Project Type] ページで [Post-synthesis Project] をオンにします。




Vivado での合成後のプロジェクトの作成とインプリメント

図 175 : [Post-synthesis Project] オプション

プロジェクトを作成したら、[Design Sources] を右クリックして [Add Sources] をクリックし、ブロックデザインのネッ

トリストファイルおよび DCP ファイルをプロジェクトに追加します。

図 176 : Synplify からの HDL ネットリストおよび DCP ファイルのプロジェクトへの追加




Vivado での合成後のプロジェクトの作成とインプリメント [Add Sources] ダイアログボックスではデフォルトで [Add Design Sources] がオンになっています。[Next] をクリ

ックします。

図 177 : [Add Sources] ダイアログボックス

[Add Design Sources] ページで [Add Files] をクリックします。

図 178 : [Add Design Sources] ページ




Vivado での合成後のプロジェクトの作成とインプリメントフォルダーを参照してネットリストファイルを選択します。[OK] をクリックします。

図 179 : ネットリストを含むフォルダーの参照

上記の手順を繰り返して DCP ファイルを追加し、[Finish] をクリックします。

図 180 : ネットリストファイルと DCP ファイルのプロジェクトへの追加




最上位制約の追加

最上位制約の追加

デザインのインプリメンテーション前に、プロジェクトに必要な制約を追加しておく必要があります。DCP ファイル

には、ブロックデザインに対する制約ファイルも含まれます。ただし、ブロックデザインの階層を変更した場合

は、その階層パスが範囲内に含まれるように制約ファイルを変更する必要があります。

制約ファイルは、[Sources] ビューで [Design Sources] を右クリックして、ネットリストおよび DCP ファイルと同じよ

うにプロジェクトに追加できます。[Add Sources] ダイアログボックスで [Add or Create Constraints] をオンにしま

す。

図 181 : 最上位プロジェクトへの制約の追加

ELF ファイルの追加

ブロックデザインにそれに関連付けられた ELF ファイルが含まれる場合は、ELF ファイルを Vivado プロジェクト

に追加する必要がありまあす。合成後のプロジェクトの場合、Vivado IDE GUI を介して ELF ファイルを追加す

ることはできません。ただし、次の Tcl コマンドを使用すると、ELF ファイルを追加して、エンベデッドオブジェクト

に関連付けることができます。 add_files <path_to_elf_file>/<file_name>.elf

追加された ELF ファイルは、[Sources] ビューに表示されます。




デザインのインプリメント

図 182 : プロジェクトに ELF ファイルが追加されたかどうかの確認

ELF ファイルがプロジェクトに追加されたら、次のコマンドを使用してエンベデッドオブジェクトに関連付けること

ができます。 set_property SCOPED_TO_CELLS { <processor_instance> } \ [get_files -all -of_objects [get_fileset sources_1] \ <path_to_elf_file>/<file_name>.elf]

GUI の場合は、 [Sources] ビューで ELF ファイルをクリックして [Source File Properties] ビューで ADDR_MAP_CELLS フィールドを編集します。

図 183 : [Source File Properties] ビューでの ADDR_MAP_CELLS フィールドの指定

デザインのインプリメント

次は、デザインをインプリメントしてビットストリームを生成できます。




概要

第 10 章 IP インテグレーターでのボードフローの使用

概要

Vivado® Design Suite では、ボードが認識されます。ツールでは、ターゲットボードに含まれるさまざまなインタ

ーフェイスが認識されるので、IP をカスタマイズして、特定ボードインターフェイスに接続されるように IP をインス

タンシエートおよびコンフィギュレーションできます。現在のところ複数の 7 シリーズボードがサポートされていま

す。 UltraScale パーツを含むボードも間もなくサポートされる予定です。Avnet のようなサードパーティベンダー

からのボードも一部使用できます。

IP インテグレーターには、[Board Part Interfaces] タブという別のタブにボードに対するすべてのインターフェイス

が表示されます。このタブを使用して必要なインターフェイスを選択し、IP インテグレーターで提供されるデザイ

ンアシスタンスを使用すると、簡単にデザインを選択したインターフェイスに接続できます。I/O 制約はすべて自

動的にこのフローの一部として生成されます。

次のセクションでは、ボードフローの IP インテグレーターでの使用方法について説明します。

ターゲットボードの選択

プロジェクトが Vivado 環境で作成された場合は、[New Project] ダイアログボックスの [Default Part] ページから

ターゲットボードを選択できます。

図 184 : ターゲットボードの選択




ボードフローを使用するためのブロックデザインの作成使用可能なボードのリストは、ベンダー、表示名、ボードリビジョンに基づいてフィルターできます。

図 185 : 使用可能なボードのフィルターリスト

現在のところ、ザイリンクスおよび Avnet 社からのボードのみがサポートされています。[Board Rev] ではボード

のリビジョンに基づいてフィルターができます。[Board Rev] を [All] に設定すると、Vivado でサポートされるすべ

てのボードのリビジョンが表示されます。同様に、[Board Rev] を [Latest] に設定すると、ターゲットボードの最新

リビジョンのみが表示されます。使用可能なリソースおよび動作状況など、さまざまな情報も表に含まれます。ボ

ードを選択すると、そのボード用に定義されたインターフェイスが使用されて、コンフィギュレーションされます。

ボードフローを使用するためのブロックデザインの作成

ボードフローの利点は、IP インテグレーターを使用するとよくわかります。Flow Navigator で [IP Integrator] → [Create Block Design] をクリックして、新しいブロックデザインを開始します。図のキャンバスが開いたら、[Board Part Interfaces] ビューが次のように表示されます。

図 186 : [Board Part Interfaces] ビュー

このビューには、この評価ボード (この場合は KC705) で可能性のあるインターフェイスすべてがリストされます。

これらのインターフェイスの 1 つをクリックすると、IP をブロックデザインのキャンバスにすばやくインスタンシエー

トできます。たとえば、Unconnected Interface フォルダーから ddr3_sdram インターフェイスをダブルクリックしま

す。[Connect Board Part Interface] ダイアログボックスが表示されます。





図 187 : [Connect Board Part Interface] ダイアログボックス

[New] をクリックします。IP カタログが開き、このインターフェイスに接続可能な IP のリストが表示されます。この

場合、接続可能な IP は Memory Interface Generator 1 つです。IP カタログから接続する IP をダブルクリックしま

す。

図 188 : インターフェイスに接続可能な IP リストを表示する IP カタログ

[Connect Board Part Interface] ダイアログボックスには、選択した IP が表示されるようになります。[OK] をクリッ

クします。

図 189 : [Connect Board Part Interface] ダイアログボックスに表示される選択された IP




ボードフローを使用するためのブロックデザインの作成 IP が図のキャンバス上に配置され、I/O ポートを介してインターフェイスに接続されます。IP はそのインターフェ

イスに接続するためにすべてコンフィギュレーションされます。

図 190 : キャンバス上のインターフェイスにインスタンシエート、コンフィギュレーション、接続された IP

インターフェイスが接続されると、特定のインターフェイスが [Board Part Interfaces] ビューの Connected Interfaces フォルダーの下に表示されるようになります。

図 191 : インターフェイスに接続後にアップデートされた [Board Part Interfaces] ビュー

インターフェイスは、[Preferred Connection] オプションを使用しても接続できます。これには、インターフェイスを

右クリックして、[Preferred Connection] をクリックします。





図 192 : ボードインターフェイスに接続するための [Preferred Connection] オプションの使用

GPIO IP がインスタンシエートされ、GPIO インターフェイスが I/O ポートに接続されたことがわかります。

図 193 : [Preferred Connection] オプションを使用した IP のインスタンシエート

dip_switches_4bits のような別のインターフェイスが選択されたら、ボードフローでは GPIO が既にデザインにイ

ンスタンシエートされていることが認識されるので、GPIO の 2 つ目のチャネルが再利用されます。





図 194 : 既にインスタンシエート済みの IP を共有可能なインターフェイスの接続

既にインスタンシエート済みの GPIO がコンフィギュレーションし直され、次の図のように GPIO の 2 つ目のチャ

ネルが使用されます。

図 195 : 2 つ目のチャネルを使用するようにコンフィギュレーションされた GPIO IP

linear_flash または spi_flash などの外部メモリインターフェイスが選択される場合、それらの 1 つが使用される

と、それ以外のインターフェイスが淡色表示になり、これらのインターフェイスの 1 つしかこのボードで使用できな

いことを示します。





図 196 : 1 つの外部メモリインターフェイスしか KC705 で使用できないことを示す [Board Part Interfaces] ビュー

ボードのインターフェイスは、インターフェイスを Unconnected フォルダーから Connected フォルダーにドラッグし

ても接続できます。.この機能は、[Preferred Connection] オプションと同じように動作するので、推奨される IP がインスタンシエートされて、そのインターフェイス用にコンフィギュレーションされます。この例の場合、

sys_diff_clock インターフェイスが Unconnected Interfaces フォルダーから Connected Interfaces フォルダーにド

ラッグされています。Clocking Wizard IP がキャンバス上にインスタンシエートされ、差動クロックへのインターフ

ェイス接続がされています。





図 197 : Unconnected Interfaces フォルダーから Connected Interfaces フォルダーへのインターフェイスの

ドラッグアンドドロップ

Clocking Wizard をダブルクリックすると、[Re-customize IP] ダイアログボックスが開きます。 Clocking Wizard の入力クロック周波数は KC705 ボードの周波数の 200MHz と一致するように指定されています。

図 198 : [Re-customize IP] ダイアログボックスの [Clocking Wizard] ページ




ブロックデザインでの接続の完了

ブロックデザインでの接続の完了

必要なインターフェイスがデザインで使用されるようになったら、次はプロセッサ (プロセッサベースのデザイン

の場合) または AXI インターコネクト (エンベデッド以外のデザインの場合) をインスタンシエートして、デザイン

を終了します。

これには、キャンバス上で右クリックして [Add IP] をクリックします。IP カタログで、たとえば MicroBlaze プロセッ

サを選択します。

図 199 : プロセッサをインスタンシエートしてデザインを終了

プロセッサがインスタンシエートされると、デザインアシスタンスが使用できるようになります。

図 200 : デザインアシスタンスを使用して接続を終了

[Run Block Automation] をクリックし、基本的なプロセッササブシステムをコンフィギュレーションします。プロセ

ッササブシステムが作成され、ブロックメモリコントローラー、ブロックメモリジェネレーター、およびデバッグモジュールなどのよく使用される IP が含まれます。これで [Run Connection Automation] をクリックすると、コネクシ

ョンオートメーション機能を使用してデザインの残りの IP を MicroBlaze プロセッサに接続できるようになります。

図 201 : [Run Connection Automation] を使用してプロセッサおよび残りの IP への接続を終了

ここから残りのプロセスは、本書の第 2 章で IP インテグレーターでの設計に必要なプロセスと同じです。




ザイリンクスリソース

付録 A その他のリソース

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照し

てください。

japan.xilinx.com/support

ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンター

デバイス、ツール、IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックに

は、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

リファレンス

Vivado® Design Suite の資料

(japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm)

Vivado Design Suite ユーザーガイド

『Vivado ユーザーガイド : システムレベルデザイン入力』 (UG895)

『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898)

『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

Vivado Design Suite チュートリアル

『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888)



http://japan.xilinx.com/support

http://japan.xilinx.com/company/terms.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug895-vivado-system-level-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug897-vivado-sysgen-user.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug898-vivado-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug902-vivado-high-level-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug888-vivado-design-flows-overview-tutorial.pdf


リファレンス『Vivado Design Suite チュートリアル : IP を使用した設計』 (UG939)

『Vivado Design Suite チュートリアル : エンベデッドハードウェアデザイン』 (UG940)

『Vivado Design Suite チュートリアル : 制約の使用』 (UG945)

『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936)

Vivado Design Suite ビデオチュートリアル (japan.xilinx.com/training/vivado/index.htm)

その他の Vivado Design Suite 関連の資料

『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

『AXI リファレンスガイド』 (UG761)

『高集積度 FPGA 設計手法ガイド』 (UG872)

『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイド』 (UG933)

『Zynq-7000 All Programmable SoC ソフトウェア開発ガイド』 (UG821) を参照してください。

『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949)

その他の Vivado Design Suite 関連の資料

japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug939-vivado-designing-with-ip-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug940-vivado-tutorial-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug945-vivado-using-constraints-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug936-vivado-tutorial-programming-debugging.pdf

http://japan.xilinx.com/training/vivado/index.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug761_axi_reference_guide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=14.7;d=ug872_largefpga.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug933-Zynq-7000-PCB.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug821-zynq-7000-swdev.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/ug949-vivado-design-methodology.pdf

http://japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm


法的通知

付録 B 法的通知

法的通知

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Vivado Design Suite - Xilinx2014 年 6 月 4 日 2014.2 「SDK へのハードウェア定義のエクスポート」に関する情報をアップデート 2014 年 5 月 7 日 2014.1