アンリツ株式会社＆テクトロニクス共催WEBセミナ PCI Express …

PCI Express Gen5Rxコンプライアンス・テストと課題解決へのチャレンジ

和田健

ソリューションマーケティング部アンリツ株式会社

2021年10月27日

アンリツ株式会社＆テクトロニクス共催WEBセミナ

2プレゼンテーションタイトルANRITSU CORPORATION

目次

1. PCI Expressの最新規格動向

2. Gen5 Rxテスト・ソリューションの紹介

3. Gen5 コンプライアンス・テスト手順の解説

4. シグナルインテグリティ確保のためのデバック手法

Appendix


1. PCI Expressの最新規格動向


• データレートは、仕様のリリースごとに一貫して2倍になっています。

• Gen 5まではNRZ、Gen 6からPAM4変調が採用されました。

* Gen 6には、帯域幅効率を改善するための追加のメカニズムを備えた低遅延の前方誤り訂正（FEC）エンコーディングが含まれています。

PCIe® 1.0 から 6.0 仕様の推移

PCIe Rev Modulation Link

Transfer

Rate

Link Data

Rate

Encoding Specification

Release Year

1.0 NRZ 2.5 GT/s 2 Gb/s 8b/10b 2003

2.0 NRZ 5GT/s 4 Gb/s 8b/10b 2007

3.0/3.1 NRZ 8GT/s ~8 Gb/s 128b/130b 2010

4.0 NRZ 16GT/s ~16 Gb/s 128b/130b 2017

5.0 NRZ 32GT/s ~32 Gb/s 128b/130b 2019

6.0 PAM-4 64GT/s ~64 Gb/s 128b/130b Est. 2021


• PCIe 5.0 Base Specification – Rev 1.0 リリース (Q2 2019)

• チップレベルで必要な要件が定義されています。

• PCIe 5.0 CEM Specification – Rev 1.0がWork Groupで承認されています。

• Card Electro-Mechanical (CEM) 仕様はSystem, Add-in Cardの要件を定義しています。

• PCIe 5.0 PHY Test Specification – Rev 0.7がWork Groupで承認されています。

• Tx, Rx LEQ, PLL BandwidthのElectrical compliance tests方法に関して定義しています。

• 本仕様に従い、2021年2月からFYI Compliance testがスタートしました。

• PCIe 4.0 – All Specifications at Rev 1.0

• 正式なCompliance Testが、2019年8月からスタートしています。

PCIe® 5.0の規格化動向


Base Specification ➔アーキテクチャ、プロトコル、リンク層、物理層、およびソフトウェアインターフェイスの技術的な詳細が含まれています。チップレベルで電気的適合性を定義します。公式のコンプライアンスプログラムやテスト設備はありません。

CEM (Card Electromechanical) Specification ➔コンポーネント（エンドポイント、ブリッジ/スイッチ、ルートコンプレックス）、アドインカードまたはシステム（別名「ホスト」）の完成品の機械的要件と電気的コンプライアンスを定義します。テストフィクスチャとテストツールは明確に定義され、PCI-SIGによって提供されています。コンプライアンステスト仕様（CTS）に準拠したテストが必要となります。

PCIe® 5.0の規格化動向

User-defined breakout

board for Base (chip-

level) testing

PCI-SIG Test fixtures

required for Add-In

Card and System testing


PCIe® 5.0のCEM FixtureGen5 CEM Fixture Rev2がリリースされ、2021年2月からスタートしたFYI Compliance Testから使用開始されました。

• CBB5, x1/16 CLB, x4/8 CLB, ISI

• MMPX/MMPXケーブル 4本, K/MMPXケーブル4本

Compliance Testのフィードバックから、リメイクが決定されました。

• Reference ClockのI/FコネクタをMMPXからSMPに変更する。

• Noise Injectionコネクタは削除またはMMPXからSMPに変更する。

• ISIのシルク印刷の明確化

• CLB Lane0の位置がCBB5 Lane0の接続ケーブルと勘合してしまい、VNAでLossを測定することが困難であるため、コネクタ位置の変更などを計画

リメイク版は2021年末にリリースされる予定


2. Gen5 Rxテスト・ソリューションの紹介


• Gen5 CEM Calibrationの構成

Anritsu/Tektronix レシーバーテスト構成

TP1 Calibration TP2 AIC Calibration TP2 SYS Calibration

Tektronix Receiver Solution


• Gen5 CEM Test構成

Anritsu/Tektronix レシーバーテスト構成

RX LEQ SYS TestsRX LEQ AIC Tests

Tektronix

Receiver Solution


CEM Fixtureの提供Gen5 CEM SIG fixturesの正式リリースが遅延しています。

Tektronixは検証用に以下をリリースしています。

• X1 Kit

• CBB, CLB x1/x16 & ISI

• X16 Kit

• CBB, CLB x1/x16 & x4/x8, ISI

• MMPXアダプタとケーブル

• パフォーマンスはSIGのFixtureと同等で、下記のテストが可能

• レシーバテストのCalibrationとテスト

• トランスミッタテスト

• PLL BWテスト


Automation Softwareの提供Stressed Eye Calibrationは、電気的信号の振幅、ストレスだけでなく、使用するLoss環境など多岐に渡ります。BERTとScopeを使用してこれらCalibrationを実施する場合、マニュアルですと1日～2日の対応が必要になるだけでなく、操作ミスによる失敗や再現性の問題があります。

これを自動化して短時間で再現性の高いCalibrationのためにAutomation Softwareが必要になります。Tektronixより提供されるRx Automation Softwareは、Scopeにインストール、または外部PCでコントロールすることで、BERTとScopeを自動制御し、3~4時間の短時間で高い再現性のCalibrationとテスト環境を提供します。

Tektronix Receiver Solution

Ethernetコネクション


Automation Softwareの詳細

テスト手順

Wizard形式でCalibrationからTestの設定、テストの実行、レポート作成までを一貫して実行可能で、

測定条件など詳細情報が記載されたレポートがHTML形式により作成されます。

Stressed Eye

Calibration

Tx/Rx LEQ

Test

JTOL

Test

GUI レポート


3. Gen5 コンプライアンス・テスト手順の解説


Rx LEQテスト手順

Step1: Calibration• Channel Loss by VNA• Eye Amplitude, Preset, SJ and RJ by BERT and RTO• DM-I , CM-I and Eye Height/Eye Width by BERT and RTO

Step2: Link TrainingDUT needs to be looped back under the compliance stress condition

•Loopback Active Master•Troubleshooting

Step3: Measurement• Checking BER <1E(-12) for 125 seconds (95% confidence level)• Jitter Tolerance Testing (Optional)

Steps of Receiver TestingMin Max

EH 13.5 mV 16.5 mVEW 9.13 ps 9.62 ps


RXテストの重要なステップ

• RX LEQ Testの目的: ストレス環境下でLink Training

が問題なく実行できることを確認すること✓ Equalizingの最適化(Preset and CTLE)

✓ Loopbackステートへの遷移 (Loopback Active Master)

✓ BER 1E(-12)

• Return Pathを確立:✓ Return Path(DUT TxからED)のLossを最小化✓ DUT TxのPresetとEDのCTLEの組み合わせ最適化✓ DUT RxとReturn Pathのエラーを明確に分離する✓ Return Pathの物理的Lossが18dBを超える場合は、リドラ

イバが必要になる場合があります。


Gen5 Rx LEQのCalibrationポイント

Stress Signal CalibrationTransition to

Loopback Status

Stress Signal Input

Test


Calibration –Channel Loss測定-

Variable ISI Board

(from PCI-SIG)

CLB5

(from PCI-SIG)CBB5

(from PCI-SIG)

SMA/SMP Adaptor Matched Pairs

(from PCI-SIG)

SMP Cable Matched Pairs

(1 ft length)

(from PCI-SIG)

VNA VNA

Adjust

Rx Lane0

Tx Lane0

Adjust

Rx Lane0

Tx Lane0

AIC

Calibration

System

Calibration

34から37dBのTotal Channel Lossを確立するため、右記のVariable ISI PAIRを変えて、物理的なLossを確認します。

AIC Calibration

▪ Variable ISI PAIRの中で、29.8から31.8dBのLossになるポイントをVNAで測定します。

▪ Embedded Pkg Lossとして4.2dBを加え、Total 34～37dB Loss Channelを確定します。

System Calibration

▪ Variable ISI PAIRの中で、25.5から28.5dBのLossになるポイントをVNAで測定します。

▪ Embedded Pkg Lossとして8.5dBを加え、Total 34～37dB Loss Channelを確定します。


Calibration -Preset/Amplitude-

Preset, Amplitude Calibration▪ 64 bits low / 64 bits high / 128 bits toggle Patternを

使用します。▪ Real Time Oscilloscopeで下記Va/Vb/Vc/Ampを測定し、

Amplitude と各PresetをCalibrationします。Amplitude : 800mV and 720mV

De-emphasis / Pre-shoot : +/- 1dB


Calibration -RJ-

• RJ Calibration

1010 toggle Patternを使用します。

2M UI(2.0 x 10^6 x 62.5ps = 125.0µs)の波形を

RTOでCaptureしSigTestでRJ成分を0.5ps RMS(+0.05/-

0 ps RMS)になるようにCalibrationします。

RJのBand Filterは、

下限：1.5～10MHz

上限：1GHz

SJは100MHzで0ps

DMは2.1GHzで0mV


Calibration -SJ-

• SJ Calibration

CP(Compliance Pattern)を使用します。

SJはFinal Eye CalibrationでEye Width調整に使用されますが、ここでは100MHzで3.125ps(0.1UI)にCalibrationします。

2M UIの波形をRTOでCaptureしSJ成分を測りますが、すべてのStressを0に設定した時の値との差分が3.125psになるようにCalibrationします。

SJ 100MHz 0ps, RJ 0psRMS, DM 2.1GHz 0mVで取得したMax Peak to Peak Jitter(ps) をSJBaseline とし、

SJBaseline + 3.125ps になるSJ設定をCalibrationします。


Calibration –DMI/CMI-

• DM-I Calibration

31.8dBにCalibrationされたChannel Lossの接続でCalibrationします。

周波数は2.1GHzで、RTOで取得しRMSからPeak-Peak

に計算した結果として、10mV(+0/-1 mV）になるようにCalibrationします。

• CM-I Calibration

31.8dBにCalibrationされたChannel Lossの接続でCalibrationします。

周波数は120MHzで、RTOで取得しRMSからPeak-

Peakに計算した結果として、150mV(+0/-2 mV）になるようにCalibrationします。

CM-IはFinal Eye Calibrationの時には0mVに設定されますが、Test実行時に再度Onしてテストされます。


Calibration -CTLE Scan/Final Calibration Channel-

• CTLE Scan

37(PKG Loss含む)dBにCalibrationされたChannel Lossの接続でCalibrationします。

RJ, SJ, DM-IはCalibration値、CM-Iが0mV、PresetはP5,P6,

P8, P9で実施します。

2M UIの波形を各Presetで7個RTOでCaptureしSigTestで演算をかけますが、SigTestのテンプレートの全てのCTLE値で演算し、PresetとCTLEの各組み合わせで、Eye Area(EW*EH)が最大となる組み合わせを確認します。

• Final Calibration Channel

この時のEW/EHが規格値を下回る場合、使用するChannel

Lossを0.5dB下げて再度CTLE Scanを確認し、最終的に使用するLoss Channelを確定します。

0

50

100

150

200

250

300

350

Eye

Are

a [

ps*

mV

]

CTLE値[dB]

CTLE Scan

P5 EW*EH

P6 EW*EH


Calibration -Final Eye Calibration-

• Final Eye Calibration

前記までに決定した、Preset/Amplitude/SJ/RJ/DMI/Loss Channelを使用して最終的なEye開口が規格内になるようSJとDM-Iを調整します。この時Eye開口の確認には20個の2M UIの波形をRTOでCaptureしSigTestで演算をかけ、その平均値により判断されます。

SJ、DMI、Amplitudeは下記の範囲内でAdjustし最終Eye開口にCalibrationします。

Sj – 1 to 5 ps PP @ TP1

DMI – 5 to 30 mV PP @ TP2

Differential Voltage Swing – 720 to 800 mV PP @ TP1


Rx LEQ Link Training

Stress Signal CalibrationTransition to

Loopback Status

Stress Signal Input

Test


Jitter Tolerance Test(Optional test)


4.シグナルインテグリティ確保のためのデバック手法


最適なPreset/Cursorのチェック


Auto Cursor Matrix Scan


PCI Express Gen5 Link Training

LTSSM Log Viewer LTSSM Trigger


BERTのTraining Log Viewer

• MP1900AのLog Viewer機能は、DUTとの実際のトレーニング状態遷移をログする機能です。

• 遷移状態と遷移時間を詳細に分析できます。


LTSSM Details


2.5GT/sでのLink失敗

Time[ns] Delta Time[ns] State Speed[GT/s] Detect Preset Error Count Use Preset Preset Pre-cursor Cursor Post-cursor0 13552 INITIAL 8 ---- ---- ---- ---- ---- ---- ----

13552 8738088 DETECT_QUIET 8 ---- ---- ---- ---- ---- ---- ----8751640 3261912 DETECT_QUIET 2.5 ---- ---- ---- ---- ---- ---- ----

12013552 16 DETECT_ACTIVE 2.5 ---- ---- ---- ---- ---- ---- ----12013568 24000000 POLLING_ACTIVE_TS1 2.5 ---- ---- ---- ---- ---- ---- ----36013568 16 INITIAL 2.5 ---- ---- ---- ---- ---- ---- ----36013584 12000000 DETECT_QUIET 2.5 ---- ---- ---- ---- ---- ---- ----48013584 16 DETECT_ACTIVE 2.5 ---- ---- ---- ---- ---- ---- ----48013600 24000000 POLLING_ACTIVE_TS1 2.5 ---- ---- ---- ---- ---- ---- ----72013600 16 INITIAL 2.5 ---- ---- ---- ---- ---- ---- ----72013616 12000000 DETECT_QUIET 2.5 ---- ---- ---- ---- ---- ---- ----84013616 16 DETECT_ACTIVE 2.5 ---- ---- ---- ---- ---- ---- ----84013632 24000000 POLLING_ACTIVE_TS1 2.5 ---- ---- ---- ---- ---- ---- ----

108013632 16 INITIAL 2.5 ---- ---- ---- ---- ---- ---- ----108013648 12000000 DETECT_QUIET 2.5 ---- ---- ---- ---- ---- ---- ----120013648 16 DETECT_ACTIVE 2.5 ---- ---- ---- ---- ---- ---- ----120013664 24000000 POLLING_ACTIVE_TS1 2.5 ---- ---- ---- ---- ---- ---- ----

Speedが2.5Gからアップデート出来ない状態信号接続が間違っている、ジグが壊れていないかなど、など基本的な接続状態を確認してください。


エラーフリーにならない

・JitterやNoise等のストレス、Lossの耐力が十分でない・Return Pathによるエラーの発生このような場合には、各ストレスパラメータを減らしていきBERの変化を確認します。

一般的には、

Loss > DM-I > RJ > SJ > CM-Iの順番でBERに対する影響が大きいです。BERに対する影響がどのストレスが支配的かを見極める必要があります。


エラーフリーにならない

⚫多量のエラーが入る(Sync Loss)場合➢ランダムなエラーにより、Sync Headerにエラーが発生し、SKP/Dataの区別が付かなくなっている可能性があります。SKP FilterをDisableにすることで、Bitエラーとして測定が可能になります。

➢SRISにおいてはBERT側との周波数偏差により、Loopbackデータ処理が中断される動きをする場合があります。SKP挿入間隔を調整するとエラーフリーになる場合があります。


Sequence Editorによるリンクトラブルの検証機能

• LTSSM解析機能により疎通が出来ないステートを特定

そのステートで扱うデータの発生回数、順番、エンコードデータの編集により、問題となるパラメータを特定

8B/10B, 128B/130B編集


Appendix

Documents

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