설계기술ZigBee SoC

모뎀설계기술

Binary CDMA

Design Methodology _39

ZigBee SoC 설계기술

1. 개요

유비쿼터스 (Ubiquitous) 컴퓨팅은 언제 어디서나 사용 가능하고 현실 세계의

사물과 환경 속으로 스며들어 일상 생활에 통합되는 것을 기본 전제로 한다. 또한

유비쿼터스 네트워크는 누구든지 언제, 어디서나 통신 속도 등의 제약 없이 이용

할 수 있고 모든 정보나 컨텐츠를 유통 시킬 수 있는 정보통신 네트워크를 의미하

며, 이의 구현으로 기존의 정보통신 망이나 서비스가 가지고 있었던 여러 가지 제

약으로부터 벗어나 이용자가 자유롭게 정보통신 서비스를 이용할 수 있도록 한다.

이러한 유비쿼터스 컴퓨팅과 유비쿼터스 네트워크를 활용하여 새로운 서비스들을

개발하려는 노력이 진행 중이며, 이에 관련된 기술의 중요성도 급증하고 있다. 또

한, 향후 유비쿼터스 컴퓨팅 환경에서는 자율적인 센싱, 저전력 통신기능 제공 및

수천 개 이상의 노드 객체들로 무선 센서 네트워크를 구성하여 언제 어디서나 다

양한 정보 서비스 제공이 가능할 것으로 예상된다.

LR-WPAN(Low-Rate Wireless Personal Area Network)는 유비쿼터스 환

경에 적극 처하여 향후 지능형 홈 네트워크, 빌딩 및 상업용기기 자동화, 물류,

환경 모니터링, 휴먼 인터페이스, 텔레매틱스, 군사 등의 다양한 컴퓨팅 환경에 응

용 가능한 기술로써 많은 산∙학∙연에서 LR-WPAN의 구현을 위한 요소 기술들

을 연구 및 개발 중에 있다. 미국, 일본 유럽지역 세계 주요 정보통신 분야 기업들

은 부분 제품과 조직 전반에 걸친 네트워킹을 전략적 화두로 내세우며 초소형,

저가, 저전력 및 저속의 무선 칩 셋을 이용한 산업, 가전기기들간의 네트워킹 시

의 도래에 적극 응하고 있다. AT&T, IBM, 마이크로 소프트, 인텔, 엑센추어, 제

록스, 휴렛팩커드 등 미국의 정보 통신 기업과 MIT 미디어 랩 등과 같은 학 연

구소들도 무선 칩 셋을 이용한 유비쿼터스 컴퓨팅 기술개발에 적극적으로 참가하

고 있다. 또한 Chipcon, Ember, ZMD, ATMEL, Freescale, Radiopulse, 전자부

품 연구원(KETI), ETRI 등에서 유비쿼터스 컴퓨팅 환경을 제공해주는데 필요한 소

형, 저가, 저전력, 및 저속의 무선 칩 셋에 하여 개발을 진행하고 있거나 제품을

출시하고 있다.

ZigBee는 LR-WPAN의 일종으로써 제한된 전력과 완화된 처리량이 요구되는

용도를 위하여 개발된 간단하고, 저가의 무선 접속을 위한 통신 네트워크이다.

ZigBee의 주된 목적은 간단하고 유동적인 프로토콜을 유지하면서도 쉬운 설치,

신뢰할 만한 데이터 전송, 짧은 길이의 동작, 극히 낮은 가격과 적당한 밧데리 수

명에 있다. <그림 1>에서 보는 바와 같이 IEEE802.15.4 Task Group에서는 PHY,

MAC의 표준화를 진행하고 있고, ZigBee협회(ZigBee Alliance)에서는 Network,

Application, Security Layer까지 표준화를 진행하고 있다. <그림 2>에서 보는 바

와 같이 ZigBee는 듀얼 PHY 형태로 주파수 역은 2.4GHz, 868/915MHz를 사

용하고, 모뎀 방식은 DSSS(Direct Sequence Spread Spectrum), MAC은

CSMA/CA를 사용하며, 데이터 전송 속도는 20Kbps에서 250Kbps까지 가능하

다. 2.4GHz 역은 전 세계적으로 사용 가능한 주파수 역이지만, Bluetooth,

WLAN 등 다양한 제품들이 사용하는 역이기 때문에 전파 간섭이 심하다. 현재

우리나라는 2.4GHz 역뿐만 아니라 915MHz 역도 ZigBee에서 사용 가능하도

록 추진 중이다.

본 고는 2.4GHz 주파수 역의 SoC 칩 설계에 해서 소개하고자 한다. 먼저

2장에서는 ZigBee 시스템에서 고려할 사항을 간단하게 살펴보고, 3장에서는

ZigBee SoC칩의 핵심 블럭인 RF, 모뎀 설계에 해서 살펴보고, 4장에서는 삼성

전기가 구현한 ZigBee SoC 칩에 한 측정 결과를 살펴보기로 한다.

ZigBee SoC 설계기술박타준_ 수석연구원 삼성전기 중앙연구소 IC Design Center (tj33.park@samsung.com)

<그림 1> ZigBee 프로토콜 Stack 구조

<그림 2> ZigBee 주파수 및 데이터 전송속도

40_ IT SoC Magazine

Design Methodology

2. ZigBee SoC 칩에서의 시스템 설계

최근의 CMOS 반도체 공정 기술의 빠른 발달에 힘입어, 수 GHz 역의 무선

통신 시스템을 CMOS 소자로 충분히 구현할 수 있어서 고집적화, 고기능화 된

CMOS RF-IC는 성숙되어 보편화되었다. 더욱이 CMOS 공정 기술은 안정적이고

발전된 기술이어서 값이 싸고 량 생산에 적합할 뿐 아니라 집적도가 높아 베이

스밴드(baseband) 아날로그 회로 및 디지털 회로와의 집적을 가능하게 해준다.

여러 반도체 공정 기술 중에서 CMOS 반도체 기술은 RF 무선 통신 회로, 베이스

밴드 아날로그 회로, 디지털 기저 역 회로 등을 하나의 칩에 집적할 수 있는 유일

한 기술이다. 경제성을 따졌을 때, CMOS 기술은 값싸고 경박 단소하게 만들어야

하는 근거리 무선 데이터 통신에 적합한 기술이다. 전체 시스템을 구성하는 부품

수를 줄여야만 가격 경쟁력이 커진다. 또한 량생산 비용은 경박 단소하게, 즉 집

적도가 높을수록 적게 든다. 한편 집적도가 높아지면 량 생산 시 비용이 적게 든

다는 장점 외에, 성능이 높아진다는 추가적 이점이 있으나, 이 경우 개발기간 및

비용이 늘어난다는 단점이 있다.

ZigBee SoC는 <그림 3>과 같이 마이컴 (MCU), 메모리 (SRAM, Flash), 주변

기기, Transceiver 등으로 일반적으로 구성된다. 현재 개발 중이거나 출시된

SOC에서 사용하는 마이컴의 종류는 8bit에서 32bit까지 다양하며, 이것은 개발업

체가 목표로 하는 시장 및 응용 분야가 서로 다르기 때문인 것으로 판단된다. 또한

SoC 칩이 지원하는 기능 및 메모리 종류/크기도 업체마다 차이가 있다. SoC 칩

설계에서 제일 중요한 것은 목표로 하는 시장을 설정하고 거기에 적합한 칩 사양

을 결정하는 것이다. 그러나, 아직 ZigBee 시장이 초기 단계이고 보편화되어 있지

않기 때문에 명확한 목표를 설정하는데 어려움이 많다.

일반적으로 SoC의 장점은 다음과 같다.

ZigBee SoC을 설계하는데 있어서 적절한 칩 성능과 가격을 만족하기 위하여

하드웨어와 소프트웨어에 한 분할을 잘 해야 된다. 특히, IEEE 802.15.4의

MAC Layer을 구현하는데 있어서 하드웨어로 처리할 부분과 소프트웨어 처리할

부분을 시스템 설계에서 우선 결정해야 한다. 일반적으로 MAC 기능 중 비트 동

기, 중요 타이밍 정보, CRC(cyclic redundancy check) 등은 속도가 빨라 소프

트웨어로 처리하는 것보다 하드웨어를 사용하면 MCU의 전력 소모를 줄이고 더

단순한 MCU을 사용가능하기 때문에 가격 면에서도 장점이 있다.

다른 시스템과 비교하여 ZigBee 시스템에서 내세우는 가장 큰 장점은 부분의

시간을 거의 전력 소모가 없는 슬립 모드(sleep mode)로 동작한다는 데 있다. 따라

서, 경쟁력이 있는 ZigBee SoC 칩을 구현하기 위해서는 동작 상황에 따라 적절히

저전력 동작 모드로 운 할 수 있는 전력 관리 제어부(Power Management

Controller)를 설계해야 한다.

3. Transceiver 설계 기술

<그림 3>과 보는 바와 같이 Transceiver 블록은 크게 RF (송수신기 및 주파수

합성기), 모뎀, 제어/MAC 하드웨어 등 크게 3개 부분으로 나눌 수 있다. 일반적으

로RF 블록이칩의주요특성인전류, 칩크기, 수신감도등에가장큰비중을차지

하기 때문에 RF 블록의 설계 중심으로 설명하고자 한다. 그러나, 모뎀, 제어/MAC

하드웨어도무시할수없는중요한블록이다.

낮은 가격과 소형 칩을 만족하기 위하여 외장 부품을 사용하지 않는 집적도가

높은 RF 구조로 설계해야 한다. 그러나 유전체 필터, SAW 필터, 인덕터 등을 외

부에서 필요하지 않도록 칩 내에 직접화하여 가격을 낮추면서 동시에 ZigBee에서

중요한 저전력 동작을 실현하는 것은 RF 설계에서 매우 도전적인 일이다.

3-1 RF 수신기 설계

RF 수신기는 크게 헤테로다인, Zero-IF (or Direct-Conversion), Low-IF 방식

으로나눌수있다. 헤테로다인수신구조는과거 부분의수신기에서채용했던방

식으로 RF 신호를 2 단계 이상에 걸쳐 기저 역 신호로 변환시키기 때문에 수신감

도 (Sensitivity)와 선택도 (Channel Selectivity) 특성이 우수한다. 그러나, <그림 4>

에서와같이이방식은기본적으로 2개의 LO(Local Oscillator)가필요하며다른방

식들에 비해 전력소모가 많고 면적이 증가하는 단점이 있으며 사용되는 BPF

<그림 3> SOC칩 블록도

- 시스템 가격이 저렴하다. - 신뢰성이 개선된다.

- 조립이 단순하다. - 외부의 잡음에 덜 민감하다.

- 측정이 쉽다. - 소형화가 가능하다.

<그림 4> 헤테로다인 수신 구조

Design Methodology _41

ZigBee SoC 설계기술

(Band Pass Filter)로써 비싼 SAW Filter가 부분 필요하고 SoC를 통한 단일 칩

으로구현하기가어렵다.

Zero-IF 방식은 RF 신호를 IF 주파수 역을 거치지 않고 RF 신호에서 선택한

채널을 곧바로 기저 역으로 변환하는 방식으로 전체적인 구성이 간단해지고 전력

소비가 낮으며 칩 외부 소자가 필요 없어 비용이 싸고 SoC 설계가 용이하여 단일

칩 구성을 위해 알맞은 방식이라고 할 수 있다. 하지만 변환된 신호의 I/Q

mismatch 문제, DC offset 문제, flicker noise, LO radiation, Even-order

distortion 등의 문제점이 있으나, Zero-IF 방식은 Low-IF 비해 이미지 신호 문제점

이 없다는 장점이 있다. Zero-IF 방식은 DC 주위의 베이스밴드 신호 정보를 무시할

수 있는 무선 랜(WLAN IEEE 802.11 b/a/g) 같은 시스템에서 널리 사용하고 있다.

Low-IF 방식은 RF 신호에서 선택된 채널의 역의 신호를 기저 역에 가까

운 신호로 곧 바로 변환하는 방식으로 헤테로다인 방식과 DCR 방식의 장점을 결

합한 방식이라고 할 수 있다. 이런 장점 때문에 Low-IF 방식은 가장 널리 사용되

는 RF 구조이다. 그러나 Low-IF 수신구조는 헤테로다인 수신구조와 같이 중간주

파수 (IF)신호를 사용하기 때문에 이미지신호 제거 기능이 필요한데, 수십에서 수

백 MHZ 역을 IF 주파수로 사용하는 헤테로다인 수신 구조와는 달리 near-DC

근처로 설정하기 때문에 원 칩 이미지 제거 믹서 (IRM)를 이용하여 이미지 신호

제거가 가능하다는 차이가 있다. 또한 Low-IF 수신구조는 디지털 도메인에서 복

조를 수행하기 때문에 I/Q mismatch를 최소화 할 수 있는 장점이 있다. Zero-IF

수신구조와 달리 Low-IF 수신구조는 채널선택을 위해 LPF 신에 BPF를 사용해

야 하므로 필터의 복잡도가 다소 증가하고 IF 신호를 직접 ADC(Analog-Digital

Converter)로 입력시키기 때문에 고성능 ADC가 필요하다는 단점이 있다. 그러나

Zero-IF 수신 구조와 마찬가지로 별도의 외장 부품을 사용하지 않기 때문에 저전

력 및 고집적 수신기 설계에 적합한 구조라 할 수 있다. 특히, 이미지 밴드 (또는

이미지 채널에 가까운 인접 채널) 제거 요구가 약한 블루투스, ZigBee와 같은 시

스템에서 적합한 RF 구조이다.

3-2 RF 송신기 설계

송신기는 상 적으로 수신기에 비해 고집적화하기가 용이하다. 그러나, 이것은

시스템에서 요구되는 사양에 따라 다르다. CMOS 칩에서 가장 널리 사용되고 있

는 방식 중 하나는 <그림 7>과 같은 기저 역 또는 IF에서 바로 I/Q up-

conversion하는 것이다. I/Q 방식은 다양한 변조 방식을 지원할 수 있다는 장점

이 있으나, 단점으로 2개의 DAC (Digital-to-Analog Converter)와 up-

conversion mixer가 필요하다는데 있다. Up-conversion전에 IF를 사용하면 I/Q

mismatch에 의한 원하지 않는 이미지 밴드 전송을 방지할 수 있다. I/Q up-

conversion 방식은 전력증폭기로부터 기생 피드백에 의해 VCO 신호 왜곡이 발

생할 수 있는 문제점이 있으나, VCO을 원칩화하고 송신 주파수의 2배가 되는 LO

주파수를 선택함으로써 방지할 수 있다. 저전력 송신기를 구현하기 위해서는 비선

형 전력증폭기를 사용할 수 있는 변조 방식이 중요하다. 이것은 RF 신호 레벨이

일정하다는 것을 의미한다. IEEE 802.15.4 변조 방식은 신호 레벨이 일정한 half

sine shaping을 이용한 Offset-QPSK 이기 때문에 비선형 전력 증폭기를 사용하

여 전력 소모를 줄일 수 있다.

3-3. RF 주파수 합성기 설계

주파수합성기는 <그림 8>과 같이 구성하여 이미지 제거 믹스에 필요한

Quadrature LO 신호를 제공할 수 있어야 한다. Low-IF 수신 구조에서 이미지

신호 제거 성능은 주파수 합성기에서 제공하는 Quadrature LO 신호의 진폭과 위

상관계에 매우 민감하기 때문에 정교한 Quadrature LO 신호를 제공할 수 있어야

한다. 전압제어발진기(VCO)의 동작 주파수를 믹서(Mixer)에서 요구하는 주파수의

2배(2×LO)로 설계하면, 원 칩 인덕터의 소요 면적을 줄이고, Quadrature LO을

만들기가 용이하다는 장점이 있다.

<그림 5> Zero-IF 수신 구조

<그림 7> I-Q up-conversion 송신 구조

<그림 6> Low-IF 수신 구조

42_ IT SoC Magazine

Design Methodology

3-4. 모뎀 설계

복조기의 일반적인 구성은 <그림9>와 같다. 채널 필터 및 주파수 옵셋은 표준에

서 저가격 ±40 ppm X-tal를 사용하기 위하여 주파수가 ±80 ppm 또는 ±200

kHz까지 벗어나도 특성 저하가 없어야 하기 때문에, 이에 한 충분한 설계 검토

가있어야한다.

변조기는 <그림 10>과 같이 간단히 구성할 수 있으며, 복조기에 비해 설계가 용

이하다. 데이터 코딩은 비트를 심벌로 매칭 후 다시 심벌을 32-칩의 PN 순차 (PN

sequence)로 칩 확산한 후 변조는 옵셋 직교위상편이 변조(O-QPSK)를 사용하

며 칩 속도 (chip rate)는 2Mchip/s를 사용한다.

3-5. Transceiver 구조

삼성전기가 채택한 Transceiver 구조는 <그림 12>와 같다. 수신기는 Low-IF

구조로 안테나에서 수신된 RF 신호를 IF 신호로 변환하고 다시 ADC를 거쳐 디지

털 신호로 변환되는 구조를 사용하며 송신기는 베이스밴드에서 받은 디지털 신호

를 DAC에서 아날로그 신호로 변환한 후 바로 RF 신호로 바꾸는 Direct-up

conversion 구조를 사용하 다. VCO는 4.8~5GHz의 주파수를 발생시키며

2.4~2.5GHz LO 신호를 만들기 위해 나누기 2를 사용하 다.

수신기에서는ADC를사용하므로ADC 입력 level을일정하게유지시켜야하기

때문에 자동이득제어(AGC)가 필요하다. 따라서 수신기는 dynamic range가 넓은

programmable gain amplifier(PGA)를 포함하고 있으며 디지털 제어 신호를 받

아 이득을 정 하고 정확하게 제어할 수 있도록 하 다. 또한 저잡음 증폭기와 믹

스의이득을제어하여고이득모드와저이득모드로동작하도록설계하 다.

4. SoC 칩의 구현 및 측정

삼성전기는 RF, 모뎀, MCU, ADC, DAC, Flash, SRAM 등을 통합하여 단일

칩 SoC를 제작하 으며, 그 결과는 <그림 14>와 같다. SoC는 TSMC 0.18m

1P6M 공정을 이용하여 제작하 다. RF와 디지털 블록과의 간섭을 최소화하기 위

한 isolation 기법이 사용되었다. 삼성전기 SoC 칩의 구조는 <그림 13>에서 보는

바와 같이 8-bit MCU을 사용하 으며, ZigBee 디자이너의 사용을 편리를 위하

여 128kbyte Flash, 8kbyte SRAM 및 Peripherals을 내장하 다. 또한 VCO,

loop Filter, Regulator, Switch 등을 내장하여 외장 부품 수를 최소화하 다. 사

용자 응용을 지원하기 위한 GPIO, UART, SPI, I2C, ADC, DAC, 비교기, 범용 타

이머 등을 내장하 으며, ~1uA Deep Sleep 모드로 동작이 지원함으로써 ~수년

<그림 8> 주파수합성기 구조

<그림 9> 모뎀 복조기 블록도

<그림 10> IEEE 802.15.4 송신부 블록도

<그림 11> O-QPSK 변조

<그림 12> Transceiver 블록도

Design Methodology _43

ZigBee SoC 설계기술

이상의 밧데리 사용이 가능하도록 하 다.

칩 및 소프트웨어의 오류를 쉽게 검출하여 개발을 용이하기 위하여 <그림 15>

와 같이 유선 랜으로 측정 보드 각각을 제어할 수 있도록 측정 시스템을 구성하

다. <그림 16>은 SoC의 ZigBee 신호 출력 파형이며, <표 1>에서 측정 결과를 요약

정리하 다.

5. 결론

지금까지 ZigBee SoC 칩의 설계 기술에 해서 살펴 보았다. ZigBee SoC에

서는 하드웨어, 소프트웨어 분할을 어떻게 하는냐에 따라 칩 크기, 전류 등 특성이

많이 바뀌기 때문에 최소한 하드웨어, 소프트웨어를 종합적으로 설계할 수 있는

능력이 있어야 SOC 개발을 원활히 진행할 수 있다. 앞에서 살펴 본 바와 같이 RF

수신은 현재 Low-IF 방식이 가장 적합구조이며, 일부에서는 Zero-IF 구조로 하고

있다.

[참고문헌]

[1] IEEE Standard for Information technology, IEEE 802.15.4 Specific

requirements Part 15.4 : “Wireless Medium Access Control (MAC) and

Physical Layer (PHY) Specifications for Low-Rate”Wireless Personal

Area Networks (LR-WPANs) IEEE Standard, October 2003.

[2] B. Raszvi, “RF MicoElectronics,”Prentics Hall, 1998.

[3] Bob Koupal, Marshall Wang and Cory Edelman “Designing a Bluetooth

Transceiver in RF CMOS”, Microwave Journal 2002년2월호Features.

[4] Federico Beffa., “A Low power CMOS Bluetooth Transceiver,”

Dissertation ETH, No. 15303, 2003.

[5] Ken Leong Fong and R.G Meyer, “Monolothic RF Active Mixer Design,”

IEEE Trans. Circuits and systems-II: Analog and digital signal

processing, Vol.46, no.3, March 1999.

<그림 15> ZigBee SoC 칩 및 네트웍 통신 측정 구성도

<그림 14> ZigBee 칩 배치<그림 13> ZigBee 칩 측정 보드

<표 1> ZigBee 칩 성능 요약표

측정 항목 측정 결과 IEEE802.15.4 표준규격

동작 주파수

외부 전압

칩 내부 전압

수신감도

수신 전류

인접 채널

최 허용

입력 전력 레벨

출력

EVM

송신 전류

VCO Phase noise

TX/RX 전환 시간

2405 ~ 2480MHz

2.2V ~ 3.6V

1.8V

-97dBm

25mA

�20dBc

10dBm

-20 ~ 3dBm

≤10%

24mA

-103dBc/Hz@1MHz offset

� 30us

2405 ~ 2480MHz

-

-

-80dBm

-

≥0dBc

-

Minimum -3dBm

≤30%

-

-

� 192us

<그림 16> 송신 출력 스펙트럼

44_ IT SoC Magazine

Design Methodology

1. 서론

인터넷 사용자가 급증하면서 기기간의 정보공유를 가능케 하기 위한

‘근거리 무선 네트워크’기술이 급부상하고 있다. “Anytime, Anywhere”

를 모토로 한 근거리 무선 네트워크 기술은 기기간의 상호 연동성과 외부

망과의 연동성이 제공되는 서비스를 효과적으로 운용할 수 있는 시스템이

어야 한다. 현재 주로 사용되는 IEEE 802.11/15 계열 표준, Bluetooth,

HomeRF 등 근거리 통신에 적용 되어온 기술들은 다음과 같은 문제들로

인해 보급이 지연되고 있는 실정이다.

� 첫째, 사용자가 증가하면서 사용자간 상호 간섭의 향으로 모든 사용자

들의 전송 품질이 저하된다.

� 둘째, 만일 다수의 디바이스가 접속하여 화상회의 및 음성통화를 수행하

면 상 및 음성 데이터가 끊기는 등 각 서비스별 QoS(Quality of

Service)를 보장하지 못하는 문제가 발생한다.

� 셋째, 다양한 무선 액세스 포인트의 증가로 액세스 포인트 간의 주파수

배정 문제가 발생한다.

이러한 문제들을 효율적으로 해결할 수 있는 방법 중 하나는 CDMA

(code division multiple access) 기술을 이용하는 것이다. CDMA를 이

용한 고속의 데이터 전송기술로는 여러 개의 병렬 브랜치의 다중 코드를

사용하는 Multi-Code CDMA 시스템이 가장 보편적인 것으로 알려져 있

다. 이 기술은 확산 이득이 변화가 없고 역폭의 증가가 없다는 장점이 있

지만 다중 레벨의 신호를 증폭하기 위한 앰프의 선형성을 보장하여야 하므

로 구조가 복잡하고, 전력 소모가 많고, 가격이 높아 근거리 무선통신 기기

에 적용하기에는 많은 문제가 있다.

이러한 문제들을 해결하기 위해 Binary CDMA (BCDMA) 무선 PAN

(Personal Area Network) 기술이 제안되었는데, <그림 1>에 나타나 있듯

기존의 다중 코드 CDMA 방식에 의해 발생되는 다양한 레벨의 변조신호를

이진화 하여 외형적으로 TDMA 신호 파형으로 만들어 전송하므로 구조의

복잡성, 높은 가격, 높은 전력소모 등의 현존하는 문제들을 해결할 수 있는

근거리 통신기술의 해결 방안이 될 수 있다. BCDMA 기술을 이용하는 무

선 PAN 기술 표준의 별칭을 Koinonia라고 한다. 본 기고에서는 2장에서

BCDMA 시스템을 이용하는 Koinonia 시스템의 물리층 표준에 해 알아

본다. 그리고 3장에서는 Koinonia 표준을 FPGA (Field Programmable

Gate Array)로 구현하는 방법에 해 소개한다. 이어서 4장에서는

Koinonia SOC (System On Chip) 기술에 해 설명하며, 마지막으로 5

장에서는 결론을 맺는다.

Binary CDMA를기반으로하는Koinonia 시스템의모뎀설계강성진_ 책임연구원_전자부품연구원 통신네트워크연구센터 (sjkang@keti.re.kr)

홍 기_ 전임강사_상명 학교 정보통신공학과 (hongdk@smu.ac.kr)

이현석_ 선임연구원_전자부품연구원 통신네트워크연구센터 (hslee75@smu.ac.kr)

조진웅_ 수석연구원_전자부품연구원 통신네트워크연구센터 (chojw@keti.re.kr)

<그림 1> BCDMA 개념도

Design Methodology _45

Binary CDMA 모뎀설계기술

2. Koinonia 시스템의 물리층 개요

BCDMA 기술을 기반으로 하는 홈 네트워크의 표준을 목표로 Koinonia

시스템이 제안되었다. 본 절에서는 특히 Koinonia 시스템의 물리 계층을

위주로 설명하도록 한다.

2.1 주파수 역 및 패킷 형식

2.4-2.4835 GHz의 ISM (Industrial, Scientific, and Medical) 역을

사용하는데 전체 10개의 역으로 구성되며, 각각의 주파수 역폭은

7.2MHz이고 전송 속도는 6.2MHz이다. 물리 계층 패킷의 형식은 <그림 2>

에 나타나 있는데, 패킷의 LSB (Least Significant Bit)비트부터 송∙수신

이 이루어진다. 같은 순서의 송∙수신이 물리 계층과 MAC (Medium

Access Control)계층간에 적용된다.

2.2 정진폭 신호 변환 방식

정진폭 신호 변환 방식은 총 4가지로 나뉘는데, 4가지의 방식은 각각

RATE i, i∈{1,2,3,4},이며 서로 다른 전송률을 지원할 수 있다. 그 중

RATE 1, RATE 2, RATE 3은 I/Q (Inphase/ Quadrature) 채널에 동일한

데이터를 전송하고, RATE 4는 I/Q채널에 서로 다른 데이터를 보내 채널의

효율을 높인다.

먼저 RATE 1은 일반적인 역 확산 변조 방식과 유사하다. <그림 3>에

도시된 바와 같이 데이터가 입력되면 확산 이득 16인 왈쉬 코드가 곱해져

서 원래 데이터의 역폭보다 넓어진 확산 신호가 만들어 진다.

RATE 2는 이진 직교 변조 방식을 사용한다. <그림 4>에 도시된 바와

같이 정보 데이터 3비트 중 2비트는 4개의 직교 코드 중 하나를 선택하고,

선택된 코드는 나머지 1비트와 곱한다.

RATE 3은 RATE 2 블록을 확장한 형태로 한번에 9비트를 전송할 수 있다.

<그림 5>에 도시된 바와 같이 이진 직교 변조 블록 4개를 사용하는데 그

중 3개는 입력되는 정보 9비트를 각각 3비트씩 변환하고 나머지 한 블록은

정보 9비트로부터 정진폭 출력을 위해 다음의 식을 통해 변환한다.

이때, 4개의 블록으로부터 나온 신호의 합이 ±2이므로 1/2로 나누어 변

조부에 전달한다. RATE 4는 <그림 6>에서처럼 I/Q에 각각 다른 데이터를

변조하므로 전송률은 RATE 3에 비해 2배 높다.

<그림 2> 물리 계층 패킷 형식

<그림 3> RATE 1의 블럭도

<그림 5> RATE 3의 블럭도

<그림 4> RATE 2의 블럭도

2.3 패킷 각 부분의 변조 방법

먼저 프리앰블 신호는 수신단에서 프레임 동기, 심벌 시간 조정 등의 목

적으로 사용한다. 32 비트의 프리앰블 수열 [bk]을 주기 16인 CAZAC

(Constant Amplitude Zero Autocorrelation Code) 수열 [Ck]로 확산해

만들어진 512개의 심벌로 이루어진 프리앰블은 I/Q 채널에 각각의 신호를

구성하며 그 구조는 <그림 7>과 같다.

최종적으로 확산된 신호는 <그림 8>에서와 같이 QPSK에 의해 변조되

어 전송된다.

두 번째로 헤더는 총 24비트의 정보를 CAZAC 수열 확산해 전송하는

데, I/Q 채널에 같은 데이터를 전송한다. 먼저 순수 헤더 정보 16비트에 헤

더 검사 수열 8비트를 추가하고 CAZAC 수열 확산을 이용해 I/Q 신호를

만들어 <그림 9>와 같이 QPSK를 이용해 전송한다.

마지막으로 페이로드는 실제 데이터 부분과 프레임 검사 수열 32비트로

이루어지는데 RATE i, i{1,2,3,4}, 중 하나를 선택한다.

3. Koinonia 시스템의 데이터 링크 계층 개요

Koinonia 시스템의 데이터 링크 계층은 매체접근 부계층과 Adaptation

부계층으로 이루어져 있다.

3.1 매체접근 부계층

Koinonia의 데이터 링크 계층에서는 물리계층인 Binary CDMA의 특성

을 살려 코드와 시간슬롯의 조합을 통해 매체접근을 하는 HMA(Hybrid

Multiple Access) 방식을 사용하고 있다. Koinonia는 슈퍼프레임이 반복

되는 구조로 이루어져 있으며, 하나의 슈퍼프레임은 비콘구간, 경쟁구간,

할당구간으로 나누어진다.

1. 비콘 구간 : 마스터가 비콘을 통해 피코넷에 속한 슬레이브들에게 피코

넷의 상황 및 할당구간에서의 자원할당상황을 알려준다. 이와 같은 네트

워크 기준정보를 이용하여 슬레이브들은 마스터에 동기되어 피코넷 상황

을 공유하게 된다.

2. 경쟁 구간 : 슬레이브와 마스터가 네트워크 합류요청/분리요청/허용, 자

원 할당, 연결 그리고 인증 요청/허용 등의 명령 패킷을 임의 접근 경쟁

방식(CSMA/CA)으로 전송한다.

3. 할당 구간 :여러 개의 시간 슬롯으로 나뉘어지며, 각각의 스테이션에게

시간 슬롯 단위로 할당된다.

46_ IT SoC Magazine

Design Methodology

<그림 7> 프리앰블 수열의 구조

<그림 8> 프리앰블 변조

<그림 9> 헤더 변조

<그림 10> 페이로드 변조 방법

<그림 6> RATE 4의 블럭도

Design Methodology _47

Binary CDMA 모뎀설계기술

Koinonia의 가장 큰 특징 중 하나는 잡음이 많은 무선 환경에서도 QoS

를 보장하는 것이다. 먼저, Koinonia가 사용하는 물리계층인 Binary

CDMA 기술이 잡음에의 응이 뛰어나다. 그리고 채널내에 잡음이 많아지

는 경우 그에 따라 코드 할당수를 조정하는 동적 자원 할당이나 분할되는

패킷의 길이를 조정하는 분할(Fragmentation)기능을 지원한다.

Koinonia 시스템의 모든 패킷은 <그림 11>의 일반적 패킷 구조를 따르

며, 패킷의 종류별로 다른 형태의 프레임 헤더 및 프레임 바디를 가진다.

Koinonia 시스템에 정의된 프레임의 종류는 모두 4가지로, 비콘 프레임,

명령 프레임, 수신확인 프레임, 데이터 프레임이 있다. 그중에 수신확인 프

레임은 프레임 바디없이 프레임 헤더로만 이루어진 구조를 가지고 있다.

3.2 Adaptation 링크 부계층

Koinonia는 하위의 프로토콜 스택과 상위의 다른 무선 표준의 프로토콜

스택을 호환해 주는 역할을 하는 Adaptation 부계층을 통해, Bluetooth

등과 같은 타 무선 표준 어플리케이션이 Koinonia에서도 사용될 수 있도

록 지원한다.

4. Koinonia 시스템의 FPGA 구현

4.1 물리층 복조기의 FPGA 구현

<그림 12>는 복조기의 전체 블록도이다. 이 복조기는 DC 편차제거기, 자

동이득제어기, 정합필터, 보간기, 심볼타이밍 복원기, 결정궤환등화기, PLL, 주

파수 추정기, CAZAC상관기, 정진폭복호기, HCS, FCS등등으로 나뉠 수 있다.

먼저 ADC는 성능과 복조기의 복잡도를 고려하여 칩레이트의 두 배로

동작하도록 한다. DC편차 제거기는 ADC입력 바이어스와 RF모듈간의 바

이어스가 서로 맞지 않아서 발생하는 DC 성분을 제거한다. DC편차는 RF

모듈의 바이어스가 조금씩 변하기 때문에 추적기능이 가능하도록 설계한

다. DC성분이 제거된 신호을 이용하여 자동이득제어를 하는데, 복조기가

RF모듈의 전력증폭기와 디지털 곱셈기를 제어하여 복조기의 입력신호레벨

이 동작 가능할만한 신호레벨로 근접할 수 있도록 해준다. RF모듈의 전력

증폭기는 RF칩마다 다르나, 통상 6비트 디지털 입력이나, 0�2V의 아날로

그 전압으로 제어한다. 6비트 디지털 입력은 1bit당 0.5�1dB씩 떨어지게

되므로 정확히 맞출 수는 없다. 따라서 RX_AGC는 Coarse AGC로 동작

하게 되고, AGC는 Fine AGC로 동작한다.

보간기는 심볼 타이밍 복원기에서 제어된 Early-Late정보를 이용하여

보간기의 계수값을 조정함으로써 입력샘플사이의 중간 값을 출력한다. 보

간기는 샘플링 레이트보다 8배 빠르게 보간한다. 그러므로 보간기의 분해

능은 Tc/16이 될 것이다. 보간기의 종류도 많지만 성능과 복잡도를 고려하

여 roll-off factor가 0.3인 49탭 Raised Cosine filter를 사용한다. 보간기

는 탭 수가 상당히 크지만 샘플링속도에 동작하기 때문에 49/8 탭 = 6탭

으로 간단히 해결할 수 있으며, 보간은 6탭의 계수 값만을 조정함으로써 간

단히 해결할 수 있다. 보간기의 계수 값을 조정하기위한 정보는 심볼타이밍

복원기에서 받게 되는데, 심볼타이밍 복원은 CAZAC상관기와 CAMCB복

호기에서 Early/Late 상관정보를 이용한다. CAZAC상관기는 Tc/2로 동작

하게 되어 있으며, 상관 Power값의 Peak치를 이용하여 프레임동기에 이

용하고 Peak 시간보다 반칩 빠르거나 느린 상관 Power값을 이용하여 심

볼 타이밍 복원에 적용시킨다. 심볼 타이밍이 정확히 맞으면 Early와 Late

상관값은 거의 동일한 값이 나온다. CAZAC 상관기는 <그림 13>과 같이

16탭 복소 FIR 필터로 구성된다. 상관기가 Early/Late 상관값을 추출할 수

있도록 샘플링속도에 맞춰 동작하도록 Tap 사이에 F/F을 추가한다. 곱셈

기는 덧셈기와 Mux로 구현한다.

주파수 편차와 위상편차가 있는 신호를 CAZAC 상관기에 입력시키면

상관기출력이 I성분과 Q성분으로 나눠진다. 상관값의 위상성분은 주파수

판정기과 PLL에서 사용할 수 있다. PLL이 추적하다보면 Phase

ambiguity 때문에 위상이 π/2, π, 3/2π로 위상회전이 될 수 있다. 이러한

문제는 RX_CON블럭에서 Phase Rotator을 이용하여 해결해야 한다.

<그림 12> Koinonia 시스템 복조기의 블록도

<그림 11> 일반적 프레임 구조

2B 2B 1B 1B 1B 1B 가변적 4Byte

피코넷 프레임 송신 수신 스트림 일련 페이 프레임오류

ID 제어 주소 주소 ID 번호 로드 확인번호

프레임 헤더 프레임바디

48_ IT SoC Magazine

Design Methodology

4.2 매체접근 제어 부계층의 FPGA 구현

MAC 하드웨어 블록은 아래 <그림 14>와 같다.

송신하는 경우 DMA가 버스 마스터로 동작을 하면서, 지정된 위치의 메

모리에서 송신할 데이터를 읽어서 dma_if 블록으로 보내게 된다. dma_if

블록에서는 암호화 과정을 거쳐서 PHY에서 데이터를 요구하면 데이터를

PHY블록에 제공하게 된다. 그런 다음 PHY에서는 MAC에서 지정한 변조

방식을 사용하여 데이터를 송신하게 된다.

수신하는 경우에는 PHY 블록에서 받은 데이터를 dma_if 블록에서 받아

서 암호화 과정을 거쳐 DMA 블록으로 데이터를 보내게 된다. 이와 동시에

DMA 블록은 버스 마스터로 동작하면서 지정된 수신 메모리 위치에 데이

터를 저장하게 된다.

1. FSM 블록 : MAC 하드웨어의 상태 천이를 관리하며 다른 MAC 하드웨

어 블록을 전체적으로 제어한다.

2. TC 블록 : MAC에서 정의한 슈퍼프레임 구조를 지원하기 위해서 필요

한 여러 종류의 타이머와 동기화를 처리한다.

3. RXB 블록 : 데이터 수신과 이와 관련된 데이터 필터링, 즉시수신확인

프레임 송신 등의 일련의 동작들을 처리한다.

4. TXB 블록 : 데이터 송신과 즉시 수신확인 프레임 수신등의 일련의 동작

들을 처리한다.

5. CSMA 블록 : 경쟁구간에서 사용하는 임의 경쟁방식인 CSMA/CA를

구현하기 위해서 Carrier Sensing, 백오프 과정등을 처리한다.

6. IC 블록 : MAC 하드웨어와 소프트웨어의 기본 통신 수단인 인터럽트를

처리한다.

5. Koinonia 시스템의 SoC 구현

5.1 시스템 구조 및 특징

SoC 플랫폼의 형태는 완전 응용 플랫폼, 프로세서 중심 플랫폼, 통신 중

심 플랫폼 그리고 프로그램이 가능한 플랫폼으로 분류된다. 본 고에서는 그

중, 기본적인 소프트웨어 드라이버와 기본 응용 루틴이 지원되는 프로세서

중심 플랫폼으로 설계하 다. <그림 15>는 SoC 플랫폼의 블록도이며, 보는

바와 같이 ARM/AMBA 기반으로 구성되었다. ARM/AMBA 플랫폼은

SoC 내부 모듈들을 위한 공통 시스템 버스를 정의함으로써, 선택 사항에

따라 쉽게 플랫폼을 구성, 변경할 수 있으며 재사용을 강화시키는 장점을

제공한다. ARM/AMBA 플랫폼의 프로세서로는 저전력 내장형 RISC

ARM7TDMI 코어를 사용하 으며, AHB 시스템 버스와 APB 주변 장치 버

스를 적용하 다.

ARM7TDMI는 AHB Wrapper를 통해서 AHB 버스에 연결된다. <그림

15>에서 보는 바와 같이 ARM7TDMI는 내부 메모리와 로컬 버스를 통해서

도 연결이 된다. 따라서 AHB 시스템 버스는 시스템 내의 각 하드웨어에

의해 통신 데이터를 처리하는데 할당되므로 전체 시스템의 성능을 향상시

킬 수 있다.

AHB 버스는 AHB 버스의 마스터를 결정하는 Arbiter, 메모리 역을 디

코딩하기 위한 어드레스 디코더, 프로그램 코드와 데이터를 저장하기 위한

내부 메모리, 외부 메모리의 내용을 내부 메모리에 매핑하기 위한 External

Memory Interface(EMI) 등으로 구성된다. BCDMA 기술을 채택한

Koinonia 모뎀은 AHB 슬래이브로 연결하 다. 그리고 Koinonia 모뎀과

<그림 14> MAC 하드웨어 블록도

CORR_DINICORR_DINQ

Coeffi0Coeffq0

Coeffi1Coeffq1

Coeffi2Coeffq2

Late Early

Coeffi14Coeffq14

Coeffi15Coeffq15

CORR_DOUTICORR_DOUTQ

<그림 13> CAZAC 상관기 블록도

Design Methodology _49

Binary CDMA 모뎀설계기술

메모리 사이에 빈번한 데이터 전송을 효과적으로 제어하기 위하여, 버스 마

스터로 DMA가 있다. 또한 본 시스템이 컴퓨터의 서브 시스템으로 사용될

수 있도록 16-bit PCMCIA 슬래이브 모듈을 지원한다.

APB Bridge는 AHB 버스와 APB 버스를 연결하는 인터페이스 모듈이

다. APB 버스에는 비교적 저속의 블록들이 연결된다. Timer와 Watch-

Dog Timer(WDT)의 인터럽트 신호 발생 간격은 ARM 프로세서가 설정할

수 있게 하여 활용성을 높 다. 외부 호스트와의 통신을 위하여 USB 1.1

및 16C550 Compatible UART를 APB 슬래이브로 구성하 다. 그 외에

도 ARM 프로세서에 하드웨어 인터럽트를 발생시키는 인터럽트 컨트롤러,

외부 EEPROM과의 통신을 위한 3-wire Serial Interface, 그리고 사용자

인터페이스를 위한 8-bit GPIO가 있다.

내부 4KB ROM에는 부트 코드가 저장되어 있어 시스템 전원이 켜질 때

실행될 수 있으며, 이후에 PCMCIA를 통하여 호스트에서 프로그램을 다운로

드해 주어야 한다. 뿐만 아니라 본 시스템은 EMI에 연결되어 있는 외부 메모

리에서 시스템 부트 코드가 실행되는 경우를 지원한다. 이때는 EMI에 Flash

메모리를 연결하고 부트 코드 및 다운로드 코드를 저장해 놓으면, 필요에 따

라프로그램을다운로드할수있어시스템의활용도를높일수있다.

시스템 클럭은 칩 내부 PLL이 22MHz 신호를 입력으로 받아서 시스템

클럭모드에 따라 44MHz 또는 88MHz로 증배한 후 2분주(22MHz,

44MHz)하여 사용한다. 시스템 동작 중에도 필요에 따라 PLL의 클럭 증배

율을 재설정 할 수 있다.

본 시스템에는 3가지 파워 모드 - RUN, HALT, SLEEP-가 있다. RUN

모드에서는 시스템의 모든 블록이 동작을 한다. HALT 모드에서는 ARM

코어의 클럭이 다운된다. 그리고 SLEEP 모드에서는 SLEEP 모드 타임 아

웃 카운터를 제외한 모든 블록이 다운된다. 이 타임 아웃 카운터에 의해 미

리 설정해 둔 시간 이후에 RUN 모드로 전환되거나 혹은 PCMCIA 인터페

이스를 이용하여 외부 호스트에서 원하는 시점에 전환될 수 있다.

5.2 Koinonia

BCDMA 기술을 기반으로 하는 Koinonia 시스템은 크게 MAC과 PHY

블록으로 구성된다. 데이터의 흐름에서 가능한 한 프로세서의 부담을 덜어

주기 위하여 DMA를 사용하 을 뿐 아니라 MAC의 일부 기능을 하드웨어

로 설계하 다. 특히 MAC의 상태 (송신, 수신, IDLE, 비콘구간, 경쟁구간)

천이 관리, 정확한 타이밍을 요하는 슈퍼프레임 동기화, 데이터 송/수신, 즉

시 수신 확인 프레임 송/수신 그리고 경쟁구간에서 사용하는 CSMA/CA

프로토콜을 처리 등이 이에 포함된다. 전력소모를 줄이기 위해 Idle 모드를

사용하며 암호화를 지원한다.

PHY 블럭은 다시 송신부와 수신부로 구분되는데, 송신부는 Frame

Generation 블록과 Preamble을 확산하는 CAZAC spreader, 32-bit 검

사 수열을 추가하고 스크램블링을 거친 Payload 데이터를 정진폭 신호로

변화하는 CACB Modulator 그리고 QPSK 변조기로 구성된다. PHY에서

는 데이터율, 요구되는 QoS 그리고 현재 채널 상태에 따라 687.5 Kbps에

서 12.375 Mbps 까지 4가지의 서로 다른 전송율을 지원한다.

수신부의 아날로그 입력신호는 ADC를 거쳐 8비트의 디지털 신호로 변

환이 되어, DC compensation 블록을 거치면서 DC offset이 보정된다.

AGC에 의해 신호레벨이 일정해진 수신신호는 Roll-off Factor가 0.3인

Matched filter(Square Root Raise Cosine filter)을 거친 후 원하는

Symbol을 추출하기 위해 Interpolation이 된다. Frequency Estimation은

Preamble 구간에 존재하는 Carrier 성분의 CAZAC의 correlation 특성

을 이용하여 수신 데이터에서 Carrier 성분을 제거하고, 여기서 발생한 오

차 성분의 잔여 Carrier와 위상 업셋은 DFE와 PLL이 추적하여 제거한다.

DFE는 채널에서 발생한 Multipath성분을 제거한다. Correalator는

CAZAC despreader로써 기저 역 신호에 존재하는 Carrier을 제거하거

나 Early-Late 알고리즘의 타이밍 복원을 위해 사용된다. CACB

Demodulator에서 정진폭 변환 방식에 의해 변환되었던 데이터가 복원된

후 Descrambler와 FCS를 거쳐 MAC으로 최종 데이터가 전달된다.

본 칩에는 수신된 In-Phase, Quadrature (I/Q) 신호를 처리하기 위한

8-bit 22MHz dual-channel ADC와 전송할 I/Q 신호를 위한 8-bit

44MHz dual-channel DAC가 포함되어 있다. RF의 송수신 파워를 제어

하는 AGC는 TxAGC와 RxAGC로 구성된다. TxAGC의 2MHz ADC에서

TX Power Sense 레벨을 검출한 뒤, 8-bit 10MHz DAC를 이용하여 송

신 신호의 파워를 조절한다. RxAGC는 8-bit 10MHz DAC를 이용하여,

RF의 수신 Gain을 조절함으로써 수신부가 검출 가능한 ADC 입력 레벨을

갖도록 한다.

<그림 15> SoC 블록도

5.3 설계 방법 및 결과

SoC 플랫폼을 결정하기 위하여 Koinonia 시스템의 요구사항을 분석하

다. 즉, C와 Matlab을 이용하여 Koinonia MAC과 PHY 알고리즘을 검

증한 뒤 MAC의 하드웨어 부분과 소프트웨어 부분을 구분하 다. 이를 바

탕으로 ARM Core의 종류, 메모리와 버퍼의 구조 및 크기를 결정하 으며,

무선 통신 시스템으로서 활용하는데 필요한 주변 장치들을 선정하여 플랫

폼을 구성하 다. 하드웨어는 Verilog 및 VHDL로 기술하 고, 소프트웨어

는 HDL 메모리 모델에서 사용 가능한 형태로 컴파일을 하여 ARM7TDMI

HDL 시뮬레이션 모델과 함께 통합 시뮬레이션을 하 다. 이를 다시 FPGA

와 ARM7TDMI 를 탑재한 테스트 보드에 올려 전체 시스템을 검증하 다.

제작된 보드는 <그림 16>과 같으며, RF 모듈도 포함하고 있어 실제적인 무

선 데이터 통신 환경에서 에뮬레이션을 가능하게 하 다.

BCDMA SoC를 삼성 0.18um 6-metal CMOS 공정을 이용하여 칩으

로 제작하 다. <그림 17>은 PnR한 후 Apollo 툴에서 추출한 레이아웃 도

면이다. ARM7TDMI 코어를 포함한 디지털 로직들과 USB 1.1, 16C550

Compatible UART, PLL, dual-channel ADC/DAC, 그 외 1개의 ADC,

2개의 DAC, 그리고 4KB ROM 및 64KB SRAM으로 구성되어 있다. 칩은

272핀 FBGA 패키징을 하 다.

본 칩과 RF 모듈이 탑재된 보드에 22MHz 시스템 클럭을 설정한 뒤 수

백미터거리에서 단방향 통신시 평균 약 3.9Mbps의 데이터율을 얻었으며,

44MHz 시스템 클럭에서는 평균 약 7.2Mbps의 데이터율을 얻었다. 따라

서 본 칩이 설계한 BCDMA 시스템 스펙을 만족함을 확인하 다.

6. 결론

본 논문에서는 홈 네트워크 시스템 분야에서 최근 이슈가 되고 있는

BCDMA 기술을 이용한 표준인 Koinonia 시스템의 모뎀 설계에 해 논의

하 다. 가장 핵심적인 블럭인 정진폭 다중 부호 이진직교 복조기는 게이트

수와 복조기의 성능을 고려하여 간단한 16개의 가산기와 준 최적복조회로

를 사용하 다. 이 변복조기는 FPGA을 이용하여 타겟팅한 후 보드실험을

통해 설계에 한 충분한 검증을 거쳐 ASIC칩으로 제작되었다. 이러한

12Mbps급 모뎀의 SoC를 위하여 ARM7TDMI를 사용하 으며 64KB

SRAM을 내장하 다. 16-bit PCMCIA, USB 1.1, 16C550 Compatible

UART 등 다양한 통신 인터페이스를 지원할 뿐 아니라 ADC/DAC를 포함하

고 있어 실제 현장에서 쉽게 활용될 수 있을 것으로 기 된다. 삼성 0.18um

6-metal CMOS 공정을사용하 고, 272핀 FBGA 패키징을하 다.

[참고문헌]

[1] 안호성, 류승문, 나성웅, “Binary CDMA 소개,”JCCI, VI-A.1.1-4,

April 2002.

[2] 조진웅, 주민철, 서경학, 류승문“WPAN 용Binary CDMA기술”

50_ IT SoC Magazine

Design Methodology

<그림 17> SoC 레이아웃 도면

<그림 16> 테스트 보드