Introducción Marco Teórico Implementación Resultados Conclusiones
Agenda
Sistema ActualSistema Actual
Plan de MejoraPlan de Mejora
LimitaciónLimitación
Solución 1Solución 1
Firmware FPGA actual
Firmware FPGA actual
Firmware FPGA con demoduladorFirmware FPGA con demodulador
Demodulador IQ Demodulador IQ
Metodología de trabajo
Metodología de trabajo
Protocolo de datos
Protocolo de datos
MixerMixer
ResultadosResultados
FootPrint FPGAFootPrint FPGA
Conclusiones y limitaciones
Conclusiones y limitaciones
Siguientes Pasos
Siguientes Pasos
Solución 2Solución 2
Solución 1 vs Solución 2
Solución 1 vs Solución 2
RequerimientosRequerimientos
Demodulador IQ en PC
Demodulador IQ en PC
Demodulador IQ en FPGA
Demodulador IQ en FPGA
MixerMixer
Filtro pasabajosFiltro pasabajos
DecimadorDecimador
Introducción Marco Teórico Implementación Resultados Conclusiones
Agenda
Sistema ActualSistema Actual
Plan de MejoraPlan de Mejora
LimitaciónLimitación
Solución 1Solución 1
Firmware FPGA actual
Firmware FPGA actual
Firmware FPGA con
demodulador
Firmware FPGA con
demodulador
Demodulador IQ en PC
Demodulador IQ en PC
Metodología de trabajo
Metodología de trabajo
Protocolo de datos
Protocolo de datos
MixerMixer
ResultadosResultados
FootPrintFPGA
FootPrintFPGA
Conclusiones y
limitaciones
Conclusiones y
limitaciones
Siguientes Pasos
Siguientes Pasos
Solución 2Solución 2
Solución 1 vs Solución 2
Solución 1 vs Solución 2
RequerimientosRequerimientos
IQ en PCIQ en PC
Demodulador IQ en FPGADemodulador IQ en FPGA
Filtro pasabajos
Filtro pasabajos
DecimadorDecimador
Sistema Actual� Diagrama en bloques actual
� Requerimientos particulares� Poder adquirir señales con una
portadora de hasta 5MHz y ancho de banda de hasta 4MHz.
Fp
BW
ancho de banda de hasta 4MHz.
5 10 15 20 0Frecuencia en MHz
Plan de Mejora� Diagrama en bloques actual
� Plan de Mejora� Poder adquirir señales con una
portadora de hasta 15MHz y ancho de banda de hasta 4MHz
Fp
BW
ancho de banda de hasta 4MHz
� Objetivo� Aumentar el market share del
producto 5 10 15 20 0Frecuencia en MHz
Limitación� Diagrama en bloques actual
� Limitaciones del sistema actual� El ADC puede subir su
frecuencia de adquisición a 40Mhz pero la comunicación
Fp
BW
40Mhz pero la comunicación no lo permite dado que está al límite de su capacidad
5 10 15 20 0Frecuencia en MHz
Solución 1 – Comunicación USB 3.0� Diagrama en bloques mejorado
� Reemplazar la comunicación con la PC por USB 3.0 permite mayor ancho de banda y quita la restricción sobre el ADC.
Fp
BW
la restricción sobre el ADC.
5 10 15 20 0Frecuencia en MHz
Solución 1 – Implicancias� Diagrama en bloques mejorado
� Modificar la comunicación requiere� Modificar el Hardware
� Modificar Firmware y Software de la comunicación.la comunicación.
� Optimizar fuertemente el Software
Fp
BW
Señales adquiridas
Solución 2 – Demodulador en FPGA
Salida del demodulador
Fp
BW
BW
5 10 15 20 0Frecuencia en MHz
� El ancho de banda de salida del demodulador IQ
5 10 15 20 0Frecuencia en MHz
BW
5 10 15 20 0Frecuencia en MHz
demodulador IQ� Es independiente de la frecuencia
de la portadora� Solo depende del ancho de banda
de la señal
Solución 2 – Demodulador en FPGA� Diagrama en bloques mejorado
� El ancho de banda de salida del demodulador es compatible con el de la comunicación USB 2.0
� Desacopla la frecuencia de la
Fp
BW
� Desacopla la frecuencia de la portadora del ancho de banda requerido para la comunicación
5 10 15 20 0Frecuencia en MHz
Solución 2 – Implicancias� Diagrama en bloques mejorado
� Mover el demodulador requiere� Implementar el demodulador en
el Firmware
� Modificar el lugar de origen de � Modificar el lugar de origen de los datos que ingresan al bloque de procesamiento
� Reduce requerimientos de la PC
Solución 1 vs Solución 2
�Requiere rediseño de hardware lo que es extremadamente costoso en este proyecto
�No requiere modificaciones de hardware
costoso en este proyectohardware
�Requiere rediseño de software y firmware de la capa de comunicación cuya versión a sido testeada y validada
�Requiere únicamente el diseño del firmware del demodulador IQ
�Requiere importantes optimizaciones de software
�Modificación menor en el software
�Mayor costo de desarrollo �Menor costo de desarrollo
Requerimientos� Demodulador IQ de 3 Etapas
� Mixer de frecuencia programable.
� Filtro pasa bajos para evitar aliasing.� Filtro pasa bajos para evitar aliasing.
� Decimador entero 1/3.
� Poder estimularlo con señal conocida programable en tiempo de ejecución para validarlo.
� La frecuencia mínima de generación de muestras para la que debe validarse el sistema será de 20 Mega muestras por segundo.debe validarse el sistema será de 20 Mega muestras por segundo.
� Mantener compatibilidad en la comunicación con el sistema actual.
� De ser posible implementarlo con los recursos disponibles de la FPGA del sistema actual.
Firmware FPGA actual
� Controlador USB - Arbitro del USB entre FIFO y periféricos
� ADC - Genera 20 Msps de 16 bits
� TX FIFO - Buffer temporal de las muestras adquiridas.
� Controlador de periféricos - Comunica los periféricos con la PC.
� Periféricos - Configuran y controlan el sistema.
Firmware FPGA con demodulador
� EcoSim� EcoSim� Permite estimular el demodulador IQ con señales conocidas.
� iqDemod� Realiza la demodulación IQ en la FPGA.
Demodulador IQ en PC
� Filtro PasabandaDepende de la frecuencia de la � Depende de la frecuencia de la portadora
� Mixer� Tabla de senos y cosenos que se
multiplica muestra a muestra
� Filtro Pasa Bajos� Filtro Pasa Bajos� Remueve portadora
� Decimador� Deja una de cada 3 muestras
Demodulador IQ en FPGA
� Formato de los datos� Punto fijo signado de 16 bits con 15 bits de parte fraccionaria
� Unificación de filtros pasabanda y pasabajos
Metodología de trabajo
� Se utilizó sistema GIT de control de versión.
� Sistema implementado en forma modular.� Sistema implementado en forma modular.
� Utilización de archivos esquemáticos de Quartus 2 para interconectar los módulos desarrollados.
� Mecanismos de testeo incorporados al desarrollo� Frecuencia de generación de muestras variable en el ecoSIM
� Posibilidad de puentear el Mixer� Posibilidad de puentear el Mixer
� Posibilidad de puentear el filtro pasabajos
� Posibilidad de puentear todo el demodulador IQ (requerimiento)
� TestBench de validación
Protocolo de datos� Protocolo de paquetes sistema actual
� Flags: [15..13] utilizados actualmente resto en cero.� Flags: [15..13] utilizados actualmente resto en cero.
� Protocolo de paquetes que fueron demodulados
� Flags: [12] en ‘1’ indica paquete demodulado.
� Paquete Típico
Mixer
Mixer� RAM
� Programable desde la PC
� Contenido
� Fórmula
Filtro Pasabajos� FIR de orden 35
Decimador
� Toma una de cada tres muestras de las señales IQ
Resultados� Señal de Entrada
Resultados� Salida Obtenida señal I
Resultados
� Validado Hasta 30 Mega Muestras por segundo
Footprint FPGA
� EcoSIM
� Demodulador
Footprint FPGA
� Sistema Actual
� Sistema con demodulador
Conclusiones y Limitaciones
� Es posible implementar el demodulador IQ en la FPGA con una utilización de recursos aceptables. utilización de recursos aceptables.
� Se debe tener particular cuidado con el orden del filtro pasabajos dado que representa más del 90% de los recursos utilizados por el demodulador IQ.
� Limitaciones para poder incorporarlo a sistema actual� Falta una etapa que promedia los últimos dos paquetes previa al
demodulador.demodulador.
� Falta validar mediante la estimulación con señales reales y comparar los resultados con el demodulador de PC
� Falta routear a la entrada del demodulador las muestras del ADC
Siguientes pasos
� Para poder subir la frecuencia del ADC a 40MHz� Cambiar el factor de decimación por 4.� Cambiar el factor de decimación por 4.
� Rediseño de un nuevo filtro acorde al decimador nuevo.
� Validar el nuevo demodulador IQ para una frecuencia de generación mínima de muestras de 40 Mega muestra por segundo.
Demostración en vivo
Fin de la presentación
Muchas gracias por su atención
¿Preguntas?