Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.
Si CMOSを用いた60GHz帯無線通信回路の検討
高山直輝、松下幸太、伊藤彰吾、李寧、岡田健一、松澤昭
東京工業大学大学院理工学研究科
2009/05/19 N. Takayama, Tokyo Tech.
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目次
• 研究背景• ディエンベディング• モデリング
–トランジスタ–デカップリングキャパシタ
• 電力増幅器• 低雑音増幅器
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研究背景
60GHz帯の電波は減衰しやすいため各地域で幅広い帯域が無免許で使用できるよう開放されている
Si CMOSプロセスでの製造
低コスト、高集積化が可能
民生機器へのミリ波通信機能の搭載
画像伝送用システムデータ伝送用システム
近距離での高速無線通信の実現
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RFフロントエンド
Digital Base Band
・LNA、PA、Mixer、PLLを設計し、1Chipへの集積化を目指す・今回は各コンポーネントの試作を行った
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De-embeddingの問題点・Open De-embedding
・Open-Short De-embedding
Probe
Signal PAD
…
TransmissionLine
Shortが理想的な短絡にならない
20~30µm
PADのシリーズ成分を引けない全体の線路長に対し無視できない長さ
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ディエンベディング結果の比較
Open De-embedding Thru only De-embedding
・Openディエンベディングでは用いる伝送線路の長さによって特性インピーダンスが大きく異なってしまう・Thruディエンベディングを用いることによってPADのシリーズ成分も除去することができ、伝送線路の長さによらず特性インピーダンスが一定となる
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トランジスタのモデリング(Sパラ)
Gate
Source
Drain
PDK
MA
G [d
B]
Reflect (Gate) Reflect (Drain)
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トランジスタのモデリング(DC)
0
0.01
0.02
0.03
0.04
0.05
0.06
0 0.2 0.4 0.6 0.8 1 1.2
Vds [V]
Ids
[A]
sim実測
トランジスタサイズ : 80µm
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De-coupling Capacitor
反射特性 1~67GHz0 20 40 60
周波数 [GHz]
特性インピーダンス
0
10
20[Ω]
実測
モデリングInter-digital Capacitor
De-coupling Capacitorを特性インピーダンスの低い伝送線路としてモデリング
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4-stage PA Circuit
Vds=1.2[V]Vgs1=0.95[V]Vgs2=0.95[V]Vgs3=0.8[V]Vgs4=0.85[V]
RFin
Vgs1
Vds1 Vgs2
Vds2 Vgs3
160μm
270μm
70μm
60μm
370μm 130μm
70μm
170μm 270μm
20μm
W=40μm
W=40μm
100fF100fF
100fF
4.25pF
9.875pF
8.75pF
6.875pF 5.75pF
RFout
Vds3 Vgs4
Vds4
140μm 20μm
370μm 290μm
50μm
310μm
150μm
70μm
W=80μm
W=80μm100fF
75fF
5.75pF 5.75pF
7.25pF
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4-stage PA layout
1500µm
855µm
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4-stage PA Measurement ResultS(1,1) ~110GHz
利得
S(2,2) ~110GHz
大信号特性@60GHz
Meas.Sim.
-25 -20 -15 -10 -5Pin [dBm]
-10
-5
5
15
10
0Po
ut [d
Bm]
0
5
10
15
20
25
Gain [dB]
50 60 70Frequency [GHz]
40 800
5
10
20
15
Meas.Sim.
Gai
n [d
B]
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従来研究との比較(LNA)This work [1] [2] [3] [4]
Technology
65nm CMOS
90nm CMOS
1.2
14
11
PDC[mW] 122 81 229 43.5 17815
90nm CMOS
65nm CMOS
90nm CMOS
Vdd [V] 1.2 1.2 1 1.8Gain [dB] 16 8.2 15.8 30
P1dB[dBm] 4.6 8.2 2.5 10.3
PAE [%] 2.3 2.4 3.95 10.3[1] Tim LaRocca et al., “60GHz CMOS Differential and Transformer-Coupled Power Amplifier for Compact
Design,”IEEE Radio Frequency Integrated Circuits Symposium, pp. 65-68, June 2008[2] T. Suzuki et al., “60 and 77GHz power amplifiers in standard 90 nm CMOS,” IEEE Solid-State Circuits
Conference, pp. 562-636, February 2008[3] Wei L Chan et al., “A 60GHz-Band 1V 11.5dBm Power Amplifier with 11% PAE in 65nm CMOS,” IEEE
Solid-State Circuits Conference, pp. 380-381, February 2009[4] Jing-Lin Kuo et al., “A 50 to 70 GHz Power Amplifier Using 90 nm CMOS Technology,” IEEE MICROWAVE
AND WIRELESS COMPONENTS LETTERS, VOL. 19, NO. 1, January 2009
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LNA Design Technique
Noise CirclesAvailable Gain Circles
・Noise MatchingとGain Matchingのインピーダンスが異なる
・NFを良くしようとすると入力端で反射が起こる
・Source degenerationとして伝送線路を挿入し、Noise MatchingとGain Matchingのインピーダンスを合わせる
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LNA Circuit
Vb1Vb2
CC1
Vdd1
Cout
RFin
RFout
Cin
Vdd2
Pad Pad
Vdd3
Vb3
CC2
1.080
1.040
1.040
1.040 70μ65μ
125μ 20μ
20μ 20μ
120μ
20μ 20μ 0μ
20μ 50μ
50μ
140μ
70μ
120μ195μ
120μ195μ
70μ
90μ
80μ
SiCMOS 90nmVdd = 1.2 [V]Vbiad = 0.6 [V]
・利得を稼ぐため、3段構成・3段目は利得を大きくするためにCascode構成を用いた・1、2段目はNoiseの影響を考慮し、単なるSource Degenerationを用いている
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LNA Simulation Result
S(1,1) (59~65GHz)
< -11.4 dB
S(2,2)(59~65GHz)
< -5.1 dB
Gain@60GHz 15 dB
NF@60GHz 5 dB
Power Cons. 22 mW
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従来研究との比較(LNA)
Proposed [5] [6] [7] [8] [9]Technology
90nm CMOS
90nm CMOS
CS
15
4.4
3.9
90nm CMOS
90nm CMOS
90nm CMOS
65nm CMOS
Topology Dual-CS cascode cascode CS cascode
Gain [dB] 15 14.6 15.5 12.2 22.3
(diff.)NF [dB] 5.0 5.5
(sim) 6.5 6 (sim) 6.1
Power [mW] 22 24 86 10.5 35
[5] Emanuel Cohen, et al., RFIC, pp. 61-64, 2008. [6] Terry Yao, et al., IEEE JSCC, vol. 42, no. 5, pp. 1044-1057, 2007.[7] Stefano Pellerano, et al., ESSCIRC, pp. 352-355, 2007. [8] Babak Heydari, et al., IEEE JSCC, vol. 42, no. 12, pp. 2893-2903, 2007. [9] Christopher Weyers, et al., ISSCC, pp. 192-192, 2008.
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まとめ
• 60GHz帯において素子のモデリングを行う時、ディエンベディング手法によって大きな差が出てしまう。Thru only de-embeddingを用いることにより、より正確にTEGの寄生成分を除去できることを確認した。
• 65nmCMOSプロセスを用いて4-stage PAを試作した。利得は16dB、P1dBは4.6dBmの性能を得た。
• ソースデジェネレーションを用いて、反射を抑えながらNFを良くできることを確認した。シミュレーションにおいて利得15dB、NF5dBの性能を得た。