Micro Arquitectura Interna 8051(AT89C52)

Arquitectura Interna8051(AT89C52)

Camilo Andrés Infante Z.

Descripción General

Características de los microcontroladores 8052 / 8051:

•CPU de 8 bits•Procesador booleano•4 Puertos de 8 bits•256 bytes de memoria RAM útil para el usuario•128 bytes de memoria RAM en registros especiales.•8K de memoria EPROM•64K para programa externo•64K para Datos externo.•3 timers•Comunicación asíncrona Full – duplex•6 Fuentes de interrupción con niveles de prioridad•2 Interrupciones externas•3 Interrupción de los timers•1 interrupción de la comunicación serie•Oscilador interno.

Arquitectura Interna 8051/8052 simplificada

P0 P2 P1 P3 8K ROMen el8052

Controladordel BUS

ENTRADA / SALIDAPARALELO4 X 8 bits

4Kde ROM 128 Bytes

de Ram

256 BytesDe RAM enEl 8052

CPU

OSC PuertoSERIE

INTERRUPTCONTROL

TIMER 0TIMER 1TIMER 2

RXD TXDInterrupciones externas

PSCON SCON TMOD TCON

T2CON TH0 TL0 TH1

TL1

SBUF IE IP

Interrupt, serialPort, and Timer

Blocks

Vcc

Vss

P0.0 – P0.7 Port 0Drivers

Port 2Drivers

P2.0 – P2.7Arquitectura Interna8051/8052

RAM AddressRegister RAM Port 0

LatchPort 2Latch

EPROM/ROM

REG. B

ACC

TMP2 TMP1

StackPointer

ProgramAddressRegister

Buffer

ALUPC

Incrementer

PESEN

ALE

EARST

Timing andControl

InstrucciónRegister

PSW

Port 1Latch

Port 3Latch

ProgramCounter

DPTR

XTAL1 XTAL2

Port 1Drivers

Port 3Drivers

VssP1.0 – P1.7 P3.0 – P3.7

Arquitectura interna de los Puertos

Puerto 0 (P0): Multiplexa en el tiempo por sus 8 líneas la parte baja del bus dedirecciones durante el acceso a la memoria externa de programa y de datos, y el bus dedatos.

El Puerto 0 también recibe los bytes de código durante la programación de la memoriaEPROM integrada y salen a través de él los bytes de código durante la verificación de lamemoria EPROM o ROM.


Puerto 1 (P1): recibe la parte baja de direcciones, durante la programación yverificación de la memoria EPROM.

P1.0 : T2 (Timer / Contador 2 Entrada externa)P1.1 : T2EX(Timer /Contador 2. Captura e impulso de recarga)


Puerto 2 (P2): emite la parte alta del bus de direcciones en los accesos a la memoriaexterna (memoria de programa) cuando utiliza 16 bits de dirección. Durante el acceso a lamemoria de datos externa con direccionamiento de 8 bits. Los pines del puerto 2 emite elcontenido del registro P2 del SFR (Especial Function register).

El puerto 2 recibe la parte alta de la dirección, durante la programación y verificación de lamemoria EPROM.


Puerto 3 (P3): Este puerto tiene otras funciones especiales, como se muestra en la siguiente tabla:

Otros pines de Control periféricos

ALE/PROG: ALE (Adress Latch Enable) es un pulso que emite elmicrocontrolador para enclavar el byte bajo del bus de direcciones en el acceso ala memoria externa.

PROG es el pin de entrada de pulsos de programación de la memoria EPROM.

PSEN: (Program Store Enable) es la señal de habilitación para leer en lamemoria de <programa externo>.

EA/VPP: EA (external access). Cuado se mantiene a nivel alto, solo se ejecutala memoria de programa de la ROM interna, a menos que el controlador deprograma exceda de 1FFF(8K). Si EA se mantiene a nivel bajo, se ejecuta elprograma de la memoria externa, independiente de la dirección de programa.

XTAL y XTAL2: son la entrada y la salida, respectivamente, de un amplificadorque puede ser configurado para sus uso como un chip oscilador. Se puede utilizarindistintamente un cristal de cuarzo o un resonador cerámico.

C2

XTAL2

XTAL1C2

VSS

Señal externaDe Oscilador

XTAL2

XTAL1

VSS

RESET: Señal de inicialización del sistema. Un reset interno al sistema seproduce cuando se pone el pin RST = RESET a nivel alto durante un ciertotiempo.

Vcc: Alimentación positiva a +5 voltios.

Vss: Conexión a tierra. (0 voltios)

WR

Conexión de Memorias externas

OEPROM

EA

PSEN

EA RD

OERAMOEROM

WRRAM WRRAMWR

64KPROGRAMA

64KDATOS

64KPROGRAMA

YDATOS

MEMORIA SEGREGADA MEMORIA COMBINADA

Direccionamiento de Memorias externas Memorias Segregadas

109

19 818 717 616 515 414 313 2512 24

2123

22627

1

PSEN 22

O1O0

O1O0

32

2223

P2.3/A1124

29

8 A1A0

234

9 A8A7

3

22627

BUS DE DATOS

10 39

BUS DE DIRECCIONES

2

U1

11A0 12A1 13

U2

10 119 12

1311 P3.0/RXD13 P3.1/TXD

P0.0/AD0 38P0.1/AD1 37

3 D0 Q04 D1 Q1

A2 O2 15A3 O3 16

7 A26 A3

O2 15O3 16

12 P3.3/INT1P3.2/INT0

P0.2/AD2 36P0.3/AD3

5 D2 Q2D3 Q3

A4 O4 17A5 O5

5 A4A5

O4 17O5

VCC

14P3.4/T015P3.5/T1

1P1.0/T2P1.1/T2-EXP1.2

5 P1.3

P0.4/AD435

P0.5/AD534

P0.6/AD633

P0.7/AD721

P2.0/A8P2.1/A9

P2.2/A1025

ALE

6D4 Q47D5 Q58D6 Q6D7 Q7

111 LE

OE

A6A7A8A9A10A11A12A13A14

O618

O719

4A6

252421 A923 A10

A11A12A13

1 A14

O618

O719

6 P1.4

7 P1.5P1.6

P2.4/A12 26P2.5/A13 27P2.6/A14

A15

OERD 22WR 28

A15

RDC1 8

9

P1.7

RST

P2.7/A1528

ALE/PROG30

PSEN

20CE

WR20

CE

Y2 19 XTAL1 16P3.6/WR18

C2 314020

XTAL2EA/VPPVCCGND

P3.7/RD17

DIRECCION A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MEMORIA0000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 EEPROM (u1)

64KFFFFH 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0000H 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RAM (u2)64KFFFFH 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Direccionamiento de Memorias externas Memorias Combinada

109

19 818 717 616 515 414 313 2512 24

2123

22627

X 2220

38 O2O1

O2O1

343332

22

P2.2/A1023

O6O5

O6O5

28

11 3 7 A2A1

15

23

789

A6A5

3A7

232

26

A6A5

O7

BUS DE DATOS

BUS DE DIRECCIONES

U111

A0 O0

U210 11

A0 O010

P3.0/RXD P0.0/AD039 2

D0 Q0

12A1 13A2 15

9 128 13

1513 P3.1/TXD

P3.3/INT1P0.1/AD1 37P0.2/AD2

4 D1 Q1D2 Q2

A3 O3 16A4 O4

6 A3A4

O3 16O412

P3.2/INT014P3.4/T0P3.5/T1

1P1.0/T2P1.1/T2-EX

4 P1.2

P0.3/AD336

P0.4/AD435

P0.5/AD5P0.6/AD6P0.7/AD7

21P2.0/A8P2.1/A9

24

ALE

5D3 Q36D4 Q4D5 Q5D6 Q6D7 Q7

111 LE

OE

171819

A7 O7A8A9A10A11A12A13

5 174 18

1925

A824A921A10A11A12

27 A13VCC 5 P1.3

P1.4P2.3/A11 25P2.4/A12

A14 A14X6

7

C3 8

9

Y3 1918

C4 4020

P1.5P1.6P1.7

RST

XTAL1XTAL2EA/VPPVCCGND

P2.5/A1326

P2.6/A1427

P2.7/A15

ALE/PROG30

PSEN29

P3.6/WR16

P3.7/RD17

OECE

U69A

13 X

2

22WR 20

1

OEWR

CE

U70A74LS08

1 2

74LS04

DIRECCION A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MEMORIA

0000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 EEPROM(U1)32K

7FFFH 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

8000H 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RAM (U2)32k

FFFFH 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Diagrama de conexiones 8 memorias de 2K cada una

Direcciones

Datos

11

8

0000 - 07FF

A0

A10

D0

D72764

CE0800 - 0FFFCE1000 - 17FF

CE1800 - 1FFFCE2000 - 27FF

CE2800 - 2FFFCE3000 - 37FF

CE3800 - 3FFF

CE

Mapa de Direcciones

Descodificación de 8 memorias de 2K cada una

Decodificador

A fin de poder conectar un dispositivo de memoria con el microprocesador, esnecesario decodificar la dirección en el, para que sea una sección o divisiónexclusiva del mapa de memoria. Al no tener un decodificador de dirección, solose puede conectar un dispositivo de memoria en el microprocesador, lo cualcasi lo inutiliza.

Entradas deselección

A Y0B

Y1C

Y2

Y3Salidas

Y4

Entradas dehabilitación

G2A Y5

G2B Y6

G1 Y7

74LS138

Diagrama de conexiones

Direcciones

Datos

11

8

0000 - 07FF

A0

A10

D0

D72764

A14A15

A11A12A13

A Y0B

Y1C

Y2

Y3

Y4

G2A Y5

G2B Y6

G1 Y7

CE0800 - 0FFFCE1000 - 17FF

CE1800 - 1FFFCE2000 - 27FF

CE2800 - 2FFFCE3000 - 37FF

CE3800 - 3FFF

CE

P3.0/RXD P0.0/AD0P3.1/TXD P0.1/AD1P3.3/INT1 P0.2/AD2P3.2/INT0 P0.3/AD3P3.4/T0 P0.4/AD4P3.5/T1 P0.5/AD5

P0.6/AD6P0.7/AD7

P1.0/T2 P2.0/A8P1.1/T2-EX P2.1/A9P1.2 P2.2/A10P1.3 P2.3/A11P1.4 P2.4/A12P1.5 P2.5/A13P1.6 P2.6/A14P1.7 P2.7/A15

ALE/PROGRST PSEN

XTAL1 P3.6/WRXTAL2 P3.7/RDEA/VPPVCCGND

11 3813 3712 3614 3515 34

1

3332

212 223 234 245 256 267 278 28

93029

19 1618 17314020

10 39 23456789

111

Q0 O0 O0 O0

Q4Q3

O4O3

O4O3

O4O3

D0D1

D3D2

D0D1

D3D2

D0D1

D3D2

7 A0 7 A0 7 A0

3 A4A3

3 A4A3

3 A4A3

A8A7

A8A7

A8A7

987

A0 987

A0 987

A0

A73

A8A7

3

A8A7

3

A8

OE OE OE

Diseñe el circuito decodificador del siguiente SistemaUsando Memoria de Programa interna y Memoria segregada externa:

19D0 18

8 910

8 910

8 910

D1 Q1 17D2 Q2

6 A1A2

O1 11O2

6 A1A2

O1 11O2

6 A1A2

O1 11O216D3 15

D4 14

5 134 14

15

5 134 14

15

5 134 14

15D5 Q5 13D6 Q6

2 A5A6

O5 16O6

2 A5A6

O5 16O6

2 A5A6

O5 16O6

D7 Q712

LEOE

12322

A9

2018 OE/VPP

CE

O7 17 12322

A9

2018 OE/VPP

CE

O7 17 12322

A9

2018 OE/VPP

CE

O7 17

10 1112A1 13

A2 156 A3 16

10 1112A1 13

A2 156 A3 16

10 1112A1 13

A2 156 A3 16

5 A4A5

D4 17D5

5 A4A5

D4 17D5

5 A4A5

D4 17D54

A62524

A9

D618

D719

4A6

2524

A9

D618

D719

4A6

2524

A9

D618

D719

222720 WE

CS1

222720 WE

CS1

222720 WE

CS1


DIRECCION A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MEMORIA0000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8K MEMORIA

EEPROM INTERNA1FFFH 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 02000H 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1K EEPROM (U1)

1K RAM(U4)23FFH 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 12400H 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 1K EPPROM (U2)

1K RAM(U5)27FFH 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 12800H 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1K EEPROM (U3)

1K RAM(U6)2BFFH 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1

109

15 X1 814 X2 713 X3 612 511 410 39 257 24

3837

P0.3/AD336

Q0Q1

Q3Q2

O0O1

O3O2

O0O1

O3O2

O0O1

O3O2

23

D0 D0 D0

D4D5

D4D5

D4D5

11 345

D0 765

A0 765

A0 765

A0

3

A71

A8A7

1

A8A7

1

A8

45

2425

31

9 A0 9 A0

A 15 7 7

5

64

A5543

543

Solución del Sistema Anterior:

10P3.0/RXD

13 P3.1/TXD

12 P3.3/INT114 P3.2/INT0

P0.0/AD039

P0.1/AD1P0.2/AD2

35

2 1918

D1 17D2 16

6 D3 15

8 910

A1 11A2 13

4 A3 14

8 910

A1 11A2 13

4 A3 14

8 910

A1 11A2 13

4 A3 1415 P3.4/T0

P3.5/T1P0.4/AD4 34P0.5/AD5

7 D4D5

Q4 14Q5

3 A4A5

O4 15O5

3 A4A5

O4 15O5

3 A4A5

O4 15O5

1P1.0/T22P1.1/T2-EX

P0.6/AD633

P0.7/AD732

P2.0/A821

P2.1/A922 ALE

8D69D7

11LE1OE

Q613

Q712

2A6

2322

A9

O616

O717

2A6

2322

A9

O616

O717

2A6

2322

A9

O616

O717

P1.2P1.3

6 P1.4

7 P1.5P1.6

P2.2/A10P2.3/A11P2.4/A12 26P2.5/A13 27P2.6/A14

PSEN 20X1 18 OE/VPP

CE

PSEN 20X2 18 OE/VPP

CE

PSENX3

2018 OE/VPP

CEVCC 8

P1.7

9RST

P2.7/A1528

30ALE/PROG 29

PSEN

U1 U2 U3

19XTAL118XTAL2

40 EA/VPP20

GND

P3.6/WR16

P3.7/RD17

VCC 11A0 12

10 1112

10 1112

A10 1A11 2 Y0

B Y1

A1 D1 13A2 D2A3 D3

8 A1A2A3

D1 13D2 15D3

8 A1A2A3

D1 13D2 15D33

C Y2Y3

G1 Y4G2A Y5G2B Y6

Y7

16A4 17

A6 D618

A7 D719

A8A9

6A4A5A6

25 A7

24 A8A9

1617

D618

D719

6A4A5A6

25 A7

24 A8A9

1617

D618

D719

74HC138

RD 22WR 27X1 20

OEWECS1

RD 22WR 27X2 20

OEWECS1

RD 22WR 27X3 20

OEWECS1

U4 U5 U6

P3.0/RXD P0.0/AD0P3.1/TXD P0.1/AD1P3.3/INT1 P0.2/AD2P3.2/INT0 P0.3/AD3P3.4/T0 P0.4/AD4P3.5/T1 P0.5/AD5

P0.6/AD6P0.7/AD7

P1.0/T2 P2.0/A8P1.1/T2-EX P2.1/A9P1.2 P2.2/A10P1.3 P2.3/A11P1.4 P2.4/A12P1.5 P2.5/A13P1.6 P2.6/A14P1.7 P2.7/A15

ALE/PROGRST PSEN

XTAL1 P3.6/WRXTAL2 P3.7/RDEA/VPPVCCGND

11 3813 3712 3614 3515 34

1

3332

212 223 234 245 256 267 278 28

93029

19 1618 17314020 10

987

3 13 6C Y2 12 56 Y3 11 44 G1 Y4 10 35 G2A Y5 9 25

G2B Y6 7Y7

24

Q0 O0 O0 O0

Q4Q3

O4O3

O4O3

O4O3

D0D1

D3D2

D1D2

D4D3

D0D1

D3D2

3 D0 7 A0 7 A0 7 A0

7 D4D3

3 A4A3

3 A4A3

3 A4A3

A8A7

A8A7

A8A7

765

A0 987

A0

OE

21

A8

43

A8

2

OE

26

10 39 2 1918

8 910

8 910

8 910

4 D1D2

Q1 17Q2 6 A1A2

O1 11O2 6 A1A2

O1 11O2 6 A1A2

O1 11O25 166 15

14

5 134 14

15

5 134 14

15

5 134 14

158 D5

D6Q5 13Q6 2 A5

A6O5 16O6 2 A5

A6O5 16O6 2 A5

A6O5 16O6

ALE

9D7

111 LE

OE

Q7 12 12322 A9

2018 OE/VPP

CE

O7 17 12322 A9

2018 OE/VPP

CE

O7 17 12322 A9

2018 OE/VPP

CE

O7 17

1A Y0

152 B Y1 14

11A0 12A1 13A2 15A3 16

8 910A1 11

A2 134 A3 14

10 1112A1 13

A2 156 A3 16

74HC138

A4A5A6A7A8A9

222720 WE

CS1

D4 17D5 18D6 19D7

3 A4A5A6

23 A722

A919 A102021 OE18 WE

CE

D5 15D6 16D7 17D8

5 A4A5A6

25 A724

A921A1023 A11A12

222720 WE

CS1CS2

D4 17D5 18D6 19D7

Diseñe el circuitodecodificador delsiguiente SistemaUsando Memoria dePrograma interna yMemoria Combinadaexterna


8K MEMORIAEEPROM INTERNA

1K EEPROM (U1)

1K EPPROM (U2)

1K EEPROM (U3)

1K RAM (U4)

2K RAM (U5)

8K RAM (U6)

DIRECCION A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MEMORIA0000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8K MEMORIA

EEPROM INTERNA1FFFH 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 02000H 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1K EEPROM (U1)23FFH 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 12400H 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 1K EPPROM (U2)27FFH 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 12800H 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1K EEPROM (U3)2BFFH 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 12C00H 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1K RAM (U4)2FFFH 0 0 1 0 1 1 1 1 0 0 0 0 0 0 0 03000H 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 2K RAM (U5)37FFH 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 14000H 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 8K RAM (U6)5FFFH 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

7408

109

15 X0 814 X1 713 X2 612 X3 511 X4 410 X5 39 257 24

P2.1/A922

3635

P0.5/AD534

32

Q2Q1

Q3

Q5Q4

Q6

O2O1

O3

O5O4

O6

O2O1

O3

O5O4

O6

O2O1

O3

O5O4

O6

D0 D1 D0

121415

2

567

9

543

1A7A8

543

1A7A8

543

1A7A8

45

2425

207 A0 9 A0

A 1516

54

76

WEOE

1

A8A9

OE

3

A8A9

232

WEOE

26

10P3.0/RXD

39P0.0/AD0

2 19D0 Q0

8 9A0 O0

8 9A0 O0

8 9A0 O011 P3.1/TXD13

P3.3/INT1P3.2/INT0P3.4/T0P3.5/T1

1P1.0/T2

3 P1.1/T2-EX

P0.1/AD1 38

P0.2/AD237

P0.3/AD3P0.4/AD4

33P0.6/AD6P0.7/AD7

21P2.0/A8

23ALE

3 D14D2D3D4

8 D5D6D7

111 LE

OE

181716151413

Q7 12

7 A16A2A3A4

2 A5A6

2322

A9

101113141516

O7 17

7 A16A2A3A4

2 A5A6

2322

A9

101113141516

O7 17

7 A16A2A3A4

2 A5A6

2322

A9

101113141516

O7 17

P1.2P1.3

6 P1.4P1.5

P2.2/A10P2.3/A11P2.4/A12 26P2.5/A13

Z 20 ZX0 18 OE/VPP X1

CE

20 Z18 OE/VPP X2

CE

2018 OE/VPP

CE

VCC

7 P1.68P1.7

P2.6/A14 27

P2.7/A1528

30U76A

9 RST

19

ALE/PROG 29PSEN

16

PSEN 1

RD 23 Z

18 XTAL1 P3.6/WR 1731 XTAL240 EA/VPP

VCCGND

P3.7/RD

11A0 12

8 910

10 1112

A14

U77A

1 2

A10A11A12

12 Y03 B Y1

C Y26 Y3

A1 D1 13A2 D2A3 D3A4 D4 17A5 D5 18

6 A1A2A3

3 A42 A5

D2 11D3 13D4 14D5 15D6 16

8 A1A2A3

5 A44 A5

D1 13D2 15D3 16D4 17D5 18

7404

4 G1 Y45 G2A Y5

G2B Y6Y7

74HC138

X4 1

ZWRX3

U78A

A6A7A8A9

222720

CS1

D6 19D7

ZWRX6

A623 A72219

A10202118 WE

CE

D7 17D8

ZWR

A625 A72421

A10A11A12

222720

CS1CS2

D6 19D7

X5 23 X6

7408

Solución delProblemaanterior

Organización de la memoriadel microcontrolador 8051/8052

MEMORIA DE PROGRAMA MEMORIA DE DATOS

FFFFH FFFFH

EXTERNA

EA=1INTERNA

2000H

1FFFH

0000H

EA =0EXTERNA

FFH

7FH

00H

INTERNA

SFR

0000H

EXTERNA

PSEN RD WR

Solo INDIRECTO

SFRSolo DIRECTO

DIRECTO EINDIRECTO

Memoria RAM

FF

FF

80Memoria

80 Interna7F

00

64K MEM.EXTERNA

FFFF

0000

Área de Direccionamiento solo directo:

SFR: Registros de Funciones Especificas:

Área de Direccionamiento solo directo:

* Direccionable bit a bit.

Área de direccionamiento directo e Indirecto

Direccionamiento directoe Indirecto: Se puedeemplear para la zona deRAM interna comprendidaentre 00H y 7FH.

Estos 128 bytes a los quese puede acceder en ambos Área

7F

PILA

0807

Banco Reg 0.00

STACKPOINTER

direccionamientos, directo eindirecto, pueden serdivididos en tres segmentos.

•Banco de Registros.•Segmento Direccionable Bita Bit.•Área Scratch PAD.

Scratch PAD

SegmentoDireccionableBit a Bit

BANCO DEREGISTROS

Área de direccionamiento solo Indirecto:

Direccionamiento indirecto. cuandoel operando indica una direccióndonde esta la dirección efectiva deloperando.

FFAB

90MOV 90H,#ABHFF

90 AB

MOV R0,#90H 80MOV @R0,#ABH

80

mailto:@R0


Direccionamiento indirecto. cuandoel operando indica una direccióndonde esta la dirección efectiva deloperando.

FFAB

90MOV 90H,#ABHFF

90 AB

MOV R0,#90H 80MOV @R0,#ABH

80

mailto:@R0



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Micro Arquitectura Interna 8051(AT89C52)