Michael Carter Joshua Carvacho Magdalena Von Borries

Michael Carter

Joshua Carvacho

Magdalena Von Borries

Introducción ¿Qué es el microprocesador Cell?

Tendencias para la solución del problema del paralelismo

Arquitectura del microprocesador Estructura General PPE (Power Processor Element) SPE (Synergistic Processor Elements) EIB (Elements Interconection Bus) MIC (Memory Interface Controller) e I/O controller

Modelos de Programación

Aplicaciones

¿Qué es el microprocesador Cell ?

Es un procesador desarrollado por Sony, IBM y Toshiba.

La gracia que tiene radica en su alto poder de procesamiento y la manera en que aborda el paralelismo.

Procesamiento de instrucciones en paralelo Ejecución Predictiva/Especulativa Procesadores VLIW Procesadores Multinúcleo (lo que usa Chip

Cell)

Características Rambus XDRAM Controller MIC (Memory Interface Controller) Caché L2 de 512 Kbytes Unidad de Proposito General PPE (Power Processor Unit) 8 Unidades de Proceso Vectorial SPE (Siynergistic Processor Element) Bus de Interconexión, denominado EIB (Element Interconnect Bus)

Microchip Cell

Esquema Microchip Cell

Power Processor Element PPE Similar a un Power PC de 64 bits doble

núcleo. Tiene el mismo juego de instrucciones que un

PowerPC. RISC a la antigua, capaz de ejecutar dos

instrucciones a la vez. Pobre unidad predictora de saltos, BPU.

Arquitectura PPe

Pipeline PPe

Synergistic Processors Elements SPE Son 8 en total. Diseñados para mejorar el rendimiento de computo

intensivo. 128 Registros de 128 bits cada uno, Memory Flow

Controller MFC, 256 Kbytes de memoria local LS, no tiene unidad de predicción de datos.

Arquitectura RISC superescalar. 128 bits en los registros permite SIMD. Acceden a la memoria principal a través de DMA

asíncrono.

Arquitectura SPE

Pipeline SPE

Bus de Interconexión de Elementos EIB Anillo de 4 canales unidireccionales, de 16 bytes cada uno.

Todos los elementos conectados a él. (PPE, SPE’s, I/O)

Comunicaión a través de mensajes (MPI message-parsing interface standar).

Elementos conectados al bus pueden leer o escribir 8 bytes por ciclo de reloj.

Memory Interface Controller e I/O Controller MIC permite dual channel de 64 MB hasta 64GB. Flex I/O permite conectar 2 Microprocesadores Cell y otro disposuitivo como USB, Firewire, etc..

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