NMOS 1...

卒業論文

NMOSインバータを用いた1 V動作全差動OTAの設計

北見工業大学電気電子工学科電子基礎研究室

在籍番号 0311200493

田中　敦嗣

2007年 2月 28日

目次

1 はじめに 1

2 増幅器 2

3 OTA 43.1 OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43.2 全差動OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

4 インバータを用いた全差動OTA 54.1 インバータを用いた全差動OTA . . . . . . . . . . . . . . . . . . . . 54.2 F/F+F/B OTAの小信号解析 . . . . . . . . . . . . . . . . . . . . . . . 64.3 CMOSインバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84.4 NMOSインバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94.5 CMOSインバータとNMOSインバータの比較 . . . . . . . . . . . . 11

5 NMOSインバータで構成した F/F+F/B OTA の設計 135.1 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135.2 電源電圧の 1/2を動作点とするNMOSインバータの設計 . . . . . . 135.3 NMOSインバータで構成した F/F+F/B OTAの問題点 . . . . . . . . 145.4 新たな −1倍回路の検討 . . . . . . . . . . . . . . . . . . . . . . . . . 185.5 NMOSインバータで構成した新たな F/F+F/B OTA . . . . . . . . . . 20

6 NMOSインバータで構成した新たな F/F+F/B OTA のシミュレーション 216.1 シミュレーション方法 . . . . . . . . . . . . . . . . . . . . . . . . . . 216.2 シミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . . . . 22

7 おわりに 25

i

1 はじめに多くのシステムがデジタル回路で出来るようになった．しかし，複雑で高性能なシステムにはアナログ回路が必要不可欠である．双方を組み合わせ，それぞれの得意な処理をすることでより高性能なシステムを実現出来る．さらに，アナログ回路とデジタル回路を同一チップに集積させることにより，総合性能を改善したり実装コストを削減出来る．デジタル回路においては高速化，低電力化，小面積化を求め，デバイスの微細化が追求されてきた．しかし，このデバイスの微細化はアナログ回路にとって問題となる．デバイスの微細化が進められると，それに伴って集積回路の耐電圧が下がる．このため，電源電圧を 1 V程度まで下げなくてはならない．しかし，電源電圧の低下はアナログ信号の振幅が小さくなるため,必要な精度が確保出来ず，さらにはアナログ回路自体が動作しなくなる．アナログ回路の基本的な機能ブロックとして全差動増幅器がある．従来の一般的な全差動増幅器は差動対を用いているため，低電源電圧化には限界があり，電源電圧 1 Vでの増幅は困難である．そこで，差動対ではなくインバータを用いる試みがある [3]．これにより，従来の差動対を用いた全差動増幅器よりも低電源電圧化が可能になり，電源電圧 1 V以下でも増幅することが出来る．この構成は高入力インピーダンス，高出力インピーダンスとなるので増幅器のタイプとして全差動OTAとなる．なお，OTAについては 2，3章で説明する．しかし，これらには電圧利得が低い，同相抑圧が必要という問題がある．いくつかインバータを用いた全差動 OTA が提案されており [3]，その一つに

F/F+F/B OTAがある．このF/F+F/B OTAは大きな電圧利得，高い同相抑圧を持つことがわかっている [3]．インバータとしてCMOSインバータで構成したF/F+F/B OTAの設計は行われている．しかし，インバータにはCMOSインバータ以外にもNMOSインバータがあり，NMOSインバータはCMOSインバータよりも低電源電圧で動作出来る．NMOSインバータが低電源電圧で動作出来ることは注目すべき点である．そこで，本研究では，電源電圧 1 Vでの動作を目標に，NMOSインバータで構成した F/F+F/B OTAを設計する．

1

2 増幅器増幅はアナログ回路において必須の機能である．増幅器には入力が電圧のもの，電流のものがある．そして，出力も電圧のもの，電流のものがある．従って，既存の増幅器は入力と出力の組み合わせで 4つのタイプの増幅器に分類することが出来る．図 2.1に増幅器の 4タイプを示す．

Vin Vout=AVVin

Vin

Iout=GmVinIout=AIIin

Iin

Vout=RmIin

Vin Vout Iin Vout

Vin Vin Iin Iout

Iin

図 2.1:増幅器の 4タイプ

このうち，電圧増幅器 (Operational Amplifier)をOPA，トランスコンダクタンス増幅器 (Operational Transconductance Amplifier)をOTAと呼ぶ．

4タイプの構成はまったく異なる特性を持っている．入力が電圧の増幅器は高入力インピーダンスの必要があり，入力が電流の増幅器は低入力インピーダンスの必要がある．また，出力が電圧の増幅器は低出力インピーダンスの必要があり，出力が電流の増幅器は高出力インピーダンスの必要がある．ここでトランスインピーダンス増幅器，およびトランスコンダクタンス増幅器の利得は，それぞれ，抵抗およびコンダクタンスの次元を持つことになる．図2.2に各増幅器の簡単な構成例を示す [2]．図2.2(a)ではソース接地回路がゲート電圧を入力しドレイン電流が抵抗を流れ電圧を出力している．図2.2(b)ではゲート接地回路がトランスインピーダンス増幅器として働き，ソース電流を入力しドレイン電流が抵抗を流れ電圧を出力している．図 2.2(c)ではソース接地トランジスタがトランスコンダクタンス増幅器として働き，ゲート電圧を入力し，これに対応してドレイン電流を出力している．図 2.2(d)ではゲート接地トランジスタが

2

ソース電流を入力し，これに対応してドレイン電流を出力している．図 2.2の回路は使い方により十分な性能を出せるとは限らない．例えば図2.2(a)，

(b)の回路は比較的高い出力インピーダンスを持っている．そこで，出力インピーダンスを低下させたり，利得を増加させたりして性能を向上させる必要がある．

M1

VDD

Vin

RD

Vout

VbiasM1

VDD

RD

Vout

Iin

M1Vin

Iout

VbiasM1

Iin

Iout

図 2.2:各増幅器の簡単な構成例

3

3 OTA

3.1 OTA

OTAとは，2章でも説明したがトランスコンダクタンス増幅器 (Operational Transcon-ductance Amplifier)のことで入力が電圧，出力が電流のものである．すなわち，高入力インピーダンス，高出力インピーダンスの増幅器である．一般的にはトランスコンダクタンス gm = Iout/Vinの高い方がより高性能なOTAとなが，一定の gmに制御する必要があることも多い．OTAを理想化したものは一定のトランスコンダクタンスを持った電圧制御電流源で表わせる．OTAの負荷抵抗をRLとすれば，電圧利得は AV = −gmRLとなる．このため，負荷抵抗を大きくすれば，電圧利得を大きく出来る．

OTAは電子的にトランスコンダクタンスが可変出来るものが実現可能である．このOTAを用いることにより，可変抵抗を初めとして，増幅器，乗算器，除算器，積分器，ジャイレータ，インダクタンス，フィルタ等を実現することが出来る．従って，OTAは用途の広い回路で様々なシステムで使うことが出来る．

3.2 全差動OTA

全差動OTAとは，2入力 2出力のOTAであり，差動電圧入力，差動電流出力で動作する．

OTAを全差動とする利点はシングルエンドOTAより外部からの雑音による影響を受けにくいことである．また，シングルエンドOTAの 2倍の出力電圧スイング幅に出来ることである．全差動増幅器は差動成分のみを増幅し，同相成分を抑圧する必要がある．そこで，全差動増幅器の重要な性能指標の 1つに同相除去比CMRR(common-mode re-jection ratio)がある．これは同相利得 AVcと差動利得 AVdの比である．全差動OTAは，この同相除去比が大きい方が優れている．従来，全差動OTAは差動対を用いて構成されている．この構造ではMOSが電源とグランド間に縦積みに 3個以上必要になる．MOSの動作に最低限必要な電圧は VDSmin = 0.3 [V] なので 3VDSmin = 0.9 [V]，そこに出力電圧振幅 Vout p−pを足し，電源電圧は VDD = 3VDSmin + Vout p−pとなる．電源電圧 1 Vでは出力電圧はVout p−p = 0.1 [V] しか振れず，増幅は困難になる．差動対を用いると電源電圧 1 Vでの増幅は困難なので，差動対を用いず代わりにインバータを用いる試みがある．インバータはMOSが電源とグランド間に縦積みに 2個で済む．電源電圧はVDD = 2VDSmin+Vout p−pとなる．電源電圧 1 Vでは出力電圧は Vout p−p = 0.4 [V] 振れ，増幅は可能になる．本研究では，低電源電圧で動作するインバータを用いた全差動OTAの構成法を検討する．

4

4 インバータを用いた全差動OTA

4.1 インバータを用いた全差動OTA

インバータを用いた全差動OTAには，Nauta OTA[図4.1(a)]，F/F OTA(Feed FowardOTA)[図 4.1(b)]，F/B OTA(Feed Back OTA)[図 4.1(c)]がある．Nauta OTAは出力側で同相成分を打ち消し，差動成分を増幅する構成である．F/F OTAは入力を平均し同相成分を検出して出力側で打ち消し，差動成分を増幅する構成である．F/B OTAは出力を平均し同相成分を検出して入力側で打ち消し，差動成分を増幅する構成である．

(b)F/F OTA (c)F/B OTA

(a)Nauta OTA

図 4.1:インバータを用いた全差動OTA

微細CMOSプロセスではMOSの出力抵抗が低くなるので，電圧利得が減少する．動作電流を増やして gmを増やせばよさそうだが，gmは電流の平方根でしか増えないので，元の電圧利得より 10倍にするには 100倍の電流が必要であり，非常に効率が悪い．そこで，全差動OTAを多段接続にする．電圧利得は各段の利得の積となるので，1段の電圧利得が 10倍であれば元の電圧利得より 10倍にするには2段にすればいい．多段増幅器すると電圧利得は増加するが，発振の問題がある．本研究では，発振の問題までは考えてないことにする．インバータを用いた 2段全差動OTAには，Nauta+Nauta OTA，F/F+F/B OTAなどがある．本研究では，大きな電圧利得，高い同相抑圧を持つことがわかっているF/F+F/B OTAに着目する．F/F+F/B OTAについて 4.2で説明する．また，これらインバータを用いた全差動OTAに用いられるインバータについて

4.3，4.4，4.5で説明する．

5

4.2 F/F+F/B OTAの小信号解析

F/F+F/B OTAの小信号解析は矢舗氏により明らかにされている [3]．F/F+F/B OTAは F/F OTAと F/B OTAを組み合わせたものである．F/F OTAと F/B OTAを組み合わせることで電圧利得を増加し，同相抑圧を高めることが出来る．F/F+F/B OTAを図 4.2に示す．

F/F OTA F/B OTA

gm1Vin

Go1

Vin

gm4Vin

Go4

Vin

gm5 Go5

(a)

1/2gm1Vin

Go1

1/2Vin

Go2

(b)

gm3V''''

Go3

V''''

gm2V''

Go2

gm3V'

Go3

V'

Vout

Vout

V''

Go6

gm6Vout

INV1

INV2

INV3

INV4 INV5INV6

INV8INV7 INV9

INV10

INV11 INV12

F/F+F/B OTA

Vout

図 4.2: F/F+F/B OTA

F/F部と F/B部を共通にすることで，インバータを 16個から 12個と，4個の減少出来ることがわかっている．図 4.2(a)，(b)の同相，差動半回路の小信号等価回路より，F/F+F/B OTAの同相，差動特性は次のようになる．

6

同相特性同相トランスコンダクタンス gmc

gmc =gm3{gm1(Go4+Go5+Go6+ gm5) − gm2gm4}

(Go1+Go2)(Go4+Go5+Go6+ gm5)(4.1)

同相出力インピーダンスRoutc

Routc =(Go1+Go2)(Go4+Go5+Go6+ gm5)

Go3(Go1+Go2)(Go4+Go5+Go6+ gm5) + gm2gm3gm6(4.2)

同相電圧利得 Avc

Avc =gm3{gm1(Go4+Go5+Go6+ gm5) − gm2gm4}

Go3(Go1+Go2)(Go4+Go5+Go6+ gm5) + gm2gm3gm6(4.3)

差動特性差動トランスコンダクタンス gmd

gmd =12· gm1gm3

Go1+Go2(4.4)

差動出力インピーダンスRoutd

Routd =1

Go3× 2 (4.5)

差動電圧利得 Avd

Avd =gm1gm3

Go3(Go1+Go2)(4.6)

また，全て同じインバータで構成した時は次のようになる．

gmc =3g2

mGo

2Go(3Go + gm)(4.7)

Routc =2Go(3Go + gm)

2G2o(3Go + gm) + g3

m(4.8)

Avc =3g2

mGo

2G2o(3Go + gm) + g3

m(4.9)

gmd =g2

m

4Go(4.10)

Routd =2

Go(4.11)

Avd =g2

m

2G2o

(4.12)

7

4.3 CMOSインバータ

CMOSインバータは NMOSと PMOSを用いたソース接地プッシュプル回路である．

CMOSインバータの動作は図4.3のようになる．入力電圧が上がれば，PMOSが電源から吐き出す電流は減少し，NMOSがグランドに引き込む電流は増加し，正味の出力はインバータに引き込む電流となる．逆に入力電圧が上がれば，PMOSが電源から吐き出す電流は増加し，NMOSがグランドに引き込む電流は減少し，正味の出力はインバータから吐き出す電流となる．CMOSインバータはプッシュプル構造になっているので，入力電圧が上がればNMOSが電流を増幅し，入力電圧が下がれば PMOSが電流を増幅する．

Vin

VDD

Mn

MpIout

Mp

Vin

VDD

Mn

Iout

図 4.3: CMOSインバータの動作

CMOSインバータの電圧利得 AVを求める．図 4.6の小信号等価回路より，出力電圧 Voutは

Vout =1

Gon+Gop{−(gmn+ gmp)Vin} (4.13)

となり，電圧利得 AVは

AV =Vout

Vin= −gmn+ gmp

Gon+Gop(4.14)

となる．CMOSインバータはNMOS，PMOS共に飽和領域にある時に増幅器として動作する．MOSが飽和領域にあるためには

VGS− Vth ≤ VDS (4.15)

でなければならず，最低でも

VGS− Vth = VDS(sat) (4.16)

8

でなければならない．ここで標準的な0.18µmのNMOS，PMOSはVDS(sat)n= 0.15 [V]，VDS(sat)p= −0.15 [V]，Vthn = 0.35 [V]，Vthp = −0.35 [V]程度であるとした．これらを式 (4.16)に代入し，増幅器として動作させるために必要なゲート―ソース間電圧 VGSを求めると VGSn= 0.5 [V]，VGSp= −0.5 [V] となり，電源電圧 VDDは

VDD = VGSn+ (−VGSp)

= 0.5+ {−(−0.5)}= 1 [V] (4.17)

となり，標準的な 0.18µmのMOSではCMOSインバータが増幅器として動作するためには電源電圧が 1 V程度必要になる．

gmnVin GonVin GopgmnVin Vout

(b)CMOS(a)CMOS

VGSn

Mp

VoutVin

VDD

Mn

VGSp

VDSp

VDSn

図 4.4: CMOSインバータの小信号解析

式 (4.16)において，Vthは製造条件により変えることが出来るので，増幅器として動作させるために必要なゲート―ソース間電圧VGSの最小値はVDS(sat)で決まる．つまり，最終的に電源電圧を規定するのはVDS(sat)となる．標準的な0.18µmのMOSでは VDS(sat)= 0.15 [V]である．

4.4 NMOSインバータ

ここではPMOSを電流源負荷としNMOSをソース接地とした回路のことをNMOSインバータと呼ぶことにする．

NMOSインバータの動作は図 4.5のようになる．入力電圧が上がれば，PMOSは常に飽和領域で電流源として動作しているので電源から吐き出す電流は一定で，NMOSがグランドに引き込む電流は増加し，正味の出力はインバータに引き込む電流となる．逆に入力電圧が上がれば，同様にPMOSが電源から吐き出す電流は一定で，NMOSがグランドに引き込む電流は減少し，正味の出力はインバータから吐き出す電流となる．NMOSインバータはPMOSが電流源となる構造になっているので，入力電圧が上がればNMOSが電流を増幅するが，入力電圧が下がれば

9

PMOSは一定電流しか出力しない．つまり，入力電圧が下がった時の出力電流は電流源負荷によって制限される．

IoutMp

Vin

VDD

Mn

VbiasIout

Mp

Vin

VDD

Mn

Vbias

図 4.5: NMOSインバータの動作

NMOSインバータの電圧利得 AVを求める．図 4.6の小信号等価回路より，出力電圧 Voutは

Vout =1

Gon+Gop(−gmnVin) (4.18)

となり，電圧利得 AVは

AV =Vout

Vin= − gmn

Gon+Gop(4.19)

となる．NMOSインバータもCMOSインバータ同様にNMOS，PMOS共に飽和領域にある時に増幅器として動作し，標準的な 0.18µmのMOSでの必要なゲート―ソース間電圧はVGSn= 0.5 [V]，VGSp= −0.5 [V] である．しかし，PMOSは独立してバイアスするので，NMOSのゲート-ソース間電圧 VGSnのみとなり，電源電圧 VDDは

VDD = VGSn

= 0.5 [V] (4.20)

となり，標準的な 0.18µmのMOSではNMOSインバータが増幅器として動作するためには電源電圧が 0.5 V程度必要になる．

10

Vout

(b)NMOS

gmnVin GonVin Gop

VGSn

Mp

Vout

Vin

VDD

Mn

(a)NMOS

VbiasVDSp

VDSn

VGSp

図 4.6: NMOSインバータの小信号解析

4.5 CMOSインバータとNMOSインバータの比較

まず，CMOSインバータとNMOSインバータの電圧利得について比較する．式(4.14)，式 (4.19)において，便宜的に gmn = gmp = gm，Gon+Gop = Gonpとすると，CMOSインバータの電圧利得 AVは

AV = −2gm

Gonp(4.21)

NMOSインバータの電圧利得 AVは

AV = −gm

Gonp(4.22)

となり，CMOSインバータの電圧利得は NMOSインバータの電圧利得の 2倍である．これはCMOSインバータはNMOS，PMOSの gmn，gmpであるのに対して，NMOSインバータはNMOSの gmnのみであるからである．つまり，同じ動作電流ならばCMOSインバータの方が大きな電圧利得を得ることが出来る．次に，CMOSインバータとNMOSインバータの動作可能な電源電圧について比較する．標準的な 0.18µmのMOSでは，CMOSインバータはNMOSと PMOSのプッシュプル構成になっているため 1 V程度である．これに対してにNMOSインバータは PMOSは独立してバイアスするので 0.5 V程度で済む．つまり，NMOSインバータの方が低電源電圧を実現出来る．また，CMOSインバータは電源電圧が変化すると動作電流はその 2次関数で変化するので大きく変動する．しかし，NMOSインバータはPMOSが常に電流源として動作しているので，電源電圧が変化しても動作電流を一定値に制御出来る．これは電源電圧の代わりに Vthがばらついたと考えても同じである．

11

以上を表 4.1にまとめる．

表 4.1: CMOSインバータとNMOSインバータの比較COMSインバータ NMOSインバータ

電圧利得 [倍] 2AV AV

電源電圧 [V] 1 0.5

動作電流の変動 大 小

本研究では，より低い電源電圧で動作するNMOSインバータに着目し，NMOSインバータで F/F+F/B OTAを構成する．

12

5 NMOSインバータで構成したF/F+F/B OTAの設計

5.1 仕様

本研究では，低電源電圧を実現出来るNMOSインバータでF/F+F/B OTAを構成し，電源電圧 1 Vで動作する全差動OTAを設計する．この全差動OTAの具体的用途は特定していないので，具体的な仕様は決められない．そこで，出来るだけ理想的な全差動OTAを目指す．すなわち，差動利得をより大きく，同相利得をより小さく，帯域幅をより広くする．設計にあたり，シミュレーションはPSpiceを使い，MOSのパラメータはMOSIS BSIM3v3.1 TSMC 0.18 micron T68B MM NON EPI(付録に添付)[5]を使う．

5.2 電源電圧の1/2を動作点とするNMOSインバータの設計

NMOSインバータを電源電圧 1 Vで増幅器として動作させることを考える．出力電圧スイングを最大にとりたいので，電源電圧 1 Vの 1/2の 0.5 Vを入出力の動作点としたい．PMOSを電流源負荷とするために，PMOSが飽和領域で動作するようにゲートにバイアス電圧をかける．入力電圧が 0.5 V，バイアス電圧が 0.5 Vの時，出力電圧が 0.5 Vになるように，NMOS，PMOSのチャネル長 Ln，Lp，チャネル幅Wn，Wpを決める．NMOS，PMOS共に飽和領域である時に増幅器として動作する．NMOS，PMOSの飽和領域でのドレイン電流 IDSn，IDSnは

IDSn =12µnCox

Wn

Ln(VGSn− Vthn)

2 (5.1)

IDSp = −12µpCox

Wp

Lp(VGSp− Vthp)

2 (5.2)

である．ここでVGSn= 0.5 [V]，VGSp= −0.5 [V]，パラメータよりVthn = 0.3636291 [V]，µn = 266.1107358 [cm2/(V ·s)]，Vthp = −0.3932705 [V]，µp = 110.5057255 [cm2/(V ·s)]であるので，式 (5.1)，(5.2)は

IDSn = 2.5CoxWn

Ln(5.3)

IDSp = −0.63CoxWp

Lp(5.4)

となる．飽和領域で IDSn = −IDSpとなるので

2.5Wn

Ln= 0.63

Wp

Lp(5.5)

13

となる．ここで現在MOSの Lは 0.18µmが主流なので，Ln = Lp = 0.18 [µm]と決めると

Wp = 4.0Wn (5.6)

となる．以上よりWp = 4Wnとすればよいことがわかった．Wp = 4Wnを満たすようにWn = 2 [µm]，Wp = 8 [µm]と決めた．バイアス電圧が 0.5 V一定で入力電圧を 0 Vから 1 Vまで変化させた時の出力電圧の変化をシミュレーションしてみる．Ln = Lp = 0.18 [µm]，Wn = 2 [µm]，Wp = 8 [µm]のNMOSインバータの入出力特性を図 5.1に示す．

0V 0. 1V 0. 2V 0. 3V 0. 4V 0. 5V 0. 6V 0. 7V 0. 8V 0. 9V 1. 0V

0V

0. 5V

1. 0V

Vin

Vout

図 5.1: NMOSインバータの入出力特性

図5.1を見ると，入力電圧が0.5 V，バイアス電圧が0.5 Vの時，出力電圧が0.5 Vになるのがわかり，動作点を 0.5 Vに設計出来たことが確認出来る．しかし，実際にはVthn，Vthp，µn，µpは製造過程においてばらつくので，動作点を電源電圧の 1/2にするのは困難である．NMOS，PMOSが共に飽和領域であるところから動作点がずれてしまえば，増幅器として動作しない．そこで，強制的に動作点を電源電圧の 1/2にする構成が必要である．例えば，電源電圧の 1/2の電圧とNMOSインバータの動作電圧を検出し，これらを比較し，誤差をバイアス回路に帰還する構成がある．

5.3 NMOSインバータで構成したF/F+F/B OTAの問題点

5.2で設計したNMOSインバータを用いてF/F+F/B OTAを構成した．振幅2mVp−p

の 1kHzの正弦波電圧を差動入力し，出力電圧波形をシミュレーションにより見たが，図 5.2のように上側が 0.53 Vでクリップした．

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Ti me

0s 0. 2ms 0. 4ms 0. 6ms 0. 8ms 1. 0ms 1. 2ms 1. 4ms 1. 6ms 1. 8ms 2. 0ms

350mV

400mV

450mV

500mV

550mV

Vout

図 5.2: NMOSインバータで構成した F/F+F/B OTAの出力電圧波形

そこで，出力電圧スイング幅を考えた．NMOS，PMOS共に飽和領域にあるので，ドレイン―ソース間飽和電圧 VDS(sat)は式 (4.16)を満たさなければならない．ここで VGSn = 0.5 [V]，VGSp = −0.5 [V]，パラメータより Vthn = 0.3636291 [V]，Vthp = −0.3932705 [V]なので，これらを式 (4.16)に代入し

VDS(sat)n= 0.1 [V] (5.7)

VDS(sat)p= −0.1 [V] (5.8)

となる．これより，NMOSが飽和領域にあるためにはVDS(sat)nがグランドより0.1 V必要で，PMOSが飽和領域であるためには VDS(sat)pが電源電圧 1 Vより −0.1 V必要である．よって，図 5.3のように 0.1 Vから 0.9 Vまでの間で出力電圧波形が振れ，これが出力電圧スイング幅となるはずである．出力電圧波形は 0.9 Vまで振れるはずなので，0.53 Vでクリップしているのはおかしい．原因を解明するために，F/F OTA，F/B OTAに分けそれぞれの出力電圧波形を見た．F/F OTAの出力電圧波形はクリップせず，F/B OTAの出力電圧波形がクリップしていた．したがって，F/B OTAに出力波形がクリップする原因があることがわかった．

F/B OTAについて考える．F/B OTAの信号線図を図 5.4に示す．F/B OTAは，この機構を図 5.5(a)の回路構成で行っている．インバータ INV3，INV6は入出力を短絡しているので，1/gmの抵抗となる．したがって，等価回路は図 5.5(b)のようになる．

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VDSn

Mp

Vout

Vin

VDD

Mn

Vbias

VDSp

図 5.3:出力電圧スイング幅

AVDMVCM+VDM A

VCM VDM AVDMA

A

図 5.4: F/B OTAの信号線図

INV1

INV4 INV3 INV2

INV7 INV6 INV5

INV8

INV1

(a) (b)

INV4 INV2

INV7 INV5

INV8

1/2gm

図 5.5: F/B OTA

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F/B OTAをCMOSインバータで構成した場合，4.3で説明したCMOSインバータの動作より,図 5.6のようにF/B OTAは動作している．同相入力に対しては INV2

の出力電流と INV5の出力電流が合わさり帰還がかかる．差動入力に対しては INV2

の出力電流と INV5の出力電流打ち消しあい帰還がかからない．

INV1

INV4 INV2

INV7 INV5

INV8

(b)(a)

INV1

INV4 INV2

INV7 INV5

INV8

1/2gm 1/2gm

図 5.6: CMOSインバータで構成した F/B OTAの動作

F/B OTAをNMOSインバータで構成した場合，4.4で説明したNMOSインバータの動作より,図 5.7のようにF/B OTAは動作している．同相入力に対してはCMOSインバータを用いた場合と同様に INV2の出力電流と INV5の出力電流が合わさり帰還がかかる．しかし，差動入力に対しては INV2の出力電流と INV5の出力電流が完全に打ち消しあわず帰還がかかる．

INV1

INV4 INV2

INV7 INV5

INV8

(a)

INV1

INV4 INV2

INV7 INV5

INV8

(b)

1/2gm 1/2gm

図 5.7: NMOSインバータで構成した F/B OTAの動作

つまり，図 5.8に示す−1倍回路をNMOSインバータで構成すると差動入力に対しても帰還がかっかてしまうことが差動入力を入れた時の出力波形が 0.53 Vでクリップしていた原因であることがわかった．

17

gmVin 1/gmVin Vout=1/gm( gmVin)

= Vin

Mp1

Vin

VDD

Mn1

Mp2

Vout

VDD

Mn2

Vin Vout

INV1 INV2

=

図 5.8:−1倍回路

5.4 新たな−1倍回路の検討

問題を解決し，正常に F/B OTAを動作させるために，新たな −1倍回路を検討する．考えられる −1倍回路として図 5.9に示すダイオード接続負荷を有するソース接地回路がある．

Vout=1/gm( gmVin)

= Vin

gmVin 1/gmVin

Mn2

Vout

Vin

VDD

Mn1

図 5.9:ダイオード接続負荷を有するソース接地回路

しかし，図 5.9に示すダイオード接続負荷を有するソース接地回路では NMOSインバータの動作と同様で，入力電圧が下がった時，出力電流はダイオード接続負荷によって制限されてしまう．つまり，図 5.8に示す−1倍回路にNMOSインバータが使えないのと同様である．そこで，図 5.10(a)のように NMOSを用いたダイオード接続負荷を有するソース接地回路とPMOSを用いたダイオード接続負荷を有するソース接地回路を並列にする．ただし，通常のCMOS構造ではNMOS，PMOSのどちらか一方はバックゲートが基板に接続されてしまうため，ツインウェル構造でなければ正確な−1倍回路は作れない．また，図 5.10(a)は図 5.10(b)のように書くことができ，見掛上

18

CMOSインバータと同じ回路が出来ている．しかし，図 5.8の−1倍回路とは負荷が異なり 1 V以下の低電源電圧でも動作が可能である．本研究では，NMOSインバータのみで F/F+F/B OTAを構成するのが目的であったが，見掛上 CMOSインバータと同じ図 5.10の回路を用いることにした．

VoutVin

Mn2

VDD

Mn1

Mp1

Mp2

VDD

Mp1

Vin

VDD

Mn1

Mn2

Vout

VDD

Mp2

(a)

(b)

図 5.10:新たな −1倍回路

図 5.10の回路が −1倍回路として動作しているか確認するため，入力電圧を 0Vから 1Vまで変化させた時の出力電圧の変化をシミュレーションした．図 5.10の回路の入出力特性を図 5.11に示す．図 5.11を見ると，入出力特性が傾き −1となっているのがわかり，図 5.10の回路が −1倍回路として使えることがわかった．

0V 0. 1V 0. 2V 0. 3V 0. 4V 0. 5V 0. 6V 0. 7V 0. 8V 0. 9V 1. 0V

0V

0. 5V

1. 0V

Vin

Vout

図 5.11:新たな −1倍回路の入出力特性

19

5.5 NMOSインバータで構成した新たなF/F+F/B OTA

F/F部にも図 5.10の新たな −1倍回路を用いることとし，図 5.12ように新たなF/F+F/B OTAを構成する．このNMOSインバータで構成した新たなF/F+F/B OTAに振幅 2mVp−pの 1kHzの正弦波電圧差動入力し，出力電圧波形をシミュレーションにより見たが図 5.13のようにクリップせずに正しい出力波形となった．

INV1

1INV2

INV3

INV4

INV5

INV6

INV72

3

4

INV8

図 5.12:新たな F/F+F/B OTA

Ti me

0s 0. 2ms 0. 4ms 0. 6ms 0. 8ms 1. 0ms 1. 2ms 1. 4ms 1. 6ms 1. 8ms 2. 0ms

400mV

450mV

500mV

550mV

600mV

Vout

図 5.13: NMOSインバータで構成した新たな F/F+F/B OTAの出力電圧波形

20

6 NMOSインバータで構成した新たなF/F+F/B OTAのシミュレーション

6.1 シミュレーション方法

PSpiceにより，設計した NMOSインバータで構成した新たな F/F+F/B OTAのシミュレーションを行った．MOSのサイズは 5.2で設計した値で表 6.1にまとめ，MOSのパラメータはMOSIS BSIM3v3.1 TSMC 0.18 micron T68B MM NON EPIのもので付録に添付する [5]．電源電圧1 Vで動作させ，5.2で動作点は0.5 Vとなるように設計したので，0.5 Vの直流成分と振幅1 Vである正弦波の交流成分を足した電圧を入力し，周波数1 Hzから 1 THzまでAC解析を行う．同相成分を求める場合は 2つの入力端に交流成分の位相が同じ電圧を入力し，出力の電圧を見る．差動成分を求める場合は 2つの入力端に交流成分の位相がπだけ異なる電圧を入力し，出力の電圧を見る．同相と差動それぞれの電圧利得と位相をシミュレーションし，ボード線図にまとめたものを 6.2に示す．また，より低電源電圧での動作が可能と思われるので，電源電圧0.5 Vでも同様にシミュレーションしてみる．

表 6.1: MOSのサイズNMOS PMOS

チャネル長 L [m] 0.18× 10−6 0.18× 10−6

チャネル幅W [m] 2× 10−6 8× 10−6

ドレイン面積 AD [m2] 2× 10−12 8× 10−12

ソース面積 AS [m2] 2× 10−12 8× 10−12

ドレイン周囲長 PD [m] 6× 10−6 18× 10−6

ソース周囲長PS [m] 6× 10−6 18× 10−6

21

6.2 シミュレーション結果

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz- 60dB

- 40dB

- 20dB

- 0dB

20dB

gain

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz0

100

200

300

phase

図 6.1: NMOSインバータで構成した新たな F/F+F/B OTAのボード線図 (同相)

図 6.1を見ると，同相利得は−24 dBであることがわかる．しかし，200 MHzあたりに利得に 0 dB以上のピークができ，位相が正に 180◦回っていて，不安定性を想像させる．

22

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz- 80dB

- 40dB

0dB

40dB

gain

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz- 400

- 300

- 200

- 100

- 0

phase

図 6.2: NMOSインバータで構成した新たな F/F+F/B OTAのボード線図 (差動)

図 6.2を見ると，差動利得は 38 dBであることがわかる．しかし，3 dB周波数が12 MHzで，12 MHz以上では利得が落ち使えなくなる．また，利得余裕は 18 dB，位相余裕は 14◦と少ない．

23

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz- 400

- 200

0

- 80dB

- 40dB

0dB

40dB

gain

phase

Fr equency

1. 0Hz 100Hz 10KHz 1. 0MHz 100MHz 10GHz 1. 0THz0

100

200

300

- 80dB

- 40dB

0dB

40dB

gain

phase

図 6.3: 0.5 V動作の NMOSインバータで構成した新たな F/F+F/B OTAのボード線図

図 6.3を見ると，電源電圧をより下げた 0.5 Vでも利得は多少落ちるが低い周波数では動作していることも確認出来る．

24

7 おわりに本論文では，低電源電圧を実現出来るNMOSインバータでF/F+F/B OTAを構成し，電源電圧 1 Vで動作する全差動OTAを設計した．まず，電源電圧の 1/2の電圧を動作点とする NMOSインバータを設計した．従来の F/F+F/B OTAを NMOSインバータで構成した場合，出力波形がクリップする問題があることがわかった．その問題の原因が F/B部の −1倍回路におけるNMOSインバータの動作にあることがわかった．そこで，解決策として新たな−1倍回路を検討した．そして，新たな −1倍回路を用いることで，NMOSインバータで構成した新たな F/F+F/B OTAを電源電圧 1 Vで正常に動作させることが出来た．その結果，同相利得は −24 dB，差動利得は 38 dBというシミュレーション結果が得られた．しかし，帰還をかけて使った場合，同相において閉路の利得が 0 dB以上，位相が 360◦以上となり，発振してしまう．これは新たに用いた −1倍回路の寄生容量によるものだと考えられる．また，電源電圧をより下げ 0.5 Vでも利得は多少落ちるが低い周波数では動作していることも確認した．今後，不安定性になる原因を解明し，解決策としてなんらかの位相補償を検討するが必要がある．最後に，本研究では，NMOSインバータがCMOSインバータに比べ低電源電圧を実現出来る点に着目し，1 V動作全差動OTAを実現したが，F/F+F/B OTAを構成する場合は F/B部の −1倍回路におけるNMOSインバータの動作に問題があることや，利得が劣ることを考えると，F/F+F/B OTAを構成するインバータとしてはNMOSインバータよりCMOSインバータの方がよいだろう．しかし，0.5 V動作可能な点でNMOSインバータも意味があることを強調しておく．

25

謝辞本研究を終えるに当たり，日頃より御指導頂きました谷本洋教授に深く感謝致します．また，様々な助言を頂きました院生の遠藤勇太さん，吉田英一さん，小森山恵士さん,それから，1年間色々な面でお世話になりました同研究室の方々に深く感謝いたします．

参考文献[1] 杉本泰博,島健,谷本洋共著, 『電子回路の講義と演習』, 日信出版株式会社,

2003

[2] Behzad Razavi著,黒田忠広監訳, 『アナログCMOS集積回路の設計』, 丸善株式会社, 2003

[3] 矢舗誠， 『通過域と阻止域が同時に等リプル特性になる A-RCPFの研究』,北見工業大学修士論文, 2006

[4] 吉田英一，『全差動演算増幅器の設計と試作』, 北見工業大学卒業論文, 2005

[5] The MOSIS Service， http://www.mosis.org/

26

付録シミュレーションに使用したMOSパラメータMOSIS BSIM3v3.1 TSMC 0.18 micron T68B MM NON EPI

.MODEL CMOSN NMOS ( LEVEL = 49

+VERSION = 3.1 TNOM = 27 TOX = 4.1E-9

+XJ = 1E-7 NCH = 2.3549E17 VTH0 = 0.3636291

+K1 = 0.5838101 K2 = 4.127489E-3 K3 = 0.6404026

+K3B = 2.5713333 W0 = 1E-7 NLX = 1.753559E-7

+DVT0W = 0 DVT1W = 0 DVT2W = 0

+DVT0 = 1.3052219 DVT1 = 0.4111179 DVT2 = 0.0551704

+U0 = 266.1107358 UA = -1.419895E-9 UB = 2.352139E-18

+UC = 6.565935E-11 VSAT = 9.429196E4 A0 = 1.7723579

+AGS = 0.4051668 B0 = 7.941838E-8 B1 = 3.005112E-6

+KETA = -5.407505E-3 A1 = 0.5204773 A2 = 1

+RDSW = 130.8061518 PRWG = 0.4278613 PRWB = -0.2

+WR = 1 WINT = 0 LINT = 1.620242E-8

+XL = 0 XW = -1E-8 DWG = -8.056812E-9

+DWB = 6.598758E-9 VOFF = -0.0964987 NFACTOR = 2.4197852

+CIT = 0 CDSC = 2.4E-4 CDSCD = 0

+CDSCB = 0 ETA0 = 2.810394E-3 ETAB = 3.137621E-6

+DSUB = 0.0115258 PCLM = 0.6875531 PDIBLC1 = 0.1251592

+PDIBLC2 = 2.98914E-3 PDIBLCB = -0.1 DROUT = 0.7011372

+PSCBE1 = 8E10 PSCBE2 = 1.721793E-9 PVAG = 1.067213E-3

+DELTA = 0.01 RSH = 6.7 MOBMOD = 1

+PRT = 0 UTE = -1.5 KT1 = -0.11

+KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9

+UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4

+WL = 0 WLN = 1 WW = 0

+WWN = 1 WWL = 0 LL = 0

+LLN = 1 LW = 0 LWN = 1

+LWL = 0 CAPMOD = 2 XPART = 0.5

+CGDO = 8.95E-10 CGSO = 8.95E-10 CGBO = 1E-12

+CJ = 9.515702E-4 PB = 0.8 MJ = 0.3779345

+CJSW = 2.561363E-10 PBSW = 0.7 MJSW = 0.1167351

+CJSWG = 3.3E-10 PBSWG = 0.7 MJSWG = 0.1167351

+CF = 0 PVTH0 = -1.184709E-3 PRDSW = -2.3246954

+PK2 = 6.277782E-4 WKETA = 2.881549E-4 LKETA = -8.990893E-3

+PU0 = 7.0240127 PUA = 1.149338E-11 PUB = 0

+PVSAT = 1.587169E3 PETA0 = 1E-4 PKETA = 8.490252E-4 )

27

.MODEL CMOSP PMOS ( LEVEL = 49

+VERSION = 3.1 TNOM = 27 TOX = 4.1E-9

+XJ = 1E-7 NCH = 4.1589E17 VTH0 = -0.3932705

+K1 = 0.5903025 K2 = 0.0219618 K3 = 0.0995693

+K3B = 5.8822409 W0 = 1E-6 NLX = 1.195759E-7

+DVT0W = 0 DVT1W = 0 DVT2W = 0

+DVT0 = 0.6188318 DVT1 = 0.2460174 DVT2 = 0.1

+U0 = 110.5057255 UA = 1.377621E-9 UB = 1.271816E-21

+UC = -1E-10 VSAT = 1.131497E5 A0 = 1.5988581

+AGS = 0.3352489 B0 = 2.189139E-7 B1 = 9.37713E-7

+KETA = 0.0221995 A1 = 0.8 A2 = 0.4421783

+RDSW = 223.7367117 PRWG = 0.5 PRWB = -0.0576591

+WR = 1 WINT = 0 LINT = 2.949516E-8

+XL = 0 XW = -1E-8 DWG = -3.223729E-8

+DWB = -1.652628E-8 VOFF = -0.0923334 NFACTOR = 1.9212866

+CIT = 0 CDSC = 2.4E-4 CDSCD = 0

+CDSCB = 0 ETA0 = 0.101736 ETAB = -0.0229142

+DSUB = 0.8849034 PCLM = 2.4031621 PDIBLC1 = 2.393944E-4

+PDIBLC2 = 0.0227249 PDIBLCB = -7.281329E-4 DROUT = 9.989608E-4

+PSCBE1 = 1.723722E9 PSCBE2 = 5E-10 PVAG = 14.9986042

+DELTA = 0.01 RSH = 7.8 MOBMOD = 1

+PRT = 0 UTE = -1.5 KT1 = -0.11

+KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9

+UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4

+WL = 0 WLN = 1 WW = 0

+WWN = 1 WWL = 0 LL = 0

+LLN = 1 LW = 0 LWN = 1

+LWL = 0 CAPMOD = 2 XPART = 0.5

+CGDO = 7.37E-10 CGSO = 7.37E-10 CGBO = 1E-12

+CJ = 1.145174E-3 PB = 0.8549847 MJ = 0.4215146

+CJSW = 2.482114E-10 PBSW = 0.9320898 MJSW = 0.3003922

+CJSWG = 4.22E-10 PBSWG = 0.9320898 MJSWG = 0.3003922

+CF = 0 PVTH0 = 3.295296E-3 PRDSW = 6.6024854

+PK2 = 2.247694E-3 WKETA = 0.0236668 LKETA = 1.429876E-3

+PU0 = -1.6090985 PUA = -5.69245E-11 PUB = 1.424391E-22

+PVSAT = 50 PETA0 = 1E-4 PKETA = -3.486553E-3 )

28