Rangkaian Sekuensial dan Contoh Pengerjaan Penyederhanaan Rangkaian Logika

TUGAS 4 MEKATRONIKA (IND214-2)

RANGKAIAN SEKUENSIAL DAN CONTOH PENGERJAAN PENYEDERHANAAN RANGKAIAN LOGIKA AND DAN OR

Rangkaian sekuensial adalah rangkaian yang bekerja berdasarkan feedback

yang ada di dalam rangkaian tersebut sehingga output sangat dipengaruhi oleh kondisi

input-output sebelumnya dan bekerja berdasarkan urutan waktu. Rangkaian yang

termasuk dalam kategori sekuensial adalah rangkaian flip-flop dan rangkaian register.

Berikut akan dibahas secara ringkas mengenai kedua rangkaian tersebut.

I Rangkaian Flip-flopFlip-flop merupakan sebuah sirkuit elektronik yang memiliki dua arus stabil

dan digunakan untuk menyimpan informasi. Sirkuit dapat dibuat untuk mengubah arus

dengan sinyal yang dimasukan pada satu atau lebih input kontrol dan akan memiliki

sebanyak satu atau dua output. Hal tersebut merupakan elemen penyimpanan dasar

pada logika sekuensial. Flip-flop adalah perangkat penting dalam sistem elektronik

yang digunakan dalam komputer, komunikasi, ataupun tipe lain dari sistem.

Flip-flop digunakan sebagai media penyimpanan data untuk menyimpan

memori seperti halnya sirkuit. Selain itu flip-flop juga dapat digunakan untuk

menghitung detak dan untuk mengsinkronisasikan input signal waktu variabel. Flip-flop

dibagi menjadi 4 jenis, yaitu:

1. RS Flipflop

2. D Flipflop

3. J-K Flipflop

4. T FLipflop

Dalam subbab-subbab berikut akan dibahas satu-persatu lebih lanjut

mengenai jenis-jenis rangkaian flip-flop yang telah disebutkan sebelumnya.

I.1 RS Flip-flopTipe flip-flop ini memiliki dua output, yaitu set dan reset. Kedua output tersebut

: Q dan Q’. Flip-flop tipe SR juga dapat memiliki input jam untuk sirkuit yang didorong

sebagai lawan sirkuit didorong pulsa.

1


Gambar 1. Rangkaian RS Flip-flop

(Sumber: http://www.ee.surrey.ac.uk/Projects/CAL/digital-logic/Sequential/Course/06-FlipFlops/,

6 Maret 2016)

Operasi dari sebuah flip-flop SR adalah sebagai berikut : input set akan

membuat Q menuju 1 yaitu dengan mengatur output. Reset input akan membuat

output Q menuju 0 yaitu mengulang output. Skenario yang baik adalah dengan

memiliki Set dan Reset pada logika 1 dan tidak diperbolehkan karena hal tersebut

bukan sepasang logika. Berdasarkan hal diatas dapat dibagi karateristiknya seperti

pada Gambar 2 berikut.

Gambar 2. Tabel Logika SR Flipflop


6 Maret 2016)

Ada beberapa cara yang berbeda SR flip-flop dapat dibuat. Mereka dapat nadi

didorong atau jam (dan karena itu tingkat digunakan) didorong. Untuk diagram

perubahan keadaan di atas baik gelombang atau masukan tingkat dapat tersirat. Bila

menggunakan tabel perubahan bagian untuk menggambarkan gelombang, '1'

menyiratkan gelombang harus diterapkan, di mana '0' berarti tidak ada gelombang

yang harus ada di bagian ini.

I.2 D Flip-flopJenis D flip-flop memiliki satu input data 'D' dan masukan jam. Tepi sirkuit

memicu untuk masukan jam. Tipe Flip-flop ini juga memiliki dua output Q dan Q '(di

mana Q' adalah kebalikan dari Q).

2


Gambar 3. Rangkaian D Flip-flop


6 Maret 2016)

Operasi jenis D flip-flop adalah sebagai berikut: Setiap masukan muncul

(sekarang bagian) pada input D, akan diproduksi pada output Q dalam waktu T + 1

(state berikutnya). misalnya jika di bagian ini kami telah D = 0 dan Q = 1, bagian

berikutnya akan D = apa-apa dan Q = 0.

Mengetahui atas, kita sekarang dapat menghasilkan tabel perubahan bagian dan karakteristik operasi seperti pada gambar berikut

Gambar 4. Tabel Logika Rangkaian D Flipflop


6 Maret 2016)

Operasi jenis D penundaan masukan oleh tepat satu siklus waktu (diberi

waktu respon instantanious yaitu flip-flop yang sempurna). Cascading beberapa tipe D

flip-flop bersama-sama dapat menghasilkan delay sirkuit, mungkin dapat diaplikasikan

untuk pencocokan keterlambatan waktu dalam sistem televisi digital.

I.3 J-K Flip-flopJenis JK flip-flop terdiri dari dua input data, yaitu J dan K, dan satu input jam.

Ada lagi dua output Q dan Q '(di mana Q' adalah kebalikan dari Q).

3


Gambar 5. Rangkaian J-K Flipflop


6 Maret 2016)

JK operasi flip-flop yang cukup rumit untuk dipahami oleh teks. Sehingga di

sini kita hanya akan melihat diagram karakteristik operasi dan kemudian

membahasnya. Ketika J = K = 0, arus keluaran akan melaksanakan ke bagian

berikutnya. misalnya bagian sekarang Q = Berikutnya bagian Q.

Gambar 6. Tabel Logika J-K Flipflop


6 Maret 2016)

1. Ketika J = 0 dan K = 1, output bagian berikutnya akan dimasukkan ke 0. Hal

ini terjadi terlepas dari output keadaan sekarang.

2. Ketika J = 1 dan K = 0, output bagian berikutnya akan menegaskan. Hal ini

terjadi terlepas dari output keadaan sekarang.

3. Ketika J = K = 1, output bagian berikutnya akan menjadi kebalikan dari output

bagian saat ini. misalnya bagian sekarang Q '= Berikutnya Q bagian.

Mengetahui definisi diatas kita sekarang dapat membangun tabel perubahan

bagian seperti pada Gambar 7 berikut.

4


Gambar 7. Tabel Perubahan Bagian J-K Flipflop


6 Maret 2016)

I.4 T Flip-flopJenis T flip-flop adalah perangkat input tunggal: T (pemicu). Dua output: Q

dan Q '(di mana Q' adalah kebalikan dari Q). Gambar 8 berikut adalah skema

penjelasan mengenai rangkaian flipflop jenis T.

Gambar 8. Rangkaian T Flipflop


6 Maret 2016)

Operasi jenis T flip-flop adalah sebagai berikut: A '0' input ke 'T' akan

membuat bagian berikutnya sama dengan keadaan sekarang (yaitu T = 0 ini bagian =

0 bagian karena berikutnya = 0). Namun '1' input ke 'T' akan mengubah keadaan

sebelah kebalikan dari keadaan sekarang (yaitu T = 1 ini bagian = 0 bagian karena

berikutnya = 1).

Mengetahui hal di atas, kita sekarang dapat meresmikan karakteristik operasi

dan meja perubahan bagian.

5


Gambar 9. Karakteristik Operasi T Flipflop


6 Maret 2016)

Jenis T flip-flop merupakan perangkat tepi didorong. Oleh karena itu tidak

harus mengaitkan 1 dan 0 dengan tingkatan, melainkan 1 harus dianggap sebagai

denyut nadi, dan 0 karena tidak ada gelombang.

II Rangkaian RegisterRangkaian register adalah sekumpulan sel penyimpanan yang menyimpan

informasi biner. Seperti telah diketahui bahwa flip-flop adalah rangkaian utama dalam

logika sekuensial sehingga dapat dikatakan bahwa register memiliki sejumlah n flip-

flop. Rangkaian register paling sederhana hanya terdiri dari flip-flop tanpa memiliki

gerbang eksternal.

Berdasarkan operasi input-output, rangkaian register dapat dikelompokkan

menjadi empat jenis, yaitu

1. Serial In/Serial Out (SISO)

2. Serial In/Parallel Out (SIPO)

3. Parallel In/Serial Out (PISO)

4. Parallel In/Parallel Out (PIPO)

Berikut akan dibahas satu-persatu mengenai keempat jenis rangkaian register

tersebut.

II.1 Serial In/Serial Out (SISO)Sesuai dengan namanya, tipe register ini menerima data secara serial untuk

kemudian diteruskan ke flip-flop selanjutnya secara serial pula. Data secara serial

artinya data yang masuk atau keluar rangkaian sebanyak 1 bit dalam satu waktu pada

garis input tunggal. Rangkaian ini dapat memiliki panjang antara 1 – 64 bit.

Berdasarkan pergeseran data yang terjadi di dalam rangkaian, SISO dapat

dikategorikan menjadi dua jenis, yaitu:

6


1. Shift-Right Register

Perpindahan data terjadi dari kanan ke kiri sebanyak 1 bit dengan

mengaplikasikan clock pulse.

2. Shift-Left Register

Kebalikan dari sebelumnya, perpindahan data terjadi dari kiri ke kanan

sebanyak 1 bit.

Gambar 10. Serial In/Serial Out

(Sumber: http://www.electronicsengineering.nbcafe.in/shift-register/, 5 Maret 2016)

II.2 Serial In/Parallel Out (SIPO)Pada rangkaian ini, input data masuk dan berpindah secara serial seperti

pada SISO. Akan tetapi, rangkaian akan mengeluarkan output data secara paralel. Hal

itu dapat terjadi karena data keluaran yang seharusnya muncul secara satu-persatu

tiap satuan waktu akan keluar secara bersamaan pada waktu kumulatifnya. Caranya

adalah dengan menghubungkan output dari masing-masing flip-flop dengan output pin.

Sebagai contoh disajikan ilustrasi berikut. Jika 4 bit data mengalami

perpindahan pada SIPO selama 4 clock pulses melalui kabel tunggal, output akan

tersedia secara simultan (bersamaan) dalam 4 stage yang tersedia setelah 4 clock

pulses terjadi.

Gambar 11. SIPO dengan 4 Stage

(Sumber: Digital Textbook Vol. 4 [Online], 5 Maret 2016)

II.3 Parallel In/Serial Out (PISO)Prinsip kerja PISO secara umum menyerupai pada SISO di mana pergeseran

(shifting) data terjadi secara serial. Hanya saja, data yang dimasukkan ke dalam

7


rangkaian terjadi secara paralel di mana secara simultan/bersamaan data akan masuk

melalui kabel-kabel yang berbeda dalam waktu tertentu. Setelah keseluruhan data

masuk baru dilakukan pergeseran menuju output. Output yang dihasilkan akan keluar

melalui kabel tunggal menurut urutan waktu tertentu dan tidak terjadi secara

bersamaan.

Gambar 12. PISO dengan 4 Stage

(Sumber: Digital Textbook Vol. 4 [Online], 5 Maret 2016)

II.4 Parallel In/Parallel Out (PIPO)Dalam rangkaian ini data akan masuk secara bersamaan melalui saluran yang

berbeda ke dalam rangkaian. Setelah keseluruhan data masuk, data akan bergeser

secara serial sama seperti pada rangkaian-rangkaian sebelumnya dan akan dihasilkan

output yang keluar secara simultan tanpa melalui mekanisme bit-by-bit.

Gambar 13. Contoh Rangkaian 4-bit PIPO

(Sumber: http://www.electronicsengineering.nbcafe.in/parallel-in-parallel-out-shift-register/, 5

Maret 2016)

III Contoh Penyederhanaan Rangkaian Logika, Tabel Kebenaran, danKarnaugh MapBerikut adalah contoh permasalahan yang dihadapi dalam penyederhanaan

rangkaian logika.

8


Gambar 14. Rangkaian Logika

(Sumber: Dokumentasi Pribadi)

Pada rangkaian di Gambar 9 terdapat 4 buah input (A, B, C, dan D) yang

dihubungkan dengan logika AND, OR, dan NOT. Pendistribusian (node) terdapat pada

titik-titik di mana terdapat tanda dot () berwarna merah. Rangkaian tersebut dapat

diselesaikan dengan terlebih dahulu membuat persamaan boolean kemudian

diterjemahkan ke dalam tabel kebenaran. Setelah hasil tabel kebenaran didapatkan,

dilakukan penjabaran menggunakan Karnaugh map. Dari Karnaugh map ini, dapat

dilakukan penyederhanaan persamaan boolean.

III.1 Pernyataan BooleanAdapun pernyataan boolean untuk rangkaian pada Gambar 9 adalah seperti

berikut:

F = A’B’CD + ABCD + A’B’C’D + AB’CD (Pers. III-1)

III.2 Tabel KebenaranDengan mensikronkan antara pernyataan boolean tersebut dengan kondisi

sebenarnya, dapat dibuat sebuah tabel kebenaran yang menyatakan kondisi input

9


dengan hasil keluarannya. Tabel 1 berikut akan menyajikan hasil dari rangkaian yang

ada pada Gambar 14 di atas.

Tabel 1. Tabel Kebenaran Rangkaian Logika

Input Output

A B C D A’B’CD ABCD A’B’C’D AB’CD F = A’B’CD + ABCD

+A’B’C’D + AB’CD0 0 0 0 0 0 0 0 00 0 0 1 0 0 1 0 10 0 1 0 0 0 0 0 00 0 1 1 1 0 0 0 10 1 0 0 0 0 0 0 00 1 0 1 0 0 0 0 00 1 0 0 0 0 0 0 00 1 1 1 0 0 0 0 01 0 0 0 0 0 0 0 01 0 0 1 0 0 0 0 01 0 1 0 0 0 0 0 01 0 1 1 0 0 0 1 11 1 0 0 0 0 0 0 01 1 0 1 0 0 0 0 01 1 1 0 0 0 0 0 01 1 1 1 0 1 0 0 1

III.3 Karnaugh MapSetelah didapatkan hasil dari tabel kebenaran, selanjutnya data tersebut akan

diolah ke dalam Karnaugh Map. Tujuan pengolahan ini adalah untuk

menyederhanakan rangkaian yang telah dibuat tersebut. Berikut adalah hasil

penyederhanaan dengan Karnaugh Map.

Tabel 2. Karnaugh Map

ABCD 00 01 11 10

00 0 0 0 001 1 0 0 011 1 0 1 110 0 0 0 0

Berdasarkan hasil Karnaugh map tersebut, terdapat logika boolean A’B’D dan

ACD sehingga persamaan boolean yang telah disederhanakan menjadi seperti berikut

F = A’B’D + ACD (Pers. III-2)

IV KepustakaanAll About Circuits. Digital Textbook Vol. IV – Digital. [Online]

http://www.allaboutcircuits.com/textbook/digital/, 5 Maret 2016.

10


CAL – Digital Logics. Flip Flops [Online]

http://www.ee.surrey.ac.uk/Projects/CAL/digital-logic/Sequential/Course/06-

FlipFlops/, 5 Maret 2016

Electronics Engineering Study Centre. “What is A Shift Register in Digital Electronic?”

[Online]

http://www.electronicsengineering.nbcafe.in/shift-register/, 5 Maret 2016

Electronics Engineering Study Centre. “Serial in Serial Out Shift Register”

[Online]

http://www.electronicsengineering.nbcafe.in/serial-serial-shift-register-siso/,

5 Maret 2016

Electronics Engineering Study Centre. “Serial in Parallel Out Shift Register”

[Online]

http://www.electronicsengineering.nbcafe.in/serial-in-parallel-out-register-sipo/,

5 Maret 2016

Electronics Engineering Study Centre. “Parallel in Parallel Out Shift Register”

[Online]

http://www.electronicsengineering.nbcafe.in/parallel-in-parallel-out-shift-

register/, 5 Maret 2016

11

Documents

Rangkaian Sekuensial dan Contoh Pengerjaan Penyederhanaan Rangkaian Logika