第 13 章数字电路基础

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第第 1313 章数字电路基础章数字电路基础 13.1 数字电路概述数字电路概述13.2 13.2 数字电路中的数值与码制数字电路中的数值与码制13.3 13.3 逻辑代数逻辑代数13.4 13.4 逻辑门电路逻辑门电路13.5 13.5 组合逻辑电路的分析与综合组合逻辑电路的分析与综合13.6 13.6 双稳态触发器双稳态触发器13.7 13.7 寄存器与计数器寄存器与计数器13.8 13.8 大规模集成电路应用举例大规模集成电路应用举例13.9 13.9 可编程逻辑器件及可编程逻辑器件及 VHDLVHDL

13.10 13.10 工程应用举例工程应用举例13.11 13.11 数字电路的仿真数字电路的仿真


现代电子电路

模拟电路

数字电路

数字脉冲电路

数字逻辑电路

组合逻辑电路

时序逻辑电路

第第 1313 章数字电路基础章数字电路基础


13.1 13.1 数字电路概述数字电路概述

13.1.1 13.1.1 模拟电路和数字电路模拟电路和数字电路

模拟信号模拟信号 :: 在时间上和数值上都连续变化的信号在时间上和数值上都连续变化的信号

数字信号数字信号 :: 在时间上和数值上都离散的信号在时间上和数值上都离散的信号

1.1. 模拟信号和数字信号模拟信号和数字信号

模拟信号模拟信号数字信号数字信号


2. 2. 数字电路的特点数字电路的特点

13.1.1 13.1.1 模拟电路和数字电路模拟电路和数字电路

(1)(1) 同时具有算术运算和逻辑运算功能同时具有算术运算和逻辑运算功能

(2)(2) 实现简单，系统可靠实现简单，系统可靠

(3)(3) 集成度高，功能实现容易集成度高，功能实现容易


13.1.2 13.1.2 数字电路分类数字电路分类

组合逻辑电路

时序逻辑电路

TTL 电路

CMOS 电路

按功能分为：

按结构工艺分为：

按集成电路的规模分为：

SSISSIMSIMSI

LSILSI

VLSIVLSI

ULSIULSI


13.1.3 13.1.3 正逻辑和负逻辑正逻辑和负逻辑

用高低电平来表示不同的逻辑状态，有两种表示方法。用高低电平来表示不同的逻辑状态，有两种表示方法。

正逻辑正逻辑 : : 用高电平表示逻辑用高电平表示逻辑 11 ，用低电平表示逻辑，用低电平表示逻辑 00。。

负逻辑：负逻辑：用低电平表示逻辑用低电平表示逻辑 11 ，用高电平表示逻辑，用高电平表示逻辑 00。。

本书采用正逻辑。本书采用正逻辑。


13.2 13.2 数字电路中的数制和码制数字电路中的数制和码制

13.2.1 13.2.1 数制数制数制：是人们按照进位的方法对数量进行计数的一种统计规律。常用到的数制是二进制、八进制和十六进制。数制包括基数和位权。

1.基数一种数制中所用到的数码个数。基数为一种数制中所用到的数码个数。基数为 RR 的数制称为的数制称为 RR

进制，逢进制，逢 RR 进一进一 ,, 包括包括 0,1,…,R-10,1,…,R-1 等数码。等数码。2. 位权

某一个数位上的数值是由这一位上的数字乘以这个数位某一个数位上的数值是由这一位上的数字乘以这个数位的位权值得到的。例如：的位权值得到的。例如：

2101210 109101104103106(634.19)


13.2.2 13.2.2 码制码制

1.1. 二－十进制代码（二－十进制代码（ BCDBCD 码）码）

将十进制数的０～９十个数字用四位二进制数表示的代码，将十进制数的０～９十个数字用四位二进制数表示的代码，

称为二－十进制码，又称称为二－十进制码，又称 BCDBCD 码。码。

BCD码

有权 BCD 码： 8421 码、 5421 码、 2421 码

无权 BCD 码：余三码


BCDBCD码码

十进制数十进制数

84218421 码码 54215421 码码 24212421 码码余余 33 码码

00 00000000 00000000 00000000 00110011

11 00010001 00010001 00010001 01000100

22 00100010 00100010 00100010 01010101

33 00110011 01110111 00110011 01100110

44 01000100 01000100 01000100 01110111

55 01010101 10001000 01010101 10001000

66 01100110 10011001 01100110 10011001

77 01110111 10101010 01110111 10101010

88 10001000 10111011 11101110 10111011

99 10011001 11001100 11111111 11001100

表表 13-113-1 常用的几种常用的几种 BCDBCD 码码


例 : 将十进制数 1987.35 转换成 8421BCD 码。

解 :(1987.35)10=(0001100110000111.00110101)8421B

CD

2. 2. 可靠性代码可靠性代码

为了使代码形成时不易出差错，或在出现错误时为了使代码形成时不易出差错，或在出现错误时容易发现并进行校正，可采用可靠性编码。常用的容易发现并进行校正，可采用可靠性编码。常用的可靠性代码有格雷码、奇偶校验码等。可靠性代码有格雷码、奇偶校验码等。

13.2.2 13.2.2 码制码制


13.3 13.3 逻辑代数逻辑代数

逻辑代数（逻辑代数（ Logic AlgebraLogic Algebra ）是描述客观事物逻辑关系的数学）是描述客观事物逻辑关系的数学方法，是进行逻辑分析与综合的数学工具。是英国数学家乔治方法，是进行逻辑分析与综合的数学工具。是英国数学家乔治 ··布尔布尔 (George Boole)(George Boole) 在在 1919 世纪中叶创立的。因此，逻辑代数也世纪中叶创立的。因此，逻辑代数也叫布尔代数叫布尔代数 (Boolean Algebra)(Boolean Algebra) 。。

13.3.1 13.3.1 基本逻辑及其表示方法基本逻辑及其表示方法

1.1. 与逻辑与逻辑

当所有的条件都满足，结果才出现的因果关系称为当所有的条件都满足，结果才出现的因果关系称为与逻辑与逻辑。。

逻辑定义 --设电路中开关打开为 0 ，开关闭合为 1 ，灯泡不亮为 0 ，亮为 1 。


与逻辑符号：

与逻辑的逻辑表达式： Y=A·B

图 13-1 与逻辑电路表 13-2 与逻辑真值表

AA BB YY

00 00 00

00 11 00

11 00 00

11 11 11



AA BB YY

00 00 00

00 11 11

11 00 11

11 11 11

表 13-3 或逻辑真值表图 13-3 或逻辑电路

或逻辑符号：

或逻辑的逻辑表达式： Y=A+B

2.2. 或逻辑或逻辑

当条件其中之一满足，结果就出现的因果关系称为当条件其中之一满足，结果就出现的因果关系称为或逻辑或逻辑。。



AA YY

00 11

11 00

表 13-4 非逻辑真值表图 13-5 非逻辑电路

Y A非逻辑的逻辑表达式：

3.3.非逻辑非逻辑


当条件满足时结果不出现；条件不满足结果却出现的因果关系当条件满足时结果不出现；条件不满足结果却出现的因果关系称为称为非逻辑非逻辑。。

非逻辑的逻辑符号：


AA BB YY

00 00 11

00 11 11

11 00 11

11 11 00

表 13-5 与非逻辑真值表图 13-7 与非逻辑符号

Y AB

13.3.2 13.3.2 复合逻辑复合逻辑

常用的复合逻辑有与非逻辑、或非逻辑、与或非逻辑、异或常用的复合逻辑有与非逻辑、或非逻辑、与或非逻辑、异或逻辑和同或逻辑。逻辑和同或逻辑。

1.1. 与非逻辑与非逻辑

与非逻辑的逻辑表达式：与非逻辑的逻辑表达式：


AA BB YY

00 00 11

00 11 00

11 00 00

11 11 00

表 13-6 或非逻辑真值表

图 13-8 或非逻辑符号

Y A B

2.2. 或非逻辑或非逻辑

13.3.2 13.3.2 复合逻辑复合逻辑

或非逻辑的逻辑表达式：或非逻辑的逻辑表达式：


AA BB CC DD YY00 00 00 00 1100 00 00 11 1100 00 11 00 1100 00 11 11 0000 11 00 00 1100 11 00 11 1100 11 11 00 1100 11 11 11 0011 00 00 00 1111 00 00 11 1111 00 11 00 1111 00 11 11 0011 11 00 00 0011 11 00 11 0011 11 11 00 0011 11 11 11 00

图 13-9 与或非逻辑符号

表 13-7 与或非逻辑真值表

Y AB CD

3.3. 与或非逻辑与或非逻辑

13.3.2 13.3.2 复合逻辑复合逻辑

与或非逻辑的逻辑表达式：与或非逻辑的逻辑表达式：


AA BB YY

00 00 00

00 11 11

11 00 11

11 11 00

表 13-8 异或逻辑真值表图 13-10 异或逻辑符号

Y AB AB A B 异或逻辑的逻辑表达式异或逻辑的逻辑表达式 ::

4.4.异或逻辑异或逻辑

异或逻辑是所谓“相同为异或逻辑是所谓“相同为 00 ，不同为，不同为 1”1”的逻辑。的逻辑。

13.3.2 13.3.2 复合逻辑复合逻辑


表 13-9 同或逻辑真值表

AA BB YY

00 00 11

00 11 00

11 00 00

11 11 11

图 13-11 同或逻辑符号

Y AB AB A B A B 同或逻辑的逻辑表达式同或逻辑的逻辑表达式 ::

5.5. 同或逻辑同或逻辑

同或逻辑是所谓“不同为同或逻辑是所谓“不同为 00 ，相同为，相同为 1”1”的逻辑。的逻辑。

13.3.2 13.3.2 复合逻辑复合逻辑


1. 1. 定律定律定理定理 1 1 自等律自等律

定理定理 2 0-12 0-1 律律

定理定理 3 3 重叠律重叠律

定理定理 4 4 互补律互补律

定理定理 5 5 吸收律吸收律

定理定理 6 6 非非律非非律

定理定理 7 7 交换律交换律

定理定理 8 8 结合律结合律

定理定理 9 9 分配律分配律

AA 0 AA 111 A 00 AAAA AAA

1 AA 0AA

AABA

AA

ABBA ABBA

)()( CBACBA )()( CBACBA

ACABCBA )( ))(( CABABCA

BABA BABA

13.3.3 13.3.3 逻辑代数的基本定律逻辑代数的基本定律

定理定理 10 10 反演律（摩根定理）反演律（摩根定理）


2. 2. 常用恒等式常用恒等式


ABAAB （（ 11

））BABAA （（ 22

））（（ 33

））CAABBCCAAB

A B A B （（ 44

）） A B A B



3.3. 基本规则基本规则（ 1 ）代入规则在任何逻辑等式中，如果在所有地方出现的某一变量，都在任何逻辑等式中，如果在所有地方出现的某一变量，都以一个逻辑函数代入，则等式仍然成立。叫做代入规则。以一个逻辑函数代入，则等式仍然成立。叫做代入规则。（（ 22 ）反演规则）反演规则任何一个逻辑函数任何一个逻辑函数 YY 中，如果将所有的“中，如果将所有的“ ·”·” 换成“ 换成“ +”+” ，所，所

有的有的“ “ +”+” 换成“换成“ ·”·” ；所有的“；所有的“ 0”0” 换成“换成“ 1”1” ，所有的“，所有的“ 1”1” 换成“换成“ 0”0” ；；

所有的原变所有的原变变量换成反变量，所有的反变量换成原变量，所得的新函数就变量换成反变量，所有的反变量换成原变量，所得的新函数就是函数是函数 YY 的反函数，这就是反演规则。的反函数，这就是反演规则。


（（ 33 ）对偶规则）对偶规则任何一个逻辑函数任何一个逻辑函数 YY 中，如果将所有的“中，如果将所有的“ ·”·” 换成“ 换成“ +”+” ，，

所有所有的“ 的“ +”+” 换成“换成“ ·”·” ；所有的“；所有的“ 0”0” 换成“换成“ 1”1” ，所有的“，所有的“ 1”1” 换换

成“成“ 0”0” ，所得的，所得的新函数就是函数新函数就是函数 YY 的对偶式的对偶式 Y′Y′ 。当某逻辑等式成立，则其对。当某逻辑等式成立，则其对偶式也成立，这就是对偶规则。偶式也成立，这就是对偶规则。


13.3.4 13.3.4 逻辑函数的表示方法逻辑函数的表示方法

逻辑函数常用逻辑状态表逻辑函数常用逻辑状态表 (( 又叫又叫真值表真值表 )) 、、逻辑式逻辑式、、逻辑图逻辑图、、卡诺图卡诺图和和波形图波形图五种方法表示。五种方法表示。 1.1. 逻辑状态表（真值表）逻辑状态表（真值表）逻辑状态表简称真值表，是反映输入逻辑变量的各种取值逻辑状态表简称真值表，是反映输入逻辑变量的各种取值组合与输出函数值之间对应关系的表格。真值表是将所有输组合与输出函数值之间对应关系的表格。真值表是将所有输入变量可能取值组合（入变量可能取值组合（ 22nn 个，个， nn 为输入变量的个数）列出，为输入变量的个数）列出，然然

后根据逻辑关系得出输出变量的取值。后根据逻辑关系得出输出变量的取值。


解：该与或表达式有三个输入变量 A 、 B 、 C ，因此有 8

组(23)取值组合，将这 8 组取值组合按二进制数递增的顺序排列

并分别代入表达式中进行计算，求出相应的函数值，用表格列写出来，就可以得到逻辑函数 Y 的真值表。见表 13-10 。

例例 13.2 13.2 写出式的真值表写出式的真值表


AA BB CC YY

00 00 00 00

00 00 11 00

00 11 00 00

00 11 11 11

11 00 00 00

11 00 11 11

11 11 00 11

11 11 11 00

表表 13-10 13-10 例例 13.213.2 的真值的真值表表


2.2. 逻辑表达式逻辑表达式


逻辑表达式也叫逻辑函数式，是指用基本的和常用的逻逻辑表达式也叫逻辑函数式，是指用基本的和常用的逻辑运算来表示逻辑函数中各个变量之间逻辑关系的代数式。辑运算来表示逻辑函数中各个变量之间逻辑关系的代数式。例如，与或表达式，式中例如，与或表达式，式中 33 个乘积项个乘积项 ABAB 、、 BCBC 、、AC AC 是与运算，而是与运算，而 33 个乘积项之间又是或运算。个乘积项之间又是或运算。

Y AB BC AC

3. 3. 逻辑电路图逻辑电路图

将逻辑表达式中与、或、非等基本的和常用的逻辑运算将逻辑表达式中与、或、非等基本的和常用的逻辑运算用逻辑符号表示，这样得到的图形就是逻辑电路图。用逻辑符号表示，这样得到的图形就是逻辑电路图。


4.4. 逻辑卡诺图逻辑卡诺图


卡诺图卡诺图 (Karnaugh Map)(Karnaugh Map) 是逻辑函数的一种重要表示方法，是逻辑函数的一种重要表示方法，将在将在 13.3.513.3.5节中详细介绍。节中详细介绍。

5.5. 波形波形图图反映逻辑函数的输入变量和输出变量随时间变化的图形反映逻辑函数的输入变量和输出变量随时间变化的图形

称为逻辑函数的波形图。称为逻辑函数的波形图。


例 13.3 在函数中，已知输入变量 A 、 B 的输入波

形如图 13-12 所示，画出函数 Y 的波形。

Y AB AB

图 13-12 例 13.3 的输入输出波形



6.6. 各种表示方法之间的转换各种表示方法之间的转换

(1) 逻辑图和表达式之间的转换

1) 由逻辑表达式画逻辑电路图方法：把逻辑表达式中各个变量之间的逻辑运算用相应的逻辑符号表示出来，就得到了对应的逻辑电路图。


例 13.4 画出函数 Y=AB+BC 的逻辑图。

解：题中 A 和 B ， A 和 C之间都是与逻辑关系，可以用与门来

表示，而 AB 、 AC 这两个乘积项之间又是或关系，可以用或门表示，在画图时可以先出 Y1=AB ， Y2=BC ，再画Y=Y1+Y2 ，即分步画出。如图 13-13 所示。


2) 由逻辑图写表达式方法：在逻辑图中由输入到输出逐级写出逻辑表达式，最后写出输出总的逻辑表达式。


例 13.3.4 写出图 13-14 所示逻辑电路图的逻辑表达式。

解：解： 1Y A 2 1Y Y B AB 2Y Y C AB C


（ 2 ）从逻辑真值表写逻辑表达式


方法：在真值表中选出那些使函数值为 1 的变量取值组合，把这些变量取值组合写成乘积项 ( 在变量取值组合中变量值为 1 的写成原变量，变量值为 0 的写成反变量 ) ，然后把这些

乘积项加起来就得到了真值表所对应的与或表达式，这个与或表达式称为标准与或式。


例 13.5 写出表 13-11 的逻辑表达式。

AA BB CC YY

00 00 00 00

00 00 11 11

00 11 00 00

00 11 11 11

11 00 00 00

11 00 11 00

11 11 00 11

11 11 11 00

解： Y ABC ABC ABC


13.3.4 逻辑函数的代数化简法

利用逻辑代数的基本定理和规则，对逻辑表达式进行化简利用逻辑代数的基本定理和规则，对逻辑表达式进行化简的方法叫做逻辑函数的代数化简法。常用的方法有配项法、的方法叫做逻辑函数的代数化简法。常用的方法有配项法、并项法、吸收法、消去法等等。并项法、吸收法、消去法等等。

（ 1 ）配项法利用公式，将它作为配项用，然后消去多余的项。利用公式，将它作为配项用，然后消去多余的项。1A A

例例 13.613.6 化简函化简函数数

Y AB AC BC

Y AB AC BC ( )AB AC BC A A

AB AC ABC ABC

AB AC

解：解：


13.3.4 逻辑函数的代数化简法

（（ 22 ）并项法）并项法利用公式，将两项合并为一项，并消去一个变量。1A A

例例 13.7 13.7 ( )Y ABC ABC A A BC BC

（（ 33 ）吸收法）吸收法

利用公式 A+AB=A ，消去多余的因子。

例例 13.813.8 ( )Y AB ABC D E AB

（（ 44 ）消去法）消去法利用公式 ,消去多余的因子。A AB A B

Y A AB BCD A B BCD A B CD 例例 13.913.9


例 13.10 化简函数

Y AD AD AB AC BD

( )

Y AD AD AB AC BD

A D D AB AC BD

A AB AC BD

A AC BD

A C BD

解：解：

例 13.11 化简

Y AC ABC ACD CD Y AC ABC ACD CD

( ) ( )A C BC C AD D

AC AB AC CD

A AB CD

解：解：


13.3.5 13.3.5 逻辑函数的卡诺图化简逻辑函数的卡诺图化简法法

1. 1. 最小项最小项

如果一个具有如果一个具有 nn 个变量的逻辑函数的“与项”包含全部个变量的逻辑函数的“与项”包含全部nn 个个

变量，每个变量以原变量或反变量的形式出现，且仅出现一变量，每个变量以原变量或反变量的形式出现，且仅出现一次，则这种“与项”被称为最小项。最小项通常用次，则这种“与项”被称为最小项。最小项通常用 mmii 符号符号

表表示，示， ii 是最小项的编号，是一个十进制数。是最小项的编号，是一个十进制数。


22．最小项表达式．最小项表达式

13.3.5 13.3.5 逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法

如果一个逻辑函数表达式是由最小项构成的与或式，如果一个逻辑函数表达式是由最小项构成的与或式，则这种表达式称为逻辑函数的最小项表达式，也叫标准与则这种表达式称为逻辑函数的最小项表达式，也叫标准与或式。例如：是一个四变量的最或式。例如：是一个四变量的最小项表达式。小项表达式。

Y ABCD ABCD ABCD＝＋＋

对一个最小项表达式可以采用简写的方式，例如：对一个最小项表达式可以采用简写的方式，例如：

2 5 7

( , , )

(2 5 7)

Y A B C ABC ABC ABC

m m m

m , ,

＝＋＋＝＋＋

＝


例例 13.12 13.12 试将逻辑函数化为最小项表达式。试将逻辑函数化为最小项表达式。L AB BC

解：这是一个三变量逻辑函数，最小项表达式中每个与项应解：这是一个三变量逻辑函数，最小项表达式中每个与项应由三变量构成。因此，可利用基本定理由三变量构成。因此，可利用基本定理 ,, 将逻辑函将逻辑函数中的每项都化为含有三变量数中的每项都化为含有三变量 A,B,CA,B,C 的与项，即的与项，即

1A A

( ) ( ) (1,5,6,7)Y AB C C BC A A ABC ABC ABC ABC m



3.3. 卡诺图卡诺图图图 13-1513-15 中（中（ aa ）图为二变量的卡诺图，（）图为二变量的卡诺图，（ bb ）图为三变量）图为三变量

的的卡诺图，（卡诺图，（ cc ）图为四变量的卡诺图。）图为四变量的卡诺图。


所谓卡诺图化简，就是把卡诺图中为“所谓卡诺图化简，就是把卡诺图中为“ 1”1” 的那些小方格的那些小方格用用

圆圈圈起来加以合并，消去一个或几个因子，使得与或式中圆圈圈起来加以合并，消去一个或几个因子，使得与或式中与项所含的因子数减少。与项所含的因子数减少。画包围圈的规则画包围圈的规则：：11 ）对于卡诺图中取值为“）对于卡诺图中取值为“ 1”1” 的那些项进行画圈包围，并且的那些项进行画圈包围，并且圈中所含“圈中所含“ 1”1” 的个数是的个数是 (i=0,1,2,…)(i=0,1,2,…) 个；个；

22 ）圈尽可能大，个数尽可能少；）圈尽可能大，个数尽可能少；33 ）圈允许交叉，但每个圈中至少有一个“）圈允许交叉，但每个圈中至少有一个“ 1”1” 是其它圈所不是其它圈所不

包围的；包围的；44 ）必须使得所有的“）必须使得所有的“ 1”1” 都被包围在圈中，即所有的“都被包围在圈中，即所有的“ 1”1”

都要被圈完。都要被圈完。



例例 13.13 13.13 化简三变量逻辑函数为最简与或化简三变量逻辑函数为最简与或表达式表达式。

(0,2,3,4,6)Y m

解：首先根据逻辑表达式画出解：首先根据逻辑表达式画出 YY 的卡诺图，如图的卡诺图，如图 13-1613-16

所所示。最简表达式为示。最简表达式为Y AB C


例例 13.14 13.14 试用卡诺图化简逻辑函试用卡诺图化简逻辑函数数 Y ABD BCD BC CD BCD

解：先把表达式化为最小项表达式解：先把表达式化为最小项表达式

Y ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD

(0,2,5,6,7,8,10,13,14,15)m


图 13-17 例 13.14 的卡诺图按图按图 13-1713-17 （（ aa ）写出的化简结果）写出的化简结果

为为按图按图 13-1713-17 （（ bb ）写出的化简结果）写出的化简结果

为为

Y BD BD BC

Y BD BD CD


13.4 13.4 逻辑门电路逻辑门电路

13.4.1 13.4.1 分立元件门电路分立元件门电路

由二极管的理想模型可知，二极管在正向偏置时导通，由二极管的理想模型可知，二极管在正向偏置时导通，相当于一根导线；在反向偏置时截止，相当于开路。即二极相当于一根导线；在反向偏置时截止，相当于开路。即二极管可以看做一个开关，在一定的条件下导通或关断。因此，管可以看做一个开关，在一定的条件下导通或关断。因此，二极管可以实现与逻辑和或逻辑功能。二极管可以实现与逻辑和或逻辑功能。


图图 13-19 13-19 二极管与门二极管与门图图 13-2013-20 二极管或二极管或门门



图图 13-21 BJT13-21 BJT 构成的非构成的非门门



13.4.2 TTL13.4.2 TTL 和和 COMSCOMS 集成门电路集成门电路

1. TTL1. TTL 门电路门电路

(1)TTL(1)TTL 门电路的主要参数门电路的主要参数 1) 1) 输入和输出的高低电平电压输入和输出的高低电平电压 2) 2) 噪声容限噪声容限 3) 3) 扇出系数扇出系数 44 ）传输延迟时间）传输延迟时间 ttpdpd

55 ）功耗）功耗 PP

66 ）功耗）功耗 -- 时延积时延积 MM


（（ 22 ）集电极开路门（）集电极开路门（ OCOC 门）和三态逻辑门（门）和三态逻辑门（ TSLTSL

门）门） 11 ）集电极开路门（）集电极开路门（ OCOC 门）门）

图图 13-23 OC13-23 OC 与非门逻辑符号与非门逻辑符号

图图 13-24 13-24 多个ＯＣ门并多个ＯＣ门并联联




22 ）三态逻辑门（）三态逻辑门（ TSLTSL 门）门）

(a) (a) 三态非门三态非门 (b) (b) 控制端高电平有效的三态传输门控制端高电平有效的三态传输门 (c) (c) 控制端低电平有效的三态传输门控制端低电平有效的三态传输门


三态逻辑门的输出除了有高电平和低电平（即逻辑１和逻三态逻辑门的输出除了有高电平和低电平（即逻辑１和逻辑０）两种逻辑状态外，还有第三种状态：高阻状态（禁止辑０）两种逻辑状态外，还有第三种状态：高阻状态（禁止状态）。在第三种状态下，三态逻辑门的输出端相当于悬空，状态）。在第三种状态下，三态逻辑门的输出端相当于悬空，与负载之间无信号联系，对负载不产生任何逻辑功能。如图与负载之间无信号联系，对负载不产生任何逻辑功能。如图所示。当所示。当 G=0G=0 时，时， G1G1选通，选通， G2G2禁止，信号由禁止，信号由 AA传到传到 BB；；当当 G=1G=1 时，时， G1G1禁止，禁止， G2G2选通，信号由选通，信号由 BB传送到传送到 AA 。。




（（ 33 ）） TTL TTL 集成电路的使用注意事项集成电路的使用注意事项

11 ）电源电压应满足在标准值的范围。）电源电压应满足在标准值的范围。 22 ）） TTL TTL 电路的输出端所接负载，不能超过规定的扇出系电路的输出端所接负载，不能超过规定的扇出系

数。数。 33 ）注意）注意 TTL TTL 门多余输入端的处理方法。悬空时相当于门多余输入端的处理方法。悬空时相当于输入端接高电平，因为这时可以看作是输入端接一个无输入端接高电平，因为这时可以看作是输入端接一个无穷大的电阻。穷大的电阻。

5 10%V


（（ 44 ）） TTLTTL 集成门电路的封装集成门电路的封装


（（ aa ）） TTLTTL 集成门电路封装集成门电路封装（（ bb ）） TTLTTL 集成门电路内部结构集成门电路内部结构


CMOSCMOS 门电路主要有以下特点：门电路主要有以下特点： (1) (1) 功耗小功耗小(2) (2) 电源电压取值范围大电源电压取值范围大(3) (3) 抗干扰能力强抗干扰能力强 (4) (4) 工作速度高工作速度高(5)(5) 负载能力强负载能力强(6)(6) 集成度高集成度高

2.CMOS2.CMOS 门电路门电路



13.5 13.5 组合逻辑电路的分析与综合组合逻辑电路的分析与综合

13.5.1 13.5.1 组合逻辑电路的分析组合逻辑电路的分析

(1) (1) 由逻辑图写出各输出端的逻辑表达式。方法是从输入到由逻辑图写出各输出端的逻辑表达式。方法是从输入到输出逐级写出逻辑表达式。输出逐级写出逻辑表达式。

(2) (2) 如果写出的逻辑表达式不是最简形式，要进行化简或变如果写出的逻辑表达式不是最简形式，要进行化简或变换，得到最简式。换，得到最简式。

(3) (3) 根据最简式列出真值表。根据最简式列出真值表。 (4) (4) 根据真值表或最简式对逻辑电路进行分析，最后确定其根据真值表或最简式对逻辑电路进行分析，最后确定其

功能。功能。


例例 13.15 13.15 试分析图试分析图 13-2813-28 所示逻辑电路的功能。所示逻辑电路的功能。

1Y AB AB AB AB= + = +

2Y AB=

3Y AB=


A BA B YY11 YY22 YY33

0 00 00 10 11 01 01 11 1

1 0 01 0 00 0 10 0 10 1 00 1 01 0 01 0 0

表表 13-12 13-12 例例 13.1513.15 的真值的真值表表

逻辑功能说明：由真值表可以看出，该电路为一个比较逻辑功能说明：由真值表可以看出，该电路为一个比较一位二进制数一位二进制数 AA 和和 BB 大小的电路，大小的电路， A=BA=B 时，时， Y1=1Y1=1 ，， A>A>

BB时，时， Y2=1Y2=1 ，， A<BA<B 时，时， Y3=1Y3=1 。。


例例 13.16 13.16 试分析图试分析图 13-2913-29 所示逻辑电路的逻辑功能。所示逻辑电路的逻辑功能。

&

B

C

A

&

&

&& Y

Y1Y2

Y3

Y4


1Y ABC=

2 1Y AY=

3 1Y BY=

4 1Y CY=

CACACBCBBABACYBYAYCYBYAYYYYY 111111432

解：解：

A B CA B C YY

0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1

0011111111111100

例例 13.1613.16 的真值的真值表表


13.5.2 13.5.2 组合逻辑电路的综合组合逻辑电路的综合

组合逻辑电路的设计步骤如下：组合逻辑电路的设计步骤如下：

(1)(1) 对实际问题进行逻辑抽象，并定义输入变量和输出变量。对实际问题进行逻辑抽象，并定义输入变量和输出变量。

(2) (2) 根据所要实现的逻辑功能列真值表。根据所要实现的逻辑功能列真值表。

(3) (3) 根据真值表求逻辑表达式并化简。根据真值表求逻辑表达式并化简。

(4) (4) 根据逻辑表达式画逻辑图。根据逻辑表达式画逻辑图。


例例 13.17 13.17 有甲、乙、丙三台电动机，它们运转时必须满足有甲、乙、丙三台电动机，它们运转时必须满足这样的条件，即任何时间必须有而且仅有一台电动机运行，这样的条件，即任何时间必须有而且仅有一台电动机运行，设计此逻辑电路。设计此逻辑电路。

解：取甲、乙、丙三台电动机的状态为输入变量，分别解：取甲、乙、丙三台电动机的状态为输入变量，分别用用 AA 、、 BB 、、 CC 表示，并且规定电动机运转为表示，并且规定电动机运转为 11 ，停转，停转

为为 00 ，，取运转正常信号为输出变量，以取运转正常信号为输出变量，以 YY 表示，表示， Y=1Y=1 表示正表示正

常常状态，否则为非正常状态。状态，否则为非正常状态。根据题意可列出表根据题意可列出表 13-1413-14 所示的真值表所示的真值表


A B CA B C YY

0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

0011110011000000

写逻辑表达式：写逻辑表达式： Y ABC ABC ABC= + +

由此可画出逻辑图由此可画出逻辑图


例例 13.18 13.18 设设 AA 、、 BB 、、 CC 为某保密锁的三个按键，当为某保密锁的三个按键，当 AA 单独按单独按下下

时，锁既不打开也不报警；只有当时，锁既不打开也不报警；只有当 AA 、、 BB 、、 CC 或者或者 AA 、、 BB 或或者者 AA 、、

CC 分别同时按下时，锁才能被打开，当不符合上述组合状态分别同时按下时，锁才能被打开，当不符合上述组合状态时，将发出报警信息，试用与非门设计此保密锁的逻辑电路。时，将发出报警信息，试用与非门设计此保密锁的逻辑电路。解：进行逻辑变量定义。设解：进行逻辑变量定义。设 AA 、、 BB 、、 CC 为三个按键，按下为为三个按键，按下为 11 ，，

不不按为按为 00 。设和分别为开锁信号和报警信号，开锁为。设和分别为开锁信号和报警信号，开锁为 11 ，不开锁为，不开锁为00 ，报警为，报警为 11 ，不报警为，不报警为 00 。。可列真值表：可列真值表：


A B CA B C YY11 YY22

0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

0000000000111111

0011111100000000

表表 13-15 13-15 例例 13.1813.18 的真值的真值表表


（（ aa ）） YY11 的卡诺图（的卡诺图（ bb ）） YY22 的卡诺的卡诺图图图图 13-31 13-31 例例 13.1813.18 的卡诺图的卡诺图

1Y AB AC 2Y AB AC

由卡诺图的表达式：由卡诺图的表达式：


图图 13-32 13-32 例例 13.1813.18 的逻辑电路的逻辑电路图图

画逻辑图，将上式进行变换得画逻辑图，将上式进行变换得 1Y AB AC ABAC

2Y AB AC ABAC


1.1. 加法加法器器

13.5.3 13.5.3 常用组合逻辑电路常用组合逻辑电路

常用的组合逻辑电路包括加法器、编码器、译码器、常用的组合逻辑电路包括加法器、编码器、译码器、数值比较器、数据选择器等。数值比较器、数据选择器等。

(1)(1)半加器半加器

只考虑本位两个二进制数相加，而不考虑来自低位进只考虑本位两个二进制数相加，而不考虑来自低位进位数相加的运算电路称为半加器位数相加的运算电路称为半加器 (Half Adder)(Half Adder) 。。真值表、逻辑符号如下图所示：真值表、逻辑符号如下图所示：


AA BB SS COCO

00 00 00 00

00 11 11 00

11 00 11 00

11 11 00 11

表表 13-16 13-16 半加器真值表半加器真值表

图图 13-33 13-33 半加器逻辑符号半加器逻辑符号图图

由真值表可直接写出逻辑函数表达式为由真值表可直接写出逻辑函数表达式为

ABCO

BABABAS



图图 13-34 13-34 半加器逻辑电路半加器逻辑电路图图



不仅要考虑本位两个二进制数相加，还要考虑来自低位进不仅要考虑本位两个二进制数相加，还要考虑来自低位进位数相加的运算电路称为全加器位数相加的运算电路称为全加器 ( Full Adder)( Full Adder) 。根据全加器。根据全加器定义，可列出其真值表，如表定义，可列出其真值表，如表 13-1713-17 所示。其逻辑符号如图所示。其逻辑符号如图 113-353-35 所示。所示。

（（ 22 ）全加）全加器器



AA BB CC SS CC

00 00 00 00 00

00 00 11 11 00

00 11 00 11 00

00 11 11 00 11

11 00 00 11 00

11 00 11 00 11

11 11 00 00 11

11 11 11 11 11

表表 13-17 13-17 全加器真值全加器真值表表

表中Ａ、Ｂ是两个加数，表中Ａ、Ｂ是两个加数， CCi-1i-1 是来自低位的进位，是来自低位的进位， SS 是相加是相加的和，的和， CC 是向高位的进位。由真值表可直接写出逻辑函数表是向高位的进位。由真值表可直接写出逻辑函数表达式为：达式为：



1 1 1 1

1 1 1 1

i i i i

i i i i

S ABC ABC ABC ABC

C ABC ABC ABC ABC

1 1 1 1 1 1 1

1 1 1 1 1 1

( ) ( )i i i i i i i

i i i i i i

S ABC ABC ABC ABC A B C A B C A B C

C ABC ABC ABC ABC AB AC BC

上式经过化简和变换可得：上式经过化简和变换可得：



二进制编码器是用二进制编码器是用 nn 位二进制数把某种信号编成位二进制数把某种信号编成 22nn 个二进个二进制制

代码的逻辑电路。代码的逻辑电路。现以现以 88线线 -3-3线编码器来说明其工作原理。线编码器来说明其工作原理。把把 II00,,II11,,II22,,II33,,II44,,II55,,II66,,II77 八个输入信号编成对应的二进制代码八个输入信号编成对应的二进制代码而输出，其编码过程如下：而输出，其编码过程如下：


2.2. 编码编码器器在数字系统中，常常需要将某一信息在数字系统中，常常需要将某一信息 ((输入输入 )) 变换为某一特变换为某一特定定

的代码的代码 ((输出输出 )) 。一般地讲，用数字或某种文字、符号来表示。一般地讲，用数字或某种文字、符号来表示某某

一对象或信号的过程，称为编码。具有编码功能的逻辑电路称一对象或信号的过程，称为编码。具有编码功能的逻辑电路称为编码器为编码器 (Encoder)(Encoder) 。。

（（ 11 ）二进制编码器）二进制编码器


11 ）确定二进制代码的位数）确定二进制代码的位数由公式可知：当输入有八个信号（由公式可知：当输入有八个信号（ N=8N=8 ），则编码器），则编码器输出的位数是三位输出的位数是三位 (n=3)(n=3) 。这种编码器称为。这种编码器称为 8/38/3线编码器。线编码器。　　

Nn 2

22 ）列编码表）列编码表


2Y 1Y 0Y0I

1I2I

3I

4I

5I6I7I

输入输入输出输出

0000000011111111

0000111100001111

0011001100110011

表表 13-1813-18　　 8/38/3线编码器的编码线编码器的编码表表


3) 3) 由编码表写出逻辑式由编码表写出逻辑式


44 ）由逻辑式画出逻辑电路图）由逻辑式画出逻辑电路图


（（ 22 ）二）二 -- 十进制编码器十进制编码器二－十进制编码器是将十进制的二－十进制编码器是将十进制的 1010 个数码个数码 00 、、 11 、、

22 、、33 、、 44 、、 55 、、 66 、、 77 、、 88 、、 9(9( 或其他十个信息或其他十个信息 )) 编成二编成二

进制代进制代码的逻辑电路。码的逻辑电路。



输入输入输出输出十进制数十进制数 YY33 Y Y22 Y Y11 Y Y00

0(I0(I00)) 0 0 0 00 0 0 0

1(I1(I11)) 0 0 0 10 0 0 1

2(I2(I22)) 0 0 1 00 0 1 0

3(I3(I33)) 0 0 1 10 0 1 1

4(I4(I44)) 0 1 0 00 1 0 0

5(I5(I55)) 0 1 0 10 1 0 1

6(I6(I66)) 0 1 1 00 1 1 0

7(I7(I77)) 0 1 1 10 1 1 1

8(I8(I88)) 1 0 0 01 0 0 0

9(I9(I99)) 1 0 0 11 0 0 1

表表 13-19 13-19 二－十进制编码器真值表二－十进制编码器真值表


常用的优先编码器有常用的优先编码器有 8/38/3线优先编码器线优先编码器 74LS14874LS148 ，， 10/410/4

线线 8421BCD8421BCD优先编码器优先编码器 74LS14774LS147 等。下面对等。下面对 74LS14874LS148 的的工作原理加以分析。工作原理加以分析。 74LS14874LS148 的功能表如表的功能表如表 13-2013-20 所示。所示。

（（ 33 ）优先编码器）优先编码器




11 XX XX XX XX XX XX XX XX 11 11 11 11 11

00 00 XX XX XX XX XX XX XX 00 00 00 11 00

00 11 00 XX XX XX XX XX XX 00 00 11 11 00

00 11 11 00 XX XX XX XX XX 00 11 00 11 00

00 11 11 11 00 XX XX XX XX 00 11 11 11 00

00 11 11 11 11 00 XX XX XX 11 00 00 11 00

00 11 11 11 11 11 00 XX XX 11 00 11 11 00

00 11 11 11 11 11 11 00 XX 11 11 00 11 00

00 11 11 11 11 11 11 11 00 11 11 11 11 00

00 11 11 11 11 11 11 11 11 11 11 11 00 11

EXYSY0Y1Y2YS 7I 6I 5I 4I 3I 2I 1I 0I

表表 13-20 74LS148 13-20 74LS148 优先编码器功能优先编码器功能表表


由上表可知， 74LS148 有八个输入端，一个输入控制端，三个输出端，用于扩展的输出端和。当时，电路处于禁止状态，即禁止编码，输出端均为高电平。当时，电路处于编码状态，即允许编码。只有当、、、、、、、均为 1 时，才为 0 ，其余情况均为 1 ，故表示 “电路工作，但无编码输入”；当编码输入至少有一个为有效电平时，，表示“电路工作，且有编码输入”。当时，分析表中的优先级别。例如，对于，只有当、、、、、、均为 1 ，即均为无效电平输入，且为 0 时，输出为111 ；对于，当其为 0 时，无论其他七个输入是否为有效电平输入，输出均为 000 。由此可知的优先级别高于的优先级别，且这八个输入优先级别的高低次序依次为、、、、、、、，下角标号码越大的优先级别越高。

07 ~ II S

02 ~ YY SY EXY 1S 0S

7I 6I 5I 4I 3I 2I 1I 0I

SY SY 0SY

07 ~ II 0EXY

0S 07 ~ II 0I7I 6I 5I 4I 3I 2I 1I 0I

7I

7I 0I

7I 6I 5I 4I 3I 2I 1I0I


3.3. 译码器译码器

译码器译码器 (Decoder)(Decoder) 的功能是将每个输入的二进制代码的功能是将每个输入的二进制代码译成对应的输出高、低电平信号。常用的译码器电路有译成对应的输出高、低电平信号。常用的译码器电路有二进制译码器、二－十进制译码器和显示译码器三类。二进制译码器、二－十进制译码器和显示译码器三类。

（（ 11 ）二进制译码器）二进制译码器



图图 13-37 13-37 三位二进三位二进制译码器框图制译码器框图

图图 13-38 3/813-38 3/8线译码线译码器器 74LS13874LS138 逻辑符逻辑符号号



00XX1111111111111111

XX110000000000000000

X X XX X XX X XX X X0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

1 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 0 11 1 1 1 1 1 1 01 1 1 1 1 1 1 0

1S 2 3S S 2A 1A 0A 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y

表表 13-21 74LS13813-21 74LS138 功能表功能表


74LS13874LS138 的输出与输入的关系由下式说明。的输出与输入的关系由下式说明。

07 ~ YY

70127

60126

50125

40124

30123

20122

10121

00120

mAAAY

mAAAY

mAAAY

mAAAY

mAAAY

mAAAY

mAAAY

mAAAY

(13-1)


例例 13.19 13.19 图图 13-3913-39 是是 74LS138 374LS138 3线线 -8-8线译码器和与非门组成线译码器和与非门组成的组合逻辑电路。试写出图示电路的输出的组合逻辑电路。试写出图示电路的输出 YY 的逻辑表达式。的逻辑表达式。

，

，


解：由图解：由图 13-3913-39 可知，可知，式式 11 可知，可知，

因此，因此，

1 3 5 7Y Y Y Y Y

1 2 1 0 1Y A A A m= =3 2 1 0 3Y A A A m= =

5 2 1 0 5Y A A A m= = 7 2 1 0 7Y A A A m= =

1 3 5 7 1 3 5 7 1 3 5 7Y Y Y Y Y Y Y Y Y m m m m ABC ABC ABC ABC

Y C化简可得：化简可得：


（（ 22 ）二）二 -- 十进制译码器十进制译码器

二二 -- 十进制译码器的逻辑功能是将输入十进制译码器的逻辑功能是将输入 BCDBCD 码的十个代码的十个代码码

译成十个高、低电平输出信号。译成十个高、低电平输出信号。 74LS4274LS42 是常用的二是常用的二 -- 十进十进制制

译码器。译码器。



3A 2A 1A 0A0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y 8Y 9Y

序序号号


00112233445566778899

0 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 1

0 1 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 0

伪伪

码码

1 0 1 01 0 1 01 0 1 11 0 1 11 1 0 01 1 0 01 1 0 11 1 0 11 1 1 01 1 1 01 1 1 11 1 1 1

1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1

表表 13-22 74LS4213-22 74LS42 功能表功能表


图图 13-40 13-40 二二 -- 十进制译码器逻辑符十进制译码器逻辑符号号


（（ 33 ）显示译码器）显示译码器11 ）半导体七段数码管数码显示器）半导体七段数码管数码显示器

图图 13-41 13-41 数码管共阴极（数码管共阴极（ aa ）、共阳极（）、共阳极（ bb ）两种）两种

工作方式原理图工作方式原理图



图图 13-42 13-42 七段字符型数码管的外形结构与显七段字符型数码管的外形结构与显示的数字码型示的数字码型


22 ）液晶显示器）液晶显示器液晶显示器的主要优点是功耗极小，工作电压低。它的液晶显示器的主要优点是功耗极小，工作电压低。它的主要缺点是亮度较差，响应速度慢。主要缺点是亮度较差，响应速度慢。33 ）七段显示器译码器）七段显示器译码器七段显示译码器就是一种能将七段显示译码器就是一种能将 BCDBCD 代码转换成七段显示代码转换成七段显示所需要的驱动信号的逻辑电路。所需要的驱动信号的逻辑电路。


十进制十进制数或功数或功能能


显示显示D C B AD C B A a b c d e f ga b c d e f g

00112233445566778899

11111111111111111111

11××××××××××××××××××

0 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 1

11111111111111111111

1 1 1 1 1 1 01 1 1 1 1 1 00 1 1 0 0 0 00 1 1 0 0 0 01 1 0 1 1 0 11 1 0 1 1 0 11 1 1 1 0 0 11 1 1 1 0 0 10 1 1 0 0 1 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 0 1 10 0 1 1 1 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 1 1 11 1 1 0 0 1 11 1 1 0 0 1 1

00112233445566778899

灭灯灭灯灭零灭零试灯试灯

××1100

××00××

××××××××0 0 0 00 0 0 0××××××××

000011

0 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 11 1 1 1 1 1 1

全灭全灭全灭全灭

88

LT RBIRBOBI /

表表 13-23 13-23 七段显示译码器七段显示译码器 74LS4874LS48 功功能表能表


图图 13-43 13-43 七段显示译码器七段显示译码器 74LS4874LS48 的逻辑符的逻辑符号号


在数字电路中，经常需要对两个位数相同的二进制数进行在数字电路中，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就称为数值比较器能的逻辑电路就称为数值比较器 (Digital Comparator)(Digital Comparator) 。其。其框图如图框图如图 13-4413-44 所示。所示。其功能表如表其功能表如表 13-2413-24 所示。所示。

LT4.4. 数值比较器数值比较器



图图 13-44 13-44 一位数值比较器的逻辑符号一位数值比较器的逻辑符号


AA BB A>BA>B A=BA=B A<BA<B

00 00 00 11 00

00 11 00 00 11

11 00 11 00 00

11 11 00 11 00

表表 13-24 13-24 一位数值比较器的真值表一位数值比较器的真值表


数据选择器又称为数字多路选择器数据选择器又称为数字多路选择器 (Digital Multiplexer)(Digital Multiplexer) 或或多路开关，是从多路数据中选择其中的一路作为输出。数据多路开关，是从多路数据中选择其中的一路作为输出。数据选择器工作示意图如图选择器工作示意图如图 13-4513-45 所示。所示。

图 13-45 数据选择器工作示意图

5.5. 数据选择器数据选择器



八选一数据选择器八选一数据选择器 74LS15174LS151 的功能表的功能表

输入输入输出输出 AA2 2 AA1 1 AA00 YY

110000000000000000

× × ×× × ×0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

0 10 1

S

0D0D

1D1D

2D2D

3D 3D

4D4D

5D5D

6D6D

7D7D

Y

可以写出输出可以写出输出 YY 的表达式的表达式

2 1 0 0 2 1 0 1 2 1 0 2 2 1 0 3 2 1 0 4 2 1 0 5 2 1 0 6 2 1 0 7( )Y A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D S

(13-2)


图图 13-46 13-46 八选一数据选择器的逻辑符号图八选一数据选择器的逻辑符号图


例例 13.20 13.20 八选一数据选择器电路如图八选一数据选择器电路如图 13-4713-47 所示，其中所示，其中 ABCABC为地址，为地址， DD00~~DD77 为数据输入，试写出输出为数据输入，试写出输出 YY 的逻辑表达式。的逻辑表达式。

图图 13-47 13-47 例例 13.2013.20 的电路图的电路图


解：由式解：由式 13-213-2 可得可得

2 1 0 0 2 1 0 1 2 1 0 2 2 1 0 3 2 1 0 4 2 1 0 5 2 1 0 6 2 1 0 7( )Y A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D S

ABC ABC ABC ABC ABC ABC

(0,1,3,5,6,7)m


卡诺图化简如图卡诺图化简如图 13-4813-48 所示。所示。

图图 13-48 13-48 例例 13.2013.20 的卡诺图的卡诺图

由图由图 13-4813-48写出最简与或式写出最简与或式

Y = AB+ AB+C


13.6 13.6 双稳态触发器双稳态触发器

13.6.1 RS13.6.1 RS 触发器触发器

1. 1. 基本基本 RSRS 触发器触发器

基本基本 RSRS 触发器由两个与非门触发器由两个与非门 G1G1 和和 G2G2交叉连接而成，交叉连接而成，如图如图 13-5113-51 所示。和是输入端，和是输出端。所示。和是输入端，和是输出端。Q QDS DR



nQ

1nQ

图图 13-52 13-52 基本基本 RSRS 触发器触发器的逻辑符号的逻辑符号

（现态）：触发器接收输入信号之前的状态，也就是（现态）：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。触发器原来的稳定状态。（次态）：触发器接收输入信号之后所处的新的稳定（次态）：触发器接收输入信号之后所处的新的稳定状态。状态。


下面来分析基本下面来分析基本 RS RS 触发器的状态转换和逻辑功能。触发器的状态转换和逻辑功能。 (1) 当、时，与非门 G2 有一个输入端为 0 ，所以其输出端；而此时与非门 G1 的两个输入端全为 1 ，故其输出端 Q=0 ，即触发器处于 0 状态，这种情况也称为触发器置 0 或复位。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能。 (2) 当、时，与非门 G1 有一个输入端为 0 ，所以其输出端 Q=1 ；而与非门 G2 的两个输入端全为 1 ，故其输出端，即此时触发器处于 1 状态。这种情况也称为触发器置 1 或置位。当负脉冲除去后，触发器的状态也保持不变。 (3) 当、时，两个与非门的工作状态不受影响，各自的输出状态保持不变，即触发器保持原状态不变。 (4) 当、时，显然这时两个输出端和都为 1 。根据对触发器状态的规定，它既不是 1 状态，也不是 0 状态，这与双稳态触发器两个输出端应该互非的要求相矛盾。而当输入信号除去后，触发器将由各种偶然因素决定其最终状态。因此这种情况在使用中应禁止出现。

1DS 0DR 1Q

0DS 1DR 0Q

1DS 1DR



说明说明

11001100

00111100

0011不变不变不定不定

“置“置 0”0”“置“置 1”1”保持保持禁止禁止

DS DR Q

表表 13-26 13-26 与非门构成的基与非门构成的基本本 RSRS 触发器功能表触发器功能表

根据表根据表 13-2613-26 可得出基本可得出基本 RSRS 触发器的输出状态方程触发器的输出状态方程 (Equat(Equat

ion of State)ion of State) 为：为：1

1

n nDD

DD

Q S R Q

S R

（约束条件）



例例 13.21 13.21 基本基本 RSRS 触发器如图触发器如图 13-6313-63 所示。输入端、和所示。输入端、和CPCP 的波形如图的波形如图 13-5313-53 所示。试画出输出端波形。所示。试画出输出端波形。

DS DR

图图 13-53 13-53 例例 13-2113-21 的输入输出波形图的输入输出波形图


所谓同步就是指触发器状态的改变与时钟脉冲所谓同步就是指触发器状态的改变与时钟脉冲 CPCP 同步同步进行。进行。当当 CP=0CP=0 时，时， GG33 、、 GG44 均被封锁，不论均被封锁，不论 RR 、、 SS 信号如信号如何变化，何变化， GG33 、、 GG44 的输出信号均为的输出信号均为 11 ，， GG11 、、 GG22 组成的基组成的基本本 RSRS 触发器状态保持不变。当触发器状态保持不变。当 CP=1CP=1 时，时， GG33 、、 GG44 均被均被打开，打开， GG33 、、 GG44 的输出就是的输出就是 RR 、、 SS 信号取反，这时的同步信号取反，这时的同步RSRS 触发器就等同于基本触发器就等同于基本 RSRS 触发器，只是触发器，只是 RR 、、 SS需要输需要输入正脉冲，通过入正脉冲，通过 GG33 和和 GG44 后才能转换成后才能转换成 GG11 和和 GG22 所需要的所需要的负脉冲。负脉冲。

2. 2. 同步同步 RSRS 触发器触发器



图图 13-54 13-54 同步同步 RSRS 触发器触发器逻辑电路逻辑电路

图图 13-55 13-55 同步同步 RSRS 触发触发器的逻辑符号器的逻辑符号



由逻辑图可得出同步由逻辑图可得出同步 RSRS 触发器的功能表如表触发器的功能表如表 13-2713-27 所所示。示。

1nQ CPCP SS RR 说明说明

0011111111

××00001111

××00110011

0011不定不定

保持保持保持保持

“置“置 0”0”“置“置 1”1”禁止禁止

表表 13-27 13-27 同步同步 RSRS 触发器功能触发器功能表表

nQ

nQ



由表由表 13-2713-27 可以得出同步可以得出同步 RSRS 触发器的状态方程为：触发器的状态方程为：

1

0

n nQ S RQ

S R

（约束条件）



例例 13.22 13.22 同步同步 RSRS 触发器的输入触发器的输入 SS 、、 RR 和和 CPCP 的波形如图的波形如图 113-563-56 所示。。触发器的初始状态为所示。。触发器的初始状态为 00 。试画出输。试画出输出端波形。出端波形。

1DDS R


13.6.2 JK13.6.2 JK 触发器触发器

图图 13-57 13-57 主从结构主从结构的的 JKJK 触发器触发器

图图 13-58 13-58 主从结主从结构的构的 JKJK 触发器逻触发器逻辑符号辑符号


下降沿触发的边沿型下降沿触发的边沿型 JKJK 触发器的逻辑符号如图触发器的逻辑符号如图 13-5913-59 所示。所示。JKJK 触发器的功能表如表触发器的功能表如表 13-2813-28 所示。所示。

CPJ

K1nQ

nQ

nQ

JJ 说明说明

00001111

00110011

00

11

保持保持“置“置 0”0”“置“置 1”1”翻转翻转

表表 13-28 JK13-28 JK 触发器功能表触发器功能表

图图 13-59 13-59 下降沿触发的下降沿触发的边沿型边沿型 JKJK 触发器逻辑符触发器逻辑符号号

由表由表 13-2813-28 可写出可写出 JKJK 触发器的状态方程为触发器的状态方程为

1n n nQ JQ KQ

13.6.2 JK13.6.2 JK 触发器触发器

(13-5)(13-5)


例例 13.23 13.23 主从主从 JKJK 触发器的输入触发器的输入 JJ 、、 KK 和和 CPCP 的波形如图的波形如图 13-613-600 所示。。触发器的初始状态为所示。。触发器的初始状态为 00 。画出输出端波形。。画出输出端波形。1DDS R

图图 13-60 13-60 例例 13.2313.23 的输入输出波形图的输入输出波形图


13.6.3 D13.6.3 D 触发器触发器

图图 13-61 13-61 维持阻塞结构的维持阻塞结构的DD 触发器触发器

图图 13-62 D13-62 D 触发器逻辑触发器逻辑符号符号


CPCP DD 说明说明

↑↑↑↑

0011

0011

“置“置 0”0”“置“置 1”1”

1nQ

表表 13-29 D13-29 D 触发器功能表触发器功能表

由表由表 13-2913-29 可写出可写出 DD 触发器的状态方程为触发器的状态方程为

1nQ D

13.6.3 D13.6.3 D 触发器触发器

(13-6)(13-6)


例例 13.24 13.24 触发器如图触发器如图 13-6213-62 所示。输入端所示。输入端 DD 和和 CPCP 的波形如的波形如图图13-6313-63 所示。触发器的初始状态为所示。触发器的初始状态为 00 。画出输出端波。画出输出端波形。形。

1DDS R

图图 13-63 13-63 例例 13.2413.24 的输入输出波形图的输入输出波形图


13.6.4 T13.6.4 T 触发器触发器

CP T 1nQ

nQnQ

说明说明

0011

保持保持翻转翻转

表 13-30 T 触发器功能表

图 13-64 下降沿触发的 T 触发器

由表由表 13-3013-30 可知，可知， TT 触发器的状态方程为触发器的状态方程为

1n nQ T Q

当当 T=1T=1 称为触发器。其状态方程为。称为触发器。其状态方程为。T 1n nQ Q

(13-7)(13-7)


例例 13.25 13.25 触发器如图触发器如图 13-6413-64 所示。输入端所示。输入端 TT 和和 CPCP 的波的波形如图形如图 13-6513-65 所示。。触发器的初始状态为所示。。触发器的初始状态为 00 。。画出输出端波形。画出输出端波形。

1DDS R

图图 13-65 13-65 例例 13.2513.25 的输入输出波形的输入输出波形图图


13.6.5 13.6.5 几种触发器的转换几种触发器的转换

1. JK1. JK 触发器转换为触发器转换为 DD 触发器触发器由式由式 13-513-5 和式和式 13-613-6 的可知，的可知，

1 ( )n n n n n n nQ D D Q Q DQ DQ JQ KQ

因此，因此， J=TJ=T ，， K=TK=T 。。 JKJK 触发器转换为触发器转换为 TT 触发器的电路如触发器的电路如下下

所示。所示。


由式由式 13-513-5 和式和式 13-713-7 可知，可知，1n n n n n nQ T Q TQ TQ JQ KQ

因此，因此， J=TJ=T ，， K=TK=T 。。 JKJK 触发器转换为触发器转换为 TT 触发器的电路如触发器的电路如图所示。图所示。

2. JK2. JK 触发器转换为触发器转换为 TT 触发器触发器



3. D3. D 触发器转换为触发器转换为 TT 触发器触发器

1n nQ T Q D

因此，。因此，。 DD 触发器转换为触发器转换为 TT 触发器的电路如图触发器的电路如图13-6813-68 所示。所示。

nD T Q

由式由式 13-613-6 和式和式 13-713-7 可知，可知，



寄存器是一种被大量使用的时序逻辑电路，用于存储寄存器是一种被大量使用的时序逻辑电路，用于存储少量的二进制代码或数据。常用的寄存器类型按功能分少量的二进制代码或数据。常用的寄存器类型按功能分有有数码寄存器数码寄存器和和移位寄存器移位寄存器 (Shift Register)(Shift Register) 两类。数两类。数码寄存器的结构比较简单，数据输入输出只能采用并行码寄存器的结构比较简单，数据输入输出只能采用并行方式；移位寄存器的结构稍复杂，数据的输入与输出可方式；移位寄存器的结构稍复杂，数据的输入与输出可以根据需要决定采用并行与串行工作方式，应用灵活，以根据需要决定采用并行与串行工作方式，应用灵活，用途广泛。用途广泛。

13.7 13.7 寄存器与计数器寄存器与计数器

13.7.1 13.7.1 寄存器寄存器


图 13-69 为四个 D 触发器构成的四位数码寄存器。清零信号是使得该电路初始状态为零。是准备存储的数据。在 CP 脉冲的上升沿作用下，，则输入端的数据就被送到了输出端。

DR

3 2 1 0d d d d

3 2 1 0 3 2 1 0Q Q Q Q d d d d 3 2 1 0d d d d

图 13-69 四个 D 触发器构成的四位数码寄存器

1. 1. 数码寄存器数码寄存器

13.7.1 13.7.1 寄存器寄存器


2.2. 移位寄存器移位寄存器

13.7.1 13.7.1 寄存器寄存器

图图 13-70 13-70 四个四个 DD 触发器构成的右移移位寄存触发器构成的右移移位寄存器器


（（ 11 ）异步二进制计数器）异步二进制计数器图为三位异步二进制计数器，其电路如图图为三位异步二进制计数器，其电路如图 13-7113-71 所示。所示。

图图 13-71 13-71 三位异步二进制计数器电三位异步二进制计数器电路路

13.7.2 13.7.2 计数器计数器

1. 1. 二进制计数器二进制计数器


计数脉计数脉冲数冲数

二进制数二进制数十进制数十进制数

QQ2 2 QQ1 1 QQ00

00 0 0 00 0 0 00

11 0 0 10 0 1 11

22 0 1 00 1 0 22

33 0 1 10 1 1 33

44 1 0 01 0 0 44

55 1 0 11 0 1 55

66 1 1 01 1 0 66

77 1 1 11 1 1 77

表表 13-31 13-31 图图 13-7113-71 电路功能表电路功能表


同步四位二进制计数器同步四位二进制计数器 74LS16174LS161 的功能表如表的功能表如表 13-3213-32 所示。所示。


CPCP EPEP ETET DD33 DD22 DD11 DD00 DD33 DD22 DD11 DD00

00 xx xx xx xx xx xx xx xx 00 00 00 00

11 00 xx xx dd33 dd22 dd11 dd00 dd33 dd22 dd11 dd00

11 11 11 11 xx xx xx xx 加法计数加法计数

11 11 00 xx xx xx xx xx 保持保持

11 11 xx 00 xx xx xx xx 保持保持

CR LD

表表 13-32 74LS16113-32 74LS161 功能表功能表

（（ 22 ）同步二进制计数器）同步二进制计数器

13.7.2 13.7.2 计数器计数器


由表由表 13-3213-32 可以看出，为异步清零端，当时可以看出，为异步清零端，当时计数器输出。正常计数状态时。计数器输出。正常计数状态时。为同步置数端，当，为同步置数端，当， CPCP 上升沿到来时，会把数据上升沿到来时，会把数据输入端准备的数据送到输出端。输入端准备的数据送到输出端。EPEP 和和 ETET 为计数允许端，当为计数允许端，当 EP=ET=1EP=ET=1 时，计数器处于加时，计数器处于加法计数状态。如果这两个端不同时为法计数状态。如果这两个端不同时为 11 ，则计数器处于保，则计数器处于保持状态。持状态。

CR 0CR

3 2 1 0 0000Q Q Q Q 1CR LD

0LD 3 2 1 0D D D D

3 2 1 0d d d d 3 2 1 0Q Q Q Q

13.7.2 13.7.2 计数器计数器


图图 13-72 13-72 同步四位二进制计数器同步四位二进制计数器74LS16174LS161 的逻辑符号的逻辑符号

COCO 为进位端，只有当时，为进位端，只有当时， CO=1CO=1；其它状态；其它状态下下 CO=0CO=0 。作为芯片扩展时级联使用。。作为芯片扩展时级联使用。

3 2 1 0 1111Q Q Q Q

13.7.2 13.7.2 计数器计数器


例例 13.26 13.26 分析图分析图 13-7313-73 所示电路为几进制计数器？所示电路为几进制计数器？


解：由解：由 74LS16174LS161 的功能表可知，该电路处于计数状态，的功能表可知，该电路处于计数状态，只有当时，，在只有当时，，在 CPCP 计数脉冲的上升计数脉冲的上升沿作用下，把的数据送到输出端，。沿作用下，把的数据送到输出端，。下个下个 CPCP 计数脉冲的上升沿再来时，计数器重新从计数脉冲的上升沿再来时，计数器重新从 0000

0000开始加法计数。该电路的状态表如表开始加法计数。该电路的状态表如表 13-3313-33 所示。所示。

3 2 1 0 0101Q Q Q Q 0LD

3 2 1 0D D D D

3 2 1 0 0000Q Q Q Q


CP3nQ 2

nQ 1nQ 0

nQ 13nQ 1

2nQ 1

1nQ 1

0nQ

初态初态次态次态

11 0 0 0 00 0 0 0 0 0 0 10 0 0 1

22 0 0 0 10 0 0 1 0 0 1 00 0 1 0

33 0 0 1 00 0 1 0 0 0 1 10 0 1 1

44 0 0 1 10 0 1 1 0 1 0 00 1 0 0

55 0 1 0 00 1 0 0 0 1 0 10 1 0 1

66 0 1 0 10 1 0 1 0 0 0 00 0 0 0

表表 13-33 13-33 例例 13.2613.26 的输出状态转换的输出状态转换表表

由表由表 13-3313-33 可知，该电路为六进制计数器。可知，该电路为六进制计数器。


（（ 11 ）异步十进制计数器）异步十进制计数器

0(1) 0(2) 0R R

9(1) 9(2) 0S S

输入输入输出输出说明说明 RR0(1) 0(1)

RR0(2)0(2)

SS9(1) 9(1)

SS9(2)9(2)

CPCP0 0 CPCP11 QQ33 Q Q22 Q Q11 Q Q00

1 11 11 11 1

0 ×0 ×× 0× 0

× ×× ×× ×× ×

0 0 0 00 0 0 00 0 0 00 0 0 0

清零清零

× ×× × 1 11 1 × ×× × 1 0 0 11 0 0 1 “置“置 9”9”

CP 0CP 0

0 CP0 CP CP QCP Q00

QQ33 CP CP

计数计数计数计数计数计数计数计数

二进制二进制五进制五进制

84218421十进制十进制54215421十进制十进制

表表 13-34 13-34 异步二异步二 --五五 -- 十进制计数器十进制计数器 74LS29074LS290 功能表功能表

2. 2. 十进制计数器十进制计数器

13.7.2 13.7.2 计数器计数器


由表由表 13-3413-34 可以看出，可以看出， RR0(1)0(1) 和和 RR0(2)0(2) 为异步清零端，当为异步清零端，当

RR0(1)0(1)=R=R0(2)0(2)=1=1 时计数器输出时计数器输出 QQ33QQ22QQ11QQ00=0000=0000 。。 SS9(1)9(1) 和和

SS9(2)9(2) 为异步置九端，当为异步置九端，当 SS9(1)9(1)=S=S9(2)9(2)=1=1 时计数器输出时计数器输出

QQ33QQ22QQ11QQ00=1001=1001 。正常计数状态时。正常计数状态时 RR0(1)0(1) 和和 RR0(2)0(2) 至少有至少有

一个为一个为 00 ，， SS9(1)9(1) 和和 SS9(2)9(2) 至少有一个为至少有一个为 00 。当。当 CP0=CPCP0=CP ，，

CP1=0CP1=0 时，时， 74LS29074LS290 是一个一位二进制加法计数器，当是一个一位二进制加法计数器，当CP0=0CP0=0 ，， CP1=CPCP1=CP 时，时， 74LS29074LS290 是一个五进制加法计数是一个五进制加法计数器，当器，当 CP0=CPCP0=CP ，， CP1=Q0CP1=Q0 时，时， 74LS29074LS290 是一个十进制是一个十进制加法加法

计数器，输出端为计数器，输出端为 84218421 码，当码，当 CP0=QCP0=Q33 ，， CP1=CPCP1=CP 时，时，

74LS29074LS290 是一个十进制加法计数器，输出端为是一个十进制加法计数器，输出端为 54215421 码。码。

13.7.2 13.7.2 计数器计数器


13.7.2 13.7.2 计数器计数器

图图 13-74 13-74 异步二异步二 --五五 -- 十进制计数器十进制计数器 74LS29074LS290 的逻辑的逻辑符号符号


例例 13.27 13.27 分析图分析图 13-7513-75 所示电路为几进制计数器？所示电路为几进制计数器？

解：由解：由 74LS29074LS290 的功能表的功能表 13-3413-34 可知，该电路处于可知，该电路处于 84218421 码计数状态，只码计数状态，只有当时，与门输出为有当时，与门输出为 11 ，使得，计数器被清零，，使得，计数器被清零，。下个。下个 CPCP 计数脉冲的下降沿再来时，计数器重新从计数脉冲的下降沿再来时，计数器重新从 00000000

开始加法计数。该电路的状态表如表开始加法计数。该电路的状态表如表 13-3513-35 所示。所示。

3 2 1 0 0101Q Q Q Q 0(1) 0(2) 1R R

3 2 1 0 0000Q Q Q Q


CP3nQ 2

nQ 1nQ 0

nQ 13nQ 1

2nQ 1

1nQ 1

0nQ

初态初态次态次态

11 0 0 0 00 0 0 0 0 0 0 10 0 0 1

22 0 0 0 10 0 0 1 0 0 1 00 0 1 0

33 0 0 1 00 0 1 0 0 0 1 10 0 1 1

44 0 0 1 10 0 1 1 0 1 0 00 1 0 0

55 0 1 0 00 1 0 0 0 1 0 10 1 0 1（暂态）（暂态）0 1 0 10 1 0 1（暂态）（暂态） 0 0 0 00 0 0 0

表表 13-35 13-35 例例 13.2713.27 的输出状态转换表的输出状态转换表

由表 13-35 可知， Q3Q2Q1Q0=0101 不是一个稳定状态，而是一个暂态。当 Q3

Q2Q1Q0=0101 时，与门的两个输入端均为 1 ，输出为 1 ， R0(1)=R0(2)=1 。此时不论 CP 计数脉冲处于什么状态，计数器的输出都会被清零。因此，该电路为五进制计数器。


同步十进制计数器同步十进制计数器 74LS16074LS160 的功能表与的功能表与 74LS16174LS161 表相同，表相同，逻辑符号图与逻辑符号图与 74LS16174LS161相同。相同。唯一的不同之处在于唯一的不同之处在于 74LS16174LS161 是四位二进制计数器，而是四位二进制计数器，而74LS16074LS160 是一个十进制计数器。只有当是一个十进制计数器。只有当 QQ33QQ22QQ11QQ00=1001=1001 时，时，CO=1CO=1；其它状态下；其它状态下 CO=0CO=0 。。

（（ 22 ）同步十进制计数器）同步十进制计数器


RAMRAM （（ Random AccessMemoryRandom AccessMemory ）是能够随时存）是能够随时存入（写入）或取出（读出）信息的存储器，所以也称读写入（写入）或取出（读出）信息的存储器，所以也称读写存储器（存储器（ Read Write MemoryRead Write Memory ）） RWMRWM 。。 RAM RAM 又可分又可分为为 SRAMSRAM （（ Static RAM/Static RAM/ 静态存储器）和静态存储器）和 DRAMDRAM （（ DynDynamic RAM/amic RAM/ 动态存储器）。动态存储器）。 SRAMSRAM 是利用双稳态触发器是利用双稳态触发器来保存信息的，只要不掉电，信息是不会丢失的。来保存信息的，只要不掉电，信息是不会丢失的。 DRADRAMM 是利用是利用 MOSMOS （金属氧化物半导体）电容存储电荷来储（金属氧化物半导体）电容存储电荷来储存信息，因此必须通过不停的给电容充电来维持信息。存信息，因此必须通过不停的给电容充电来维持信息。

13.8 13.8 大规模集成电路应用举例大规模集成电路应用举例

13.8.1 13.8.1 半导体存储器分类半导体存储器分类

1. 1. 随机存储器（随机存储器（ RARA

MM ））


2. 2. 固定只读存储器固定只读存储器 (ROM)(ROM)

ROMROM （（ Read Only MemoryRead Only Memory ）是存放固定信息的存储）是存放固定信息的存储器，它的信息是在芯片制造时由厂家写入，或使用中用专器，它的信息是在芯片制造时由厂家写入，或使用中用专门装置写入的。门装置写入的。

3. 3. 可编程只读存储器（可编程只读存储器（ PROPRO

MM ））4. 4. 可擦除可编程只读存储器（可擦除可编程只读存储器（ EPROMEPROM ））

可擦除只读存储器（可擦除只读存储器（ Erasable ROMErasable ROM ）存储器是一种）存储器是一种可可

擦除、可重新编程的只读存储器。擦除、可重新编程的只读存储器。


5. 5. 电可擦除可编程只读存储器（电可擦除可编程只读存储器（ EEPROMEEPROM 或或 E2PROME2PROM ））

6. FLASH6. FLASH

FlashFlash 也是一种非易失性存储器（掉电不会丢失），它也是一种非易失性存储器（掉电不会丢失），它擦写方便，访问速度快，已大大取代了传统的擦写方便，访问速度快，已大大取代了传统的 EPROMEPROM 的的地位。由于它具有和地位。由于它具有和 ROMROM 一样掉电不会丢失的特性，因一样掉电不会丢失的特性，因此很多人称其为此很多人称其为 Flash ROMFlash ROM 。。


一个半导体存储器芯片的存储容量是指存储器可以容纳一个半导体存储器芯片的存储容量是指存储器可以容纳的二进制信息量，以存储器中存储地址寄存器（的二进制信息量，以存储器中存储地址寄存器（ MARMAR ）的）的编址数与存储字位数的乘积表示。编址数与存储字位数的乘积表示。

13.8.2 13.8.2 半导体存储器的主要技术指标半导体存储器的主要技术指标

1. 1. 存储容量存储容量

2. 2. 存储速度存储速度

存储器的存储速度可以用两个时间参数表示，一个是存储器的存储速度可以用两个时间参数表示，一个是““存取时间”存取时间” (Access Time)TA(Access Time)TA ，定义为从启动一次存，定义为从启动一次存储器储器

操作，到完成该操作所经历的时间。另一个是“存储周操作，到完成该操作所经历的时间。另一个是“存储周期”期” (Memory Cycle)TMC(Memory Cycle)TMC ，定义为起动两次独立的存储，定义为起动两次独立的存储

器器操作之间所需的最小时间间隔。操作之间所需的最小时间间隔。


这是一个综合性指标，性能主要包括三项指标——存储这是一个综合性指标，性能主要包括三项指标——存储容量、存储速度和可靠性。对不同用途的存储器有不同的容量、存储速度和可靠性。对不同用途的存储器有不同的要求。例如，有的存储器要求存储容量，则就以存储容量要求。例如，有的存储器要求存储容量，则就以存储容量为主，有的存储器如高速缓冲器，则要求以存储速度为主。为主，有的存储器如高速缓冲器，则要求以存储速度为主。

3. 3. 可靠性可靠性

存储器的可靠性用存储器的可靠性用 MTBF(Mean Time Between FailureMTBF(Mean Time Between Failure

s)s)

平均故障间隔时间来衡量，平均故障间隔时间来衡量， MTBFMTBF越长，可靠性越高，内越长，可靠性越高，内存存

储器常采用纠错编码技术来延长储器常采用纠错编码技术来延长 MTBFMTBF 以提高可靠性。以提高可靠性。4. 4. 性能／价格比性能／价格比

13.8.2 13.8.2 半导体存储器的主要技术指标半导体存储器的主要技术指标


可编程逻辑器件———可编程逻辑器件——— PLDPLD （（ Programmable Logic DProgrammable Logic Deviceevice ）是）是 2020 世纪世纪 7070年代发展起来的新型逻辑器件。它年代发展起来的新型逻辑器件。它是被作为一种通用型器件来生产的，然而它的逻辑功能又是是被作为一种通用型器件来生产的，然而它的逻辑功能又是由用户通过对器件编程来自行设定，可以实现在一片由用户通过对器件编程来自行设定，可以实现在一片 PLDPLD芯片上数字系统的集成，而不必由芯片制造厂商去设计和制芯片上数字系统的集成，而不必由芯片制造厂商去设计和制作专用集成芯片。它是大规模集成电路技术与计算机辅助设作专用集成芯片。它是大规模集成电路技术与计算机辅助设计（计（ CADCAD ）、计算机辅助生产（）、计算机辅助生产（ CAMCAM ）和计算机辅助测）和计算机辅助测试（试（ CATCAT ）相结合的产物，是现代数字电子系统向超高集）相结合的产物，是现代数字电子系统向超高集成度、超低功耗、超小型化和专用化方向发展的重要基础。成度、超低功耗、超小型化和专用化方向发展的重要基础。

13.9 13.9 可编程逻辑器件及可编程逻辑器件及 VHDLVHDL语言语言

13.9.1 13.9.1 可编程逻辑器件可编程逻辑器件


可编程逻辑器件的分类：可编程逻辑器件的分类：


类型类型与阵列与阵列或阵列或阵列输出电路输出电路

PROMPROM 固定固定可编程可编程固定固定

PLAPLA 可编程可编程可编程可编程固定固定

PALPAL 可编程可编程固定固定固定固定

GALGAL 可编程可编程固定固定可组态可组态

表表 13-36 13-36 低密度低密度 PLDPLD内部可编程情内部可编程情况况


硬件描述语言（硬件描述语言（ Hardware Description LanguageHardware Description Language ，，HDLHDL ）是电子系统硬件行为描述、结构描述、数据流描）是电子系统硬件行为描述、结构描述、数据流描述的语言。述的语言。 VHDLVHDL 程序包含实体（程序包含实体（ entityentity ）、结构体（）、结构体（ architecarchitectureture ）、配置（）、配置（ configurationconfiguration ）、包集合（）、包集合（ packagpackagee ）、库（）、库（ librarylibrary ）） 55 个部分。个部分。

13.9.2 VHDL13.9.2 VHDL 语言语言


例例 13.28 13.28 设计一个二选一多路开关。设计一个二选一多路开关。二选一多路开关的逻辑图如图二选一多路开关的逻辑图如图 13-7813-78 所示，该电路有两个所示，该电路有两个数据输入端数据输入端 aa 、、 bb ，一个地址输入端，一个地址输入端 ss输出为输出为 yy 。。

图图 13-78 13-78 二选一多路开关的逻辑图二选一多路开关的逻辑图


LIBRARY IEEELIBRARY IEEE；；USE LEEE. STD_LOGIC_1164.ALLUSE LEEE. STD_LOGIC_1164.ALL ；；ENTITY mux2 LS ENTITY mux2 LS

PORT (a,bPORT (a,b ：： IN STD_LOGICIN STD_LOGIC；； ss ：： IN STD_LOGICIN STD_LOGIC；； yy ：： OUT STD_LOGICOUT STD_LOGIC；；END ENTITY mux2END ENTITY mux2；； ARCHITECTURE behave OF mux2 LSARCHITECTURE behave OF mux2 LS

BEGINBEGIN

y < = a WHEN s = ‘0’ ELSEy < = a WHEN s = ‘0’ ELSE

b WHEN s = ‘1’b WHEN s = ‘1’ ；；END ARCHITECTURE behaveEND ARCHITECTURE behave ；；

二选一多路开关的二选一多路开关的 VHDLVHDL 程序：程序：


从上面的的程序可以看出，它们都是有三个类似的部分组从上面的的程序可以看出，它们都是有三个类似的部分组成，事实上，一个完整的成，事实上，一个完整的 VHDLVHDL 程序总是由库说明部分（程序总是由库说明部分（ LILI

BRARYBRARY ），实体（），实体（ ENTITYENTITY ）和结构体（）和结构体（ ARCHITECTURARCHITECTUR

EE ）等三部分组成，配置（）等三部分组成，配置（ configurationconfiguration ）、包集合（）、包集合（ packapacka

gege ）是可选部分。）是可选部分。 VHDLVHDL 程序中字母不区分大小写，一般将程序中字母不区分大小写，一般将 VHDLVHDL 关键字关键字用大写字母表示，用户自定义的标识符用小写字母表示。用大写字母表示，用户自定义的标识符用小写字母表示。


555 555 定时器是一种模拟和数字功能相结合的中规模集成定时器是一种模拟和数字功能相结合的中规模集成器件。由于其内部有三个电阻而得名。器件。由于其内部有三个电阻而得名。 555555定时器主要由三定时器主要由三个电阻组成的分压器、两个电压比较器、一个基本个电阻组成的分压器、两个电压比较器、一个基本 RSRS触发器和一个放电管构成。触发器和一个放电管构成。

5K

13.10 13.10 工程应用举例工程应用举例

1. 5551. 555 应用实例应用实例


图图 13-79 55513-79 555定时器的逻辑符号和内部结构图定时器的逻辑符号和内部结构图


R THUTR

U

CCU3

2

CCU3

1

CCU3

2 CCU

3

1

CCU3

2

CCU3

1


输出输出（（ QQ）） VTVT的状态的状态

00 XX XX 00 导通导通

11 11 截止截止

11 00 导通导通

11 不变不变不变不变

表表 13-37 55513-37 555定时器功能表定时器功能表


（（ 11 ）） 555555定时器构成的单稳态触发器定时器构成的单稳态触发器

555555定时器输出为定时器输出为 11 的持续时间由下式决定：的持续时间由下式决定： ttww=1.1RC=1.1RC


（（ 22 ）） 555555定时器构成的多谐振荡器定时器构成的多谐振荡器

图图 13-81 13-81 防盗报警电路防盗报警电路


该电路是 555 定时器构成的多谐振荡电路。该电路的特点是没有输入信号，只要一上电电路就自动开始输出矩形波。当A 、 B 之间的导线没有断时， 4 管脚为低电平，由表 13-37 可知， 555 定时器输出为 0 ，扬声器不发声。当有人经过把 A 、B 之间的导线碰断，则 4 管脚为高电平，多谐振荡器开始工作。电容 C 上的电压在之间来回变化。当电容充电时输出为 1 ，电容放电时输出为 0 。输出为高电平的持续时间和为低电平的持续时间由下式决定：

CCCCC UuU3

2

3

1

CRRtH )(7.0 21

CRtL 27.0

则占空比则占空比 CRR

CRRtw )2(7.0

)(7.0

21

21


2. 741602. 74160 组成的组成的 6060 进制计数器。进制计数器。

图图 13-82 7416013-82 74160 构成的异步构成的异步 6060 进制计数器进制计数器



3. 3. 测井深度测量系统测井深度测量系统

图图 13-83 13-83 测井深度测量系统框图测井深度测量系统框图



图图 13-84 13-84 电机正、反转时光电编码器输出电机正、反转时光电编码器输出


图图 13-85 13-85 鉴相器电路鉴相器电路

（（ 11 ）鉴相器电路）鉴相器电路


倍频电路就是一个异或电路，电路输入输出波形如图倍频电路就是一个异或电路，电路输入输出波形如图13-8613-86 所示。所示。

(2) (2) 倍频电路倍频电路


深度模拟仿真电路如图深度模拟仿真电路如图 13-8713-87 所示。该电路的主要作所示。该电路的主要作用是代替光电编码器产生如图用是代替光电编码器产生如图 13-8413-84 的波形。的波形。 U1U1 是一个是一个555555定时器构成的多谐振荡器，产生脉冲信号。定时器构成的多谐振荡器，产生脉冲信号。 U2AU2A 是是一个一个 DD 触发器，作用是分频，使得触发器，作用是分频，使得 U2AU2A 的输出脉冲频率的输出脉冲频率是是 U1U1输出的输出的 1/21/2 。后面的两个。后面的两个 DD 触发器负责产生两个相触发器负责产生两个相位互差位互差 9090 度的脉冲信号。度的脉冲信号。 R2R2 和和 R4R4 电阻的作用是使得后电阻的作用是使得后边的负载输入端不至于悬空。边的负载输入端不至于悬空。

13.11 13.11 数字电路的仿真数字电路的仿真

1. 1. 深度模拟电路深度模拟电路

下一页返回上一页退出图 13-87 深度模拟仿真电路


仿真结果如图 13-88 所示。

图 13-88 深度模拟电路仿真结果


鉴相器仿真电路如图鉴相器仿真电路如图 13-8913-89 所示。由一个反相器和三个所示。由一个反相器和三个DD 触发器构成。电路输入由一信号发生器产生脉冲信号，触发器构成。电路输入由一信号发生器产生脉冲信号， UU2A2A 和和 U6BU6B各是一个由各是一个由 DD 触发器构成的触发器构成的 22 分频电路，上升分频电路，上升沿触发。信号发生器的输出一路直接触发沿触发。信号发生器的输出一路直接触发 U2AU2A ，另一路经，另一路经过反相器触发过反相器触发 U6BU6B 。这就产生了两个相位互差。这就产生了两个相位互差 9090 度的脉冲度的脉冲信号，这两个信号一个做信号，这两个信号一个做 U5AU5A 的触发端，一个做时钟端，的触发端，一个做时钟端，就可以在就可以在 U5AU5A 的输出端产生高电平和低电平信号了。仿真的输出端产生高电平和低电平信号了。仿真结果如图结果如图 13-9013-90 所示。所示。

2.2. 鉴相器电路鉴相器电路

13.11 13.11 数字电路的仿真数字电路的仿真

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图 13-90 鉴相器电路仿真结果

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第 13 章 数字电路基础

第 13 章数字电路基础