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Circuiti Sequenziali
Circuito combinatorio
Memoria
Ingresso Uscita
L’uscita al tempo t di un circuito sequenziale dipende dagli ingressi al tempo (t) e dall’uscita al
tempo (t-∆t )
1
Circuiti sequenziali 2
I O1 O2
t<0 il circuito non è attivo (non è alimentato)t=0 si accende l’alimentazione e si chiude
l’interruttoret=tp O1=0 apro l’interruttoret=2tp O2=1; si innesca la “memorizzazione” dello
stato corrente: O1=0 & O2=1
Supponiamo tp1=tp2=tp
LATCH
Positive Feedback: Bi-Stability
Vi1
Vo1=Vi2Vo2
Vi1 Vo2
Vo1
Vi2
= V
o1
Vi2
= V
o1
Vi1 = Vo2
A
C
B
Meta-StabilityV
i2 =
Vo1
Vi1 = Vo2
C
Vi2
= V
o1
Vi1 = Vo2
B
δ δ
����������� ���� �������������� ������������� ����
Il Latch S-R 5
S
R Q
Q
S = Set (forza Q=1)R = Reset (forza Q=0)
L’uscita Q(t) nel generico istante di tempo tdipende da:
S nell’istante tR nell’istante t
Q(t-∆t) = uscita nell’istante (t-∆t)
FIGURE 10-4 NAND Latch Input Conditions.
Nigel P. CookDigital Electronics with PLD Integration
Copyright ©2001 by Prentice-Hall, Inc.Upper Saddle River, New Jersey 07458
All rights reserved.
S
R Q
Q
1 00 11 01 00 10 11 1
1 1Q(t) Q(t)
1 01 1 1 00 11 1 0 11 01 0 1 01 11 0 0 11 10 1 1 00 10 1 0 11 10 0 1 0
1 10 0 0 1Q(t) Q(t) S R Q(t-∆t) Q(t-∆t)
?
7
Dopo tp Dopo 2tp
transitorio
non consentito
S
R Q
Q
1 01 1 1 00 11 1 0 11 01 0 1 01 11 0 0 11 10 1 1 00 10 1 0 11 10 0 1 0 1 10 0 0 1
Q(t) Q(t) S R Q(t-∆t) Q(t-∆t)
?
8
Q(t-∆t) Q(t-∆t)1 11 01 00 10 1
1 10 0Q(t) Q(t)S R
Configurazione non consentita
9
Nigel P. CookDigital Electronics with PLD Integration
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All rights reserved.
FIGURE 10-3 NOR Latch Input Conditions.
Nigel P. CookDigital Electronics with PLD Integration
Copyright ©2001 by Prentice-Hall, Inc.Upper Saddle River, New Jersey 07458
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FIGURE 10-2 The S-R NOR Latch and the S-R NAND Latch.
Nigel P. CookDigital Electronics with PLD Integration
Copyright ©2001 by Prentice-Hall, Inc.Upper Saddle River, New Jersey 07458
All rights reserved.
Nigel P. CookDigital Electronics with PLD Integration
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Latch antirimbalzo
S Q
Latch
R Q
5 V
V1 V2
V1 (S)
V2 (R)
V3 (Q)
V3
t = t0
t0
Resistenze di pullup
Switch
S
R Q
Q
Il flip-flop S-R15
S
R
Q
Q
ck
A
B
ck=0 A=B=1 Q e Q non variano
ck=1 Tabella di verità precedente
1 11 1 11 01 1 00 11 0 1
Q(t-∆t) Q(t-∆t)1 0 0Q(t-∆t) Q(t-∆t)0 1 1Q(t-∆t) Q(t-∆t)0 1 0Q(t-∆t) Q(t-∆t)0 0 1Q(t-∆t) Q(t-∆t)0 0 0
Q(t) Q(t) Ck S R
S
R
Q
Q
ck
A
B
16
6 Level-Triggered or Gated Set-Reset Flip-Flop.
Nigel P. CookDigital Electronics with PLD Integration
Copyright ©2001 by Prentice-Hall, Inc.Upper Saddle River, New Jersey 07458
All rights reserved.
Il flip-flop J-K18
J
K
Q
Q
ck
A
B
Non presenta configurazioni non consentite
19J
K
Q
Q
ck
A
B
ck=0
A=B=1; Q(t)=Q(t-∆t)ck=1
J=0, K=0 A=B=1; Q(t)=Q(t-∆t)
J=0, K=1 A=1; B dipende da Q(t-∆t)
Q(t-∆t)=0Q(t- ∆t)=1
B=1; Q(t)=1; Q(t)=0
Q(t-∆t)=1
B=0; Q(t)=1; Q(t)=0;
J=1, K=0 B=1; A dipende da Q(t-∆t)
Q(t-∆t)=1Q(t- ∆t)=0
A=1; Q(t)=0; Q(t)=1
Q(t-∆t)=1
A=0; Q(t)=0; Q(t)=1;
J
K
Q
Q
ck
A
B
ck=1
20
21J
K
Q
Q
ck
A
B
ck=1
J=1, K=1
A dipende da Q(t-∆t); B dipende da Q(t-∆t)
Q(t-∆t)=1Q(t- ∆t)=0
Q(t-∆t)=0Q(t- ∆t)=1
A=1; B=0; Q(t)=0; Q(t)=1 A=0; B=1; Q(t)=1; Q(t)=0
Q(t)=Q(t- ∆t) OSCILLAZIONI
JK- Flip Flop
S
R
Q
Q Q
J
K
φ
QJ
K Q
Jn Kn Qn+1
0011
0101
Qn01Qn
(b)
(c)
Q
(a)φ
EsercizioSi illustri la struttura, il funzionamento e la tabella di verità di un flip-
flop di tipo J-K level triggered. Inoltre, Si completi e si commenti il diagramma di timing riportato di seguito relativo alle uscite di un flip-flop di tipo J-K level triggered, considerando che il ritardo di propagazione del flip-flop è pari ad un quadratino.
Il flip-flop J-K Master-Slave 24
J
K
ck
Q
Q
ck
Q’
Q’
Master Slave
ck=1 Master abilitato e Slave disabilitatock=0 Master disabilitato e Slave abilitato
Il flip-flop T25
J=K=0JckK
Q
Q
T=0
Tck
Q
Q
Q(t)=Q(t -∆t)Q(t)=Q(t - ∆t)
J=K=1 T=1
Q(t)=Q(t -∆t)Q(t)=Q(t - ∆t)
MS
MS
Timing 26
ck
Tt
tQ
Master Slave
M S M S M S
Divisore di frequenza 27
Tck
Q
Q
1
ck
t
t
Q tck tQ
La frequenza di Q èmetà della frequenza di ck
MS
Il flip-flop D
J=0; K=1JckK
Q
Q
D=0
Dck
Q
Q
Q(t)=0Q(t)=1
J=1; K=0 D=1
Q(t)=1Q(t)=0
MS
28
MS
Timing
t
t
Q
ck
29
t
D
FIGURE 10-7 Edge-Triggered Set-Reset Flip-Flops.
Nigel P. CookDigital Electronics with PLD Integration
Copyright ©2001 by Prentice-Hall, Inc.Upper Saddle River, New Jersey 07458
All rights reserved.
Flip-flop J-K edge triggered
J
K
Q
Q
ck
A
B
Pulse Generator
clk
Non presenta oscillazioni se la durata dell’impulso di clock èinferiore al ritardo del flip-flop
Flip-flop D e T edge-triggered32
Dck
Q
Q
Dck
Q
Q
Tck
Q
Q
Tck
Q
Q
Flip-Flop: Timing Definitions
DATASTABLE
DATASTABLE
In
Out
t
t
t
φ
tsetup thold
tpFF
Maximum Clock Frequency
FF’s
LOGIC
tp,comb
φ
Segnali di Preset e Clear 35
Consentono di forzare l’uscita di un flip-flopad 1 o a 0, indipendentemente dagli ingressi
Dck
Q
Q
Pr
Cr
Pr=0; Cr=1 Q=0; qualsiasi siano D e ck
Pr=1; Cr=0 Q=1; qualsiasi siano D e ck
Pr=Cr=1 non consentita
Pr=Cr=0 Q dipende da D e ck
Flip Flop J-K edge triggered con preset e clear
J
K
Q
Q
ck
A
B
Pulse Generator
clk
Preset
Clear
FF-D edge triggered con reset (sincrono)
Il segnale di reset agisce solo sul fronte di salita del clock
Dck
Q
Q
D
reset
clk
Q
Q
Registri 38
ck
DQck D
Qck D
Qck D
Qck D
Qck D
Qck
Dn Dn-1 Dn-2 D3 D2 D1
Qn Qn-1 Qn-2 Q3 Q2 Q1
Parallel IN – Parallel OUT (PIPO)
In1 In2 In3 In4
In1 In2 In3 In4
ck
D[n:1]
Q[n:1]
tQ è sincronizzata con il clock
RegistriSerial IN – Parallel OUT (SIPO)
39
ckQD ck
QD ck
QD ck
QD ck
QD
Q5 Q4 Q3 Q2 Q1
D
ck
Una stringa binaria ad n bit viene memorizzatadopo n cicli di clock
Ck
Q1
Q2
Q3
Q4
Q5 t
40D = 1 0 1 0 1
Registri41
Parallel IN – Serial OUT (PISO)
ckQD
CrPr ck
QD
CrPr ck
QD
CrPr ck
QD
CrPr
D4 D3 D2 D1
D4 D3 D2 D1
Preset e Clear attivi alti
Q
Registri42
Parallel IN – Serial OUT (PISO)
Realizzare il registro utilizzando dei mux
Registri43
Serial IN – Serial OUT (SISO)
ckQD ck
QD ck
QD ck
QD ck
QD
D
ck
Q
Contatore asincrono44
Tck Q
cr
Tck Q
cr
Tck Q
cr
1
ck
crQ0 Q1 Q2
La parola di uscita Q2 Q1 Q0 indica il numero di cicli di clock trascorsi dal tempo 0
MS MS MS
Timing
ck
Q0
Q1
Q2
t
cr
Ritardo ck-Q[n:0] = (n+1) tpFF
45
0
0
0
1
0
0
0
1
0
1
1
0
0
0
1
Contatore asincrono
Disegnare un contatore asincrono che faccia uso dei flip flop di tipo T edge triggered.
Tracciarne il diagramma di timing.
47
Il contatore precedente è modulo 8: l’uscita assumetutte e 8 le configurazioni da 0 (000) a 7 (111)
L’uscita di un contatore modulo N assumesolo le N configurazioni da 0 a N-1
Tck Q
cr
Tck Q
cr
Tck Q
cr
1
ck
cr
Q0 Q1 Q2
Q2Q1
Q0
MS MS MS
Contatore modulo N
Tracciare il diagramma di timing del contatore precedentemente analizzato.
Contatore sincrono 49
Tck Q
cr
Tck Q
cr
Tck Q
cr
1
ck
Q0 Q1 Q2
cr
Tck Q
cr
Q3
Q0Q1
Q2
Q0 commuta seguendo ckQ1 commuta seguendo Q0
Q2 commuta seguendo Q0 AND Q1 e così via
MS MS MS MS
Contatore sincrono 50
Ritardo ck – Q[n:0] = tpFF + (n-1) tpAND
Tck Q
cr
Tck Q
cr
Tck Q
cr
1
ck
Q0 Q1 Q2
cr
Tck Q
cr
Q3
Q0Q1
Q2Q1Q0
Ritardo ck – Q[n:0] = tpFF + tpAND, ma fan-in elevato
MS MS MS MS
Contatore sincrono
Disegnare un contatore sincrono che faccia uso di flip flop di tipo T edge triggered.
Tracciarne il diagramma di timing.
Contatore sincrono modulo N
Disegnare lo schema di un contatore sincrono che faccia uso dei flip-flop di tipo T edgetriggered e segnale di Reset sincrono.
Contatore a 5 bit modulo 25
Contatore a decremento
Realizzare un contatore a decremento
Realizzare un contatore a incremento e decremento
