32-bit MCU family built on the Power Architecture® embedded

July 2015 DocID14891 Rev 8 1/11451

RM0022Reference manual

32-bit MCU family built on the Power Architecture embedded category for automotive chassis and safety electronics applications

IntroductionThe SPC560P44Lx, SPC560P50Lx microcontroller is built on the Power Architecture

platform and targets chassis and safety market segment, specifically the Electrical Hydraulic

Power Steering (EHPS), the lower end of Electric Power Steering (EPS) and the airbag

application space. The Power Architecture based 32-bit microcontrollers represent the latest

achievement in integrated automotive application controllers.

EHPS and EPS systems typically feature sophisticated and advanced electrical motor

control periphery with special enhancements in the area of pulse width modulation, highly

flexible timers, and functional safety.

The safety features included in SPC560P44Lx, SPC560P50Lx (like fault collection unit,

safety port or flash and SRAM with ECC) support the design of system applications where

safety is a requirement.

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Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Audience. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Chapter organization and device-specific information . . . . . . . . . . . . . . . . . . . . . 51

References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521.1 The SPC560P44Lx, SPC560P50Lx microcontroller family . . . . . . . . . . . 52

1.2 Target applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531.2.1 Application examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

1.4 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.5 Critical performance parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6 Chip-level features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581.6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.7 Module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601.7.1 High performance e200z0 core processor . . . . . . . . . . . . . . . . . . . . . . . 60

1.7.2 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.7.3 Enhanced direct memory access (eDMA) . . . . . . . . . . . . . . . . . . . . . . . 61

1.7.4 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.7.5 Static random access memory (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . 62

1.7.6 Interrupt controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

1.7.7 System status and configuration module (SSCM) . . . . . . . . . . . . . . . . . 63

1.7.8 System clocks and clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

1.7.9 Frequency-modulated phase-locked loop (FMPLL) . . . . . . . . . . . . . . . . 64

1.7.10 Main oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

1.7.11 Internal RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

1.7.12 Periodic interrupt timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.7.13 System timer module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.7.14 Software watchdog timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.7.15 Fault collection unit (FCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.7.16 System integration unit Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.7.17 Boot and censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

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1.7.18 Error correction status module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.7.19 Peripheral bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.7.20 Controller area network (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.7.21 Safety port (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

1.7.22 FlexRay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

1.7.23 Serial communication interface module (LINFlex) . . . . . . . . . . . . . . . . . 69

1.7.24 Deserial serial peripheral interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . 69

1.7.25 Pulse width modulator (FlexPWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

1.7.26 eTimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

1.7.27 Analog-to-digital converter (ADC) module . . . . . . . . . . . . . . . . . . . . . . . 72

1.7.28 Cross triggering unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1.7.29 Nexus development interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1.7.30 Cyclic redundancy check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

1.7.31 IEEE 1149.1 JTAG controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

1.7.32 On-chip voltage regulator (VREG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

1.8 Developer environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

1.9 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

2 SPC560P44Lx, SPC560P50Lx memory map . . . . . . . . . . . . . . . . . . . . . 77

3 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 803.1 144-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

3.2 100-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

3.3 Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 833.3.1 Power supply and reference voltage pins . . . . . . . . . . . . . . . . . . . . . . . 83

3.3.2 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

3.3.3 Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

3.4 CTU / ADCs / FlexPWM / eTimers connections . . . . . . . . . . . . . . . . . . . . 99

4 Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1034.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

4.2 Available clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1064.2.1 FMPLL_n input reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.2.2 Clock selectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

4.2.3 Auxiliary clock dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.2.4 External clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

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4.3 Alternate module clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1084.3.1 FlexCAN clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.3.2 FlexRay clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.3.3 SWT clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.3.4 Nexus Message Clock (MCKO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.3.5 Cross Triggering Unit (CTU) clock domains . . . . . . . . . . . . . . . . . . . . 109

4.3.6 IPS bus clock sync bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.3.7 Peripherals behind the IPS bus clock sync bridge . . . . . . . . . . . . . . . . 110

4.4 Clock behavior in STOP and HALT mode . . . . . . . . . . . . . . . . . . . . . . . .110

4.5 Software controlled power management/clock gating . . . . . . . . . . . . . . .111

4.6 System clock functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.7 IRC 16 MHz internal RC oscillator (RC_CTL) . . . . . . . . . . . . . . . . . . . . .112

4.8 XOSC external crystal oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1134.8.1 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

4.8.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

4.9 Frequency Modulated Phase Locked Loop (FMPLL) . . . . . . . . . . . . . . . .1154.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

4.9.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

4.9.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

4.9.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116


4.9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

4.9.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.10 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1224.10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.10.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123


4.10.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 125

5 Clock Generation Module (CGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1335.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

5.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1345.3.1 Normal and Reset Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . 134

5.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 134

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5.6 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1375.6.1 Output Clock Enable register (CGM_OC_EN) . . . . . . . . . . . . . . . . . . . 137

5.6.2 Output Clock Division Select register (CGM_OCDS_SC) . . . . . . . . . . 138

5.6.3 System Clock Select Status register (CGM_SC_SS) . . . . . . . . . . . . . 139

5.6.4 Auxiliary Clock 0 Select Control register (CGM_AC0_SC) . . . . . . . . . 140

5.6.5 Auxiliary Clock 0 Divider Configuration register (CGM_AC0_DC0) . . . 141




5.6.9 Auxiliary Clock 2 Divider Configuration Register (CGM_AC2_DC0) . . 143



5.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

5.8 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1465.8.1 System clock source selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

5.8.2 System clock disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

5.9 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1475.9.1 Auxiliary clock source selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

5.9.2 Dividers functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

5.10 Output clock multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

5.11 Output clock division selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

6 Mode Entry Module (ME) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1516.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

6.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

6.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

6.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152


6.3 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 1536.3.1 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

6.3.2 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

6.3.3 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

6.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1806.4.1 Mode transition request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

6.4.2 Mode details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

6.4.3 Mode transition process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

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6.4.4 Protection of mode configuration registers . . . . . . . . . . . . . . . . . . . . . 191

6.4.5 Mode transition interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

6.4.6 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

6.4.7 Application example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

7 Power Control Unit (PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1957.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

7.1.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196


7.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1967.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

7.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

7.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2007.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

7.4.2 Reset / Power-on reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

7.4.3 PCU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

7.4.4 Mode transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

7.4.5 Power domain control state machine . . . . . . . . . . . . . . . . . . . . . . . . . . 201

7.5 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

8 Reset Generation Module (RGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2118.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211

8.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

8.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212


8.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 2138.5.1 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

8.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2248.6.1 Reset state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

8.6.2 Destructive resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

8.6.3 External reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

8.6.4 Functional resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

8.6.5 Alternate event generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

8.6.6 Boot mode capturing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

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RM0022 Contents

24

9 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2319.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

9.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

9.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

9.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2339.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

9.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 2359.5.1 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235


9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2429.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

9.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

9.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

9.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2559.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

9.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

9.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

9.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

9.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

9.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 260

9.7.7 Software configurable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . 261

9.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

9.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 262

9.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

10 System Status and Configuration Module (SSCM) . . . . . . . . . . . . . . 26410.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

10.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

10.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264


10.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 26510.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265



10.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27110.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

Contents RM0022

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11 System Integration Unit Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 27211.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

11.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

11.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27411.3.1 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

11.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27411.4.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

11.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 27511.5.1 SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275



11.6.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

11.6.3 General purpose input and output pads (GPIO) . . . . . . . . . . . . . . . . . 292

11.6.4 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

11.7 Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

12 e200z0 and e200z0h Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29512.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29512.2.1 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

12.3 Core registers and programmers model . . . . . . . . . . . . . . . . . . . . . . . . 30012.3.1 Unimplemented SPRs and read-only SPRs . . . . . . . . . . . . . . . . . . . . 303

12.4 Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

13 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30413.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

13.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

13.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304


13.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30513.2.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

13.2.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

14 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30614.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

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RM0022 Contents

24

14.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

14.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

14.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307


14.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

14.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30814.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

14.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

14.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

14.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

14.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

15 Error Correction Status Module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . 31115.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

15.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

15.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

15.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . .31115.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312


15.4.3 ECSM_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

16 Internal Static RAM (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33216.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

16.2 SRAM operating mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

16.3 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

16.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

16.5 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33216.5.1 Access timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

16.5.2 Reset effects on SRAM accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334


16.7 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 334

17 Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

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17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

17.2 Platform Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33517.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335


17.2.3 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

17.2.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 337


17.2.6 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

17.2.7 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

17.2.8 Read cycles buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

17.2.9 Read cycles buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

17.2.10 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

17.2.11 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

17.2.12 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

17.2.13 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

17.2.14 Bank0 page read buffers and prefetch operation . . . . . . . . . . . . . . . . . 342

17.2.15 Bank1 temporary holding register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

17.2.16 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

17.2.17 Wait state emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

17.2.18 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

17.3 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35417.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

17.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

17.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354


17.3.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360


17.3.7 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

17.3.8 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

18 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 40818.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408

18.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408

18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409


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RM0022 Contents

24

18.4.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410



18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43218.6.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

18.6.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

18.6.3 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

18.7 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 43918.7.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439

18.7.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

18.7.3 DMA request assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442

18.7.4 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 442

18.7.5 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443

18.7.6 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

18.7.7 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

18.7.8 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

19 DMA Channel Mux (DMA_MUX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44919.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

19.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

19.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449


19.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45019.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450



19.4 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452

19.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45319.5.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . 453

19.5.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 455

19.6 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45619.6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

19.6.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

Contents RM0022

12/1145 DocID14891 Rev 8

20 FlexRay Communication Controller (FlexRay) . . . . . . . . . . . . . . . . . . 46120.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

20.1.1 Color coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

20.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

20.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463


20.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46520.2.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465

20.3 Controller host interface clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

20.4 Protocol engine clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46620.4.1 PLL Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

20.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 46620.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466


20.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53820.6.1 Message buffer concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

20.6.2 Physical message buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

20.6.3 Message buffer types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

20.6.4 FlexRay memory layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

20.6.5 Physical message buffer description . . . . . . . . . . . . . . . . . . . . . . . . . . 547

20.6.6 Individual message buffer functional description . . . . . . . . . . . . . . . . . 556

20.6.7 Individual message buffer search . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582

20.6.8 Individual message buffer reconfiguration . . . . . . . . . . . . . . . . . . . . . . 585

20.6.9 Receive FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

20.6.10 Channel device modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

20.6.11 External clock synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

20.6.12 Sync frame ID and sync frame deviation tables . . . . . . . . . . . . . . . . . 593

20.6.13 MTS generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

20.6.14 Key slot transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

20.6.15 Sync frame filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

20.6.16 Strobe signal support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

20.6.17 Timer support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

20.6.18 Slot status monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601

20.6.19 System bus access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605

20.6.20 Interrupt support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606

20.6.21 Lower bit rate support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

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RM0022 Contents

24

20.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60920.7.1 Initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

20.7.2 Shut down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

20.7.3 Number of usable message buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

20.7.4 Protocol control command execution . . . . . . . . . . . . . . . . . . . . . . . . . . 611

20.7.5 Protocol reset command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612

20.7.6 Message buffer search on simple message buffer configuration . . . . . 613

21 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . 61621.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616

21.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616

21.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617

21.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 618

21.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61821.5.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

21.5.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

21.5.3 Module disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

21.5.4 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

21.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61921.6.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619

21.6.2 Signal names and descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

21.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 62121.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621


21.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64021.8.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641

21.8.2 Start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642

21.8.3 Serial Peripheral Interface (SPI) configuration . . . . . . . . . . . . . . . . . . 643

21.8.4 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . 646

21.8.5 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

21.8.6 Continuous Serial communications clock . . . . . . . . . . . . . . . . . . . . . . 655

21.8.7 Interrupts/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

21.8.8 Power saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

21.9 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 65921.9.1 Managing queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

21.9.2 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

Contents RM0022

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21.9.3 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

21.9.4 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . . 661

22 LIN Controller (LINFlex) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66422.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

22.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66422.2.1 LIN mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

22.2.2 UART mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

22.2.3 Features common to LIN and UART . . . . . . . . . . . . . . . . . . . . . . . . . . 665

22.3 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

22.4 Fractional baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

22.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66822.5.1 Initialization mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 668

22.5.2 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 668

22.5.3 Low power mode (Sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 668

22.6 Test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66922.6.1 Loop Back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

22.6.2 Self Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669


22.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69422.8.1 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

22.8.2 LIN mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696

22.8.3 8-bit timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

22.8.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

23 FlexCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70723.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

23.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

23.1.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709


23.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71023.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

23.2.2 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

23.3 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . .71123.3.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

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RM0022 Contents

24

23.3.2 Message buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

23.3.3 Rx FIFO structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717


23.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73523.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735

23.4.2 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

23.4.3 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

23.4.4 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

23.4.5 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739

23.4.6 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740

23.4.7 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742

23.4.8 CAN protocol related features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 744

23.4.9 Modes of operation details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

23.4.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

23.4.11 Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

23.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75023.5.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

24 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 75224.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 752

24.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 752

24.1.2 Device-specific pin configuration features . . . . . . . . . . . . . . . . . . . . . . 752

24.1.3 Device-specific implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 753

24.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 753

24.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75424.3.1 Analog channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

24.3.2 Analog clock generator and conversion timings . . . . . . . . . . . . . . . . . 757

24.3.3 ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . 758

24.3.4 ADC CTU (Cross Triggering Unit) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761

24.3.5 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762

24.3.6 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

24.3.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

24.3.8 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

24.3.9 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765

24.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76524.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765

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24.4.2 Control logic registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 767

24.4.3 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769

24.4.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772

24.4.5 Threshold registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773

24.4.6 Conversion Timing Registers CTR[0] . . . . . . . . . . . . . . . . . . . . . . . . . 775

24.4.7 Mask registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775

24.4.8 Delay registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777

24.4.9 Data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777

25 Cross Triggering Unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77925.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

25.2 CTU overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

25.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78025.3.1 Trigger events features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780

25.3.2 Trigger generator subunit (TGS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

25.3.3 TGS in triggered mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

25.3.4 TGS in sequential mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

25.3.5 TGS counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 783

25.4 Scheduler subunit (SU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78425.4.1 ADC commands list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 786

25.4.2 ADC commands list format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 786

25.4.3 ADC results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787

25.5 Reload mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787

25.6 Power safety mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78925.6.1 MDIS bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

25.6.2 STOP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

25.7 Interrupts and DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78925.7.1 DMA support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

25.7.2 CTU faults and errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

25.7.3 CTU interrupt/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

25.8 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79225.8.1 Trigger Generator Sub-unit Input Selection Register (TGSISR) . . . . . 796

25.8.2 Trigger Generator Sub-unit Control Register (TGSCR) . . . . . . . . . . . . 799

25.8.3 Trigger x Compare Register (TxCR, x = 0...7) . . . . . . . . . . . . . . . . . . . 799

25.8.4 TGS Counter Compare Register (TGSCCR) . . . . . . . . . . . . . . . . . . . . 800

25.8.5 TGS Counter Reload Register (TGSCRR) . . . . . . . . . . . . . . . . . . . . . 800

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RM0022 Contents

24

25.8.6 Commands list control register 1 (CLCR1) . . . . . . . . . . . . . . . . . . . . . 800

25.8.7 Commands list control register 2 (CLCR2) . . . . . . . . . . . . . . . . . . . . . 801

25.8.8 Trigger handler control register 1 (THCR1) . . . . . . . . . . . . . . . . . . . . . 801

25.8.9 Trigger handler control register 2 (THCR2) . . . . . . . . . . . . . . . . . . . . . 803

25.8.10 Commands list register x (x = 1,...,24) (CLRx) . . . . . . . . . . . . . . . . . . . 805

25.8.11 FIFO DMA control register (FDCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

25.8.12 FIFO control register (FCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807

25.8.13 FIFO threshold register (FTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 808

25.8.14 FIFO status register (FST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 809

25.8.15 FIFO Right aligned data x (x = 0,...,3) (FRx) . . . . . . . . . . . . . . . . . . . . 810

25.8.16 FIFO signed Left aligned data x (x = 0,...,3) (FLx) . . . . . . . . . . . . . . . . 811

25.8.17 Cross triggering unit error flag register (CTUEFR) . . . . . . . . . . . . . . . 811

25.8.18 Cross triggering unit interrupt flag register (CTUIFR) . . . . . . . . . . . . . 812

25.8.19 Cross triggering unit interrupt/DMA register (CTUIR) . . . . . . . . . . . . . 813

25.8.20 Control ON time register (COTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814

25.8.21 Cross triggering unit control register (CTUCR) . . . . . . . . . . . . . . . . . . 815

25.8.22 Cross triggering unit digital filter (CTUDF) . . . . . . . . . . . . . . . . . . . . . . 816

25.8.23 Cross triggering unit power control register (CTUPCR) . . . . . . . . . . . . 817

26 FlexPWM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81826.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 818

26.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 818


26.4 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82026.4.1 Module level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 820

26.4.2 PWM submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821

26.5 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82126.5.1 PWMA[n] and PWMB[n] external PWM pair . . . . . . . . . . . . . . . . . . 821

26.5.2 PWMX[n] auxiliary PWM signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821

26.5.3 FAULT[n] fault inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822

26.5.4 EXT_SYNC external synchronization signal . . . . . . . . . . . . . . . . . . 822

26.5.5 EXT_FORCE external output force signal . . . . . . . . . . . . . . . . . . . 822

26.5.6 OUT_TRIG0[n] and OUT_TRIG1[n] output triggers . . . . . . . . . . . . 822

26.5.7 EXT_CLK external clock signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822

26.6 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82226.6.1 FlexPWM module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822

Contents RM0022

18/1145 DocID14891 Rev 8


26.6.3 Submodule registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826

26.6.4 Configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

26.6.5 Fault channel registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 850

26.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85326.7.1 Center-aligned PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 853

26.7.2 Edge-aligned PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 854

26.7.3 Phase-shifted PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 855

26.7.4 Double switching PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

26.7.5 ADC triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 857

26.7.6 Enhanced capture capabilities (E-Capture) . . . . . . . . . . . . . . . . . . . . . 859

26.7.7 Synchronous switching of multiple outputs . . . . . . . . . . . . . . . . . . . . . 861

26.8 Functional details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86226.8.1 PWM clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 863

26.8.2 Register reload logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 863

26.8.3 Counter synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 864

26.8.4 PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 865

26.8.5 Output compare capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867

26.8.6 Force out logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867

26.8.7 Independent or complementary channel operation . . . . . . . . . . . . . . . 868

26.8.8 Deadtime insertion logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 869

26.8.9 Top/bottom correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 871

26.8.10 Manual correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 873

26.8.11 Output logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 874

26.8.12 E-Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 875

26.8.13 Fault protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876

26.8.14 Fault pin filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

26.8.15 Automatic fault clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878

26.8.16 Manual fault clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878

26.8.17 Fault testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879

26.9 PWM generator loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87926.9.1 Load enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879

26.9.2 Load frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880

26.9.3 Reload flag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 881

26.9.4 Reload errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 881

26.9.5 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 881

26.10 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 882

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RM0022 Contents

24

26.11 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 882

26.12 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 883

27 eTimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88527.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 885

27.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 886

27.3 Module block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 886

27.4 Channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887

27.5 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88827.5.1 ETC[5:0]eTimer input/outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

27.6 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88827.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

27.6.2 Timer channel registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 892

27.6.3 Watchdog timer registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 907

27.6.4 Configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 908


27.7.2 Counting modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 910

27.7.3 Other features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 915

27.8 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 916

27.9 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 916

27.10 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 917

28 Functional Safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91828.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 918

28.2 Register protection module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91828.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 918

28.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 919


28.2.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 919

28.2.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 919


28.2.7 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 926

28.3 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92628.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 926

28.3.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927

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28.3.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927

28.3.5 SWT memory map and registers description . . . . . . . . . . . . . . . . . . . . 927


29 Fault Collection Unit (FCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93529.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 935

29.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 935

29.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 938



29.2.2 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 939


29.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95129.3.1 State machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 952

29.3.2 Output generation protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 953

30 Wakeup Unit (WKPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95730.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 957

30.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 957





30.5.2 Non-Maskable Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 959

31 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96231.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 962

31.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 962

31.3 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 963



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RM0022 Contents

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31.5.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 968

31.6 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 96931.6.1 Example configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 969

32 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97032.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 970

32.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 970






33 Cyclic Redundancy Check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97633.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 976

33.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 976

33.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97633.2.1 Standard features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 976

33.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97633.3.1 IPS bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 977


33.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 97933.5.1 CRC Configuration Register (CRC_CFG) . . . . . . . . . . . . . . . . . . . . . . 980

33.5.2 CRC Input Register (CRC_INP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 981

33.5.3 CRC Current Status Register (CRC_CSTAT) . . . . . . . . . . . . . . . . . . . 982

33.5.4 CRC Output Register (CRC_OUTP) . . . . . . . . . . . . . . . . . . . . . . . . . . 982

33.6 Use cases and limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 983

34 Boot Assist Module (BAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98734.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 987

34.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 987

34.3 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 987

Contents RM0022

22/1145 DocID14891 Rev 8

34.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 987

34.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98834.5.1 Entering boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 988

34.5.2 SPC560P44Lx, SPC560P50Lx boot pins . . . . . . . . . . . . . . . . . . . . . . 989

34.5.3 Reset Configuration Half Word (RCHW) . . . . . . . . . . . . . . . . . . . . . . . 989

34.5.4 Single chip boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 991

34.5.5 Boot through BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 992

34.5.6 Boot from UARTautobaud disabled . . . . . . . . . . . . . . . . . . . . . . . . . 998

34.5.7 Bootstrap with FlexCANautobaud disabled . . . . . . . . . . . . . . . . . . . 999

34.6 FlexCAN boot mode download protocol . . . . . . . . . . . . . . . . . . . . . . . . 100034.6.1 Autobaud feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1000

34.6.2 Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1012

34.7 Censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1012

35 Voltage Regulators and Power Supplies . . . . . . . . . . . . . . . . . . . . . . 101735.1 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1017

35.1.1 High Power or Main Regulator (HPREG) . . . . . . . . . . . . . . . . . . . . . 1017

35.1.2 Low Voltage Detectors (LVD) and Power On Reset (POR) . . . . . . . . 1017

35.1.3 VREG digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1018

35.1.4 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1018

35.2 Power supply strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1019

36 IEEE 1149.1 Test Access Port Controller (JTAGC) . . . . . . . . . . . . . . 102136.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1021

36.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1021

36.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1021

36.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1022

36.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102236.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1022

36.5.2 IEEE 1149.1-2001 defined test modes . . . . . . . . . . . . . . . . . . . . . . . 1022

36.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1023

36.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 102336.7.1 Instruction register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1024

36.7.2 Bypass register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1024

36.7.3 Device identification register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1024

36.7.4 Boundary scan register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1025

DocID14891 Rev 8 23/1145

RM0022 Contents

24

36.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102536.8.1 JTAGC reset configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1025

36.8.2 IEEE 1149.1-2001 (JTAG) Test Access Port (TAP) . . . . . . . . . . . . . . 1025

36.8.3 TAP controller state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1026

36.8.4 JTAGC instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1028

36.8.5 Boundary scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1030

36.9 e200z0 OnCE controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103036.9.1 e200z0 OnCE controller block diagram . . . . . . . . . . . . . . . . . . . . . . . 1030

36.9.2 e200z0 OnCE controller functional description . . . . . . . . . . . . . . . . . 1031

36.9.3 e200z0 OnCE controller registers description . . . . . . . . . . . . . . . . . . 1031

36.10 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . 1033

37 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . 103437.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1034

37.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1034

37.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1035

37.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103637.4.1 Nexus reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1036

37.4.2 Full-Port mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1037

37.5 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103737.5.1 Nexus signal reset states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1037

37.6 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 103837.6.1 Nexus debug interface registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1038

37.6.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1038

37.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104837.7.1 Enabling Nexus clients for TAP access . . . . . . . . . . . . . . . . . . . . . . . 1049

37.7.2 Configuring the NDI for Nexus messaging . . . . . . . . . . . . . . . . . . . . 1049

37.7.3 Programmable MCKO frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1050

37.7.4 Nexus messaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1050

37.7.5 EVTO sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1051

37.7.6 Debug mode control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1051

Appendix A Registers Under Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1052

Appendix B Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1066

Contents RM0022

24/1145 DocID14891 Rev 8

Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1120

DocID14891 Rev 8 25/1145

RM0022 List of tables

36

List of tables

Table 1. SPC560P44Lx, SPC560P50Lx device comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54Table 2. SPC560P44Lx, SPC560P50Lx device configuration differences . . . . . . . . . . . . . . . . . . . . 56Table 3. Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60Table 4. SPC560P44Lx, SPC560P50Lx packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76Table 5. Memory map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77Table 6. Supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84Table 7. System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85Table 8. Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87Table 9. CTU / ADCs / FlexPWM / eTimers connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100Table 10. Software controlled power management/clock gating support . . . . . . . . . . . . . . . . . . . . . 111Table 11. RC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113Table 12. Crystal oscillator truth table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113Table 13. OSC_CTL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114Table 14. OSC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114Table 15. FMPLL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116Table 16. CR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117Table 17. MR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119Table 18. Progressive clock switching on pll_select rising edge . . . . . . . . . . . . . . . . . . . . . . . . . . . 120Table 19. CMU module summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123Table 20. CMU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126Table 21. CMU_0_CSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127Table 22. CMU_0_FDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127Table 23. CMU_0_HFREFR_A field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128Table 24. CMU_0_LFREFR_A fields descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128Table 25. CMU_0_ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129Table 26. CMU_0_MDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130Table 27. CMU_1_CSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130Table 28. CMU_1_HFREFR_A field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131Table 29. CMU_1_LFREFR_A field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131Table 30. CMU_1_ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132Table 31. CGM memory map . . .

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