Abstract This work presents a BJT based capacitorless 1T-

DRAM with geometrical consideration of FinFET structure. The operation voltage of the BJT based 1T-DRAM can be determined by bias to trigger the single transistor latch. The latch-up voltage can be reduced by the shorter gate length and wider fin width. Optimization of a device structure lowers operation voltage and allows further scaling. A hold state corresponding to the data retention time is retained 1000 msec, and current sensing margin of the BJT based capacitorless 1T-DRAM is 54 µA.

Introduction 기존의 1T/1C 를 가지는 DRAM 구조에서 커패시터로

인해 scaling 에 한계를 겪으면서, 커패시터가 없는 형태의 DRAM (capacitorless 1T-DRAM)에 관한 연구가 진행되고 있다 [1]. 그 중에서도 부유바디(floating body)를 가지는 MOSFET 에 존재하는 parasitic BJT 를 이용한 1T-DRAM 구동에 관한 연구가 최근 들어 활발하게 이루어지고 있다 [2]. BJT based 1T-DRAM 의 경우 부유바디가 완전하게 공핍되는 (fully depleted) 구조에서도 동작하여 보다 scaling 에 유리하며, 높은 sensing margin 과 뛰어난 retention 특성을 보여주고 있어, 기존의 DRAM 을 대체할 수 있는 주요한 대안으로 제시되고 있다. 하지만 parasitic BJT 의 avalanche breakdown 을 이용한 동작 메커니즘으로 인해 높은 구동 전압이 불가피하다. 높은 동작 전압으로 인해 소자를 작게 만들 경우, short channel effects (SCEs) 에 의한 누설전류 성분으로 인해 1T-DRAM 동작 특성을 얻을 수 없게 된다. 보다 작은 dimension 에서 동작하기 위해서는 SCEs 에 대한 억제력이 뛰어난 다수의 게이트를 가지는 소자가 유리하다 [3].

본 연구에서는 BJT based capacitorless 1T-DRAM 을 FinFET 구조에서 구현하였다. FinFET 구조에서 게이트 길이 (Lg)와 fin width (WFin)에 따른 BJT based 1T-DRAM 의 동작전압 (latch-up voltage, Vlatch)에 대해 실험적으로 고찰하였다.

Experimental

제작된 소자의 tilted view 를 Fig. 1(a)에 도시화 하였다. 200 nm 의 Lg 를 가지는 소자의 단면 TEM 사진을 Fig. 1(b)에 나타내었다. 게이트와 소스/드레인이 underlap 으로 형성된 것을 확인 할 수 있다. 개략적인 제작과정을 Fig. 1(c)에 나타내었으며, 보다 구체적인 제작과정은 기존에 보고된 것과 동일하다 [4].

Results and Discussion

Fig. 2(a)는 드레인 전압에 따른 Id-Vgs 특성을 보여준다. 드레인 전압이 2 V 보다 낮은 경우 parasitic BJT 가 활성화 되지 않아서 일반적인 전달특성을 보여주지만, 드레인 전압이 2 V 보다 높을 경우 parasitic BJT 가 활성화 됨에 따라 single transistor latch 가 나타나는 것을 알 수 있다 [5]. 이러한 특성은 Fig. 2(b)의 Id-Vds 특성을 통해

서도 확인 된다. Parasitic BJT 가 활성화 되는 드레인 전압을 latch-up 전압 (Vlatch)으로 정의한다. Fig. 3 과 4 는 latch-up 조건에서 double sweep 특성을 보여준다. Parasitic BJT 의 활성화로 인해 발생하는 hysteresis loop 를 확인 할 수 있으며, 이러한 특성을 통해 1T-DRAM 특성을 구현할 수 있다. 또한 Vlatch 와 hysteresis 특성을 통해서 BJT based 1T-DRAM 의 동작 조건을 정의 할 수 있다. Parasitic BJT 에 의한 latch-up 특성은 β(M-1)~1 인 조건을 만족할 때 나타난다 (β : parasitic BJT 의 전류이득, M : impact ionization multiplication factor). Fig. 5(a) 에서 Lg 가 감소함에 따라 Vlatch 이 감소하는 경향성을 보여준다. 이는 Lg 가 감소함에 따라 β와 (M-1)이 각각 증가하기 때문이다. 하지만 Lg 가 감소할 경우 높은 구동 전압과 SCEs 에 의해 발생하는 누설전류로 인해 latch-up 특성이 나타나지 않을 수 있다. 따라서 Lg 가 감소함에 따라 WFin 또한 함께 줄여 나가야 한다. Lg 와는 반대로 WFin 이 좁아질 경우 series resistance 와 nonlocal effect 에 의해 (M-1)이 감소하게 되며 [6], β 또한 감소하여 Vlatch 은 증가하게 된다. WFin

에 따른 Vlatch 의 변화는 Fig. 5(b) 에 나타나 있다. 따라서 FinFET 형태를 가지는 BJT based 1T-DRAM 을 설계함에 있어, 낮은 Vlatch 를 얻기 위한 Lg 의 scaling 과 함께 SCEs 를 억제할 수 있으면서 더불어 낮은 Vlatch 를 얻을 수 있는 적절한 폭의 WFin 을 가지도록 고려해야 한다. Fig. 6 은 350 nm 의 Lg 와 50 nm 의 WFin 을 가지는 소자에서 구현한 BJT based 1T-DRAM 의 program 과 erase 동작을 특성을 보여준다. Fig. 7 은 retention 특성을 보여준다. 상태 ‘1’ 을 읽는 과정에서 지속적으로 부유바디에 정공이 공급되는 positive feedback 에 의해 sensing 전류의 감소 없이 읽기 과정이 지속 되는 것을 알 수 있다.

Conclusion

Single transistor latch 특성을 이용한 BJT based 1T-DRAM 의 동작 특성을 살펴보았다. FinFET 구조에서 Lg

와 WFin 에 따른 Vlatch 의 변화를 고찰하였다. Lg 가 감소함에 따라 Vlatch 이 감소하는 반면 WFin 이 좁아짐에 따라 Vlatch 이 증가한다. 따라서 Lg 를 scaling 함에 따라 적절한 WFin 을 가지는 소자를 설계해야 함을 할 수 있다.

Acknowledgement

This work was supported in part by the IT R&D program of MKE/KEIT (10029953, Terabit Nonvolatile Memory Development). It was also partially sponsored by Nano R&D program through the National Research Foundation of Korea funded by the Ministry of Education, Science and Technology (grant number: 2009-0082583).

References

[1]S. Okhonin et al., IEEE Intl. SOI conf., pp. 153-154, 2001 [2] S. Okhonin et al., in IEDM Tech. Dig., pp. 925-928, 2007 [3] Y.-K. Choi et al., in IEDM Tech. Dig., pp. 421–424, 2001 [4] J.-W. Han et al., IEEE EDL, No. 5, pp. 544-546, 2009 [5] J. Y. Choi et al., IEEE TED, No. 6, pp. 1384-1391, 1991 [6] J.-W. Han et al., IEEE EDL, No. 7, pp. 625-627, 2007

A Study of BJT based Capacitorless 1T-DRAM with Consideration of Geometrical Dependence

Dong-Il Moon, Sung-Jin Choi, Jin-Woo Han, and Yang-Kyu Choi Department of Electrical Engineering, KAIST, Daejeon, 305-701, Republic of Korea

제17회 한국반도체학술대회

0 50 100 150 200 250 3001.6

1.8

2.0

2.2

2.4

Latch-up voltage is not lowered.

Lg = 350 nm

Latc

h-up

vol

tage

, Vla

tch (V

)

Fin width, WFin (nm)

Gate

Buried oxide

Source Draina

a’

WFin

TSi

Spacer

D

S

Gate

-2.0 -1.5 -1.0 -0.5 0.010-14

10-12

10-10

10-8

10-6

10-4

Parasitic BJTturning on

Normaloperation

WFin = 50 nmLg = 350 nm

Dra

in c

urre

nt, I

d (A)

Gate voltage, Vgs (V)0.0 0.5 1.0 1.5 2.0 2.5 3.0

10-14

10-12

10-10

10-8

10-6

10-4

Vgs = -1.0 V Vgs = -1.4 V Vgs = -1.8 V

WFin = 50 nmLg = 350 nm

Dra

in c

urre

nt, I

d (A)

Drain voltage, Vds (V)

0.0 0.5 1.0 1.5 2.0 2.5 3.010-14

10-12

10-10

10-8

10-6

10-4

WFin = 50 nmLg = 350 nmVgs = -1.8 V

Dra

in c

urre

nt, I

d (A)

Drain voltage, Vds (V)

Hold state

Control voltagewindow

-2.0 -1.5 -1.0 -0.5 0.010-14

10-12

10-10

10-8

10-6

10-4

WFin = 50 nmLg = 350 nm

Dra

in c

urre

nt, I

d (A)

Gate voltage, Vgs (V)

Parasitic BJTturning on

Parasitic BJTturning off State ‘1’

State ‘0’ Vds = 2.2 V

0.1 1

1.6

2.0

2.4

2.8

3.2

Latch-up is not happened.

WFin = 30 nm WFin = 70 nm

Latc

h-up

vol

tage

, Vla

tch (

V)

Gate length, Lg (µm)

a-a’

Fig. 1. (a) A schematic of the capacitorless 1T-DRAM device. (b) Cross-sectional transmission electron microscopy (TEM) image alongthe a-a’ direction in Fig.1 (a). The fabricated fin widths vary from 30 nm to 300 nm, the gate lengths vary from 200 nm to 1850 nm, and the height of the fin is 50 nm. Underlap of gate to S/D structure is formed. (c) Process flow of the BJT based capacitorless 1T-DRAM device.

(100) SOI wafer

Top silicon thinningPR patterning andtrimmingFin formation

O/N/O and poly- Si formationGate patterning

S/D formation

Spacer formation

(a) (b) (c)

Fig. 2. (a) The transfer characteristics and (b) the output characteristics of the capacitorless 1T-DRAM device according to Vds and Vgs bias. Capacitorless 1T-DRAM operational conditions are chosen by virtue of these two characteristics.

Fig. 3. Double sweep Id versus Vgscharacteristic at Vds = 2.2 V. The hysteresis loop is observed.

Fig. 4. Double sweep Id versus Vdscharacteristic in the accumulation region.

Fig. 5. Latch-up voltage versus (a) gate length and (b) fin width. Shorter gate length and wider fin width device shows reduced latch-up voltage.

(a) (b)

0.0 0.1 0.2 0.3 0.4

0

10

20

30

40

50

60

Read "0"

Read "1"

∆Is = 54 µA

Time (sec)

-Sou

rce

curr

ent,

-I s (µA

)

Fig. 6. BJT based 1T-DRAM characteristics. The sensing marginbetween state ‘1’ and ‘0’ is 54 µA.

0 1 2 3

0

20

40

60

With PGM

W/O PGM

Read (0.1 s)Hold (0.9 s)

∆Is = 54 µA

Time (sec)

-Sou

rce

curr

ent,

-I s (µA

)

Fig. 7. Retention characteristics for state ‘1’ and‘0’. The current of state ‘1’ and ‘0’ keeps almostthe same with comparison to the initial current.

(a) (b)

Vgs (V) Vds (V)Write ‘1’ - 0.5 2.1Write ‘0’ - 0.5 - 2

Read - 1.5 2.1Hold - 1.5 0

Table 1. Bias conditions for operation of BJT based capacitorless 1T-DRAM. The source and the substrate electrode are grounded, and all measurements are carried out at 25 °C. The program and erase time are 5 nsec.

제17회 한국반도체학술대회