AMS IC設計および検証

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Tanner L-Edit IC D A T A S H E E T

包括的な物理設計環境を提供するTanner L-Edit IC で設計された AMS IC のチップビュー

機能と特長

� 全角度対応の曲線付き多角形を含む完全な階層物理レイアウト

� 高速レンダリング

� OpenAccessによる読み取りと書き込みで、マルチユーザに対応

� スケマティックドリブンレイアウト（SDL）により、ネットリストをインポートしてパラメタライズドセルを自動生成し、レイアウト上にインスタンス

� ケイデンス・デザイン・システムズのVirtuosoからテクノロジファイルやディスプレイファイルをインポート

� インタラクティブ DRCにより編集中にリアルタイムに違反を表示

� LVS（レイアウト対回路図比較）結果のクロスプローブに基づき、任意のネットまたはデバイスをハイライト

� 配線経路を目視チェックできるノードハイライト機能

� オブジェクトのスナップ（重心）による迅速かつ正確なレイアウト

� パラメタライズドセルの自動インスタンス、リアルタイムのネットフライライン表示、配線完了のトラッキング、ジオメトリのマーキング／ハイライト、ネットやインスタンス別表示、ECOトラッキングといった機能によりマニュアル配線を軽減

� ボンディング図の生成を簡略化するための I/Oパッドクロスリファレンス

� WindowsとLinuxのどちらにも対応（プラットフォームに依存しない）

� 直観的ですぐに操作法を習得できる使い勝手の良さ

� 質の高いカスタマサポート

� 柔軟なライセンス形態

包括的な IC物理設計環境アナログ／ミックスシグナル（AMS）ICの物理設計環境であるTanner L-Edit ICは、設計のレイアウトを迅速かつ効率的に仕上げるために必要なあらゆる機能を備えています。

� 回路図に一致するレイアウトを初回から作成できるスケマティックドリブンレイアウト（SDL）機能

� レイアウト編集中にリアルタイムに違反を表示するインタラクティブ DRC機能

� 配線経路を目視チェックできるノードハイライト機能

� ボンディング図を簡単に生成するための I/Oパッドクロスリファレンス機能

Tanner L-Edit ICは、単一ファイルによる従来のデータベースのほかに、OpenAccessデータベースの読み込み／書き込みもサポートしているため、サードパーティ製の各種ツール間との連携による生産性の向上を実現します。チームで作業する場合、誰かが編集を開始するとそのセルは自動的にロックされ、画面が閉じられると再びそのセルは解放されます。ファウンドリから提供されるファイルを直接使用することで、技術的な設定を手作業で行う手間と時間を省きます。Tanner L-Edit ICは、CAD管理者に負担をかけることなく、物理 IC設計を最大限効率化します。また、プラットフォームに依存せず、ライセンス形態も柔軟なため、ツールを手軽に導入して稼働させることができます。

高精度のレイアウト作成Tanner L-Edit ICは、任意の形状や曲線を持つ多角形に対して複雑なブーリアン演算や派生レイヤの演算を実行できるようにすることで、高精度のレイアウトを実現します。オブジェクト群に対してAND、OR、XOR、Subtract、Grow、Shrinkといった演算が可能です。座標や距離の値を任意の単位で表示し、ガードリングを任意の形状の周りに自動で生成します。また、複数のレイアウト機能を単一のキーに割り当てることで、さらなる生産性の向上を図っています。

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Tanner L-Edit ICのそのほかの機能

� 全角度対応の曲線付き多角形を含む、完全階層物理レイアウトをレイヤ数無制限で実行可能

� 直角、45度、全角度、曲線描画の各モードを使用可能 � 超高速レンダリングにより設計を表示 � コマンドラインインタフェースを使用した実行時の自動化

SDL（スケマティックドリブンレイアウト）によるレイアウト高速化

� ネットリストを読み込んでパラメタライズドセルを自動生成し、設計図上にインスタンスとして配置

� フライラインを表示してブロック配置することで配線の過密化を回避

� 既存のジオメトリを特定ネットの一部としてマーク付けすることで、ジオメトリを（ネット単位で）選択および削除可能

� ECO（設計変更指示）により、ネットリストの差分をハイライト表示

� ネットリストファイルは T-Spice、HSPICE、P-Spice、構造 Verilog、CDLの各フォーマットで入力可能

� Tanner SDL のショート／オープンチェック機能により、ショートしている箇所や未接続箇所をチェック

� SDL自動ルータの機能を使ってチップを実装

Tanner L-Edit ICはまた、T-Cellと呼ばれるパラメタライズドセルをサポートしています。T-Cellを使って、ユーザ定義の入力パラメータとレイアウト生成コードからなる汎用ソースセルを作成します。従来のジオメトリセルを拡張したT-Cellは柔軟性が高く、Tanner L-Edit ICのユーザプログラマブルインタフェース（UPI）による自動化機能が追加されています。

高度な構成機能セットであるLCompは、T-Cellコードを作成するシンプルなツールキットです。LCompを使うことで、設計上にセルインスタンスを効率良く作成、配置、整列することができます。

Tanner L-Edit ICのインタラクティブ DRCは、レイアウトを編集しながらリアルタイムに違反を表示するため、コンパクトでエラーのないレイアウトを初回から作成できます。

効率の良いナビゲーションTanner L-Edit ICの内蔵ライブラリナビゲータの機能

�トップダウンおよびボトムアップの階層ビュー、インスタンスされていないセルのビュー、更新日でソートしたセルのビューなどで設計階層の表示を効率的に切替え

� ライブラリファイル、ほかの設計ファイル、または現在使用中の設計データベースからセルをレイアウトにドラッグ&ドロップ可能

� レイアウトの詳細を任意の階層レベルで表示

� セルのロックおよびロック解除により、予期せぬ変更から設計を保護

� 現在使用中のレベルまたは設計全体で、任意のセルのインスタンスを別のセルと容易に置換可能

� Tanner L-Edit ICのマルチライブラリのサポートにより、IP再利用を最大化

� 回路図、レイアウト、LVSレポート間でクロスプロービングしてネットまたはデバイスをハイライト

編集を完全に制御Tanner L-Edit ICは編集プロセスをコントロールするための柔軟かつ強力な機能を備えています。複数のオブジェクトのプロパティを同時に編集する機能により、編集プロセスを大幅に効率化します。Tanner L-Edit ICでは、階層を瞬時に移動して任意のオブジェクトにアクセスでき、エッジやコーナー、円弧などの編集も簡単です。また、複数のエッジを素早く拡張または縮小して、レイアウト効率化のためのスペースを作ります。

ほかにも、以下に挙げる機能によって編集を効率化します。

� 描画するレイヤをレイアウトから直接変更可能

� 元に戻す／繰り返しの操作を無制限に実行可能

� 全角度回転、反転、マージ、削り取る（ニブル）、スライスの各処理

� オブジェクトの頂点、エッジ、中点、中心点、交点、インスタンスにカーソルをスナップして、作図と編集を高速化

� オブジェクトの水平／垂直整列、等間隔配列、水平／垂直／ 2Dアレイによるタイリングをワンクリックで実行

� ベースポイント機能により、オブジェクトの回転、反転、移動やインスタンス配置といった編集操作の基準点を指定

Tanner L-Edit ICのノードハイライト機能により、配線経路を目視チェックできるため、LVSの問題を迅速に発見し修正できます。

パラメタライズドデバイスのレイアウトを生成Tanner DevGen（旧 HiPer DevGen）は、標準的なデバイスのレイアウトを生成するツールです。任意のプロセス用の設定を簡単に行い、DRCを満たすレイアウトを確実に生成します。対象デバイスは、MOSFET、抵抗、コンデンサ、カレントミラー、差動ペアジェネレータです。SDLを用いたDevGenは、カレントミラーや差動ペアの構造を認識し、寄生を考慮しながら最適なマッチングを保証する一貫して高品質のレイアウトを生成します。特殊デバイスの場合は、Tanner L-Edit ICの自動レイアウトを T-Cellジェネレータに用いて、T-Cellライブラリを迅速に完成させます。

自動化マクロの作成Tanner L-Edit ICの強力な UPIを使うと、レイアウト作業、ジオメトリの合成、バッチ検証、高度な解析を自動化するマクロを作成することができます。また、複数のレイアウト処理を単一のキーに割り当てれば、さらに生産性を向上させます。UPIマクロは TCL、C/C++言語で記述し、Tanner L-Edit ICで直接実行することも、DLLとしてコンパイルすることもできます。

インタラクティブ DRCによって編集しながら 正しいレイアウトを実現Tanner L-Edit ICのインタラクティブ DRCは、レイアウトを編集しながらリアルタイムに違反を表示するため、コンパクトでエラーのないレイアウトを初回から作成します。インタラクティブ DRCは、同一セルだけでなく、下層セルのオブジェクトとの間の違反を同時にチェックします。編集しながら、一番狭い 2つのエッジ間距離を表示させることができ、違反となるシェープを作画または編集できないようにすることで違反を事前に回避します。

万能な作業環境使いやすい Tanner L-Edit ICを活用して時間とコストを節約しましょう。

� 低価格でありながら、カスタマイズ可能で管理しやすいツールにより、強力な機能を提供

� 短期間で操作の習得が可能

� GDS、OASIS、DXF、Gerber、CIFフォーマットのファイルをインポートおよびエクスポート可能

� 英語、日本語、中国語（簡体字および繁体字）による多言語の GUI

� レイヤパレットのカスタマイズおよびフィルタリングにより、ファイルや現行セル、またはセルとその階層で使用しているレイヤのみ表示してレイアウト作業を高速化

� レイアウトをドキュメンテーションツールに簡単にコピー&ペースト

ほかにも以下の機能によって、生産性を向上します。

� 断面ビューア

� レイアウト対レイアウト比較（LVL）

� 面積計算

� PostScriptマスク出力により高解像度透明MEMSマスクを出力

� I/Oパッドクロスリファレンスにより、ボンディング図を簡単に生成

� Tanner L-Edit ICと同じ描画スキーム（キャプション、ルーラ、ヘッダなど）を使用した高解像度プロッタをサポート

� ウエハツールを使って、ウエハにダイが最大数入るように配置し、すべてのダイに番号付け

� カーブツールを使って、面取りとフィレットをレイアウトに迅速に追加。全角度図形に変換された曲線オブジェクトを扱う場合、このツールはワイヤと同じ幅のフィレットを追加し、複数のエッジを 1つのエッジとして処理

� DSM（ディープサブミクロン）設計の密度要件を満たすために、レイヤフィルを使って、簡単にダミーフィルをレイアウトに追加

� マスクバイアス機能により、マスクのサイズをレイヤごとに容易に変更

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詳しい製品情報は、http://www.mentorg.co.jp/tanneredaをご覧ください。

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ノードハイライト機能により検証を効率化Tanner L-Edit ICのノードハイライト機能により、配線経路を目視チェックできるため、LVSの問題を迅速に発見し修正できます。

� 階層に関係なくレイアウト内の任意のオブジェクトを選択し、接続されているすべてのジオメトリを接続ルールに基づいて表示

� レイアウトから抽出されたネットリストで素子およびネットをハイライトができ、回路図からハイライトする素子およびネットと比較して相違に照合

� 複数のノードを別々の色で表示

� ショートしている箇所や未接続箇所を検出

� LVS実行中の設計生産性を著しく向上