Análise de Diferentes Arquiteturas de Somadores

FURG

Grupo de Sistemas Digitais e Embarcados

Análise de Diferentes Arquiteturas de Somadores

Stéphanie Ames, Vinícius Zanandrea,

Paulo Butzen, Cristina Meinhardt

2/25 14ª Mostra da Produção Universitária – Congresso de Iniciação Científica

Rio Grande, Brasil – Outubro/2015 www.gsde.c3.furg.br

Sumário

• Introdução

• Referencial Teórico

• Metodologia

• Resultados

• Considerações Finais



Introdução

• Os circuitos integrados (CIs) estão presentes em quase todos os equipamentos eletrônicos usados hoje em dia

• Importância dos CIs

– Baixo custo

– Redução do tamanho

– Alto desempenho



Introdução

• Sistemas computacionais necessitam de unidades aritméticas responsáveis por operações básicas

– Adição

– Subtração

– Multiplicação

– Divisão

• Essas unidades lógicas trabalham todas a partir do circuito somador de 1 bit.



Introdução

• Circuitos somadores são o foco de diversas pesquisas

• Tem um papel fundamental no funcionamento de qualquer sistema eletrônico

• Diferentes tipos de circuitos que implementam somadores

• Diferem nas características de projeto

– Área

– Atraso

– Potência



Objetivo

Avaliar as características de atraso e potência de diferentes tipos de arquitetura de somadores

completos de 1 bit

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REFERENCIAL TEÓRICO



Meio Somador (Half-adder)

• Realiza a soma de 2 bits

• 2 bits para entrada e 2 bits para saída

• Carry out (vai um)



Meio Somador (Half-adder)

• Realiza a soma de 2 bits

• 2 bits para entrada e 2 bits para saída

• Carry out (vai um)

Problema: Apenas soma de 2 bits É preciso adicionar mais uma entrada para relacionar com outros somadores

Carry in (vem um)



Somador Completo (Full-adder)



Diferentes tipos de somadores completos

• Pode ser implementado de diversas maneiras

– Variando a disposição dos transistores

– Simplificando funções lógicas

• As principais arquiteturas são:

– Complementary metal–oxide–semiconductor (CMOS)

– Complementary Pass Transistor Logic (CPL)

– Transmission Gate Full Adder (TGA)

– Transistor Function Full Adder (TFA)

– Híbrido

Navi, K., & Kavehe, O. (2008). Low Power and high performance 1 bit CMOS full adder cell. J. Comput 3



Diferentes tipos de somadores completos

TFA

CMOS

CPL

Híbrido

TGA

Chang, C. H., Gu, J. M., & Zhang, M. A review of 0.18-μm full adder performances for tree

structured arithmetic circuits, 2005.



CMOS

Chang, C. H., Gu, J. M., & Zhang, M. A review of 0.18-μm full adder performances for tree structured arithmetic circuits, 2005.

• Mais tradicional

• 28 transistores

– Pull-up e Pull-down

• Robusto

• Boa capacidade de condução

• Parte do PMOS deixa o circuito lento

• Capacitância de entrada alta



CPL


• Lógica de transistores de passagem

• 32 transistores

• Lado fonte dos transistores

de passagem são conectados

em alguns sinais de entrada

• Alto desempenho

• Sinais fortes nas saídas

• Boa capacidade de condução



Híbrido


• Mistura de famílias lógicas

– Otimizar desempenho e consumo de potência

• 26 transistores

• Trabalha bem em baixas voltagens

• Possui um sinal forte na saída

• Alta capacitância

de entrada



TGA

• 20 transistores

• Teoria dos transmission gates

– Tipo particular de transistor de passagem

– Um transistor PMOS e um NMOS conectados em paralelo

• Não apresenta muitos problemas com baixas tensões

• Desvantagem é a falta de capacidade de condução

Chang, C. H., Gu, J. M., & Zhang, M. A review of 0.18-μm full adder performances

for tree structured arithmetic circuits, 2005.



TFA


• 16 transistores

• Função de transmissão

– Utiliza caminhos pull-up e

pull-down para fazer os

inversores

– Utiliza transmission gates para o restante da lógica

• Falta de capacidade de condução

• Grande degradação no desempenho quando é cascateado.

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METODOLOGIA



Metodologia

• Simulações elétricas para descrições destes circuitos

– NGSPICE

– Modelo preditivo de 32nm disponibilizado pela PTM

• Validação lógica e caracterização temporal

• Avaliação de potência e Produto Potência-Atraso (PDP)

• Dimensionamento mínimo



Metodologia

• Atrasos de Propagação

– Medidos 50% de uma transição de uma onda de entrada e até 50% na transição correspondente da onda na saída

• Dimensionamento mínimo

– Wn = 70nm

– Wp = 140nm

– L = 32nm



Metodologia

• Avaliação de potência

𝑃 𝑉𝑑𝑑 = 𝑖 𝑉𝑑𝑑 𝑑𝑡∆𝑡

0

∆𝑡∗ 𝑉𝑑𝑑

• Considerando todos os arcos da função

– Tempo de simulação para soma: 36ns

– Tempo de simulação para Cout: 18ns

• Vdd: 1V

• PDP

𝑃𝐷𝑃 = 𝑃𝑚é𝑑𝑖𝑎 ∗ 𝑇𝑝𝑚é𝑑𝑖𝑜

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RESULTADOS



Resultados

0

5

10

15

20

25

30

35

CMOS CPL HÍBRIDO TFA TGA

Te

mp

o d

e P

rop

ag

açã

o (p

s)

Tempo de Propagação Médio

COUT SOMA



Resultados

~10x

0,00

0,50

1,00

1,50

2,00

2,50

3,00

3,50

4,00


Po

tên

cia

(µ

W)

Potência

COUT SOMA



0

10

20

30

40

50

60

70

80

90

100


PD

P (

µW

*p

s)

PDP - Produto Potência-Atraso

COUT SOMA

Resultado



Resultados

Cout Potência (µW)

Atraso Médio (ps)

PDP (µW*ps)

Nº de Transistores

CMOS 1,86 23,11 43,08 28

CPL 3,42 27,30 93,53 32

Híbrido 1,94 22,54 43,77 26

TFA 0,31 16,36 5,02 20

TGA 1,03 15,17 15,75 16

Soma Potência (µW)

Atraso Médio (ps)

PDP (µW*ps)

Nº de Transistores

CMOS 1,80 31,37 56,77 28

CPL 3,32 27,29 90,70 32

Híbrido 1,98 22,74 45,25 26

TFA 0,29 23,95 7,01 20

TGA 1,06 20,11 21,52 16



Considerações Finais

• Comparando os circuitos somadores de 1 bit temos:

– TGA possui os menores tempos de propagação médio

– TFA é o que tem a menor potência

• Considerando a relação entre potência e atrasos, a melhor alternativa dos circuitos é o somador TFA

• Trabalhos futuros incluem o dimensionamento dos circuitos.

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Análise de Diferentes Arquiteturas de Somadores

Stéphanie Ames, Vinícius Zanandrea,

Paulo Butzen, Cristina Meinhardt

{stephanie.ames, viniciuszanandrea, paulobutzen, cristinameinhardt}@furg.br



Resultados

• Tempos de Propagação COUT Máximo (ps)

Mínino (ps)

Média (ps)

Desvio Padrão (ps)

Desvio Padrão Normalizado

CMOS 25,12 20,29 23,11 1,63 0,07

CPL 29,77 24,69 27,30 1,56 0,05

Híbrido 33,68 18,87 22,54 5,54 0,22

TFA 34,74 6,77 16,36 9,94 0,61

TGA 24,43 6,04 15,17 7,48 0,53

Soma Máximo (ps)

Mínino (ps)

Média (ps)

Desvio Padrão (ps)

Desvio Padrão Normalizado

CMOS 36,83 19,47 31,37 5,72 0,19

CPL 30,36 25,63 27,29 1,15 0,04

Híbrido 31,14 10,23 22,74 6,02 0,27

TFA 30,62 5,28 23,95 8,11 0,38

TGA 29,99 5,91 20,11 6,98 0,35

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