Boundary Scan IEEE 1149.1

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Boundary Scan IEEE 1149.1. Caio Ramos Alexandre Coelho. INTRODUÇÃO. Introdução Motivação e História. Norma IEEE 1149.1 Arquitetura Boundary Scan Estudo de Caso AMD GEODE. INTRODUÇÃO. Desde meados de 1970, testes estruturais em PCBs eram feitos apenas com o uso da técnica “bed-of-nails”. - PowerPoint PPT Presentation

Text of Boundary Scan IEEE 1149.1

  • Boundary ScanIEEE 1149.1Caio Ramos Alexandre Coelho

  • INTRODUOIntroduoMotivao e Histria.Norma IEEE 1149.1Arquitetura Boundary ScanEstudo de Caso AMD GEODE

  • INTRODUODesde meados de 1970, testes estruturais em PCBs eram feitos apenas com o uso da tcnica bed-of-nails.O Teste baseado em duas fases e tem como objetivos checar a presena, orientao e ligao dos dispositivos presentes na placa.Testes de Power-on and Power-off;Teste baseado em impedncia;

  • INTRODUO

  • MOTIVAOMotivao para o Boundary Scan:Avanos na rea de VLSI (ASICs); Altas densidades dos dispositivos;Miniatuarizao nos encapsulamentos;Multi-Layer Boards;Reduo do acesso fsico;Qualidade dos Testes;Necessidade de contruir acesso dentro dos dispositivos (boundary scan register); Etc...

  • HISTRIAEm 1985 um grupo de empresas europias de sistemas eletrnicos, formaram o Joint European Test Action Group (JETAG);O mtodo escolhido pelo grupo era o de acessar os pinos dos devices por meio de um serial shift register interno atravs dos limites dos dispositivosboundary scan register

  • HISTRIAEm 1988 com a entrada da Amrica do Norte formaram o Joint Test Access Group (JTAG);Em 1990, o IEEE refinou o conceito e criou a norma 1149.1 standard, conhecida como:IEEE Standard Test Access Port and Boundary Scan Architecture.

  • Boundary Scan (BS)Boundary Scan uma metodologia que permite completa controlabilidade e observabilidade dos pinos de dispositivos JTAG compatveis sendo estes controlados por software.Permite acesso direto s entradas e sadas dos chips na placa.Forma uma scan chain a nvel de placa.

  • Boundary Scan (BS)

  • Boudary Scan Arquitetura

  • IEEE 1149.1Primeira publicao em 1990, revisada em 1993, 1994 e mais recente em 2001.Reviso 1149.1a-1993Vrias correes e melhorias;Foi introduzido duas novas instrues;Reviso 1149.1b-1994Boundary-Scan Descripton Language(BSDL).

  • IEEE 1149.1Reviso 1149.1-2001Remove uso dos 0s obrigatrios para instrues Extest (Testar curtos e abertos);Sample/Preload foi separada em duas instrues; Preload e Sample continuam mandatrios (Carregar e descarregar a cadeia);

  • BSDLBoundary Scan Description Language um subconjunto de VHDL, usado para descrever como o JTAG implementado.Descrio da entidadeParmetros genricosDescrio das portas lgicasComando dos pinosIdentificao das portas scanDescrio dos registradores(Intrues, Acesso e Boundary).

  • DFTDFT (Design For Testability) refere-se s tcnicas de projeto que tornam a gerao e aplicao de teste efetivos .Mtodos de DFT para circuitos digitaisMtodos ad-hocMtodos estruturadosScan Boundary ScanBuilt-in self-test(BIST)

  • Layout Scan

  • DFT IMPACTOS NO TIME-TO-MARKETTempo de Design Acresscimo de 5 - 15% Regras de DFT e ATPGAjuda a encontrar erros de designTempo de desenvolvimento de TestesReduo de 20 - 35%Benefcios AdicionaisReduo de tempo de Debug e do Bring-up

  • NORMA IEEE 1149.1 TEMPO REALA norma IEEE 1149.1 possibilita o teste da integridade estrutural de uma placa.Possibilita os testes dos CI enquanto esto em um modo no funcional.No pode ser utilizado efetivamente para os testes de CI durante o funcionamento normal dos mesmos.A norma permite ao registrador boundary scan reter uma amostra do fluxo de dados.No sincroniza depurao em RT e sua execuo com a operao do CI teste.

  • NORMA IEEE 1149.1 TEMPO REALAbordagens que contemplam depurao em TR implementada pelos circuitos abaixo:DBM (Digital Bus Monitor);Desenvolvido em 1991Memoria para armazenamentoMicroSpy

  • NORMA IEEE 1149.1 TEMPO REALDBM (Digital Bus Monitor)

  • NORMA IEEE 1149.1 TEMPO REALMicroSpy

  • ArquiteturaA arquitetura de teste deve conter:Test Access Port (TAP);Controlador TAP;Registrador de Instruo;Registradores de dados de teste.Boundary-scan e bypassOs registradores de instruo e de dados devem ser paralelos e terem entradas e sadas comuns;A escolha entre o registrador de instruo e dados feita atravs do controlador TAP.

  • ArquiteturaCircuito Integrado

  • ArquiteturaPlaca

  • Modos de InterconexoO TAP pode ser conectado a nvel de placa de uma maneira apropriada para cada produto;O dispositivo bus master deve possibilitar essa conexo.

  • Modos de Interconexo

  • Modos de Interconexo

  • Test Access PortDeve incluir, pelo menos, os seguintes sinais:TCK (Test Clock)TDI (Test Data Input)TMS (Test Mode Select)TDO (Test Data Output)Pode conter um sinal adicional: TRST (Test Reset)Todos devem ser conexes exclusivas.

  • Test Access PortTCK (Test Clock)Clock dedicado, independente do clock do sistema; A freqncia do clock deve ser suportada pelos componentes que compem o sistema de teste. Stored-state devices (flip-flop, latches) devem guardar o valor quando o clock estiver em zero;O driver de clock deve suportar a carga;

  • Test Access PortTDI (Test Data Input)Os sinais so amostrados na borda de subida do clock;Recomendao de pull-up, pois o driver no pode ficar flutuando, mas deve manter lgica 1.TDO (Test Data Output)Os sinais so amostrados na borda de descida do clock;Deve estar inativo quando nenhum dado estiver sendo lindo para permitir conexes paralelas a nvel de placa.

  • Test Access PortTMS (Test Mode Select)Os sinais so amostrados na borda de subida do clock;Recomendao de pull-up, pois o driver no pode ficar flutuando, mas deve manter lgica 1;O driver deve suportar a carga.TRST (Test Reset)Inicializao assncrona do controlador TAP;Ativo baixo;Um pull-up recomendado;TMS deve estar alto quando o sinal do TRST mudar de 0 para 1.

  • Test Access Port

  • Controlador TAPO controlador TAP uma mquina de estados finita que responde por variaes nos sinais de TCK e TMS. Ela controla os estados do circuito de teste.As transies de estado ocorrem baseadas no valor do TMS durante a borda de subida do TCK. Ou quando ocorrer o reset (TRST) ou power up.O controlador TAP deve gerar os sinais para controlar a operao dos outros circuitos envolvidos no teste, como: registradores de instruo, registradores de dados de teste, etc.

  • Controlador TAP

  • Controlador TAP

  • Controlador TAP

  • Registrador de InstruoExistem instrues requeridas e outras opcionais definidas pelo padro;Instrues especficas de cada design podem ser definidas;

  • Instrues

  • Instrues

  • Instrues

  • Registradores de Dados de TesteSo no mnimo 2: BypassPermite a passagem do bit atravs do circuito de teste.Boundary-scanPermite a deteco de problemas nas placas, como curtos, trilhas abertas, etc;Tambm permite acesso para os pinos de entrada e sada dos componentes.Um terceiro tambm definido, sendo opcionalDevice identificationPermite a identificao dos dispositivos na placa.Outros podem ser definidos para permitir demais testes definidos no design.

  • Registrador de IdentificaoRegistrador de 32 bits;Selecionado pela instruo Idcode;Idcode a primeira instruo executada quando ligado se o registrador de instruo existir. Se no, bypass executada.

  • Exemplo AMD GeodeO Geode LX e Companion possui um controlador TAP IEEE 1149.1 compliant;O controle da CPU pode ser obtido atravs da interface JTAG;Registros internos, incluindo os do core da CPU podem ser acessados;Memory BIST implementado e pode ser executado a partir da JTAG;No Geode LX o registrador de instruo possui 25 bits;No Companion o registrador de instruo possui 24 bits.

  • Exemplo AMD Geode LX

  • Exemplo AMD Companion

  • Bibliografia[1] http://www.asset-intertech.com/Videos/DFT%20Guidelines/DFT%20Guidelines%20Flash.html[2] IEEE Standard Test Access Port andBoundary-Scan Architecture[3] Proc. IEEE Int'l Test Conf , IEEE Computer Society Press, Los Alamitos, Calif.,Oct. 1993.[4] PRoc. IEEEInt'l Test Conf , CS Press, Oct.1994.[5] IEEEStd 1149.1-1990, Test Access Portand Boundary-Scan Architecture, IEEE, Piscataway, N.J., Jan. 1992.

  • Bibliografia[6] Lee Whetse. AN IEEE 1149.1 BASED LOGIC/SIGNATURE ANALYZER IN A CHIP[7] Jeff Rearick. IJATG(Internal JTAG): A Step Toward a DFT Standart.[8] Cheng-Wen Wu. Design for Testability[9] Bennets R. G. Boundary Scan Tutorial[10] J.M. Martins Ferreira. Introduo arquitetura IEEE 1149.1[11] ASSERT, INC. Guidelines for Board Desing For Test Based on Boundary Scan

  • Bibliografia[12] Texas Instruments, INC. JTAG/IEEE 1149.1 Desing Consideration[13] STARTEST, INC. IEEE 1149.1 Device Architecture[14] M. A. Alexandre, G. Fernando Moraes. Inegrao de Tcnicas de Teste de Hardware no Fluxo de Projetos de SOCs[15] Eduardo Bezerra, UFRGS. Relatrio Tcnico de Testes de Sistemas Digitais[16] J. Smith Michael. Undestanding DFT Methodologies

  • Bibliografia[17] A. Schwantes. Teste e Depurao Tempo Real de Sistemas Eletrnicos Baseados na Infraestrutura Boundary Scan.[18] CORELIS, INC. http://www.corelis.com/products/Boundary-Scan_Tutorial.htm[19] Wang Jiang Chau. Teste e testabilidade de CIS Digitais baseado em DFT-Scan[20] Kenneth P. Parker. The Boudary Scan-Handbook, 3rd edition (June 2003)[21] AMD Geode LX Processors Preliminary Data Book[22] AMD Geode CS5536 Companion Device Preliminary Data Book

    Custo com teste de analgicos apagaram o ganho com a reduo do custo de testes em digitaisArquiteturas de novas tecnologias para testar analgicos de um AMS, principalmente RF.Custo com teste de analgicos apagaram o ganho com a reduo do custo de testes em digitaisArquiteturas de novas tecnologias para testar analgicos de um AMS, principalmente RF.Custo com teste de analgicos apagaram o ganho com a reduo do custo de testes em digitaisArquiteturas de novas tecnologias para testar analgicos de um AMS, principalmente RF.Custo com teste de analgicos apagaram o