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第一章

CMOS集成电路工 艺基础

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1、半导体材料：

N型半导体：N- N N+

P型半导体：P- P P+

2、CMOS集成电

路工艺

氧化工艺

搀杂工艺

淀积工艺

钝化工艺

光刻和腐蚀工艺

3、CMOS集成电

路工艺流程

本章主要内容

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第一节 半导体材料：硅

1、电阻率：

从电阻率上分，固体分为三大类。在室温下：

金属： ρ<10 Ω·cm半导体：ρ=10 Ω·cm~10E4 Ω·cm绝缘体：ρ>10E4 Ω·cm

2．导电能力随温度上升而迅速增加

一般金属的导电能力随温度上升而下降，且变化不明

显。但硅的导电能力随温度上升而增加，且变化非常明显。举个例子：

Cu：30°C ⌫100°C ρ增加不到一半（正温度系数）

Si：30°C ⌫ 20°C ρ增加一倍（负温度系数）

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3．半导体的导电能力随所含的微量杂质而发生显著变

化

一般材料纯度在99.9％已认为很高了，有0.1％的杂

质不会影响物质的性质。而半导体材料不同，纯净的硅在室温下：ρ＝21400Ω·cm如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999％。则其电阻率变为：ρ＝0.2Ω·cm。因此，

可利用这一性质通过掺杂质的多少来控制硅的导电能力。

4．半导体的导电能力随光照而发生显著变化

5．半导体的导电能力随外加电场、磁场的作用

而发生变化

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6、P型和N型半导体

两种载流子：带负电荷的电子和带正电荷的空穴。

纯净硅称为本征半导体。本征半导体中载流子的浓度在室温下：T＝300K

当硅中掺入Ⅴ族元素P时，硅中多数载流子为电子，这种半导体称为N型半导体。

)/1(10*6.1 310 cmnpn i ===

+ =n cm2210 1( / )

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当硅中掺入Ⅲ族元素B时，硅中多数载流子为空穴，这种半导体称为P型半导体。

第二节 集成电路制造工艺简介

一、氧化工艺

一个MOS集成电路电路中，主要元件是；PMOS,NMOS,R,C,L及连线。MOS是Metal Oxide Semiconductor Silicon的缩写。MOS管有三种主要材料：金属、二氧化硅及硅构成。

+ =P cm2210 1( / )

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氧化炉

石英舟

滑道

炉膛

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改进的氧化炉

石英舟 滑道炉膛

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二、掺杂工艺

在衬底材料上掺入五价磷或三价硼，以改变半

导体材料的电性能。掺杂过程是由硅的表面向体内作用的。目前，有两种掺杂方式：扩散和离子注入。

G

D

S

D G

S

P-si

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1. 扩散：扩散炉与氧化炉基本相同，只是将要掺入的杂质如P或B的源放入炉管内。

扩散分为两步：STEP1 预淀积：将浓度很高的一种杂质元素P或B淀积在硅片

表面。

STEP2 推进：在高温、高压下，使硅片表面的杂质扩散到硅

片内部。

实验分析表明：P的浓度分布可由下式表示：

其中，NT：预淀积后硅片表面浅层的P原子浓度

D：P的扩散系数 t ：扩散时间 x：扩散深度

只要控制NT 、T、t 三个因素就可以决定扩散深度及浓度。

eDtN DtT

xxP 4

21

2

)(2)( =

)1(3 10 15 cmN T ×=

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2．离子注入

eN ppRxxN ]2[

max

22)()( σ−

= −

σp σp

Nmax

0 R p 深度 X

硼原子数0<X<∞

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其中：

离子注入的分布有以下两个特点：

1．离子注入的分布曲线形状（Rp，бp），只与离子的初始能量E0有关。并杂质浓度最大的地方不是在硅的表面，X＝0处，而是在X＝Rp处。

Rp：平均浓度σp：穿透深度的标准差

Nmax=0.4NT/ σpNT：单位面积注入的离子数，即离子注入剂量

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2．离子注入最大值Nmax与注入剂量NT有关。

而E0与NT都是可以控制的参数。因此，离子

注入方法可以精确地控制掺杂区域的浓度及深度。

三．淀积工艺

淀积工艺主要用于在硅片表面上淀积一层材料，如金属铝、多晶硅及磷硅玻璃PSG等。

1、金属化工艺

淀积铝也称为金属化工艺，它是在真空设备

中进行的。在硅片的表面形成一层铝膜。

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AL

离子束

wafer

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2、淀积多晶硅

淀积多晶硅一般采用化学汽相淀积（LPCVD）的方

法。利用化学反应在硅片上生长多晶硅薄膜。

适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。

淀积PGS与淀积多晶硅相似，只是用不同的化学反

应过程，这里不一一介绍了。

采用 在700°C的高温下，使其分解：SiH 4

↑+⎯⎯⎯ →⎯ 2~

4 27000

HSiSiH C

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四、钝化工艺四、钝化工艺

在集成电路制作好以后，为了防制外部杂在集成电路制作好以后，为了防制外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，称为钝通常在硅片表面加上一层保护膜，称为钝化。化。

目前，广泛采用的是氮化硅做保护膜，其加目前，广泛采用的是氮化硅做保护膜，其加工过程是在工过程是在450450°°CC以下的低温中，利用高频以下的低温中，利用高频放电，使放电，使 和和 气体分解，从而形成氮化气体分解，从而形成氮化

硅而落在硅片上。硅而落在硅片上。↑+⎯⎯⎯ →⎯+ 24334 1245043

0

HNSiNHSiH C

4SiN 3NH

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五、光刻与腐蚀工艺

光刻工艺是完成在整个硅片上进行开窗的工作。

掩膜版和光刻胶：

掩膜版：亮版和暗版

光刻胶：正胶和负胶

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wafer mask

光源

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光刻过程如下：

1．涂光刻胶

2．掩膜对准

3．曝光

4．显影

5．刻蚀：采用干法刻蚀（Ery Eatching）6．去胶：化学方法及干法去胶

(1)丙酮中，然后用无水乙醇

(2)发烟硝酸

(3)等离子体的干法刻蚀技术

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光刻工艺的发展：

♣ 70年代的光刻只能加工3～5μm线宽，4 " ～5 "wafer。那时的光刻机采用接触式的。如：canon，采用紫外线光源，分辨率较低。

♣ 80年代发明了1：1投影式光刻机，可加工1～2μm线宽，5"～6"wafer。代表产品有美国

的Ultrotec。

存在问题是：

（1）Mask难做，要求平坦，不能有缺陷。

（2）Wafer与Mask之间有间隙，使一些尘埃颗

粒加入，造成影响。另外，有光折射产生。

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光 源

5 × M a s k

L e n s

C h u c k T a b l e

W a f e r

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80年代后期出现了Wafer Stepper，10:1或5:1，使芯片加工进入了0.8μm的时代。代表产品有：美国的GCA，日本的Canon，Nikon及荷兰的ASM。

另外，美国的KLA更加先进，它带有Mask检查及修正系统。它将Mask上的图形缩小5倍后投影到硅片上，因此，使缺

陷缩小很多。它使用的光源仍是紫外线，但是用的是g-line，波长在436nm，可加工：0.8~1.0μm（大生产），0.5~0.8μm（科研）芯片。

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90年代对Stepper的改进大致两个方面，

♥一是在光源上：

（1）用I-line的紫外线，波长在365nm，可加工0.5~0.6μm的芯片。

（2）若用准分子激光光源KrF下，波长大约248nm，可加工： 0.25~0.5μm （大生产），0.07~0.1μm（科研）的芯片。

（3）还有用电子束（E－Beam）光源的，主要用于做Mask。

♥二是在制作Mask上下功夫，并带有Mask的修正功能，可通过检测Mask上的缺陷，调整曝

光过程。

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第三节 CMOS集成电路加工过程简介

一、硅片制备

二、前部工序

Mask 掩膜版 CHIP

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掩膜1： P阱光刻

具体步骤如下：

1．生长二氧化硅：

Si-衬底

P-well

S i - 衬 底

S i O 2

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2．P阱光刻：

涂胶、掩膜对准、曝光、显影、刻蚀

3．去胶

4．掺杂：掺入B元素

涂 胶 显 影 刻 蚀

去 胶 掺 杂

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掩膜2 ： 光刻有源区

♣ 淀积氮化硅

♣ 光刻有源区

♣ 场区氧化

♣ 去除有源区氮化硅及二氧化硅

♣ 生长栅氧

♣ 淀积多晶硅

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淀积氮化硅 光刻有源区 场区氧化

去除氮化硅及二氧化硅 长栅氧 淀积多晶硅

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掩膜3 ：光刻多晶硅

掩膜4 ：P+区光刻

1、P+区光刻

2、离子注入B+，栅区有多晶硅做掩蔽，称为

硅栅自对准工艺。

3、去胶

光 刻 多 晶 硅

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掩膜5 ： N+区光刻

1、N+区光刻

2、离子注入P+3、去胶

P + 区 光 刻

B +

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掩膜6 ：光刻接触孔

N + 区 光 刻

P +

光 刻 接 触 孔

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掩膜7 ：光刻铝引线

1、淀积铝 2、光刻铝

光刻铝

ALPSG场氧

Poly栅氧

P+N+P 阱

N 硅衬底

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掩膜8 ：刻钝化孔

中测打点

chip circuit

pad

CHIP

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三、后部封装 （在另外厂房）（1）背面减薄

（2）切片

（3）粘片

（4）压焊：金丝球焊

（5）切筋

（6）整形

（7）所封

（8）沾锡：保证管脚的电学接触

（9）老化

（10）成测

（11）打印、包装

划片

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金丝

劈

加热

压 焊

二 CMOS晶体管基础

主要内容

1 、结构及工作原理2、阈值电压3、电流—电压方程（I-V特性）4、MOS管寄生电容5、小信号等效电路6、gm、gds7、MOSFET的数字模型8、衬偏调制效应9、CMOS结构图

1、工作原理

Polysilicon Aluminum

3D结构图

① VGS〈Vthn时

下面的结构是N+PN+，耗尽层内是没有自由移动的电荷的。D、S之间没有形成一条电流通道,所以IDS=0。

②，VGS>=Vthn时

由于电场的作用，P—SUB中的少量电子移动到了沟

道的顶部。这样就形成了一条电子移动的通道，如果VDS>0,就会形成源漏电流IDS。

2、阈值电压（Threshold Voltage）阈值电压是当沟道反型时所需的电压 (i.e. 将沟道从p型变到n型的电压).

阈值电压可按下式计算:

其中 φms = 栅和衬底的接触电势（contact potential between the gate and the bulk）

φF = 衬底的静电势(electrostatic potential of the substrate)Q`bo = 耗尽区的电荷(charge in the depletion region)Q`ss = Si/SiO2 接触面的电荷(Si/Sicharge at the Si/SiO2

interface)VSB = 源到衬底的电势差(Source to bulk voltage)

( )FSBFox

Asi

ox

ssboFmsTHN V

CNq

CQQV

22

22 φφ

εφφ −+

′+

′′−′

+−−=

3、MOSFET的 I-V 特性 (线性区Triode Region)

晶体管偏置在 VGS ≥ VTHN , 此时沟道已形成.漏源电压 (VDS) 较小.漏极电流可用下式表示:

( ) ⎥⎦

⎤⎢⎣

⎡−−=

2V

2

GSDS

DSTHNDVVVI β L

W⋅= nKP Where β

MOSFET I-V 特性 (饱和区Saturation Region)

晶体管偏置在 VGS ≥ VTHN ，此时沟道已形成.漏源电压较大 (i.e. VDS ≥ VGS – VTHN).理想的漏极电流可表示为:

( ) 2 GSV

2 THND VI −=β

LW⋅= nKP Where β

当晶体管被夹断(pinchoff)时, 发生了什么?增大 VDS 使耗尽区扩大到沟道中.这导致ID 随 VDS 的增加而增大. 因此ID 可写为:

( ) ( )[ ]SatDSDScTHND VVVI _ 2

GS 1V 2

−+−= λβLW⋅= nKP Where β

λc 是非理想因子，它是考虑了随着漏极电压增加耗尽层加厚而造成的.

MOSFET I-V Characteristics(伏安特性）曲线

VGS：栅极和源极的电压差。

VDS: 漏极和源极的电压差。

ID : 流过漏极和源极的电流。

Vth: 器件的阈值电压，当VGS增加到一定的值时，栅极下面的P型半导体会发生反型，形成N型半导体的沟道。此时D和S之间可以有

电流流过，这个特定的电压值，称之为值电压。

( ) ⎥⎦

⎤⎢⎣

⎡−−=

2V

2

GSDS

DSTHNDVVVI β线性区

(Linear):

饱和区(Saturation):

( ) ( )[ ]SatDSDScTHND VVVI _ 2

GS 1V 2

−+−= λβLW⋅= nKP Where β

阈值电压(Threshold voltage):( )FSBF

ox

Asi

ox

ssboFmsTHN V

CNq

CQQV

22

22 φφ

εφφ −+

′+

′′−′

+−−=

对于一般工艺，Vtn=0.83V(NMOS的阈值电压),Vtp=-0.91V(PMOS的阈值电压）,阈值电压由工艺参数决定

截止区： ID=0， VGS< Vth

VDS >= VGS-Vth

，VDS〈 VGS-Vth

4、MOS Capacitance

MOS电容：由器件本生的构造引起的。

Cgs: 栅极和源极的寄生电容。（平板电容）

Cgd: 栅极和漏极的寄生电容。（平板电容）

Cgb: 栅极和衬底的寄生电容。

Cdb: 漏极和衬底的寄生电容。(PN结电容）

Csb: 源极和衬底的寄生电容。(PN结电容）

是影响最大的

Capacitance values are the same as Accumulationand

Capacitance is comprised of three componentsTOX

C oxox

ε=′ LWCC oxox ⋅⋅′=

( )TOX

WLDLC oxgb

⋅⋅−⋅=

2 ε WCGSOWCGDOTOX

WCC oxgsgd ⋅=⋅=

⋅⋅== LD ε

电容值的计算（了解）

以上各式中：

Eox: 氧化层的介电常数。

Tox: 氧化层的厚度。

Cox’ ：表示单位面积氧化层的电容值。

LD： 表示栅极和S、D重叠的宽度（由工艺精度决定）。

5、MOSFET的交流小信号模型(Analog Model for the MOSFET)

MOSFET的高频模拟模型.电容已经在以前提到.ro 是输出电阻，gm是栅跨导.Current sources model the gain associated with biasing the base and the body of the MOSFET.

Small-Signal Model of MOSFET输入信号的幅度和电源电压相比很小, 它在直流偏置工作点附近的变化, 可近似认为工作在线性区间(如: ).

MOS管的小信号模型可以直接从直流模型得出。大多数应用中, MOS管被偏置在饱和区工作。下面仅给出饱和区的小信号参数.

沟道导纳gm, gmb和gds, 分别称为栅跨导, 衬底跨导, 漏电导, 定义如下:

式中，Q表示在静态工作点的值.

QBS

DSmb v

ig

∂∂

=QDS

DSds v

ig

∂∂

=

DSdsDS Iii +=

QGS

DSm v

ig

∂∂

=

NMOS管的阈值电压VTHN可表示为:

饱和区NMOS管的漏极电流IDS可表示为:

总的(AC+DC)的漏极电流iDS为:

因此:

( ) ) 1( 2

2 DSTHNGSDS VVVI λβ

+−=LW⋅= nKP β其中

( ) ( )FSBFTHNFSBFox

Asi

ox

ssboFmsTHN VVV

CNq

CQQ

V 0

22 222

2 φφγφφε

φφ −++=−+′

+′

′−′+−−=

Small-Signal Model of MOSFET in Saturation

) 1( ) (

DSTHNgsGSQGS

DSm VVvV

vi

g λβ +−+=∂∂

=

) 1( ) ( 2

2DSTHN

GS

gsGSDSdsDS VVvvVIii λβ

+−+=+=48476

SBF

mSB

THN

THN

DS

QBS

DSmb

Vg

vV

Vi

vi

g+

=∂∂

∂∂

−=∂∂

= 22

φ

γ

λλ ) ( 2

1 2

DSTHNgsGS

QDS

DS

ods IVvVβ

vi

rg =−+=

∂∂

==

6、MOSFET的简单数字模型(A Simple Digital Model for the

MOSFET)

( ) WLR

VVVR n

THNDDLWKP

DDn n

⋅′=−

= 22

以S为公共端，G为信号输入端，D为信号输出端，VGS=VDD。

7、衬偏调制效应

当VBS不等于0时，晶体管的衬底和源区将反偏，

耗尽层将变宽。

从而提高阈值电压的数值。

8、CMOS的剖面结构图

三、反相器电路、版图及特性

1、反相器的电路、工作原理

2、反相器的时序特性

3、反相器的版图设计和设计规则

4、版图设计中的闩锁效应

5、如何驱动大的负载

6、三态门反相器

1、反相器晶体管电路图、工作原理

VinM1M2OUT

0 off on 11 on off 0

真值表

PMOS

NMOS

(1) 当Vin=‘0’时，VGS2=-5V, VGS1=-0V|VGS2|>|Vthp|, VGS1<Vthn PMOS导通 NMOS截止

output=‘1’

(2) 当Vin=‘1’时，VGS2=0V, VGS1=+5V

|VGS2|<|Vthp|, VGS1>Vthn

PMOS截止 NMOS导通

output=‘0’

Effects of changing the βn/βp Ratio

ß=KPn*W/L在工艺相同的情

况下，一般KPn=3KPp如果要使得

ßn= ßp则必须要满足

（W/L)p=3(W/L)n

2、反相器的时序特性

(1)Rise and Fall times are measured between the 10% and 90% points in a transition. (tr 和tf 的定义）

(2)Delay time is measured between the 50% point in the input and the 50% point in the output.

反相器的延迟

延迟时间的计算(估算）

( )loadoutptotpPLH CCRCRt +⋅=⋅=( )loadoutntotnPHL CCRCRt +⋅=⋅=

tP=(tPLH+tPHL)/2，

如果要使tPLH=tPHL

则要Rp=Rn，也就是ßn= ßp，则必须要满足

（W/L)p=3(W/L)n，

我们定义一个标准延迟单位的倒相器为： ßn= ßp，（W/L)p=3(W/L)n，

(W/L)n=1/1, （W/L)p=3 ，此时倒相器的标准延迟为T。（负载也为一个标准

倒相器）。

1 1

1 2

T

2T

2 2 T

反相器输出尖峰的形成

尖峰是由于Cgd电

容的存在，高频的输入信号通过它造成的.

反相器的反转点(了解）

(1) 反相器的输入信号和输出信号相等的点叫反转点。

(2) 在反转点流过NMOS和PMOS的电流相等。

(3) Therefore VSP is given by:

( ) ( )22

22 THPSPDDp

THNSPn VVVVV −−=−

ββ ( )

p

n

p

nTHPDDTHN

SP

VVVV

ββ

ββ

+

−+⋅=

1

Power Consumption

(1)功耗和频率f成正比，和VDD2成正比。

clkDDLoadDDLoad

avgDDavg fVCT

VCIVP ⋅⋅=⋅

=⋅= 22

3、反相器的版图

单个晶体管版图

1

2

5

3

Tran

sist

or

W(器件沟道宽度)

L(沟道长度)

CMOS Process Layers(CMOS 工艺层次)

Layer

Polysilicon

Metal1

Metal2

Contact To Poly

Contact To Diffusion

Via

Well (p,n)

Active Area (n+,p+)

Color Representation

Yellow

Green

Red

Blue

Magenta

Black

Black

Black

Select (p+,n+) Green

Intra-Layer Design Rules(设计规则)规定各层次的最小宽度和最小间距,相关层次之间的最

小间距.

Metal2 4

3

10

90

Well

Active3

3

Polysilicon2

2

Different PotentialSame Potential

Metal1 3

32

Contactor Via

Select2

or6

2Hole

NWELL(N阱)

Poly(多晶硅)

P+(P扩散)

N+(N扩散)

Contact(接触孔)

Metal(金属)

反相器版图 CMOS层次

MASK1#

MASK2#

MASK3#

MASK4#

MASK5#

MASK6#

掩模版层次

版图文件:GDSII,CIF格式

版图设计

生成MASK

交给工厂生产

版图设计工程师完成

掩模工厂完成

芯片前道工厂完成

版图处理流程

两种典型的倒相器版图(Two Typical Inverter Layout Styles)

4、闩锁效应(Latch-up)

此尖峰可以导致闩锁效应(latch-up).通过C2 电容的下降沿尖峰使得晶体管Q2导通.电流流经晶体管 Q2 导致RW1 和 RW2上的电压下降 ,并使得Q1管导通.流经晶体管Q1 的电流在电阻 RS1 和RS2 上产生压降,使得Q2进一步导通.通过C1的上升沿尖峰具有和前面同样的效果.

闩锁效应的解决方法(Solutions to Latch-up)

1、放慢上升/下降时间来减少尖峰的幅度.

2、缩小漏极区域的大小来减少电容 C1 和 C2值.

3、把衬底和阱接触靠近晶体管的漏极来减小电阻 RW1 和 RS2的值.

4、将 n+ 和 p+ 区域围绕关键电路. 这些措施(叫做保护环) 是很有效,但是很占空间限制了多晶硅作为互连层的作用.

5、需要大电流驱动的情况下，尽量使用无需PMOS的电路结构。

多级驱动用于改善大负载时的开关时间.比例因子可以用:优化的驱动级的数目可以用公式表示：

多级驱动器的延迟：

5、驱动大负载(Driving Large Loads)

N

in

load

CCA

1

1⎥⎦

⎤⎢⎣

⎡=

1

lnin

load

CCN =

( )⎥⎥⎦

⎤

⎢⎢⎣

⎡⋅⎟⎟

⎠

⎞⎜⎜⎝

⎛++=

+=

11

111

1

)(

inin

loadoutpn

TotalPLHPHLDelay

CCCCRRN

ttt

N

Cload = 20pF

大晶体管的版图(Layout of Large Transistors)

分布式线驱动器(Distributed Line Drivers) （了解）

( )( )inoutpnPLHPHL CCRRtt 1011 ++=+

( ) ( )( )[ ]( )( )inoutpn

inoutinoutpnPLHPHL

CCRR

CCCCRRtt

72

55

11

11

++=

+++=+

驱动长线Driving Long Lines (Transmission Line Issues)(了解）

第一项是倒相器驱动总电容产生的延迟.第二项Second term is the delay associated with the transmission line.Third term is the charging time of the load through the line resistance.

( )( ) ( ) loadloadoutpnPLHPHL ClrrclClcCRRtt ⋅+⋅++⋅++=+ 211 35.0

其他倒相器电路(Other Inverter Circuits)（了解）

电路 a) 是NMOS 倒相器,可以避免闩锁效应.电路 b) 和 c) 用 PMOS 负载, 在实现多输入逻辑.在所有的情况下,负载器件的电阻至少是有源器件电阻的4倍.

线驱动器电路(Line Driver Circuits) （了解）

由于CMOS倒相器具有闩锁效应, 因此大输出驱动器通常采用只有NMOS 晶体管来制造.

6、三态门反相器

信号对 S/Sbar可以用于隔离输出节点, 并让器件处于高阻状态.S=‘1’时，电路

为一反相器，

S=‘0’时，电路

处于高阻状态

四 CMOS基本逻辑单元电路

主要内容1、NAND门的工作原理

2、NOR门的工作原理

3、MOSFET的串、并联特性

4、与非/或非门的版图设计和评估

5、与或非门的时序特性

6、组合门电路

7、动态逻辑电路

8、传输门

1、NAND门的工作原理 PMOS 器件是并联连接.NMOS 器件是串联连接.

PMOS 子电路和 NMOS 子电路是串联连接关系.

输出是 PMOS 和 NMOS 子电路的连接点.

A B M1 M2 M30 0 offoff on0 1 on off on1 0 off on off1 1 on on off

M4onoffonoff

OUT

1110

电路真值表

2输入

N输入

2、NOR门的工作原理PMOS 器件是串联连接.

NMOS 器件是并联连接.

PMOS 子电路和 NMOS 子电路是串联连接关系.

输出是 PMOS 和 NMOS 子电路的连接点.

A B M1 M2 M30 0 offoff on0 1 on offoff1 0 off on on1 1 on on off

M4ononoffoff

OUT

1000

电路真值表

2输入

N输入

Vd

Vs

Ids βeff

VgT1 β1

T2 β2

Vs

Vd

VgVm

3、MOSFET的串、并联特性

ID

Vd VsW L1 L2W不变，L=L1+L2

如果ß1= ß2= ß

则ßeff= ß/2

MOS管串联特性：

Vd

Vs

Ids β effVg

T1 β1

T2 β2

Vs

Vd

Vg Vg

MOS管并联特性：

ID

Vd VsW1 L1

L2

L不变，W=W1+W2

如果ß1= ß2= ß

则ßeff= 2ßW2

L2VsVd

4、与非/或非门的版图设计和评估

NWELL(N阱)

Poly(多晶硅)

P+(P扩散)

N+(N扩散)

Contact(接触孔)

Metal(金属)

CMOS层次

MASK1#

MASK2#

MASK3#

MASK4#

MASK5#

MASK6#

掩模版层次

2输入与非门版图

2输入或非门版图

5、与或非门的时序特性

对于 N 个晶体管并联: （如果把栅极连在一起，等效为一个晶体管）

REffective = RSingle / N (等效于单个晶体管的W增长到W*N)CEffective = CSingle × N

充电Charge/Discharge time: t = REffective(CEffective+ CLoad)

Rise/Fall Time Calculations Through Serial Devices

对于 N 晶体管串联连接:（如果把栅极连在一起，等效为一

个晶体管）

REffective = RSingle × NCOut Efft = COut Sgl / N

(等效于单个晶体管的W减少到W/N）

注意传输链上的输入电容和器件电阻.

充电/放电时间: t = REffective(CEffective+ CLoad)

+ 0.35RSingleCInSingle(N-1)2

Rise/Fall Time Calculations Through a N input NAND

上升时间:

下降时间:

如果 Cload >> Coutn, Coutp

⎟⎠⎞

⎜⎝⎛ ++⋅= Load

outnoutp

PPLH C

NCCN

NRt

( )2135.0 −⋅+⎟⎠⎞

⎜⎝⎛ +⋅+⋅= NCRCCN

NCRNt innnLoadoutp

outnnPHL

LoadnPHLLoadP

PLH CRNtCNRt ⋅⋅≈⋅≈

注意以上结果是在所有的输入连在一起时，成为一个类似倒相器结构的情况下得出的。如果作为更通用的门使用时，情况又会怎样？

下降时间不变

上升时间和导通的 PMOS 晶体管的数目有关， tPHL= RPCLoad

6、CMOS组合逻辑门

记住任意的逻辑功能可以用以下方法实现:

串联的 PMOS 晶体管产生或非逻辑.

并联的 PMOS 晶体管产生与非逻辑.

串联的 NMOS 晶体管产生与非逻辑.

并联的 NMOS 晶体管产生或非逻辑.

组合逻辑门的例子

1、Z=A（B+C） 2、Z=A+BC

3、Z = A + BC + CD 4、Z = A⊕B

该类电路的优点：在实现同样逻辑运算的基础上大大

节约器件的数量。

7、动态逻辑门电路（钟控逻辑门电路）

类似于前面看到过的高阻的三态倒相器.当 φ1 为高电平时，门工作就象一个倒相器.OUT=/IN 当 φ1 为低电平时, 输出变成高

阻态，OUT=‘Z’

8、传输门

因为 MOSFET 可以当成开关处理, 因此有理由假设信号是有条件地从输入到输出.

因为源不接地时，如传输 VDD, 由于体效应会造成阈值电压的增加，并且Vout = VDD – VTHN.因此, NMOS 器件并不能有效地传输逻辑 ‘1’.(即在传输‘1’时有一个VTHN的

损耗）。

同样的, PMOS 器件也不能有效地传输逻辑 ‘0’. (即在传输‘0’时有一个VTHP的损耗）。

预充求值逻辑 PE (Pre-charge-Evaluate) Logic

该电路正常工作时可以分为两个阶段：

I）当 φ1 为低电平时，预充晶体管导通(ON)，求值晶体管截至(OFF)，对输出结点进行充电.

II）当 φ1 为高电平时，预充晶体管截至(OFF)，求值晶体管导通 (ON)，根据输入信号对输出结点进行求值.

8、传输门

因为 MOSFET 可以当成开关处理, 因此有理由假设信号是有条件地从输入到输出.

因为源不接地时，如传输 VDD, 由于体效应会造成阈值电压的增加，并且Vout = VDD – VTHN.因此, NMOS 器件并不能有效地传输逻辑 ‘1’.(即在传输‘1’时有一个VTHN的

损耗）。

同样的, PMOS 器件也不能有效地传输逻辑 ‘0’. (即在传输‘0’时有一个VTHP的损耗）。

CMOS传输门结构

tPHL = tPLH = (Rn || Rp)•CLoad

S为传输门的控制信号。

S 是S的反相信号

Delay Through Multiple Transmission Gate

tPHL = tPLH = N• (Rn || Rp)•Cload + 0.35 (Rn || Rp)•(Cinn+ Cinp)N2

Applications of Transmission Gates

Z = A S + B S

Use as a MUX/DEMUX（多路选择器和分配器）

注意信号流是双向的，允许同样的电路既是 MUX 又是 DEMUX.

Use in the Implementation of Static Logic Gates

用传输门实现或门(OR)较或非/非(NOR/INV)实现要简单的多.

异或门和异或非门可以更紧凑.

五、触发器和数字存贮单元

主要内容1. RS触发器

2. 锁存器

3. D触发器

4. SRAM(静态存贮器)5. DRAM (动态存贮器)6. ROM (只读存贮器)7. EEPROM (电擦除存贮器)

Q nQ

1. RS触发器

注意当两个输入均为低电平时，输出是有病的(invalid ), 两个输出均为高电平.

The Set-Reset Flip-Flop Based on NAND Gates

The Set-Reset Flip-Flop Based on NOR Gates

注意当两个输入同时为高时，输出是有病的(invalid)，此时两个输出均为低电平.

时序触发器 (Clocked Flip-Flops)

时序触发器可以分成 2 类.A 电平敏感的触发器(Level-Sensitive Flip-Flops):电路在时钟的一个相位(或电平)时将输入送到输出, 并且在时钟相位的末尾锁存数据(circuits that pass the input through to the output during one phase (or level) of a clock and latch the value held at the end of the clock phase).

B 边沿触发的触发器(Edge-Triggered Flip-Flops):电路在时钟的上升沿或下降沿时锁存输入信号的数据(circuits that latch the value of the input signal on either the rising or falling edge of the clock).

2. 锁存器(电平敏感)

A ) 当E=‘1’时，T1导通，T2截止 Q=D

B ) 当E=‘0’时，T1截止，T2导通 Qn+1=Qn

E

D

Q

该锁存器的波形图

3. D触发器(边沿触发）

一种实现边沿D触发器的方法是用反馈倒相器和传输门. (An alternative approach to implementing an edge triggered D Flip-Flop involves using feed back inverters and clocked pass gates).边沿触发操作由主-从结构保证.(Edge triggered operation is insured by the master-slave configuration).

Edge Triggered D Flip-Flops(边沿触发D触发器）

CLK

D

Q

B

波形图

CLK：时钟信号CLR：清零信号SET：置位信号

A Simple D Flip-Flop

交叉耦合的倒相器和传输门可组成简单的D 触发器.当时钟变到低电平, 输入处于开关电压时, 考虑输出结果.

倒相器处于不定态, 此时锁存器称为亚稳态 (Inverters are in an unknown state and the latch is said to be in a metastable state)当传输门关闭时, 锁存器可以保持在这个不确定状态 (With the pass gates closed the latch could stay in this state indefinitely)然而, 随着时间的推移, 噪声和交叉耦合倒相器的正反馈都会将锁存器推到确定态.

4. 静态RAM单元 (The SRAM Cell)

交叉连接的倒相器电路形成 SRAM 单元.在这种情况下, D和D(bar) 变成 bit 和bit(bar)时钟信号被字选择线(word select line）所代替.注意只用到NMOS传输晶体管是为了节省面积和减少互连线的复杂性.

An improved SRAM Cell

PMOS 晶体管用n+ 和 p+掺杂的多晶硅电阻来替代.版图形成了一个泄漏的双极晶体管, 其典型的电阻是10MΩ (或者更大).此单元的主要好处是它的版图比较紧凑.

5. The DRAM Cell(动态存贮器）

在DRAM 单元中, 电容用来保持位值的电荷.

在早期的 DRAM 设计中, 电容使用其它FET晶体

管实现的

Layout of DRAM

Layout of DRAM

Modern DRAM circuits应用晶体管作为存贮电容需要更大的面积 (Use of a transistor for the storage capacitor requires to much area). 在现代DRAM单元中, 存贮电容用多晶硅埋层电容实现 (In modern DRAM cells, the storage capacitor is implemented with a Poly buried capacitor).

Modern DRAM circuits一种更为紧凑的方法是使用沟槽式电容(trench capacitor) 沟槽式电容是通过：

在衬底上腐蚀一个孔 (Etching a hole in the substrate)孔壁覆盖ONO介质 (Coating the hole with Oxide-Nitride-Oxide dielectric)用多晶硅填满孔 (Filling the hole with poly).

DRAM Readout issues

注意到当 DRAM 传输晶体管导通时 (例如在读写操作时), 电荷会在数据保持电容(data holding capacitor) Cd 和 线电容Cbit上进行分配.

如果 Cd 上电压为 VDD , Cbit 上电压为 Vbit , 那么 后每个电容上的电压可由下式表示:

在读取操作中, 位线通常被充到 2.5 V.在典型的电容值 Cd 和 Cbit 时，位线上的电压变化通常只有数百 mV.

bitd

bitbitddfinal CC

CVCVV+

⋅+⋅=

Sensing Small voltage changes on the Bit Line

在 DRAM 的芯片版图中, 存储阵列中相邻字是稍微错开(offset slightly)的.

在读取操作中, 位线先预充电到 2.5 V.

如果字选择线 A 是高电平时, 存储在字A中的数据可以在字A的位线上产生如下的电压变化:

Δvbit = Vfinal – Vbit

因为字线 B 没有被选中, 它的位线bit (bar)上的电压没有改变, 可以作为灵敏放大器(sense amplifier)的参考.

The Sense Amplifier在预充电期间 (During pre-charge)

EQ 用于平衡位线和位线 (bar) 上的电压, 注意到两条线之间的晶体管, 它们确保线上的电压是一致的.NSA 设置成低电平, PSA 设置成高电平, 允许节点 NLAT 和 ACT(bar) 充电至 VDD/2.

灵敏放大是从NSA变高, 强制NLAT为低电平开始(Sensing begins when NSA goes high forcing NLAT to ground).

如果位线电压由 VDD/2 下降, 表明存储位中存储数据为逻辑0, n型灵敏放大器将强制位线电压为低电平.如果位线电压由 VDD/2 上升, 表明存储位中存储数据为逻辑1, n型灵敏放大器将强制位线(bar)电压为低电平.

灵敏放大是由PSA变低, 强制ACT(bar)至VDD从而激活p型灵敏放大器而结束(Sensing is completed by activating the p-sense amplifier by forcing PSA low forcing ACT(bar) to VDD.

如果位线电压由 VDD/2 下降, p型灵敏放大器将强制位线(bar) 为高电平.如果位线电压由 VDD/2 上升, p型灵敏放大器将强制位线为高电平.

Complete Block Diagram of a RAM Chip

Decoders and Line Buffers实现译码器的一种方法是采用多输入与非门.

这里示出了另一种方法, 采用传输晶体管实现的“译码树”.

输出缓冲器可用于驱动长字选择线, 并保证未选中线被下拉到地.

Line Buffers

6. 只读存贮器Read Only Memory (ROM)

Figure 17.24 and 17.25R1、R2是字线（地址线）

C1…C5是位线（数据线）。

例：

R1=‘1’时，C1..C5=“00101”

R1=‘1’时，C1..C5=“11100”

OTP（one time program )ROM结构图示

存‘0’ 存‘1’

熔丝

7. EPROM

读取操作：

1. 浮栅Poly1上未存储电荷时:字选择线poly2电压为5V时, 两个电容的分压使得FET导通(ON)。如将单元用于或非阵列, 存储逻辑0。

2. 浮栅Poly1上存储负电荷时:栅上的负电荷确保在字选择线poly 2电压为5V时, FET处于截止(OFF), 存储逻辑1。

写操作

在编程时, 在字线上加很高的电压(如25V), 使得晶体管发生雪崩击穿。

产生的热载流子克服了沟道和poly 1之间的能量势垒, 被poly1 俘获。

这些被俘获的电荷会一直保存在poly1上可以抵消读操作, 使得晶体

管处于截止状态。

编程操作中存储的负电荷可以用光(紫外线)激励获得能量回到衬底。

存贮器系统：由多级存贮单元构成，并由相应的软件来管 理这些存贮单元。如寄存器、Cach、DRAM、外步存贮(硬盘、磁带）

每个存贮单元的构成：

I2C、SCI、USB、IDE 等思考题： 如何设计一个128K的SRAM存贮器？

作业： 请查阅相关计算机体系结构的文献，给出PC存贮系统的结构框图，并指

出每个存贮单元的特性，数据管理的过程？

存贮模块

寻址单元

数据交换接口

六 BiCMOS电路

主要内容1、什么是BICMOS电路

2、BiCMOS Transistor 的版图结构

3、BiCMOS 反相器

4、 BiCMOS与非门和或非门

1、什么是BICMOS电路

电路中既有CMOS器件又有TTL器件。

TTL（ BJT）：NPN，PNP等，具有大的电流负载能力.MOS：NMOS，PMOS具有面积小，功耗小的特点。

BiCMOS technologies attempt to exploit the best of both worlds on a single substrate.Most major semiconductor foundry’s offer a BiCMOS technology.For the most part, the only disadvantage is that the quality of the BJT is not quite as good as devices fabricated with a strictly bipolar processes.

几种不同工艺的电路性能比较

Common Applications of BiCMOS

BiCMOS circuits are used in places where devices with significant drive current can be used to significantly enhance system performanceMany microprocessor designs utilize BiCMOS circuits in their bus controlers, floating point processing unit and the processor core where speed is critical.Circuits where power consumption is a concern (ex. Cache Memory)are implemented in the less power hungry CMOS circuits.

2、BiCMOS Transistor 的版图结构

剖面图

版图

Increasing the current capabilities

Increasing the current carrying capabilities of the BJT is achieved by:

Scaling the device size verticallyIncreasing the number of fingers

Modeling the BiCMOS BJT

Because the p-base layer and the n-well layers are relatively low doped, resistivity in these layers leads to a significant Rb and Rccomponents.

3、BiCMOS 反相器

When input is HighM4 turns OFF while M3 turns ON pulling the base of Q2 to ground.M1 turns OFF while M2 turns ON biasing the base of Q1 with the charge stored in Cload.Q1 turns On until Cload is discharged to ground.Output=‘0’

When input is lowM4 turns ON and thus

base of Q2 is pulled to VDD turning ON Q2 and charging Cload

M1 is ON pulling base of Q1 to ground, Q1 OFFM2 is OFF prohibiting the discharge of Cload to ground.

Output=‘1’

Characteristics of the BiCMOS Inverter

Only gets to within 0.7 volts of either power rail.One advantage is that the Rise and Fall times are equal. the Rise and Fall times are given by:

tPHL = Rnpn Cload = Rc Cload = tPLH

Full Swing BiCMOS Inverters（全摆幅）

When input is low M5 turns ON passing VDD to the base of Q2.With the input held low,

Q2 charges the output to VDD – 0.7M3 pulls the output up to VDD.

With the input held high,M2 turns ONSo long at Vout > ~0.7 volts, Q1 turns ON and pulls Voutto 0.7 volts.M1/M2 pull the output to VSS after Q1 turns off.

Full Swing BiCMOS Inverters

Similar to the previous circuit with the exception that the transistors M3 and M1 are driven with an inverter.This reduces the complexity associated with designing the pull up/down transistors used to pull the output value between the power rails.

4、 BiCMOS与非门和或非门

Sections P1 and P2 implement a conventional NAND GateSection P3 forms a controllable Current sink to ground

BiCMOS NOR gate（或非门）

Sections P1 and P2 implement a conventional NAND GateSection P3 forms a controllable Current sink to ground

七、 模拟集成电路设计-------电流源、电流阱

8.2节

1、MOSFET的小信号等效模型

2、gm、gds(ro)的含义和计算方法

3、简易型电流源（阱）的电路结构和主要参数。

4、级连偶合型（Casecode)电流源（阱）的电路

结构和主要参数。

5、威尔逊电流阱的电路结构和工作原理。

6、镜像电路的版图处理方法。

电流源/阱是 CMOS IC 设计中基本的组成模块.

电流源/阱广泛应用于模拟电路设计中.

理想情况下, 电流源/阱的输出阻抗是无穷大，并且在很宽的电压范围内输出/灌入的恒定电流.

然而, 由于有限的输出电阻 Ro和受限的的输出摆幅(output swing) 要求保持MOSFET 晶体管工作于饱和区(saturation)等, 从根本上限制了基于 MOS 的电流源和电流阱的性能.

为了简化电流源/阱的偏置, 最好将Vgs 设置成比VTH高数百毫伏，比如设Vgs=1.2V.

1、MOSFET的小信号等效模型Small-Signal Model

输入信号的幅度和电源电压相比很小, 它在直流偏置工作点附近的变化, 可近似认为工作在线性区间(如: ).

MOS管的小信号模型可以直接从直流模型得出。大多数应用中, MOS管被偏置在饱和区工作。下面仅给出饱和区的小信号参数.

沟道导纳gm, gmb和gds, 分别称为栅跨导, 衬底跨导, 漏电导, 定义如下:

式中，Q表示在静态工作点的值.

QBS

DSmb v

ig

∂∂

=QDS

DSds v

ig

∂∂

=

DSdsDS Iii +=

QGS

DSm v

ig

∂∂

=

NMOS管的阈值电压VTHN可表示为:

饱和区NMOS管的漏极电流IDS可表示为:

总的(AC+DC)的漏极电流iDS为:

因此:

( ) ) 1( 2

2 DSTHNGSDS VVVI λβ

+−=LW⋅= nKP β其中

( ) ( )FSBFTHNFSBFox

Asi

ox

ssboFmsTHN VVV

CNq

CQQ

V 0

22 222

2 φφγφφε

φφ −++=−+′

+′

′−′+−−=

) 1( ) (

DSTHNgsGSQGS

DSm VVvV

vi

g λβ +−+=∂∂

=

) 1( ) ( 2

2DSTHN

GS

gsGSDSdsDS VVvvVIii λβ

+−+=+=48476

λλ ) ( 2

1 2

DSTHNgsGS

QDS

DS

ods IVvVβ

vi

rg =−+=

∂∂

==

MOSFET的模拟模型(Analog Model for the MOSFET)

MOSFET的高频模拟模型.电容已经在以前提到.ro 是输出电阻.

小信号等效电路

简化后的小信号等效电路

2、简易型电流阱 Simple Current Sink

流经M1的电流取决于 Vgs1由于 Vgs1 = Vgs2, ID2 和 ID1 相关可表示为:

M1的漏极电流可表示为:21

12

1

2

1

2

LWLW

II

D

D ==ββ

( )21

11 2 THNGS

SSGSDDD VV

LWKP

RVVVI −⋅⋅=

−−=

若W1/L1=W2/L2，则ID2=ID1

跨在电流阱最小的电压为:

电流阱的输出电阻为:

其中λ = 0.06 V-1

THNGSsatDSo VVVV −== _min_

2 2

1 1

Doo IIr

λλ==

简易型电流阱实例

A current source to sink 10 μA with VDD = -VSS = 2.5v and L1 = L2 = 5 μm requires:

R = 380 kΩW1 = W2 = 15 μm

and yields:

Vmin = 0.37 V

Ro = 1.67 MΩ

SPICE仿真结果

Parallel Current Sinks（并行电流阱，多路输出）

并联电流源以单个电流源作为参考.

电流的大小正比于不同参考电流和吸收电流的大小.

Figure ex20.2

3、简易型电流源 Simple Current source

和NMOS晶体管用作电流阱相反, 可以用PMOS晶体管连接成电流镜方式, 从而形成电流源。

电流源和电流阱具有同样的尺寸规则。

Combining Sinks and Sources

可以将电流阱和电流源连接在一起。(It is possible to use sinks and sources in conjunction with each other).在这种情形下, 电流阱为电流源提供参考电流. (In this case a current sink is use to provide the reference current for a current source).

简易型电流源和电流阱的不足

注意到Io 远远不是理想的(如只有当VOut = -1.2 V时, Io = 10 μA )。

从另一个方面看, 输出电阻比较小(如ROut = 1.67 MΩ )。

4、级连偶合型电流源Cascode Connected Current Sink

电路结构 各节点电压

M2和M4的小信号等效电路

Vgs2=0v,Vgs4=-vs4

M2和M4的等效电路

，从该小信号电路中可以得到

输出电阻Ro=vout/id

id=gm4*(-vs4)+(vout-vs4)/ro4

id=vs4/ro2

Ro = ro4(1+gm4ro4) + ro2 ≈ gm4ro2

结论：

Vmin is given by（最小输出电压）:Vmin = 2ΔV + VTHN where ΔV = 0.37 V

Output Resistance is given by:Ro = ro4(1+gm4ro4) + ro2 ≈ gm4ro

2

Cascode Current Sink SPICE仿真结果

请与简易型电流阱的SPICE仿真结果作比较

区别有哪几点？

Cascode Current Sink 参数计算实例

电流I0=10 μA， VDD = -VSS = 2.5v ，器件的沟道长度L1=L2=L3=L4=5 μm ，requires:

R = 260 kΩW1 = W2 = 15 μm

结论：

Vmin = 1.57 V

Ro = 152 MΩ

Increasing the Output Resistance Further

Problem is that each added Level increases Vmin by ΔV + VTHN

Reducing Vmin in Cascode Current Sink（在Cascode电流阱的减小Vmin方法）

Transistor M6 acts as a battery dropping the gate voltage of M4 down to 2ΔV + VTHNThus, the Vmin = 2ΔVRo（输出电阻）保持不变

五、威尔逊电流阱The Wilson Current Mirror

Wilson current mirror

工作原理： (电流负反馈)如果io 增加，则通过M4上的电流也增加，因为M3和M4的镜像作用使得M3的电

流也增加。

如果iD1 保持不变，并假设M3的栅和地之间存在一定的电阻, 那么当io 增加时, M3上的栅压会减小。

M3上的栅压减小后，使得电流io减小, 使输出电流保

持恒定。

The Wilson Current Mirror

威尔逊电流阱的小信号等效电路

六、镜向电流的版图设计方法

MOSFET的W、L在工艺生产过程中会产生误差，

必须加以修正。

工艺一致性问题在版图设计中必须加以重视。

如下面两种版图设计方法会得到不同的设计精度。

W/L=1/1 W/L=4/1

A B

B的版图处理精度要优于A的版图处理方法。

Dealing with Process Uniformity Problems（处理工艺一致性问题）

Reduce parasitic resistances by making multiple contacts to the source and drain of wide transistors

A B

在处理该类W较宽的电路时，一定要采用B这样的

处理方法，尽可能多的加上孔。

Dealing with Process Uniformity Problems

Dummy Poly

AB

对于大尺寸MOSFET，通常采用多个器件并联的方法实现（B），其版图实现如A图。以减少寄生电容。

并通常在器件两侧加虚栅。

Dealing with Process Uniformity Problems

M1和M2在版图实现中构成梳状结构,尽可能压缩，靠近。以提高工艺

一致性。

Dealing with Process Uniformity Problems

上面的器件方向不一致，在镜向电路中不提倡使用。

八 CMOS模拟集成电路设计-----放大器设计

8.3节

1、电流源（阱）放大器

2、共源放大器(Common source amplify)2.1 有源负载共源放大器

2.2 电流源负载共源放大器

3、源跟随器（Source follow)4、Push-Pull amplify

1、电流源（阱）放大器

因为 Vgs1 = Vgs2, ID2 和 ID1 有如下关系:

21

12

1

2

1

2

LWLW

II

D

D ==ββ

假如L1=L2，则可以得到:

则可以把上述电路作为电流放大器使用

上图中，（a)M2,(b)M1, (C) M2, (d) M1是MOSFET作为

有源负载（Active load)。(a),(b),(c), (d)都是共源放大器(Common source amplify)

2、共源放大器(Common source amplify)

2.1 有源负载共源放大器分析与设计

电路图 小信号等效电路

小信号输入

放大信号输出

因为ro2=ro1>>1/gm2因为M2的D和G连接

在一起，所以用电阻1/gm2替代该电流源

该放大器的小信号增益是：

2

11

1

source in the resistancedrain in the resistance

1

2

m

m

gd

gd

in

outv g

gii

vvA

m

m −=−=−

==

如果考虑M1和M2的源漏电阻ro1和ro2：

1

2

21

1

211

12

1

m

m

oo g

oog

rrm

m

in

outv

rrg

gvvA −=

+−==

共源放大器的频率响应

考虑到MOSFET的寄生电容

密勒电容

考虑到密勒等效后的

寄生电容

)(21

1gsMISin CCR

f+

=π ( )

2

111 m

mgg

gdMI CC +=

( )2121

22

1

dbdbMOgsgout CCCCf

m+++

=π ( )

1

211 m

mgg

gdMO CC +=

输入截止频率

其中

输出截止频率

其中

2.2 电流源作为负载共源放大器分析与设计

电路图 小信号等效电路图

因为M2的G极

电压不变，所以vgs2=0

因为vout=-(gm1*vin)*[ro1//ro2]

该放大器的SPICE仿真曲线

3、源跟随器（Source follow)

电路图

A B

该放大器的增益是:

Gain of the source follower is always <1通常被用于电路的输出级.

12

212

1

21

1

11

11

11

1

LWLW

gg

gg

g

in

outv

m

m

mm

m

vvA

+=

+=

+==

小信号等效电路图

4、Push-Pull amplify(推挽式放大器）

电路图 小信号等效电路图

M1和M2都应处于饱和区

该放大器的增益是：

( )( ) ( ) ( )212111

21

21

oommggd

oodv rrgg

irri

Amm

⋅+−=⋅

⋅−=

九、 模拟集成电路设计-----基准源

一、电压和电流基准（Voltage and Current References ）

理想的电压和电流基准要具有高的电压灵敏度和温度灵敏度(单位是ppm（百万分之一）。

⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛∂∂

=VDDV

VDDV REFREFV

VDDS REF电压灵敏度

( ) 1 REF

REFREF VT

VVTC

∂∂

=温度灵敏度

1、电阻和MOSFET分压器

M1的源漏电流是:

Vref 是:

( )21

2 THNrefrefDD

D VVR

VVI −=

−=

β

11

)(22ββ ⋅

−+=+=

RVV

VIVV refDDTHN

DTHNref

Vref是:

⎟⎟⎠

⎞⎜⎜⎝

⎛+= 1

2

1

RRVV GSref

2、改进型电阻和MOSFET分压器

3、MOSFET 分压器

因为流过M1的电流和流过M2的电流相等:

( ) ( )2221

22THPTHN VVVVVVI refDDSSrefD −−=−−=

ββ

流过M1源漏电流 流过M2的源漏电流

2

2

1⎟⎟⎠

⎞⎜⎜⎝

⎛

−−

−−=

THN

THP

VVVVVV

SSref

refDD

ββ

( )1

2

1

2

1

+

++−=

ββ

ββ

THNTHP VVVVV SSDD

ref所以得到

如果已知要设计的Vref，则M1和M2的器

件参数可以设计为：

以上几种电压基准的温度特性。

2、域值电压自偏置基准

电路图

1

21 β

ITHNGS VVIR +==

RVI GS 1=

RVI THN=

For β1>> I

流过M1的电流和流过R的电流是相等的。

RVI THN= 该基准与电源电压VDD无关

但和Vth的变化和R的变化有关（一般电阻用N+实现）。

加入自启动电路

该电路有两个工作点，A点和B点。

B点就是该电路的工作电流是零，

即没有启动。加入启动电路后，该电路就可以正常工作在A点。

Consider what happens if the gates of M3 and M4 are at VDD and the gate of M2 is at VSS.A startup circuit can be used to avoid the B operating point.If the gate of M2 is at or near VSS, M5 turns and pulls the operating point towards point A.When the gate of M2 is above 2 VGS, transistor M5 turns OFF and the circuit stays at the stable operating point A.

十、模拟集成电路设计----差分放大器P8.3.2 154页

一、电路结构二、差分信号的定义三、差分信号的有效输入范围四、差分增益五、共模信号输入范围六、共模抑制比（CMRR）七、频率响应

一、电路结构

（a) NMOS 差分放大器

负载

差分信号

(b) PMOS 差分放大器

负载

电流源

差分信号

二、差分信号的定义

如上图所示，M1和M2构成差分对。vi1和vi2是一对差分信号。

差分信号VDI= vi1- vi2，共模信号Vc= (vi1+ vi2)/2

iD1=ID1+id1是流过M1的总电流（直流和交流）

iD2=ID2+id2是流过M2的总电流（直流和交流）

ID1 =ID2，

ID1 +ID2 =Issid1 =- id2 = id

差分信号的电流电压特性

VDI= vi1- vi2 VDI= VGS1- VGS2

△ ID=iD1-iD2

△ID=K* VDI*

差分的SPICE仿真结果

βSS

DIMINIv 2 −=

βSS

DIMAXIv 2 =

1、令vi1=VDI， vi2=GND，当vi1向VDD方向变化时，当流过M1 的总电流达到Iss，流过M2的总电流为零时， vi1取到最大值。

此时vGS1= (2Iss/ß) +Vthn ,vSG2=-Vthn ,

2、令vi1=VDI， vi2=GND，当vi1向VSS方向变化时，当流过

M1 的总电流达到0，流过M2的总电流为Iss时， vi1取到最小值

。

此时vGS1=Vthn,vSG2= -(2Iss/ß)-Vthn,

三、差分信号的有效输入范围

( ) SSv I

A42

2λλβ

+=

四、PMOS电流镜作为负载的差分放大器

PMOS电流源作为负

载的电路结构

电压SPICE仿真曲线

M1、M2、M3、M4的交流小信号等效电路

vout

r04

ro2Vgs1*gm1

Vgs2*gm2

r01

1/gm3

VDI=vi1=vgs1-vgs2=id/gm1-(-id/gm2)=2id/gm

Vout=2id*(ro2//ro4), Av =vout/vi1=gm(ro2//ro4)，见P158

id

-id

五、共模信号输入范围Common Mode Rejection (CMR)

1，当Vi往VSS方向变化时，M6要趋向于饱和区的临界点。

SSSS

THNSS

IMIN

SSTHNGSGSIMIN

VIVIv

VVVVv

+++=

+−+=

61

61

2ββ

2，当Vi往VDD方向变化时，M1要趋向于饱和区的临界点。

THNTHPSS

DDIMAX VVIVv +⎥⎦

⎤⎢⎣

⎡+−=

6

2β

六、共模抑制比（CMRR）

1）common-mode gain （共模增益）

2）The Common mode rejection ration is now(共模抑制比)

注： ro6 是电流源的输出电阻。共模抑制比在实际电路设计中非常重要。

6421

omc rg

A =

( ) 64421 2log20 omoomc

v rgrrgAACMRR ⋅==

七、频率响应

Slew rate SR=dV/dt=ISS/CL

该参数说明输出信号的变化速度。

输出截止频率:

where

( ) totooout Crr

f⋅

=422

1π

2244 gddbgddbLtot CCCCCC ++++=

PMOS差分放大器（电流阱作为负载）

电流源

负载

十一 运算放大器（OPA）P8.4节 P161

一、理想运放二、两级CMOS运放（8.4.1节）三、CMOS输出缓冲四、带输出缓冲（buffer)的CMOS运放

五、电压比较器

理想运算放大器的模型1. 等效符号

2.理想运算放大器的理想参数

a. 差模信号的开环电压增益为无穷大 即Av =∞b. 差动输入电阻为无穷大 即 Rin = ∞c. 输出电阻为0 即 Rout = 0d. 开环频带宽度为无穷大e. 当 Vin+ = Vin- 时输出电压Vout = 0f. 在以上条件下 V1=V2 I1=I2=0

V1V2

I1

I2

一、理想运放

Vout

一般理想运放的结构

差分放大器

（输入级）

放大器

（放大级）

得到高增益

输出缓冲

（输出级）

获得大驱动电流

二、两级CMOS运放（8.4.1节）

差分放大器电流源作为负载的共源放大器

偏置电路

电流源

M1，M2：差分信号输入

M3，M4：差分放大器的负载

M7：共源放大器的放大管。

Cc : 密勒补偿电容（频率补偿）。

三、CMOS输出缓冲

CMOS输出缓冲一般可以由源跟随器（Source Follow)实现.

四、带输出缓冲（buffer)的CMOS运放

差分放大器共源放大器

输出缓冲

( ) ( ) ( )( )THNGSD

Dm VVI

IrrgA

−+=

+=−=

87787

77080772

22λλλλ

β

)]([*)(2*1 0807704021 rrgrrgAAA mmOL −==

• 该运放的小信号增益:

( )( ) ( )( )THNGSSS

oom VVIrrgA

−+=

+==

42424211

22λλλλ

β差分放大器的增益

共源放大器的增益

运算放大器的开环增益

该运放输出电压摆幅：

Voutmax=VDD-1.2

Voutmin=Vss+1.2

一个实际的运放设计，L=2um, W在每个器件中标出。

结合以上内容，对该运放的参数进行计算？

五、电压比较器

Vp

VnVout

当Vp>Vn时，Vout=‘1’;

当Vp<Vn时，Vout=‘0’;

电压比较器和运放的比较

电压比较器的结构和运放比较类似，但具体的工作要求不同。

1，电压比较器的输出必须和逻辑电平相适应。不

需要正负极性输出。

2，电压比较器的输出是在‘0’和‘1’之间切换，差分增益

越大，切换所需的输入差分变化量就越小。

3，电压比较器总是工作在开环状态，而运放总是工作在

闭环状态。

电压比较器的电压传输特性

Vout=

VOH

VOL

Av(Vp-Vn) VIH=<(Vp-Vn)<=VIH

(Vp-Vn)>VIH

(Vp-Vn)<VIL

电压比较器的电路结构

模拟集成电路设计简介

信号调理

时钟电路

电源管理

ADC和DAC

显示驱动

交流供电

电池供电

稳压器件、PFC

LDO、DC-DC、电

池保护

ADC模数转换器和DAC数模转换器

ADC工作原理和特点

ADCvin Bout

Vref

Vin+Vx=Vref(b1*/2+b2/22+……+bN/2N)

b1b2….. bN是二进制输出

b1是最高有效位MSB， bN是最低有效位LSB

我们定义一个LSB位，1LSB=1/ 2N

最小有效电压 VLSB=Vref/ 2N

ADC的图示

1、分辨率

数字分辨率：N位的ADC的数字分辨率是位数N

模拟分辨率：1个VLSB

2、量化误差

-VLSB/2 Vx<VLSB/2

3、精度

信号所预期的输出与实际转换响应之间的差异

4、转换时间和采样速率

转换时间：ADC完成单次测量所需要的时间（包括信号输入和转换）

采样速率是指ADC能在次速率下连续的转换，一般是转换时间的倒数

基本指标

Sample and Hold

采样保持电路

1、逐次逼近型ADC *2、Flash A/D converter(并行） *3、Pipelined A/D Converter(流水线） *4、∑-△ A/D Converter(过采样）

1、逐次逼近型ADCSuccessive Approximation A/D Converter

N位序列信号

产生器（移位寄存器）

N位数据寄存器

N位D/A变换器

控制逻辑

Va

输入

N位

数据

输出MSB

比较器

Vbuf

该ADC的转换过程：（以4bit为例，N3N2N1N0）step1 : 设定N3=1，N2N1N0=000；

Vbuf=Vref/2,

step2: set second bit’1’,repeat step1

StepN : set N bit”1’,repeat step1 untill getting the last bit.

2、Flash A/D converter(并行）

高精度比较器，所需比较器为2N-1个

该转换器主要有两部分组成：

比较器和编码网络

Two step Flash A/D Converter

Figure 29.26

减少比较器的开销，减少成本

3、Pipelined A/D Converter(流水线）

流水线的一段。

每段转换1bit

S/H N位ADC

S/H N位ADC

S/H N位ADC

。

。

N位输出

N位输出

N位输出

Vin MUX（FIFO）

N位输出

时间交错型ADC

4、∑-△ A/D Converter(过采样）

加减 积分器比较器 数字滤波

1位DAC

Via

Y（t）q（t）

V（t） u（t）

VrefV(t)=Via-q(t)

U(t)=V(t)+U(t-1)

当y(t)=‘0’，q(t)=-Vref

y(t)=‘1’，q(t)=+Vref

采样fsADC

输出

对于每一次采样(2f0)y(t), y(t+1),…… y(t+N)数字码流经数字滤波得到ADC输出Fs/2f0称为采样比，一般几十至几百倍。

Tsinc(z) H1(z) H2(z) H3(z)

SincL+1

FIR滤波器半带FIR滤波器 Sinc补偿FIR滤波器

fs 8f0 4f0 2f0 f0

多级抽取滤波器

DAC转换原理

8bit DAC

REFNREFOUT VDFVv2

== N是分辩率。

1、电阻网络DAC *2、R-2R梯形电阻网络DAC *3、电荷标定（Charge Scaling）DAC *4、电流舵（Current Steering）DAC5、流水线（Pipelined） DAC

1、电阻网络DAC

2、R-2R梯形电阻网络DAC

I1 I2 I3 IN

从R-2R梯形电阻网络的任何一点往右看，它的电阻都是两个2R电阻的并联。

所以

I1=2I2=4I3=。。。。=2N-1 IN

每个支路的权电流符合该位二进制数的权。

再通过电流电压转换，变成电压输出。

3、电荷标定（Charge Scaling）DAC

电路结构

当MSB=‘1’，其它位为全‘0’时的

等效电路。

4、电流舵（Current Steering）DAC

每个电流源体现了所对应的二进制数的权。

输出电流就是所有为‘1’位的电流源的和。

5、流水线（Pipelined） DAC

½倍的放大器

每段转换1bit