INSTITUTO POLITÉCNICO NACIONAL

ESCUELA SUPERIOR DE INGENIERÍA MECÁNICA Y

ELÉCTRICAUNIDAD ZACATENCO

INGENIERÍA EN CONTROL Y AUTOMATIZACIÓN

CIRCUITOS LÓGICOS

“CONTADORES”/

PROFESOR.- APARICIO SILVA JAVIER.

EQUIPO.- 1

INTEGRANTES.- ARRUTI SEBASTIÁN BEATRIZ ANGÉLICA.HERNÁNDEZ PÉREZ GUSTAVO.MEDRANO GALINDO CÉSAR.

GRUPO.- 4AM4.

FECHA DE ENTREGA.- 28 DE ABRIL DEL 2011.

ÍNDICE

Capítulo 1. Dispositivos de memoria (flip-flops)

1.1 Flip-flops maestro esclavo1.2 Flip-Flop disparado por flanco o transición 1.3 Parámetros de los Flip-Flops1.4 Tipos de flip-flops

1.4.1 Flip-Flop tipo SR1.4.2 Flip-Flop tipo D1.4.3 Flip-Flop tipo JK1.4.4 Flip-Flop tipo T

Capítulo 2. Contadores

2.1 Contador asíncrono2.1.1 Contador binario asíncrono

2.1.1.1 SN742932.1.1.1 SN74177

2.1.2 Contadores BCD asíncronos.2.2 Contador síncrono

CAPÍTULO 1. DIPOSITIVOS DE MEMORIA (FLIP-FLOPS)

Los dos tipos de memoria inminente utilizados en los circuitos de conmutación son los latches y los flip-flops. Un latch es un elemento de memoria cuyas señales de entrada de excitación controlan el estado del dispositivo. Si un latch tiene una señal de entrada de excitación que obliga a la salida del dispositivo a tomar el valor de 1, esta es un latch de set; si tiene una señal de entrada que obliga a tomar el valor 0 es un latch reset.

Los latch presentan un problema de oscilaciones y un comportamiento transitorio inestable, debido a que un latch actúa como un circuito combinatorio; este problema se resuelve con una señal de control de tiempo especial llamada reloj, la cual restringe los instantes en que podemos cambiar los estados de los elementos de la memoria.

La señal de reloj emite una instrucción al flip-flop permitiéndole cambiar de estado de acuerdo con las señales de entrada de excitación. En los latches y los flip-flops el siguiente estado está determinado por las entradas de excitación; sin embargo un latch cambia de estado de inmediato mientras que en un flip-flop espera la señal de su reloj antes de cambiar de estado; el estado final de un flip-flop está determinado por sus valores de excitación en el instante en que se presenta la señal de reloj. De esta manera se pueden sincronizar varios flip-flops de un circuito secuencial con una señal de reloj común para que cambien de estado todos juntos.

1.1 Flip-flops maestro esclavo.Un flip-flop maestro-esclavo se construye con dos flip-flops, uno sirve de maestro y otro de esclavo. Durante la subida del pulso de reloj se habilita el maestro y se deshabilita el esclavo. La información de entrada es transmitida hacia el flip-flop maestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo cual evita que lo afecten las entradas externas y se habilita el esclavo. Entonces el esclavo pasa al el mismo estado del maestro. El comportamiento del flip-flop maestro-esclavo que acaba de describirse hace que los cambios de estado coincidan con la transición del flanco negativo del pulso.

1.2 Flip-Flop disparado por flanco o transición. Otro tipo de flip-flop que sincroniza el cambio de estado durante la transición del pulso de reloj es el flip-flop disparado por flanco. Cuando la entrada de reloj excede un nivel de umbral especifico (threshold level), las entradas son aseguradas y el flip-flop no se ve afectado por cambios adicionales en las entradas hasta que el pulso de reloj no llegue a cero y se presente otro pulso.

Algunos flip-flops cambian de estado en la subida del pulso de reloj, y otros en el flanco de bajada. Los primeros se denominaran flip-flops disparados por flanco positivo y los segundos flip-flops disparados por flanco negativo. La distinción entre unos y otros se indicará con la presencia o ausencia de una negación en la entrada de reloj.

1.3 Parámetros de los Flip-Flops

Tiempo de establecimiento (SET UP TIME): Es el tiempo anterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar.

Tiempo de mantenimiento (HOLD TIME): Es el tiempo posterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar.

Frecuencia máxima de reloj: Es la frecuencia máxima admisible de la señal de reloj que garantiza el fabricante.

Duración del tiempo alto de reloj: Es el tiempo mínimo que debe durar la parte alta del impulso de reloj.

Duración del tiempo bajo de reloj: Es el tiempo mínimo que debe durar la parte baja del impulso de reloj.

Tiempo bajo de PRESET Y CLEAR: Es el tiempo mínimo que debe activarse las entradas asíncronas para garantizar su funcionamiento.

Tiempo de retardo o propagación: Es el tiempo que transcurre desde el flanco activo del reloj que produce la conmutación y el momento en que ésta tiene lugar.

1.4 Tipos de flip-flops. 1.4.1 Flip-Flop tipo SRUn flip-flop SR llamado algunas veces un flip-flop "set-reset", es un circuito con dos entradas y dos salidas. Las salidas son complementos entre sí, o sea que, cuando la una esté en alto, la otra estará en bajo. Deriva su nombre del hecho de poder quitar (reset) y poner (set) el estado alto (1) en la salida Q. cuando se aplique un pulso en cada una de las dos entradas: un pulso alto en la entrada S (set) quita, "borra", el pulso alto puesto en anterioridad en Q. En la práctica la polaridad del pulso de manejo dependerá del tipo de compuertas con las cuales se haya implementado el flip-flop SR.

De las tablas de excitación podemos deducir su funcionamiento teniendo en cuenta que, cuando Q tiene lógica 1, el flip-flop se considera "set" (puesto), y cuando Q tiene lógica 0 es porque el flop-flop está "reset" (cleared, borrado). Las dos salidas Q y Q negada son simétricas en lo que a características eléctricas se refiere, por lo que, de acuerdo con las circunstancias, se podrá tomar una u otra como tal.

1.4.2 Flip-Flop tipo D.El principio básico del flip-flop tipo D (data) se muestra en la figura. Podemos apreciar que, es agregado un inversor a una de las dos entradas del flip-flop, de tal forma que la entrada restante y la entrada del inversor queden unidas. Lo anterior garantiza que las entradas a la sección SR sean siempre complementarias una de otra, y asegura que el estado lógico en la salida Q será siempre el mismo estado lógico, alto o bajo, del último pulso que llegó a la entrada D.

1.4.3 Flip-Flop tipo JKProbablemente es el flip-flop más usado en los circuitos secuenciales lógicos, por su capacidad para CONTAR y DIVIDIR. Entrega un pulso completo de salida por cada dos pulsos de entrada, característica

tenida en cuenta por muchos para denominarlo, también, "toggle"(basculante, ondulante, Si - No - Si - No, etc.) flip-flop, o sencillamente un T flip-flop.

Básicamente, el JK flip-flop es un flip-flop biestable SR con compuertas (clocked) dispuestas de tal forma que la acción set-reset sea llevada a cabo por una sola línea de entrada.

Básicamente, se puede considerar el flip-flop JK como un circuito biestable con una sola  entrada y dos salidas, completamente entre sí. En la práctica, el circuito integrado dispone de dos  entradas auxiliares, marcadas J y K, dispuestas para "condicionar" el estado que debe tomar la salida a partir del momento que llegue la próxima transición activa del reloj.

La figura muestra el circuito lógico y tabla de verdad para este flip-flop. Se puede observar que, de acuerdo a como se encuentren las entradas J y K, la salida Q puede operar como toggle o quedarse indefinidamente en un determinado estado, sin importar los pulsos en la entrada reloj. Cuando se utiliza al flip-flop como contador o divisor, se pueden dejar libres las entradas J y K; en este caso, los pulsos cuya frecuencia se desea modificar, se deben poner en la entrada correspondiente al reloj.

1.4.4 Flip-Flop tipo T

CAPÍTULO 2. CONTADORES

Los contadores son una clase de circuitos lógicos secuenciales que llevan la cuenta de una serie de pulsos de entrada; dichos pulsos pueden ser regulares o irregulares; los contadores tienen muchas aplicaciones se usa en unidades de control de tiempos, circuitos de control, generadores de señal, etc. Los contadores se pueden clasificar como binarios y no binarios y como asíncronos y síncronos.

2.1 Contadores asíncronos

El contador asíncrono es un contador básico comúnmente implementado con circuitos integrados. De todos los contadores éste es el más sencillo en lógica y, por lo tanto, el de diseño más fácil, sin embargo este contador está limitado por su velocidad de operación. Puesto que los flip-flops en el contador asíncrono no están bajo el mando de un solo pulso de reloj.

2.1.1 Contador binario asíncrono

Un contador binario asíncrono es aquel cuyos cambios de estado no están controlados por un pulso de reloj sincronizado. Al eliminar la necesidad de la sincronizaci6n del reloj, se puede utilizar una cantidad menor de circuitos para implantar un contador binario. Consideremos el diseño síncrono de la figura 7.11a Podemos eliminar las compuertas AND del diseño síncrono observando las transiciones de estado del contador desde otro punto de vista; la etapa del contador Xi se complementa cada vez que el estado Xi-1 hace una transición 1→0; la etapa X1 siempre se complementa. La figura7.13b muestra un contador basado en estas observaciones. Podemos utilizar una orden Clear común asíncrona para inicializar el contador en el estado 0, y mantenemos la orden de control Count en 1 lógico para el conteo; el 0 lógico en Count inhibe todos los conteos y deja al contador en un estado constante; este es el modo de retención de datos.

El funcionamiento de este circuito se basa en cuatro puntos importantes:

1. A los pulsos de reloj sólo son aplicados a la entrada CK (Clock, reloj) del primer flip-flop. Teniendo en cuenta que es un flip-flop tipo JK, y que estas dos entradas se encuentran en un nivel alto, el flip-flop realizará la función de "Toggle", conmutando sus salidas con cada pulso de la señal de reloj. El cambio puede ser controlado por transiciones positivas o negativas de la señal de reloj, esto depende únicamente del tipo de entrada del flip-flop.

2. La salida del primer flip-flop (Primer BIT) actúa como pulso de reloj para el siguiente flip-flop (Segundo BIT), y así sucesivamente hasta llegar al cuarto flip-flop. De esta manera se logra que un flip-flop sólo pueda cambiar de estado cuando el anterior le proporcione la transición correcta a su entrada.

3. Las salidas de los flip-flop representan el número binario de 4 BITS, al comenzar la cuenta, teóricamente las salidas de los flip-flop deben estar en cero, esto nos da el número 0000, esto puede lograrse con las entradas de reset.

4. Una vez que ha llegado el quinceavo pulso de entrada, el contador se encontrará en la cuenta máxima para 4 bits, es decir 1111, al llegar el siguiente pulso, el contador volverá a la posición original de 0000, Esto supone un ciclo completo del contador y se conoce como el "reciclado" de la cuenta.

Este diseño de contador los cambios de estado en los flip-flop son asíncronos con respecto a la señal de reloj, es decir, no ocurren al mismo tiempo que cambia la señal de reloj. El único que obedece directamente a los cambios de la señal de reloj es el primer flip-flop.

Cambio del primer flip-flop = Señal de reloj Cambio del segundo flip-flop = Primer FF + Señal de reloj

Cambio del tercer flip-flop = Segundo FF + Primer FF + Señal de reloj

Cambio del cuarto flip-flop = Tercer FF + Segundo FF + Primer FF + Señal de reloj.

El comportamiento de un contador asíncrono cuando sucede un desbordamiento es el siguiente: justo antes del desbordamiento, todas las etapas del contador asumen el valor lógico, como se muestra en la figura7.13c. Después de un pulso de reloj, el flip-flop de la etapa del contador Xi responde en t segundos. Entonces, cada etapa continua de manera similar, hasta que todo el contador alcanza el estado 1ógico 0.

Aunque estas transiciones son rápidas, pueden generar condiciones transitorias no deseadas si las salidas del contador se utilizan para controlar un circuito 1ógico combinatorio; debido al retraso explicado anteriormente, este tipo de contadores tiene un límite en la frecuencia de reloj aplicada a su entrada, aunque los retrasos en los FF modernos son muy pequeños (entre los 10 y los 40 nano-segundos), si se aplica a la entrada una frecuencia muy alta, el contador no puede funcionar de manera correcta. Gracias a este comportamiento transitorio, a estos contadores se les conoce como contadores en cascada.

La frecuencia máxima del reloj para un contador es dada por: 1/f = N(Tp) + Ts

N = número de etapas de flip-flops. Tp= tiempo de propagación de un flip-flop. Ts = tiempo de compuerta, ancho del pulso de la salida decodificada.

2.1.1.1 SN74293Este es una implantaci6n en la serie SN7400 del contador binario asíncrono. La figura 7 .14a muestra su diagrama 1ógico. Observe las dos líneas clear comunes R0 (1) y R0 (2) .Cuando ambas son altas, el dispositivo pasa al estado nulo. EI contador está dividido en dos segmentos, un contador de 1 bit y uno de 3 bits, Y pueden estar en cascada (conectando QA a la entrada B) para formar un contador de 4 bits. Las entradas J y K de cada flip-flop están conectadas en alto dentro del dispositivo para que los flip-flops actúen como flip-flops Toggle (T).

Es importante comentar ciertos aspectos en primer lugar, si los pulsos del contador son mucho más lentos que el retardo del flip-flop JK con reloj, el contador pasara por los estados transitorios con rapidez y permanecerá la mayor parte del tiempo en los estados estables deseados. Una segunda observaci6n es que todos los estados transitorios tienen números pares; por tanto, los estados con números nones tienen un comportamiento estable, aun en contadores de tipo cascada.

2.1.1.2 SN74177

Este es una versi6ó funcional ampliada del SN74293 (figura 7.15ª). En este dispositivo, la entrada A es Clock 1 y la entrada B es Clock 2. Su característica adicional es el modo de operaci6n de carga asíncrona.

Si examinamos las ecuaciones, vemos que cuando la línea de entrada externa es baja, dentro del flip-

flop, es baja y es alta. Este es el modo de operación clear común asíncrono. Al hacer la línea

externa alta (inactiva), la línea externa puede controlar el dispositivo.

Si la línea Clear es alta y es baja, entonces PresetB = DataB y ClearB = Este es el

modo de operación de carga asíncrona, ya que el valor de DataB se obliga a entrar en el flip-flop. Si las

líneas externas y son altas, entonces PresetB = ClearB = 0; este es el modo de conteo

para el dispositivo.

2.1.2 Contadores BCD asíncronos.

2.2 Contadores síncronos.Todos los flip-flops en el contador sincrónico están bajo el control del mismo pulso de reloj. La velocidad de repetición está limitada sólo por el retraso de uno de los flip-flops, más el retraso introducido por los bloques de control.

Un contador binario de n flips-flops debe partir de un estado nulo y seguir una secuencia numérica 0, 1, 2, 3,…,2n-1, 0, 1, 2,…, etc.; es decir el contador tendrá 2n estados únicos y repetirá los estados mientras se apliquen pulsos de reloj

2.2.1 Contadores binarios síncronos.

La figura 7.11 a muestra un contador binario síncrono de n bits construidos a base de flip-flops JK con reloj. Un contador binario de n flip-flops debe partir del estado nulo y seguir la secuencia numérica 0, 1, 2,3,...,2"-1, 0, 1,2,..., etcétera. En otras palabras, el contador tendrá 2n estados únicos, como se muestra en la figura 7.11 b, y repetirá los estados mientras se apliquen pulsos de reloj. La secuencia de estados de la figura 7.l1b sugiere el diseño de la figura 7.l1a. Observe que cada bit. Xi; debe complementarse en el siguiente pulso de conteo si todos los bits para Xk = 1,..., i-1 tienen el valor 1 16gico; el bit X1 siempre se complementa en cada pulso de conteo. Por tanto, podemos utilizar una compuerta AND de dos entradas en cada flip-flop del contador para generar una señal de control de alternancia para el siguiente bit más significativo en la cadena del contador. El flip-flop contador y los circuitos de control asociados a este son una etapa del contador.

En condiciones de operación normales, las entradas J y K de cada flip-flop deben permanecer estables en 1 o 0 1ógico mientras el pulso del contador experimenta sus transiciones 0 - 1 –0. Un 11ógico en la línea de control clear obligara a todas las salidas del contador a asumir un 0 1ógico y las mantendrá así hasta que la línea clear regrese a 0 1ógico (su valor 1ógico normal). La señal de control Inhibit sirve para bloquear los pulsos de conteo y dejar al contador en algún estado no nulo, si se requiere tal comportamiento de conservación de datos para una aplicaci6n en particular.

Cuando los contadores lleguen al estado en que todos los valores son iguales a uno, la señal de desbordamiento será alta. En algunos diseños de contadores, esta señal de desbordamiento se utiliza para controlar los módulos contadores en cascada y producir contadores con mayor longitud de palabra. En estos casos, la señal de desbordamiento se llama acarreo de salida en cascada (RCO).

2.2.1.1 SN74613.

Este es un contador síncrono de 4 bits con carga síncrona, clear sine activación y acarreo de salida en cascada. La figura 7.12a muestra el diagrama lógico para el dispositivo. Observe que todos los cambios de datos en los flip-flops JK suceden en la transici6n positiva del reloj externo rotulado Clock. Por tanto, las operaciones clear y load se sincronizan con el reloj en este dispositivo.

Examinemos el funcionamiento de una etapa típica del contador, digamos C. Podemos escribir la entrada K del flip-flop como:

Figura . Contador binario síncrono SN74613. (a) Diagrama lógico. (b) Tabla funcional.

Figura . (Continuación)Contador binario síncrono SN74163. (c)Diagrama de tiempos.

2.2.2 Contadores BCD síncronos.

Un contador BCD (decimal codificado en binario) síncrono es un contador módulo 10,0 de décadas. EI contador BCD debe comportarse como un contador binario hasta llegar a la etapa 9. En este momento, los circuitos de control deben preparar las entradas del flip-flop de modo que el siguiente pulso de reloj obligue al contador a regresar al estado (0000) en vez de permitir que llegue siguiente estado del contador binario (1010). El módulo SN74160 tiene un diseño de contador BCD asíncrono.

2.2.2.1 SN7160.

Este es un contador síncrono de décadas con carga síncrona, y clear, activación y acarreo de salida en cascada asíncronos.

La señal de control del clear asíncrono Clear es activa baja. La señal de control de carga Load también es activa baja.

Podemos analizar sus características operativas examinando un flip-flop típico

Figura . Contador de décadas síncrono SN74160.(a) Pines del paquete. (b) Símbolo lógico.

y generalizando después los resultados al contador de 4 bits. Supongamos que decidimos contar la etapa del contador Qb y analizar sus entradas J y K. Las ecuaciones 1ógicas de estas entradas son

Is = (Load) . Datas + Load. QA . QD . ENT. ENP Ks = (Load) . Datas + Load. QA . QD . ENT. ENP

Observe que cuando la señal de control de carga Load es baja, los valores real y complementado de la señal de entrada de datos (Data B) para la etapa del contador se colocan en JB Y KB, respectivamente. En consecuencia, el flip-flop actuara como un flip-flop D con reloj, y, al siguiente pulso del reloj, el valor en la línea de entrada DataB se cargara de manera síncrona en el contador y aparecerá en la salida del flip-flop QB' Cuando Load es alta, el segundo término producto de cada ecuaci6n 16gica controla a JB y KB. Este es el modo de operaci6n de conteo síncrono. Las dos señales de activaci6n ENP y ENT deben ser altas antes de que el contador inicie un ciclo con sus estados. Los cuatro flip-flops cambian de estado en la transici6n positiva de la entrada de reloj Clock. Ahora, examinemos la ecuaci6n lógica de la señal de acarreo de salida en cascada RCO

RCO = QD . QA . ENT

Puesto que el contador forma un ciclo con los estados 0, 1,2,..., 9, los estados 10, II,..., 15 nunca ocurren. Por tanto, el estado máximo del contador (1001) se puede detectar mediante una compuerta AND con entradas QD y QA La señal de entrada ENT debe estar alta para activar RCO.

La figura 7.19d muestra un diagrama de tiempos para una secuencia típica de operaciones del SN74160. Primero aplicamos una señal clear asíncrona para llevar el contador al estado nulo. A continuación, una funcionamiento de carga síncrona lleva el contador al estado 7 (0 111). Después aplicamos las dos señales de activaci6n, ENT y ENP, para iniciar el modo de operaci6n de conteo síncrono. En la transici6n positiva de cada pulso de reloj Clock, el contador pasa al estado

Figura . (Continuacion) Contador de décadas SN74160. (c) Diagrama lógico.

8, luego a19, y después regresa al estado 0, y continua

con los estados 1,2 y 3. En este momento, la señal de habilitaci6n ENP se hace baja e inhibe la secuenciación posterior del contador. Observe que podemos utilizar cualquier señal ENP 0 ENT para inhibir el contador (colocarlo en el modo de retenci6n de datos). Observe también que la señal RCO es alta durante el periodo en que el contador esta en el estado 9, su estado máximo.

Figura . (Continuación) contador de décadas SN74160. (d) Diagrama de tiempos.

2.2.3 Contadores módulo 6 y módulo 12.

Otros dos contadores modulo N tienen aplicaciones frecuentes en el diseño digital: los contadores módulo ó y módulo 12. (Alguna vez se ha preguntado cómo opera un cronometro digital? Un oscilador de alta frecuencia (o la línea de corriente de 60 Hertz) proporciona una señal de reloj periódica que se introduce en una serle de contadores. Podemos utilizar un contador módulo 10 para generar decenas de segundos (0 minutos) a partir de un pulso de conteo de 1 segundo (0 un minuto). Podemos utilizar un contador módulo o para generar una secuencia de pulsos de un minuto a partir de la señal "decenas de segundos". La figura 7.22 muestra el diagrama de bloques de un cronometro digital simple que utiliza la línea de corriente eléctrica para generar señales de reloj. Usamos la señal de control Clear para inicializar el cronometro. Entonces podemos utilizar la señal Start/Stop para aplicar 0 inhibir los pulsos de conteo que provienen del generador de pulsos conectado a la línea de corriente. Los pulsos del generador de pulsos

Figura . Diagrama de Bloques para un cronometro digital.

Se producen a razón de 60 por segundo. Así, utilizamos un contador módulo 60 para reducir la frecuencia de los pulsos a 1 por segundo. Implantamos el contador módulo 60 mediante un contador módulo 5 en cascada

con un contador módulo 12. Podríamos utilizar con la misma efectividad una combinación ÷6 y ÷10. Utilizamos otros dos contadores módulo 60 para exhibir segundos y minutos. Si se necesitan horas en el diseño, basta con agregar otra etapa ÷10 y ÷6. Podemos implantar los contadores módulo 5 y módulo 10 mediante el SN74176, y los contadores módulo 6 y módulo 12 mediante el contador SN7492A.

2.2.3.1 SN7492A.

El SN7492A es un contador síncrono módulo 6 0 modulo 12 con un clear asíncrono común. La figura 7.23 describe este dispositivo. Podemos determinar su funcionamiento a partir del diagrama lógico de la figura 7.23c.

Primero analizaremos la etapa QA del contador. Este es un flip-flop ÷2 simple. A continuación examinamos el funcionamiento de los flip-flops (Qc, QB). Este contador de 2 bits es la c1ave del SN7492A. Estos dos bits forman un contador módulo 3, síncrono. Observe las ecuaciones lógicas de las entradas J y K para ambos flip-flops:

IC = QBKc = 1JB = QcKB = 1

Suponga que aplicamos un pulso clear [RO(1) = RO(2) = 1] para inicializar los dos flip-flops contadores, como se muestra en la figura 7.23d. Esta acción hace que (QC' QB) = (0, 0). Las entradas I y K de los flip-flops se convierten en (Jc' Kc) = (0, 1) Y (JB, Kn) = (1, 1). En el siguiente pulse de reloj aplicado a la entrada Clock B, QC se restablece a 0 lógico y QB alterna a 11ogico, es decir, (Qc' Qn) = (0, 1). Después del pulso de reloj, las entradas J y K de los dos flip-flops call1bian a las siguientes condiciones: (Jc' Kc) = (1, 1) y (In, Kn) = (1, 1). Estas condiciones de entrada indican a Qc que alterne a 1 lógico y a Qn que alterne a 0 lógico durante el siguiente pulse de reloj; así, el siguiente estado del contador de 2 bits será (Qc> QB) = (1, 0). Este cambio de estado cambia de nuevo las entradas J y K sobre los dos flip-flops: (Jc' Kc) = (0, 1) y (In, KIJ) = (0, 1). Estas condiciones de entrada indican a los dos flip-flops que realicen un reset durante el siguiente pulso de reloj, 10 que lleva el contador a (Qc> QB) = (0,0), el estado inicial original. Así, la secuencia de estados en base 2 es (Qc' QIJ) => (0, 0), (0, 1), (1,0), (0, 0),... En base 10, la secuencia es 0, 1,2,0,...

La etapa más significativa del contador QJ) es otro flip-flop +2 simple. La figura 7.23b muestra el símbolo lógico para este módulo. A continuación describimos varias secuencias de conteo diferentes que pueden obtenerse con este módulo:

1. Conectamos QA a la entrada Clock B y proporcionamos una serie de pulsos de conteo a la entrada Clock A. EI flip-flop Qj) será el bit más significativo, mientras que el flip-flop QA será el menos significativo. Generamos la siguiente secuencia de conteo: (QJ)' Q(_ QIJ' Q) = (0, 1,2. 3,4,5,8,9, 10, 11, 12, 13,0,... Ver el diagrama de estados de la figura 7.23e.

Figura .Contadores asíncrono SN7492A. (a) Pines de paquete. (b) Símbolo lógico. (c) Diagrama lógico. (d) Diagrama de tiempos.

Figura . (Continuación) Contador asíncrono SN7492A. (e) Diagrama de estados (CKB=QA). (f) Diagrama de estados (CKA=QD).

2. Conectamos la salida QD a la entrada Clock A y proporcionamos una secuencia de pulsos de conteo a la entrada Clock B. QA se convierte en el bit más significativo y generamos la siguiente sucesi6n de conteo: (QA' QD' QC' QB) = 0, 1, 2, 4, 5, 6, 8, 9, 10, 12, 13, 14, 0,... Ver el diagrama de estados de la figura 7.23 f.

3. Si utilizamos el primer esquema de conexi6n (conectamos Q A a la entrada Clock B y proporcionamos una secuencia de pulsos de conteo a la entrada Clock A) e ignoramos la etapa QD del contador, generamos la siguiente secuencia de conteo: (Qc' QB' Q) = 0, 1, 2, 3, 4, 5, 0,... Observe que esta es precisamente la secuencia necesaria para el diseño de cron6metro de la figura 7.22.