FAMILIAS LÓGICAS.pdf

5/26/2018 FAMILIAS L GICAS.pdf

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LISTA DE FIGURAS

Figura 1 - Correntes e tenses nos dois estados lgicos. ........................................ 7Figura 2 - Atrasos de propagao. ................................................................................ 8Figura 3 - Margens de rudo. ......................................................................................... 9

Figura 4 - Encapsulamentos de CIs. ........................................................................... 11Figura 5 - Trs formas de tratar entradas lgicas no utilizadas. ................................ 16Figura 6 - Colocando entradas TTL em nvel baixo. ................................................... 17Figura 7 - Uma porta NAND TTL tri-state. ................................................................... 18Figura 8 - A enviando sinais para C e B est desativado. ........................................... 19Figura 9 - Correntes quando uma sada TTL est acionando diversas entradas. ........ 20Figura 10 - Smbolos esquemticos para MOSFETs do tipo enriquecimento. ............. 23Figura 11 - MOSFET canal N usado como chave: (a) smbolo; (b) modelo do circuito;(c) funcionamento do inversor N-MOS. ....................................................................... 23Figura 12 - MOSFET canal P usado como chave: (a) smbolo; (b) modelo so circuitoem estado desligado (OFF) e ligado (ON); (c) circuito inversor P-MOS. ..................... 24

Figura 13 - Inversor CMOS bsico. ............................................................................. 25Figura 14 - Porta NAND CMOS. ................................................................................. 26Figura 15 - Porta NOR CMOS. ................................................................................... 27Figura 16 - Spikes de corrente so drenados da fonte de alimentao Vdd cada vezque a sada comuta de nvel baixo para alto. Isso ocorre principalmente devido corrente de carga das capacitncias de carga (CLOAD). ............................................... 30Figura 17 - Cada CMOS contrubi para a capacitncia de carga total vista pela sada daporta acionadora. ........................................................................................................ 31Figura 18 - Ciclo de vida das famlias lgicas. ............................................................ 35

LISTA DE TABELAS

Tabela 1 - Encapsulamento de CIs. ........................................................................... 12Tabela 2 - Caractersticas tpicas das sries TTL. ...................................................... 15Tabela 3 - Nveis de tenso (em volts) de entrada e sada com Vdd=Vcc= + 5 V. ...... 29Tabela 4 - Caractersticas das sries de baixa tenso. ............................................... 34

LISTA DE EQUAES

Equao 1 - fan-out (ALTO). ....................................................................................... 20Equao 2 - fan-out(BAIXO). ...................................................................................... 21Equao 3 fan-out(BAIXO). ..................................................................................... 21Equao 4 fan-out(ALTO). ....................................................................................... 21
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SUMRIO

1 INTRODUO ................................................................................................ 5

2 TERMINOLOGIA DE CIS DIGITAIS ............................................................... 6

2.1 Parmetros de corrente e tenso ........................................................................................ 6

2.2 Fan-out ................................................................................................................................... 7

2.3 Atrasos de propagao ........................................................................................................ 7

2.4 Potncia .................................................................................................................................. 8

2.5 Rudo ...................................................................................................................................... 9

2.6 Encapsulamento de CIs ...................................................................................................... 10

3 FAMLIA LGICA TTL ................................................................................. 12

3.1 Especificaes tcnicas (data sheets) da TTL ................................................................. 13

3.2 Caractersticas da srie TTL .............................................................................................. 13

3.3.1 TTL padro, srie 74 ........................................................................................................ 13

3.3.2 TTL Schottky, srie 74s ................................................................................................... 13

3.3.3 TTL avanada, srie 74SL (LS-TTL) ............................................................................... 14

3.3.4 TTL Schottky avanada, srie 74AS (AS-TTL) .............................................................. 14

3.3.5 TTL Schottky avanada de baixa potncia, srie 74ALS ............................................. 14

3.3.6 TTL fast 74F ................................................................................................................... 14

3.4 Comparao das Caractersticas das sries TTL ............................................................ 14

3.5 Outras caractersticas TTL ................................................................................................. 15

3.5.1 Entradas desconectadas (flutuando) ............................................................................. 15

3.5.2 Entradas no utilizadas ................................................................................................... 15

3.5.3 Entradas conectadas ....................................................................................................... 16
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3.5.4 Colocando Entradas TTL Em Nvel Baixo ...................................................................... 17

3.6 Tristate Para TTL ................................................................................................................. 17

3.7 Acionamento de carga para TTL........................................................................................ 19

3.8 Determinando o fan-out ...................................................................................................... 20

4 A FAMLIA ECL ............................................................................................ 21

5 TECNOLOGIA MOS ..................................................................................... 22

5.1 O MOSFET ............................................................................................................................ 22

5.2 Configurao de um MOSFET com chave ........................................................................ 23

5.3 Lgica Complementar MOS (CMOS) ................................................................................. 24

5.4 Inversor CMOS .................................................................................................................... 24

5.5 Porta NAND CMOS .............................................................................................................. 25

5.6 Porta NOR CMOS ................................................................................................................ 26

5.7 FLIP-FLOP SET-CLEAR CMOS .......................................................................................... 27

5.8 Caractersticas da srie CMOS .......................................................................................... 27

5.8.1 Srie 4000/14000 ............................................................................................................... 27

5.8.2 74HC/74HCT (high speed CMOS CMOS de alta velocidade) .................................... 28

5.8.3 74AC/74ACT(CMOS avanado) ....................................................................................... 28

5.8.4 74HC/AHCT(advanced high-speed CMOS-CMOS avanada de alta velocidade) ...... 28

5.8.5 Lgica BiCMOS de 5V ...................................................................................................... 28

5.8.6 Tenso de alimentao .................................................................................................... 28

5.8.7 Nveis de tenso lgicos ................................................................................................. 29

5.8.8 Margens de rudo ............................................................................................................. 29

5.8.9 Dissipao de potncia ................................................................................................... 29

5.8.10 Fan-Out ............................................................................................................................ 30

5.8.11 Velocidade de comutao ............................................................................................. 31

5.8.12 Sensibilidade eletricidade esttica............................................................................ 32

5.8.13 Latch-up .......................................................................................................................... 32
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5.9 Tecnologia de baixa tenso ............................................................................................... 33

6 INTERFACEAMENTO DE CIS ..................................................................... 35

7 CONCLUSO ............................................................................................... 35

REFERNCIAS ................................................................................................ 37
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1 INTRODUOOs Circuitos integrados tornam os sistemas digitais mais confiveis

reduzindo o numero de conexes externas de um dispositivo para outro. Antesde existirem os CIs, cada conexo do circuito era um componente discreto

(transistor, diodo, resistor, etc) para outro. Agora a maioria das conexes

interna aos CIs onde so protegidas de soldas ruins, interrupes ou curtos nas

trilhas da placa e outro problemas fsicos. Os CIs tambm reduziram

drasticamente a potncia eltrica necessria para realizar uma determinada

funo, j que seus circuitos de pequeno porte requerem menos potncia que

os equivalentes discretos. E j que consomem pouca potncia tambm

significa que os sistemas no necessitam de muita ventilao.

Certamente que existem algumas coisas que os CIs no podem fazer.

Eles no suportam correntes ou tenses muito grandes, pois o calor gerado em

espaos to pequenos causaria um aumento de temperatura acima dos limites

aceitveis. Por esses motivos que os CIs so usados principalmente em

circuitos de baixa potncia, que basicamente o processamento de

informaes.

Com o crescimento da utilizao de CIs surgiu a necessidade de

conhecer as caractersticas eltricas e de tempo das famlias lgicas dos CIs

mais comuns. Neste trabalho sero apresentadas as caractersticas mais

importantes de cada famlia, sendo elas: TTL, PMOS, NMOS, CMOS e ECL.


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2 TERMINOLOGIA DE CIs DIGITAISAtualmente existem no mercado muitos fabricantes de CIs digitais, por

isso necessrio que exista uma padronizao da nomenclatura dos mesmos.Os termos mais importantes sero discutidos a seguir.

2.1 Parmetros de corrente e tensoVIH (mnimo) Tenso de Entrada Correspondente ao Nvel Lgico Alto.

o nvel de tenso necessrio a representar o nvel lgico 1 na entrada de um

circuito digital. Qualquer tenso abaixo deste nvel no ser considerada nvel

lgico ALTO por um circuito digital.

VIL (mximo) - Tenso de Entrada Correspondente ao Nvel Lgico Baixo. o

nvel de tenso necessrio a representar o nvel lgico 0 na entrada de um

circuito digital. Qualquer tenso acima deste nvel no ser considerada nvel

lgico BAIXO por um circuito digital.

VOH (mnimo) - Tenso de Sada Correspondente ao Nvel Lgico Alto. o

nvel de tenso necessrio a representar o nvel lgico 1 na sada de um

circuito digital. Tal parmetro normalmente especificado por seu valor

mnimo.2

VOL (mximo) - Tenso de Sada Correspondente ao Nvel Lgico Baixo. o

nvel de tenso necessrio a representar o nvel lgico 0 na sada de um

circuito digital. Tal parmetro normalmente especificado por seu valor

mximo.

IIH (mnimo) Corrente de Entrada Correspondente ao Nvel Lgico Alto. Valor

da corrente que circula na entrada de um circuito digital, quando um nvel

lgico alto aplicado em tal entrada.

IIL (mximo) Corrente de Entrada Correspondente ao Nvel Lgico Baixo.

Valor da corrente que circula na entrada de um circuito digital, quando um nvel

lgico baixo aplicado em tal entrada.

IOH (mnimo) Corrente de Sada Correspondente ao Nvel Lgico Alto. Valor

da corrente que circula na sada de um circuito digital, quando um nvel lgico


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alto gerado em tal circuito, respeitadas as limitaes para carregamento da

sada.

IOL (mximo) Corrente de Sada Correspondente ao Nvel Lgico Baixo.

Valor da corrente que circula na sada de um circuito digital, quando um nvel

lgico baixo gerado em tal circuito, respeitadas as limitaes para

carregamento da sada.

Figura 1 - Correntes e tenses nos dois estados lgicos.

2.2 Fan-outGeralmente necessrio que uma sada de um circuito lgico acione

vrias entradas de outros CIs. Muitas vezes todos os CIs pertencentes a um

sistema digital so oriundos de uma mesma famlia logica, porm muitos

sistemas usam diversas famlias. O termo fan-out (tambm conhecido por fatorde acionamento de carga) o nmero mximo de entradas que uma sada

pode acionar com segurana. Por exemplo, uma porta lgica com fan-out igual

a 10 pode acionar somente 10 entradas, se o nmero de entradas for maior,

no pode-se garantir o funcionamento desejado do circuito.

2.3 Atrasos de propagaoOs sinais lgicos sofrem atrasos quando passam por um circuito. Abaixo

sero definidos os dois tempos de atrasos de propagao.

Tplh: o tempo de atraso do estado lgico 0 para o estado 1( LOW para

HIGH).

Tphl: o tempo de atraso do estado lgico 1 para o estado 0( HIGH para

LOW).


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Abaixo temos uma figura que apresenta esse atraso de propagao para

um INVERSOR.

Figura 2 - Atrasos de propagao.

Podemos observar que TPHL o atraso na sada quando o sinal vai de

alto, para baixo e medido entre os pontos que representam 50% nas

transies de entrada e sada. O TPHL e o TPLH no tem o mesmo valor, pois

variam dependendo de sua carga capacitiva. Esses valores dos tempos de

propagao so usados como uma medida de velocidade dos circuitos lgicos.

2.4 PotnciaUm circuito integrado precisa de certa quantidade de potncia para

funcionar com seus devidos parmetros. A potncia necessria fornecida por

uma ou mais tenses que so conectadas aos pinos de Vcc no caso da famlia

TTL, e no Vdd para a MOS.

A potncia real que um CI consome determinada pela corrente que ele

consome da fonte de alimentao, sendo assim a potencia real o produto de

(Icc x Vcc) ou (Idd x Vdd). Mas para muitos CIs, a corrente consumida da fonte

varia dependendo dos estados lgicos dos circuitos no chip.


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Quando o assunto so CIs, se fala muito em suas caractersticas de

potncia e velocidade. Em projetos de CIs sempre desejvel obter pequenos

atrasos de propagao (alta velocidade) e baixos valores para dissipao de

potncia. A forma utilizada para medir e avaliar a performance de uma famlia

de CIs o produto velocidade potncia, que obtido multiplicando-se o

atraso de propagao pela dissipao de potencia da mesma. Aqui temos um

exemplo: uma famlia de CIs tem um atraso de propagao mdio de 10ns e

uma dissipao mdia de potncia de 5mW. O produto velocidade potncia

10ns x 5mW = 50 x 10-12 watt-segundo = 50 picojoules (pJ).

2.5 RudoEm circuitos lgicos existem campos eltricos e magnticos que podem

induzir tenses nos fios de conexo. Estes sinais indesejveis so chamadosrudos e podem fazer com que a tenso se altere nas sadas e entradas

lgicas. A imunidade ao rudo refere-se a um circuito lgico que tenha a

capacidade de tolerar essas alteraes, sem repassar o problema para a

sequncia do circuito. Uma medida muito utilizada da imunidade ao rudo a

utilizao da margem de rudo. A margem de rudo apresentada na figura

abaixo.

O diagrama (a) mostra a sada em que qualquer tenso maior que

Voh(min) considerada um nvel 1, e qualquer tenso menor que Vol(max)

considerada nvel logico 0. Para a entrada (b), qualquer tenso maior que

Vih(min) sera representada por nvel 1, e para tenses menores do que

Figura 3 - Margens de rudo.


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VIL(max) o nvel lgico 0. Os nveis de tenso invlidos no deveriam

aparecer em condies normais, pois para operar adequadamente os nveis de

tenso devem ser mantidos fora da faixa indeterminada.

2.6 Encapsulamento de CIsOs avanos no desenvolvimento de circuitos integrados continuam cada

vez mais velozes, e consequentemente para o encapsulamento desses CIs

tambm. Existem diversos tipos de encapsulamento, que so diferentes em

suas caractersticas fsicas. A figura abaixo mostra alguns encapsulamentos.

Na figura (a) mostrado o DIP (dual-in-line-package), onde seus pinos esto

dispostos nos dois maiores lados no retngulo. Pode-se observar o chanfro em

um dos lados, que serve para localizar o pino 1, e o espaamento entre os

pinos de 100 mils. Quase todos os circuitos deixaram de usar oencapsulamento DIP.

Os mtodos mais atuais de montagem de circuitos utilizam um mtodo

chamado montagem na superfcie, que coloca os CIs sobre contatos eltricos

na placa com uma pasta de solda, ento a placa aquecida e ocorre a

soldagem de todos os pinos, com essa tecnologia foi possvel diminuir o

espaamento dos pinos. Os pinos dispostos no encapsulamento so dobrados

pra ocorrer o contato na placa, isso fez com que ficassem conhecidos por asade gaivota. Um exemplo a figura (b) que nos mostra o encapsulamento SOIC

(small-outline-integrated-circuit).

Com a necessidade de cada vez mais conexes em pouco espao,

surgiu o encapsulamento PLCC mostrado na figura (c) que tem pinos nos

quatro lados do chip. O PLCC tem os pinos no formato da letra J, que se

curvam sobre o CI. Esses dispositivos podem ser montados diretamente na

placa de circuito impresso ou podem ser colocados em soquetes especiais

para PLCC, no caso de circuitos que necessitam ser substitudos a cada um

determinado tempo para manuteno ou atualizao. Os encapsulamentos

QFP e TQFP possuem pinos do modo asas de gaivota nos quatro lados no

chip, como mostrado na figura (d). O encapsulamento BGA (ball grid array),

usado para montagem em superfcie que fornece uma densidade ainda maior.

O PGA (pin grid array) semelhante ao BGA, mas esse pode ser introduzido


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em soquetes, caso necessite de uma remoo para reparos ou atualizao. O

encapsulamento LGA (land grid array) o mesmo BGA, mas sem as bolas de

solda fixadas.

Porm com a necessidade de criar equipamentos cada vez mais

compactos tais como cmeras digitais, telefones celulares, computadores

portteis, sistemas de udio e outros dispositivos, comearam a ser criados

circuitos lgicos em encapsulamentos muito pequenos. Existem portas logicas

disponveis em encapsulamentos para montagem em superfcie contendo uma,

duas ou trs portas (1G, 2G, 3G, respectivamente). Esses dispositivos

normalmente tem apenas 5 ou 6 pinos( Vcc, GND, 2 ou 3 entradas e uma

sada) e podem ocupar espaos to pequenos como de uma letra nesta

pagina.

Figura 4 - Encapsulamentos de CIs.

A tabela abaixo fornece a definio de cada sigla, com as respectivas

dimenses.


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Tabela 1 - Encapsulamento de CIs.

3 FAMLIA LGICA TTLOs circuitos lgicos digitais so parte integrante de uma grande

quantidade de projetos. Estes circuitos se baseiam totalmente em duas

grandes famlias de circuitos integrados que so compatveis entre si. Estas

famlias possuem os blocos bsicos para a realizao da maioria dos projetos o

que facilita bastante sua utilizao prtica.

Transistor-Transistor Logic (TTL) uma designao para circuitos

digitais que trabalham em 5v e utilizam transistores bipolares em sua

construo. Essa mesma famlia derivada de uma mais antiga: DTL, Lgica

Transistor Diodo.

A famlia TTL foi originalmente desenvolvida pela Texas Instruments,

mas hoje muitos fabricantes de semicondutores produzem seus principais

circuitos.

Esta famlia principalmente reconhecida pelo fato de ter duas sries

que comeam pelos nmeros 54 para os componentes de uso militar e 74 paraos componentes de uso comercial. A srie 54XX pode trabalhar em uma faixa

de temperatura que vai de -55C a 125C. J a serie 74XX trabalha em uma

faixa de, 0C a 70C.


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3.1 Especificaes tcnicas (data sheets) da TTLPodemos encontrar todas as informaes a respeito de qualquer CI

consultando as especificaes tcnicas, editadas pelo fabricante, para

determinada famlia de CIs. Estas especificaes normalmente so

encontradas em manuais e pagina da internet do fabricante. Nessasinformaes contm as condies de operao recomendadas, caractersticas

eltricas, caractersticas de comutao entre outras.

3.2 Caractersticas da srie TTLA srie TTL padro 74 tem originado varias outras. Todas oferecem uma

ampla variedade de portas e flip-flops em pequena escala de integrao (SSI) e

contadores, registradores, multiplexadores, decodificadores, codificadores e

funes lgicas em mdia escala de integrao (MSI). As sries TTL discutidasa seguir, frequentemente denominadas subfamlias, oferecem uma ampla

faixa de capacidades de velocidade e potncia.

3.3.1 TTL padro, srie 74Estes dispositivos ainda esto disponveis, mas na maioria dos casos

no so mais uma escolha razovel para novos projetos, visto que outros

dispositivos tem desempenho melhor a um custo menor.

3.3.2 TTL Schottky, srie 74sA srie 7400 opera usando comutao saturada na quais muitos de seus

transistores, quando esto em conduo, estaro saturados. Essa operao

provoca atraso de tempo de armazenamento, ts, quando os transistores

comutam do estado de conduo (ON) para o estado de corte (OFF), e isso

limita a velocidade do chaveamento do circuito.

A srie 74s reduz esse atraso de tempo de armazenamento ao impedir

que o transistor fique intensamente saturado. Isso conseguido usando-se um

diodo de barreira Schottky tem tenso direta de apenas 0,25V. Assim, quando

a juno coletor-base se tornar diretamente polarizada no principio da

saturao, o diodo Schottky conduzira e desviar da base parte da corrente.

Isso reduz o excesso de corrente na base e diminui o tempo de atraso de

armazenamento no desligamento do transistor.


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3.3.3 TTL avanada, srie 74SL (LS-TTL)Essa srie uma verso de menor potencia e menor velocidade que a

srie 74s. Ela usa o transistor Schottky, porem com resistores de maior valor

que a srie 74s. Os resistores de maior valor reduzem a potncia requerida

pelo circuito e provocam aumento nos tempos de chaveamento. Uma portaNAND na srie 74LS tem atraso de propagao mdio tpico de 9,5 ns e

dissipao mdia de 2mw.

3.3.4 TTL Schottky avanada, srie 74AS (AS-TTL)Inovaes no projeto de circuitos integrados levaram ao

desenvolvimento de duas series TTL: Schottky avanada (74AS) e Schottky

avanada de baixa potencia (74ALS). A srie 74AS fornece uma considervel

melhoria na velocidade em relao srie 74S, com requisitos de potenciabem menores. Ela a srie TTL mais rpida, e seu produto velocidade-

potncia so significativamente mais baixo que o 74s. A 74AS tem outras

melhorias, incluindo valores menores para correntes de entrada (IIL, IIH), o que

resulta em um fan-out maior que nas sries 74S.

3.3.5 TTL Schottky avanada de baixa potncia, srie 74ALS

Essa srie oferece uma melhoria sobre a 74ALS tanto na velocidadequanto na dissipao de potncia. Essa srie tem o produto velocidade-

potencia mais baixo e a menor dissipao de potencia de todas as sries TTL.

3.3.6 TTL fast 74FEssa srie TTL utiliza uma tcnica para fabricao de circuitos

integrados que reduz as capacitncias entre os dispositivos internos para

alcanar atrasos de propagao reduzidos. Uma porta NAND tpica tem atraso

de propagao mdio de 3 ns e consumo de 6 mW. Os CIs nessa srie so

designados com F no numero, Por exemplo, o 74F04 um chip com seis

inversores.

3.4 Comparao das Caractersticas das sries TTLA tabela a seguir apresenta os valores tpicos para algumas das mais

importantes caractersticas de cada srie TTL. Todos os dados de

desempenho, exceto para taxa de clock mxima, so para uma porta NAND de


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cada srie. A taxa de clock mxima especificada como a frequncia mxima

a ser usada para comutar um flip-flop J-K. Isso da uma medida til da faixa de

frequncia na qual cada serie de CIs pode ser operada.

Tabela 2 - Caractersticas tpicas das sries TTL.

ndices de desempenho 74 74S 74LS 74AS 74ALS 74F

Atraso de propagao (ns) 9 3 9,5 1,7 4 3

Dissipao de potencia (mW) 10 20 2 8 1,2 6

Taxa de clock mxima (MHz) 35 125 45 200 70 100

Fan-out (mesma srie) 10 20 20 40 20 33

Parametros de tenso

VOH(min) (V) 2,4 2,7 2,7 2,5 2,5 2,5

VOL(max) (V) 0,4 0,5 0,5 0,5 0,5 0,5

VIH(min) (V) 2,0 2,0 2,0 2,0 2,0 2,0

VIL(max) (V) 0,8 0,8 0,8 0,8 0,8 0,8

3.5 Outras caractersticas TTLPara utilizar corretamente os circuitos integrados TTL, saber testa-los e

poder projetar sistemas digitais com eles corretamente importante conhecer

algumas de suas caractersticas. E so elas:

3.5.1 Entradas desconectadas (flutuando)Qualquer entrada para um circuito TTL que deixada desconectada

(aberta) atua exatamente com o nvel lgico 1 a essa entrada. Quando uma

entrada esta desconectada diz-se que esta flutuando;

3.5.2 Entradas no utilizadasFrequentemente, nem todas as entradas de um CI TTL so usadas em

determinada aplicao. Um exemplo comum quando nem todas as entradas

de uma porta lgica so necessrias para a funo lgica requisitada.

Na figura (a), a entrada no utilizada esta desconectada, o que significa

que atua com nvel logico 1. A sada da porta NAND , portanto,

, que o resultado desejado. Embora a lgica

esteja correta, no desejvel deixar uma entrada desconectada, pois ela atua


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como antena e pode captar sinais irradiados capazes de causar o

funcionamento inadequado da porta. A melhor tcnica mostrada na figura (b).

Nesse caso, a entrada no utilizada conectada a +5V por um resistor de

1KOhm, de modo que o nvel lgico 1. O resistor de 1K serve simplesmente

para proteo de corrente das junes base-emissor das entradas da porta, no

caso de spikes na fonte de alimentao. Essa mesma tcnica pode ser usada

para porta AND, j que 1 em uma entrada no utilizada no afetara a sada.

At trinta entradas no utilizadas podem compartilhar o mesmo resistor de 1K

ligado a VCC.

Uma terceira possibilidade mostrada na figura (c), em que a entrada

no utilizada ligada a uma utilizada. Isso satisfatrio, contato que o circuito

acionador da entrada B no tenha o fan-out excedido. Essa tcnica pode serusada para qualquer tipo de porta. Para portas OR e NOR, as entradas no

utilizadas no podem ficar desconectadas nem ligadas +5V, visto que isso

produzira um nvel lgico constante na sada (1 para OR, 0 para NOR),

independentemente das outras entradas. Em vez disso, para essas portas, as

entradas no utilizadas devem ser conectadas a GND (0 V) para nvel 0 ou

devem ser ligadas a entradas, como na figura (c).

Figura 5 - Trs formas de tratar entradas lgicas no utilizadas.

3.5.3 Entradas conectadasQuando duas (ou mais) entradas TTL na mesma porta so conectadas

pra formar uma entrada comum, como na figura (c), geralmente essa entrada

comum representara uma carga que a soma das correntes de carga de

entrada individual. A nica exceo para portas NAND e AND. Para elas a


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carga de entrada em estado Baixo a mesma de uma nica entrada, no

importando quantas entradas so conectadas.

3.5.4 Colocando Entradas TTL Em Nvel BaixoOcasionalmente, surgem situaes nas quais uma entrada TTL deve ser

mantida normalmente em BAIXO, e ento deve ir para ALTO pela atuao de

uma chave mecnica. Isto ilustrado na figura abaixo.

Este MONO disparado por uma transio positiva que ocorre quando a

chave momentaneamente fechada. O Resistor R serve para manter a entrada

T em BAIXO enquanto a chave permanece aberta.

Figura 6 - Colocando entradas TTL em nvel baixo.

3.6 Tristate Para TTLTristate significa terceiro estado e uma configurao que pode ser

encontrada em alguns circuitos integrados TTL, principalmente usados em

informtica. Na figura 20 temos um circuito tpico de uma porta NAND Tristate

que vai servir com exemplo. Podem existir aplicaes em que duas portas

tenham suas sadas ligadas num mesmo circuito, figura 21.

Uma porta esta associada a um primeiro circuito e a outra porta a um

segundo circuito. Quando um circuito envia seus sinais para a porta, o outro

deve ficar em espera.

Ora, se o circuito que esta em espera ficar no nvel 0 ou no nvel 1, estes

nveis sero interpretados pela porta seguinte como informao e isso no


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deve ocorrer. O que deve ocorrer que quando uma porta estiver enviando

seus sinais, a outra porta deve estar numa situao em que na sua sada no

tenhamos nem 0 e nem 1, ou seja, ela deve ficar num estado de circuito

desligado, circuito aberto ou terceiro estado. Isso conseguido atravs de uma

entrada de controle denominada habilitao em ingls enable abreviado por

EN. Assim, quando EN esta no nvel 0, no circuito da figura 20, o transistor no

conduz e nada acontece no circuito que funciona normalmente. No entanto se

EM for levada ao nvel 1, o transistor satura, levando ao corte, ou seja, os dois

passam a se comportar como circuitos abertos, independentemente dos sinais

e entrada. Na sada Y teremos ento um estado de alta impedncia.

Podemos concluir que a funo Tristate apresenta trs estados

possveis em sua sada:

Nvel logico 0, Nvel logico 1 e alta impedncia.

Figura 7 - Uma porta NAND TTL tri-state.


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Figura 8 - A enviando sinais para C e B est desativado.

3.7 Acionamento de carga para TTLA figura abaixo (a) mostra uma sada TTL padro no estado baixo

conectada para acionar diversas entradas TTL padro. O transistor Q4 conduz

(ON) e absorve uma quantidade de corrente IOL, que a soma das correntes

IIL de cada entrada. Em seu estado ON, a resistncia de coletor para emissor

de Q4 muito pequena, e, portanto a corrente IOL produzir uma queda de

tenso em VOL. Esta tenso no deve ultrapassar o limite VOL (max) do CI.

Isto limita o valor mximo de IOL e o numero de cargas que podem ser

acionadas.

Existe uma situao parecida que ocorre no estado ALTO que est

ilustrado na figura (b), onde Q3 est atuando como um seguidor de emissor

que est fornecendo uma corrente total IOH que a soma das correntes IIH

das diferentes entradas TTL. Se as cargas a mais estiverem sendo acionadas,

esta corrente IOH se tornar suficientemente grande para causar quedas de

tenso em R2, na juno base-emissor de Q3, em D1, de modo a levar VOH

abaixo de VOH (min). Isto tambm indesejvel, j que reduz a margem de

rudo no estado ALTO e poderia at deixar VOH na faixa indeterminada.

Resumindo a sada TTL tem um limite, IOL (max), da quantidade de corrente

que pode absorver no estado baixo. E tambm tem um limite, IOH(max), da

quantidade de corrente que pode fornecer no estado ALTO. Esses limites de


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corrente de sada no devem ser excedidos se os nveis de tenso de sada

precisarem ficar dentro das faixas especificadas acima.

Figura 9 - Correntes quando uma sada TTL est acionando diversas entradas.

3.8 Determinando o fan-outO modo de descobrir quantas entradas diferentes a sada de um CI pode

acionar, determinar o fan-out, para isso necessrio saber a capacidade de

corrente da sada [isto , IOL(max) e IOH(max)] e os requisitos de corrente decada entrada (isto , IIL e IIH). Estas informaes sempre podero ser

encontradas de algum modo na folha de caractersticas do fabricante do

circuito integrado. Abaixo seguem exemplos de como determinar o fan-out:

Equao 1 - fan-out (ALTO).


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Equao 2 - fan-out(BAIXO).

Para esses dois casos sabe-se que o fan-out 10 e ambos os estados.

Assim a porta pode acionar at outras 10 portas. Se o fan-out BAIXO e o fan-

out ALTO no so iguais, como acontece as vezes, o valor de fan-out escolhido

o menor dos dois como acontece no exemplo mostrado abaixo:

Equao 3 fan-out(BAIXO).

Equao 4 fan-out(ALTO).

Neste caso, o fan-out global escolhido como o 20, pois o menor dos

dois valores.

4 A FAMLIA ECLNa famlia TTL a velocidade de comutao esto limitada pelo atraso do

tempo de armazenamento associado com um transistor que est saturado.

Ento foi desenvolvida outra famlia logica para evitar a saturao e portanto

aumentar a velocidade global de chaveamento. Esta famlia logica chamada

lgica com acoplamento pelo emissor (ECL amitter-coupled logic), e elaopera sub o principio de chaveamento de corrente, onde um acorrente fixa de

polarizao menor do que Ib(sat) chaveada do coletor de um transistor para

outro. Esta famlia quase no mais utilizada.


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5 TECNOLOGIA MOSO termo MOS significa metal-xido-semicondutor. Consiste de um

eletrodo de metal sobre um xido isolante, que esta sobre um substrato

semicondutor. Os transistores implementados nessa tecnologia so

transistores de efeito de campo denominados MOSFETs. Pois o campoeltrico do eletrodo de metal, do lado do xido isolante, tem efeito sobre a

resistncia do substrato. Grande parte de CIs de tecnologia MOS constituda

apenas de MOSFETS.

Dentre as maiores vantagens do MOSFET so ser relativamente

simples, ter baixo custo de fabricao, consumir pouca potncia, ter

complexidade trs vezes menor que CIs TTL, ECL. Alm disso os dispositivos

MOS ocupam menos espao no chip se comparados com transistoresbipolares. O mais importante que os CIs digitais MOS em geral naousam os

elementos resistores nos CIs que ocupam uma rea relativamente grande nos

chips de circuitos integrados bipolares. A principal desvantagem dos

dispositivos MOS o risco de serem danificados por eletricidade esttica.

5.1 O MOSFET

Existem dois tipos de MOSFETs, o depleo e o enriquecimento. Mas osCIs MOS usam apenas MOSFETs do tipo enriquecimento.

A figura abaixo mostra os smbolos para os MOSFETs do tipo

enriquecimento canal N e canal P, em que o sentido da seta indica se o canal

P ou N. pode-se ver nos smbolos uma linha tracejada entre a fonte e o freno

indicando que normalmente no h canal entre esses eletrodos. Tambm

mostram a separao entre a porta e os outros terminais que indicam alta

resistncia da camada de xido entre a porta e o canal formado no substrato.


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Figura 10 - Smbolos esquemticos para MOSFETs do tipo enriquecimento.

5.2 Configurao de um MOSFET com chaveA figura abaixo mostra a operao de chaveamento de um MOSFET

canal N, elemento bsico de uma famlia de dispositivos conhecida como N-

MOS. Para dispositivos canal N, o dreno tem polaridade positiva em relao a

fonte. A tenso entre a porta e a fonte, Vgs, a de entrada, usada para

controlar a resistncia entre o freno e fonte e, portanto, determinar se o

dispositivo est ligado ou desligado.

Figura 11 - MOSFET canal N usado como chave: (a) smbolo; (b) modelo do circuito; (c)funcionamento do inversor N-MOS.


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Nesta outra figura temos o MOSFET canal P, ou P-MOS, que funciona

exatamente da mesma forma que o de canal N, exceto por usar tenses de

polaridade oposta. O dreno conectado em VDD, de para ser polarizado

negativamente em relao fonte. Ento para ligar o P-MOSFET, uma tenso

negativa que exceda em Vt tem de ser aplicada ao terminal da porta.

Figura 12 - MOSFET canal P usado como chave: (a) smbolo; (b) modelo so circuito em estadodesligado (OFF) e ligado (ON); (c) circuito inversor P-MOS.

5.3 Lgica Complementar MOS (CMOS)A famlia CMOS utiliza Mosfets tanto de cana-P quanto de canal-N para

obter diversas vantagens sobre as famlias N-MOS e P-MOS. De um modo

geral. CMOS mais rpido e consome ainda menos que as outras famlias

MOS. Estas vantagens so contrabalanadas pelo aumento de complexidade

para a fabricao do CI e pela menor densidade de integrao.

5.4 Inversor CMOSO circuito bsico do INVERSOR CMOS mostrado na figura abaixo.


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Figura 13 - Inversor CMOS bsico.

Neste diagrama e para os outros que se seguiro, os smbolos

padronizados para MOSFET foram trocados por blocos com as denominaes

P e N para indicar um MOSFET-P e um MOSFET-N, respectivamente. Isto

feito por convenincia na analise dos circuitos. O INVERSOR CMOS tem dois

MOSFET em srie, de modo que o dispositivo com canal P tem sua fonte

conectada a + VDD (uma tenso positiva), e o dispositivo de canal N tem sua

fonte conectada terra. As portas dos dois dispositivos esto conectadasjuntas em uma entrada comum. Os drenos dos dois dispositivos esto

conectados juntos em uma sada comum.

Os nveis lgicos CMOS so essencialmente + VDD, para o 1 lgico, e 0

V, para o 0 lgico. Considere primeiro o caso em que V IN = + VDD. Nesta

situao, a porta de Q1 (canal P) est em 0V em relao a fonte de Q1. Ento,

Q1 estar no seu estado OFF com ROFF 1010 . A porta de Q2 (canal N)

estar com + VDD em relao a sua fonte. Portanto, Q2 estar, tipicamente,

com RON= 1K. O divisor de tenso entre ROFFde Q1 e RONde Q2 produzir

VOUT 0 V.

5.5 Porta NAND CMOSOutras funes lgicas podem ser construdas modificando-se o

INVERSOR bsico. A figura abaixo mostra uma porta NAND formada pela

adio de um MOSFET canal-P, em paralelo, e um MOSFET canal-N, em srie


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ao INVERSOR bsico. Para analisar este circuito, importante perceber que

uma entrada em 0 V liga seu MOSFET-P correspondente e desliga seu

MOSFET-N correspondente. O oposto ocorre para uma entrada em + VDD.

Portanto, podemos observar que o nico instante em que uma sada em BAIXO

ocorrera ser quando as entradas A e B estiverem ambas em ALTO (+VDD)

para ligar ambos os MOSFETs canal-N, fornecendo assim uma resistncia

baixa entre o terminal de sada e a terra. Para todas as outras condies de

entrada, pelo menos um MOSFET-P estar ligado, enquanto pelo menos um

MOSFET-N estar desligado. Isto produz uma sada em ALTO.

Figura 14 - Porta NAND CMOS.

5.6 Porta NOR CMOS

A porta NOR CMOS formada adicionando um MOSFET-P em srie emum MOSFET-N em paralelo ao INVERSOR bsico, como mostrados na figura

8-37. Mais uma vez, este circuito pode ser analisado, observando que um nvel

baixo em qualquer uma das entradas liga o seu MOSFET-P correspondente e

desliga o seu MOSFET-N correspondente, e o oposto ocorre para uma entrada

em ALTO. Cabe ao leitor verificar que este circuito opera com uma porta NOR.


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Portas AND e OR podem ser formadas atravs da combinao de

NANDs e NORs com INVERSOREs.

Figura 15 - Porta NOR CMOS.

5.7 FLIP-FLOP SET-CLEAR CMOSDuas portas NOR ou NAND CMOS podem ser ligadas com acoplamento

cruzado para formar um simples latch SET-CLEAR. Portas adicionais so

usadas para converter um latch SET-CLEAR bsico em flip-flops D com clock.

5.8 Caractersticas da srie CMOSCircuitos integrados CMOS fornecem no apenas as mesmas funes

da famlia TTL, mas tambm varias funes especiais no disponveis na TTL.

Antes de estudarmos as series TTL.

5.8.1 Srie 4000/14000A srie 4000 a mais antiga serie CMOS primeiro foi produzida pela

RCA e equivalente a 14000 da Motorola. Os componentes desta srie tem

consumo muito baixo e podem operar em uma vasta faixa de tenso (3 a 15V).


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5.8.2 74HC/74HCT (high speed CMOS CMOS de alta velocidade)Os CIs 74HC/74HCT so compatveis pino a pino e funcionalmente

equivalentes a CIs TTL com a mesma numerao. Os componentes 74HCT

so eletricamente compatveis com TTL, mas os 74HC no.

5.8.3 74AC/74ACT(CMOS avanado)Essa srie funcionalmente equivalente com as diversas series TTL,

porm no compatvel pino a pino com TTL. A razo disso que as sries

74AC/74ACT foram produzidas para serem imunes a rudos de modo que as

entradas sejam menos sensveis as variaes de sinal que ocorrem em outros

pinos do CI.

5.8.4 74HC/AHCT(advanced high-speed CMOS-CMOS avanada de

alta velocidade)Esta serie CMOS apresenta uma migrao natural das series HC para

aplicaes de alta velocidade, baixo consumo e baixa capacidade de

acionamento. Os componentes dessa srie so trs vezes mais rpidos e

podem ser usados como substitutos diretos de componentes da serie HC. Eles

oferecem imunidade ao rudo semelhante, sem os problemas de transistores de

chaveamento geralmente associados a caractersticas de acionamento

necessrias a essa velocidade.

5.8.5 Lgica BiCMOS de 5VAlguns fabricantes de CIs desenvolveram sries lgicas que combinam

as melhores caractersticas da lgica bipolar e do CMOS, denominada lgica

BiCMOS. O baixo consumo do CMOS e a alta velocidade dos bipolares foram

integrados para produzir uma famlia com essas duas caractersticas muito

positivas. As srie 74BCT(BiCMOS bus-interface technology tecnologia de

interface de barramento) e a srie 74ABT(advanced BiCMOS technology

tecnologia BiCMOS avanada) pertencem a famlia BiCMOS.

5.8.6 Tenso de alimentaoAs sries 4000/14000 e 74C operam com Vdd numa faixa de 3 a 15 V, o

que torna esses circuitos muito versteis. J as sries 74HC/HCT, 74AC/HCT e

74AHC/AHCT so alimentados com tenses muito mais estreita geralmente

entre 2 e 6 V.


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5.8.7 Nveis de tenso lgicosAs tenses de entrada e sada so diferentes para cada uma das sries

CMOS. A tabela abaixo relaciona os valores de tenso das sries CMOS e

tambm das TTL. Consideremos que todos os dispositivos esto sendo

alimentados com 5 V.

Tabela 3 - Nveis de tenso (em volts) de entrada e sada com Vdd=Vcc= + 5 V.

CMOS TTL

Parmetr

o

4000

B

74

H

74HCT 74AC 74ACT 74AHC 74AHCT 74 74L

S

74A

S

74ALS

VIH(min) 3,5 3,5 2,0 3,5 2,0 3,85 2,0 2,0 2,0 2,0 2,0

VIL(mx) 1,5 1,0 0,8 1,5 0,8 1,65 0,8 0,8 0,8 0,8 0,8

VOH(min) 4,95 4,9 4,9 4,9 4,9 4,4 3,15 2,4 2,7 2,7 2,5

VOL(mx) 0,05 0,1 0,1 0,1 0,1 0,44 0,1 0,4 0,5 0,5 0,5

VNH 1,45 1,4 2,9 1,4 2,9 0,55 1,15 0,4 0,7 0,7 0,7

VNL 1,45 0,9 0,7 1,4 0,7 1,21 0,7 0,4 0,3 0,3 0,4

5.8.8 Margens de rudo

O rudo calculado usando VNH=VOH(min) VIH(min) VNL=VIL(mx)

VOL(mx). Pode-se observar na tabela acima que os dispositivos CMOS tem

margens de rudo maiores que os TTL. A diferena seria ainda maior se os

CMOS operassem com fonte de alimentao maior que 5 V.

5.8.9 Dissipao de potnciaQuando um circuito CMOS est esttico (no est comutando), sua

dissipao de potncia extremamente baixa. Independente do estado da

sada, existe uma resistncia muito mais alta entre os terminais Vdd e GND,porque h sempre um MOSFET desligado no caminho da corrente. A

dissipao de potncia tpica para CMOS de apenas 2,5nW por porta quando

Vdd=5 V. mesmo quando Vdd 10 V a dissipao de apenas 10nW. Por

esses motivos e valores que os dispositivos CMOS so largamente utilizados

em circuitos onde so alimentados por bateria ou em que existe um sistema de

emergncia.


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Entretanto a dissipao de potncia de um CI CMOS ser relativamente

baixa desde que esteja ligado em uma condio CC, isto , com a sada em

nvel constante. Infelizmente a dissipao de potncia aumenta de acordo com

a frequncia de comutao de estado do circuito. Um exemplo a NAND

CMOS que dissipa 10nW quando ligada de modo CC e 0,1mW quando ligado

em uma frequncia de 100 Kpps e 1mW a 1MHz. O motivo para essa relao

frequncia-dissipao ilustrado na figura abaixo.

Figura 16 - Spikes de corrente so drenados da fonte de alimentao Vdd cada vez que a sadacomuta de nvel baixo para alto. Isso ocorre principalmente devido corrente de carga dascapacitncias de carga (CLOAD).

A cada vez que uma sada CMOS comuta de nvel BAIXO para ALTO,

uma corrente transiente deve ser fornecida para capacitncia de carga, que

consiste na combinao de todas as capacitncias de entrada de quaisquer

cargas que forem acionadas com a capacitncia de sada do dispositivo. Esses

pulsos estreitos de corrente devem ser fornecidos por Vdd e podem ter

amplitude tpica de 5mA com durao de 20 a 30ns. Consequentemente em

frequncias mais altas, as sries CMOS comeam a perder algumas de suas

vantagens sobre as outras famlias lgicas.

5.8.10 Fan-OutAssim como as entradas N-MOS e P-MOS, as CMOS tem uma

resistncia extremamente alta (1012) e drenam quase nenhuma corrente da

fonte. Cada entrada CMOS normalmente apresenta uma carga de 5pF para a


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terra. Esta capacitncia de entrada limita o numero de entradas CMOS que

uma sada CMOS pode acionar. A sada CMOS deve carregar e descarregar a

combinao de todas as capacitncias de entrada em paralelo, de modo que o

tempo de comutao da sada aumentara proporcionalmente ao numero de

cargas que estiverem sendo acionadas. Normalmente cada carga CMOS

aumenta o atraso de propagao do circuito acionador em 3ns. Temos um

exemplo na figura abaixo, onde a porta NAND 1 teria um TPLH de 25ns se no

estivesse acionando carga nenhuma. Este valor aumentaria para 25ns +

20(3ns) = 85ns, se ela estivesse acionando vinte cargas. Conclui-se que o fan-

out CMOS depende do atraso de propagao mximo permitido.

Figura 17 - Cada CMOS contrubi para a capacitncia de carga total vista pela sada da portaacionadora.

5.8.11 Velocidade de comutao

Mesmo o circuito MOS, assim como o N-MOS ou P-MOS, ter de acionar

cargas relativamente grandes, sua velocidade de comutao um tanto alta

devido a baixa resistncia de sada em cada estado. Uma sada N-MOS deve

carregar uma carga capacitiva por um resistor relativamente grande (100K).

no circuito CMOS, a resistncia de sada no estado alto a Ron do P-

MOSFET, que , menor ou igual a 1K. isso permite carregar de maneira mais

rpida o capacitor de carga.


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Por exemplo, uma porta NAND da srie 4000 ter tipicamente um Tpd

de 50ns, com Vdd = 5 V, e 25ns, com Vdd= 10 V. A razo dessa melhora no

Tpd quando Vdd aumenta que a Ron do MOSFET diminui quando ele

alimentado com tenses mais altas. Ento, pode parecer que Vdd deveria ser o

maior possvel para que o circuito operasse em altas frequncias.

5.8.12 Sensibilidade eletricidade estticaQualquer dispositivo eletrnico pode ser gravemente danificado por

eletricidade esttica. As famlias lgicas MOS e todos os MOSFETs so

especialmente suscetveis a danos provocados por cargas eletrostticas.

Todos os anos empresas gastam milhes com esses danos provocados em

dispositivos eletrnicos. Os fabricantes tem se dedicado a desenvolver

procedimentos especiais de manuseio, para todos os dispositivos e circuitoseletrnicos.

Mesmo que existam alguns CIs modernos que tenham uma rede

resistor-diodo interna para proteger entradas e sadas dos efeitos da descarga

eletrosttica, as seguintes precaues so adotadas pela maioria dos

laboratrios de engenharia, unidades de produo e departamento de servios

em campo:

Conectar o chassi de todos os instrumentos de teste, ferros de solda, e a

bancada ao terra da rede.

Conectar-se ao terra com uma pulseira especial.

Manter os CIs em espuma condutora sobre folha de alumnio.

Evitar tocar os pinos do CI.

Curto-circuitar os conectores de borda de placas de circuito impresso

quando estiverem sendo transportas e armazena-las em plstico

condutor ou envelopes metlicos. No deixar as entradas dos CIs no utilizadas em aberto.

5.8.13 Latch-upPelo motivo da presena de transistores PNP e NPN (indesejados) no

substrato dos CIs CMOS, uma condio conhecida como latch-up pode ocorrer

em certas circunstncias. Se esses transistores parasitas em um chip CMOS

so disparados para conduo, ficam permanentemente ligados, e uma grande


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corrente pode destruir o CI. Felizmente a maioria dos CIs CMOS mais

modernos possui um circuito de proteo que ajuda a prevenir o latch-up.

5.9 Tecnologia de baixa tensoOs fabricantes de circuitos integrados esto sempre procurando

maneiras de colocar um numero maior de dispositivos semicondutores (diodos,

transistores, resistores etc.) juntos em um chip, isto , procuram aumentar a

densidade de integrao. Esta densidade mais alta traz dois grandes

benefcios: primeiro, permite que mais circuitos sejam colocados no chip, e

segundo, com os circuitos colocados mais prximos uns dos outros, o tempo

de propagao de um circuito para outro diminui, e, portanto, aumenta a

velocidade de operao dos circuitos como um todo. Tambm existem

desvantagens quando se tem chips com densidades maiores. Quando circuitosso colocados muito prximos uns dos outros, o material isolante entre eles

mais estreito. Isto diminui o valor de tenso que o dispositivo pode suportar

antes que o dieltrico se rompa. Aumentar a densidade do chip aumenta

tambm o consumo de potencia, que pode fazer com que a temperatura do

chip aumente para um valor acima do permitido para uma operao confivel.

Estas desvantagens podem ser neutralizadas fazendo-se com que o

chip funcione com um nvel de tenso mais baixo. Fabricantes de circuitosintegrados esto fazendo isto, desenvolvendo uma nova linha de dispositivos

lgicos que opera com uma tenso de alimentao nominal de 3,3V, em vez do

tradicional 5 V. Alguns padres foram adotados desde 1984 para definir as

caractersticas de tenso e corrente destes dispositivos de baixa tenso.

Entretanto, medida que as aplicaes vo se desenvolvendo, os requisitos

tm mudado, e por isso novos padres esto sendo desenvolvidos. Esta

tecnologia de baixa tenso pode ser o inicio de uma transio gradual nos

equipamentos digitais que eventualmente tero todos os seus CIs operando nopadro 3,3 V.

Vrias famlias lgicas de 3,3 V esto disponveis atualmente. No

possvel abordar todas as sries de todos os fabricantes, ento descrevemos

aquelas atualmente oferecidas pela Texas Instruments.


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A srie 74LVC (Low-Voltage CMOS CMOS de Baixa Tenso) contem

a maior coleo de portas SSI e funes MSI das famlias de 5 V,

juntamente com vrios dispositivos de interface de barramento, tais

como buffers, latches, drivers etc. Esta srie capaz de lidar com nveis

lgicos de 5 V em suas entradas, ento, capaz de fazer converso de

nveis lgicos de sistemas de 5 V para sistemas de 3,3 V. Desde que a

corrente seja mantida suficientemente baixa para manter a tenso de

sada em nveis aceitveis, a 74LVC tambm pode acionar entradas TTL

de 5 V. Os requisitos de entrada VIH da srie CMOS de 5 V como a

74HC/AHC no permitem que dispositivos LVC os acionem.

A srie 74LVC (Advanced Low Voltage CMOS CMOS de Baixa

Tenso Avanado) oferece a melhor performance. Os dispositivos desta

srie so destinados principalmente a aplicaes de interface de

barramento que utilizam apenas lgica de 3,3 V.

A srie 74LV (Low Voltage Baixa Tenso) oferece tecnologia CMOS e

muitas das portas SSI e funes MSI comuns, juntamente com alguns

buffers octais, latches e flip-flops mais populares. Foi projetada para

operar somente com outros dispositivos de 3,3 V.

A srie 74LVT (Low Voltage BiCMOS Technology Tecnologia BiCMOS

de Baixa Tenso) contem dispositivos BiCMOS que foram projetadospara aplicaes de interface de barramentos de 8 a 16 bits. Do mesmo

modo que a srie LVC, as entradas podem lidar com nveis lgicos de 5

V se servir como um conversor de 5 V para 3 V. Uma vez que os nveis

de sada [VOH(min) e VOL(mx.)] so equivalentes a nveis TTL, eles so

eletricamente compatveis com TTL. A tabela abaixo com as diversas

caractersticas.

Tabela 4 - Caractersticas das sries de baixa tenso.


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O desenvolvimento contnuo da tecnologia de baixa tenso promete

revolucionar o sistema original de 5 V para sistemas com tenses mistas e,

finalmente, para sistemas puros de 3,3V, ou 2,5V, ou ainda sistemas digitais

com tenses ainda menores. Para sintetizar, a figura abaixo mostra o ponto de

vista da Texas Instruments sobre o ciclo de vida das vrias famlias lgicas.

Figura 18 - Ciclo de vida das famlias lgicas.

6 INTERFACEAMENTO DE CIsInterfaceamento significa conectar a(s) sada(s) de um circuito ou

sistemas na(s) entrada(s) de outro circuito que tem caractersticas eltricas

diferentes. Geralmente, no pode ser feita uma conexo direta porque existem

diferenas nas caractersticas eltricas entre o circuito acionador, que esta

fornecendo o sinal de sada, e o circuito de carga, que esta recebendo o sinal.

Um circuito de interface aquele que est conectado entre o acionador

e a carga. Sua funo receber o sinal de sada do acionador e condiciona-lo

de modo a torna-lo compatvel com os requisitos da carga.

7 CONCLUSOAtravs desse trabalho bibliogrfico podemos entender que todos os

dispositivos lgicos digitais tem natureza semelhante, mas so bastante


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diferentes no que se refere aos detalhes de suas caractersticas. Uma

compreenso dos termos que so usados para descrever estas caractersticas

importante e nos permite comparar o desempenho destes dispositivos.

Compreendendo as capacidades e limitaes de cada tipo de dispositivo,

podemos combin-los de modo inteligente, aproveitando os pontos de cada um

para construir sistemas digitais confiveis.


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REFERNCIAS

Braga, N. C. (08 de 2002). Saber Eletronica.Acesso em 5 de setembro de 2013,

disponvel em Saber Eletronica: www.sabereletronica.com.brBraga, N. C. (21 de agosto de 2013). Conhea a famlia TTL (MEC082).Fonte:

newtoncbraga: http://www.newtoncbraga.com.br/index.php/robotica/3790-mec082

Tocci, R. J. (2011). Sistemas Digitais Princpios e Aplicaes.So Paulo: PearsonEducation Hall.

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