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Spartan®-6 デバイスは DDR2/DDR3 DRAM と組み合わせて使用するこ とで、 メモ リ インターフェイスの帯域幅、 柔軟性、 そして電力使用効率を大幅に向上できるため、 システム設計者にとって、 コス ト重視で 適な性能を必要とする量産アプ リ ケーシ ョ ンの要件に応える うえで理想的な選択肢とな り ます。

ホワイ ト ペーパー : Spartan-6 FPGA

WP479 (v1.0) 2016 年 6 月 14 日

ザイ リンクス Spartan‐6 FPGA DDR3 のシグナル インテグリテ ィ解析および

PCB レイアウトのガイ ド ライン著者 : Syed Bokhari (Fidus Systems, Inc.)、 Romi Mayder (Xilinx, Inc.)、 Ravindra Gali (Xilinx, Inc.)

概要

常によ り高いスループッ ト が求められる中で、 ザイ リ ンク ス Spartan®-6 FPGA と高性能なDDR2 および DDR3 メモ リ を組み合わせて使用する機会はますます増加し、 デバイスがサポートする動作速度も高くなっています。 今日のミ ッ ド レンジ/ローエンド システムでは、たとえば Spartan-6 FPGA (-2 または -3 スピード グレード ) と DDR3 メモ リ間で 大 800Mb/sでのデータ伝送が実行されます。 [参照 2]

この超高スループッ トの実現を視野に入れた場合、 膨大な時間と労力を必要とする設計/デバッグ サイ クルは避けられないこ とのよ うに思われます。 このホワイ ト ペーパーでは、 実用的なツールを使用して、Spartan-6 FPGA ベースの高性能デザインに取り組む方法を説明します。

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はじめに図 1 に示すよ うに、 システムの帯域幅要件に基づいて x4、 x8、 または x16 のシングル コンポーネン ト DDR2/DDR3 メモ リ インターフェイスを選択できます。

インターフェイスが 大データ レートで正常に動作できるかど うかは、コンポーネン ト自体のマイクロシステムおよびその他の要因に左右されます。 これらの要因は、 波形の完全性および遅延でインターフェイスが意図したとおりに動作するかを 終的に決定します。FPGA ベース DDR2/3 システムの動作を特徴づけるコンポーネン トおよび要因には、ド ライバーとレシーバーのバッファー、 終端、 インターコネク ト インピーダンス、 遅延の整合、 ク ロス トーク、 および電源の完全性などがあ り ます。設計者はこの 後の要因を見落と しがちです。

DDR2 と DDR3 の 2 つのメモ リ タイプの一般的な比較を表 1 に、 それら両方に共通する信号を図 2 に示します。

X-Ref Target - Figure 1

図 1 : DDR3 メモリのインプリ メンテーシ ョ ン

表 1 : DDR2 メモリおよび DDR3 メモリの要件の比較

テク ノロジ DDR2 DDR3

大クロ ッ ク周波数 (MH)/データ レート (Mb/s) 533/1,066 1,066/2,133

電源要件

VDD (ボルト ) 1.8 ±0.1 1.5 ±0.075

VTT (ボルト ) 0.9 ±0.04 0.75 ±0.03

VREF (ボルト ) 0.9 ±0.018 0.75 ±0.015

遅延の整合要件

ADDR/CMD/CNTRL をクロ ッ クに緊密に整合させる あ り あ り

DQ<7,0>、 DM0 を DQS0 に緊密に整合させる あ り あ り

DQ<15,8>、 DM1 を DQS1 に緊密に整合させる あ り あ り

DQ<22,16>、 DM2 を DQS2 に緊密に整合させる あ り あ り

DQ<31,23>、 DM3 を DQS3 に緊密に整合させる あ り あ り

DQS0-3 をクロ ッ クに緩く整合させる あ り 要求されない

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こ こでは、 デザインの大多数に適用可能なガイ ド ラ インを、 Spartan-6 デバイス用の IBIS モデルを使用するシグナル インテグリ ティ (SI) シ ミ ュレーシ ョ ンをベースに提供します。 詳細が記載された文書へのリ ンクは、 「参考資料」 セクシ ョ ンに示されています。

波形の完全性

DQ、 DM、 および DQS

DQ、 DM、 および DQS ネッ トは、 通常はポイン ト ツー ポイン ト接続です。 これらのネッ トは双方向であ り、 関連するデータス ト ローブ信号の立ち上がりエッジと立ち下がりエッジの両方でデータがラ ッチされます。 したがって、 400MHz データ ス トローブ信号の場合、 データ レートは 800Mb/s になり ます。 書き込み動作時のメモ リ デバイスでは、 オンダイ終端 (ODT) が必ず使用されます。読み出し動作時は Spartan-6 FPGA 内で分割終端が有効化され、双方向高データ レート動作での終端の整合が確保されます。

シングルエンド  DQ ネッ トおよび DM ネッ トでのデータ書き込み

書き込みでは、 ド ライバーは FPGA 内にあ り、 レシーバーは SDRAM 内にあ り ます。 Spartan-6 FPGA は、 DDR3 のインプ リ メンテーシ ョ ン用に SSTL 1.5V I/O 規格を提供します。 SSTL 1.5V 出力バッファーは、 [終端なし ]、 25、 50、 および 75 の未調整の出力抵抗終端値、 ならびに 2.5V および 3.3V の VCCAUX 値で利用可能です。

800Mb/s でのデータ書き込み動作の場合、 SSTL15_OT25_LR_33 または SSTL15_II_LR_33 IBIS モデルを FPGA のド ライバーとして使用できます。

注記 : モデル名に含まれる L/R は左/右バンクを示しています。 同じバッファーを上/下バンクでも使用できます。

SDRAM バッファーは ODT を提供する必要があ り ます。 ODT 値は通常、 40 と 60 の間で選択可能であるため、 共通のインターコネク ト インピーダンスも 40 ～ 60 の範囲内で許容されます。

一般的なシステムでは、 インターコネク ト ト レース長は通常、 500 ミル～ 2,000 ミル (1 ミル = 0.001 インチ) の範囲内で維持されますが、 大 6,000 ミルの長さで正常動作が可能です。 回路が適切に終端されるため、 ト レースのインピーダンスおよび長さが標準的な範囲内であれば、 波形の完全性は極めて良好に維持されます。 ト レース長が 3,000 ミルにおよぶ 800Mb/s のランダム データ ス ト リームの標準的なシ ミ ュレーシ ョ ン結果は、図 3 を参照してください。図 3 は、極めて小さいパターン依存性ジッ ターで DDR3 JEDEC 規格 [参照 2] の波形の完全性要件をすべて満たす、 開口率の高いデータ アイを示しています。 高速ド ライバーと低速ド ライバーの両シ ミ ュレーシ ョ ン結果は、 同様の波形になり ます。

X-Ref Target - Figure 2

図 2 : DDR2 メモリ と  DDR3 メモリに共通するアーキテクチャおよびインターフェイスのテク ノロジ

CKP,CKN_VDD / VREF

Pull-ups

ODT

VCC

Termination

Rt

Memory

VDD / VREF

Clock(differential)

DataStrobe(differential)

Command /Control

Address

DataMask

Data

FPGA

Module

ADDR<15,0>

CKE, CS, ODT, RAS, CAS, WE, BA0-2

DQS0,DQS1,DQS2,DQS3

DM0,DM1,DM2,DM3

DQ<7,0>, DQ<15,8>,DQ<23,16>, DQ<31,24>

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データ書き込み動作

ト ランスミ ッ ター インターコネク ト レシーバー

SSTL15_II_LR_33 インピーダンス = 50長さ  500 ミル～ 6,000 ミル

ODT 40

X-Ref Target - Figure 3

図 3 :データ書き込み動作の推奨

FPGA SDRAMTL

WP479_03_051616

1.50

1.35

1.20

1.05

0.90

0.75

0.00

0.15

0.30

0.45

0.60

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4

Time (nsec)

ADS

2.6

Vol

tage

(V

)

m1time=700.0psec

m2ind Delta=1.119E-9

Date Write Operation

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シングルエンド  DQ ネッ トおよび DM ネッ トでのデータ読み出し

読み出しでは、 ド ライバーは SDRAM 内にあ り、 レシーバーは FPGA 内にあ り ます。 この場合、 Spartan-6 FPGA は分割テブナン終端を備える SSTL I/O 規格を提供します。 SSTL15_IN50_LR_33 モデル (50 の未調整の分割終端および 3.3V の補助電圧を備える 1.5V SSTL 入力バッファー ) が FPGA で使用可能です。SDRAM I/O バッファーは通常、34 および 40 の出力インピーダンス値で識別される 2 つの異なる駆動電流を供給します。 どちらを使用してもほぼ同じ波形にな り ますが、 高のノ イズマージンが達成される 34 ド ラ イバーの使用がよ り推奨されます。

推奨されるインターコネク ト インピーダンスおよびト レース長は、 書き込み動作で決定された値と同じです。 ト レース長が3,000 ミルにおよぶ 800Mb/s のランダムデータ ス ト リームの標準的なシ ミ ュレーシ ョ ン結果は、図 4 を参照してください。図 4は、 極めて小さいパターン依存性ジッ ターで DDR3 JEDEC 規格 [参照 2] の波形の完全性要件をすべて満たす、 開口率の高いデータ アイを示しています。 高速ド ライバーと低速ド ライバーの両シ ミ ュレーシ ョ ン結果は、 同様の波形になり ます。

データ読み出し動作

ト ランスミ ッ ター インターコネク ト レシーバー

34 SDRAM ド ライバーインピーダンス = 50

長さ  500 ミル～ 6,000 ミルSSTL15_IN50_LR_33

X-Ref Target - Figure 4

図 4 :データ読み出し動作の推奨

WP479_04_051516

SDRAM FPGATL

1.50

1.35

1.20

1.05

0.90

0.75

0.00

0.15

0.30

0.45

0.60

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4

Time (nsec)

ADS

2.6

Vol

tage

(V

)

m1time=725.0psec

m2ind Delta=1.088E-9

Date Read Operation

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差動 DQS ネッ トでのデータ書き込みおよび読み出し

遅延のばらつきを低減するには、 FPGA および SDRAM の両モデルに、 データ信号で使用される同じモデルを用いる必要があり ます。 DQS ネッ トでのシ ミ ュレーシ ョ ン結果を、図 5 (書き込み) および図 6 (読み出し ) に示します。 DQS では差動テク ノ ロジが使用され、 励起は周期的です。 DQ ネッ トおよび DM ネッ ト と同様に、 500 ミル～ 6,000 ミルの ト レース長および 80 ～120 の差動インピーダンスが許容されます。 この範囲内では実際、 も容易に実現可能な 100 の差動インピーダンスが推奨されます。図 5 および図 6 では、立ち上がりエッジと立ち下がりエッジの両方が単調であ り、十分なノ イズ マージンが存在するこ とを確認できます。高速ド ライバーおよび低速ド ライバーの両波形も同様の動作を示し、すべてのケースでオーバーシュート /アンダーシュート制限が満たされます。

DQS 書き込み動作

ト ランスミ ッ ター インターコネク ト レシーバー

差動ペアの各出力ピンでの SSTL15_II_LR_33 

差動インピーダンス = 100長さ  500 ミル～ 6,000 ミル

差動ペアの P/N スキュー  ±2ps差動ペアの各ピンでの ODT 40

X-Ref Target - Figure 5

図 5 : DQS 書き込み動作の推奨

DQS Write

2.5 3.5 4.5 5.5 6.5 7.5 8.5

FPGA SDRAM

DTL

DTL

9.5

Time (nsec)

Vol

tage

(V

)

–1.5

–1.0

–0.5

0.0

0.5

1.0

1.5

WP479_05_051516

10.0

ADS

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CLOCK、 ADDR、 CMD、 および CONTROL

フライバイ  トポロジおよび最大データ  レート

CLOCK、 ADDR (アドレス)、 CMD (コマンド )、 および CONTROL ネッ トは通常、 ポイン ト ツー マルチポイン ト接続であ り、「フラ イバイ」 と呼ばれる独自のト ポロジを必要と します。 フライバイは、 スタブのないデイジー チェーン接続と考えるこ とができます。 これらの信号は単方向で、 FPGA から SDRAM に駆動されます。 差動クロ ッ ク ネッ トは、 タイ ミ ング解析用の基準信号と して使用されます。 ADDR、 CMD、 および CONTROL 信号は、 正クロ ッ ク信号の立ち上がりエッジでのみラ ッチされます。 したがって、 400MHz ク ロ ッ ク信号の場合の 大有効データ レートは 400Mb/s になり ます。

DQS 読み出し動作

ト ランスミ ッ ター インターコネク ト レシーバー

差動ペアの各出力ピンの 40 SDRAM ド ライバー 

差動インピーダンス = 100長さ  500 ミル～ 6,000 ミル

差動ペアの P/N スキュー  ±2psSSTL15_II_LR_33

X-Ref Target - Figure 6

図 6 : DQS 読み出し動作の推奨

DQS Read

2.5 3.5 4.5 5.5 6.5 7.5 8.5

SDRAM FPGA

DTL

DTL

9.5

Time (nsec)

Vol

tage

(V

)

–1.5

–1

0

1

2

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10.0

ADS

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外部終端

これらのネッ トでは ODT を使用できず、 外付けの単体終端が必要です。 一般に、 抵抗が 後のメモ リ デバイスを過ぎた所の遠端に配置され、 ½VDD にプルアップされる構成を推奨しています。 プルアップ抵抗の値およびインターコネク ト ト レースのインピーダンスは、 ネッ ト上のデバイスの数によって決ま り ます。 これらの値は、 シ ミ ュレーシ ョ ンで 適化されます。 50のシングルエン ド ト レースのインピーダンスおよび 50のプルアップ抵抗値は、 ほとんどの場合、 ADDR、 CMD、 およびCONTROL ネッ トに適しています。 RESET 信号および CKE 信号は終端されません。 [参照 2] ク ロ ッ ク差動ペアの場合、 100のト レースの差動インピーダンスおよび 50の 2 つの個別プルアップ終端抵抗の使用が推奨されます。

これらの単方向信号では、 Spartan-6 FPGA は SSTL I/O 規格 (IBIS モデル名 : SSTL15_II_LR_33) を提供します。 メモ リ デバイスは、 レシーバーに独自の入力バッファーも備えています。 インターコネク ト ト レースは、 次の 2 つの部分に分割できます。

• FPGA と メモ リ デバイス との間の TL1

• メモ リ デバイス と終端との間の TL2

図 7 および図 8 に、 インターコネク ト ト レース ト ポロジと標準的な波形を示します。

X-Ref Target - Figure 7

図 7 : クロック書き込み動作の推奨

FPGA

0.75V

50

U1

50

STUBS

TL1 TL2

3 64 5 7 8 10 11 12 13 149Time (nsec)

Vol

tage

(V

)

1.40

-1.40

-1.05

-0.70

-0.35

0.00

0.35

0.70

1.05

15

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Clock Waveform

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各メモ リ デバイス ピンには短いスタブが存在します。シ ミ ュレーシ ョ ンは、TL1 と スタブの長さをできるだけ短く保った場合に、 適な波形の完全性が達成されるこ とを示しています。標準的な実際の値は、 TL1 では 1,000 ミル～ 3,000 ミル、 スタブでは 100 ミル未満です。 図 7 および図 8 に示したシ ミ ュレーシ ョ ン結果は、 次の値から得られます。

• TL1 = 3,000 ミル

• スタブ長 = 100 ミル

図 8 は、極めて小さいパターン依存性ジッターで DDR3 JEDEC 規格 [参照 2] の波形の完全性要件をすべて満たす、開口率の高いデータ アイを示しています。 高速ド ライバーと低速ド ライバーの両シ ミ ュレーシ ョ ン結果は、 同様の波形になり ます。

信号ネッ ト の遅延の整合ト レース長、 インピーダンス、 および終端は、 適な波形の完全性が得られるよ うに設計できますが、 同期ネッ ト間の遅延を極めて緊密に整合させるこ と も重要です。バイ ト レーン内のすべての DQ ネッ トおよび DM ネッ トは、それらに関連する DQSネッ トに整合する必要があ り ます。

タイ ミ ング マージンを 大化するには、 DQ/DM ネッ トの伝送ラインが、 関連する DQS ネッ トに ±5ps の範囲内で整合するようにするこ とが推奨されます。 この値は簡単に達成可能です。

単方向信号の場合、 ADDR、 CMD、 および CONTROL 信号のすべてが、 クロ ッ ク信号に整合する必要があ り ます。

ト レース長とスタブ長を 小化するこ とは、 PCB レイアウ トにおいて極めて重要です。 これらの長さが推奨値を超える と、 遅延のばらつきが増加します。これらのネッ トのデータ レートはよ り低くなるため、レシーバー側の遅延の相対許容誤差を ±25psにするこ とが推奨されます。

さ らに、区分的な遅延の整合が推奨されます。つま り、 ク ロ ッ ク上の DTL1 などの各伝送ライン セグメン トは、ADDR、CMD、および CONTROL ネッ ト上の対応する伝送ライン セグメン ト TL1 に整合する必要があ り ます。 表 2 および表 3 に、 遅延の整合要件をまとめます。

X-Ref Target - Figure 8

図 8 : ADDR、 CMD、 および CNTRL の書き込み動作の推奨

0.75V

50TL1 TL2

U1

STUB

0.0 1.50.5 1.0 2.0 2.5 3.5 4.0 4.53.0Time (nsec)

Vol

tage

(V

)

1.50

0.00

0.15

0.30

0.45

0.60

0.75

0.90

1.20

1.05

1.35

5.0

WP479_08_060116

ADDR/CMD/CTRL Waveform

FPGA

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表 2 :図 1 の場合の遅延の整合要件

ネッ ト /グループ トポロジ  整合 基準許容誤差(±ps)

Clock

マスターと して扱う

ADDR[0-15]、CKE、 CS、 ODT、RAS、 CAS、 WE、

BA[0-2]/ADDR

TLSTUB

DTLDSTUB

52

DQS[0]/Byte_0

マスターと して扱う

DQ[0-7]、 DM[0] TL DTL 5

DQS[n]/Byte_n Byte0 グループと同じルールを使用します。DQS[0-3] は互いに整合する必要はあ り ません。

0.75V

50DTL

U1

WP479_Tab2_A_053116

FPGA

DSTUB 50

0.75V

50TL

U1

STUB

WP479_Tab2_B_053116

FPGA

WP479_Tab2_C_051216

FPGA SDRAM

DTL

DTL

WP420_Tab2_D_041812

FPGA SDRAMTL

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確実に遅延を整合させるには、 PCB レイアウ ト時に ト レース長を一致させします。 補正を必要とする 4 つの重要な要因 (図 11)には十分な注意が必要です。

• FPGA ピンの割り当てに応じて、パッケージ ト レース内に大量のスキューが存在する場合があり ます。 このスキューは、関連する PCB ト レースの長さを適切に調整するこ とによって、 PCB 上で補正する必要があり ます。 各 Spartan-6 FPGA のパッケージ ト レースの長さは、ザイ リ ンクスの PARTGen ユーティ リティを使用して確認できます。 ミ リ メートル単位の長さを6.5 倍にして、 ピコ秒単位の遅延時間値に変換する必要があり ます。 [参照 2]

• マイクロス ト リ ップ ト レース cm の伝搬速度は、 ス ト リ ップライン ト レース cs の伝搬速度よ り も大き くなり ます。 その結果、 グループ内のト レースが、 全長 lm のマイクロス ト リ ップ (露出) ト レースおよび全長 ls のス ト リ ップライン (埋め込み)ト レースの両方と して配線される場合、 速度の補正が必要になり ます。 合計遅延は、 ((lm/cm) + (ls/cs)) になり ます。

高度な PCB レイアウ ト ソフ ト ウェアは、 ト レース タイプに基づいて合計遅延を計算する機能を備えており、 この要件を簡単に満たすこ とができます。この機能がない場合は、合計遅延を計算してから、マイ クロス ト リ ップ部分またはス ト リ ップライン部分の長さを適切に調整して補正する必要があ り ます。

• ト レースを ト ロンボーン型に曲げる と、 ト レース長を簡単に増やすこ とができます。 ただし、 ト ロンボーン型ト レースの電気的遅延は、並列な ト レース セグメン ト間の結合による直線ト レースの電気的遅延よ り も小さ くな り ます。この結合は、ほとんどの場合、 並列なセグメン ト (図 9 の L3) 間の間隔を 25 ミル以上にするこ とで減らすこ とができます。

X-Ref Target - Figure 9

図 9 :遅延の差につながる要因

LstriplineLmicrostrip

L1 L5

L2

L3

L1 + L2 + L3 + L4 + L5

L4

Microstrip Trace Stripline Trace

Trombone Trace Straight Trace

L1

L3

L2

L1 + L2 + L3

Via Cross Sectional View Straight Trace

WP479_09_051216

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• ビアを使用したレイヤー ジャンプは、 通常は避けられません。 1 つのビアを含むト レースの遅延は、 直線ト レースの遅延よ り も約 10ps 大き くな り ます。 この遅延は、 ビアの負荷の影響を受けて発生し、 ビア、 アンチパッ ド、 レイヤー スタ ック、 およびリ ターン ビアの位置といった幾何学的パラ メーターによって決ま り ます。

GND プレーンは、 すべての信号の基準プレーンと して使用するこ とを推奨します (その場合、 リ ターン ビアが GND ビアとなる )。 したがって、 信号ビアの近くに、 少な く と も 1 つの GND ビアが必ず存在するこ とが重要です。 理想は、 各信号ビアが 4 つの密集した GND ビアに囲まれ、 「インピーダンスが制御されたビア」 と呼ばれる状態になるこ とですが、 高密度のレイアウ トでは多くの場合で実用的ではあ り ません。数個のビアを信号ビアの領域の近くに配置してもかまいません。さ らに、ADDR、CMD、および CONTROL ネッ トはすべて、必要に応じて VDD 電源プレーンの基準とするこ とができます。

潜在的なクロスト ークおよび電源の完全性に関する問題の緩和

ク ロス トークはジッターを増加させます。 ジッ ターは、 アイの開口率を低下させ、 データ依存性につながり ます。 これは、 シングルエンド データ ト レースがマイクロス ト リ ップ ラインと して配線される場合、 重大な問題となる可能性があ り ます。

ト レースの間隔

ク ロス トークは、 隣接する ト レース間の間隔を並行して長く伸ばすこ とによって減少します。 これには、 合計ト レース長が増加する という欠点があるため、 妥当な値を選択する必要があ り ます。

ト レースとそれに も近い基準プレーンとの間の距離 (dr) は、 この値を決定する うえで重要な役割を果たします。通常、 ト レースの端と端の間の間隔は、 ス ト リ ップライン ト レースでは 2dr よ り も大き く し、 マイクロス ト リ ップ ト レースでは 7dr よ り も大き くする必要があり ます。 ク ロス トークを管理できるレベルに維持するために、 GND ビアの数を増やし、 ス ト リ ップライン配線の使用を 大にするこ とを推奨します。 クロ ッ クや DQS などの差動信号にも ト レース間隔に関する同ルールを適用できます。

電源の完全性の維持

このホワイ ト ペーパーでいう電源の完全性とは、 ワース ト ケース ( 大) のスイ ッチング条件下で回路基板の電源の許容誤差要件 (表 1 参照) を満たすこ とです。 この要件に対処できなければ、 ジッ ターやクロス トークの増加といった多くの問題につながる可能性があ り、 結果的にタイ ミ ング マージンが減少します。 これは、 終的にデータ レートの低下させます。

デカップリ ングは極めてよ く理解されている理論であ り、 通常は、 事前に判断した周波数範囲内で満たす必要のある目標インピーダンスの定義から始めます。 [参照 3] [参照 4] 関連する 3 つの電源レールは、 VDD、 VTT、 および VREF です。 VDD レールおよび VTT レールに対する許容誤差要件は、 いくつかの方法で満たすこ とができます。 3 ～ 5 種類の値を持つデカップ リ ングキャパシタを必要な数だけ備えたプレーン形状の層を使用するこ とが推奨されます。 実装後のインダクタンスを 小にするために、 キャパシタ実装パッ ド構造を設計するこ とが重要です。 [参照 3] [参照 4]

VREF レールの許容誤差は VDD および VTT よ り も厳し くな り ますが、 幸い、 このレールにはほとんど電流が流れません。 目標インピーダンスは、幅の狭いト レースと 0.01 ～ 0.1µF 範囲内の 1 つまたは 2 つのデカップリ ング キャパシタを使用して、簡単に満たすこ とができます。 これらのキャパシタをデバイス ピンの極めて近くに配置するこ とが重要です。

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インプリ メ ンテーショ ンのガイド ライン

PCB 基板層スタ ック

コス ト、 性能、 複雑性の間で 適なバランスを取るこ とは、 PCB 基板層スタ ッ クを定義する うえでの 終的な目標です。 ただし、層数は、 Spartan-6 FPGA パッケージおよびデザイン内にあるその他の高密度コンポーネン ト パッケージの引き出し線要件によって決まるため、反復する可能性のある作業は限られています。図 10 および図 11 に、 適な開始スタッ ク と して 12 層および 14 層の例を示します。 これらのスタ ッ クは、 さ らに多くの層に対応するために必要に応じて簡単に拡張できます。

12 層スタ ック

図 10 に示す 12 層スタ ッ ク モデルは、 4.2 の比誘電率を仮定し、 RoHS に適合する低コス トの FR4 材料を使用して構成されています。算出された ト レース幅および間隔 (図参照) で、 50 のシングルエンド インピーダンスおよび 100 の差動インピーダンスを簡単に実現できます。 このスタ ッ クは、 均一な ト レース インピーダンスを確保するために、 連続した GND プレーンをすべての配線層の基準と して使用します。 「レイヤー ジャンプ」 が必要な場合、 GND ビアを信号ビアの近くに挿入するこ とでリ ターン パスの連続性が簡単に実現されます。

電源層を基板の中間に配置して連続した GND プレーンで挟むこ とによ り、 信号配線に影響を与えるこ とな く、 電源プレーンを分割できます。 加えて、 この トポロジによってビアの有効長がほぼ同じになるため、 デカップリ ング キャパシタを基板の上層または 下層へ簡単に配置できます。

層数を削減するために、 デュアル ス ト リ ップライン構成が採用されています。 これらの層内では、 クロス トークを削減するために直角に交差させて配線する必要があ り ます。 このよ うな層のスタ ッ クは、 適度に低コス トで使いやすく、 数多く存在する中程度に複雑なデザインにとって実用的なソ リ ューシ ョ ンです。

それでも設計者は、 DIMM を使用して設計する場合など、 ト レースの過剰な並列性に常に注意する必要があ り ます。 そのよ うな場合、 図 11 の 14 層スタ ッ クに示すシングル スプリ ッ ト ラ イン構成を使用するこ とを推奨します。

X-Ref Target - Figure 10

図 10 : FR4 誘電体を備える  12 層 PCB スタ ック

Layer Thickness Drill Cross Section Diagram Layer Layer Impedance

# (mils) Type Definition Width(mils) Impedance Ref. Layer Width Space Impedance

0.5 mask1.4 plating

L01 0.600 foil TOP 7.0 L02 5W 9 sp5.0 Prepreg

L02 0.6 GND1 5.0 0.5/0.5 Core

L03 0.6 SIG1 - X 5.5 50.0

50.0

50.0

50.0

50.0

50.0

L02,L05 5W 10sp4.0 Prepreg

L04 0.6 SIG2 - Y 5.5 L02,L05 5W 10sp5.0 0.5/0.5Core

L05 0.6 GND24.0 Prepreg

L06 0.6 PWR1-SPLIT5.0 0.5/0.5 Core

L07 0.6 PWR2-SPLIT4.0 Prepreg

L08 0.6 GND35.0 0.5/0.5 Core

L09 0.6 SIG3 - X 5.5 L08,L11 5W 10sp4.0 Prepreg

L10 0.6 SIG4 - Y 5.5 L08,L11 5W 10sp5.0 0.5/0.5 Core

L11 0.6 GND45.0 Prepreg

L12 0.600 foil BOTTOM 7.0 L11 5W 9 sp1.4 plating0.5 mask

Total: 62 Finish thickness +-10%

Single-Ended Line Edge-Coupled Diff

100.0

100.0

100.0

100.0

100.0

100.0

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14 層スタ ック

図 11 に示す 14 層スタ ッ ク モデルでは、Nelco 4000-13EP や Isola FR408HR などの低い誘電率の材料が使用されています。必要な ト レース インピーダンスは、共通の ト レース幅を用いて簡単に実現されます。 このモデルを使用する と、 12 層スタ ッ ク と比較して電源の完全性の向上が期待できます。 この効果は、電源プレーンとグランド プレーンとの間に薄い誘電体層を使用した結果、 高周波数デカップリ ングのメ リ ッ トが得られるこ とに起因しています。

個々のプロセスおよび材料は異なるため、製造前に表示のスタ ッ クを調査して確認し、場合によっては PCB メーカーによる変更が必要になり ます。

BGA 引き出し線の最適化

高集積デザインでは、配置後のランド パターンの引き出し線がレイアウ ト プレセスで も時間のかかる部分となるこ とがよ くあ り ます。 引き出し線は、 パッケージ ピンからパッケージ本体の外部への計画的なエスケープ配線と して定義されます (BGAパッ ド アレイなど)。 Spartan-6 FPGA と DDR2 および DDR3 の接続では、 引き出し線は、 FPGA ピンのマッピングによって課せられた制限内で適切な FPGA ピンを適切な DDR2/DDR3 信号に関連付ける こ とから成り ます。 [参照 2] 柔軟性に優れたSpartan-6 FPGA でこれを も簡単に行うには、 初にコンポーネン ト を基板上の目的の位置に配置し、 次に個別 SDRAM からFPGA に向けて後方に ( 適に) 配線し、 前の引き出し線の境界点のちょ う ど手前で配線を停止します。 これによ り、 交差がほとんど、 またはまったくない状態で配線を確実に完了できるよ うに、 FPGA ピンを注意深く入れ替えるこ とができます。

X-Ref Target - Figure 11

図 11 : Nelco 4000‐13EP 誘電体または Isola FR408HR 誘電体を使用する  14 層 PCB スタ ック

Layer Thickness Drill Cross Section Diagram Layer Layer Impedance # (mils) Type Definition Width (mils) Impedance Ref. Layer Width Space Impedance

0.5 mask1.4 plating

L01 0.600 foil TOP 8.0 50.0 L02 6W 9sp 100.0 5.0 Prepreg

L02 0.6 GND1 4.0 0.5/0.5 Core

L03 0.6 SIG1 4.0 50.0 L02,L04 3.5W 10sp 100.0 4.0 Prepreg

L04 0.6 GND24.0 0.5/0.5Core

L05 0.6 SIG2 4.0 50.0 L04,L06 3.5W 10sp 100.0 4.0 Prepreg

L06 0.6 GND32.0 ZBC2000

L07 0.6 PWR1-SPLIT4.0 Prepreg

L08 0.6 PWR2-SPLIT2.0 ZBC2000

L09 0.6 GND44.0 Prepreg

L10 0.6 SIG3 4.0 50.0 L09,L11 3.5W 10sp 100.0 4.0 0.5/0.5 Core

L11 0.6 GND54.0 Prepreg

L12 0.6 SIG4 4.0 50.0 L11,L13 3.5W 10sp 100.0 4.0 0.5/0.5 Core

L13 0.6 GND65.0 Prepreg

L14 0.600 foil BOTTOM 8.0 50.0 L13 6W 9sp 100.0 1.4 plating0.5 mask

Total: 62 Finish thickness +-10%

Single-Ended Line Edge-Coupled Diff

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配置および配線の完了

適切なスタ ッ クおよび 適な BGA 引き出し線が確立された後に、 重要なコンポーネン ト を配置します。

VREF デカップ リ ング キャパシタは、 デバイス ピンの近くに配置する必要があ り ます。 VTT プルアップ抵抗およびデカップ リング キャパシタは、 後のメモ リの近くでグループ化できます。 さ らに値の小さい VDD デカップリ ング キャパシタは、 各デバイスのピンの近くで分配できます。 配線チャネルがブロ ッ ク されないよ うに、 これらのコンポーネン トの配置には細心の注意を払います。さ らに大きい値のバルク デカップリ ング キャパシタは、ほとんどの配線から離れた適当な場所に配置できます。

すべてのデカップリ ング キャパシタは、 低インダクタンスのフッ トプ リ ン ト を使用する必要があ り ます。 [参照 3] [参照 4] 低インダクタンスのフッ トプ リ ン トは通常、 広く短い形状のト レースを 2 つ各パッ ドからキャパシタの長さ方向に直角に使用し、 低インダクタンスのビアで固定するこ とで実現されます。 識別および確実な展開を目的と して、 低インダクタンスのフットプ リ ン ト を回路図内で割り当て、 ネッ ト リ ス ト を介してレイアウ トに導入するこ とができます。 ト レース インピーダンス、小/ 大長、 遅延の整合、 および間隔制約について、 ボード ファ イルをセッ ト アップする必要があ り ます ( 「波形の完全性」

および 「信号ネッ トの遅延の整合」 セクシ ョ ン参照)。 まず、 ク ロス トーク ルールを満たすために必要な 小ト レース間隔を使用し、 スタブ長を短く して粗い配線を試みます。 引き続き、 長さの整合の微調整を行って、 信号ト レースが層を越える位置で複数のグランド ビアを確実に挿入します。

検証チェ ックリス ト

表 3 :検証チェ ックリス ト

タスク 検証済み

1 すべてのデカップ リ ング キャパシタが低インピーダンスのフッ トプ リ ン ト を使用している ✓

2 VREF デカップリ ング キャパシタが VREF ピンの近くに配置されている ✓

3 ト レースの幅と間隔で、 正しいインピーダンスが生成されている ✓

4 正しい P/N スキュー制約が、 すべての差動ペアに存在する ✓

5 CLOCK ADDR の遅延が許容誤差に整合している ✓

6 DQS/DATA および DM の遅延がすべてのバイ ト レーンの許容誤差に整合している ✓

7 GND ビアが信号ビアの近くに存在する ✓

8 メアンダライン状の並列ト レース間に十分な間隔が存在する ✓

9 基準プレーンが連続した GND であ り、 大きいス リ ッ トやスロ ッ トが含まれていない ✓

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まとめザイ リ ンクス Spartan-6 デバイスは、 大 800Mb/s のスピードで DDR2/3 と共に使用できるこ とが実証されています。 このホワイ ト ペーパーは、 I/O 性能を 適化し、 初回製品プロ ト タイプにおける性能の問題のリ スクを低減するために、 ベス ト プラ クティ ス と設計のガイ ド ラインを提供するこ とを目的と しています。 その他の情報または設計サポートは、 ザイ リ ンクス販売代理店または Fidus Systems, Inc にお問い合わせください。

参考資料1. ザイ リ ンクス : 『Spartan-6 FPGA メモ リ コン ト ローラー ユーザー ガイ ド』 (UG388)

2. JEDEC : 『DDR3 SDRAM Standard』 (JESD79-3)

3. ザイ リ ンクス : 『Spartan-6 FPGA PCB デザインおよびピン配置ガイ ド』 (UG393 : 英語版、 日本語版)

4. ザイ リ ンクス : 『Simulating FPGA Power Integrity Using S-Parameter Models』 (WP411)

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改訂履歴次の表に、 この文書の改訂履歴を示します。

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の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行

為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ

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2016 年 6 月 14 日 1 初版