Institutionen för systemteknikDepartment of Electrical Engineering

Examensarbete

Datainsmlingskort med Compact PCI Express

Examensarbete utfört i Elektroniksystemvid Tekniska högskolan i Linköping

av

Lotta Persson

LiTH-ISY-EX--08/4156--SE

Linköping 2008

Department of Electrical Engineering Linköpings tekniska högskolaLinköpings universitet Linköpings universitetSE-581 83 Linköping, Sweden 581 83 Linköping

Datainsmlingskort med Compact PCI Express

Examensarbete utfört i Elektroniksystem

vid Tekniska högskolan i Linköpingav

Lotta Persson

LiTH-ISY-EX--08/4156--SE

Handledare: Jonas NilssonSignal Processing Devices AB

Examinator: Per Löwenborgisy, Linköpings universitet

Linköping, 6 February, 2008

Avdelning, InstitutionDivision, Department

Division of Automatic ControlDepartment of Electrical EngineeringLinköpings universitetSE-581 83 Linköping, Sweden

DatumDate

2008-02-06

SpråkLanguage

Svenska/Swedish

Engelska/English

RapporttypReport category

Licentiatavhandling

Examensarbete

C-uppsats

D-uppsats

Övrig rapport

URL för elektronisk versionhttp://www.control.isy.liu.se

http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-

ZZZZ

ISBN

ISRN

LiTH-ISY-EX--08/4156--SE

Serietitel och serienummerTitle of series, numbering

ISSN

TitelTitle

A Compact PCI Express compliant Data Aqusition Board

Datainsmlingskort med Compact PCI Express

FörfattareAuthor

Lotta Persson

SammanfattningAbstract

In this thesis a prototype board for data aqcusition is designed and manufactured.The board is compliant with Compact PCI Express and it can sample an analogsignal with two time interleaved ADC:s. Furthermore, the board is also equipedwith one FPGA for the possibility of signal processing. The thesis also includea study for investigation what is needed for a total solution for data aqcusition,represention and managing the sampled data with LabView.

NyckelordKeywords Datainsamling, PCI Express

i

Sammanfattning

I det har examensarbetet ar ett prototypkort for datainsamling designatoch tillverkat. Kortet har utformats enligt standarden for Compact PCIExpress. En analog signal kan samplas med tva tids-interleavade A/D-omvandlare. For att fora over datat till en PC och mojliggora eventuellsignalbehandling har kortet utrustats med en FPGA och lampliga kontak-tdon. I arbetet ingick det att ta reda pa vilka delar som behovdes for attna en helhetslosning i form av att anaolgt data skulle kunna samplas ochforas vidare till en PC for representation och databehandling med hjalp avLabView.

ii

iii

Forord

Fem manader och tva kort senare vill jag tacka alla som stottat mig i mittarbete. Ett speciellt tack till Jonas Nilsson som gjort det mojligt for migatt utfora mitt exjobb pa SP Devices och ett stort tack till Emad Athari,Petter Lerenius och Per Magnusson som outtrottligt svarat pa mina fragor.

For att du alltid finns dar, tack min Martin!

iv

v

Forkortningar

ADC Analog to digital converterADF Advaced differential fabricBOM Bill of materialCAD Computer aided designCMOS Complementary metal oxide semiconductorCMV Common mode voltagedB DecibelDDR Double data rateDIP Dual in-line packageRDC Design rule checkeHM Enriched hard metricEMI Electromagnetic interferenceFPGA Field programmeble gate arrayGSSG Ground signal signal groundGTP Giga transceiver peripheralI1 Inkrement 1I2 Inkrement 2IP Intellectual propertyIO In/outLDO Low drop outLVDS Low voltage differential signalingLVPECL Low voltage positive emitter coupled logicMSP Mega sampelMPWRGD Module power goodPC Personal computerPCB Printed circuit boardPCI Peripheral component interconnect,

elektrisk specifikation definierad av PCISIGPCI Express Seriell utveckling av PCIPCISIG PCI Special Interest GroupPICMG PCI Industrial Computer Manufacturers GroupPRSNT Present detect inputPXI PCI extensions for instrumentationPXI Express PCI Express extensions for instrumentation,

en standard framtagen av PXI System AllianceSMA Sub miniture version AUCF User constraint fileUSB Universal serial bus

vi

Innehall

1 Inledning 11.1 Syfte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2 Avgransningar . . . . . . . . . . . . . . . . . . . . . . . . . 11.3 Metod . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.4 Kallor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.5 Lasanvisningar . . . . . . . . . . . . . . . . . . . . . . . . . 3

2 Compact PCI Express 52.1 Bakgrund . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52.2 Grundlaggande begrepp . . . . . . . . . . . . . . . . . . . . 5

2.2.1 PCI Express . . . . . . . . . . . . . . . . . . . . . . 62.2.2 Compact PCI Express . . . . . . . . . . . . . . . . . 72.2.3 PXI Express . . . . . . . . . . . . . . . . . . . . . . 72.2.4 Specifikationer . . . . . . . . . . . . . . . . . . . . . 7

3 Systemarkitektur 93.1 Chassi och PC . . . . . . . . . . . . . . . . . . . . . . . . . 103.2 Satt att angripa problemet . . . . . . . . . . . . . . . . . . 103.3 Komponenter . . . . . . . . . . . . . . . . . . . . . . . . . . 11

3.3.1 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . 113.3.2 FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . 123.3.3 Regulatorer . . . . . . . . . . . . . . . . . . . . . . . 133.3.4 Kontakter . . . . . . . . . . . . . . . . . . . . . . . . 143.3.5 Flashminne . . . . . . . . . . . . . . . . . . . . . . . 143.3.6 Klockkrets och kristalloscillator . . . . . . . . . . . . 153.3.7 USB . . . . . . . . . . . . . . . . . . . . . . . . . . . 153.3.8 Lysdioder och switchar . . . . . . . . . . . . . . . . 15

3.4 Signaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153.4.1 Referensklocka . . . . . . . . . . . . . . . . . . . . . 16

4 PCB-design 174.1 Kortuppbyggnad . . . . . . . . . . . . . . . . . . . . . . . . 174.2 Ledningar . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

4.2.1 Differentiella signaler . . . . . . . . . . . . . . . . . . 19

viii

4.2.2 Terminering . . . . . . . . . . . . . . . . . . . . . . . 204.2.3 Vior . . . . . . . . . . . . . . . . . . . . . . . . . . . 204.2.4 Jordplan och returstrommar . . . . . . . . . . . . . . 20

4.3 AC-koppling . . . . . . . . . . . . . . . . . . . . . . . . . . . 214.4 DC-koppling . . . . . . . . . . . . . . . . . . . . . . . . . . 224.5 Overhorning . . . . . . . . . . . . . . . . . . . . . . . . . . . 224.6 Routing av PCI Express-bussen . . . . . . . . . . . . . . . . 234.7 Tillverkning och montering . . . . . . . . . . . . . . . . . . 23

5 Testning och felsokning 255.1 Spanningsmatning . . . . . . . . . . . . . . . . . . . . . . . 255.2 Verifiering av kontaktdonen . . . . . . . . . . . . . . . . . . 255.3 Dataoverforing via USB . . . . . . . . . . . . . . . . . . . . 265.4 Verifiering av extern klocka och ADC-er . . . . . . . . . . . 265.5 Compct PCI Express-kommunikation . . . . . . . . . . . . . 26

5.5.1 Programmering av FPGA-n . . . . . . . . . . . . . . 265.5.2 Verifiering av referensklocka . . . . . . . . . . . . . . 27

6 Resultat 296.1 Forslag pa forbattringar . . . . . . . . . . . . . . . . . . . . 296.2 Rekommendationer . . . . . . . . . . . . . . . . . . . . . . . 30

6.2.1 PCB-design med en Viretx-5 . . . . . . . . . . . . . 306.3 Avslutande diskussion . . . . . . . . . . . . . . . . . . . . . 31

Litteraturforteckning 33

7 Appendix 35

Kapitel 1

Inledning

Rapporten behandlar ett examensarbete utfort i design och tillverkningav ett prototypkort for hoghastighetsdatainsamling enligt standarden forCompact PCI Express. Fokus ligger pa vilka delar systemarkitekturen bestarav och hur ett monsterkort for hogfrekventa signaler bor designas. Utfordatester pa tillverkat kort och resultatet av genomfort arbete tas ocksa upp.

1.1 Syfte

Syftet med examensarbetet ar att utveckla och tillverka en prototyp tillett kommersiellt datainsamlingskort. Kortet ska utformas sa att det kansamla in analogt data som ska kan foras over till en PC och sparas ned paen harddisk. For hantering och representation av datat ska sedan LabViewanvandas.

Kortet ska vara kompatibelt med PXI Express, vilket innebar att det harformfaktor 3U och ett PXI Express-interface [14]. Formfaktor 3U motsvararstorleken pa ett europakort med matten 100×160 mm som passar i en slottill ett PXI Express-chassi. Eftersom kortet ska kunna samla in analogtdata ska det innehalla minst tva interleavade A/D-omvandlare (ADC) ochen FPGA (Field Programmable Gate Array). En kort bekrivning om hursampling med interleavde ADC-er fungerar ges i stycke 3.3.6.

1.2 Avgransningar

Datainsamlingskortet ska utformas sa att det vid ett senare tillfalle armojligt att lagga till Signal Processing Devices (SP Devices) interleaving-algoritm och/eller annan signalbehandling. Att anpassa interleavingalgo-ritmen till kortet ingar inte. Eftersom uppgiften ar att losa ett systeminte-greringsproblem sa ingar det inte att studera alla detaljer, utan att snarare

2 KAPITEL 1. INLEDNING

overblicka vilka delar som behovs for att kunna designa och tillverka ettfungerande kort. Helheten ar viktigare an prestanda pa enskilda delar.

1.3 Metod

For att losa uppgiften var tillvagagangssatten en litteraturstudie blandatmed laborationer och en del trial and error. Mycket information hamtadesfran internet, dessutom tillvaratogs erfarenheter och kunskaper inom SPDevices vad galler caddning och FPGA-er. Uppgiften delades in i tva inkre-ment for att kunna forandra och forbattra brister och fel som uppkomunder arbetets gang. Tanken med en inkrementell metod var att hela ar-betskedjan skulle genomforas i bada inkrementen, for att fa mojlighet attkunna utvardera arbetet under utforandet. Syftet med inkrement ett (I1)var att fungera som ett slags test. Inkrement tva (I2) skulle sedan baseraspa konstruktionen i I1 men med tillagg av vissa gjorda forandringar ochforbattringar.

1.4 Kallor

Som tidigare namnts har sidor och material hamtade fran internet varitden storsta och viktigaste kallan. Absolut storst betydelse har databladoch anvandarguider for FPGA-er publicerade pa Xilinx hemsida [18] haft.Sidan ar kommersiell med ett vinstintresse, vilket medfor att rekommen-dationer vad galler till exempel komponenter inte behover vara de endaalternativen for applikationen. Det finns dock motiv till att folja dessa rek-ommendationer da atminstone den losningen bor fungera. Dessutom haravsikten med uppgiften endast varit att ta fram ett prototypkort utan kravpa specifika komponenter. Eftersom Xilinx ar producent av den FPGA somanvands till kortet sa anser jag ocksa att informationen om FPGA-n ochdatakommunikation till och fran den ar tillforlitlig.

Vad galler ovriga internetsidor har jag bedomt tillforlitligheten fran vilketursprung sidan eller dokumentet har och vem som forfattat det. Generelltsett anser jag att dokument och information hamtade fran undervisandeinstitutioner ar mer tillforlitligt material an dokument och informationhamtade fran kommersiella sidor, allra helst om det finns angivet forfattaretill dokumentet eller hemsidan. Har tveksamhet angaende nagon sida fun-nits sa har jag valt att styrka uppgifterna fran ytterligare en kalla i denman flera kallor funnits tillgangliga.

Elektroniktidskrifter finns ocksa som kallmaterial och nar det galler dessastrovardighet gar det oftast att kontrollera artikelns kallmaterial och forfatt-are. Nagot som ocksa bor beaktas da dokument hamtade fran internetanvands som kalla ar sidans aktualitet. Detta kontrolleras latt via sidans

1.5. LASANVISNINGAR 3

senaste uppdatering.

1.5 Lasanvisningar

I Kapitel 2 redogors for grundlaggande begrepp som ar aterkommande ihela rapporten. Darefter finns en beskrivning av systemarkitekturen ochkomponentval i Kapitel 3. Kapitel 4 beskriver PCB-design (Printet CircuitBoard) och Kapitel 5 behandlar felsokning som gjorts pa kortet till I1. Detavslutande kapitlet, Kapitel 6, innehaller resultaten av utfort arbete samten avslutande diskussion. Schema pa kortet, BOM-lista (Bill Of Material)och leverantorsforteckning finns atergivet i Appendix.

4 KAPITEL 1. INLEDNING

Kapitel 2

Compact PCI Express

2.1 Bakgrund

Signal Processing Devices (SP Devices) arbetar med avancerad signalbe-handling. Till grund ligger forskning som resulterat i en patenterad al-goritm som kompenserar for fel som uppstar da tidsinterleavade ADC-er anvands. Att anvanda tva tidsinterlevade ADC-er gor det mojligt attsampla i dubbelt sa hog hastighet som da en ADC anvands. Med dagensteknologi kan SP Devices losning sampla i upp till 1 GHz. Flera datainsam-lingskort har utvecklats eftersom samplat data maste kunna hanteras ochbearbetas. For att mota marknadens krav pa hog hastighet och hog up-plosning inom bland annat testning och matning planerar SP Devices attkonstruera ett antal hoghastighetsdatainsamlingskort, med USB 2.0 ochCompact PCI Express-interface.

Applikationsomraden dar robustare och snabbare mat- och automation-system behovs ar manga. Till exempel finns behov inom medicinska ochmilitara system, industriell miljo och branscher som telekommunkation.

2.2 Grundlaggande begrepp

Aterkommande begrepp i papporten ar PCI Express (Peripheral Compo-nent Interconnect), Compact PCI Express och PXI Express (PCI eXten-sions for Instrumentation). Nedanstaende stycke syftar till att klargoraskillnaderna mellan dessa arkitekturer.

Flera aktorer finns som bestammer over utvecklingen av de olika standard-erna. Till exempel utvecklas PCI Express under kontroll av PCI SpecialInterest Group (PCISIG) som ar organisationen som garanterar att vi-dareutvecklingen ar licensfri och tillverkaroberoende [3].

6 KAPITEL 2. COMPACT PCI EXPRESS

Standarden for Compact PCI kontrolleras i sin tur av PCI ManufacturalIndustrial Group (PICMG) och standarden for PXI kontrolleras av PXISystems Alliance (PXISA).

Standarden for Compact PCI Express och tillhorande specifikationer komi juni 2005. Den inkluderar saval krav pa kontakter for att stodja PCI Ex-press som elektriska och mekaniska definitioner pa slots och kort. Redan imaj 2005 paborjades arbetet med standarden for PXI Express och i septem-ber samma ar var den tillrackligt utarbetad for att slappas pa marknaden[6]. En mer detaljerad genomgang foljer nedan.

2.2.1 PCI Express

Numera tenderar datatransmission att overga fran parallell till seriell over-foring, eftersom parallell overforing begransar overforingshastigheten. Be-hovet av kraftigt okade dataoverforingshastigheter ledde till att PCI-bussenutvecklades. Anvandningsomradet ansags stort och darfor konstrueradesen processoberoende miljo utan licenser. Specifikationer for standarden harvaldefinierade elektriska och mekaniska granssnitt samt ett valdefinieratbussprotokoll.

Seriella bussar erbjuder bland annat storre skalbarhet i olika systemarkitek-turer och mojligheter att overfora data i bada riktningar samtidigt. Dataoverfors via seriella hoghastighetslankar fran punkt till punkt. Varje lank(eng. lane) utgors av tva differentiella ledarpar, ett mottagarpar (RX) ochett sandarpar (TX). Figur 2.1 beskriver en lank mellan en enhet A och enenhet B. PCI Express-bussen byggs upp av en lank (x1) upp till 32 lankar(x32) [23]. Definitionen av PCI Express ar en skalbar seriell buss med fullsimplex och en overforingshastighet pa 2.5 Gbps per lank bade asynkrontoch isokront [10].

Figur 2.1: En lank

2.2. GRUNDLAGGANDE BEGREPP 7

2.2.2 Compact PCI Express

Compact PCI Express har robusta kontakter och ar industrivarianten avPCI Express. En hel del krav pa hardvaran finns for att standarden forCompact PCI Express ska vara uppfylld.

2.2.3 PXI Express

PXI ar en robust PC-baserad plattform for matsystem och automatiser-ing. Signalerna fran PCI har kombinerats med kortformatet hos CompactPCI. Dessutom har PXI utrustats med andra tids- och synkroniseringsegen-skaper. Standarden for arkitekturen lanserades redan 1998 och kom till foratt mota det okade behovet av komplexa instrumentella system. PXI Ex-press integrerar signalerna hos PCI Express med standarden for PXI, vilketokar bakplanets bandbredd fran 132 MBps till 6 GBps.

2.2.4 Specifikationer

Manga specifikationer till dessa standarder finns att tillga pa olika satt.En del finns tillgangliga for nedladdning som pdf-filer och andra finns forbestallning via PICMG-s hemsida [9]. Flertalet specifikationer finns en-dast tillgangliga for medlemmar i PCISIG. Medlemskap erhalls vid erlagdmedlemsavgift, mer om detta finns att lasa pa deras hemsida [12].

8 KAPITEL 2. COMPACT PCI EXPRESS

Kapitel 3

Systemarkitektur

Datainsamlingskortet ska kunna sampla en analog signal och fora den vi-dare till en PC. Systemet kommer da besta av ett kort, ett chassi, se figur3.3, i vilket kortet kan placeras och en processor som kan hantera och sparaner datat till en harddisk.

Den analoga insignalen som ska samlas in ansluts till en SMA-kontakt som

Figur 3.1: Systembeskrivning

for vidare signalen till front-enden, se figur 3.2. Frontenden ar uppbyggd aven ett-till-ett transformator som tillsammans med nagra motstand gener-erar ett differentiellt signalpar. Ett differentiellt signalpar kan genererasantingen via en transformator eller en differentiell operationsforstarkare.Till bada inkrementen valdes en transformatorlosning, i enlighet med dat-abladet [17] for kretsen, eftersom den inte genererar nagot extra brus och salite brus som mojligt ar onskvart. Tva transformatorer ar kopplade i seriefor att minska missanpassningen som uppstar da signalen passerar en trans-formator. I ADC-erna tas den analoga signalen emot och omvandlas till en

10 KAPITEL 3. SYSTEMARKITEKTUR

Figur 3.2: Frontend

digital signal som fors vidare till FPGA-n. I FPGA-n kan sedan onskadsignalbehndling utforas. Till exempel kan SP Devices algoritm laggas ini FPGA-n for att ratta tidsskevning och amplitudfel som uppstar da tvainterleavade ADC-er anvands for att sampla en analog signal. Nagot somdock inte kommer inga i det har arbetet. Signalen nar sedan bakplanet pachassit via en for standarden specifik kontakt. Overforingen mellan FPGA-n och kontakten sker med hastigheten 2.5 Gbps per lank. Detaljer angaendeoverforingen finns i avsnitt 2.2.1. Fran bakplanet fors signalen vidare tillprocessorn som hanterar datat och sparar ner det pa en harddisk.

3.1 Chassi och PC

Chassi och processor for applikationen bestalldes fran National Instru-ments. Det ar ett 8-slots PXI Express chassi med tva hybridplatser i vilkaCompact PCI Express-kort passar. For att kunna hantera och presenterainsamlat data installerades LabView.

3.2 Satt att angripa problemet

Ett utvecklingskort fran PLDA [13] med PCI Express-interface finns somreferens. Det fysiska kortet och tillhorande information och mjukvara skullefungera som en guide for uppgiften. Med mjukvaran foljde ocksa en IP-karna som med endast lite modifieringar i UCF-filen (User Constraint File)skulle fungera pa Compact PCI Express-kortet. Som tidigare namnts harflera datainsamlingskort utvecklats pa SP Devices. Flera delar pa sche-maniva kunde darfor ateranvandas i designen. Till exempel andrades endastnagra fa detaljer i schemat for ADC-erna medan schemat for flashminnetkunde anvandas rakt av. For att fa forstaelse for uppgiften och standard-en soktes information i amnet parallellt med att komponenter bestalldes.Arbetet overgick sedan ganska raskt i design av forsta kortet.

3.3. KOMPONENTER 11

Figur 3.3: PXI Express-chassi

3.3 Komponenter

Nedanstaende stycke syftar till att redogora for vilka komponenter som harvalts och motivera varfor de valts. Vissa komponenter och tillbehor visadesig vara lattillgangliga och kunde bestallas med nagra dagars leveranstid,medan till exempel kontaktdonen for Compact PCI Express i ett forstaskede var lite svarare att fa tag pa. Aven ledtiderna pa FPGA-er visade sigkunna vara langa.

3.3.1 ADC

Pa kortet sitter ADC-er som kommer fran Texas Instruments, det ar tvastycken ADS5547 med 210 MSP (Mega Sampels) och 14-bitars upplosning.Motiveringen till att dessa anvandes ar att en del av designen hos tidigareutvecklade kort pa sa satt kunde ateranvandas. ADC-erna medger en band-bredd pa 800 MHz och ett signalsving pa 2Vp−p hos insignalen. Utisgnalenar av typen LVDS DDR (Low Voltage Differential Signaling Double DataRate) eller CMOS (Complementary Metal Oxide Semiconductor) beroendepa vilken mod som valjs. En forenklad skiss pa kretsen finns att se i figur3.4. ADC-erna drivs med saval analog som digital spanning pa 3.3V . Denanaloga delen i ADC-erna ar kansligare for brus an den digitala och kraverdarfor en stabilare spanning kring 3.3V an vad en digital spanning pa 3.3Vmedger. Kringkomponenter som motstand och kondensatorer valdes heltenligt informationen i databladet [17] for kretsen.

12 KAPITEL 3. SYSTEMARKITEKTUR

Figur 3.4: Forenklat kretschema for ADS5547

3.3.2 FPGA

Kravet pa den hoga overforingsshastigheten satte begransningar pa vilkenFPGA som kunde anvandas. Att just en Viretx-5 med beteckning LX50Tanvandes forklaras bland annat med att det ar den typen av FPGA somsitter pa utvecklingskortet fran PLDA och som finns som referens for pro-jektet. FPGA-er av typen LXT ar utrustade med specifika block som klararhanteringen av PCI Express. Blocken kallas RocketIO GTP och PCI Ex-press Endpoint Block. For att halla ner kostnaden valdes en FPGA medtillrackligt manga IO-pinnar vilket resulterade i typen FF665 med 665 pin-nar istallet for referenskortets FPGA som har 1136 pinnar. FPGA-n drivsmed fyra olika spanningar, vilket innebar att fler olika regulatorer kravdes.Karnspanningen ligger pa 1.0V och de olika bankerna behover 2.5V , 3.3Voch 1.2V beroende pa vilka signaler som ar kopplade till respektive bank.Till exempel ska RocketIO blocket drivas med en analog 1.2V spanning.

RocketIO GTP Transceivers

RocketIO-blocket ar uppbyggt av flera transceivers, som kallas GTP DUALteils. Dessa teils innehaller i sin tur tva transceivers, GTP0 och GTP1, ochen gemensam del for bland annat klockning och spanningsforsorjning. VarjeGTP-del hanterar tva differentiella signalpar, ett mottagarpar (MGTRX)och ett sandarpar (MGTTX).

3.3. KOMPONENTER 13

Figur 3.5: GTP DUAL teil

3.3.3 Regulatorer

Flera olika faktorer paverkade valet av regulatorer. Dels maste regulator-erna klara att omvandla 12V till betydligt lagre i vissa fall bade analog ochdigital spanning och dels underlattades arbetet om samma sorts regulatorersom anvants i designer till tidigare utvecklade kort kunde anvandas. Detvisade sig att samtliga regulatorer kunde valjas fran Texas Instruments ochflertalet av dem var av en sort som har anvants till tidigare produceradekort.

Som tidigare namnts behover kortet spanningssattas med flera olika spann-ngar for att forsorja alla komponenter. 12V , 3.3V och 5V finns tillgangligtvia chassits bakplan. Compact PCI Express far storre delen av effekten via12V matningen. I hybridsloten finns maximalt 2A tillgangligt via 12V -pinnarna medan 3A kan fas genom pinnarna for 3.3V . Aven 5V finnstillgangligt men dock bara 1A, vilket inte racker for att driva alla kret-sar pa kortet.

14 KAPITEL 3. SYSTEMARKITEKTUR

Figur 3.6: eHM Figur 3.7: ADF

I I1 tas 3.3V direkt fran en av kontakterna pa kortet. I2 far en annanutformning som beskrivs i stycke 3.3.4. Tva olika spanningsnivaer ochfem olika spanningar kravs, vilket resulterar i fyra switchade regulator-er med beteckningen PTH08080W och en linjar LDO regulator ur serienREG104 till I2. Kortet till I1 utrustades med tre switchade regulator-er. Switchfrekvensen for PTH08080W ar 300 kHz, vilket ar intressant urstorsynpunkt da grundtonen och alla overtoner till 300 kHz kan stora savalandra spanningsplan som signaler. Enligt datablad for respektive regulatorvaldes lampliga motstand och kondensatorer se [15] och [16].

3.3.4 Kontakter

Standarden for Compact PCI Express styr helt vilka kontakter som kananvandas da kortet ska passa i en i en hybridslot. Dessa pressfit kontakterar av typerna Advanced Differential Fabric (ADF) och enriched Hard Met-ric (eHM), se figur 3.3.4. Den hogfrekventa dataoverforingen hanteras viaADF. Kontakten har en dampning mindre an 1 dB vid 3 GHz och en egen-impedans pa 100Ω, [11]. Kontakten eHM anvands for spanningsmatningoch en del IO-signaler.

Till I2 forandrades designen for okad flexibilitet. Kortet utformades nusa att det skulle kunna drivas antingen via ett chassi eller en 12V switchadnatadapter. Tillagget blev da en batterieleminatorkontakt.

3.3.5 Flashminne

For att slippa ladda FPGA-n med mjukvara manuellt varje gang kortetspanningssatts utrustades det med ett flashminne. Kravet pa minnet varendast att det skulle vara tillrackligt stort for att rymma en bitfil och attdet skulle ha lampligt granssnitt for att kunna fungera ihop med FPGA-n.Darfor valdes kretsen 45DB161D fran Atmel.

3.4. SIGNALER 15

3.3.6 Klockkrets och kristalloscillator

Det behovs en extern klocka som styr ADC-ernas samplingshastighet. Viatva SMA-kontakter kopplas en differentiell klocksignal, som genereras av enpulsgenerator, in pa kortet. En klockbuffer, CDCP1803 fran Texas Instru-ments, delar sedan upp klocksignalen i tva signaler med 180 graders fasskill-nad och distribuerar dessa vidare till ADC-erna. De uppdelade signalernahar halva ursprungsfrekvensen. Orsaken till att klocksignalen far halveradfrekvens ar att tidsskevning uppstar om klockan istallet ska passera nagonlogik i form av till exempel en inverterare. Klocksignalen fasvrids 180 grad-er for att ADC-erna ska kunna turas om att sampla den analoga signalen,alltsa fungera tidsinterleavade.

Pa kortet sitter en kristalloscillator pa 33 MHz som behovs for att kon-figurera ADC-erna och USB-delens serieinterface.

3.3.7 USB

De tva inkrementen skiljer sig at nar det galler USB-delen. I linje med ra-men for uppgiften ateranvandes designen for tidigare konstruerade kort tillI1. Det innebar att forsta kortet utrustades med USB 1.1. Ett FTDI-chipanvands som hanterar USB-protokollet och skoter kommunikationen meddatorn. Valet att anvanda kretsen FT232RQ foll helt enkelt pa att ocksaden har anvants i tidigare designer.

Till I2 forbattrades prestandan med en USB 2.0-losning. FTDI-chipet byttesdarfor ut mot kretsen CYPRESS som medger overforingshastigheter pa 480Mbps istallet for FTDI-chipets 3 Mbps. Chipet adresserar endpoints i ettfifo och skoter, pa samma satt som kretsen till I1, all kommunikation meddatorn. Fardiga drivrutiner finns dessutom att tillga.

3.3.8 Lysdioder och switchar

Tva roda och tva grona ytmonterade lysdioder ar placerade pa kortet. Dear till for att underlatta vid felsokning och mjukvarukontroll. Det finnsett DIP-switchblock om sex omkopplare som anvands for att kommuniceramed FPGA-n under korning.

3.4 Signaler

Single ended-signaler som ar den enklaste signaltypen for signaloverforingbegransar overforingshastigheten och kan varken anvandas till datatrans-missionen mellan FPGA och kontakter eller mellan FPGA och ADC-er.Kretsarna drivs med lag spanning for att minska effektforbrukning ochoonskad stralning. Lag spanningsforsorjning medfor att de digitala signaler-na skiljs at pa ett litet spanningsintervall. Det innebar att signalerna har

16 KAPITEL 3. SYSTEMARKITEKTUR

liten motstandskraft mot storningar.

For att oka pa brustaligheten anvands ofta differentiell signalering somar betydligt mindre kanslig for storningar, eftersom mottagaren av den dif-ferentiella signalen laser av skillnaden mellan signalernas spanningsnivaer.Mottagaren av en singel ended-signal laser av spanningsnivan pa signalenrelativt jord (Vs - 0 = Vs), medan mottagaren av en differentiell signallaser av skillnaden i spanning mellan signalparen (Vs - (-Vs) = 2Vs). Detkan da konstateras att metoden med differentiell signalering blir halften sabruskanslig. Darfor ar FPGA-n och ADC-erna som hanterar hogfrekventasignaler konstruerade sa att de mottar och skickar vidare differentiella sig-naler. Dessa differentiella signaler har flera fordelar framfor single-ended.Signaleringssystemet ar som nyss namnts inte lika storkansligt och det erb-juder ocksa hogre hastighet, lagre EMI (elektromagnetsik interferens) ochmycket lagre effektforbrukning. Tva typer av differentiella signaler, LVDSoch LVPECL (low voltage positive emitter coupled logic), anvands for da-taoverforing och klockning pa korten. Vilken signaltyp som ska anvandasvar framgar i specifikationer och datablad for kretsarna och kontakterna.For att undvika studsar kraver de differentiella signalerna speciell terminer-ing beroende pa vilken impedans de har. LVPECL drivs med 3.3V medanLVDS drivs med 2.5V . Mer om differentiella signaler och terminering finnsatt lasa i stycke 4.2.1 och [?]. Signaler i designen som inte fors over medhog hastighet ar single ended-signaler av typen CMOS.

3.4.1 Referensklocka

En referensklocka pa 100 MHz finns tillganglig via bakplanet pa chassit.Referensklockans uppgift ar att driva logiken i RocketIO-delen och har in-genting med dataoverforingen att gora. Klocksignalen ar av typen LVPECLoch ska enligt [11] AC-kopplas, nagot som forklaras narmare i stycke 4.3.

Kapitel 4

PCB-design

Vid design och tillverkning av monsterkort bor en hel del olika faktoreruppmarksammas, till exempel ledarnas egenskaper och spanningsplanenspaverkan. Vid laga frekvenser och sma strommar fungerar kortets ledaresom kortslutningar och monsterkortet far en mer mekanisk uppgift. Vidhogre frekvenser daremot fungerar ledarna inte alls som kortslutningarlangre utan har sa stor reaktans att den inte kan forsummas. Det innebari sin tur att monsterkortet i hogsta grad maste betraktas som en kritiskkomponent. Foljande avsnitt tar upp nagra av de aspekter som bor beaktasvid hogre frekvenser.

4.1 Kortuppbyggnad

Bada korten ar uppbyggda av atta lager, nagot som visade sig nodvandigt.Dels for att kunna fa ut de olika spanningarna till alla komponenter ochdels for att datatransmissionen fran FPGA-n till kontakterna kravde fleralager att routas pa.

Tjockleken pa kortet far enligt [11] inte overstiga 1.6 ± 0.2 mm och detar ett tillrackligt generost krav for att det billigaste alternativet nar detgaller uppbyggnad av de specifika lagren kunde valjas. Jordplan valdes palager tva och lager sju for att bland annat skarma de olika signallagren. Avsamma anledning anvandes ocksa lager fyra (innerlager tva) och fem (in-nerlager tre) framst till spanningsmatning, se figur 4.1. For att fa plats medalla vior och signalledningar under FPGA-n routades kortet med minstamojliga isolationsavstand, sett ur tillverkarsynpunkt. Som standardbreddpa ledningarna valdes 0.2 mm. Generellt sett forsokte routingen anpassasefter det billigaste alternativet hos tillverkaren men viorna under FPGA-nroutades mindre eftersom det ar ont om plats mellan alla paddar.

18 KAPITEL 4. PCB-DESIGN

Figur 4.1: Lageruppbyggnad

4.2 Ledningar

For att en signal ska kunna transporteras fran en punkt till en annan kravsen signalledning och ett referensplan. Dessa tillsammans bildar en transmis-sionledning, se figur 4.2. Eftersom transmissionsledningar har en impedansmaste drivare och mottagare anpassas till ledningen for att inte oonskadereflektioner ska stora signalen, [21]. Ekvation 4.1 anger impedansen Zo som

Figur 4.2: Transmissionsledning

funktion av induktansen L och kapacitansen C i en transmissionsledning.Dess karaktaristiska impedans beror pa ledarens geometri, avstand till jord-plan och isolationsegenskaper. I stycke 4.2.2 ges en mer detaljerad beskrivn-ing av impedansmatchning genom lamplig terminering av ledningar.

Zo =

√L

C(4.1)

4.2. LEDNINGAR 19

4.2.1 Differentiella signaler

LVDS ar en speciell sorts standard for differentiell datatransmission. Meto-den medfor mycket hoga datahastigheter till liten effektforbrukning. Andrafordelar med LVDS ar att de genererar mindre brus i forallande till exem-pelvis signaler som single-ended, dessutom ar de brustaliga, [7].

Ett differentiellt signalpar bestar av den direkta signalen och dess komple-ment som kopplas synkront och impedansanpassas. Mottagaren av LVDSlaser av differensen mellan signalerna och pa sa satt blir metoden intekanslig for brus som kopplas till ledningarna som common-mode. Att LVDStenderar att strala mindre beror pa att magnetfalten tar ut varandra, [1].

Vid dataoverforing med hog frekvens ar det viktigt att ledningarna farlamplig impedans och ratt terminering. Det ar annars stor risk for att detuppstar oonskde reflektioner som forsamrar signalen. For att ytterligareminska risken for reflektioner finns rekommendationer om att ledningar-na bor routas med 45 grader istallet for 90 graders vinklar [22]. I annandokumentation tydliggors att hornens utformning inte alls paverkar upp-komsten av reflektioner sa mycket som till exempel vior och kontakter gor.Daremot uppstar tidsskevning mellan signalerna i det differentiella paretvid horn pa ledningarna oavsett vinkel. Mindre tidsskevning fas vid 45grader an vid 90 grader. Tidsskevning kan komma att paverka tolkningenav signalen om signalens stigtid inte ar avsevart langre an avstandet somorsakar tidsskevningen, [2]. Dataoverforing pa nagra GHz har signaler medkort stigtid och darfor ar en ovre grans i langdskillnad mellan ledningarna5 mil (0.127 mm) for att undvika tidsskevning [23]. Ledningarna i det dif-ferentiella paret bor routas sa nara varandra som mojligt for att eleminerarisken for kopplat brus av annan sort an common-mode.

Ledningarnas impedans bestams av bland annat bredd och isolationsavstandpa ledningsparet. Med hjalp av ekvationerna 4.2 och 4.3 kan ratt breddberaknas, givet en specifik impedans, [7]. I [11] finns det angivet att impeda-nsen hos RX och TX ska vara 100Ω. Impedansen skiljer sig om ledningarnaar av typen striplines (overst och understa lagren pa monsterkortet) ellermicrostrips (mellan lagren pa monsterkortet). For microstrips galler att

Zo =60√

0.457εr + 0.67log

(4h

0.67(0.8W + t)

)(4.2)

och for striplines att

Zo =60√

εrlog

(4h

0.67π(0.8W + t)

). (4.3)

I ekvationen 4.2 och 4.3 ar W ledarens bredd och h hojden fran jordplan-et till ledningen. Koppartjockleken betecknas med t och S ar isolation-savstandet, vilket bor valjas sa litet som mojligt med hansyn till krav fran

20 KAPITEL 4. PCB-DESIGN

tillverkaren. Materialets dielektriska konstant betecknas εr. Bada korten arav FR4-laminat med εr ≈ 4.4.

4.2.2 Terminering

For att eliminera reflektioner bor ledningar termineras i mottagaranden.Ledningarna har impedansen ZL, dar

ZL = RL + jXL.

Genom att anpassa en last Zs = Rs + jXs, som utgor komplexkonjugatettill ledningens impedans, erhalls impedansmatchning. Alltsa har vi att

Rs = RL,

Xs = −XL.

I den FPGA som anvands till prototypkortet termineras signalerna internt.Termineringen kopplas parallellt med mottagaren for att anpassa motta-garen sa bra som mojligt till ledningen.

4.2.3 Vior

For att forbinda de olika lagren anvands vior. Den vanligaste och billigastetypen av via ar ett genomplaterat hal med haldiameter ner till 0.2 mm. Medlaserteknik kan ocksa mikrovior, blinda vior och dolda vior som kan spannaover godtyckliga lager skapas. Olika viatyper ger olika egenskaper, vilketbor uppmarksammas vid hoga frekvenser och vid kraftiga strommar. Precissom en ledare fungerar inte heller en via som en ideal kortslutning vid hogafrekvenser. Eftersom tekniken med laser ar betydligt mycket dyrare sa harbada de tillverkade monsterkorten konstruerats med genomborrade vior.

Viorna utgor diskreta kapacitanser som dampar hoga frekvenser. Generelltger sma vior och stort isolationsavstand mellan viapad och jordplan mindrekapacitans.

4.2.4 Jordplan och returstrommar

Kortet ar utrustat med tva jordplan, dels for att underlatta distributio-nen av jord och dels for att mojliggora vag for returstrommar. Som tidi-gare namnts skarmar jordplanen dessutom de olika signallagren. Tva lageranvandes framst for spanningsmatning till FPGA-n och de olika regu-latorerna. For att minska risken for bruspaverkan delades det analogaspanningsplanet till ADC-erna upp i tva delar, en for respektive ADC.Aven det digitala spanningsplanet pa 3.3V som tacker hela lager fyra de-lades upp under ADC-erna och skiljdes at med ett jordplan.

4.3. AC-KOPPLING 21

Strom som flyter i en signalledning har en lika stor motriktad strom somflyter i ett referensplan under ledningen. Da en signalledning byter riktning,till exempel lagerbyte via en via, kommer returstrommen ocksa att andrariktning. For att inte drabbas av diskontinuitet hos returstrommarna daen signal byter lager fran topplager till bottenlager eller vice versa placerasen jordvia precis bredvid signalvian. Figur 4.3 illustrerar hur jordviornaplaceras intill vior till ett differenteillt signalpar. Det har sattet att placeravior kallas GSSG-vior (Ground-Signal-Signal-Ground).

Det ar viktigt att jordlagret som ska distribuera returstrommar inte ar split-tad precis under en signalledning, eftersom diskontinuitet i returstrommenannars erhalls.

Figur 4.3: GSSG-vior

4.3 AC-koppling

Referensklockan och mottagarparen pa FPGA-n kraver AC-koppling foratt likstromskomponenten som induceras i ledningsparet ska filtreras bort.Den inducerade storspanningen kallas common mode voltage (CMV) ochger bada ledningarna samma spanningsniva till jord. Eftersom FPGA-nar kanslig for den typen av storningar ar det viktigt att AC-koppla dehogfrekventa signalledningar genom att koppla en kondensator i serie medsignalen, se figur 4.4.

22 KAPITEL 4. PCB-DESIGN

Figur 4.4: AC-koppling

4.4 DC-koppling

Hogfrekventa storningar drabbar de flesta konstruktioner. Kretsar for tillexempel klockning och kommunikation ar mer kansliga for dessa storningaran andra. Storningarna kan komma fran matningskallan eller andra de-lar av konstruktionen sa som andra narliggande ledningar. Oavsatt kallamaste storningarna filtreras bort antingen via avkopplingskondensatorereller ordinara filter uppbyggda av motstand, spolar och kondensatorer. Of-tast racker det med att koppla en kondensator sa nara kretsens matningsbensom mojligt for att uppna onskad effekt och pa sa satt skapa avkoppling,se figur 4.5. Placeringen nara matningsbenet minskar risken for att nyastorningar kan fortplanta sig i ledningen. Narliggande avkopplingskonden-satorer levererar laddning som kan tacka stromspikarna. De fungerar somenergireservoarer. Utover kapacitans har en kondensator bade serieinduk-tans och serieresistans vilket gor att en kondensators storlek, typ och vardepaverkar filtreringen. Till de bada inkrementen har kondensatorer valts en-ligt rekommendationer i specifikationerna for de olika kretsarna.

Figur 4.5: DC-koppling

4.5 Overhorning

Fenomenet overhorning uppstar da en signalledning stor en annan sig-nalledning, genom karaktaren av antingen konduktiv, induktiv eller kapaci-tiv koppling. Fora att undvika den har typen av storningar bor storkansligasignalledningar inte placeras precis over, under eller tatt intill brusgenerer-ande signalledningar langa strackor, [5]. Ytterligare ett satt att minska

4.6. ROUTING AV PCI EXPRESS-BUSSEN 23

risken for overhorning ar att, som tidigare namnts, anvanda sig av differ-entiella signaler som inte ar lika kansliga for storningar som singel ended-signaler. For att undvika overhorning routades darfor bada kortens storkan-sliga ledningar enligt principen for differentiell signalering. Dessutom plan-erades ledningsdragningen sa att ledningsparen inte hamnade precis un-der eller bredvid varandra. Delar som har beaktats ar den hogfrekventaoverforingen mellan FPGA-n och ADF-kontakten och ADC-erna och FPGA-n.

4.6 Routing av PCI Express-bussen

Routingen av de differentiella signalerna fran FPGA-n till ADF-kontaktenvar en del i arbetet som gjordes om manga ganger. Det berodde pa att varjelane kopplades pa motsvarande satt som kopplingarna pa referenskoret franPLDA. Motiveringen till den kopplingen var att det inte tydligt framgick ispecifikationerna hur de olika lankarna skulle kunna kopplas till FPGA-n.Ett satt att losa problemet pa var att pinnmappa mellan referenskortetsFPGA och den FPGA som anvands till prototypkortet. Det fick till foljdatt bussen blev svarroutad eftersom manga signalpar korsade varandra.Aspekten om signalintegritet fanns inte med fran borjan. Med okad insikti hur signalerna kunde komma att paverka varandra gjordes darfor ocksaflera andringar sent i routingarbetet. Till exempel flyttades vissa ledningarfran ett lager till ett annat for att minska risken for overhorning. Vior ladesocksa till for att underlatta for returstrommar. Flera forsok gjordes attrouta bussen sa optimalt som mojligt med avseende pa lagerbyte. Fragan attbesvara till I2 blev: Kan de olika bankerna i RocketIO delen anvandas tillgodtyckliga mottagar- och sandarpar. Enligt diskussion med supporten paPLDA fanns inte den valmojligheten att sjalv avgora vilken bank som skulleanvandas. Senare funna dokument [19] fran bland annat Xilinx styrktetankarna om att kunna valja att koppla lankarna pa ett satt som var mestnaturligt, sa att sa fa ledningar som mojligt behovde korsa varandra.

4.7 Tillverkning och montering

For att designa korten anvandes CAD-verktyget Althium. Programmet harmanga finesser som kan underlattar ritarbetet. Komponenter och tillbehorbestalldes fran flera olika leverantorer, fullstandig lista over kretsar och kon-tkter innehallandes leverantorer, priser och artikelnummer finns atergiveti Appendix. Bada korten tillverkades av Elprint [4] och komponenternamonterades av Partnertech [8].

24 KAPITEL 4. PCB-DESIGN

Kapitel 5

Testning och felsokning

Det har kapitlet beskriver metoder som anvandes for tesning och felsokningav kortet till I1. Resultatet av felsokningsarbetet kom att ligga till grundfor de forandringar och forbattringar som utfordes under I2. Under forstadelen i testfasen spanningssattes kortet via ett spanningsaggregat som lev-ererade bade 3.3V och 12V , dels for att lattare kunna mata pa kortet ochdels for att inte forstora chassit om felaktigheter skulle uppsta. For attkunna spanningssatta kortet pa ett enkelt satt utrustades kortet med trematningspinnar, en for 3.3V , en for 12V och en for jord.

5.1 Spanningsmatning

Med multimeter mattes spanningen till och fran regulatorerna samt jord-punkter. En av regulatorerna hade fatt fel varde pa ett motstand och detledde till att en alldeles for hog spanning levererades. Felet kunde enkeltatgardas genom att motstandet byttes ut. For att ocksa kontrollera attde utlagda polygonerna fick ratt spanning mattes det pa en del av mat-ningspinnarna till de ovriga kretsarna. De olika spanningsplanen hade pakortet till I1 lagts ut enligt tips och rekommendationer. Da en del av dessaspanningsplan bytte lager var det intressant att mata pa vilket motstandde motte pa sin vag. Det visade sig att tillrackligt manga vior hade lags utoch genomstromningen var darfor god.

5.2 Verifiering av kontaktdonen

Vid matning fran chassi spanningsatts kortet med 3V och 12V via eHM-kontakten. Enklaste sattet att kontrollera pinnarna pa kontakten blev darforatt mata pa de spanningsmatande pinnarna. Det visade sig att footprintenhade blivit felnumrerad. Nagot som gick att atgarda med lite modifiering avkontakten och lite lodarbete. Eftersom alla signaler fran ADF-donet byter

26 KAPITEL 5. TESTNING OCH FELSOKNING

lager eller routas uteslutande pa oversta lagret gick det att kontrollera kop-plingarna via viorna. Inga brister upptacktes hos den kontakten.

5.3 Dataoverforing via USB

Dataoverforingen testades via USB-kontakten genom att skicka ASCII-tecken via en anslutande dators hyperterminal till FPGA-n pa kortet. Foratt kontrollera att kommunikationen fungerade skickades handskakningssig-nalerna ut pa lysdioderna. Har uppstod inga problem och overforingenfungerade som det var tankt.

5.4 Verifiering av extern klocka och ADC-er

For att kontrollera om klockningen fungerade kopplades en extern differ-entiell klocksignal in via tva SMA-kontakter pa kortet. Klockfrekvensenstyr ADC-ernas samplingshastighet. For att se om ADC-erna tog emotklocksignalen skapades en raknare med 28 bitar som raknade upp for varjeklockpuls, de tva mest signifikanta bitarna lades sedan ut pa lysdioderna.Om klockfrekvensen sattes till 100 MHz sa skulle dioderna blinka med enfrekvens pa nagon sekund, vilket de ocksa gjorde. Alltsa fungerade klock-ningen. Eftersom den externa klockan styr ADC-erna var det nu latt attverifiera om ocksa dessa fungerade korrekt genom att lata ADC-erna sam-pla en inkommande analog signal via frontenden och fora den vidare viaFPGA och USB till dator. Inga fel kunde hittas.

5.5 Compct PCI Express-kommunikation

Efter att ha verifierat spanningsmatningen och dataoverforingen mellanADC-er och FPGA aterstod verifiering av hoghastighetsdelen. Kortet plac-erades i chassit och FPGA-n programmerades med IP-karnan fran PLDA.En del andringar och tillagg gjordes i UCF-filen for att portarna pa mjuk-varuniva skulle stamma overens med de fysiska kopplingarna pa kortet. DaPC-n startar laser den av vilka PCI Express-enheter som finns anslutna pabussen och om kommunikationen fungerade skulle kortet uppfattas av pro-cessorn. Ingen indikation fanns om att datorn uppfattade att kortet fannsi sloten sa felsokningsarbete enligt beskrivning i stycke 5.5.1 och 5.5.2 togvid.

5.5.1 Programmering av FPGA-n

En anledning till att datorn inte uppfattde kortet kunde vara att FPGA-n inte var programmerad i initieringsfasen da datorn laste av enheter-na pa bussen. Ett test blev darfor att starta om datorn med kortet isloten och FPGA-n programmerad. Det visade sig att kortet hela tiden

5.5. COMPCT PCI EXPRESS-KOMMUNIKATION 27

var spanningssatt under omstartsfasen vilket betydde att FPGA-n var pro-grammerad da enheter pa bussen lastes av. Orsaken till att ingen kommu-nikation kunde verifieras hade alltsa inte med detta att gora.

5.5.2 Verifiering av referensklocka

Utan fungerande referensklocka fungerar inte logiken i RocketIO-del ochdet medfor att ingen data kan foras over. En ide var darfor att kontrolleraatt referensklockan nadde kortet. Med oscilloskop mattes det pa pinnarnasom tar emot den differentiella klocksignalen fran chassit. Ingen klocksig-nal kunde detekteras. Det visade sig efter en hel del huvudbry och letandei manualen [11] att ocksa signalen PRSNT (Present Detect Input) skullevara jordad, och att MPWRGD (Module Power Good) borde vara kop-plad hog. MPWRGD indikerar till systemet att kortspanningen ar stabiloch PRSNT att ett kort sitter i sloten. Nu kunde en klocksignal matasupp men fortfarande kunde ingen kommunikation verifieras. For att avgoraom klocksignalen nadde FPGA-n gjordes forsok att ocksa lagga ut refern-sklockan pa lysdioderna, men utan resultat. Pa referenskortet fran PLDAsitter det en PLL-krets som referensklockan ar kopplad till fore FPGA-n,fragan uppstod om en sadan behovdes. Enligt PLDA-s support var inteden kretsen nodvandig daremot var det viktigt att klocksignalerna var AC-kopplade. Nagot som saknades pa kortet till I1. Dessutom saknade detkortet ocksa AC-koppling pa TX-ledningarna, vilket framgick av [19] och[11].

28 KAPITEL 5. TESTNING OCH FELSOKNING

Kapitel 6

Resultat

Arbetet resulterade i tva tillverkade kort, ett forstudiekort och ett slut-ligt prototypkort. De bada korten ar kompatibla med PXI Express och harformfaktor 3U. Formatet pa korten gor att de passar i ett PXI Express-chassi. Prototypkortet utrustades med USB 2.0, Compact PCI Express-interface och en ingang for 12V -matning med ett nataggregat. Pa prototyp-kortet sitter ocksa tva ADC-er och en FPGA. Dessutom finns kringkompo-nenter sa som komponenter for klockning och programmering av FPGA-nsom gor det mojligt att sampla en analog signal och skicka den vidare viaFPGA och USB till PC. Metoden med att arbeta i tva inkrement gav re-sultat i form av att malet att ta fram ett hoghastighetsdatainsmlingskortnaddes. Forstudiekortet som tillverkades i I1 fyllde sitt syfte att fungerasom en utvarderingsplattform for att kunna tillverka ett kort utan feloch brister i I2. Forstudiekortet i I1 testades och modifierades, vilket gavvardefulla erfarenheter infor tillverkningen av kortet i I2.

6.1 Forslag pa forbattringar

Ett forbattrat kort skulle kunna utrustas med minnen och en processor.Fysiskt finns plats pa kortet, aven om det kan bli ganska trangt och enhel del routing kommer behova goras om. Ett kort utrustat med minnehojer prestandan eftersom data kan buffras direkt pa kortet. Det gar ocksatitta pa om vissa signaler kan kopplas till andra banker eller pinnar paFPGA-n for att slippa langa ledningar som byter lager och som forsvararroutingen. Det ar framforallt intressant om fler signaler ska kopplas tillFPGA-n, vilket kan medfora att det blir trangt under kretsen. Ytterligareforslag pa forbattringar ar att folja de designrad som finns i stycke 6.2.1.

30 KAPITEL 6. RESULTAT

6.2 Rekommendationer

I ett av dokumenten [20] till FPGA-n finns rekommendationer att anvandaen viss sorts regulator for att generera spanningen pa 1.2V . Oavsett om justdenna anvands eller inte rekommenderas starkt att regulatorn som driverRocketIO-delen byts ut mot en analog regulator. Ovriga rekommendationergaller framst PCB-design och ar samlade nedan.

6.2.1 PCB-design med en Viretx-5

Anvands en Virtex-5 i designen kan nedanstaende rekommendationer foljasfor att erhalla bra prestanda hos GTP RocketIO

• For att minska risken for storningar ar det fordelaktigt att undvika attanvanda ett stort antal IO-pinnar pa narliggande banker till de olikadelarna i GTP RocketIO. De narliggande bankerna som riskerar attstora kommunikationen kallas aggressiva och finns listade i tabellen6.2.1 nedan, [22].

GTP DUAL FF665MGT112 12MGT114 12MGT116 12/16MGT118 12/18

Tabell 6.1: Aggressiva banker

• Ar det oundvikligt att anvanda narliggande pinnar pa de aggresivabankerna sa bor spanningsplan eller bredare ledningar nagra lagerunder topplagret pa kortet kopplas via blinda vior till de analogaspanningsforsorjande pinnarna. Vidare kan jordplan anvandas for attskarma av spanningsplan med. Da laggs jordplanen under och ovanspanningsplanet.

• Undvik att placera ledningar nara GTP-bankens analoga spannings-forsorjande pinnar. Avstanden bor som minst vara 1.0 mm horisontaltoch vertikalt och 1.4 mm diagonalt.

• Koppla en ferrit och en kondensator till varje MGTAVTTTX-ingangpa FPGA-n. Beskrivningen i [22] ar lite otydlig och det ar latt atttro att det racker med en ferrit och kondensator till tva ingangarmen i [20] finns det angivet att varje MGTAVTTTX-ingang ska fil-treras. Det kan vara bra att ha med i tankarna att MGTAVCC ochMGTAVCCPLL ar ytterst kansliga for storningar.

6.3. AVSLUTANDE DISKUSSION 31

• Pressfit kontakter kraver relativt stora vior tatt intill varandra pakortet. Detta leder till okad kapacitans. Genom att maximera an-tipadarna runt viorna till de differentiella paren minimeras kapaci-tansen.

Det finns en hel del bra designrad i [22], speciellt intressant ar Kapitel10 till och med Kapitel 14 dar manga bra tips finns pa hur ett kort bordesignas for att uppna hog prestanda pa dataoverforingen.

6.3 Avslutande diskussion

Arbetet att ga fran ide till fardigt prototypkort innehaller manga olikadelar. En hel del tid gar at till att ordna med komponenter och hitta lever-antorer till dessa. Kontakten med leverantorer tar ofta mer tid i ansprakan vad som forst forvantas, da leveranser eller utlovade besked uteblir. Nardet galler att satta sig in i en ny standard och ett helt nytt omrade un-derlattar det om lamplig vagledning och en introduktion pa omradet kanerbjudas. Det kan annars vara svart att komma in pa ratt spar och hit-ta en lamplig arbetsmetod tillrackligt snabbt som nar fram till de onskademalen. Nedanstaende stycke tydliggor upplevda svarigheter lite mer i detalj.

Flera svarigheter stottes pa under projektets gang. Att hitta och salla blandlamplig och tillforlitlig information var en av dessa. Eftersom hoghastighets-overforing med Compact PCI Express-losningar ar relativt nytt sa upplevdejag som ny inom omradet att det var svart att hitta tillgangliga specifika-tioner som tackte mitt behov av fakta. Allt eftersom examensarbetet fort-skred tycktes mer information dessutom ha blivit tillganglig, nagot somupptacktes i slutskedet av arbetet. Detta har med den fakta som blivitkand nu inneburit att vissa andringar som borde ha genomforts uteblivit.En forklaring till det ar att uppgiftens senare genomforda delmoment tagituppmarksamhet fran tidigare genomforda moment och att da inte nagonny information sokts till de foregaende delarna.

Att kunna overblicka projektets olika delar och forsta inneborden av del-momenten var ocksa en av svarigheterna. Det ursprungliga projektet somhelhet kan ses som mycket omfattande, da allt fran design och tillverkningav kretskort, till dataoverforing fran kort till PC, och hantering av datamed hjalp av LabView, ingick i uppgiften. I och med det kom utmaningenatt, pa ett bra satt, kunna disponera tiden och overblicka delmomenten.Nagot som visade sig bli extra svart da kunskap om PCI Express varkenfanns inom SP Devices eller hos mig som examensarbetare. Redan efteren manad hade den preliminart uppsatta tidsdispositionen overgetts. Detfick till foljd att det blev an svarare att avgora hur mycket tid som skullelaggas pa en enskild detalj och hur pass ingaende denna detalj skulle stud-eras for att hinna na malet pa utsatt tid. Att gora avvagningen att inte ga

32

in mer i detalj an vad som kravdes for att losa uppgiften uppfattade jagsom svart, eftersom det kunde resultera i att vissa moment gicks igenomfor overskadligt, nagot som i sin tur kunde fa foljden att viktiga detaljersom skulle komma att paverka slutresultatet av arbetet forbisags.

Ytterligare en svarighet har varit att ta reda pa om IP-karnan fran PLDAskulle fungera pa prototypkortet. I den inledande delen av testningsfasenantogs det att koden som fojde med utvecklingskortet fran PLDA skullefungera pa mitt kort men med vissa modifieringar i UCF-filen. I kontak-ten med PLDA kom senare olika besked angaende IP-blocket. Det forstabeskedet gallde att IP-karnan skulle fungera pa kortet under maximalt entimma. Efter en tid meddelades det att IP-karnan inte alls skulle ga attkora pa kortet. Men efter nagra veckors itererande mellan mig och PLDAvisade det sig att en senare version av IP-karnan skulle finnas tillgangligatt ladda ner fran deras hemsida och den skulle enligt besked fungera pamitt kort.

Det har tidigare namnts att examensarbetet inneholl manga olika delar.En stor del av arbetet kom att handla om caddning och att snabbt lara sigett helt nytt designverktyg. Vi var fler pa foretaget som skulle cadda sam-tidigt men tillgang till programvaran begransades av en licens, vilket fick tillfoljd att caddarbetet till forsta kortet paborjade i Protel, en aldre versiontill Althium. Foljdfel uppstod da designen senare importerades i Althium,vilket ocksa gjorde att designen hade svart att klara DRC (Design RuleCheck). Svarigheten har lag i att snabbt lara sig de bada designverktygenoch att fa effektivitet i caddandet.

Litteraturforteckning

[1] P. Andre and B. Weir. A/D- och D/A-omvandlare behover enren klocka. Elektronik i Norden, (1), 2003. http://i.cmpnet.com/edtn/europe/elektronik/pdf/2003/01sid22.pdf.

[2] D. Brooks. 90 degree corners. Printed Circuit Design Magazine, Jan-uari 1998. http://www.ultracad.com/articles/90deg.pdf.

[3] A. Brown. Inova Computers. Fran Compact PCI till Compact PCIExpress. Elektronik i Norden, (1):39,40, 2006.

[4] Elprint. http://www.elprint.com.

[5] G. Melcher, A. Hopper, and B. Schafferer. Austria Mikro Systeme.Brus och Overhorningn I Analog-Digitala system. Bearbetning ochoversattning, Lars Snith, http://www.snith.nu/lars/cv/brus.pdf.

[6] National Instruments. PXI Express Specification Tutorial.http://zone.ni.com/devzone/cda/tut/p/id/2876.

[7] National Semiconductor. LVDS Owner’s Manual Low-Voltage Differ-ential Signaling, 3rd edition edition, 2004.

[8] Partnertech. http://partnertech.com.

[9] PCI Industrial Computer Manufactures Group. http://www.picmg.org.

[10] PCI Industrial Computer Manufactures Group. Compact PCI Ex-press - the logical next step. http://www.picmgeu.org/whats new/picmg europe flyer cpci exp.pdf.

[11] PCI Industrial Computer Manufactures Group. CompactPCI Express.PCI Industrial Computer Manufactures Group, version 1.0 edition,Juni 2005.

[12] PCI Special Interest Group. http://www.pcisig.org.

[13] PLDA. http://plda.com.

34

[14] PXI System Alliance. PXI Express Hardware Specification PCI EX-PRESS eXtensions for Instrumentation An Implementation of Com-pactPCI Express, version 1.0 edition, Augusti 2005.

[15] Texas Instruments. REG104-A, DMOS 1A Low-Dropout Regulator,September 2001.

[16] Texas Instruments. PTH08080W, 2.25-A, WIDE-INPUT AD-JUSTABLE SWITCHING REGULATOR, Februari 2005.

[17] Texas Instruments. ADS5547, Maj 2006.

[18] Xilinx. http://www.xilinx.com.

[19] Xilinx, http://www.xilinx.com/support/documentation/boards andkits/ML555R1 Schematics.pdf. Schematic, Oktober 2006.

[20] Xilinx, http://www.xilinx.com/support/documentation/user guides/ug203.pdf. RocketIO Transceiver User Guide, version 3.0 edition,Februari 2007.

[21] Xilinx, http://www.xilinx.com/support/documentation/user guides/ug203.pdf. Virtex-5 Designer´s Guide, version 1.1 edition, Augusti2007.

[22] Xilinx, http://www.xilinx.com/support/documentation/user guides/ug196.pdf. Virtex-5 RocketIO GTP Transceiver User Guide, version1.2 edition, September 2007.

[23] Xilinx. Designing a LogiCORE PCI Express System. Intern kurs paSP Devices, Januari 2008.

Kapitel 7

Appendix

Bill of materials Compact PCI Express DAQ

Source Data From: 2ADC_Test_PCB_PXI_2.PrjPcbProject: 2ADC_Test_PCB_PXI_2.PrjPcb

Report Date: 2008-01-28 19:57:45Print Date: 28-Jan-08 8:03:14 PMComment Footprint Description12V PIN-1.0100n 0402 SMD capacitor100n 0603 SMD capacitor1.5n 0603 SMD capacitor220n 0603 SMD capacitor22p 0603 SMD capacitor4.7n 0603 SMD capacitor2.2µ 0603 SMD capacitor100µ POLCAP13.3p 0603 SMD capacitor0.1µ 0603 SMD capacitor220n 0402 SMD capacitor0.01µ 0603 SMD capacitorRED 0603-DIODEGREEN 0603-DIODEGND PIN-1.0JTAG_XILINX MOLEX-2X7-2MM JTAG interface, xilinx6PIN PINHEADER2X3_SMALL 3x2 pin headerCOAX_CON SMA_CONPOWERCON_2.0MM POWERCON_2.0MM Power connector 2.0mm pin / 6.5mm holeFERRITE SMD 0603 Ferrite 700mA 220ohm 0603BLM11A102S 0603FERRITE FERRITELOGO LOGO1 - SILKSCREEN SPD LogotypeSKHMPA PUSHBUTTON - SKHMPA Standard pushbutton (Short while press)PXI_EXPRESS_CON_EHM_FEM PXI_EXPRESS_CON_EHM_FEM PXI_XJ4_CONNECTORPXI_EXPRESS_CON_ADF_FEM PXI_EXPRESS_CON_ADF_FEM PXI_XJ3_CONNECTOR22 0603 SMD resistor56.2k 0603 SMD resistor10K 0603 SMD resistor1K 0603 SMD resistor33R 0603 SMD resistor4.7k 0603 SMD resistor10M 0603 SMD resistor82 0603 SMD resistor51k 0603 SMD resistor300 0603 SMD resistor75 0603 SMD resistor2.7k 0603 SMD resistor5.6k 0603 SMD resistor360 0603 SMD resistor33 0603 SMD resistor56 0603 SMD resistor150 0603 SMD resistor62R 0603 SMD resistor62 0603 SMD resistor100 0603 SMD resistor10 0603 SMD resistor25 0603 SMD resistor100 0402 SMD resistor2.0k 0603 SMD resistor1.3k 0603 SMD resistor82k 0603 SMD resistor6.8k 0603 SMD resistor8.2k 0603 SMD resistor33k 0603 SMD resistor160k 0603 SMD resistor33 0402 SMD resistor50 0603 SMD resistorDIL-SWITCH-6 DIL-SWITCH-6 6 pole DIL-switchWBC1-1TLB WBC1-1TLB 1:1 transformer (Coilcraft)ADT1-1WT ADT1-1WTADS5547_LVDS QFN-48 14 bit 190MSPS ADCXC5VLX50T FF665 LX50TAT45DBXX1Y SO-8-COMBI AT45DBXX1Y FLASH. 161B, 161D, 321B, 321CPTH08080W MODULE_PTH 3x2 pin headerCDCP1803 QFN-24REG104_A TO-263-5 Reg104CFPS-73 32MHz CFPS-73 C-MAC CFPS-73 OscillatorSTM811 SOT143-4 Reset trigger/debouncerCY7C68001 CY7C68001_SSOP56 Cypress EZ-USB SX2USB_B USB_TYPE_B usb socket type b (AMP)24MHz XTAL1

Altium Limited Confidential 2008-01-28 Page 1

Kretsar och kontakter

Beteckning Typ av krets Antal Återförsäljare Webbadress Fabrikat Artikelnummer NettostyckprisWBC1-1TLB Transformator 2 st Coilcraft www.coilcraft.com Coilcraft WBC1-1TLB Free sampleADT1-1WT Transformator 1 st Mini-Circuits www.minicircuits.com Mini-Circuits ADT1-1WT 14,95 USDADS5547 ADC 2 st Silica www.silica.com TI ADS5547 215,90 USDXC5VLX50T FPGA 1 st Silica www.silica.com Xilinx XC5VLX50T-1FF665CES 4 169 SEKAT45DBXX1Y Flashminne 1 st Farnell www.farnell.se Atmel 1455040 26,98 SEKPTH08080W Regulator sw 4 st Farnell www.farnell.se TI 1295824 96,36 SEKCDCP1803 Klockbuffer 1 st Digikey www.digikey.com TI 1407526 39,76 SEKREG104_A Regulator li 1 st Silica www.silica.com TI REG104FA-AKTTT 103 SEKCFPS-73 32MHz Oscillator 1 st ELFA www.elfa.se CMAC 74-596-05 65,80 SEKSTM811 Reset 1 st ELFA www.elfa.se ST Microelectronics 73-456-64 4,76 SEKCY7C68001 USB-krets 1 st ARROW www.arrowne.com CYPRESS CY7C68001-56PVXC 40,75 SEK24MH Oscillator 1 st ELFA elfa se CMAC 74 521 70 17 90 SEK24MHz Oscillator 1 st ELFA www.elfa.se CMAC 74-521-70 17,90 SEKeHM Kontakt 1 st Satco Komponent AB www.satco.se ERNI 214443 Free sampleADF Kontakt 1 st Satco Komponent AB www.satco.se ERNI 973028 Free sampleFERRITE SMD Ferriter 18 st Digikey www.digikey.com 240-2368-1-ND 0,075 USDPXIE-1062 Chassi 1 st National Instruments www.ni.com NI 779633-01 20 900 SEKNI-PXIE-8105 PC 1 st National Instruments www.ni.com NI 779710-01 33 200 SEK

ADC1.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 2 of 10

Cannot open file logo.bmp

VCMOUT/REFIN13

DR

GN

D1

DR

VD

D2

OV

R3

CL

KO

UT

M4

CL

KO

UT

P5

DF

S6

OE

7A

VD

D8

AG

ND

9C

LK

P1

0C

LK

M1

1A

GN

D1

2

AGND14

INP15

INM16

AGND17

AVDD18

AGND19

AVDD20

IREF21

AVDD22

MODE23

AVDD24

AG

ND

25

AV

DD

26

SE

N27

SD

AT

A28

SC

LK

29

RE

SE

T30

NC

31

NC

32

D0_

D1

_M

33

D0_

D1

_P

34

DR

VD

D35

DR

GN

D36

D2_D3_M37

D2_D3_P38

D4_D5_M39

D4_D5_P40

D6_D7_M41

D6_D7_P42

D8_D9_M43

D8_D9_P44

D10_D11_M45

D10_D11_P46

D12_D13_M47

D12_D13_P48

GN

D4

9

U2ADS5547_LVDS

GND

AVCC

GND

VCC33

GND

AVCC

AVCC

GND

VCC33

GND

AD

C1

_C

LK

_N

AD

C1

_C

LK

_P

ADC1_INPADC1_INN

ADC_VREF

R756.2k

GND

C26100n

C28100n

C33100n

C30100n

C24100n

C22100n

C23100n

GND

AVCC

GND

VCC33

Configuration:

RESET set to GND via FPGA or internal pull down. (Serial only configuration.)OE set to VDD via internal pull up resistor. (Enable outputs.)SDATA to FPGA (Serial operation.)SEN to FPGA (Serial operation.)SCLK to FPGA (Serial operation.)DFS set to GND directly . (Serial configuration.)MODE set to GND directly. (Serial configuration.)

C25100n

C31100n

C32100n

C27100n

C29100n

GND

R5

22

ADC1_CLKOUT_PADC1_CLKOUT_N

ADC1_OVR

ADC1_D12_D13_PADC1_D12_D13_MADC1_D10_D11_PADC1_D10_D11_MADC1_D8_D9_PADC1_D8_D9_MADC1_D6_D7_PADC1_D6_D7_MADC1_D4_D5_PADC1_D4_D5_MADC1_D2_D3_PADC1_D2_D3_M

ADC1_D0_D1_PADC1_D0_D1_M

ADC1_RESETADC1_SCLKADC1_SDATAADC1_SEN

ADC1_OE

ADC1_D0_D1_PADC1_D0_D1_M

ADC1_D2_D3_MADC1_D2_D3_PADC1_D4_D5_MADC1_D4_D5_PADC1_D6_D7_MADC1_D6_D7_PADC1_D8_D9_MADC1_D8_D9_PADC1_D10_D11_MADC1_D10_D11_PADC1_D12_D13_M

ADC1_OVR

ADC1_CLKOUT_NADC1_CLKOUT_P

ADC1_OE

ADC1_RESETADC1_SCLKADC1_SDATAADC1_SEN

ADC1_D12_D13_PR105

100

C169100n

GND

AD

C1

_C

LK

_N

AD

C1

_C

LK

_P

ADC2.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 3 of 10

Cannot open file logo.bmp

VCMOUT/REFIN13

DR

GN

D1

DR

VD

D2

OV

R3

CL

KO

UT

M4

CL

KO

UT

P5

DF

S6

OE

7A

VD

D8

AG

ND

9C

LK

P1

0C

LK

M1

1A

GN

D1

2

AGND14

INP15

INM16

AGND17

AVDD18

AGND19

AVDD20

IREF21

AVDD22

MODE23

AVDD24

AG

ND

25

AV

DD

26

SE

N27

SD

AT

A28

SC

LK

29

RE

SE

T30

NC

31

NC

32

D0_

D1

_M

33

D0_

D1

_P

34

DR

VD

D35

DR

GN

D36

D2_D3_M37

D2_D3_P38

D4_D5_M39

D4_D5_P40

D6_D7_M41

D6_D7_P42

D8_D9_M43

D8_D9_P44

D10_D11_M45

D10_D11_P46

D12_D13_M47

D12_D13_P48

GN

D4

9

U1ADS5547_LVDS

GND

AVCC

GND

VCC33

GND

AVCC

AVCC

GND

VCC33

GND

AD

C2

_C

LK

_N

AD

C2

_C

LK

_P

ADC2_INPADC2_INN

ADC_VREF

R656.2k

GND

Configuration:

RESET set to GND via FPGA or internal pull down. (Serial only configuration.)OE set to VDD via internal pull up resistor. (Enable outputs.)SDATA to FPGA (Serial operation.)SEN to FPGA (Serial operation.)SCLK to FPGA (Serial operation.)DFS set to GND directly . (Serial configuration.)MODE set to GND directly. (Serial configuration.)

C5100n

C7100n

C6100n

C9100n

C3100n

C1100n

C2100n

GND

AVCC

GND

VCC33

C4100n

C10100n

C11100n

C8100n

C12100n

GND

R1

22

ADC2_CLKOUTPADC2_CLKOUTM

ADC2_OVR

ADC2_D12_D13_PADC2_D12_D13_MADC2_D10_D11_PADC2_D10_D11_MADC2_D8_D9_PADC2_D8_D9_MADC2_D6_D7_PADC2_D6_D7_MADC2_D4_D5_PADC2_D4_D5_MADC2_D2_D3_PADC2_D2_D3_M

ADC2_D0_D1_PADC2_D0_D1_M

ADC2_RESETADC2_SCLKADC2_SDATAADC2_SEN

ADC2_OE

ADC2_D0_D1_PADC2_D0_D1_M

ADC2_D2_D3_MADC2_D2_D3_PADC2_D4_D5_MADC2_D4_D5_PADC2_D6_D7_MADC2_D6_D7_PADC2_D8_D9_MADC2_D8_D9_PADC2_D10_D11_MADC2_D10_D11_PADC2_D12_D13_M

ADC2_OVR

ADC2_CLKOUTMADC2_CLKOUTP

ADC2_OE

ADC2_RESETADC2_SCLKADC2_SDATAADC2_SEN

ADC2_D12_D13_PR104

100

C168100n

GND

AD

C2

_C

LK

_P

AD

C2

_C

LK

_N

FPGA_System.pdf

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 4 of 11

Cannot open file logo.bmp

FCSMOSI

R161k

GND

VCC33

TMS_FPGA

TCK_FPGA

TDO_FPGA

TDI_FPGA

VCC33

GND

R294.7k

R42300

SO_FLASH

CCLK

GND

VCC33

C73100n

GND

VCC25

INIT

C75100n

C77100n

C79100n

C81100n

D2RED

LED0LED1LED2LED3

D3

REDD5GREEND6

GREEN

R7882R79

82R8762RR88

62

VCC33VCC33

VCC33VCC33

DIP0DIP1DIP2DIP3DIP4DIP5

11

22

33

44

55

66

77

88

99

1010

1111

1212

SW1

DIL-SWITCH-6

R814.7k

R824.7k

R834.7k

R844.7k

R854.7k

R864.7k

GND

VCC25

DIP0

DIP2DIP3DIP4

DIP1

DIP5

VCC25

C76

100n

C74100n

VCC10

GND

C72100n

GND

TMS_FPGATCK_FPGATDO_FPGATDI_FPGA

GND

VCC33

R23

82

R810K

R910K

R111K

GND

VCC33

CS_FLASHSCK_FLASH

SO_FLASHSI_FLASH

GND

VCC33

R24

82

Vref / Vref2

TMS / PROG4

TCK / CCLK6

GND5

GND7

GND1

GND3

TDO / DONE8

TDI / DIN10

NC / NC12

NC / INIT14

GND9

GND11

GND13

J1

JTAG_XILINX

Vref / Vref2

TMS / PROG4

TCK / CCLK6

GND5

GND7

GND1

GND3

TDO / DONE8

TDI / DIN10

NC / NC12

NC / INIT14

GND9

GND11

GND13

J2

JTAG_XILINX

INIT

C71100n

GND

VCC33

C85100n

GND

VCC33

SCK2

RESET3

CS4

WP5

VCC6

GND7

SO8

SI1

U4

AT45DBXX1Y

CS_FLASH

SI_FLASH SO_FLASHSCK_FLASH

VCC33

GND

R4675

VCC33

GND

VCC33

CCLK nets should be 50 Ohm impendance

135

246

J5

6PIN

CCLKMOSI

FCSSCK_FLASHSI_FLASH

CS_FLASH

R324.7k

R304.7k

C48

1.5n

CCLK termination after SCK input pin

C98100n

C9001100n

C9002100n

GND

VCC33

C9004100n

EN1

VDD4

OUT3

GND2

U16

CFPS-73 32MHz

GND

VCC33

TCK_0V11

RSVDR20

RSVDP20

RDWR_B_0M20

CS_B_0L20

INIT_B_0H12

CCLK_0J11

DONE_0K11

D_IN_0J10

HSWAPEN-0K20

PROGRAM_B_0J20

VREFN_0N14

VBATT_0J19

VREFP_0P15

VN_0P14

VP_0N15

AVSS_0M14

AVDD_0M15

DXN_0R14

DXP_0R15

Bank 0

M0_0T20

M2_0U20

M1_0W20

TMS_0W13

TDI_0V13

D_OUT_BUSY_0U12

TDO_0V12

VCCO_0F11

VCCO_0J12

U3C

XC5VLX50T

GNDA2

GNDD2

GNDE2

GNDK2

GNDL2

GNDT2

GNDU2

GNDAB2

GNDAC2

GNDAF2

GNDC4

GNDF4

GNDJ4

GNDM4

GNDR4

GNDV4

GNDAA4

GNDAE4

GNDC5

GNDN5

GNDV5

GNDAC5

GNDA6

GNDF6

GNDT6

GNDAF6

GNDJ7

GNDW7

GNDB8

GNDM8

GNDAB8

VCCINTM13

GNDE9

GNDY9

GNDL9

GNDN9

GNDR9

GNDU9

GNDK10

GNDAE9

GNDH10

GNDM10

GNDP10

GNDT10

GNDV10

GNDA11

GNDL11

GNDN11

GNDR11

GNDU11

GNDAA11

GNDAF11

GNDD12

GNDK12

GNDM12

GNDP12

GNDT12

GNDAD12

GNDN13

GNDG13

GNDJ13

GNDL13

GNDW17

GNDW12

GNDU13

GNDR13

GNDH14

GNDT14

GNDV14

GNDY14

GNDK14

GNDC15

GNDJ15

GNDL15

GNDU15

GNDW15

GNDAC15

GNDA16

GNDF16

GNDK16

GNDM16

GNDP16

GNDT16

GNDV16

GNDAF16

GNDJ17

GNDL17

GNDN17

GNDR17

GNDU17

VCCAUXU8

VCCAUXK9

VCCAUXM9

VCCAUXP9

VCCAUXT9

VCCAUXW10

VCCAUXM19

VCCAUXP19

VCCAUXT19

VCCAUXV19

VCCAUXY19

VCCAUXN20

VCCINTL10

VCCINTN10

VCCINTR10

VCCINTU10

VCCINTM11

VCCINTP11

VCCINTT11

VCCINTV17

VCCINTL12

VCCINTN12

VCCINTR12

VCCINTP13

VCCINTK13

VCCINTT13

VCCINTH17

VCCINTJ14

VCCINTL14

VCCINTU14

VCCINTK17

VCCINTH15

VCCINTK15

VCCINTM17

VCCINTP17

VCCINTT15

VCCINTV15

VCCINTT17

VCCINTJ16

VCCINTL16

VCCINTN16

VCCINTU16

VCCINTR16

VCCINTU18

VCCINTN18

VCCINTL18

VCCINTW18

VCCINTR18

VCCINTK19

VCCINTJ18

GNDL26

GNDF26

GNDA26

GNDAC25

GNDN25

GNDC25

GNDY24

GNDK24

GNDU23

GNDG23

GNDAD22

GNDP22

GNDD22

GNDAF21

GNDAA21

GNDT21

GNDL21

GNDA21

GNDL19

GNDE19

GNDN19

GNDR19

GNDU19

GNDAE19

GNDW19

GNDC20

GNDH20

GNDV20

GNDAF26

GNDAA26

GNDT26

GNDAB18

GNDK18

GNDB18

GNDM18

GNDP18

GNDT18

GNDV18

GNDH16

U3A

XC5VLX50T

VCC10

R354.7kR34

4.7k

VCC33

LOGIC_CLK

C78100n

C80100n

C82100n

IO_L9N_D0_FS0_2AA15

IO_L9P_D1_FS1_2Y15

IO_L8N_D2_FS2_2W14

IO_L8P_D3_2Y13

IO_L7N_D4_2W16

IO_L7P_D5_2Y16

IO_L6N_D6_2AA14

IO_L6P_D7_2AA13

IO_L5N_CSO_B_2Y17

IO_L5P_FWE_B_2AA17

IO_L4N_VREF_FOE_B_MOSI_2AA12

IO_L3N_A20_2Y18

IO_L4P_FCS_B_2Y12

IO_L3P_A21_2AA18

IO_L2N_A22_2Y11

IO_L2P_A23_2AA10

IO_L1N_CC_A24_2AA19

IO_L1P_CC_A25_2Y20

IO_L0N_CC_RS0_2Y10

IO_L0P_CC_RS1_2W11

Bank 2

VCCO_2AA16

VCCO_2AD17

U3E

XC5VLX50T

VSS1

VCC4

RST2

MR3

U20

STM811GND

VCC33

3V3RESET3V3RESET

3V3RESET

C83100n

C87100n

C84100n

C86100n

FPGA_IO.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 5 of 11

Cannot open file logo.bmp

ADC1_D12_D13_PADC1_D12_D13_MADC1_D10_D11_PADC1_D10_D11_M

ADC1_D8_D9_PADC1_D8_D9_MADC1_D6_D7_PADC1_D6_D7_M

ADC1_D4_D5_PADC1_D4_D5_MADC1_D2_D3_PADC1_D2_D3_M

ADC1_D0_D1_PADC1_D0_D1_M

ADC1_SCLK

ADC1_SDATAADC1_OE

ADC2_D12_D13_PADC2_D12_D13_M

ADC2_D10_D11_PADC2_D10_D11_M

ADC2_D8_D9_PADC2_D8_D9_M

ADC2_D6_D7_PADC2_D6_D7_M

VCC25 VCC25

ADC LVDS ADC LVCS

C123100n

C124100n

C125100n

GND

C126100n

C127100n

GND

C128100n

IO_L9N_CC_13V23

IO_L9P_CC_13W24

IO_L8N_CC_13W25

IO_L8P_CC_13W26

IO_L7N_13V24

IO_L7P_13U24

IO_L6N_13T23

IO_L6P_13T24

IO_L5N_13T25

IO_L5P_13U25

IO_L4N_VREF_13V26

IO_L3N_13R22

IO_L4P_13U26

IO_L3P_13R23

IO_L2N_13P23

IO_L2P_13P24

IO_L1N_13R25

IO_L1P_13P25

IO_L0N_13R26

IO_L0P_13P26

Bank 13

IO_L10P_CC_13AA22

IO_L10N_CC_13Y22

IO_L19N_13W21

IO_L19P_13V21

IO_L18N_13V22

IO_L18P_13U21

IO_L17N_13U22

IO_L17P_13T22

IO_L16N_13R21

IO_L16P_13P21

IO_L15N_13AA23

IO_L15P_13AB24

IO_L14N_VREF_13AA24

IO_L13N_13AB26

IO_L14P_13AB25

IO_L13P_13AA25

IO_L12N_VRP_13Y25

IO_L12P_VRN_13Y26

IO_L11N_CC_13W23

IO_L11P_CC_13Y23

VCCO_13W22

VCCO_13R24

VCCO_13V25

U3J

XC5VLX50T

IO_L9N_CC_11K23

IO_L9P_CC_11K22

IO_L8N_CC_11K21

IO_L8P_CC_11J21

IO_L7N_11J23

IO_L7P_11H23

IO_L6N_11H22

IO_L6P_11G22

IO_L5N_11F22

IO_L5P_11F23

IO_L4N_VREF_11E22

IO_L3N_11G24

IO_L4P_11E23

IO_L3P_11F24

IO_L2N_11G25

IO_L2P_11H26

IO_L1N_11G26

IO_L1P_11F25

IO_L0N_11E25

Bank 11

IO_L10P_CC_11L23

IO_L10N_CC_11L22

IO_L19N_11M22

IO_L19P_11N22

IO_L18N_11N23

IO_L18P_11N24

IO_L17N_11M24

IO_L17P_11M25

IO_L16N_11M26

IO_L16P_11N26

IO_L15N_11K25

IO_L15P_11L24

IO_L14N_VREF_11L25

IO_L13N_11J26

IO_L14P_11K26

IO_L13P_11J25

IO_L12N_VRP_11J24

IO_L12P_VRN_11H24

IO_L11N_CC_11N21

IO_L11P_CC_11M21

VCCO_11J22

VCCO_11M23

VCCO_11H25

IO_L0P_11E26

U3H

XC5VLX50T

CMOS

VCC33VCC33

CMOS

C144100n

C145100n

GND

C138100n

C139100n

C140100n

GND

IO_L9N_CC_16C6

IO_L9P_CC_16C7

IO_L8N_CC_16D8

IO_L8P_CC_16C9

IO_L7N_16D6

IO_L7P_16E6

IO_L6N_16C8

IO_L6P_16B9

IO_L5N_16E7

IO_L5P_16E8

IO_L4N_VREF_16A8

IO_L3N_16J8

IO_L4P_16A9

IO_L3P_16H8

IO_L2N_16G9

IO_L2P_16F9

IO_L1N_16F8

IO_L1P_16F7

IO_L0N_16G7

IO_L0P_16H7

IO_L10P_CC_16A7

IO_L10N_CC_16B7

IO_L19N_16D11

IO_L19P_16C11

IO_L18N_16E5

IO_L18P_16D5

IO_L17N_16C12

IO_L17P_16B12

IO_L16N_16B5

IO_L16P_16B4

IO_L15N_16A12

IO_L15P_16B11

IO_L14N_VREF_16A3

IO_L13N_16A10

IO_L14P_16A4

IO_L13P_16B10

IO_L12N_VRP_16A5

IO_L12P_VRN_16B6

IO_L11N_CC_16D10

IO_L11P_CC_16D9

VCCO_16D7

VCCO_16G8

VCCO_16C10

Bank 16U3L

XC5VLX50T

IO_L9N_CC_12L5

IO_L9P_CC_12K5

IO_L8N_CC_12T8

IO_L8P_CC_12U7

IO_L7N_12J6

IO_L7P_12J5

IO_L6N_12V7

IO_L6P_12V6

IO_L5N_12H4

IO_L5P_12G4

IO_L4N_VREF_12W6

IO_L3N_12F5

IO_L4P_12W5

IO_L3P_12G5

IO_L2N_12W4

IO_L2P_12Y4

IO_L1N_12H6

IO_L1P_12G6

IO_L0N_12Y5

IO_L0P_12Y6

IO_L10P_CC_12K6

IO_L10N_CC_12K7

IO_L19N_12R7

IO_L19P_12R8

IO_L18N_12P8

IO_L18P_12N8

IO_L17N_12N7

IO_L17P_12M6

IO_L16N_12N6

IO_L16P_12P6

IO_L15N_12T7

IO_L15P_12R6

IO_L14N_VREF_12L8

IO_L13N_12R5

IO_L14P_12M7

IO_L13P_12T5

IO_L12N_VRP_12L7

IO_L12P_VRN_12K8

IO_L11N_CC_12U5

IO_L11P_CC_12U6

VCCO_12H5

VCCO_12L6

VCCO_12P7

Bank 12U3I

XC5VLX50T

ADC1_CLKOUT_PADC1_CLKOUT_N

ADC LVDS CLK

C120100n

GND

IO_L9N_CC_17AE20

IO_L9P_CC_17AF20

IO_L8N_CC_17AE21

IO_L8P_CC_17AF22

IO_L7N_17AB22

IO_L7P_17AC22

IO_L6N_17AC23

IO_L6P_17AC24

IO_L5N_17AD23

IO_L5P_17AE22

IO_L4N_VREF_17AE23

IO_L3N_17AF24

IO_L4P_17AF23

IO_L3P_17AF25

IO_L2N_17AE26

IO_L2P_17AE25

IO_L1N_17AD24

IO_L1P_17AD25

IO_L0N_17AD26

IO_L0P_17AC26

IO_L10P_CC_17AD19

IO_L10N_CC_17AD20

IO_L19N_17AD14

IO_L19P_17AD13

IO_L18N_17AE13

IO_L18P_17AF13

IO_L17N_17AF14

IO_L17P_17AF15

IO_L16N_17AE15

IO_L16P_17AD15

IO_L15N_17AD16

IO_L15P_17AE16

IO_L14N_VREF_17AF17

IO_L13N_17AD18

IO_L14P_17AE17

IO_L13P_17AE18

IO_L12N_VRP_17AF18

IO_L12P_VRN_17AF19

IO_L11N_CC_17AD21

IO_L11P_CC_17AC21

VCCO_17AC20

VCCO_17AB23

VCCO_17AE24

Bank 17U3M

XC5VLX50T

VCC33

C129100n

GND

IO_L0P_GC_D15_4Y21

IO_L9P_CC_GC_4AB15

IO_L8N_CC_GC_4AB16

IO_L8P_CC_GC_4AC17

IO_L7N_GC_VRP_4AC14

IO_L7P_GC_VRN_4AB14

IO_L6N_GC_4AB17

IO_L6P_GC_4AC18

IO_L5N_GC_4AC13

IO_L5P_GC_4AC12

IO_L4N_GC_VREF_4AC19

IO_L3N_GC_D8_4AB12

IO_L4P_GC_4AB19

IO_L3P_GC_D9_4AC11

IO_L2N_GC_D10_4AB20

IO_L2P_GC_D11_4AB21

IO_L1N_GC_D12_4AB11

IO_L1P_GC_D13_4AB10

IO_L0N_GC_D14_4AA20

IO_L9N_CC_GC_4AC16

Bank 4

VCCO_4AB13

VCCO_4AE14

U3G

XC5VLX50T

SMDATSMCLK

WAKE#

PERST#

VCC25LED0

LED1

LED2

LED3

DIP0

DIP1DIP2

DIP3

DIP4DIP5

ADC2_CLKOUTPADC2_CLKOUTM ADC1_OVR

FPGA_CTS

FPGA_RXDFPGA_TXD

FPGA_RTS

ADC1_CLKOUT_PADC1_CLKOUT_N

VCC25

ADC LVDS

C135100n

C136100n

C137100n

GND

VCC33

CMOS

C141100n

GND

LOGIC_CLK

IO_L9N_CC_15D19

IO_L9P_CC_15C19

IO_L8N_CC_15B20

IO_L8P_CC_15A20

IO_L7N_15C18

IO_L7P_15B19

IO_L6N_15A19

IO_L6P_15A18

IO_L5N_15A17

IO_L5P_15B17

IO_L4N_VREF_15C17

IO_L3N_15C16

IO_L4P_15B16

IO_L3P_15B15

IO_L2N_15A15

IO_L2P_15A14

IO_L1N_15A13

IO_L1P_15B14

IO_L0N_15C14

IO_L0P_15C13

Bank 15

IO_L10P_CC_15D21

IO_L10N_CC_15D20

IO_L19N_15D25

IO_L19P_15D26

IO_L18N_15C26

IO_L18P_15B26

IO_L17N_15A25

IO_L17P_15B25

IO_L16N_15C24

IO_L16P_15D24

IO_L15N_15C23

IO_L15P_15B24

IO_L14N_VREF_15A24

IO_L13N_15A22

IO_L14P_15A23

IO_L13P_15B22

IO_L12N_VRP_15C22

IO_L12P_VRN_15D23

IO_L11N_CC_15C21

IO_L11P_CC_15B21

VCCO_15F21

VCCO_15B23

VCCO_15E24

U3K

XC5VLX50T

RST

IO_L9N_GC_3G21

IO_L9P_GC_3F20

IO_L8N_GC_3F10

IO_L8P_GC_3E10

IO_L7N_GC_3E21

IO_L7P_GC_3E20

IO_L6N_GC_3E11

IO_L6P_GC_3F12

IO_L5N_GC_3F19

IO_L5P_GC_3E18

IO_L4N_GC_VREF_3E12

IO_L3N_GC_3D18

IO_L4P_GC_3E13

IO_L3P_GC_3E17

IO_L2N_GC_VRP_3D13

IO_L2P_GC_VRN_3D14

IO_L1N_CC_GC_3E16

IO_L1P_CC_GC_3D16

IO_L0N_CC_GC_3E15

IO_L0P_CC_GC_3D15

Bank 3

VCCO_3D17

VCCO_3G18

U3F

XC5VLX50T

ADC2_D0_D1_MADC2_D0_D1_P

ADC2_D2_D3_MADC2_D2_D3_P

ADC2_D4_D5_PADC2_D4_D5_M

SX2_FD0

SX2_FD1SX2_FD3

SX2_FD2

SX2_FD5

SX2_FD4SX2_FD7

SX2_FD14

SX2_FD13

SX2_FD15

SX2_FD12

SX2_FD10

SX2_FD11

SX2_FD9SX2_FD8

SX2_FD6

SX2_WAKEUP

SX2_SLWR

SX2_SLRDSX2_FLAGD/CS#

SX2_FLAGB

SX2_FLAGASX2_FLAGC

SX2_FIFOADR1SX2_FIFOADR0

SX2_FIFOADR2

SX2_PKTEND

SX2_SLOE

SX2_INT#

SX2_READY

ADC2_RESETADC2_SCLK

ADC2_SDATA

ADC2_SEN

ADC2_OEADC2_OVR

ADC1_SEN

ADC1_RESET

135

246

J20

6PIN

CMOS

1

1

2

2

3

3

4

4

5

5

6

6

7

7

8

8

D D

C C

B B

A A

Title

Number RevisionSize

A3

Date: 2008-01-28 Sheet ofFile: C:\Documents and Settings\..\RocketIO.schDrawn By:

MGTTXP0_116B2

MGTAVTTTX_116B3

MGTTXN0_116C2

MGTRXP0_116C1

MGTAVTTRX_116C3

MGTRXN0_116D1

MGTAVCCPLL_116F3

MGTRXN1_116E1

MGTREFCLKN_116D3

MGTRXP1_116F1

MGTREFCLKP_116D4

MGTTXN1_116F2

MGTAVTTTX_116G3

MGTTXP1_116G2

MGTAVCC_116E3

MGTAVCC_116E4

MGTRXP1_118AD1

MGTTXP0_118Y2

MGTAVTTTX_118Y3

MGTTXN0_118AA2

MGTAVTTRX_118AA3

MGTRXN0_118AB1

MGTAVCCPLL_118AD3

MGTRXN1_118AC1

MGTREFCLKN_118AB3

MGTREFCLKP_118AB4

MGTTXN1_118AD2

MGTAVTTTX_118AE3

MGTTXP1_118AE2

MGTAVCC_118AC3

MGTAVCC_118AC4

NCM5

FLOATN4

MGTTXP0_112H2

MGTAVTTTX_112H3

MGTTXN0_112J2

MGTRXP0_112J1

MGTAVTTRX_112J3

MGTRXN0_112K1

MGTAVCCPLL_112M3

MGTRXN1_112L1

MGTREFCLKN_112K3

MGTRXP1_112M1

MGTREFCLKP_112K4

MGTTXN1_112M2

MGTAVTTTX_112N3

MGTTXP1_112N2

MGTAVTTRXCP5

MGTREF_112P4

MGTACC_112L3

MGTAVCC_112L4

MGTRXN1_114U1

MGTAVCCPLL_114V3

MGTRXN0_114T1

MGTAVTTRX_114R3

MGTTRXP0_114R1

MGTTXN0_114R2

MGTAVTTTX_114P3

MGTTXP0_114P2

MGTRXP1_114V1

MGTREFCLKN_114T3

MGTREFCLKP_114T4

MGTTXN1_114V2

MGTAVTTTX_114W3

MGTTXP1_114W2

MGTAVCC_114U3

MGTAVCC_114U4

MGTRXP0_118AA1

U3B

XC5VLX50T

T3

_P

T0

_P

T2

_PR

0_

N

T5

_P

R2

_N

T6

_P

R3

_N

T2

_N

R5

_N

T0

_N

T3

_N

T1

_P

T5

_N

R1

_P

T6

_N

T4

_P

R0

_P

R4

_P

R2

_P

T7

_P

R6

_P

T4

_N

R3

_P

R7

_P

R5

_P

T1

_N

R7

_N

R1

_N

T7

_N

R4

_N

R6

_N

RefC

lk_

N

RefC

lk_

P

MGTT7_P

MGTT7_NMGTR7_P

MGTR7_N

MGTR6_NMGTRefClk_N

MGTR6_PMGTRefClk_P

MGTT6_N

MGTT6_P

MGTT1_P

MGTT1_NMGTR1_P

MGTR1_N

MGTR0_N

MGTR0_P

MGTT0_N

MGTT0_P

MGTT5_P

MGTT5_NMGTR5_P

MGTR5_N

MGTR4_N

MGTR4_P

MGTT4_N

MGTT4_P

MGTT3_P

MGTT3_NMGTR3_P

MGTR3_N

MGTR2_N

MGTR2_P

MGTT2_N

MGTT2_P

VCC10

VCC10VCC12

VCC12

R1111

50

L3

L16

L7

L8

L4

L13

L11

L17

L10

L5

L1

L14

L9

L15

L2

L6

L12L19

C310220n

C302220n

C309220n

C311220n

C303220n

C312220n

C308220n

C307220n

C304220n

C301220n

C305220n

C306220n

GNDGND

C299

100n

C298

100n

C313220n

C314220n

C315220n

C400

100n

C401

100n

C402

100n

C403

100n

C404

100n

C405

100n

C406

100n

C407

100n

C412

100n

C413

100n

C414

100n

C415

100n

C408

100n

C409

100n

C410

100n

C411

100n

T7

_P

T7

_N

T0_PT0_N

T6

_N

T6

_P

T1_NT1_P T2

_P

T2

_N

T3

_N

T3

_P

T5

_P

T5

_N

T4

_N

T4

_P

RefC

lk_

N

RefC

lk_

P

eHM_ADF.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 7 of 10

Cannot open file logo.bmp

T3_P

T0_PT2_P

R0_N

T5_P

R2_N

T6_P

R3_N

T2_N

R5_N

T0_N

T3_N

T1_P

T5_N

R1_P

T6_N

T4_P

R0_P

R4_P

R2_P

T7_P

R6_P

T4_N

R3_P

R7_P

R5_P

T1_N

R7_N

R1_N

T7_NR4_N

GND GND

R6_N

PERST#

RSVPRSNT#SMBDATMPWRGD1PETp01PETp21PETp31PETp51PETp6RSVRSVPWREN#SMBCLKPERST#1PETn01PETn2

1PETn6RSV

RSVRSVRSVRSV1PERp01PERp21PERp31PERp51PERp6RSV

1PETn31PETn5

RSV

1PETn71PERn41PETn41PERn11PETn1

1RefClk-RSVRSVRSV

1PERp71PETp71PERp41PETp41PERp11PETp1

1RefClk+RSVRSVRSV

RSV1PERn61PERn51PERn31PERn21PERn0

RSVRSVRSV

1PERn7

GNDGNDGNDGNDGNDGNDGNDGNDGNDGND

GNDGNDGNDGNDGNDGNDGNDGNDGNDGND

GNDGNDGNDGNDGNDGNDGNDGNDGNDGND

PXI2

PXI_EXPRESS_CON_ADF_FEM

GNDGND

SMDAT

SMCLK

WAKE#

SYSEN#GA2IOIOIOIOGND12VGNDGA3IOIOIOIO

12V5VauxGA4 IO

IO

IO3.3VGND

ALERT#GA0

IOIOIOIO

3.3VGND

WAKE#GA1

IOATNSW#ATNLED

IOGND3.3V

IOGND

GND

GND

GND

GND

PXI1

PXI_EXPRESS_CON_EHM_FEM

VCC120

VCC120

AUX33

AUX33

AUX33

RefClk_N

RefClk_P

AVCC

VCC33

T0_P

T0_N

MGTR0_P

MGTR0_N

MGTR1_N

MGTR1_P

T1_N

T1_P

T6_P

T6_N

MGTR6_P

MGTR6_N

MGTR7_N

MGTR7_P

T7_N

T7_P

T2_P

T2_N

MGTR2_P

MGTR2_NMGTR3_N

MGTR3_P

T3_N

T3_P

T4_P

T4_N

MGTR4_P

MGTR4_N

MGTR5_N

MGTR5_P

T5_N

T5_P

RefClk_N

RefClk_P

Clock.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 10of 10

Cannot open file logo.bmp

R65150

R66150

R67150

R68150

GND GND

GNDGND

ADC2_CLK_P

ADC2_CLK_N

ADC1_CLK_P

ADC1_CLK_N

C35

100nC36

100n

C43

100n

C42

100n

TR2ADT1-1WT

R57360

GND

VCC33

GND VCC33

C38100n

C39100n

C40100n

C37100n

GND

VCC33

EN1

VddPECL2

IN3

IN4

VddPECL5

Vbb6

VS

S7

Vdd

28

Y2

9

Y2

10

Vdd

211

NC

12

Vss13

Vdd114

Y115

Y116

Vdd117

S018

S1

19

Vd

d0

20

Y0

21

Y0

22

Vd

d0

23

S2

24

Vss25

U8

CDCP1803

GND

VCC33

GND

R221k

R211k

VCC33

GND

R58360

5 4 3 2

1

J8COAX_CON

R6356

C51

220n

5 4 3 2

1

J9COAX_CON

R6456

C52

220n

GND

GND

GND

GND

R13

33R

R14

33R

R15

33R

R27

33R

ADC2_CLK_P

ADC2_CLK_N

ADC1_CLK_P

ADC1_CLK_N

Frontend.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 1 of 10

Cannot open file logo.bmp

5 4 3 2

1

J7COAX_CON

C50

100n

R10025

C49100n

GND

C15100n

R6233

R6133

ADC1_INN

ADC1_INP

ADC2_INN

ADC2_INP

ADC_VREF

C20100n

GND

AVCC

GND

R95100

R94100

GNDGND GND

R10125

R10225

R10325

R96

10

R97

10

R98

10

R99

10

C1663.3p

C1673.3p

LOGO

LOGO1

LOGO

C171100n

C172100n

GND

AVCC

6

43

2

1

TR3

WBC1-1TLB

6

4 3

2

1TR1

WBC1-1TLB

Power.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 9 of 10

Cannot open file logo.bmp

GND

AVCC

C1832.2µ

GND

C1810.1µ

GND

GND

+C187100µ

C1842.2µ

VCC25

GND GND

+C186100µ

GND

1.5A max1.36W600 mA 2xADC

2.25A maxA max110mW73 mA FPGA AUX325 mA FPGA IO (GUESS)

RST1

3

2

45

PB3

SKHMPAGND

1 3

52

4

U38PTH08080W

R189

8.2k

R188

6.8k

R2551k

VCC33

C2852.2µ

GND

+C288100µ

GND

VCC12

2.25A max56mW500 mA FPGA CORE

GND

1 3

52

4U17PTH08080W

R287

160k

+C289100µ

GND

Vin1

EN

5

Vout2

Adj4

GN

D3

U9REG104_A

R1812.0k

R1821.3k

C1820.1µ

GNDGND

VCC120

VCC120

+C1181100µ

GND

C11820.01µ

GND

C1852.2µ

GND

+C188100µ

GND

VCC10

GND

1 3

52

4

U7PTH08080W

R186

82k

+C189100µ

GND

R286

33k

GND

GND

12V

12VVCC120

GND

L201

FERRITE

L202

FERRITE

C1052.2µ

GND

C1152.2µ

VCC33

GND

+ C113100µ

AGND

+C114100µ

VCC1

SW2

GND3

VCC1

J27

POWERCON_2.0MM

AGND

GNDAGND

R54

5.6k

GNDGND

R53

2.7k

1 3

52

4

U10PTH08080W

3.3V

12VAUX33

EZ-USB_SX2.sch

INK 2 CPCIE 1.02008-01-28Date:

Title

Product number and revision Document Revision

Sheet 8 of 10

Cannot open file logo.bmp

VBUS1

USBDM2

USBDP3

GND4

SH

IEL

D5

USB1

USB_BGND

FD025

FD126

FD227

FD328

FD429

FD530

FD631

FD732

FD852

FD953

FD1054

FD1155

FD1256

FD131

FD142

FD153

CY7C6880156-pin SSOP

Cypress EZ-USB SX2

AG

ND

13

GN

D4

GN

D7

GN

D17

GN

D19

GN

D33

GN

D35

GN

D48

AV

CC

10

VC

C6

VC

C1

4

VC

C1

8

VC

C2

4

VC

C3

4

VC

C3

9

VC

C5

0

FIFOADR044

FIFOADR145

FIFOADR243

SLOE42

PKTEND46

READY40

INT#41

SLRD8

SLWR9

IFCLK20

WAKEUP51

FLAGA36

FLAGB37

FLAGC38

FLAGD/CS#47

RE

SE

RV

ED

21

NC5

XTALIN12

XTALOUT11

SCL22

SDA23

RESET#49

D+15

D-16

U28CY7C68001

VCC33

GND

C448100n

C449100n

C450100n

C47100n

C46100n

C45100n

C44100n

VCC33

GND

VCC33

C452100n

R18

4.7k

R17

4.7k

VCC33

X1

24MHz C5422p

C5522p GND

GND

C564.7n

R1910M

GND

SX2_FD0SX2_FD1SX2_FD2SX2_FD3SX2_FD4SX2_FD5SX2_FD6SX2_FD7

SX2_FD8SX2_FD9

SX2_FD10SX2_FD11SX2_FD12SX2_FD13SX2_FD14SX2_FD15

SX2_FIFOADR0SX2_FIFOADR1SX2_FIFOADR2

SX2_SLOESX2_PKTENDSX2_READYSX2_INT#SX2_SLRDSX2_SLWRSX2_IFCLKSX2_WAKEUP

SX2_FLAGASX2_FLAGBSX2_FLAGCSX2_FLAGD/CS#

C4512.2µ

USB_D+USB_D-

SX2_XTALIN

SX2_XTALOUT

SX2_SCL

SX2_SDA

SX2_FD0SX2_FD1SX2_FD2SX2_FD3SX2_FD4SX2_FD5SX2_FD6SX2_FD7

SX2_FD8SX2_FD9SX2_FD10SX2_FD11SX2_FD12SX2_FD13SX2_FD14SX2_FD15

SX2_FIFOADR0SX2_FIFOADR1SX2_FIFOADR2

SX2_SLOESX2_PKTENDSX2_READYSX2_INT#SX2_SLRDSX2_SLWRSX2_IFCLKSX2_WAKEUP

SX2_FLAGASX2_FLAGBSX2_FLAGCSX2_FLAGD/CS#

L103BLM11A102S

L104BLM11A102S

GND

SX2_AGND

SX2_AGND

3V3RESET

R33833R33733R33433R33333R33533

R34533R34633R34833R34733

R34033

R34333R34433

R34133R33933R34233

R33633

På svenska

Detta dokument hålls tillgängligt på Internet – eller dess framtida ersättare – under en längre tid från publiceringsdatum under förutsättning att inga extra-ordinära omständigheter uppstår.

Tillgång till dokumentet innebär tillstånd för var och en att läsa, ladda ner, skriva ut enstaka kopior för enskilt bruk och att använda det oförändrat för ickekommersiell forskning och för undervisning. Överföring av upphovsrätten vid en senare tidpunkt kan inte upphäva detta tillstånd. All annan användning av dokumentet kräver upphovsmannens medgivande. För att garantera äktheten, säkerheten och tillgängligheten finns det lösningar av teknisk och administrativ art.

Upphovsmannens ideella rätt innefattar rätt att bli nämnd som upphovsman i den omfattning som god sed kräver vid användning av dokumentet på ovan beskrivna sätt samt skydd mot att dokumentet ändras eller presenteras i sådan form eller i sådant sammanhang som är kränkande för upphovsmannens litterära eller konstnärliga anseende eller egenart.

För ytterligare information om Linköping University Electronic Press se förlagets hemsida http://www.ep.liu.se/

In English

The publishers will keep this document online on the Internet - or its possible replacement - for a considerable time from the date of publication barring exceptional circumstances.

The online availability of the document implies a permanent permission for anyone to read, to download, to print out single copies for your own use and to use it unchanged for any non-commercial research and educational purpose. Subsequent transfers of copyright cannot revoke this permission. All other uses of the document are conditional on the consent of the copyright owner. The publisher has taken technical and administrative measures to assure authenticity, security and accessibility.

According to intellectual property law the author has the right to be mentioned when his/her work is accessed as described above and to be protected against infringement.

For additional information about the Linköping University Electronic Press and its procedures for publication and for assurance of document integrity, please refer to its WWW home page: http://www.ep.liu.se/

© Lotta Persson