Introduction Sequentiel

8/3/2019 Introduction Sequentiel

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Chapitre 1 : La logiquesquentielle


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Introductione

s

Un circuit particulier :s= s+e ???

On dfinit un tat prsent s et un tat suivant s+

S e s+=s+e

0 0 0

0 1 1

1 0 1

1 1 1

s+= s+es

Si s=0 et e=0 alors s+

=0 tat stableSi s=1 et e=1 alors s+=1 tat stableSi s=1 et e=0 alors s+=1 tat stable

Si s=0 et e=1 alors s+=1 tat instable

Dtecteur de 1 sur e (impossible en combinatoire)

est une var a e tat car e e nterv entdes deux cots de lquation


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IntroductionDans lexemple prcdent, la sortie de la machine logique dpend de lentreet de la valeur de la sortie aux instants prcdents.

Systme squentiel+= =

La notion dtat prsent et suivant provient des imperfections des composantsutiliss. Dans ce cas, on peut faire la modlisation suivante :

xiCircuit

CombinatoireIdal

si

s+i

Seul si est accessible la mesure et s+

i = F(xi). s+

i tat suivant qui correspond

si aprs un retard ....


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IntroductionEn reprenant lexemple prcdent, on voit apparatre :

X : le vecteur de commandeQ+ : le vecteur de variables dtat suivantQ : le vecteur de variables dtat prsent

(variables dexcitation secondaire)

xs

Q+ Q

: e vecteur e sort e

Une quation dvolution sur les variables dtat :

Q+ (t) = Q(t+) = F(X,Q(t))

Une quation de sortie de la machine logique :

S(t) = G(Q) S(t) = G(X,Q)

Machine de Moore Machine de Mealy


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Introduction

Circuit CircuitCombinatoire

Excitation

Vecteurdentre

(Commandeou primaire

Etat prsent

Vecteurde

Sortie

Machine de Mealy

E

XCircuit

de boucla eom na o redEntre de Sortie

Clock (pour machine synchrone uniquement)

Machine de Moore

SQ

clockQ+

Etatsuivant

Vecteur desvariables

dtat(interne oudexcitation

secondaire)


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S R y z Y+

Z+

0 0 0 0

0 0 0 1

SR=00 0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

IntroductionLa table de vrit avec : zSY +=

+

yRZ +=+

yZzY == ++ ettat stable

tat transitoire

0 1

1 1*

1 00 0*1 00 0

SR=01 0 1 1 00 1 1 1

1 0 0 0

1 0 0 1

SR=10 1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

SR=11 1 1 1 0

1 1 1 1

==

yZY == ++ et0

0et0 == ++ ZY

1 00 0*0 10 10 00 0*0 0

0 00 00 0*

* y et z changent de valeurs en mme temps, ce qui est impossible statistiquement, soit y ou

z change de valeur en premier. Dune manire gnrale, on considre quune seule variablepeut changer de valeur un moment donn. On appelle cela le mode fondamental.


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IntroductionEn rsum :

si SR=00 tat stable (effet mmoire)

si SR=01 tat stable (z=0,y=1) si SR=10 tat stable (z=1,y=0) si SR=11 tat stable (z=0,y=0)

11

01

10

00

+

+

YZRS

Si Z est la sortie Q alors : S = 1 entrane Q = 1 dou S = set

R = 1 entrane Q = 0 dou R = reset

On peut remarquer que Y=Z sauf dans le cas SR=11.Afin de garder cette symtrie on interdit ce cas alors :

Z = Q

Y = Q

Z Y

0 1

1 0

0 0

Pas de Circuit Combinatoire de Sortie


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Set

Reset

Mmorisation deltat

Set

Chronogramme :Tpwmin : temps minimal pour que lcriture en entre soit valide

S

Aspects technologiques

Mmorisation deltat

TpLH(SQ)

TpHL(SQ) TpLH(RQ)

TpHL(RQ)

R

Q

Q

Ces temps limitent la vitesse maximale dutilisation de ces circuits


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Aspects technologiquesCe montage permet de garder en mmoire des entres impulsionnelles. On appelle celui-ci une bascule (flip-flop ou latch). Sa reprsentation est celle-ci :

S Q S Q

Il est possible de raliser une bascule RS avec des portes NAND : le rsultat est identique

ceci prs que la combinaison interdite est la combinaison 00 et 11 correspond lammorisation.

R Q RQ


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Bascule RS base de NAND

si SR=11 : effet mmoiresi SR=01 : Q=1, Q=0si SR=10 : Q=0, Q=1si SR=00 : Q=0,Q=0

Exemple : un dispositif anti-rebond

alasQ

Disparition des alas


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Set

Reset

Mmorisation deltat

Perturbation sur S

Prise en compte des perturbations sur les entres :

S

Aspects technologiques

Mmorisation deltat

R

Q

Q

La perturbation impulsionnelle amodifi la sortie de manire durable

Information errone


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IntroductionAvec ce montage, la sensibilit aux perturbations est importante aussi onutilise un signal de validation des entres (anti glitch) :

Validation sur niveau :

S(H) S

LATCH

H=0 H=1SR=00 : mmoire

R(H)Q

HR

Bascule SR

Si S(H) et R(H) subissent une perturbation pendant le niveau actif de H, le rsultatdevient erron. Si la perturbation arrive pendant le niveau bas pas de consquence.

Mais si H subit une perturbation


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Exemple : dcodage dadresse du 8052

p 80C52

Bus bidirectionnelMultiplex Adresse/data

EPROM

DATA8 bitsD7.

D0

ALE Bus Adresse

8 bascules D

H ADRESSE

Latch

A15.

A8

A7.A0

Adress Latch Enable


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R

S

H

Q

Q

Schma quivalent :

Chronogramme :Validation sur niveau

Exemple : dcodage dadresse du 8052

BUS dadresse A7A0

Adresse Basse(k)Adresse Basse(k-1)

ALE

Adresse Complte(k)BUS dadresse A15A0 Adresse Complte(k-1)


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IntroductionValidation sur niveau : Montage matre esclave

S(H)

R H

Q

Q

HS

R

S

R

H=0

H=1 SR=S(H)R(H) : Bascule SR SR=00 : mmoire

SR=00 : mmoire SR=S(H)R(H) : Bascule SR

H=1 : verrouillage des donnes sur la premire bascule, la deuxime tant bloque (H=0), ensuite H=0blocage des entres de la premire bascule et synthse des sorties pour la deuxime. Condition sur lapriode de H qui doit tre suprieure la moiti des diffrents temps de propagation.


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IntroductionChronogramme :

H

Entre

Synthse des sortiesdu matre

Synthse des sortiesde lesclave

S(H) R(H)

Qm

Qs

Verrouillage du matre

Esclave bloqu


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IntroductionValidation sur front (edge triggered) :

R

S

H

Q

QSur front montant R

S

H

Q

QSur front descendant

H

Entre

Q

Tpsetup Tphold

Tpxx Indpendant de la priode de H !!!!

Q+

Le montage est sensible aux perturbations uniquement pendant Tpsetup et Tphold soitquelques ns.


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Si lvolution des sorties dune machine logique se fait en fonction dun signal

exogne, on parle de machine

Introduction

SYNCHRONE

Si par contre les sorties dune machine logique ne dpendent que de lvolutionde ces entres et sorties alors il sagit dune machine

ASYNCHRONE


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Diffrents types de bascules synchrones

R

S Q

La bascule SR synchrone

Table de transition rduite

S R Q+

0 0 Q

H 1 0

1 1

1

QRSQ +=+

quation de transition de la bascule

Combinaison interdite


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S Q

La bascule JK synchrone : premire bascule synchrone conue partir de la SR etqui permet dutiliser la combinaison 11.

QJS =J

KQR =

QKQQJQ +=+

QKQJQ +=+

H

QK

K

J

H

Q

Q

JK=11 possible

Table de transition rduite

J K Q+

0 00 1

1 0

1 1

Q0

1

Q

SR=11 impossible


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K

J

H

Q

QQKQJQ +=+

Complter : CI : Q=1 , Q= 0


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Diffrents types de bascules synchronesLa bascule D synchrone : la plus utilise actuellement.

DJ =D

K

J Q

DK=

QKQJQ +=+

DDD =+=+

H

Table de transition

D Q+

0

1

0

1

D

H

Q

Q

DQ =+


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DQ =+

Complter : CI : Q=1 , Q= 0


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DQ =

+Complter : CI : Q=1 , Q= 0

D

H

Q

Q

Le latch D


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Diffrents types de bascules synchronesLa bascule T synchrone : T (Toggle) est une commande plutt quune entre.

TJ=

TK=

QKQJQ +=+

TT +=+

J Q

H

T

T

H

Q

Q

DT

Q

QH

T agit comme une commande en autorisant(T=1) ou pas (T=0) le changement de valeur dela bascule chaque front actif de H


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Chronogramme : (H actif sur front montant)

T


H

Q1

Frquence de Q1 = (frquence de H) / 2

Diviseur de frquence


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Les entres de forageUtilisation dentres supplmentaires :

HQ

Preset ou Set : mise 1 de Q et 0 de Q

P

Q

Clear, Reset ou RAZ : mise 0 de Q et 1 de Q

Ces entres dite de forage sont asynchrones et prioritaires sur les autresentres. Elles sont utiliser lors de linitialisation dune machine logique ou encas de disfonctionnement.

C


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Les entres de forage


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Timing : un ordre dide

D

H

Q

Q D

Chronogramme

Positive edge-triggeredflip-flop

7476Level sensitive Latch

Q

Q

7474

7476

Mme comportement sauf lorsque H = 1

D

H

Q

Q


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Timing : un ordre dide

7474Positive edge-triggered

D

H

Q

Q

D

Clk

T su20ns

T h5

ns

Tw25

ns

T plh25 ns13 ns

T su20ns

T h5

ns

T phl40 ns25 ns

flip-flop

7476Level sensitive Latch

D

H

Q

Q

T su20ns

T h5

ns

T su20ns

T h5

ns

T w20ns

T plhC Q27 ns15 ns

T phlC Q25 ns14 ns

T plhD Q

27 ns15 ns

T phlD Q

16 ns7 ns

D

Clk

Q

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