Kts Bai Tap Co Loi Giai 2 0653

8/20/2019 Kts Bai Tap Co Loi Giai 2 0653

http://slidepdf.com/reader/full/kts-bai-tap-co-loi-giai-2-0653 1/7

ễ ọ ậ Đ ệ ử Đ ệ Đ ệ ử Đ

1

BÀI T P CÓ L I GI I – PH N 2MÔN K THU T S

B môn i n t i H c Bách Khoa TP.HCM

Bài 1

Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäuY, Z, T theo tín hieäuA, B, C. Bieátraèng giaù trò ban ñaàu ngoõ raQ cuûachoát D vaøFlip Flop D ñeàu baèng1.

A EN

D

D

CK

B

C

Y

ZT

T = Z ⊕ ⊕⊕ ⊕ C = Z ⊕ ⊕⊕ ⊕ C

A

B

C

Y

Z

T




2

Bài 2

Söû duïngJK.FF coù xung clock kích theo caïnh leân, ngoõ vaøoPreset vaøClear tích cöïc logic0 (tích cöïc thaáp), thieát keáb ñ m noái tieáp (boä ñeám baát ñoàng boä) 3 bit Q AQ BQC (QC laø LSB) coùgiaûn ñoà traïng thaùi nhö hình veõ.

Bài 3

Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøoX vaø 2 T-FFQ1, Q0 nhö hìnhveõ

111

000

001101

110

Q AQ BQC

T

CK

Q

Q

T

CK

Q

Q

X

CK

Q0 Q1

J

K

Q

Q

CK

Pr

Cl

1

1

J

K

Q

Q

CK

Pr

Cl

1

1

J

K

Q

Q

CK

Pr

Cl

1

1

QC QB QA(msb)

1 1

1

Töø giaûn ñoà traïng thaùi ta coù ñaây laø boä ñeám leân coù daõy ñeám tuaàn hoaøn:101, 110, 111, 000, 001

QA QB QC1 0 11 1 01 1 10 0 00 0 10 1 0 Z = QAQB = QA + QB

(Tích cöïc thaáp)




3

Bài 4 Thaønh laäp baûng chuyeån traïng thaùi hoaëc giaûn ñoà traïng thaùi cuûa heä tuaàn töï kieåuMOORE

coù 1 ngoõ vaøoX vaø 1 ngoõ raZ. Ngoõ raZ chæ baèng1 khi ngoõ vaøoX nhaän ñöôïc chuoãi lieân tuïc1, 1, 0, 1. Haõy ruùt goïn baûng traïng thaùi.

Töø sô ñoà ta coù:T0 = X + Q1 vaø T1 = (X + Q1) ⊕⊕⊕⊕ Q0

Laäp baûng chuyeån traïng thaùi:X Q1 Q0 T1 T0 Q+1 Q+

0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

1 00 00 11 10 11 10 11 1

1 00 11 10 00 11 01 10 0

00 X = 0

0

10

11

0, 1

01

1

1

0, 1

Ta coù giaûn ñoà traïng thaùi:

TTHT TTKTX = 0 X = 1

Ngoõ ra

(reset) A( 1 ) B

( 1, 1 ) C(1, 1, 0) D(1, 1, 0, 1) E

A BA CD CA EA C

00001

Baûng traïng thaùi ruùt goïn:

00 X = 0

0

01

11

0, 1

10

1

1

0, 1

Q1Q0 Q0Q1

Ho c

TTHT TTKTX = 0 X = 1

Ngoõ ra

(reset) S0( 1 ) S1

( 1, 1 ) S2(1, 1, 0) S3(1, 1, 0, 1) S4

S0 S1S0 S2S3 S2S0 S4S0 S2

00001

Ho c




4

Bài 5

Cho heä tuaàn töï coù 1 ngoõ vaøoX vaø 2 ngoõ raZ1, Z2. Heä coù 4 traïng thaùiA, B, C vaøD coùgiaûn ñoà traïng thaùi nhö hình veõ. Vôùi pheùp gaùn traïng thaùi (maõ hoùa traïng thaùi)A: Q1Q 2 = 10,B: Q1Q 2 = 00 , C: Q1Q 2 = 01 vaøD: Q1Q 2 = 11 . Haõy thieát keá heä baèngJK_FF va øcoång logic hoaëcD_FF vaø PLA ( chæ choïn 1 trong 2 ). Bieát raèng khi xung clock vaøo coù caïnh xuoáng heä seõ chuyetraïng thaùi.

A01

X = 1 B11

D10 C00

0

0

0

0 1

11

X Q1 Q2 Z1 Z2 Q+1 Q+

2 J1 K1 J2 K2

0 0 00 0 10 1 00 1 11 0 01 0 1

1 1 01 1 1

1 10 00 11 01 10 0

0 11 0

0 11 11 01 00 01 0

0 00 0

0 X 1 X1 X X 0X 0 0 XX 0 X 10 X 0 X1 X X 1

X 1 0 XX 1 X 1

Duøng bìa K, ta coù:Z1 = Q1 Q2 + Q1 Q2 = Q2⊕⊕⊕⊕ Q2 Z2 = Q2 D1 = Q+

1 = X Q1 + Q1 Q2 D2 = Q+2 = X Q1

J1 = Q2 K1 = X J2 = X Q1 K2 = X + Q1

J2

K2

Q2

Q2

CK

Z2

J1

K1

Q1

Q1

CKX

Z1

CK

X Q1 Q2 Z1 Z2 D1 D2 - 0 0- 1 1- - 00 1 -- 0 10 0 -

1 0 0 01 0 0 00 1 0 00 0 1 00 0 1 00 0 0 1

B ng n p PLA

* Thi t k b ng D-FF và PLA:

* Thi t k b ng JK-FF và c ng:

PLA

CK

X

Q1

Q2

D1

D2

Z1

Z2

D Q

D Q




5

Bài 6

Cho heä tuaàn töï coù löu ñoà maùy traïng thaùi (löu ñoà SM, giaûn ñoà traïng thaùi nhö hình v

ñònh phöông trình (haøm) traïng thaùi keá cuûa caùc bieán traïng thaùiQ+1, Q+

2 vaø phöông trình (haøm)

ngoõ raZ1, Z2.

0

0 1

S2 10 S1 11

Z1S0 01 = Q 1Q 2

X

Z2

Z1, Z2

0 1XX

Z1

1

P/trình ngoõ ra: Z1

= Q1 Q

2 + Q

1 Q

2 + X Q

1 Q

2

Z2 = X Q1 Q2 + Q1 Q2

P/trình TTKT: Q+1 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2

Q+2 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2




6

Bài 7

Moät heä toå hôïp coù ngoõ raZ laø soá nhò phaân 4 bit (z3 z2 z1 z0);coù chöùc naêng choïn 1 trong4 maõ nhò phaân 4 bit ngoõ vaøo:M, N, P hoaëcQ phuï thuoäc 2 ngoõ vaøo ñieàu khieånx1 vaøx0.

Vieát maõ VHDL thöïc hieän maïch naøy söû duïng component MUX 4 1 coù khai baùoENTITY:

Gôïi yù: - Moãi ngoõ ra zi choïn 1 trong 4 ngoõ vaøo mi , ni , pi , qi.- Caùc ngoõ vaøo vaø M, N, P, Q vaø ngoõ ra Z khai baùo kieåu STD_LOGIC_VECTOR.

s1 s0 y0 0 d00 1 d11 0 d21 1 d3

ENTITY MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC;

s1, s0: IN STD_LOGIC;y: OUT STD_LOGIC);

END MUX4;

x1

x0

Z = z3 z2 z1 z00 0 M = m3 m2 m1 m00 1 N = n3 n2 n1 n01 0 P = p3 p2 p1 p01 1 Q = q3 q2 q1 q0

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY cau7 IS

PORT (m, n, p, q: IN std_logic_vector(3 downto 0);

x1, x0: IN std_logic;

z: OUT std_logic_vector(3 downto 0));

END cau7;

ARCHITECTURE structure OF cau7 IS

COMPONENT MUX4 IS

PORT (d0, d1, d2, d3: IN STD_LOGIC;

s1, s0: IN STD_LOGIC;

y: OUT STD_LOGIC);

END COMPONENT;

BEGIN

U0: MUX4 PORT MAP(m(0),n(0),p(0),q(0),x1,x0,z(0));




END structure;




7

Bài 8

Moät maïch hoaùn ñoåi maïng 2 daây (2-input permutation network ): coù 2 ngoõ vaøoa, b; ngoõvaøo ñieàu khieånc vaø 2 ngoõ rax, y. Maïch coù hoaït ñoäng nhö sau:

- Khic = 0 thì x = a vaøy = b.- Khic = 1 thì x = b vaøy = a.Haõy vieát maõ VHDL (söû duïng phaùt bieåu Process ) moâ taû hoaït ñoäng cuûa maïch.

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY cau8 IS

PORT (a, b, c: IN std_logic;x, y : OUT std_logic);

END cau8;

ARCHITECTURE behavior OF cau8 IS

BEGIN

PROCESS (a, b, c)

BEGIN

IF c = ’0’ THEN x <= a;y <= b;

ELSE x <= b;

y <= a;

END IF;

END PROCESS;

END behavior;

Documents

Kts Bai Tap Co Loi Giai 2 0653