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LABO MORT
Approche numérique pourl’asservissement d’un laser pulsésur une cavité de haute finesse
1 - Présentation de l'expérience
2 – Effets conversion numérique Critères à respecter pour un asservissement numérique
3 – Exemples de réalisations :
3.1 - Structure du FPGA
3.2 - Technique PDH en numérique
3.3 - Filtrage à base de SOS
4 - Conclusion
1.1- Objectif de l'expérienceEmpiler des pulses laser picoseconde dans une cavité FP de haute finesse
Train de pulses laser Cavité Fabry-Perot
cavT
1
cav
ISLT
ceΔΦ
2repceof f=
REPf1
=T
O
Détection :• Réseau de diffraction• Technique PDH• Combinaison linéairece rep
rep
ΔΦ 2 f f
f ISL=
ceok k
1
2
( )
( )
n
p
PDH K nISL
PDH K pISL
1.2 Schéma du setup
1. Accrochage par rampe sur frep
2. Verrouillage par la technique PDH
3. Accrochage par rampe sur fceo
4. Verrouillage par la technique PDH
g
rep
vf
L
TechniquePound-Drever-Hall
g
ceo
v vf
PDH central+
PDH latéral
Approche numérique pourl’asservissement d’un laser pulsésur une cavité de haute finesse
1 - Présentation de l'expérience
2 - Effets conversion numérique Critères à respecter pour un asservissement numérique
3 – Exemples de réalisations :
3.1 - Structure du FPGA
3.2 - Technique PDH en numérique
3.3 - Filtrage à base de SOS
4 - Conclusion
2.1 Choix d’un asservissement numérique
2 paramètres + >4 actuateurs en sortie
=> Système MIMO
Cavité Fabry-Perot à haute finesse
=> Réponse non stationnaire de la cavité
Asservissement sur accélérateur
=> Système multi-objectifs : + (cavité FP-signal RF anneau)
Signal PDH non linéaire
=> Rampe + Trigger + Filtrage linéaire + « Séquenceur »
2.2 Effet de la conversion A/N - N/A
A/N : conversion temps et amplitude
Eviter le repliement (Shannon) => Filtre anti-repliement avant la conversion (si nécessaire)
N/A
Restitution temporelle => Sur-échantillonnage / Shannon + Filtrage
Amélioration du rapport S/B => Dithering + Filtrage
( )( )) (A
k
N x tx t Tt k
T -1/T-2/T 1/T 2/Tt
f
( ) ) *( ( ) () A
k
NN
kTF f XX f
Tf x t f
X
XRMS
t
/ ( ( )( *) )T NN A t xx t t
f
/ /
sin(
() )
)( ) ( )(N A
T
NN A
i ffTTF f ex
ftf X fX
-1/T-2/T 1/T 2/TT
2.3 Précision de détection / réaction
ISL
Signal PDH
0
2 2
2 2
(1 )
90% :
, 6 (1 )6
PDHn
MAX
MAXn
PDH
n n n
ISL
V
Couplage à
ISL Vn
V
V
,
( )n n rep ceo
PDH n
n
MAX
n ISL n f ISL f
V ISL
V 2 points de lock :• Central : n0
• Latéral : n0 - Δn
Même si α=10,Dynamique < 100
( )n n rep ceo
rep
n
ceo
n ISL n f ISL f
ISLf
ISL n
f ISL
5
5
90% :
6 2.106
,6
6 2.106
rep
reprep
n
ceoceo
ceo
Couplage à
fISLf
fISL nn
ISL ff
f
Dynamique de la réaction :
Dynamique de la détection :
ΔVmax
2.4 Bande passante / Latence
-30
-50
-70
-90
-110
-130
-150
-170
-190
1 10 100 1k 10k 100k 1M 10M
L (dBc/Hz)
f (Hz)
(1) Phase Modulated noise measurement (3) Measurement Noise Floor
Mesure du bruit de phase d’un laser pulsé pompé par DPSS (IEEE paper) :
0
0
2
4 2
2
0 00
,
00
0
, , 0
2( ) ( ) 2 ( )
:
2 2
4( )
2( )
90%:
500 606
dB
dB
f
f
dB dB
REP RMS f
dB
f
dBf
n RMS REP RMS dB
a aL f S f f L f
f f
en Boucle Fermée
a adf
f f af S f df
faS f df
f
couplage à
ISLn f Hz f kHz
4( )
aL f
f
0 max max
0
12 30 1.4
6 12dB
dB
f µsf
Latence maximale :
2.5 Choix du matérielCarte LyrtechVHS-ADAC
8 ADC 14 bits – 100 MHz 8 DAC 14 bits – 100 MHz Latence : 10 clk
• FPGA Xilinx Virtex II XC2V8000• Virgule fixe• 168 Multiplieurs 18 bits
2.6 Contraintes résultantes
Latence de boucle < 1.4 µs 140 clk @ 100 MHz (ADC + DAC = 10 clk)
Fréquence à gain unitaire : f0dB ~ 60 kHz << 100 MSPS
Dynamique d’entrée ~ 100 ~ 7 bits @ 60kHz << 14 bits
Dynamique de sortie ~ 2.105 ~ 18 bits @ 60kHz 12 nV/√Hz sur 1Vpp
DAC AD9767 : 50 pA /√Hz x 25 Ω = 1,25 nV /√Hz sur 500 mV
Ampli AD9632 (G=2) :Filtrage :14bits => 18bits
2 actuateurs :Piezo AOM@10kHz @100kHz
Approche numérique pourl’asservissement d’un laser pulsésur une cavité de haute finesse
1 - Présentation de l'expérience
2 – Effets conversion numérique Critères à respecter pour un asservissement numérique
3 – Exemples de réalisations :
3.1 - Structure du FPGA
3.2 - Technique PDH en numérique
3.3 - Filtrage à base de SOS
4 - Conclusion
3.1.1 Structure FPGA :Couches logicielles
3.1.2 Structure FPGA :Architecture globale
~ 300 Paramètres
DDS
ADC & DPDH DACTrigger & Rampe
SOSLockingCore
Digital I/O &Enregistrement SDRAM
Number of SLICEs : 31235 out of 46592 = 55%
3.1.3 Structure FPGA :Cadencement interne
ADC
8
CustomRegs
4
5
Down Sampling
IHM
SDRAM
I/O
DAC
8
16
PARAMETRES
DECODAGE ADDRESSE
TRIANGLE
TRIGGER
LOCKING CORE
SOS
HISTO
DPDH
STATUS
20MHz100MHz
100MHz
x5
x5
x5
Up Sampling
5
n xn
.bin
Eviter les problèmes d’établissement de signaux à cause de la multiplication des conversions de fréquence d’horloge
DPDH
SOSFILTERSSOS
FILTERSSOS
FILTERS
3.1.4 Structure FPGA :Relations fonctionnelles
TRIGGER
RAMPE
SOSFILTERS
LOCKINGCORE
command
command
command
PH REFLEXION
Error Signal PDH
PH TRANS
Front-endTRANSMISSION
Front-endREFLEXION
Front-endREFLEXION
DDS
ADC
ADC
ADC
DPDH
DAC
DAC
DAC
DriverPZT
DriverAOM
FPGA
PZT
AOM
VHS-ADAC
DACDriverEOM
EOM
3.1.5 Structure FPGA :Détail d’un canal
o
FIR34 taps
Offset
HISTO
Registres
Offset
IIRSOS1
IIRSOS2
IIRSOS3
HISTO HISTO HISTO HISTO
Registres Registres Registres Registres
IIRSOS1
IIRSOS2
IIRSOS3
HISTO HISTO HISTO HISTO
Registres Registres Registres Registres
Gain GainADC
Canal lent : PZT+
Canal rapide : AOM
SignalPDH central
Gain GainGain
DAC
DPDH+DDS
SOS
FPGA
Approche numérique pourl’asservissement d’un laser pulsésur une cavité de haute finesse
1 - Présentation de l'expérience
2 – Effets conversion numérique Critères à respecter pour un asservissement numérique
3 – Exemples de réalisations :
3.1 - Structure du FPGA
3.2 - Technique PDH en numérique
3.3 - Filtrage à base de SOS
4 - Conclusion
3.2.1 Digital PDH : Motivations
• Motivations :• Nouvelle carte Lyrtech avec entrées AC uniquement
• Avantages :• Pas de fluctuation du DC de la démodulation• Pas de non linéarité du mixer (mixer analogique est NL)• Dynamique identique des signaux RF et IF• Meilleur maitrise du design du passe-bas• Simplification du front-end
• Risques :• Bruit d’amplitude• Bruit de phase• Latence (Minicircuits : Att = -2x40dB / Lat = 2x450 ns)
Modulateur optique
Signal PDH
φ
Front-end FPGA
{ } 1 { }(cos( ) sin( ))R R
APDH A H H
A
R.A.M.
3.2.2 Digital PDH : Mise en œuvre
+6V
HamamatsuS3399100MHz
510Ω
2.2nF
2.2kΩ
10nF100Ω
2.2kΩ
Analog DeviceADA 489865MHz0.9 nV/ √Hz2.4 pA/√Hz
MaximMAX 4106350MHz0.75 nV / √Hz2.5 pA /√Hz
50Ω
Frequency / Hertz
1 2 4 10 20 40 100 400 1k 2k 4k 10k 40k 200k 1M 4M 20M 100M400M
Pro
be1-N
OD
E /
V
10u
100u
1m
10m
100m
1
10
100
1k
10k
100k
Front-end
50Ω
FIR34 taps
@20MHz
Offset
HISTO
Registres
ADC
VHS-ADAC
GI = 24k / 50ΩGV = 50 / 50Ω
200 nV / √Hz600 µV RMS
Latence : 15+25=40 ns
Latence : 50+50+300=400 ns
CLC5523+
AD8138
AD6644 MatlabFdatool
ConstrainedEquiripple
FIRCoefs : 16bitsLatence < 6clk
14
16
32
16
50
0 1 2 3 4 5 6 7 8 9-100
-90
-80
-70
-60
-50
-40
-30
-20
-10
0
Frequency (MHz)
Mag
nitu
de (
dB)
Magnitude (dB) and Phase Responses
-53.1714
-47.7233
-42.2752
-36.8271
-31.379
-25.9309
-20.4828
-15.0347
-9.5866
-4.1385
1.3096
Pha
se (
radi
ans)
DDS
LPF30MHz
3.2.2 Digital PDH : Plots
Signal en transmissionSignal Réflexion @ 5MHzSignal PDH
Zoom
Réponsestationnairede la cavitéFabry-Perot
Réponsenon stationnaire
de la cavitéFabry-Perot
Approche numérique pourl’asservissement d’un laser pulsésur une cavité de haute finesse
1 - Présentation de l'expérience
2 – Effets conversion numérique Critères à respecter pour un asservissement numérique
3 – Exemple de réalisations :
3.1 - Structure du FPGA
3.2 - Technique PDH en numérique
3.3 - Filtrage à base de SOS
4 - Conclusion
3.3.1 Filtres SOS : Contraintes
Filtres FIR (Finite Impulse Response) :
Certains filtres non réalisables (intégrateurs) Ressources FPGA potentiellement importantes
N
k
knxkbny1
)()()(
Filtres IIR (Infinite Impulse Response) :
(+) Simplicité de synthèse (méthode Tustin)(+) Moins de coefficients pour un même filtre
(-) Quantification des paramètres : • Modification de la forme du filtre• Instabilité
(-) Troncature des opérations :• Récursivité introduit une propagation des erreurs• Instabilité
=> Structure SOS (Second Order Section)
1 1
( ) ( ) ( ) ( ) ( )K M
k m
y n b k x n k a m y n m
1 2 3 1 2( ) ( 1) ( 2) ( 3) ( 1) ( 2)y n b x n b x n b x n a y n a y n
Prévisible
Non prévisible
3.3.2 Filtres SOS : Virgule fixe
B3
18
18
x(n)
z-1
B2
18
-A2
18
++
+
36z-1
B1
18
-A1
18
++
+
36z-1
36
w(n)
16
1 2 3 1 2
1 2 3 1 2
2 ( ) ( 1) ( 2) ( 3) ( 1) ( 2)
( ) ( 1) ( 2) ( 3) ( 1) ( 2)
( )( )
Q Qy n Qb x n Qb x n Qb x n Qa y n Qa y n
w n B x n B x n B x n A y n A y n
w ny n
Q
36 36
36 36
18
y(n)>> 16
1 1
2 2
2 2 :18
0 :17
Q A Q A bits
A Q A bits
Stabilité du filtre :
18
K y(n)
MASK
36
2 1618
36 bits signed
UV
W=Y*Q+U
18
18 bits signed
V,V U
A
A V
3.3.3 Filtres SOS : Résultat
Réponse indicielle Diagramme de phase
3.3.4 Filtres SOS : Version améliorée
B3
x(n)
z-1
B2
-A2
++
+
z-1
B1
-A1
++
+
z-1
>> 16
w(n)
+-
MASK
+
+
z-1
+
+
z-1 >> 16-A2
-A1
K y(n)
2 1618
36 bits signed
UV
W=V*Q+U18
18 bits signed
V
16
16 bits signed
U
,
0,
V U
A
A U
A V
A V E A U
MASK
3.3.5 Filtres SOS : Latence totale
ADC DPDH@100kHz Offset+Rescaling 4x SOS DAC60ns 400ns 2x50ns 4 x 200ns 40ns = 1.4 µs
4 Conclusion
(+) Souplesse : modification des paramètres de lock à la volée
(+) Complexité : (Génération de signaux + Filtrage linéaire + Trigger conditionnel )
(+) Pérennité : Peut simplement s’adapter en modifiant les front-ends
(+) Maîtrise : Comportement du système numérique
Dynamique : 14 bits @ 100MHz
Rapidité : 100MSPS => BP ~ 1MHz
(-) Outils logiciels de développement (Matlab/Simulink + Synthèse VHDL + ISE + C++) long à prendre en main : investissement lourd pour le démarrage d’une manip.
(-) Coût : 25 k€ pour 8 voies (ADC+DAC)
(-) Complexité de mise en œuvre du debug
(-) Temps de modification long : ~1h par compilation sur un quad-core 3GHz
(-) Virgule fixe => Difficultés d’ingénierie supplémentaires et spécifiques
sin( ) 1 sin
( ) 2 sin sin
( ) ( ) . sin
2 sin sin sin
( ) cos
mLi ti t
i
r R R
r m m
m
R R m
DC
e t E e t e
p t p t H t H
s t p t A A t T T
T T
p p A A t H t H t
s t p p A A
cos
( ) cos cos
( ) cos cos
( ) 1 cos sin
m R m R
m R RDC
R RDC
R R
H H
s t p p A A H H
s t p p A A H H
p ADL PDH t pA H H
Ap
1
1
1
11 1 1
1 11
11 1
1
1
...( )
( )1 ...
2 1
1
2 1 2... 1 ... 1 1
1( )
( ) 2 1 21 ... 1 ... 1
1
( ) 1
M
M
N
N
M MN M N M
M M
N NN N
N N
N
sb
bY s
X s s
a
Zs
T Z
Zb b Z Z Z
b T Z b TY Z
X Z ZZ Z
a T Z a T
DEN Z Z 1
1
2 1 1
1
2 2 2... 1 1 ... 1
2 21 2 ( ) 2 ... 2
2 22 2 1 2 2
1; 2 2
16
20
N N N
NN
N N N
N
B B B N
N
N B
B B N
N N
B
s NN N N
s
s
Z Za T a T a T
DEN Z Za T
a T a T
FT a f f
F
B
F MHz
N
16 16 32
335 ; 20 18 ; 20 50 ; 20 70
4 2 1 2
N s N s N s N
B B B
f kHz F MHz f kHz F MHz f Hz F MHz f Hz
N N N