LAN9252 Data Sheet - Microchip Technologyww1.microchip.com/downloads/jp/DeviceDoc/00001909A_JP.pdfLAN9252 DS00001909A_JP - p.2 2016 Microchip Technology Inc. 大切なお客様へ

LAN9252

2/3 ポート EtherCAT® スレーブコントローラ、Ethernet PHY 内蔵

注意 : この日本語版文書は参考資料としてご利用ください。新情報は必ずオリジナルの英語版をご参照願います。

特長

• 2/3 ポート EtherCAT スレーブコントローラ、3 つのFMMU (Fieldbus Memory Management Unit)と 4つのSyncManager を内蔵

• ほとんどの8/16ビット組み込みコントローラおよび8/16 ビットバスに対応した 32 ビット組み込みコントローラと接続可能

• HP Auto-MDIXをサポートしたEthernet PHYを内蔵• Wake-on-LAN (WoL) をサポート• マスタからアドレス指定されるまでシステムをスリープさせる低消費電力モード

• ケーブル診断をサポート• 1.8 ～ 3.3 V 可変電圧 I/O• 1.2 V レギュレータを内蔵し、3.3 V 単電源で動作可能• 少ピンの小型パッケージ

代表的アプリケーション

• モータモーション制御• プロセス / ファクトリオートメーション• 通信モジュール、インターフェイスカード• センサ• 油圧および空気圧バルブシステム• ヒューマンマシンインターフェイス (HMI)

主な利点

• 高性能 100 Mbps Ethernet トランシーバ内蔵- IEEE 802.3/802.3u (Fast Ethernet) に準拠

- 外部ファイバトランシーバによる100BASE-FXサポート

- ループバックモード

- 極性の自動検出および反転- HP Auto-MDIX

• EtherCAT スレーブコントローラ- 3 つの FMMU をサポート

- 4 つの SyncManager をサポート

- 分散クロックにより、他の EtherCAT デバイスと同期可能

- 4 KB の DPRAM• 8/16 ビットホストバスインターフェイス

- インデックスレジスタまたは多重化バス

- EtherCAT マスタによってアドレス指定されるまで

ローカルホストをスリープに維持

- SPI/ クワッド SPI をサポート

• システムコストを抑えるデジタル I/O モード• 3 番目のポートを使った柔軟なネットワーク構成• 包括的な電源管理機能

- 3 つのパワーダウンレベル

- リンクステータスの変化による復帰 (Energy Detect)- マジックパケットによる復帰、Wake-On-LAN (WoL)、

ブロードキャストによる復帰、パーフェクト DA による

復帰

- 復帰インジケータイベント信号

• 電源と I/O- パワーオンリセット回路を内蔵

- EIA/JESD78, Class II に準拠した 150 mA 超のラッチ

アップ耐性

- JEDEC Class 3A に準拠した ESD 耐性

- 3.3 V 単電源 (1.2 V レギュレータ内蔵 )• その他の機能

- 多機能 GPIO- 低コストの 25 MHz 水晶振動子が使え、部品コストの

削減が可能

• パッケージ- RoHS準拠の鉛フリー64ピンQFNまたは64ピンTQFP-

EP• 商業用、産業用、拡張産業用 * 温度レンジ品を提供

* 拡張温度 (105 ºC) は、64-QFN で内蔵レギュレータを無効にし、外付け電圧レギュレータと 2.5 V (typ.) の Ethernet トランスを使った場合のみサポートされます。

2016 Microchip Technology Inc. DS00001909A_JP - p.1

LAN9252

大切なお客様へ

Microchip 社は、大切なお客様に Microchip 社製品を適切にご使用頂くために、高品質の文書を提供する事を心掛けています。

このため弊社は新刊および既刊改訂版の発行を通して文書の充実と改善に継続的に取り組んで参ります。本書に関してご質問またはご意見がございましたら、マーケティングコミュニケーション部宛てにメールでご連絡ください。

メールの宛先は [email protected] です。お客様からのご意見とご感想をお待ちしております。

新の文書

本書の新版を入手するには、弊社ウェブサイトにご登録ください。

http://www.microchip.com

データシートのリビジョンは、各ページの欄外下隅に記載されている文書番号で確認できます。文書番号の後の文字がリビ

ジョン番号を表します ( 例 : DS30000000A_JP であれば文書 DS30000000_JP のリビジョン A)。

エラッタ

データシートの記載内容と現行デバイスの動作の間に齟齬が生じた場合、その旨と推奨対応策を記載したエラッタシートを発行

する場合があります。弊社はデバイスや文書に関する問題を認識した時点でエラッタを発行します。エラッタには該当するシリ

コンと文書のリビジョンを明記しています。

特定のデバイス向けにエラッタシートが存在するかどうかは、以下の方法で確認できます。

• Microchip 社のウェブサイト : http://www.microchip.com• 寄りの Microchip 社営業所 ( 本書の巻末に記載 )お問い合わせの際は、お使いのデバイス、シリコンとデータシートのリビジョン ( 文書番号含む ) をお知らせください。

お客様向け通知システム

弊社ウェブサイト (www.microchip.com) にご登録頂いたお客様には、弊社全製品に関する新情報をお届けします。

DS00001909A_JP - p.2 2016 Microchip Technology Inc.

mailto:[email protected]




LAN92521.0 まえがき .......................................................................................................................................................................................... 42.0 概要 ................................................................................................................................................................................................. 83.0 ピンの説明と設定 ......................................................................................................................................................................... 114.0 電源の接続 .................................................................................................................................................................................... 295.0 レジスタマップ ............................................................................................................................................................................. 326.0 クロック、リセット、電源管理 .................................................................................................................................................... 377.0 コンフィグレーションストラップ ............................................................................................................................................... 518.0 システム割り込み ......................................................................................................................................................................... 539.0 ホストバスインターフェイス ...................................................................................................................................................... 6210.0 SPI/SQI スレーブ ...................................................................................................................................................................... 10211.0 Ethernet PHY ............................................................................................................................................................................ 12012.0 EtherCAT .................................................................................................................................................................................. 19613.0 EEPROM インターフェイス ..................................................................................................................................................... 29514.0 チップモードの設定 .................................................................................................................................................................. 29615.0 汎用タイマとフリーランニングクロック ................................................................................................................................ 29716.0 その他の機能 ............................................................................................................................................................................ 30117.0 JTAG ......................................................................................................................................................................................... 30518.0 動作特性 .................................................................................................................................................................................... 30719.0 パッケージ情報 ......................................................................................................................................................................... 32220.0 改訂履歴 .................................................................................................................................................................................... 325

LAN9252
1.0 まえがき
1.1 一般用語

表 1-1: 一般用語

用語説明

10BASE-T IEEE 802.3 準拠の 10 Mbps Ethernet100BASE-TX IEEE 802.3u 準拠の 100 Mbps Fast EthernetADC A/D コンバータ

ALR Address Logic ResolutionAN 自動ネゴシエーション

BLW 基線変動

BM バッファマネージャ ( スイッチファブリックの一部 )BPDU Bridge Protocol Data Unit: スパニングツリープロトコルの情報を伝達するメッセージ

バイト 8 ビット

CSMA/CD Carrier Sense Multiple Access/Collision Detect: 搬送波感知多重アクセス / 衝突検出

CSR 制御 / ステータスレジスタ

CTR カウンタ

DA 宛先アドレス

DWORD 32 ビット

EPC EEPROM コントローラ

FCS Frame Check Sequence: エラーの検出と訂正のために Ethernet フレームの末尾に追加されるチェックサム文字

FIFO 先入れ先出し (First In First Out) バッファ

FSM 有限ステートマシン

GPIO 汎用 I/Oホスト外部システム ( プロセッサ、アプリケーションソフトウェア等を含む )IGMP Internet Group Management Protocolインバウンドホストからデバイスへのデータ入力

レベルトリガスティッキービット

条件が真になるたびにセットされるステータスビット。条件が真でなくなり、0 を書き込んでステータスビットをクリアするまでセットされたまま

LSb 下位ビット

LSB 下位バイト

LVDS Low Voltage Differential SignalingMDI Medium Dependent InterfaceMDIX Media dependent Interface with CrossoverMII Media Independent InterfaceMIIM Media Independent Interface ManagementMIL MAC インターフェイス層

MLD Multicast Listening DiscoveryMLT-3 Multi-Level Transmission-3: コードビットが「1」なら論理レベルの出力を 3 段階で

変化させ、コードビットが「0」なら論理レベルの出力を維持する符号化方式

MSb 上位ビット

MSB 上位バイト


LAN9252

NRZI Non Return to Zero Inverted：「1」の場合に信号を反転し、「0」の場合に信号を維持する符号化方式

N/A 該当なし

NC 未接続

OUI ベンダ識別子 (Organizationally Unique Identifier)アウトバウンドデバイスからホストへのデータ出力

PISO Parallel In Serial OutPLL 位相ロックループ

PTP Precision Time Protocol予約予約済みのビットフィールドまたはアドレスです。特に明記しない限り、書き込み時

には予約ビットを 0 とする必要があります。特に明記しない限り、予約ビットを読み出した時の値は保証されません。特に明記しない限り、予約アドレスに対する読み出しまたは書き込みを実行してはいけません。

RTC リアルタイムクロック

SA 送信元アドレス

SFD Start of Frame Delimiter: Ethernet フレームのプリアンブル終了を示す 8 ビット値

SIPO Serial In Parallel OutSMI Serial Management InterfaceSQE Signal Quality Error( ハートビートとも呼ぶ )SSD Start of Stream DelimiterUDP User Datagram Protocol: IP ネットワーク上で動作するコネクションレス型プロトコル

UUID Universally Unique IDentifierワード 16 ビット

表 1-1: 一般用語 ( 続き )用語説明


LAN9252
1.2 バッファタイプ
表 1-2: バッファタイプ

バッファタイプ説明

IS シュミットトリガ入力

VIS 可変電圧シュミットトリガ入力

VO8 シンク能力 8 mA、ソース能力 8 mA の可変電圧出力

VOD8 シンク能力 8 mA の可変電圧オープンドレイン出力


VOD12 シンク能力 12 mA の可変電圧オープンドレイン出力

VOS12 ソース能力 12 mA の可変電圧オープンソース出力


PU 50 µA (typ.) の内部プルアップです。ピンの説明で特に明記しない限り、内部プルアップは常に有効です。内部プルアップ抵抗は、未接続の入力がフローティングになるのを防ぎます。当該端子から外部のデバイスを Low に駆動する場合、内蔵のプルダウン抵抗を使わないでください。High へのプルアップが必要な負荷に接続する場合、外付け抵抗を追加する必要があります。

PD 50 µA (typ.) の内部プルダウンです。ピンの説明で特に明記しない限り、内部プルダウンは常に有効です。内部プルダウン抵抗は、未接続の入力がフローティングになるのを防ぎます。当該端子から外部のデバイスを Low に駆動する場合、内蔵のプルダウン抵抗を使わないでください。Low へのプルダウンが必要な負荷に接続する場合、外付け抵抗を追加する必要があります。

AI アナログ入力

AIO アナログ入出力

ICLK 水晶振動子オシレータ入力ピン

OCLK 水晶振動子オシレータ出力ピン

ILVPECL 低電圧 PECL 入力ピン

OLVPECL 低電圧 PECL 出力ピン

P 電源ピン


LAN9252
1.3 レジスタの分類
表 1-3: レジスタの分類

レジスタビットの種別レジスタビットの説明

R Read: この属性を持つレジスタまたはビットは読み出しが可能です。

W Write: この属性を持つレジスタまたはビットは書き込みが可能です。

RO Read Only: 読み出し専用です。書き込んでも何も変化しません。

WO Write Only: この属性を持つレジスタまたはビットを読み出すと、仕様外のデータが返されます。

WC Write One to Clear: 1 を書き込むと値がクリアされます。0 を書き込んでも何も変化しません。

WAC Write Anything to Clear: 任意の値を書き込むと値がクリアされます。

RC Read to Clear: 読み出し後に値がクリアされます。書き込んでも何も変化しません。

LL Latch Low: レジスタを読み出すとクリアされます。

LH Latch High: レジスタを読み出すとクリアされます。

SC Self-Clearing: セットした後、内容は自動的にクリアされます。0 を書き込んでも何も変化しません。内容の読み出しは可能です。

SS Self-Setting: クリアした後、内容は自動的にセットされます。1 を書き込んでも何も変化しません。内容の読み出しは可能です。

RO/LH Read Only、Latch High: この属性を持つビットは読み出すまで High のままです。読み出し後は、High 条件が真のままならビットは High を維持し、High 条件が真でなくなると Low に遷移します。このビットを読み出さなければ、High 条件が変化したかどうかにかかわらずビットは High を維持します。このモードは一部の Ethernet PHY レジスタで使います。

NASR Not Affected by Software Reset: この属性を持つビットは、ソフトウェアリセットが発生しても状態が変化しません。

予約予約済みフィールド : 互換性維持のため、予約済みフィールドには 0 を書き込む必要があります。予約ビットを読み出した場合の値は保証されません。


LAN9252
2.0 概要
LAN9252 は 2 個の Ethernet PHY を内蔵した 2/3 ポート EtherCAT スレーブコントローラで、各 Ethernet PHY は全二重 100BASE-TX トランシーバを 1 個内蔵しており、100 Mbps (100BASE-TX) 動作をサポートしています。LAN9252 はHP Auto-MDIX をサポートしており、ストレートまたはクロス LAN ケーブルが使えます。外部ファイバトランシーバにより 100BASE-FX をサポートします。

LAN9252 は、4 KB のデュアルポートメモリ (DPRAM) と 3 つの FMMU (Fieldbus Memory Management Unit) を備えたEtherCAT スレーブコントローラを内蔵しています。各 FMMU は、論理アドレスから物理アドレスへの割り当てを実行します。EtherCAT スレーブコントローラは 4 つの SyncManager も備えており、EtherCAT マスタとローカルアプリケーションとの間でデータを交換できます。各 SyncManager の方向と動作モードは EtherCAT マスタで設定します。動作モードには、バッファモードとメールボックスモードの 2 つがあります。バッファモードでは、ローカルマイクロコントローラと EtherCAT マスタの両方が同時にデバイスへの書き込みを実行できます。LAN9252 内のバッファには常に新のデータが格納されます。データを読み出す前に次のデータが到着すると、古いデータは失われます。メールボックスモードでは、ローカルマイクロコントローラと EtherCAT マスタがハンドシェイクによってバッファにアクセスするため、データが失われる事はありません。

ホストバスインターフェイスは、以下の 2 つのどちらかを選択できます。

• インデックスレジスタアクセスこの実装には 3つのインデックス /データレジスタバンクがあり、それぞれが独立してバイト /ワードをDWORDに変換します。内部レジスタにアクセスするには、これら 3 つのインデックスレジスタの 1 つを書き込んだ後、対応するデータレジスタに対して読み出しまたは書き込みを実行します。3 つのインデックス / データレジスタバンクにより、大 3 つの独立したドライバスレッドをアクセス競合なしにサポートします。各スレッドは、それぞれに割り当てられたインデックスレジスタに書き込みを実行します。このため、別のスレッドによってインデックスレジスタが上書きされる事はありません。同じ 32 ビットインデックス / データレジスタ内で 2 回の16 ビットサイクルまたは 4 回の 8 ビットサイクルが必要ですが、これらのアクセスはインターリーブできます。プロセスデータ FIFO に対しては、インデックスを使わないダイレクト読み出しおよび書き込みアクセスがサポートされます。ダイレクト FIFO アクセスではバイト / ワードから DWORD への変換が独立して実行され、インデックス / データレジスタとのインターリーブアクセスが可能です。

• 多重化アドレス / データバスこの実装は、多重化されたアドレスとデータバスを提供します。シングルフェイズアドレスとデュアルフェイズアドレスの両方をサポートしています。アドレスストローブでアドレスを書き込んだ後、読み出しまたは書き込みストローブを使ってデータアクセスを実行します。同じ 32 ビット DWORD 内で 2 つの連続する 16 ビットデータサイクルまたは 4 つの連続する 8 ビットデータサイクルが必要です。これらのアクセスは、他のレジスタへのアクセスとインターリーブせず、シーケンシャルアクセスとする必要があります。1 回のアドレスサイクルの後に複数の読み出しまたは書き込みデータサイクルを実行すると、プロセスデータ FIFO に対するバースト読み出しおよび書き込みが可能です。

HBI はリトルエンディアン、ビッグエンディアン、混在エンディアンでの 8/16 ビット動作をサポートしています。HBI は 2 つのプロセスデータ RAM FIFO を介して EtherCAT スレーブコントローラに接続しており、この FIFO を使ってホスト CPU と EtherCAT スレーブの間でプロセスデータ情報を転送します。設定可能なホスト割り込みピンにより、デバイスはホスト CPU に内部割り込みの発生を通知します。

SPI/ クワッド SPI スレーブコントローラは、デバイスとホストシステム間の通信をサポートする少ピン同期スレーブインターフェイスを提供します。SPI/ クワッド SPI スレーブを使うとシステム CSR、内部 FIFO、メモリにアクセスできます。このインターフェイスは単一レジスタに対する読み出しおよび書き込みコマンドに加え、同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出しおよび書き込みコマンドもサポートしています。大クロックレート 80 MHz で 1、2、4 ビットレーンをサポートします。

LAN9252 は多くの電源管理および復帰機能をサポートしています。LAN9252 は低消費電力モードへの移行が可能で、「Magic Packet」、「Wake-on-LAN」、ブロードキャスト、完全一致 DA、「リンク状態変化」等の方法で外部復帰信号(IRQ) を発行するようにプログラムできます。この信号は、リモート Ethernet 復帰イベントを使ってシステムの起動をトリガするのに理想的です。本デバイスは、ホストプロセッサからのコマンドまたは復帰イベントによって低消費電力モードから復帰できます。

マイクロコントローラを使わないシンプルなデジタルモジュールの場合、LAN9252 をデジタル I/O モードで動作させ、16 個のデジタル信号を EtherCAT マスタで制御または監視する事もできます。

本デバイスを 3 ポートスレーブとして設定すると、MII ポートを 1 つ増やしてスター型またはツリー型ネットワークトポロジをサポートできます。この追加のポートを外部 PHY に接続すると既存のデイジーチェーンにドロップラインを追加できます。別の LAN9252 に接続すると 4 ポートソリューションを構成できます。この MII ポートはポート 0 としてアップストリームに接続する事も、ポート 2 としてダウンストリームに接続する事もできます。

本デバイスには標準の RUN LED が 1 つと、リンク / アクティビティLED が各ポートに 1 つあります。また、64 ビット分散クロック (DC) を備えており高精度な同期が可能な他、データ取得のローカル時間を正確に把握できます。

LAN9252 は入力 3.3 V 出力 1.2 V のリニアレギュレータを内蔵しており、3.3 V 単電源で動作するよう設定できます。このリニアレギュレータを無効にし、高効率な外部レギュレータを使ってシステム消費電力を削減する事もできます。


LAN9252
LAN9252 には商業用温度レンジ品、産業用温度レンジ品、拡張産業用温度レンジ品があります。図 2-1 に LAN9252の代表的なシステムブロック図、図 2-2 に内部ブロック図を示します。
LAN9252 は、マイクロコントローラモード、拡張モード、デジタル I/O モードのいずれかで動作できます。

図 2-1: システムブロック図

図 2-2: 内部ブロック図

LAN9252Microprocessor/Microcontroller

Local Bus

EEPROM

Magnetics RJ45

25MHz

Magnetics RJ45

EtherCAT SlaveEtherCAT

Master

EtherCAT Slave

EtherCAT Slave

PHY RJ45

EtherCAT Slave

100 PHYw/ fiber

Registers

EtherCAT Slave Controller

SyncManager

FMMU

ESC Address Space

Registers / RAM

Loopback

Port 0

Auto Fowarder

Loopback

Port 2

Auto Fowarder

LEDController

To optional LEDs

System Interrupt

Controller

IRQ

System Clocks/Reset Controller

External25MHz Crystal

I2C EEPROM

100 PHYw/ fiber

Registers

LAN9252

Ethernet

Ethernet

Parallel Data Interface

To 8/16-bitHost Bus, MII, SPI, Digital IOs, GPIOs

To I2C

Loopback

Port 1

Auto Fowarder

MII


LAN9252
マイクロコントローラモード : LAN9252 は SRAM に似たスレーブインターフェイスを介してマイクロコントローラと通信します。このシンプルで高機能なホストバスインターフェイスはほとんどの一般的な 8 または 16 ビットマイクロプロセッサおよびマイクロコントローラにそのまま接続できる他、8 または 16 ビット外部バスを持つ 32 ビットマイクロプロセッサにも接続できます。
また、SPI またはクワッド SPI 経由でデバイスにアクセスする事もでき、この場合も大 16 の汎用入出力を使えます。

拡張モード : デバイスが SPI またはクワッド SPI モードの場合、3 つ目のネットワーキングポートを有効にして MIIポートを追加できます。このポートを外部 PHY に接続してスター型またはツリー型ネットワークトポロジとする事も、別の LAN9252 と接続して 4 ポートソリューションを構成する事もできます。このポートはアップストリームとダウンストリームのどちらの方向にも設定できます。

デジタル I/O モード : マイクロコントローラを使わないシンプルなデジタルモジュールの場合、LAN9252 をデジタルI/O モードで動作させ、16 個のデジタル信号を EtherCAT マスタで制御または監視する事ができます。6 個の制御信号も提供します。

図 2-3 に、各動作モードのシステムレベルの概略図を示します。

図 2-3: 動作モード

LAN9252

Microprocessor/Microcontroller

SPI / Quad SPI

LAN9252


Host Bus Interface

Magnetics or Fiber Xcvr

RJ45

or Fiber


RJ45

or Fiber


RJ45

or Fiber


RJ45

or Fiber

Microcontroller Mode(via Host Bus Interface)

Microcontroller Mode(via SPI)

Digital I/Os

LAN9252

PHY

MII

LAN9252Magnetics or Fiber Xcvr

RJ45

or Fiber


RJ45

or Fiber


RJ45

or Fiber


RJ45

or Fiber


Digital I/O Mode

Expansion Mode

GPIOs


SPI / Quad SPI

RJ45

or Fiber


LAN9252
3.0 ピンの説明と設定
3.1 64-QFN のピン割り当て

図 3-1: 64-QFN のピン配置図 ( 上面 )

Note: 信号名末尾の「#」は、その信号がアクティブ Low である事を示します。例えば、RST# はアクティブLow のリセット信号です。

各信号のバッファタイプは、セクション 3.3、「ピンの説明」のピンの説明表の「バッファタイプ」欄に示しています。各バッファタイプの説明はセクション 1.2、「バッファタイプ」を参照してください。

Note: Exposed pad (VSS) on bottom of package must be connected to ground with a via field.

(Connect exposed pad to ground with a via field)VSS

LAN925264-QFN(Top View)

5

6

7

8

9

10

11

12

21 22 23 24 25 26 27 28

44

43

42

41

40

39

38

37

60 59 58 57 56 55 54 53

FXLOSEN

REG_EN

FXSDA/FXLOSA/FXSDENA

FXSDB/FXLOSB/FXSDENB

RST#

D2/AD2/SOF/SIO2

D1/AD1/EOF/SO/SIO1

VDDIO

LINKACTLED1/TDI/CHIP_MODE1

RUNLED/E2PSIZE

EESCL/TCK

VDDCR

D6/AD6/DIGIO0/GPI0/GPO0/MII_RXCLK

D3/AD3/WD_TRIG/SIO3

RBI

AS

VD

D12

TX1

VD

D33

TXR

X1

VD

D33

BIA

S

RX

PA

CS/

DIG

IO13

/GPI

13/G

PO13

/MII

_RX

D1

A1/

ALE

LO/O

E_EX

T/M

II_C

LK25

D11

/AD

11/D

IGIO

5/G

PI5/

GPO

5/M

II_T

XD

0

D12

/AD

12/D

IGIO

6/G

PI6/

GPO

6/M

II_T

XD

1

VD

DIO

D9/

AD

9/LA

TCH

_IN

/SC

K

TXN

A

EESDA/TMS

TXPA

A2/

ALE

HI/D

IGIO

10/G

PI10

/GPO

10/

LIN

KA

CTL

ED2/

MII

_LIN

KPO

L

RX

NA

VD

DC

RIRQ

52 5162 61

3

4

13

14

19 20 29 30

36

35

46

45D

10/A

D10

/DIG

IO4/

GPI

4/G

PO4/

MII

_TX

EN

A3/

DIG

IO11

/GPI

11/G

PO11

/MII

_RX

DV

A4/

DIG

IO12

/GPI

12/G

PO12

/MII

_RX

D0

WR

/EN

B/D

IGIO

14/G

PI14

/GPO

14/M

II_R

XD

2

VDDCR

VDD33

OSCVSS

OSCVDD12V

DD

12TX

2

RX

PB

RX

NB

TXPB

TESTMODE

D8/AD8/DIGIO2/GPI2/GPO2/MII_MDIO

D7/AD7/DIGIO1/GPI1/GPO1/MII_MDC

VDDIO

1

2OSCO

OSCI

16

15

D13/AD13/DIGIO7/GPI7/GPO7/MII_TXD2/TX_SHIFT0

D14/AD14/DIGIO8/GPI8/GPO8/MII_TXD3/TX_SHIFT1

17 18

D0/

AD

0/W

D_S

TATE

/SI/S

IO0

SYN

C1/

LATC

H1

32V

DD

IO

RD

/RD

_WR

/DIG

IO15

/GPI

15/G

PO15

/MII

_RX

D3

31

34

33 A0/D15/AD15/DIGIO9/GPI9/GPO9/MII_RXER

SYNC0/LATCH0

48

VDDIO47

LINKACTLED0/TDO/CHIP_MODE0

50 49

D5/

AD

5/O

UTV

ALI

D/S

CS#

D4/

AD

4/D

IGIO

3/G

PI3/

GPO

3/M

II_L

INK

64

TXN

B

VD

D33

TXR

X2

63

Note: パッケージ下部の露出パッド (VSS) は、ビアフィールドを使ってグランドに接続する必要があります。


LAN9252
表 3-1 に、64-QFN パッケージのピン割り当てを表形式で示します。表に示すように、一部のピン機能はデバイスの動作モードによって異なります。そのモードでピンの機能がない場合、該当欄に「-」と表記しています。
表 3-1: 64-QFN パッケージのピン割り当て

ピン番号HBIインデックスモードのピン名

HBI 多重化モードのピン名

デジタル I/O モードのピン名

SPI + GPIO モードのピン名

SPI + MII モードのピン名

1 OSCI

2 OSCO

3 OSCVDD12

4 OSCVSS

5 VDD33

6 VDDCR

7 REG_EN

8 FXLOSEN

9 FXSDA/FXLOSA/FXSDENA

10 FXSDB/FXLOSB/FXSDENB

11 RST#

12 D2 AD2 SOF SIO2

13 D1 AD1 EOF SO/SIO1

14 VDDIO

15 D14 AD14 DIGIO8 GPI8/GPO8 MII_TXD3/TX_SHIFT1


17 D0 AD0 WD_STATE SI/SIO0

18 SYNC1/LATCH1

19 D9 AD9 LATCH_IN SCK

20 VDDIO

21 D12 AD12 DIGIO6 GPI6/GPO6 MII_TXD1


23 D10 AD10 DIGIO4 GPI4/GPO4 MII_TXEN

24 VDDCR

25 A1 ALELO OE_EXT - MII_CLK25

26 A3 - DIGIO11 GPI11/GPO11 MII_RXDV

27 A4 - DIGIO12 GPI12/GPO12 MII_RXD0

28 CS DIGIO13 GPI13/GPO13 MII_RXD1

29 A2 ALEHI DIGIO10 GPI10/GPO10 LINKACTLED2/MII_LINKPOL

30 WR/ENB DIGIO14 GPI14/GPO14 MII_RXD2

31 RD/RD_WR DIGIO15 GPI15/GPO15 MII_RXD3


LAN9252

32 VDDIO

33 A0/D15 AD15 DIGIO9 GPI9/GPO9 MII_RXER

34 SYNC0/LATCH0

35 D3 AD3 WD_TRIG SIO3

36 D6 AD6 DIGIO0 GPI0/GPO0 MII_RXCLK

37 VDDIO

38 VDDCR

39 D7 AD7 DIGIO1 GPI1/GPO1 MII_MDC

40 D8 AD8 DIGIO2 GPI2/GPO2 MII_MDIO

41 TESTMODE

42 EESDA/TMS

43 EESCL/TCK

44 IRQ

45 RUNLED/E2PSIZE

46 LINKACTLED1/TDI/CHIP_MODE1

47 VDDIO

48 LINKACTLED0/TDO/CHIP_MODE0

49 D4 AD4 DIGIO3 GPI3/GPO3 MII_LINK

50 D5 AD5 OUTVALID SCS#

51 VDD33TXRX1

52 TXNA

53 TXPA

54 RXNA

55 RXPA

56 VDD12TX1

57 RBIAS

58 VDD33BIAS

59 VDD12TX2

60 RXPB

61 RXNB

62 TXPB

63 TXNB

64 VDD33TXRX2

露出パッド

VSS

表 3-1: 64-QFN パッケージのピン割り当て ( 続き )







LAN9252
3.2 64-TQFP-EP のピン割り当て
図 3-2: 64-TQFP-EP のピン配置図 ( 上面 )

Note: 信号名末尾の「#」は、その信号がアクティブ Low である事を示します。例えば、RST# はアクティブLow のリセット信号です。

各信号のバッファタイプは、セクション 3.3、「ピンの説明」のピンの説明表の「バッファタイプ」欄に示しています。各バッファタイプの説明はセクション 1.2、「バッファタイプ」を参照してください。

Note: Exposed pad (VSS) on bottom of package must be connected to ground with a via field.

(Connect exposed pad to ground with a via field)VSS

LAN925264-TQFP-EP

(Top View)

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

49

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

FXLO

SEN

REG

_EN

FXSD

A/F

XLO

SA/F

XSD

ENA

FXSD

B/FX

LOSB

/FX

SDEN

B

RST

#

D2/

AD

2/SO

F/SI

O2

D1/

AD

1/EO

F/SO

/SIO

1

VD

DIO

VD

DC

R

VD

D33

OSC

VSS

OSC

VD

D12

OSC

O

OSC

I

D13

/AD

13/D

IGIO

7/G

PI7/

GPO

7/M

II_T

XD

2/TX

_SH

IFT0

D14

/AD

14/D

IGIO

8/G

PI8/

GPO

8/M

II_T

XD

3/TX

_SH

IFT1

CS/DIGIO13/GPI13/GPO13/MII_RXD1

A1/ALELO/OE_EXT/MII_CLK25

D11/AD11/DIGIO5/GPI5/GPO5/MII_TXD0

D12/AD12/DIGIO6/GPI6/GPO6/MII_TXD1

VDDIO

D9/AD9/LATCH_IN/SCK

A2/ALEHI/DIGIO10/GPI10/GPO10/LINKACTLED2/MII_LINKPOL

VDDCR

D10/AD10/DIGIO4/GPI4/GPO4/MII_TXEN

A3/DIGIO11/GPI11/GPO11/MII_RXDV

A4/DIGIO12/GPI12/GPO12/MII_RXD0

WR/ENB/DIGIO14/GPI14/GPO14/MII_RXD2

D0/AD0/WD_STATE/SI/SIO0

SYNC1/LATCH1

VDDIO

RD/RD_WR/DIGIO15/GPI15/GPO15/MII_RXD3

LIN

KA

CTL

ED1/

TDI/C

HIP

_MO

DE1

RU

NLE

D/E

2PSI

ZE

EESC

L/TC

K

VD

DC

R

D6/

AD

6/D

IGIO

0/G

PI0/

GPO

0/M

II_R

XC

LK

D3/

AD

3/W

D_T

RIG

/SIO

3

EESD

A/T

MS

IRQ

TEST

MO

DE

D8/

AD

8/D

IGIO

2/G

PI2/

GPO

2/M

II_M

DIO

D7/

AD

7/D

IGIO

1/G

PI1/

GPO

1/M

II_M

DC

VD

DIO

A0/

D15

/AD

15/D

IGIO

9/G

PI9/

GPO

9/M

II_R

XER

SYN

C0/

LATC

H0

VD

DIO

LIN

KA

CTL

ED0/

TDO

/CH

IP_M

OD

E0

RBIAS

VDD12TX1

VDD33TXRX1

VDD33BIAS

RXPA

TXNA

TXPA

RXNA

VDD12TX2

RXPB

RXNB

TXPB

D5/AD5/OUTVALID/SCS#

D4/AD4/DIGIO3/GPI3/GPO3/MII_LINK

TXNB

VDD33TXRX2

Note: パッケージ下部の露出パッド (VSS) は、ビアフィールドを使ってグランドに接続する必要があります。


LAN9252
表 3-2 に、64-TQFP-EP パッケージのピン割り当てを表形式で示します。表に示すように、一部のピン機能はデバイスの動作モードによって異なります。そのモードでピンの機能がない場合、該当欄に「-」と表記しています。
表 3-2: 64-TQFP-EP パッケージのピン割り当て






1 OSCI

2 OSCO

3 OSCVDD12

4 OSCVSS

5 VDD33

6 VDDCR

7 REG_EN

8 FXLOSEN

9 FXSDA/FXLOSA/FXSDENA

10 FXSDB/FXLOSB/FXSDENB

11 RST#

12 D2 AD2 SOF SIO2

13 D1 AD1 EOF SO/SIO1

14 VDDIO



17 D0 AD0 WD_STATE SI/SIO0

18 SYNC1/LATCH1

19 D9 AD9 LATCH_IN SCK

20 VDDIO



23 D10 AD10 DIGIO4 GPI4/GPO4 MII_TXEN

24 VDDCR

25 A1 ALELO OE_EXT - MII_CLK25

26 A3 - DIGIO11 GPI11/GPO11 MII_RXDV

27 A4 - DIGIO12 GPI12/GPO12 MII_RXD0

28 CS DIGIO13 GPI13/GPO13 MII_RXD1

29 A2 ALEHI DIGIO10 GPI10/GPO10 LINKACTLED2/MII_LINKPOL

30 WR/ENB DIGIO14 GPI14/GPO14 MII_RXD2


LAN9252

31 RD/RD_WR DIGIO15 GPI15/GPO15 MII_RXD3

32 VDDIO

33 A0/D15 AD15 DIGIO9 GPI9/GPO9 MII_RXER

34 SYNC0/LATCH0

35 D3 AD3 WD_TRIG SIO3

36 D6 AD6 DIGIO0 GPI0/GPO0 MII_RXCLK

37 VDDIO

38 VDDCR

39 D7 AD7 DIGIO1 GPI1/GPO1 MII_MDC

40 D8 AD8 DIGIO2 GPI2/GPO2 MII_MDIO

41 TESTMODE

42 EESDA/TMS

43 EESCL/TCK

44 IRQ

45 RUNLED/E2PSIZE

46 LINKACTLED1/TDI/CHIP_MODE1

47 VDDIO

48 LINKACTLED0/TDO/CHIP_MODE0

49 D4 AD4 DIGIO3 GPI3/GPO3 MII_LINK

50 D5 AD5 OUTVALID SCS#

51 VDD33TXRX1

52 TXNA

53 TXPA

54 RXNA

55 RXPA

56 VDD12TX1

57 RBIAS

58 VDD33BIAS

59 VDD12TX2

60 RXPB

61 RXNB

62 TXPB

63 TXNB

64 VDD33TXRX2

露出パッド

VSS

表 3-2: 64-TQFP-EP パッケージのピン割り当て ( 続き )







LAN9252
3.3 ピンの説明
このセクションでは、LAN9252 のピンについて説明します。ピンの説明は、以下に示す機能グループ別に分類しています。

• LAN ポート A ピンの説明

• LAN ポート B ピンの説明

• LAN ポート A および B の電源および共通ピンの説明

• EtherCAT MII ポートおよびコンフィグレーションストラップピンの説明

• ホストバスピンの説明

• SPI/SQI ピンの説明

• EtherCAT 分散クロックピンの説明

• EtherCAT デジタル I/O および GPIO ピンの説明

• EEPROM ピンの説明

• LED およびコンフィグレーションストラップピンの説明

• その他のピンの説明

• JTAG ピンの説明

• コアおよび I/O 電源ピンの説明

表 3-3: LAN ポート A ピンの説明

ピン本数

ピン名記号バッファタイプ

説明

1

ポート A TP TX/RX 正

チャンネル 1 TXPAAIO

ポート A ツイストペア送受信正チャンネル 1、Note 1 参照

ポート A FX TX正

OLVPECL ポート A ファイバ送信正

1

ポート A TP TX/RX 負

チャンネル 1 TXNAAIO

ポート A ツイストペア送受信負チャンネル 1、Note 1 参照

ポート A FX TX負

OLVPECL ポート A ファイバ送信負

1

ポート A TP TX/RX 正

チャンネル 2 RXPAAIO

ポート A ツイストペア送受信正チャンネル 2、Note 1 参照

ポート A FX RX正

AI ポート A ファイバ受信正

1

ポート A TP TX/RX 負

チャンネル 2 RXNAAIO

ポート A ツイストペア送受信負チャンネル 2、Note 1 参照

ポート A FX RX負

AI ポート A ファイバ受信負


LAN9252

Note 1: 銅線ツイストペアモードでは、チャンネル 1 または 2 のどちらかが送信ペアとして機能し、もう一方のチャンネルが受信ペアとして機能します。ツイストペアピンのピン名記号は、通常の接続に適用されます。HP Auto-MDIX を有効にしてリバース接続が検出された場合、または手動で選択した場合、RX ピンと TXピンは内部でスワップされます。

Note 2: コンフィグレーションストラップピンは記号名に下線を付けて示します。コンフィグレーションストラップの値はパワーオンリセットまたは RST# のネゲートによってラッチされます。詳細はセクション 7.0、「コンフィグレーションストラップ」(p. 51) を参照してください。

1

ポート A FX SD (Signal

Detect)FXSDA ILVPECL

ポート A ファイバ信号検出FX-LOS モードを選択しない場合、このピンは外部トランシーバからの SD 入力として機能します。2 V (typ.) を超えるレベルが有効な信号を示します。

FX-LOS モードを選択した場合、入力バッファは無効です。

ポート A FX LOS (Loss Of

Signal)FXLOSA IS

(PU)

ポート A ファイバ LOSfx_los_strap_1 で FX-LOS モードを選択した場合、このピンは外部トランシーバからの LOS 入力として機能します。High は LOS を示し、Low は有効な信号を示します。

FX-LOS モードを選択しない場合、入力バッファとプルアップは無効です。

ポート A FX-SDイネーブルストラップ

FXSDENA AI

ポート A FX-SD イネーブルFX-LOS モードを選択しない場合、このストラップ入力で FX-SD モードまたは銅線ツイストペアモードを選択します。1 V (typ.) を超えるレベルの場合、FX-SD を選択します。


Note 2 参照

Note: Port A is connected to the EtherCAT port 0 or 2.

表 3-4: LAN ポート B ピンの説明

ピン本数


説明

1

ポート B TP TX/RX 正

チャンネル 1 TXPBAIO

ポート B ツイストペア送受信正チャンネル 1、Note 3 参照

ポート B FX TX正

OLVPECL ポート B ファイバ送信正

1

ポート B TP TX/RX 負

チャンネル 1 TXNBAIO

ポート B ツイストペア送受信負チャンネル 1、Note 3 参照

ポート B FX TX負

OLVPECL ポート B ファイバ送信負

表 3-3: LAN ポート A ピンの説明 ( 続き )ピン本数


説明


LAN9252

Note 3: 銅線ツイストペアモードでは、チャンネル 1 または 2 のどちらかが送信ペアとして機能し、もう一方のチャンネルが受信ペアとして機能します。ツイストペアピンのピン名記号は、通常の接続に適用されます。HP Auto-MDIX を有効にしてリバース接続が検出された場合、または手動で選択した場合、RX ピンと TXピンは内部でスワップされます。


1

ポート B TP TX/RX 正

チャンネル 2 RXPBAIO

ポート B ツイストペア送受信正チャンネル 2、Note 3 参照

ポート B FX RX正

AI ポート B ファイバ受信正

1

ポート B TP TX/RX 負

チャンネル 2 RXNBAIO

ポート B ツイストペア送受信負チャンネル 2、Note 3 参照

ポート B FX RX負

AI ポート B ファイバ受信負

1

ポート B FX SD (Signal

Detect)FXSDB ILVPECL

ポート B ファイバ信号検出FX-LOS モードを選択しない場合、このピンは外部トランシーバからの SD 入力として機能します。2 V (typ.) を超えるレベルが有効な信号を示します。


ポート B FX LOS (Loss Of

Signal)FXLOSB IS

(PU)

ポート B ファイバ LOSfx_los_strap_2 で FX-LOS モードを選択した場合、このピンは外部トランシーバからの LOS 入力として機能します。High は LOS を示し、Low は有効な信号を示します。

FX-LOS モードを選択しない場合、入力バッファとプルアップは無効です。

ポート B FX-SDイネーブルストラップ

FXSDENB AI

ポート B FX-SD イネーブルFX-LOS モードを選択しない場合、このストラップ入力で FX-SD モードまたは銅線ツイストペアモードを選択します。1 V (typ.) を超えるレベルの場合、FX-SD を選択します。


Note 4 参照

Note: ポート B は EtherCAT ポート 1 に接続されます。

表 3-4: LAN ポート B ピンの説明 ( 続き )ピン本数


説明


LAN9252

Note 5: 接続の詳細はセクション 4.0、「電源の接続」(p. 29)、デバイスのリファレンス回路図、LANCheck 回路図チェックリストを参照してください。

表 3-5: LAN ポート A および B の電源および共通ピンの説明

ピン本数


説明

1 参照バイアス RBIAS AI

内部バイアス回路に使います。外付けの 12.1 kΩ、1% 抵抗を介してグランドに接続します。

接続の詳細は、デバイスのリファレンス回路図を参照してください。

Note: 公称電圧は 1.2 V で、抵抗は約 1 mW の電力を消費します。

1

ポート Aおよび B FX-LOS

イネーブルストラップ

FXLOSEN AI

ポート A および B FX-LOS イネーブルこの 3 レベルストラップ入力で FX-LOS モードまたは FX-SD/ 銅線ツイストペアモードを選択します。

1 V (typ.) 未満のレベルでは、ポート A、ポート B共に FX-SD/ 銅線ツイストペアモードが選択され、さらに FXSDENAと FXSDENBでモードを決定します。

1.5 V のレベルでは、ポート A は FX-LOS モード、ポート B は FX-SD/ 銅線ツイストペアモードが選択され、さらに FXSDENBでポート B のモードを決定します。

2 V (typ.) を超えるレベルではポート A、ポート B共に FX-LOS モードが選択されます。

1 +3.3 V ポート Aアナログ電源

VDD33TXRX1 P Note 5 参照

1 +3.3 V ポート Bアナログ電源

VDD33TXRX2 P Note 5 参照

1 +3.3 V マスタバイアス電源

VDD33BIAS P Note 5 参照

1ポート A

トランスミッタ+1.2 V 電源

VDD12TX1 P

このピンには外部 1.2 V 電源またはデバイスの内部レギュレータから PCB 経由で電源を供給します。適切に動作させるには、このピンを VDD12TX2ピンに接続する必要があります。

Note 5 参照

1ポート B

トランスミッタ+1.2 V 電源

VDD12TX2 P

このピンには外部 1.2 V 電源またはデバイスの内部レギュレータから PCB 経由で電源を供給します。適切に動作させるには、このピンを VDD12TX1ピンに接続する必要があります。

Note 5 参照


LAN9252

Note 6: 善の PCB シグナルインテグリティを得るには、直列終端抵抗を推奨します。

Note 7: 外部 MAC/PHY デバイスの入力電流負荷によっては補助の外付けプルアップが必要な事があります。


表 3-6: EtherCAT MII ポートおよびコンフィグレーションストラップピンの説明

ピン本数


説明

1 25 MHzクロック

MII_CLK25 VO12Note 6

このピンはフリーランニング 25 MHz クロックで、PHY へのクロック入力として使えます。

4 受信データ MIIポート

MII_RXD[3:0] VIS(PD)

これらのピンは外部 PHY からの受信データです。

1 受信データ有効MII ポート

MII_RXDV VIS(PD)

このピンは外部 PHY からの受信データ有効信号です。

1 受信エラー MIIポート

MII_RXER VIS(PD)

このピンは外部 PHY からの受信エラー信号です。

1 受信クロックMII ポート

MII_RXCLK VIS(PD)

このピンは外部 PHY からの受信クロックです。

4

送信データ MIIポート

MII_TXD[3:0] VO8 これらのピンは外部 PHY への送信データです。

MII 送信タイミング

シフトコンフィグレーションストラップ

TX_SHIFT[1:0]VIS(PU)

Note 7

これらのストラップは、外部 MII バス TX タイミングシフトのハードストラップ値を設定します。Note 8 参照

TX_SHIFT[1] は MII_TXD[3] にあり、TX_SHIFT[0]は MII_TXD[2] にあります。

1送信データ

イネーブル MIIポート

MII_TXEN VO8このピンは外部 PHY への送信データイネーブル信号です。

1リンク

ステータスMII ポート

MII_LINK VISこのピンには、100 Mbit/s 全二重リンクが確立された事を示す信号を PHY から入力します。極性はlink_pol_strap_mii ストラップで設定できます。

1 SMI クロック MII_MDC VO8 このピンは外部 PHY へのシリアル管理クロックです。

1 SMI データ MII_MDIO VIS/VO8

このピンは外部 PHY への SMI (Serial Management Interface) データ入出力です。

Note: MDIO 信号を駆動しない状態が論理 1となるように、外付けプルアップが必要です。


LAN9252

表 3-7: ホストバスピンの説明

ピン本数


説明

1

読み出し RD VIS

このピンはホストバス読み出しストローブです。

通常はアクティブ Low ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し、方向極性ビットで極性を変更できます。

読み出しまたは書き込み

RD_WR VIS

このピンはホストバス方向制御です。ENBピンと組み合わせ、動作が読み出しか書き込みかを示します。

通常の極性では 1 が読み出しで 0 が書き込み (R/nW)ですが、PDI コンフィグレーションレジスタ (HBIモード ) の HBI 読み出し、方向極性ビットで変更できます。

1

書き込み WR VIS

このピンはホストバス書き込みストローブです。

通常はアクティブ Low ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI 書き込み、イネーブル極性ビットで極性を変更できます。

イネーブル ENB VIS

このピンはホストバスデータイネーブルストローブです。RD_WRピンと組み合わせ、動作のデータフェイズを示します。

通常はアクティブ Low ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI 書き込み、イネーブル極性ビットで極性を変更できます。

1 チップセレクト CS VIS

このピンはホストバスチップセレクトで、デバイスが現在の転送で選択されている事を示します。

通常はアクティブ Low ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性ビットで極性を変更できます。

5 アドレス A[4:0] VISこれらのピンは、非多重化アドレスモードのアドレスです。

16 ビットモードの場合、ビット 0 は使いません。


LAN9252

16

データ D[15:0] VIS/VO8

これらのピンは、非多重化アドレスモードのホストバスデータバスです。

8 ビットデータモードではビット 15-8 は使わず、これらの入力および出力ドライバは無効です。

アドレスおよびデータ

AD[15:0] VIS/VO8

これらのピンは、多重化アドレスモードのホストバスアドレス / データバスです。

ビット 15-8 は、シングルフェイズ多重化アドレスモードのアドレス上位バイトです。

ビット 7-0 はシングルフェイズ多重化アドレスモードではアドレス下位バイト、デュアルフェイズ多重化アドレスモードではアドレスの上位および下位バイトです。

8 ビットデータデュアルフェイズ多重化アドレスモードではビット 15-8 は使わず、これらの入出力ドライバは無効です。

1 アドレスラッチイネーブル High

ALEHI VIS

このピンは多重化アドレスモードのアドレスフェイズを示します。デュアルフェイズ多重化アドレスモードでは上位アドレスバイトを読み込むのに使います。

通常はアクティブ Low( 立ち上がりエッジでアドレスを保存 ) ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI ALE 極性ビットで極性を変更できます。

1 アドレスラッチイネーブル Low

ALELO VIS

このピンは多重化アドレスモードのアドレスフェイズを示します。シングルフェイズ多重化アドレスモードでは上位および下位アドレスバイトを読み込むのに使い、デュアルフェイズ多重化アドレスモードでは下位アドレスバイトを読み込むのに使います。

通常はアクティブ Low( 立ち上がりエッジでアドレスを保存 ) ですが、PDI コンフィグレーションレジスタ (HBI モード ) の HBI ALE 極性ビットで極性を変更できます。

表 3-7: ホストバスピンの説明 ( 続き )ピン本数


説明


LAN9252

Note 9: このピンは SPI 命令の出力ですが、SIO bit 1 でもあるため、プルアップを内蔵しています。

表 3-8: SPI/SQI ピンの説明

ピン本数


説明

1 SPI/SQI スレーブチップセレクト

SCS# VIS(PU)

このピンは SPI/SQI スレーブチップセレクト入力です。Low の場合、SPI/SQI 転送に SPI/SQIスレーブが選択されます。High の場合、SPI/SQIシリアルデータ出力はトライステートです。

1 SPI/SQI スレーブシリアルクロック

SCK VIS(PU)

このピンは SPI/SQI スレーブシリアルクロック入力です。

4

SPI/SQI スレーブシリアルデータ入出力

SIO[3:0] VIS/VO8(PU)

複数ビット I/O の場合、これらのピンは SPI/SQIスレーブデータ入出力です。

SPI スレーブシリアルデータ入力

SI VIS(PU)

このピンは SPI スレーブシリアルデータ入力です。SI は SIO0 ピンと共用です。

SPI スレーブシリアルデータ出力

SOVO8(PU)

Note 9

このピンは SPI スレーブシリアルデータ出力です。SO は SIO1 ピンと共用です。

表 3-9: EtherCAT 分散クロックピンの説明

ピン本数


説明

2

同期SYNC[1]SYNC[0] VO8 これらのピンは分散クロック同期 (OUT) または

ラッチ (IN) 信号です。方向はビット単位で設定できます。

Note: これらの信号はEEPROM の内容が読み込まれるまで駆動されません(ハイインピーダンス )。

ラッチLATCH[1]LATCH[0] VIS

表 3-10: EtherCAT デジタル I/O および GPIO ピンの説明

ピン本数


説明

16

汎用入力 GPI[15:0] VISこれらのピンは汎用入力で、汎用入力レジスタに直接割り当てられます。汎用入力の整合性は考慮されません。

汎用出力 GPO[15:0] VO8

これらのピンは汎用出力で、ウォッチドッグ保護なしに汎用出力入力レジスタの値を反映します。


16 デジタル I/O DIGIO[15:0] VIS/VO8

これらのピンは入力 / 出力または双方向データです。


1 出力有効 OUTVALID VO8

このピンは出力が有効であり外部レジスタに取り込み可能である事を示します。

Note: この信号は EEPROM の内容が読み込まれるまで駆動されません(ハイインピーダンス )。


LAN9252

1 ラッチ入力 LATCH_IN VISこのピンは外部データラッチ信号です。入力データは、LATCH_IN の立ち上がりエッジが認識されるたびにサンプリングされます。

1 ウォッチドッグトリガ

WD_TRIG VO8

このピンは SyncManager ウォッチドッグトリガ出力です。

Note: この信号はEEPROM の内容が読み込まれるまで駆動されません(ハイインピーダンス )。

1 ウォッチドッグステート

WD_STATE VO8

このピンは SyncManager ウォッチドッグステート出力です。0 の場合、ウォッチドッグがタイムアウトした事を示します。


1 フレーム開始 SOF VO8

このピンはフレーム開始 (SOF) 出力で、Ethernet/EtherCAT フレームの開始を示します。


1 フレーム終了 EOF VO8

このピンはフレーム終了 (EOF) 出力で、Ethernet/EtherCAT フレームの終了を示します。


1 出力イネーブル OE_EXT VIS このピンは出力イネーブル入力です。Low の場合、出力データをクリアします。

表 3-11: EEPROM ピンの説明

ピン本数


説明

1EEPROM I2Cシリアルデータ

入力 / 出力

EESDA VIS/VOD8

デバイスが外部 EEPROM にアクセス中、このピンは I2C シリアルデータ入力 / オープンドレイン出力です。

Note: このピンは外付け抵抗を介して常時プルアップする必要があります。

1 EEPROM I2Cシリアルクロック

EESCL VOD8

デバイスが外部 EEPROM にアクセス中、このピンは I2C クロックオープンドレイン出力です。

Note: このピンは外付け抵抗を介して常時プルアップする必要があります。

表 3-10: EtherCAT デジタル I/O および GPIO ピンの説明 ( 続き )ピン本数


説明


LAN9252

表 3-12: LED およびコンフィグレーションストラップピンの説明

ピン本数


説明

1

LINK/ACTLED ポート 2

LINKACTLED2 VOD12/VOS12

このピンは、ポート 2 の LINK/ACT LED 出力です( 消灯 = リンクなし、点灯 = リンクのみでアクティビティなし、点滅 = リンクとアクティビティあり )。

このピンは、オープンドレイン / オープンソース出力に設定されます。オープンドレインとオープンソースのどちらを選択するか、およびこのピンの極性はリセット時にサンプルしたストラップ値で決まります。

Note: 詳細はセクション 12.10、「LED」(p. 208)を参照してください。

MII ポートリンク極性

コンフィグレーションストラップ

MII_LINKPOL VIS(PU)

このストラップは、link_pol_strap_mii の値を設定してMII_LINK ピンの極性を設定します。Note 10参照

1

RUN LED RUNLED VOD12/VOS12

このピンは RUN LED 出力で、AL ステータスレジスタで制御します。



EEPROM サイズコンフィグレーション

ストラップ

E2PSIZE VIS(PU)

このストラップは、EEPROM サイズのハードストラップ値を設定します。Note 10 参照

Low の場合、1 Kb (128 x 8) ～ 16 Kb (2K x 8) が選択されます。

High の場合、32 Kb (4K x 8) ～ 4 Mb (512K x 8) が選択されます。

1

LINK/ACT LED ポート1 LINKACTLED1 VOD12/

VOS12




チップモードコンフィグレーション

ストラップ 1CHIP_MODE1 VIS

(PU)このストラップと CHIP_MODE0 でチップモードのハードストラップ値を設定します。Note 10 参照


LAN9252


1

LINK/ACT LED ポート 0

LINKACTLED0 VOD12/VOS12




チップモードコンフィグレーション

ストラップ 0CHIP_MODE0 VIS

(PU)このストラップと CHIP_MODE1 でチップモードのハードストラップ値を設定します。Note 10 参照

表 3-13: その他のピンの説明

ピン本数


説明

1 割り込み出力 IRQ VO8/VOD8

割り込み要求出力です。この信号の極性、要因、バッファタイプは割り込みコンフィグレーションレジスタ (IRQ_CFG) でプログラムできます。詳細はセクション 8.0、「システム割り込み」(p. 53) を参照してください。

1 システムリセット入力 RST# VIS/VOD8(PU)

入力の場合、このアクティブ Low 信号により外部ハードウェアから本デバイスをリセットできます。本デバイスには内部パワーオンリセット回路もあります。このため外部ハードウェアによるリセットが不要な場合、この信号を未接続のままにできます。この信号を使う場合、セクション18.0、「動作特性」(p. 307) に記載されたリセットタイミング要件を満たしている必要があります。

出力の場合、この信号は POR 中またはマスタコントローラまたはホストインターフェイスからのEtherCAT リセットコマンドシーケンスへの応答時、Low に駆動されます。

1 レギュレータイネーブル

REG_EN AI 3.3 V に接続すると、内部 1.2 V レギュレータが有効になります。

1 テストモード TESTMODE VIS(PD)

適切に動作させるには、このピンを VSS に接続する必要があります。

1 水晶振動子入力 OSCI ICLK外部 25 MHz 水晶振動子入力です。この信号はシングルエンドのクロックオシレータでも駆動できます。この方法を使う場合、OSCOは未接続のままとします。

1 水晶振動子出力 OSCO OCLK 外部 25 MHz 水晶振動子出力です。

1 水晶振動子 +1.2 V 電源

OSCVDD12 P REG_EN でレギュレータ無効モードに設定した場合を除き、内部レギュレータから供給します。

1 水晶振動子グランド OSCVSS P 水晶振動子グランド

表 3-12: LED およびコンフィグレーションストラップピンの説明 ( 続き )ピン本数


説明


LAN9252

Note 11: 接続の詳細は、セクション 4.0、「電源の接続」(p. 29)、デバイスのリファレンス回路図、LANCheck 回路図チェックリストを参照してください。

表 3-14: JTAG ピンの説明

ピン本数


説明

1 JTAG テスト MUX 選択

TMS VIS JTAG テストモード選択

1 JTAG テストクロック

TCK VIS JTAG テストクロック

1 JTAG テストデータ入力

TDI VIS JTAG データ入力

1 JTAG テストデータ出力

TDO VO12 JTAG データ出力

表 3-15: コアおよび I/O 電源ピンの説明

ピン本数


説明

1 レギュレータ +3.3 V電源

VDD33 P

内部レギュレータ用 +3.3 V 電源、Note 11 参照

Note: 内部レギュレータを使わない場合でも、このピンに +3.3 V を供給する必要があります。

5 +1.8 ～ +3.3 V 可変 I/O電源

VDDIO P +1.8 ～ +3.3 V 可変 I/O 電源、Note 11 参照

3 +1.2 V デジタルコア電源

VDDCR P

REG_ENでレギュレータ無効モードに設定した場合を除き、内部レギュレータから供給します。

ピン 6 は 1 µF と 470 pF の並列デカップリングコンデンサを介してグランドに接続します。Note 11 参照

1パッド

グランド VSS Pコモングランドです。この露出パッドはビアアレイを使ってグランドプレーンに接続する必要があります。


LAN9252
4.0 電源の接続
図 4-1と図 4-2に、レギュレータを有効にした場合と無効にした場合の本デバイスの電源の接続をそれぞれ示します。詳細はデバイスのリファレンス回路図と LANCheck 回路図チェックリストを参照してください。デバイス内蔵の電圧レギュレータの詳細はセクション 4.1 で説明します。

図 4-1: 電源の接続 : レギュレータ有効の場合

+1.8 V to +3.3 V

VDDCR

Core Logic & PHY digital

VDD12TX2

Ethernet PHY 1Analog

1.0 µF0.1 Ω ESR

VDD33BIAS

VDD33TXRX1

VSS

VDDCR


VDD12TX1

VDD33TXRX2

Ethernet Master Bias

IO Pads

To PHY1 Magnetics

To PHY2 Magnetics

Note: Bypass and bulk caps as needed for PCB

VDDIO

VDD33

+3.3 V

+3.3 V

470 pF

Crystal Oscillator

VSS

PLL(exposed pad)

(or separate 2.5V)

(or separate 2.5V)

VDDIO

VDDIO

VDDIO

VDDIO

VDDCR

OSCVDD12

OSCVSS

+3.3 V (IN)

+1.2 V (OUT)

Internal 1.2 V Core Regulator

enable

+3.3 V (IN)

+1.2 V (OUT)

Internal 1.2 V OscillatorRegulator

VSSenable

REG_EN

(Pin 6)

Note: PCB に必要なバイパスとバルクコンデンサ


LAN9252

図 4-2: 電源の接続 : レギュレータ無効の場合

+1.8 V to +3.3 V

VDDCR

Core Logic & PHY digital

VDD12TX2


VDD33BIAS

VDD33TXRX1

VSS

VDDCR


VDD12TX1

VDD33TXRX2

Ethernet Master Bias

IO Pads

To PHY1 Magnetics

To PHY2 Magnetics

Note: Bypass and bulk caps as needed for PCB

VDDIO

VDD33

+3.3 V

+3.3 V

Crystal Oscillator

VSS

PLL(exposed pad)

(or separate 2.5V)

(or separate 2.5V)

VDDIO

VDDIO

VDDIO

VDDIO

VDDCR

OSCVDD12

OSCVSS

+3.3 V (IN)

+1.2 V (OUT)

Internal 1.2 V Core Regulator

enable

+3.3 V (IN)

+1.2 V (OUT)

Internal 1.2 V OscillatorRegulator

VSSenable

REG_EN

+1.2 V

(Pin 6)

Note: PCB に必要なバイパスとバルクコンデンサ


LAN9252
4.1 内部電圧レギュレータ
本デバイスには、以下の 2 つの内部 1.2 V レギュレータがあります。

• 1.2 V コアレギュレータ

• 1.2 V 水晶振動子オシレータレギュレータ

4.1.1 1.2 V コアレギュレータ

コアレギュレータはメインのコアデジタルロジック、I/O パッド、PHY のデジタルロジックに 1.2 V の電圧を供給します。また、外部接続を経由して PHY のアナログ部に 1.2 V の電源を供給する事もできます。

REG_EN 入力ピンを 3.3 V に接続するとコアレギュレータが有効になり、VDD33 ピンから 3.3 V の供給を受けます。このレギュレータに関連する VDDCR ピンに 1.0 µF 0.1 の ESR コンデンサを接続する必要があります。

REG_EN入力ピンをVSSに接続するとコアレギュレータは無効になります。しかしVDD33ピンには3.3 Vを供給する必要があります。この場合、1.2 V のコア電圧を外部から VDDCR ピンに入力する必要があります。

4.1.2 1.2 V 水晶振動子オシレータレギュレータ

水晶振動子オシレータレギュレータは、水晶振動子オシレータに 1.2 V の電圧を供給します。REG_EN 入力ピンを3.3 V に接続すると水晶振動子オシレータレギュレータが有効になり、VDD33 ピンから 3.3 V の供給を受けます。外付けコンデンサは不要です。

REG_EN入力ピンをVSSに接続すると水晶振動子オシレータレギュレータは無効になります。しかしVDD33ピンには3.3 V を供給する必要があります。この場合、1.2 V の水晶振動子オシレータ電圧を外部から OSCVDD12 ピンに入力する必要があります。


LAN9252
5.0 レジスタマップ
この章では、本デバイスのレジスタマップの詳細を説明し、直接アドレス指定可能な各種システム制御およびステータスレジスタ (CSR) についてまとめます。システム CSR の詳細は、それぞれの機能に関する章で説明します。これ以外に、本デバイスの各種サブブロックには間接アドレス指定可能なレジスタがあります。これらレジスタの詳細も、それぞれの機能に関する章で説明します。

直接アドレス指定可能なレジスタ

• セクション12.13、「EtherCAT CSRおよびプロセスデータRAMアクセスレジスタ(直接アドレス指定可能)」(p. 214)• セクション 5.1、「システム制御およびステータスレジスタ」(p. 34)間接アドレス指定可能なレジスタ

• セクション 11.2.16、「PHY レジスタ」(p. 142)• セクション 12.14、「EtherCAT コア CSR レジスタ ( 間接アドレス指定可能 )」(p. 223)図 5-1 に、本デバイスのベースレジスタメモリマップ全体を示します。このメモリマップはおおよその参考で、縮尺比は不定です。表 5-1 に、全ての直接アドレス指定可能な CSR とそのアドレスを示します。

Note: レジスタのビットタイプの定義はセクション 1.3、「レジスタの分類」(p. 7) に示しています。

一部のデバイスレジスタはメモリに割り当てられておらず、直接アドレス指定できません。各種デバイスレジスタのアクセス方法の詳細は、上記レジスタに関するサブセクションを参照してください。


LAN9252

図 5-1: レジスタアドレスマップ

000h

020h

300h314h

03Ch

01ChEtherCAT Process RAM Read FIFO

EtherCAT Process RAM Write FIFO

Test0E0h

0FCh

EtherCAT

318h

3FFh

Interrupts054h05Ch

GP Timer and Free Run Counter09Ch08Ch

Note: Not all registers are shownNote: 一部のレジスタは表示されていません。


LAN9252
5.1 システム制御およびステータスレジスタ
システム制御およびステータスレジスタ (CSR) はメモリに割り当てられた直接アドレス指定可能なレジスタで、ベースアドレスオフセットレンジは 050h ～ 314h です。これらのレジスタは、ホストバスインターフェイス (HBI) またはSPI/SQI を介してホストからアドレス指定できます。各種デバイスモードとそれぞれに対応するアドレス構成の詳細はセクション 2.0、「概要」(p. 8) を参照してください。

表 5-1 に、システム CSR とそれぞれのアドレスを昇順に示します。全てのシステム CSR は、チップレベルリセットがアサートされると既定値にリセットされます。

システム CSR は以下のサブカテゴリに分類されます。これらの各サブカテゴリについては、関連するレジスタのシステム CSR の説明も含めてそれぞれの章で説明します。レジスタの説明は以下のカテゴリに分類されます。

• セクション 6.2.3、「リセットレジスタ」(p. 42)• セクション 6.3.5、「電源管理レジスタ」(p. 47)• セクション 8.3、「割り込みレジスタ」(p. 56)• セクション12.13、「EtherCAT CSRおよびプロセスデータRAMアクセスレジスタ(直接アドレス指定可能)」(p. 214)• セクション 16.1、「その他のシステムコンフィグレーション / ステータスレジスタ」(p. 301)

Note: 一覧に記載のないレジスタは予約済みです。

表 5-1: システム制御およびステータスレジスタ

アドレスレジスタ名 ( 記号 )000h-01Ch EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA)020h-03Ch EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA)

050h チップ ID およびリビジョン (ID_REV)054h 割り込みコンフィグレーションレジスタ (IRQ_CFG)058h 割り込みステータスレジスタ (INT_STS)05Ch 割り込みイネーブルレジスタ (INT_EN)064h バイトオーダテストレジスタ (BYTE_TEST)074h ハードウェアコンフィグレーションレジスタ (HW_CFG)084h 電源管理制御レジスタ (PMT_CTRL)08Ch 汎用タイマコンフィグレーションレジスタ (GPT_CFG)090h 汎用タイマカウントレジスタ (GPT_CNT)09Ch フリーランニング 25 MHz カウンタレジスタ (FREE_RUN)

リセットレジスタ

1F8h リセット制御レジスタ (RESET_CTL)EtherCAT レジスタ

300h EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA)304h EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD)308h EtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ (ECAT_PRAM_RD_ADDR_LEN)30Ch EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD)310h EtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ (ECAT_PRAM_WR_ADDR_LEN)314h EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD)


LAN9252
5.2 連続サイクルに関する制限事項
5.2.1 書き込みサイクル直後の読み出しサイクル

ホストが書き込みサイクルの直後に読み出しサイクルを実行する場合、タイミングの制限がある事に注意が必要です。この制限は、書き込みサイクルによって影響を受けるレジスタを読み出す場合に適用されます。あるレジスタに値を書き込んでからその値を読み出せるようになるまでには、必ず遅延が存在します。また、あるレジスタに書き込みを実行してから、その書き込みの影響を受けるレジスタを読み出せるようになるまでにも遅延が存在します。

ホストが書き込み動作を実行した後、古い値を読み出すのを防ぐため、小待ち時間が設定されています。表 5-2 にこれらの待ち時間を示します。この表には、ホストプロセッサが特定のレジスタに書き込みを実行した直後に特定のリソースを読み出す場合、どれだけの待ち時間が必要かを示しています。必要な待ち時間は、書き込み後に読み出すレジスタによって異なる事に注意が必要です。

書き込みから読み出しまでの小待ち時間の制約を簡単かつ確実に満たす方法として、バイトオーダテストレジスタ(BYTE_TEST) の「ダミー」読み出しがあります。レジスタを読み出す前に必要なダミー読み出しの回数も表 5-2 に示しています。この表に示した BYTE_TEST 読み出しの回数は、45 ns の小サイクルタイミングを前提としています。マイクロプロセッサのバスがより低速な場合、表に記載した待ち時間の要件を満たしていれば読み出し回数を減らしても構いません。小待ち時間の要件さえ満たしていれば、BYTE_TEST レジスタのダミー読み出しを実行する必要はありません。

使うホストインターフェイスモードによっては、基本のホストインターフェイスサイクルで書き込みから読み出しまで十分な間隔を確保できる事があります。適切なタイミングを確保できるよう、システム設計とレジスタアクセスの仕組みに配慮する必要があります。例えば、同じレジスタに対する書き込みと読み出しの方が、異なるレジスタに対する書き込みと読み出しよりも高速に行える場合があります。

8 ビットおよび 16 ビット書き込みサイクルの場合、書き込みサイクルから読み出しサイクルまでの待ち時間は、レジスタの後のバイトまたはワードを書き込んで 1 回の DWORD 転送が完了した場合のみ適用されます。

HBI のインデックスアドレスモードの場合、書き込みサイクルから読み出しサイクルまでの待ち時間は内部レジスタおよび FIFO へのアクセスにのみ適用されます。HBI のインデックスレジスタまたは HBI のコンフィグレーションレジスタには適用されません。

表 5-2: 書き込み後の読み出しに関するタイミング規則

書き込みを実行するレジスタ待ち時間 (ns)BYTE_TEST の

ダミー読み出し回数(Tcyc = 45 ns の場合 )

読み出しを実行するレジスタ

全てのレジスタ 45 1 同じレジスタまたは書き込みによって影響を受ける他のレジスタ

割り込みコンフィグレーションレジスタ (IRQ_CFG)

60 2 割り込みコンフィグレーションレジスタ (IRQ_CFG)

割り込みイネーブルレジスタ(INT_EN)


60 2 割り込みステータスレジスタ(INT_STS)

割り込みステータスレジスタ(INT_STS)



電源管理制御レジスタ(PMT_CTRL)

165 4 電源管理制御レジスタ(PMT_CTRL)




LAN9252

5.2.2 読み出しサイクル直後の読み出しサイクル

ホストによる読み出しサイクルが連続する場合も、一部制約があります。この制限は、あるリソースの読み出しに影響されるレジスタを読み出す場合に適用されます。多くの場合、デバイスを読み出してから制御およびステータスレジスタの値に期待される変化が起こるまでには遅延があります。

ホストが連続した読み出し動作で古い値を読み出すのを防ぐため、小待ち時間が定義されています。表 5-3 にこれらの待ち時間を示します。特定のリソースの組み合わせに対して読み出し動作を連続して実行する場合、ホストプロセッサは一定の時間待機する必要があります。この待ち時間は、読み出すレジスタの組み合わせによって決まります。

小待ち時間の制約を簡単かつ確実に満たす方法として、バイトオーダテストレジスタ (BYTE_TEST) の「ダミー」読み出しがあります。連続して読み出しを実行する際に必要なダミー読み出しの回数も表 5-3 に示しています。この表に示した BYTE_TEST 読み出しの回数は、Tcyc の小タイミング (45 ns) を前提としています。マイクロプロセッサのバスがより低速な場合、表に記載した待ち時間の要件を満たしていれば読み出し回数を減らしても構いません。小待ち時間の要件さえ満たしていれば、BYTE_TEST レジスタのダミー読み出しを実行する必要はありません。

使うホストインターフェイスモードによっては、基本のホストインターフェイスサイクルで初の読み出しから次の読み出しまで十分な間隔を確保できる事があります。適切なタイミングを確保できるよう、システム設計とレジスタアクセスの仕組みに配慮する必要があります。例えば、同じレジスタに対する読み出しを繰り返す方が、異なるレジスタに対する読み出しよりも高速に行える場合があります。

8 ビットおよび 16 ビット読み出しサイクルの場合、初の読み出しサイクルから次の読み出しサイクルまでの待ち時間は、レジスタの後のバイトまたはワードを読み出して 1 回の DWORD 転送が完了した場合のみ必要です。1 回の DWORD 転送内でのバイトまたはワードアクセスの間には待ち時間の要件はありません。

汎用タイマコンフィグレーションレジスタ (GPT_CFG)

55 2 汎用タイマコンフィグレーションレジスタ (GPT_CFG)

170 4 汎用タイマカウントレジスタ(GPT_CNT)

EtherCAT プロセス RAM 書き込みデータ FIFO

(ECAT_PRAM_WR_DATA)

50 2 EtherCAT プロセス RAM 書き込みコマンドレジスタ

(ECAT_PRAM_WR_CMD)

表 5-3: 連続する読み出しに関するタイミング規則

初に読み出すレジスタ待ち時間 (ns)BYTE_TEST の


次に読み出すレジスタ

EtherCAT プロセス RAM 読み出しデータ FIFO

(ECAT_PRAM_RD_DATA)

50 2 EtherCAT プロセス RAM 読み出しコマンドレジスタ

(ECAT_PRAM_RD_CMD)

表 5-2: 書き込み後の読み出しに関するタイミング規則 ( 続き )

書き込みを実行するレジスタ待ち時間 (ns)BYTE_TEST の


読み出しを実行するレジスタ


LAN9252
6.0 クロック、リセット、電源管理
6.1 クロック

本デバイスは、各種サブモジュールに必要な全てのシステムクロックを生成します。クロッキングサブシステムは以下により構成されます。

• 水晶振動子オシレータ

• PHY PLL

6.1.1 水晶振動子オシレータ

本デバイスには、内部クロックオシレータと PLL で使うための固定周波数 25 MHz クロック源が必要です。通常、これは 25 MHz 水晶振動子 ( セクション 18.7、「クロック回路」(p. 320) 参照 ) を OSCI および OSCO ピンに接続して供給します。または、OSCI 入力ピンをシングルエンドの 25 MHz クロック源で駆動してこのクロックを供給する事もできます。シングルエンドのクロック源を使う場合、クロック入力はデバイスの通常動作中常時動作する必要があります。低消費電力モードではオシレータまたは外部クロック入力を停止できます。

水晶振動子オシレータはセクション 6.3.4、「チップレベルの電源管理」(p. 45) の説明に従って無効にできます。

システムレベル検証用に、水晶振動子オシレータのクロックを IRQ ピンに出力できます。セクション 8.2.7、「クロック出力テストモード」(p. 56) を参照してください。

水晶振動子オシレータの電源は専用のレギュレータまたは専用入力ピンから供給します。セクション 4.1.2、「1.2 V水晶振動子オシレータレギュレータ」(p. 31) を参照してください。

6.1.2 PHY PLLPHY モジュールは 25 MHz 参照クロックを受信し、内部クロックとして使う以外にデバイスのサブシステムクロック生成用にメインシステムクロックを出力します。

PHY PLL はセクション 6.3.4、「チップレベルの電源管理」(p. 45) の説明に従って無効にできます。PHY PLL は、PHYポートがパワーダウンモードの時に無効化の要求を受け取った場合のみ無効化されます。

PHY PLL の電源は外部入力ピンから供給します。これは通常、本デバイスの 1.2 V コアレギュレータから供給します。セクション 4.0、「電源の接続」(p. 29) を参照してください。

Note: 水晶振動子の仕様は表 18-12、「推奨振動子の仕様」(p. 320) を参照してください。


LAN9252
6.2 リセット
本デバイスには複数のハードウェアおよびソフトウェアリセット要因があり、デバイスをいくつかのレベルでリセットできます。リセットは以下の 3 つの種類に分類されます。各リセットの詳細はこの後のセクションで説明します。

• チップレベルリセット

- パワーオンリセット (POR)- RST#ピンリセット

- EtherCAT システムリセット

• マルチモジュールリセット

- デジタルリセット (DIGITAL_RST)• シングルモジュールリセット

- ポート A PHY リセット

- ポート B PHY リセット

- EtherCAT コントローラリセット

本デバイスでは、コンフィグレーションストラップを使って各種デバイスパラメータをカスタム値に自動的に設定できます。これらのコンフィグレーションストラップ値は、全てのチップレベルリセットがネゲートされると設定されます。このため、パワーオンリセットまたはピン (RST#) リセット時にチップのパラメータを容易に既定値に設定できます。これらストラップの使い方の詳細はセクション 6.3、「電源管理」(p. 43) を参照してください。

表 6-1 に、各種リセット要因がデバイスに与える影響をまとめます。各リセットタイプの詳細は、この後のセクションを参照してください。

表 6-1: リセット要因と影響を受けるデバイス機能

モジュール / 機能 POR RST#ピン

EtherCATシステムリセット

デジタルリセット

EtherCATモジュールリセット

25 MHz オシレータ (1)電圧レギュレータ (2)EtherCAT コア X X X X XPHY A X X XPHY B X X XPHY 共通 (3)電圧監視回路 (3)PLL (3)SPI/SQI Slave X X X XHost Bus Interface X X X X電源管理 X X X X汎用タイマ X X X Xフリーランニングカウンタ X X X Xシステム CSR X X X Xコンフィグレーションストラップのラッチ

YES YES YES NO(4)

EEPROM ローダの実行 YES YES YES YES YESトライステート出力ピン (5) YES YES YESRST# ピンを Low に駆動 YES YESNote 1: POR はシステムレベルでなく XTAL 電圧レギュレータによって実行されます。

2: POR は電圧レギュレータ内部で実行されます。

3: POR は PHY 内部で実行されます。

4: ストラップ入力は再ラッチされません。

5: ストラップに使う出力ピンのみです。


LAN9252
6.2.1 チップレベルリセット
チップレベルリセットイベントでは全ての内部リセットが有効になり、実質的にデバイス全体がリセットされます。チップレベルリセットは、以下のいずれかの入力イベントがアサートされると開始します。

• パワーオンリセット (POR)• RST#ピンリセット

• EtherCAT システムリセット

チップレベルリセット / コンフィグレーションの完了を判定するには、まずバイトオーダテストレジスタ(BYTE_TEST) をポーリングします。ホストインターフェイスのリセットが完了するまでは無効なデータが返されます。ホストインターフェイスのリセットが完了すると、正しいバイト順のデータ値が返されます。

チップレベルリセットの完了を判定するには、ハードウェアコンフィグレーションレジスタ (HW_CFG) または電源管理制御レジスタ(PMT_CTRL)のREADYビットをポーリングしてビットがセットされるのを確認する必要があります。READY ビットがセットされている場合、リセットが完了しデバイスへのアクセスが可能な状態である事を示します。

READY ビットがクリアされている間、ハードウェアコンフィグレーションレジスタ (HW_CFG)、電源管理制御レジスタ (PMT_CTRL)、バイトオーダテストレジスタ (BYTE_TEST)、リセット制御レジスタ (RESET_CTL) を除く内部リソースをソフトウェアで読み出してはいけません。READY ビットがセットされるまで、どのアドレスへの書き込みも無効です。

チップレベルリセットでは、可変出力レベルパッドの調整、コンフィグレーションストラップのラッチ、マスタリセットの生成が実行されます。

コンフィグレーションストラップのラッチ

POR、EtherCAT リセット、RST# ピンリセットの間、ストラップのラッチは開いています。POR、EtherCAT リセット、RST# ピンリセットの解放後、ストラップのラッチは閉じます。

可変レベル I/O パッドの調整

EtherCAT リセット、POR、RST# ピンリセットの解放後、1 µs のパルス ( アクティブ Low) が VO 調整回路へ送信されます。2 µs 後、出力ピンが有効になります。この 2 µs の遅延の間に可変出力レベルピンを調整してから出力を有効にします。また、この遅延は出力ピンと共用のストラップピンの入力ホールド時間としての役割も果たします。

マスタリセットとクロック生成リセット

出力ピンが有効になった後、リセットはメインシステムクロックと同期してマスタリセットとなります。マスタリセットは、ローカルリセットの生成とクロック生成のリセットに使います。

6.2.1.1 パワーオンリセット (POR)パワーオンリセットは、デバイスに電源を投入した時、またはデバイスへの電源供給を一度停止して再投入した時に発生します。このイベントは、デバイス内の全ての回路をリセットします。このリセットの結果として、コンフィグレーションストラップがラッチされ、EEPROM からの読み込みが実行されます。POR は可変レベル I/O パッドの調整とチップレベルリセットをトリガする目的で使います。

POR はシステムレベルリセットとしても使えます。RST# はオープンドレイン出力となり、POR の期間だけアサートされます。その目的は、EtherCAT スレーブの完全なリセットを実行する事、そして EtherCAT コアがリセット状態の間外部 PHY をリセットに保持する事にあります。RST# はオープンドレイン出力であるため、システムリセットにワイヤード OR 接続する事を想定しています。

有効な電圧レベルに達した後、POR リセットには約 21 ms (typ.) かかります。

6.2.1.2 RST# ピンリセット

RST# 入力ピンを Low に駆動するとチップレベルリセットが開始します。このイベントは、デバイス内の全ての回路をリセットします。このリセット入力は必ずしも使う必要はありませんが、使う場合はセクション 18.6.3、「リセットおよびコンフィグレーションストラップのタイミング」(p. 317) に記載された期間駆動する必要があります。このリセットの結果として、コンフィグレーションストラップがラッチされ、EEPROM からの読み込みが実行されます。

Note: EtherCAT スレーブの準備が完了するまで PHY がリセット状態に保持されるよう、Ethernet PHY を RST#ピンに接続する必要があります。そうしないと、遠端のリンクパートナが PHY からの有効なリンク信号を検出し、ローカル EtherCAT スレーブの準備が完了したと見なしてポートを「開いて」しまいます。

全ての電圧が動作レベルに達するまで RST# ピンは駆動されません。電源の立ち上がり中にシステムをリセット状態に保持する必要がある場合、外部のシステムレベルソリューションが必要です。


LAN9252
RST# ピンリセットには約 760 s (typ.) かかります。
RST# ピンの詳細は表 3-13、「その他のピンの説明」(p. 27) を参照してください。

6.2.1.3 EtherCAT システムリセット

EtherCAT システムリセットは、3 つの独立したフレーム / コマンドを特別なシーケンスとして連続発行する事で開始します。EtherCAT システムリセット中、RST# ピンはオープンドレイン出力となり、小要件である 80 ms の期間アサートされます。それ以外は、このリセットの機能は RST# ピンリセットと同じです。

RST# はオープンドレイン出力であり、システムリセットにワイヤード OR 接続する事を想定しています。

6.2.2 ブロックレベルリセット

ブロックレベルリセットにはいくつものリセットレジスタビット入力があり、各種ブロックに対してリセットを生成します。ブロックレベルリセットは 1 つまたは複数のモジュールに対して実行できます。

6.2.2.1 マルチモジュールリセット

マルチモジュールリセットは複数の内部リセットを発生させますが、チップ全体はリセットしません。マルチモジュールリセットでは、コンフィグレーションストラップはラッチされません。マルチモジュールリセットは、以下のいずれかがアサートされると開始します。

• デジタルリセット (DIGITAL_RST)マルチモジュールリセット / コンフィグレーションの完了を判定するには、まずバイトオーダテストレジスタ(BYTE_TEST) をポーリングします。ホストインターフェイスのリセットが完了するまでは無効なデータが返されます。ホストインターフェイスのリセットが完了すると、正しいバイト順のデータ値が返されます。

チップレベルリセットの完了を判定するには、ハードウェアコンフィグレーションレジスタ (HW_CFG) または電源管理制御レジスタ(PMT_CTRL)のREADYビットをポーリングしてビットがセットされるのを確認する必要があります。READY ビットがセットされている場合、リセットが完了しデバイスへのアクセスが可能な状態である事を示します。

READY ビットがクリアされている間、ハードウェアコンフィグレーションレジスタ (HW_CFG)、電源管理制御レジスタ (PMT_CTRL)、バイトオーダテストレジスタ (BYTE_TEST)、リセット制御レジスタ (RESET_CTL) を除く内部リソースへのソフトウェアによる読み出しアクセスは禁止されます。READY ビットがセットされるまで、どのアドレスへの書き込みも無効です。

デジタルリセット (DIGITAL_RST)デジタルリセットは、リセット制御レジスタ (RESET_CTL) の DIGITAL_RST ビットをセットすると実行されます。デジタルリセットは、Ethernet PHY を除くデバイスの全てのサブモジュールをリセットします。このリセットの後、EEPROM の内容が読み込まれます。デジタルリセットの結果としてコンフィグレーションストラップはラッチされません。

デジタルリセットには約 760 s (typ.) かかります。

6.2.2.2 シングルモジュールリセット

シングルモジュールリセットは、指定したモジュールのみをリセットします。シングルモジュールリセットではコンフィグレーションストラップはラッチされません。シングルモジュールリセットは、以下のいずれかがアサートされると開始します。

• ポート A PHY リセット

• ポート B PHY リセット

• EtherCAT コントローラリセット

Note: RST# ピンは内部で High にプルアップされます。この信号を使わない場合、未接続のままにできます。信号をデバイス外部に駆動する場合、内部プルアップ抵抗を使ってはいけません。

Note: RST# ピンをシステムリセットに接続する目的は、EtherCAT スレーブの完全なリセットを実行する事です。EtherCAT マスタがこのリセットを発行する事はほとんどなく、ローカルマイクロコントローラが深刻な停止状態に陥り、その他の手段では再初期化できない場合に限られます。

Note: 「NASR」と記載されたレジスタビットは、デジタルリセットではリセットされません。


LAN9252
ポート A PHY リセット
ポート A PHY リセットは、リセット制御レジスタ (RESET_CTL) の PHY_A_RST ビットまたは PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のソフトリセットビットをセットすると実行されます。ポート A PHY リセットが完了すると、PHY_A_RST ビットとソフトリセットビットは自動的にクリアされます。デバイスのその他のモジュールは、このリセットの影響を受けません。

ポート A PHY リセットの完了を判定するには、リセット制御レジスタ (RESET_CTL) の PHY_A_RST ビットまたはPHY x基本制御レジスタ (PHY_BASIC_CONTROL_x)のソフトリセットビットをポーリングしてビットがクリアされるのを確認します。通常の条件下では、PHY_A_RST ビットとソフトリセットビットはポート A PHY リセットの発生から約 102 µs 後にクリアされます。

上記の方法以外に、ポート A PHY は PHY パワーダウンモードから復帰後にも自動的にリセットされます。このリセットは、PHY レジスタの再読み込みもリセットも実行されない点で他のリセットとは異なります。詳細はセクション 11.2.8、「PHY パワーダウンモード」(p. 131) を参照してください。

ポート A PHY リセットの詳細はセクション 11.2.10、「リセット」(p. 135) を参照してください。

ポート A PHY が 100BASE-FX モードの場合、拡張リンク検出機能によってポート 0 (2 ポートモードまたは 3 ポートダウンストリームモードの場合 ) またはポート 2 (3 ポートアップストリームモードの場合 ) でエラーが検出されるとポート A PHY はリセットされます。

ポート B PHY リセット

ポート B PHY リセットは、リセット制御レジスタ (RESET_CTL) の PHY_B_RST ビットまたは PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のソフトリセットビットをセットすると実行されます。ポート B PHY リセットが完了すると、PHY_B_RST ビットとソフトリセットビットは自動的にクリアされます。デバイスのその他のモジュールは、このリセットの影響を受けません。

ポート B PHY リセットの完了を判定するには、リセット制御レジスタ (RESET_CTL) の PHY_B_RST ビットまたはPHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のソフトリセットビットをポーリングしてビットがクリアされるのを確認します。通常の条件下では、PHY_B_RST ビットとソフトリセットビットはポート B PHY リセットの発生から約 102 µs 後にクリアされます。

上記の方法以外に、ポート B PHY は PHY パワーダウンモードから復帰後にも自動的にリセットされます。このリセットは、PHY レジスタの再読み込みもリセットも実行されない点がその他のリセットとは異なります。詳細はセクション 11.2.8、「PHY パワーダウンモード」(p. 131) を参照してください。

ポート B PHY リセットの詳細はセクション 11.2.10、「リセット」(p. 135) を参照してください。

ポート B PHY が 100BASE-FX モードの場合、拡張リンク検出機能によってポート 1 でエラーが検出されるとポートB PHY はリセットされます。

EtherCAT コントローラリセット

EtherCAT マスタまたはローカルホストが ESC リセット ECAT レジスタ ( マスタの場合 ) または ESC リセット PDIレジスタ ( ローカルホストの場合 ) に 0x52(「R」)、0x45(「E」)、0x53(「S」) の値を続けて書き込むと完全なデバイスおよびシステムリセットを開始できます。これは、セクション 6.2.1.3、「EtherCAT システムリセット」で説明したリセットをトリガします。

リセット制御レジスタ (RESET_CTL) の ETHERCAT_RST ビットをセットすると EtherCAT コントローラのみのリセットを実行できます。

これは、EtherCAT コアとそのレジスタをリセットします。また、セクション 12.11 (p. 208) で説明する EtherCAT CSRおよびプロセスデータ RAM へのアクセスロジックとセクション 12.13、「EtherCAT CSR およびプロセスデータ RAMアクセスレジスタ ( 直接アドレス指定可能 )」(p. 214) で説明するレジスタもリセットします。

EtherCAT モジュールは EEPROM の内容に基づいてデバイスを再コンフィグレーションするため、リセットが完了するまでホストインターフェイスは無効です。リセットの完了は、セクション 9.4.2.2 (p. 64) およびセクション 9.5.3.2(p. 85)(HBI の場合 ) またはセクション 10.2.1.1 (p. 104)(SPI/SQI の場合 ) で説明する方法で判定する必要があります。

Note: ソフトリセットビットを使ってポート A PHY をリセットする場合、「NASR」と記載されたレジスタビットはリセットされません。

Note: ソフトリセットビットを使ってポート B PHY をリセットする場合、「NASR」と記載されたレジスタビットはリセットされません。


LAN9252
6.2.3 リセットレジスタ
6.2.3.1 リセット制御レジスタ (RESET_CTL)

このレジスタはソフトウェア制御リセットを格納します。

オフセット : 1F8h サイズ : 32 ビット

Note: このレジスタは、デバイスがリセット状態であっても、READY ビットがアサートされていなくても、低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます。ホストインターフェイスがリセット状態の場合、無効なデータが返される事があります。

このレジスタは必ずしも 4 バイト全てを読み出す必要はありません。このレジスタには、DWORD アクセスの規則は適用されません。

bit 説明タイプ既定値

31:7 予約 RO -

6 EtherCAT リセット (ETHERCAT_RST)このビットをセットすると、EtherCAT コアがリセットされます。EtherCATコアがリセットから解放されると、このビットは自動的にクリアされます。このビットがセットされている場合、このビットへの書き込みは全て無視されます。

R/WSC

0b

5 予約 RO -

4 予約 RO -

3 予約 RO -

2 ポート B PHY リセット (PHY_B_RST)このビットをセットすると、ポート B PHY がリセットされます。内部ロジックにより、PHY は少なくとも 102 μs の間リセット状態に保持されます。ポート BPHY がリセットから解放されると、このビットは自動的にクリアされます。このビットがセットされている場合、このビットへの書き込みは全て無視されます。

R/WSC

0b

1 ポート A PHY リセット (PHY_A_RST)このビットをセットすると、ポート A PHY がリセットされます。内部ロジックにより、PHY は少なくとも 102 µs の間リセット状態に保持されます。ポートA PHY がリセットから解放されると、このビットは自動的にクリアされます。このビットがセットされている場合、このビットへの書き込みは全て無視されます。

R/WSC

0b

0 デジタルリセット (DIGITAL_RST)このビットをセットすると、PLL、ポート B PHY、ポート A PHY を除くチップ全体がリセットされます。NASR タイプのビットを除き、全てのシステムCSR がリセットされます。

チップがリセットから解放されると、このビットは自動的にクリアされます。このビットがセットされている場合、このビットへの書き込みは全て無視されます。

R/WSC

0b


LAN9252
6.3 電源管理
本デバイスは、ブロックレベルおよびチップレベルで複数の電源管理機能および復帰イベントの検出と通知をサポートしています。

6.3.1 復帰イベントの検出

6.3.1.1 PHY A および B Energy DetectEnergy Detect パワーダウンモードは PHY の消費電力を削減します。Energy Detect パワーダウンモード中、ケーブルでエネルギ ( リンクパルス等 ) を検出すると PHY はパワーダウンから復帰し、PHY x 割り込み要因フラグレジスタ(PHY_INTERRUPT_SOURCE_x) の ENERGYON 割り込みビットをセットします。

PHY Energy Detect パワーダウンモードの動作と設定の詳細はセクション 11.2.8.2、「Energy Detect パワーダウンモード」(p. 131) を参照してください。

PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で有効に設定している場合、PHY は割り込みを生成します。この割り込みは、割り込みステータスレジスタ (INT_STS) のビット 26 (PHY_INT_A、PHY A の場合 ) およびビット 27 (PHY_INT_B、PHY B の場合 ) に反映されます。有効に設定している場合、INT_STS レジスタビットは IRQ割り込み出力ピンをトリガします ( セクション 8.2.1、「Ethernet PHY 割り込み」(p. 54) 参照 )。Energy Detect PHY 割り込みが発生すると、電源管理制御レジスタ (PMT_CTRL) の Energy Detect/WoL ステータスポート A (ED_WOL_STS_A) ビットまたは Energy Detect/WoL ステータスポート B (ED_WOL_STS_B) ビットもセットされます。Energy Detect/WoL イネーブルポート A (ED_WOL_EN_A) ビットと Energy Detect/WoL イネーブルポート B (ED_WOL_EN_B) ビットにより、対応するステータスビットが PME イベントとして有効になります。

6.3.1.2 PHY A および B Wake-On-LAN (WoL)PHY A および B には、パーフェクト DA、ブロードキャスト、マジックパケット、復帰フレームの WoL イベント検出機能があります。有効に設定した場合、PHYはWoLイベントを検出し、PHY x割り込み要因フラグレジスタ(PHY_INTERRUPT_SOURCE_x)の WoL 割り込みビットをセットします。PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で有効に設定した場合、PHY は割り込みを生成します。この割り込みは割り込みステータスレジスタ (INT_STS) のビット 26(PHY_INT_A、PHY A の場合 ) およびビット 27 (PHY_INT_B、PHY B の場合 ) に反映されます。有効に設定した場合、INT_STS レジスタのビットは IRQ 割り込み出力ピンをトリガします ( セクション 8.2.1、「Ethernet PHY 割り込み」(p. 54) 参照 )。PHY WoL の動作と設定の詳細はセクション 11.2.9、「Wake-on-LAN (WoL)」(p. 132) を参照してください。

WoL PHY 割り込みは電源管理制御レジスタ (PMT_CTRL) の Energy Detect/WoL ステータスポート A(ED_WOL_STS_A) ビットまたは Energy Detect/WoL ステータスポート B (ED_WOL_STS_B) ビットもセットします。Energy Detect/WoL イネーブルポート A (ED_WOL_EN_A) ビットと Energy Detect/WoL イネーブルポート B(ED_WOL_EN_B) ビットにより、対応するステータスビットが PME イベントとして有効になります。

6.3.2 復帰 (PME) 通知

図 6-1 に、PME 割り込みを制御するロジックの概略ブロック図を示します。

PME モジュールは、電源管理制御レジスタ (PMT_CTRL) の PHY B Energy Detect/WoL ステータスポート B(ED_WOL_STS_B) ビットと PHY A Energy Detect/WoL ステータスポート A (ED_WOL_STS_A) ビットのラッチを制御します。

Note: Energy Detect パワーダウンが有効中に搬送波が存在すると、検出がただちに発生します。

Note: どの PHY 割り込みが発生しても、上記のステータスビットがセットされます。ホストは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で適切な PHY 割り込み要因のみを有効にする必要があります。

Note: どの PHY 割り込みが発生しても、上記のステータスビットがセットされます。ホストは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で適切な PHY 割り込み要因のみを有効にする必要があります。


LAN9252
また、このモジュールはステータスビットと対応するイネーブルビット (Energy Detect/WoL イネーブルポート B(ED_WOL_EN_B) と Energy Detect/WoL イネーブルポート A (ED_WOL_EN_A)) を AND ゲートに入力し、その出力を OR ゲートに入力して割り込みステータスレジスタ (INT_STS) の電源管理割り込みイベント (PME_INT) ステータスビットを生成します。次に、PME_INT ステータスビットと電源管理イベント割り込みイネーブル (PME_INT_EN)ビットを AND ゲートに入力し、その出力を他の割り込み要因と OR ゲートに入力して IRQ 出力ピンを駆動します。
電源管理制御レジスタ (PMT_CTRL) の PM_WAKE ビットがセットされている場合、PME イベントが発生するとシステムは特定のチップレベル低消費電力モードから自動的に復帰します ( セクション 6.3.4.2、「低消費電力モードの終了」(p. 46) 参照 )。

6.3.3 ブロックレベルの電源管理

本デバイスは、各種モジュールのクロックをソフトウェアで無効にして消費電力を削減できます。

6.3.3.1 EtherCAT コアの無効化

電源管理制御レジスタ (PMT_CTRL) の ECAT_DIS ビットをセットすると、EtherCAT コア全体を無効にできます。誤動作防止のため、このビットをセットするには 2 回続けて 1 を書き込む必要があります。0 を書き込むとこのビットがリセットされます。

Note: INT_STS レジスタの PME 割り込みステータスビット (PME_INT) は、PME_INT_EN の設定にかかわらずセットされます。

図 6-1: PME 割り込み信号の生成

Note: 個々のブロックを無効にすると、ブロックは動作を停止した静止状態になりデバイスの消費電力が削減されますが、ブロックは自動的にはリセットされません。ブロックリセットを実行しないでブロックを再び有効にする場合、ブロックを無効化して再び有効化できる状態にするよう注意が必要です。

ED_WOL_EN_A (bit 14) of PMT_CTRL

register

Denotes a level-triggered "sticky" status bit

PME_INT_EN (bit 17)of INT_EN register

PME_INT (bit 17)of INT_STS register

IRQ_EN (bit 8)of IRQ_CFG register

IRQ

Other System Interrupts

ED_WOL_STS_A (bit 16) of PMT_CTRL register

PHYs

A &

B

INT7_MASK (bit 7) of PHY_INTERRUPT_MASK_A register

INT7 (bit 7) of PHY_INTERRUPT_SOURCE_A register

Polarity & Buffer Type

Logic

INT8_MASK (bit 8) of PHY_INTERRUPT_MASK_A register

INT8 (bit 8) of PHY_INTERRUPT_SOURCE_A register

ED_WOL_EN_B (bit 15) of PMT_CTRL

register

ED_WOL_STS_B (bit 17) of PMT_CTRL register

INT7_MASK (bit 7) of PHY_INTERRUPT_MASK_B register

INT7 (bit 7) of PHY_INTERRUPT_SOURCE_B register

INT8_MASK (bit 8) of PHY_INTERRUPT_MASK_B register

INT8 (bit 8) of PHY_INTERRUPT_SOURCE_B register

Other PHY Interrupts

Other PHY Interrupts

PM_WAKE (bit 28) of PMT_CTRL register

PME wake-up


LAN9252
6.3.3.2 PHY パワーダウン
PHY はパワーダウンモードにできます ( セクション 11.2.8、「PHY パワーダウンモード」(p. 131) 参照 )。

6.3.3.3 LED ピンパワーダウン

電源管理制御レジスタ (PMT_CTRL) の LED_DIS ビットをセットすると、全ての LED 出力を無効にできます。

オープンドレイン / オープンソース LED は駆動されません。プッシュプル LED は駆動されますが、非アクティブ状態にセットされます。

6.3.4 チップレベルの電源管理

本デバイスは複数のパワーダウンモードをサポートしており、アプリケーションの消費電力を小化できます。

消費電力を削減するには、表 6-2、「電源管理ステート」の説明に従ってクロックを無効にします。どの電力ステートでも、設定データは全て保持されます。レジスタの説明で特に記載しない限り、レジスタの内容は影響を受けません。

通常動作の電力ステートは D0 で、低消費電力ステートは D1、D2、D3 の 3 つがあります。各種の復帰検出機能にとっては適切ですが、これらの電力ステートがこれらの機能を直接有効にする事はなく、これらの機能が電力ステートを強制する事もありません。

D0: 通常モード - 本デバイスの通常動作モードです。このモードでは全ての機能を利用できます。チップレベルリセット (POR、RST# ピンリセット、EtherCAT システムリセット ) が発生すると自動的にこのモードになります。

D1: システムクロック無効、XTAL、PLL、ネットワーククロック有効 - この低消費電力モードでは、PLLクロックから生成した全てのクロックが無効になります。ネットワーククロックを PHY または外部から供給した場合、有効なままです。水晶振動子オシレータと PLL は有効なままです。このモードは手動または自動で終了できます。

このモードは、PHY 全般パワーダウンモード、PHY WoL モード、PHY Energy Detect パワーダウンモードで使う事ができます。

D2: システムクロック無効、PLL 無効化を要求、XTAL 有効 - この低消費電力モードでは、PLL クロックから生成した全てのクロックが無効になります。PLL は無効化が許可され、両方の PHY が Energy Detect または全般パワーダウンの場合無効になります。ネットワーククロックを PHY または外部から供給した場合、有効なままです。水晶振動子オシレータは有効なままです。このモードは手動または自動で終了できます。

このモードは PHY Energy Detect パワーダウンモードと PHY WoL モードで使うと便利です。このモードはPHY 全般パワーダウンモードにも使えます。

D3: システムクロック無効、PLL 無効、XTAL 無効 - この低消費電力モードでは、PLL クロックから生成した全てのクロックが無効です。PLL は無効になります。外部ネットワーククロックは停止します。水晶振動子オシレータは無効です。このモードは手動でのみ終了できます。

このモードは PHY 全般パワーダウンモードで使うと便利です。

この電力ステートに設定する前に、ホストは PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のパワーダウン (PHY_PWR_DWN) ビットをセットして PHY を全般パワーダウンモードに移行させる必要があります

6.3.4.1 低消費電力モードへの移行

通常モード (D0) から D1 ～ D3 のいずれかの低消費電力モードに移行するには、以下のステップを実行します。

1. 電源管理制御レジスタ (PMT_CTRL) の PM_MODE および PM_WAKE フィールドに必要な値を書き込む。

2. 復帰検出機能を設定する ( セクション 6.3.1、「復帰イベントの検出」参照 )。3. 復帰通知を設定する ( セクション 6.3.2、「復帰 (PME) 通知」参照 )。

表 6-2: 電源管理ステート

クロック源 D0 D1 D2 D3

25 MHz 水晶振動子オシレータ ON ON ON OFFPLL ON ON OFF(2) OFFシステムクロック (100 MHz、50 MHz、25 MHz 等 ) ON OFF OFF OFFネットワーククロック利用可能 (1) 利用可能 (1) 利用可能 (1) OFF(3)Note 1: PHY または外部から供給した場合です。

2: PLL の無効化が要求され、両方の PHY が Energy Detect または全般パワーダウンの場合に PLL が無効になります。

3: PHY クロックは停止し、外部クロックも停止します。


LAN9252
4. デバイスが低消費電力モードに安全に移行できる状態 ( 全てのパケットの送信が完了、レシーバが無効、パケット
の処理 / フラッシュが完了等 ) である事を確認する。

5. 電源管理制御レジスタ (PMT_CTRL) の PM_SLEEP_EN ビットをセットする。

いずれかの低消費電力モードに移行すると、いずれかの低消費電力モードに移行すると、ハードウェアコンフィグレーションレジスタ (HW_CFG) および電源管理制御レジスタ (PMT_CTRL) のデバイス READY (READY) ビットがLow になります。

6.3.4.2 低消費電力モードの終了

低消費電力モードは手動または自動で終了できます。

自動復帰はセクション 6.3.2、「復帰 (PME) 通知」で説明したイベントに基づいて実行されます。自動復帰は電源管理制御レジスタ (PMT_CTRL) の電源管理復帰 (PM_WAKE) ビットで有効にします。

手動復帰は、以下の場合にホストによって開始されます。

• HBI 書き込み (CS と WR または CS、RD_WR と ENB) をデバイスに対して実行した場合 : デバイスが復帰して読み出しが実行されるまで全ての書き込みは無視されますが、ホストは書き込み先をバイトオーダテストレジスタ(BYTE_TEST) とする必要があります。これ以外のアドレスに対する書き込みは、デバイスが復帰するまで試みてはいけません。

• SPI/SQI サイクル (SCS# が Low、SCK が High) をデバイスに対して実行した場合 : デバイスが復帰するまで全ての読み出しと書き込みは無視されますが、ホストはバイトオーダテストレジスタ (BYTE_TEST) を読み出してデバイスを復帰する必要があります。これ以外のアドレスに対する読み出しと書き込みは、デバイスが復帰するまで試みてはいけません。

ホストインターフェイスが機能しているかどうかを判定するには、バイトオーダテストレジスタ (BYTE_TEST) をポーリングします。正しいパターンが読み出された場合、インターフェイスは機能していると考えられます。この時点で、ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス READY (READY) ビットまたは電源管理制御レジスタ (PMT_CTRL) のデバイス READY (READY) ビットをポーリングしてデバイスが完全に復帰したかどうかを判定できます。

自動復帰と手動復帰のどちらの場合も、デバイスが低消費電力ステート D0 に復帰して PLL が再び安定するとデバイスREADY (READY) ビットが High になります。また、電源管理制御レジスタ (PMT_CTRL) の PM_MODE およびPM_SLEEP_EN フィールドもこの時点でクリアされます。

通常の条件下では、デバイスは 2 ms 以内に復帰します。

Note: PM_SLEEP_EN ビットをセットするのと同時に PM_MODE フィールドを変更する事はできません。PM_MODE フィールドを変更するのと同時に PM_SLEEP_EN ビットをセットする事はできません。

Note: いずれかの低消費電力モードに移行すると、ホストインターフェイスは機能を停止します。


LAN9252
6.3.5 電源管理レジスタ
6.3.5.1 電源管理制御レジスタ (PMT_CTRL)

この読み / 書き可能レジスタは、本デバイスの電源管理機能を制御します。デバイスの準備が完了したかどうかは、このレジスタのデバイス READY (READY) ビットで判定します。

オフセット : 084h サイズ : 32 ビット


このレジスタは必ずしも 4 バイト全てを読み出す必要はありません。このレジスタには、DWORD アクセスの規則は適用されません。


31:29 電源管理モード (PM_MODE)このレジスタフィールドは、電源管理スリープイネーブル (PM_SLEEP_EN)ビットをセットした場合に移行するチップレベルの電源管理モードを決定します。

000: D0001: D1010: D2011: D3100: 予約済み101: 予約済み110: 予約済み111: 予約済み

電源管理スリープイネーブル (PM_SLEEP_EN) に 1 を書き込んでいる場合、このフィールドへの書き込みは無視されます。

デバイスが復帰すると、このフィールドはクリアされます。

R/W/SC 000b

28 電源管理スリープイネーブル (PM_SLEEP_EN)このビットをセットすると、電源管理モード (PM_MODE) フィールドで指定したチップレベルの電源管理モードに移行します。

0: デバイスは低消費電力スリープ状態でない1: デバイスは低消費電力スリープ状態である

このビットは、PM_MODEレジスタフィールドと同時には書き込みできません。デバイスを適切に動作させるには、PM_MODE フィールドを先に設定してからこのビットをセットする必要があります。

電源管理モード (PM_MODE) に新しい値を書き込んでいる場合、このビットに1 を書き込んでも無視されます。

Note: ハードウェアで禁止されてはいませんが、電源管理モード(PM_MODE) の値が「000 (D0)」の場合、このビットに 1 を書き込んではいけません。

デバイスが復帰すると、このフィールドはクリアされます。

R/W/SC 0b


LAN9252

27 電源管理復帰 (PM_WAKE)このビットをセットすると、PME イベントによる自動復帰が有効になります。

0: 手動復帰のみ1: 自動復帰が有効

R/W 0b

26 LED 無効 (LED_DIS)このビットはLED出力を無効にします。オープンドレイン /オープンソースLEDは駆動されません。プッシュプル LED は駆動されますが、非アクティブ状態にセットされます。

0: LED が有効1: LED が無効

R/W 0b

25:22 予約 RO -

21 EtherCAT コアクロックディセーブル (ECAT_DIS)このビットは、EtherCAT コアのクロックを無効にします。

0: クロックは有効1: クロックは無効

このビットをセットするには、2 回続けて 1 を書き込む必要があります。0 を書き込むとこのビットがリセットされます。

R/W 0b

20 予約 RO -

19:18 予約 RO -

17 Energy Detect/WoL ステータスポート B (ED_WOL_STS_B)このビットは、ポート B PHY で Energy Detect または WoL イベントが発生した事を示します。

このビットをクリアするには、PHY で発生したイベントもクリアする必要があります。イベント要因についてはセクション 6.3、「電源管理」(p. 43) を参照してください。

R/WC 0b

16 Energy Detect/WoL ステータスポート A (ED_WOL_STS_A)このビットは、ポート A PHY で Energy Detect または WoL イベントが発生した事を示します。

このビットをクリアするには、PHY で発生したイベントもクリアする必要があります。イベント要因についてはセクション 6.3、「電源管理」(p. 43) を参照してください。

R/WC 0b

15 Energy Detect/WoL イネーブルポート B (ED_WOL_EN_B)このビットをセットすると、ポート B の Energy Detect または WoL イベントで割り込みステータスレジスタ(INT_STS) のPME_INT ビットがアサートされます。

R/W 0b

14 Energy Detect/WoL イネーブルポート A (ED_WOL_EN_A)このビットをセットすると、ポート A の Energy Detect または WoL イベントで割り込みステータスレジスタ (INT_STS)のPME_INTビットがアサートされます。

R/W 0b

13:10 予約 RO -

9 予約 RO -

8:7 予約 RO -

6:5 予約 RO -



LAN9252

4 予約 RO -

3:1 予約 RO -

0 デバイス READY (READY)このビットがセットされている場合、デバイスがアクセス可能な状態である事を示します。パワーオンリセット、RST# リセット、低消費電力ステートからの復帰、EtherCAT チップレベルまたはモジュールレベルリセット、デジタルリセットのいずれかが発生した場合、ホストプロセッサはデバイスが安定して完全に動作可能な状態になった事をこのフィールドで調べる事ができます。

このビットの立ち上がりエッジで INT_STS のデバイス READY (READY) ビットがアサートされ、有効に設定している場合割り込みを生成できます。

Note: READY ビットがクリアされている間、HW_CFG、PMT_CTRL、BYTE_TEST、RESET_CTL レジスタを除く内部リソースへの読み出しアクセスは禁止されます。このビットがセットされるまで、どのアドレスへの書き込みも無効です。

Note: このビットはハードウェアコンフィグレーションレジスタ(HW_CFG) のビット 27 と同じです。

RO 0b



LAN9252
6.4 デバイス READY の動作
本デバイスは、動作可能な状態になった事を READY ステータスレジスタビットでホストソフトウェアに通知します。このビットは、電源管理制御レジスタ (PMT_CTRL) またはハードウェアコンフィグレーションレジスタ (HW_CFG)から読み出せます。

パワーオンリセット、RST# リセット、EtherCAT チップレベルリセットまたはデジタルリセット ( セクション 6.2、「リセット」参照 ) の後、デバイス READY (READY) ビットはデバイスが EEPROM の内容を読み出してコンフィグレーションが完了した事を示します。

リセット制御レジスタ (RESET_CTL) により EtherCAT リセットが発生すると EtherCAT コアは EEPROM の内容を読み出し、デバイス READY (READY) が一時的に Low になります。

D0 以外の低消費電力ステート ( セクション 6.3.4、「チップレベルの電源管理」参照 ) に移行すると、デバイス READY(READY) は Low になります。デバイスが低消費電力ステートから復帰して D0 ステートに戻り、PLL が安定するとデバイス READY (READY) が High になります。


LAN9252
7.0 コンフィグレーションストラップ
コンフィグレーションストラップを使うと、本デバイスの各種機能をユーザ定義の値に自動で設定できます。ハードストラップはパワーオンリセット (POR)、EtherCAT リセット、ピンリセット (RST#) のいずれかでラッチされます。コンフィグレーションストラップは、未接続時に信号がフローティングしないように抵抗を内蔵しています。特定のコンフィグレーションストラップを負荷に接続する場合、ラッチ前に必要な電圧レベルに達するように内部抵抗の補助として外付けプルアップまたはプルダウン抵抗を使う必要があります。追加した外付け抵抗で内部抵抗をオーバーライドする事もできます。

7.1 ハードストラップ

ハードストラップは、パワーオンリセット (POR)、EtherCAT リセット、ピンリセット (RST#) のいずれかでのみラッチされます。これらのストラップは直接のコンフィグレーション値またはレジスタ既定値として使われます。表 7-1 に、全てのハードストラップとそれぞれに関連するピンの一覧を示します。これらのストラップとそれぞれのピン割り当てはセクション 3.0、「ピンの説明と設定」(p. 11) でも定義しています。

Note: システム設計者は、コンフィグレーションストラップピンがセクション 18.6.3、「リセットおよびコンフィグレーションストラップのタイミング」に記載されたタイミング要件を満たしている事を保証する必要があります。コンフィグレーションストラップピンがラッチされる前に適切な電圧レベルに達していない場合、デバイスは誤ったストラップ値を取り込む事があります。

表 7-1: ハードストラップコンフィグレーションストラップの定義

ストラップ名説明ピン

eeprom_size_strap EEPROM サイズストラップ : EEPROM サイズのレンジを設定します。

Low の場合、1 Kb (128 x 8) ～ 16 Kb (2K x 8) が選択されます。

High の場合、32 Kb (4K x 8) ～ 4 Mb (512K x 8) が選択されます。

E2PSIZE

chip_mode_strap[1:0] EtherCAT チップモードストラップ : このストラップは、アクティブポートの数とポートタイプを決定します。

00 = 2 ポートモード : ポート 0 と 1 は内部 PHY A と B に接続される01 = 予約済み10 = 3 ポートダウンストリームモード : ポート 0 と 1 は内部 PHY A と B に接続される。ポート 2 は外部 MII ピンに接続される11 = 3 ポートアップストリームモード : ポート 2 と 1 は内部 PHY A と B に接続される。ポート 0 は外部 MII ピンに接続される

CHIP_MODE1、CHIP_MODE0

link_pol_strap_mii EtherCAT MIIポートリンク極性ストラップ :このストラップは、MII_LINK ピンの極性を決定します。

0 = MII_LINK が Low の場合、100 Mbit/s 全二重リンクが確立されている1 = MII_LINK が High の場合、100 Mbit/s 全二重リンクが確立されている

MII_LINKPOL


LAN9252

tx_shift_strap[1:0] EtherCAT MIIポートTXタイミングシフトストラップ :これらのストラップは、MII ポートの MII TX タイミングシフトの値を決定します。

00 = 0 ns01 = 10 ns10 = 20 ns11 = 30 ns

TX_SHIFT[1:0]

fx_mode_strap_1 PHY A FXモードストラップ: PHY AのFXモードを選択します。

FXLOSENが>1 V (typ.)またはFXSDENAが>1 V (typ.)の場合、このストラップは High にセットされます。

FXLOSEN :FXSDENA

fx_mode_strap_2 PHY B FXモードストラップ: PHY BのFXモードを選択します。

FXLOSENが>1 V (typ.)またはFXSDENBが>2 V (typ.)の場合、このストラップは High にセットされます。

FXLOSEN :FXSDENB

fx_los_strap_1 PHY A FX-LOS 選択ストラップ : PHY A の LOS モードを選択します。

FXLOSENが>1 V (typ.)の場合、このストラップはHighにセットされます。

FXLOSEN

fx_los_strap_2 PHY B FX-LOS 選択ストラップ : PHY B の LOS モードを選択します。

FXLOSENが>2 V (typ.)の場合、このストラップはHighにセットされます。

FXLOSEN

表 7-1: ハードストラップコンフィグレーションストラップの定義 ( 続き )

ストラップ名説明ピン


LAN9252
8.0 システム割り込み
8.1 機能概要

本章では、本デバイスのシステム割り込み構造について説明します。本デバイスには多層のプログラマブルな割り込み構造を備えており、これをシステム割り込みコントローラで制御します。プログラマブルなシステム割り込みはデバイスの各種サブモジュールによって内部で生成され、IRQ 割り込み出力ピンから 1 つの外部ホスト割り込みを生成するように設定できます。ホスト割り込みはプログラマブルであるため、アプリケーション要件に応じて性能を適化できます。IRQ 割り込みのバッファタイプ、極性、ネゲート期間はカスタマイズ可能です。他のデバイスと割り込みを共有する場合、IRQ 割り込みをオープンドレイン出力として設定できます。全ての内部割り込みはマスク可能で、IRQ 割り込みをトリガできます。

8.2 割り込み要因

本デバイスは以下の種類の割り込みを生成できます。

• Ethernet PHY 割り込み

• 電源管理割り込み

• 汎用タイマ割り込み (GPT)• EtherCAT 割り込み

• ソフトウェア割り込み ( 汎用 )• デバイス READY 割り込み

• クロック出力テストモード

全ての割り込みは、図 8-1 に示すように多層の分岐構造をしたレジスタを使ってアクセスおよび設定します。本デバイスの割り込み構造の上位には、割り込みステータスレジスタ(INT_STS)、割り込みイネーブルレジスタ(INT_EN)、割り込みコンフィグレーションレジスタ (IRQ_CFG) があります。

割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) を使ってデバイスの各種サブモジュールの割り込みを有効 / 無効に設定した後、全ての有効な割り込みを OR ゲートに入力して 1 つの IRQ 割り込みを生成します。汎用タイマ、ソフトウェア割り込み、デバイス READY 割り込みへのアクセスと設定は、これらのレジスタで直接実行できます。これらの割り込みは、この 2 つのレジスタ内で直接監視、有効 / 無効化、クリアできます。また、EtherCAT スレーブ割り込み、電源管理割り込み、Ethernet PHY 割り込みのイベント発生を通知する機能もあります。これらの割り込みは、割り込み要因が他のサブブロックレジスタで生成およびクリアされるという点が先に挙げた割り込みと異なります。サブモジュール内のどのイベントによって割り込みが発生したかは INT_STSレジスタでは知る事ができないため、別途サブモジュールの割り込みレジスタ ( 図 8-1 参照 ) をソフトウェアでポーリングして具体的な割り込み要因を判定し、クリアする必要があります。複数のレジスタが関係する割り込みの場合、割り込み処理が完了して割り込み要因をクリアした後でないと INT_STS レジスタの該当するビットはクリアされません。

割り込みコンフィグレーションレジスタ (IRQ_CFG) は、IRQ 割り込み出力ピンの有効 / 無効、および各種属性を設定します。IRQ ピンのバッファタイプ、極性、ネゲート期間を IRQ_CFG レジスタで変更できます。ネゲートタイマはIRQ 出力に必要な小割り込みネゲート期間を確保するためのもので、割り込みコンフィグレーションレジスタ(IRQ_CFG) の割り込みネゲート期間 (INT_DEAS) フィールドでプログラムできます。このフィールドの値を 0 に設定すると、ネゲートタイマが無効になります。ネゲート期間は、何らかの要因により IRQ ピンがネゲートした時点から開始します。


LAN9252

以下のセクションでは、各割り込みカテゴリと関連レジスタについて詳しく説明します。各割り込みレジスタのビットレベル定義は、それぞれの機能に関する章を参照してください。

8.2.1 Ethernet PHY 割り込み

どちらの Ethernet PHY も、割り込み要因の内容は共通です。上位の割り込みステータスレジスタ (INT_STS) の PHYA 割り込みイベント (PHY_INT_A) ビットおよび PHY B 割り込みイベント (PHY_INT_B) ビットは、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) で PHY 割り込みイベントが発生したかどうかを示します。

PHY 割り込みは、それぞれに対応する PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で有効 / 無効にできます。PHY 割り込みの要因は、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) で判定およびクリアできます。以下のイベントでそれぞれ固有の割り込みが発生します。

• ENERGYON のアサート

• 自動ネゴシエーションの完了

• リモート故障の検出

• リンクダウン ( リンクステータスのネゲート )• リンクアップ ( リンクステータスのアサート )• 自動ネゴシエーションの LP 肯定応答

• 並列検出の障害

• 自動ネゴシエーションページの受信

• Wake-on-LAN イベントの検出

図 8-1: 機能割り込みの階層

INT_CFG

INT_STS

INT_EN

Top Level Interrupt Registers(System CSRs)

PHY_INTERRUPT_SOURCE_B

PHY_INTERRUPT_MASK_B

PHY B Interrupt Registers

Bit 27 (PHY_INT_B)of INT_STS register

PHY_INTERRUPT_SOURCE_A

PHY_INTERRUPT_MASK_A

PHY A Interrupt Registers

Bit 26 (PHY_INT_A)of INT_STS register

PMT_CTRL

Power Management Control RegisterBit 17 (PME_INT)

of INT_STS register

ECAT_AL_EVENT_REQUEST

ECAT_AL_EVENT_MASK

EtherCAT Interrupt Registers

Bit 0 (ECAT_INT)of INT_STS register


LAN9252
割り込みイベントで外部 IRQ 割り込みピンをトリガするには、対応する PHY x 割り込みマスクレジスタ(PHY_INTERRUPT_MASK_x) で目的の PHY 割り込みイベントを有効にしておく事、割り込みイネーブルレジスタ(INT_EN) の PHY A 割り込みイベントイネーブル (PHY_INT_A_EN) ビットまたは PHY B 割り込みイベントイネーブル(PHY_INT_B_EN)ビットを必要に応じてセットしておく事、割り込みコンフィグレーションレジスタ(IRQ_CFG)の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です。
Ethernet PHY 割り込みの詳細は、セクション 11.2.7、「PHY 割り込み」(p. 128) を参照してください。

8.2.2 電源管理割り込み

本デバイスでは、複数の電源管理イベントを割り込み要因として使えます。上位の割り込みステータスレジスタ(INT_STS) の電源管理割り込みイベント (PME_INT) ビットは、電源管理制御レジスタ (PMT_CTRL) で電源管理割り込みイベントが発生したかどうかを示します。

電源管理制御レジスタ (PMT_CTRL) には、全ての電源管理割り込み条件のイネーブルビットとステータスビットがあります。これには、PHY での Energy Detect と PHY A および B による Wake-On-LAN ( パーフェクト DA、ブロードキャスト、復帰フレーム、マジックパケット ) 検出が含まれます。

電源管理割り込みイベントで外部 IRQ 割り込みピンをトリガするには、電源管理制御レジスタ (PMT_CTRL) で目的の電源管理割り込みイベントを有効にしておく事、割り込みイネーブルレジスタ (INT_EN) の電源管理イベント割り込みイネーブル (PME_INT_EN) ビットをセットしておく事、割り込みコンフィグレーションレジスタ (IRQ_CFG) のIRQ イネーブル (IRQ_EN) ビット (bit 8) で IRQ 出力を有効にしておく事が必要です。

電源管理割り込みは、本デバイスの電源管理機能の一部に過ぎません。電源管理の詳細は、セクション 6.3、「電源管理」(p. 43) を参照してください。

8.2.3 汎用タイマ割り込み

GP タイマ (GPT_INT) 割り込みは、上位の割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) で提供されます。この割り込みは汎用タイマカウントレジスタ (GPT_CNT) が 0 から FFFFh へ折り返すと発生し、割り込みステータスレジスタ (INT_STS)のGPタイマ (GPT_INT)ビットに1を書き込むとクリアされます。

汎用タイマ割り込みイベントで外部 IRQ 割り込みピンをトリガするには、汎用タイマコンフィグレーションレジスタ (GPT_CFG) の汎用タイマイネーブル (TIMER_EN) ビットで GPT を有効にしておく事、割り込みイネーブルレジスタ (INT_EN)のGPタイマ割り込みイネーブル (GPT_INT_EN)ビットをセットしておく事、割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です。

汎用タイマの詳細は、セクション 15.1、「汎用タイマ」(p. 297) を参照してください。

8.2.4 EtherCAT 割り込み

上位の割り込みステータスレジスタ (INT_STS) の EtherCAT 割り込みイベント (ECAT_INT) ビットは、AL イベント要求レジスタで EtherCAT 割り込みイベントが発生したかどうかを示します。AL イベントマスクレジスタには、全ての EtherCAT 割り込み条件のイネーブルビットがあります。AL イベント要求レジスタには、全ての EtherCAT 割り込みのステータスビットがあります。

EtherCAT 割り込みイベントで外部 IRQ 割り込みピンをトリガするには、AL イベントマスクレジスタで目的のEtherCAT 割り込みを有効にしておく事、割り込みイネーブルレジスタ (INT_EN) の EtherCAT 割り込みイベントイネーブル (ECAT_INT_EN) ビットをセットしておく事、割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQイネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です。

EtherCAT 割り込みの詳細はセクション 12.0、「EtherCAT」(p. 196) を参照してください。

8.2.5 ソフトウェア割り込み

ソフトウェア割り込みは、上位の割り込みステータスレジスタ(INT_STS)と割り込みイネーブルレジスタ(INT_EN)で利用できます。割り込みステータスレジスタ (INT_STS) のソフトウェア割り込み (SW_INT) ビットがクリアからセットに変化すると、その立ち上がりエッジで割り込みイネーブルレジスタ(INT_EN)のソフトウェア割り込みイネーブル (SW_INT_EN) ビットが生成されます。この割り込みを使うと、ソフトウェアで汎用目的の割り込みを容易に生成できます。

ソフトウェア割り込みイベントで外部 IRQ 割り込みピンをトリガするには、割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です。


LAN9252
8.2.6 デバイス READY 割り込み
デバイス READY 割り込みは、上位の割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ(INT_EN) で利用できます。割り込みステータスレジスタ (INT_STS) のデバイス READY (READY) ビットは、電源投入またはリセット条件後にデバイスがアクセス可能な状態になった事を示します。割り込みステータスレジスタ(INT_STS) のこのビットは、1 を書き込むとクリアされます。

デバイス READY 割り込みイベントが外部 IRQ 割り込みピンをトリガするには、割り込みイネーブルレジスタ(INT_EN) のデバイス READY イネーブル (READY_EN) ビットをセットしておく事、割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です。

8.2.7 クロック出力テストモード

割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ クロック選択 (IRQ_CLK_SELECT) ビットをセットすると、水晶振動子クロックを IRQ ピンに出力してシステムレベルデバッグに役立てる事ができます。

善の結果を得るには、IRQ バッファタイプ (IRQ_TYPE) ビットを使って IRQ ピンをプッシュプルドライバに設定する必要があります。

8.3 割り込みレジスタ

このセクションでは、直接アドレス指定可能な割り込み関連のシステム CSR について説明します。これらのレジスタは、IRQ 割り込み出力ピンと各種デバイス割り込み要因を制御、設定、監視します。直接アドレス指定可能な全レジスタマップの概要は、セクション 5.0、「レジスタマップ」(p. 32) を参照してください。

表 8-1: 割り込みレジスタ

アドレスレジスタ名 ( 記号 )

054h 割り込みコンフィグレーションレジスタ (IRQ_CFG)

058h 割り込みステータスレジスタ (INT_STS)

05Ch 割り込みイネーブルレジスタ (INT_EN)


LAN9252
8.3.1 割り込みコンフィグレーションレジスタ (IRQ_CFG)
この読み / 書き可能レジスタは、IRQ 信号を設定し、その状態を示します。



31:24 割り込みネゲート期間 (INT_DEAS)このフィールドは、割り込み要求のネゲート期間(単位: 10 µs)を決定します。

このフィールドを 0 に設定するとデバイスは INT_DEAS 間隔を無効にし、インターバルカウンタを無効にして保留中の割り込みがあれば発行します。0 以外の新しい値をこのフィールドに書き込むと、それ以降の割り込みは新しい設定に従います。

R/W 00h

23:15 予約 RO -

14 割り込みネゲート期間クリア (INT_DEAS_CLR)このレジスタに1を書き込むと割り込みコントローラのネゲートカウンタがクリアされ、割り込みコントローラが現在ネゲート期間中かどうかにかかわらずネゲート期間が初から始まります。

0: 通常動作1: ネゲートカウンタをクリア

R/WSC

0h

13 割り込みネゲートステータス (INT_DEAS_STS)このビットがセットされている場合、割り込みコントローラが現在ネゲート期間中であり、割り込みが発生しても IRQ ピンに送信されない事を示します。このビットがクリアの場合、割り込みコントローラは現在ネゲート期間中でなく、割り込みは IRQ ピンに送信されます。

0: 割り込みコントローラがネゲート期間中でない1: 割り込みコントローラがネゲート期間中である

RO 0b

12 マスタ割り込み (IRQ_INT)この読み出し専用ビットは、IRQ_EN ビットの設定および割り込みネゲート機能の状態にかかわらず内部 IRQ ラインの状態を示します。このビットがセットされている場合、有効に設定した割り込みが少なくとも 1 つ発生中である事を示します。

0: 有効に設定した割り込みが発生していない1: 有効に設定した割り込みが少なくとも 1 つ発生中である

RO 0b

11:9 予約 RO -

8 IRQ イネーブル (IRQ_EN)このビットは、IRQ ピンへの終割り込み出力を制御します。このビットをクリアすると、IRQ 出力は無効で常時ネゲートされます。このビットは、内部割り込みステータスビットには一切影響を与えません。

0: IRQ ピンへの出力を無効にする1: IRQ ピンへの出力を有効にする

R/W 0b

7:5 予約 RO -


LAN9252

Note 1: 「NASR」と記載されたレジスタビットは、リセット制御レジスタ (RESET_CTL) の DIGITAL_RST ビットがセットされてもリセットされません。

4 IRQ 極性 (IRQ_POL)このビットをクリアすると、IRQ ラインはアクティブ Low 出力として機能します。このビットをセットすると、IRQ 出力はアクティブ High です。IRQ_TYPE ビットで IRQ をオープンドレイン出力に設定した場合、このビットは無視され割り込みは常にアクティブ Low です。

0: IRQ アクティブ Low 出力1: IRQ アクティブ High 出力

R/WNASRNote 1

0b

3:2 予約 RO -

1 IRQ クロック選択 (IRQ_CLK_SELECT)このビットをセットすると、水晶振動子クロックを IRQ ピンに出力できます。これはシステムデバッグ時にクロックを観察するためのもので、通常の動作には使いません。

Note: このビットを使う場合、IRQ ピンをプッシュプルドライバに設定する必要があります。

R/W 0b

0 IRQ バッファタイプ (IRQ_TYPE)このビットをクリアすると、IRQピンはオープンドレイン出力として機能し、ワイヤード OR 割り込み構成で使えます。このビットをセットすると、IRQピンはプッシュプルドライバです。

Note: オープンドレイン出力に設定した場合、IRQ_POL ビットは無視され割り込み出力は常にアクティブ Low です。

0: IRQ ピンはオープンドレイン出力1: IRQ ピンはプッシュプルドライバ

R/WNASRNote 1

0b



LAN9252
8.3.2 割り込みステータスレジスタ (INT_STS)
このレジスタには、発生した割り込みのステータスビットがあります。値が 1 の場合、対応する割り込み条件が成立している事を示します。値が 0 の場合、対応する割り込み条件が成立していない事を示します。このレジスタのビットは、割り込みイネーブルレジスタ (INT_EN) でその要因が割り込みとして有効に設定されているかどうかにかかわらず割り込み要因のステータスを反映します。「R/WC」と記載されているビットに 1 を書き込むと割り込みに肯定応答を返した事になり、割り込みがクリアされます。



31 ソフトウェア割り込み (SW_INT)この割り込みは、この割り込みは、割り込みイネーブルレジスタ (INT_EN)のソフトウェア割り込みイネーブル (SW_INT_EN) ビットを High にセットすると生成されます。1 を書き込むと、この割り込みはクリアされます。

R/WC 0b

30 デバイス READY (READY)この割り込みは、電源投入またはリセット条件後にデバイスがアクセス可能な状態になった事を示します。

R/WC 0b

29 予約 RO -

28 予約 RO -

27 PHY B 割り込みイベント (PHY_INT_B)このビットは、PHY B からの割り込みイベントを示します。割り込み要因は、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) をポーリングして判定できます。

RO 0b

26 PHY A 割り込みイベント (PHY_INT_A)このビットは、PHY A からの割り込みイベントを示します。割り込み要因は、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x)をポーリングして判定できます。

RO 0b

25:23 予約 RO -

22 予約 RO -

21:20 予約 RO -

19 GP タイマ (GPT_INT)この割り込みは、汎用タイマカウントレジスタ (GPT_CNT)が0からFFFFhへ折り返すと発生します。

R/WC 0b

18 予約 RO -

17 電源管理割り込みイベント (PME_INT)この割り込みは、電源管理制御レジスタ (PMT_CTRL) で設定した電源管理イベントが検出されると発生します。1 を書き込むと、このビットはクリアされます。このビットをクリアする前に、電源管理制御レジスタ(PMT_CTRL) のマスクされていない全てのビットをクリアしておく必要があります。

Note: 割り込みネゲート期間は PME 割り込みには適用されません。

R/WC 0b

16:13 予約 RO -

12 予約 RO -


LAN9252

11:3 予約 RO -

2:1 予約 RO -

0 EtherCAT 割り込みイベント (ECAT_INT)このビットは、EtherCAT 割り込みイベントの発生を示します。割り込み要因は、AL イベント要求レジスタをポーリングして判定できます。

RO 0b



LAN9252
8.3.3 割り込みイネーブルレジスタ (INT_EN)
このレジスタには、IRQ 出力ピンに対する割り込みイネーブルビットがあります。これらのビットに 1 を書き込むと、対応する割り込みが IRQ の割り込み要因として有効になります。このレジスタで各要因を割り込みとして有効に設定したかどうかにかかわらず ( ただし割り込みステータスレジスタ (INT_STS) を除く )、ソフトウェア割り込みイネーブル (SW_INT_EN) レジスタのビットには割り込み要因のステータスが反映されます。各割り込みの詳細は、このレジスタと同じレイアウトの割り込みステータスレジスタ (INT_STS) の各ビットの説明を参照してください。

オフセット : 05Ch サイズ : 32 ビット


31 ソフトウェア割り込みイネーブル (SW_INT_EN) R/W 0b

30 デバイス READY イネーブル (READY_EN) R/W 0b

29 予約 RO -

28 予約 RO -

27 PHY B 割り込みイベントイネーブル (PHY_INT_B_EN) R/W 0b

26 PHY A 割り込みイベントイネーブル (PHY_INT_A_EN) R/W 0b

25:23 予約 RO -

22 予約 RO -

21:20 予約 RO -

19 GP タイマ割り込みイネーブル (GPT_INT_EN) R/W 0b

18 予約 RO -

17 電源管理イベント割り込みイネーブル (PME_INT_EN) R/W 0b

16:13 予約 RO -

12 予約 RO -

11:3 予約 RO -

2:1 予約 RO -

0 EtherCAT 割り込みイベントイネーブル (ECAT_INT_EN) R/W 0b


LAN9252
9.0 ホストバスインターフェイス
9.1 機能概要

ホストバスインターフェイス (HBI) モジュールは、本デバイスとホストシステムの通信に使う高速非同期スレーブインターフェイスを提供します。システム CSR、内部 FIFO、メモリには HBI を使ってアクセスでき、バイトスワップは選択したエンディアンに基づいて HBI が実行します。

以下に、HBI の機能の概要を示します。

• アドレスバス入力 : 2 つのアドレス指定モードをサポートします。1 つはデータバスにアドレスを多重化する方式で、もう 1 つはデータバスにアドレスを多重化せず、アドレスインデックスレジスタを使ってアクセスする方式です。モードの選択はコンフィグレーション入力で行います。

• 選択可能なデータバス幅 : ホストデータバス幅は選択可能です。16 ビットデータモードと 8 ビットデータモードをサポートします。この選択はコンフィグレーション入力で行います。HBI は書き込みデータに対してバイト /ワードから DWORD への変換 ( アセンブリ ) を実行し、読み出し時にバイト / ワード数をカウントします。16 ビットモードでのバイト単位でのアクセスはサポートしません。

• 選択可能な読み / 書き制御モード : 2 つの制御モードを利用できます。読み出しピンと書き込みピン、またはイネーブルピンと方向ピンで制御します。モードの選択はコンフィグレーション入力で行います。

• 選択可能な制御ラインの極性 : チップセレクト、読み / 書きおよびアドレスラッチ信号の極性は、コンフィグレーション入力で選択できます。

• 動的エンディアン制御 : HBI は、エンディアン信号に基づいてホストのバイトオーダをビッグエンディアンとリトルエンディアンのどちらかに設定できます。このインターフェイスは柔軟性が高く、レジスタとメモリで異なるエンディアンを混在させる事ができます。デバイスのアドレス指定モードに応じて、このエンディアン信号はコンフィグレーションレジスタで制御するか、アドレス入力の一部としてストローブします。

• ダイレクト FIFO アクセス : FIFO ダイレクト選択信号がアクティブな場合、ホストによる書き込み動作は全てEtherCAT プロセス RAM 書き込みデータ FIFO ( 多重化アドレス指定モードのみ ) への書き込みとなり、ホストによる読み出し動作は全てEtherCATプロセスRAM読み出しデータ FIFO(多重化アドレス指定モードのみ )からの読み出しとなります。この信号はアドレス入力の一部としてストローブします。

9.2 読み書き制御信号

本デバイスは以下の 2 種類の読み書き制御信号をサポートします。

• 読み出し (RD) ストローブと書き込み (WR) ストローブを別々のピンで入力する方法

• 読み出し信号と書き込み信号をイネーブル入力 (ENB) と方向入力 (RD_WR) からデコードする方法

9.3 制御ラインの極性

本デバイスは、以下に対する極性制御をサポートします。

• チップセレクト入力 (CS)• 読み出しストローブ (RD)/ 方向入力 (RD_WR)• 書き込みストローブ (WR)/ イネーブル入力 (ENB)• アドレスラッチ制御 (ALELO と ALEHI)

9.4 多重化アドレス / データモード

多重化アドレス / データモードでは、アドレス、FIFO ダイレクト選択、エンディアン選択入力をデータバスと兼用します。大 16 本のアドレス / データピンを使うシングルフェイズアドレスと、下位 8 データビットのみを使うデュアルフェイズアドレスの 2 つのモードをサポートします。

9.4.1 アドレスラッチサイクル

9.4.1.1 シングルフェイズアドレスラッチ

シングルフェイズモードでは、全てのアドレスビット、FIFO ダイレクト選択信号、エンディアン選択を ALELO信号の後側のエッジを使ってデバイスにストローブします。アドレスラッチは 16 本全てのアドレス / データピンに実装されています。8 ビットデータモードでは、ピン AD[15:8] はアドレス指定専用で、読み出しおよび書き込み動作中にこれらの上位アドレスラインに有効なアドレスを駆動し続ける必要はありません。しかし、部分アドレス多重と呼ばれるこの動作が可能なのは、デバイスがこれらのピンを決して駆動しないためです。


LAN9252
ALELO 信号を CS 信号で制限するかどうかは選択できます。制限を有効にした場合、アドレス入力をストローブするには ALELO がアクティブな間 CS もアクティブにする必要があります。制限を有効にしない場合、アドレスフェイズの間 CS はドントケアです。
アドレスは、それ以降の全ての読み出しと書き込み用に保持されます。このアドレスは、リセットイベントが発生するか新しいアドレスが書き込まれるまで保持されます。このため、同じアドレスに対して複数の読み出しおよび書き込み要求を発行する場合、アドレスラッチの動作を何度も繰り返す必要はありません。

9.4.1.2 デュアルフェイズアドレスラッチ

デュアルフェイズモードでは、ALELO 信号が非アクティブに遷移するエッジを使って下位 8 ビットのアドレスをデバイスにストローブし、残りの上位アドレスビット、FIFO ダイレクト選択信号、エンディアン選択は ALEHI 信号の後側エッジを使ってデバイスにストローブします。ストローブの順番はどちらでもかまいません。8 ビットデータモードの場合、ピン AD[15:8] は使いません。16 ビットデータモードの場合、ピン D[15:8] はデータのみに使います。

ALELOおよびALEHI信号をCS信号で制限するかどうかは選択できます。制限を有効にした場合、アドレス入力をストローブするには ALELO と ALEHI がアクティブな間 CS もアクティブにする必要があります。制限を有効にしない場合、アドレスフェイズの間 CS はドントケアです。

アドレスは、それ以降の全ての読み出しと書き込み用に保持されます。このアドレスは、リセットイベントが発生するか新しいアドレスが書き込まれるまで保持されます。このため、同じアドレスに対して複数の読み出しおよび書き込み要求を発行する場合、アドレスラッチの動作を何度も繰り返す必要はありません。

9.4.1.3 アドレス / データピンへのアドレスビットの割り当て

8 ビットデータモードでは、アドレスビット 0 をピン AD[0] に多重化し、アドレスビット 1 をピン AD[1] に多重化します ( 以下同様 )。上位のアドレスビットはビット 9 で、シングルフェイズの場合ピン AD[9]、デュアルフェイズの場合ピン AD[1] に多重化します。デバイスにラッチされるアドレスはバイトアドレスと見なされ、1 KB (0 ～ 3FFh)をカバーします。

16 ビットデータモードでは、アドレスビット 1 をピン AD[0] に多重化し、アドレスビット 2 をピン AD[1] に多重化します ( 以下同様 )。上位のアドレスビットはビット 9 で、シングルフェイズの場合ピン AD[8]、デュアルフェイズの場合ピン AD[0] に多重化します。デバイスにラッチされるアドレスはワードアドレスと見なされ、512 ワード (0 ～1FFh) をカバーします。

このアドレスをデバイスの他のブロックに送信する場合、バイトアドレスに変換されます。

9.4.1.4 アドレス / データピンへのエンディアン選択の割り当て

エンディアン選択はアドレスと一緒にデータピンに多重化され、ホストシステムはアクセス先のメモリアドレスに応じてエンディアンを動的に選択できます。これにより、レジスタとメモリで異なるエンディアンを混在させる事ができます。

エンディアン選択は、後のアドレスビットの 1 ビット上のデータピンに多重化されます。

9.4.1.5 アドレス / データピンへの FIFO ダイレクト選択の割り当て

FIFO ダイレクト選択信号はアドレスと一緒にデータピンに多重化され、ホストシステムは EtherCAT プロセス RAMデータ FIFO をあたかも 1 つの大きいフラットなアドレス空間のようにアドレス指定できます。

FIFO ダイレクト選択信号は、後のアドレスビットの 2 ビット上のデータピンに多重化されます。

9.4.2 データサイクル

ホストデータバスは 16 または 8 ビット幅ですが、内部レジスタは全て 32 ビット幅です。ホストバスインターフェイスは 8ビットデータモードか 16ビットデータモードかに応じてバイトまたはワードをDWORDに変換します。1 回の書き込みまたは読み出しを実行するには、同じ DWORD 内で 4 回または 2 回の連続アクセスが必要です。

9.4.2.1 書き込みサイクル

書き込みサイクルは、CS と WR がアクティブ ( または RD_WR が書き込みを示しており ENB がアクティブ ) になると開始します。ホストアドレスとエンディアンはアドレスラッチサイクルで既に取り込まれています。

書き込みサイクルの後側のエッジ (WR、CS、ENB のいずれかが非アクティブ状態に遷移 ) で、ホストデータが HBI のレジスタに取り込まれます。バス幅に応じて、1 ワードまたは 1 バイトが取り込まれます。これは DWORD アセンブリとして機能し、影響を受けるワード (16 ビットデータモードの場合 ) またはバイト (8 ビットデータモードの場合 ) は下位アドレス入力で決まります。バイトスワップも選択したエンディアンに基づいてこの時点で実行されます。

初期化後の書き込み

デバイス初期化後、読み出しサイクルを 1 回実行するまでホストバスからの書き込みは無視されます。

電源管理モード中およびモード後の書き込み


LAN9252
D0 以外の電源管理モード中またはモード後は、読み出しサイクルを 1 回実行するまでホストバスからの書き込みは無視されます。
8 および 16 ビットアクセス

1 回の DWORD 転送を完了するには、ホストは 16 ビットデータモードか 8 ビットデータモードかに応じて 2 回または4 回の 16 ビットまたは 8 ビット書き込みを実行する必要があります。順番に関する要件はありません。DWORD を構成する全てのワードまたはバイトへの書き込みを実行するならば、ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません。

書き込み回数は、書き込みバイト / ワードカウンタで計数します。カウンタは書き込みサイクルの後側のエッジでインクリメントします。全ての書き込みが完了したら、内部レジスタに 32 ビット値が書き込まれます。

D0 以外の電源管理モードに設定すると、書き込みバイト / ワードカウンタはリセットされます。

9.4.2.2 読み出しサイクル

読み出しサイクルは、CS と RD がアクティブ ( または RD_WR が読み出しを示しており ENB がアクティブ ) になると開始します。ホストアドレスとエンディアンはアドレスラッチサイクルで既に取り込まれています。

読み出しサイクルの開始時、適切なレジスタが選択されてそのデータがデータピンに駆動されます。バス幅に応じて、1 ワードまたは 1 バイトが読み出されます。どのバイト (8 ビットデータモードの場合 ) またはワード (16 ビットデータモードの場合 ) が返されるかは、選択したエンディアンと下位アドレス入力で決まります。初期化完了のポーリング

デバイスが初期化されるまで、HBI は有効なデータを返しません。HBI が機能しているかどうかを判定するには、バイトオーダテストレジスタ (BYTE_TEST) をポーリングします。1 回のポーリングは、1 回または複数回のアドレスラッチサイクルと 1 回のデータサイクルで構成されます。正しいパターンが読み出された場合、インターフェイスは機能していると考えられます。この時点で、この時点で、ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス READY (READY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます。

電源管理モード中およびモード後の読み出し

D0 以外の電源管理モード中、ホストバスからの読み出し要求は無視されます。アクティブな読み出しサイクル中に電源管理モードが D0 に戻ると、残りの読み出しサイクルは無視されます。内部レジスタは影響を受けず、HBI の状態は変化しません。


特定のレジスタへのアクセスでは、1 回の DWORD 転送を完了するにはホストは 16 ビットまたは 8 ビット読み出しを 2 回または 4 回連続して実行する必要があります。順番に関する要件はありません。DWORD を構成する全てのワードまたはバイトからの読み出しを実行するならば、ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません。

読み出し回数は、読み出しバイト / ワードカウンタで計数します。このカウンタは上記の書き込みカウンタとは別のものです。カウンタは読み出しサイクルの後側のエッジでインクリメントします。DWORD の後の読み出しで内部読み出しが実行され、読み出しにより状態が変化する CSR はこの時点で更新されます。

D0 以外の電源管理モードに設定すると、読み出しバイト / ワードカウンタはリセットされます。

特殊な CSR の処理

ライブビット

ハードウェアイベントによって更新されるレジスタビットは、読み出しサイクル中に値が変化しないように読み出しサイクルの開始時にホールドされます。

16 または 8 ビットモードでの複数バイト / ワードのライブレジスタ

一部のレジスタでは、「ライブ」フィールドまたは関連フィールドが複数のバイトまたはワードにまたがる事があります。16 ビットまたは 8 ビットデータモードで読み出しを実行中、これらフィールドの値がホスト読み出しのサイクル間で変化する可能性があります。過渡値を読み出すのを防ぐため、これらのレジスタは初のバイトまたはワードを読み出すとロックされ、後のバイトまたはワードを読み出すとロックが解除されます。

Note: 同じ DWORD アセンブルサイクルで同じワードまたはバイトを書き込むと、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。

Note: 同じ DWORD から同じワードまたはバイトを読み出すと、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。HBI には、4 バイトが読み出された事をカウントする機能しかありません。


LAN9252
D0 以外の電源管理モードに設定すると、レジスタのロックは解除されます。
読み出しにより状態が変化するレジスタと FIFOFIFO または読み出しにより状態が変化するレジスタは、読み出しサイクルの後に更新されます。

内部読み出しサイクルは 1 回のみ示され、後のバイト (8 ビットデータモードの場合 ) またはワード (16 ビットデータモードの場合 ) で実行されます。

読み出しにより状態が変化するライブレジスタビット

前述の通り、ライブビットを含むレジスタは読み出しサイクルの開始時にホールドされ、16 ビットおよび 8 ビットアクセスでは複数ビットが複数のバイトまたはワードにまたがるレジスタもロックされます。このホールドまたはロック中にハードウェアイベントが発生した場合もライブビットは更新されますが、ライブビットがクリアされる等の影響を受けるのは読み出しサイクルの後であり、ハードウェアイベントは失われます。

これを防ぐため、各 CSR は読み出しまたは複数の読み出しが終わるまでハードウェアイベントによる更新を遅らせます。

リセットまたは初期化中のレジスタポーリング

一部のレジスタは、デバイスへのアクセスが可能かどうかを判断するためにリセットまたはデバイス初期化中でのポーリングが可能です。これらのレジスタは全てのワードまたはバイトを読み出す必要はなく、1 回の読み出しのみを実行できます。レジスタの同じバイトまたはワードの読み出しを繰り返す事ができます。

16 ビットまたは 8 ビットのみを読み出し可能なレジスタ、およびリセットまたはデバイス初期化中に読み出し可能なレジスタは、各レジスタの説明に記載しています。

9.4.2.3 ホストエンディアン

本デバイスは、アドレスラッチサイクルでラッチしたエンディアン選択に基づき、ビッグエンディアンとリトルエンディアンのホストバイト順をサポートしています。エンディアン選択が Low の場合ホストアクセスはリトルエンディアンで、High の場合ホストアクセスはビッグエンディアンです。代表的な応用回路では、エンディアン選択は上位アドレスラインに接続し、アドレスに基づいてエンディアンを選択できるようにします。このインターフェイスは柔軟性が高く、PIO アクセスでもホスト DMA アクセスでもレジスタとメモリで異なるエンディアンを混在させる事ができます。

内部バスは全て 32 ビットで、バイト順はリトルエンディアンです。ホストバスインターフェイス内のロジックは、該当するエンディアンビットと下位アドレスビットの状態に基づいてバイト順を並べ替えます。

図 9-1: リトルエンディアンのバイト順 (p. 66) と図 9-2: ビッグエンディアンのバイト順 (p. 67) に、サポートされるエンディアン設定とデータバスサイズに応じたデータパスの動作を示します。


LAN9252

図 9-1: リトルエンディアンのバイト順

8-BIT LITTLE ENDIAN

0123

0

1

2

3

07

07815162331 24

A = 2

A = 3

MSB LSB

HOST DATA BUS

INTERNAL ORDER

A = 0

A = 1

16-BIT LITTLE ENDIAN

0123

01

23

07815

07815162331 24

A = 0

A = 1

MSB LSB

HOST DATA BUS

INTERNAL ORDER


LAN9252

図 9-2: ビッグエンディアンのバイト順

8-BIT BIG ENDIAN

0123

07815162331 24

3

2

1

0

07

A = 2

A = 3

MSB LSB

HOST DATA BUS

INTERNAL ORDER

A = 1

A = 0

16-BIT BIG ENDIAN

0123

07815162331 24

32

10

07815

A = 0

A = 1

MSB LSB

HOST DATA BUS

INTERNAL ORDER


LAN9252
9.4.3 EtherCAT プロセス RAM データ FIFO へのアクセス
9.4.3.1 FIFO ダイレクト選択アクセス

ホストシステムは、FIFO ダイレクト選択信号を使って EtherCAT プロセス RAM データ FIFO をあたかも 1 つの大きいフラットなアドレス空間のようにアドレス指定できます。アドレスラッチサイクル中にラッチされた FIFO ダイレクト選択信号がアクティブの場合、ホストによる書き込みは全て EtherCAT プロセス RAM 書き込みデータ FIFO に対して実行され、ホストによる読み出しは全て EtherCAT プロセス RAM 読み出しデータ FIFO から実行されます。バイトまたはワードを正しく選択するために、ラッチされた下位アドレス信号のみをデコードします。このモードでは、それ以外のアドレス入力は全て無視されます。それ以外の動作 ( 例 : DWORD アセンブリ、FIFO ポップ ) は同じです。

FIFO ダイレクト選択アクセスのエンディアンは、アドレスラッチサイクルでラッチされたエンディアン選択で決まります。

EtherCAT プロセス RAM 読み出しデータ FIFO に対するバースト読み出しアクセスはサポートされません。しかし、リセットイベントが発生するか新しいアドレスが書き込まれるまで FIFO ダイレクト選択信号は維持されるため、アドレスラッチの動作を何度も繰り返さなくても複数の読み出しまたは書き込み要求を発行できます。

9.4.4 多重化アドレス指定モードの機能タイミングチャート

このセクションでは、多重化アドレス指定モードにおいてアドレス / データ構成とバスサイズの異なる各種読み出しおよび書き込みサイクルのタイミングチャートの例を示します。これらのタイミングチャートは、サポートされるホストバスの組み合わせを全て網羅したものではありませんが、多重化アドレス指定モードの主な構成の違い ( バスサイズ、デュアル / シングルフェイズアドレスラッチ ) が分かるように選んでいます。

このセクションのタイミングチャートに関する注意事項を以下に示します。

• このセクションのタイミングチャートには、アクティブ High の ALEHI/ALELO、CS、RD、WR 信号を示しています。これら信号の極性は、PDI コンフィグレーションレジスタ (HBI モード ) の HBI ALE 極性、HBI チップセレクト極性、HBI 読み出し、方向極性、HBI 書き込み、イネーブル極性ビットでそれぞれ選択できます。詳細はセクション 9.3、「制御ラインの極性」(p. 62) を参照してください。

• このセクションのタイミングチャートには、リトルエンディアンのバイト順を示しています。しかし、エンディアン信号でビッグエンディアンとリトルエンディアンを動的に選択できます。エンディアンが違ってもバイト順が変わるだけで、全体のタイミング要件は同じです。詳細はセクション 9.4.1.4、「アドレス / データピンへのエンディアン選択の割り当て」(p. 63) を参照してください。

• セクション 9.4.4.1、「デュアルフェイズアドレスラッチ」とセクション 9.4.4.2、「シングルフェイズアドレスラッチ」のタイミングチャートは RD および WR 信号を使っています。これ以外に、RD_WR 信号と ENB 信号を使う事もできます ( セクション 9.4.4.3、「RD_WR/ENB 制御モードの例」参照 )。HBI 読み出し / 書き込みモードは PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます。RD_WRおよびENB信号の極性はPDIコンフィグレーションレジスタ(HBIモード)のHBI読み出し、方向極性および HBI 書き込み、イネーブル極性ビットで選択できます。

• ALELO、ALEHI を CS 信号で制限するかどうかは、PDI コンフィグレーションレジスタ (HBI モード ) の HBIALE 制限ビットで選択できます。詳細はセクション 9.4.1.1、「シングルフェイズアドレスラッチ」(p. 62) とセクション 9.4.1.2、「デュアルフェイズアドレスラッチ」(p. 63) を参照してください。

• デュアルフェイズアドレスラッチモードでは、ALEHI サイクルと ALELO サイクルの順番に決まりはありません。ALELO サイクルと ALEHI サイクルは、どちらかまたは両方をスキップできます。デバイスは後にラッチしたアドレスを保持します。

• シングルフェイズアドレスラッチモードでは、ALELO サイクルをスキップできます。デバイスは後にラッチしたアドレスを保持します。

• 16 ビットモードでも 8 ビットモードでも、DWORD 全体にアクセスするまで同じ DWORD 内でアドレスサイクルを連続する必要があります ( 例外として上記のレジスタを除く )。バイトとワードはどの順番でもアクセスできますが、このセクションのタイミングチャートには、下位のアドレスバイトまたはワードから先にアクセスした場合を示しています。

Note: 1 回の DWORD 転送を完了するには複数のバイトまたはワードへのシーケンシャルアクセスが必要なため、8 ビットモードでも 16 ビットモードでも ALELO サイクルをスキップする事は通常ありません。しかし一部のレジスタは単一のバイトまたはワードのみのアクセスが可能で、これらのレジスタにはアドレスのラッチを繰り返さなくても複数アクセスできます。


LAN9252
9.4.4.1 デュアルフェイズアドレスラッチ
このセクションでは、多重化アドレス指定モードでデュアルフェイズアドレスラッチを選択した場合の 16 ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します。

16 ビット読み出し

アドレスは AD[7:0] から逐次的にラッチされます。アドレスフェイズでは AD[15:8] は使わず、駆動されません。AD[15:0] に対する読み出しが続きます。このサイクルを、DWORD の残りの 16 ビットに対して繰り返します。

16 ビット読み出し、ALEHI 抑制

アドレスは AD[7:0] から逐次的にラッチされます。アドレスフェイズでは AD[15:8] は使わず、駆動されません。AD[15:0] に対する読み出しが続きます。次に、下位アドレスを更新して残りのワードにアクセスします。

図 9-3: 多重化アドレス指定モード、デュアルフェイズラッチ - 16 ビット読み出し

図 9-4: 多重化アドレス指定モード、デュアルフェイズラッチ - 16 ビット読み出し、ALEHI なし

ALELO

ALEHI

CS

RD

WR

Address Low Address High

Data 15:8

Data 7:0

Optional

Address+1 Low Address High

Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]

ALELO

ALEHI

CS

RD

WR


Data 15:8

Data 7:0

Optional

Address+1 Low

Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]


LAN9252
16 ビット書き込み
アドレスは AD[7:0] から逐次的にラッチされます。アドレスフェイズでは AD[15:8] は使わず、駆動されません。AD[15:0] に対する書き込みが続きます。このサイクルを、DWORD の残りの 16 ビットに対して繰り返します。

16 ビット書き込み、ALEHI 抑制

アドレスは AD[7:0] から逐次的にラッチされます。アドレスフェイズでは AD[15:8] は使わず、駆動されません。AD[15:0] に対する書き込みが続きます。次に、下位アドレスを更新して残りのワードにアクセスします。

図 9-5: 多重化アドレス指定モード、デュアルフェイズラッチ - 16 ビット書き込み

図 9-6: 多重化アドレス指定モード、デュアルフェイズラッチ - 16 ビット書き込み、ALEHI なし

ALELO

ALEHI

CS

RD

WR


Data 15:8

Data 7:0

Optional


Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]

ALELO

ALEHI

CS

RD

WR


Data 15:8

Data 7:0

Optional

Address+1 Low

Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]


LAN9252
一定アドレスに対する 16 ビット複数読み出しおよび書き込み
アドレスは AD[7:0] から逐次的にラッチされます。アドレスフェイズでは AD[15:8] は使わず、駆動されません。AD[15:0] に対する読み出しと書き込みが続きます。


アドレスは AD[7:0] から逐次的にラッチされます。AD[7:0] に対する読み出しが続きます。AD[15:8] ピンは使わず、駆動されません。このサイクルを、DWORD の残りのバイトに対して繰り返します。

Note: 通常は、少なくとも ALELO で下位アドレスを更新して同じ DWORD の両方のワードに対して 16 ビット読み出しを 2 回実行する必要があります。同じワードに対して 16 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます。

図 9-7: 多重化アドレス指定モード、デュアルフェイズラッチ - 一定アドレスに対する 16 ビット複数読み出しおよび書き込み

図 9-8: 多重化アドレス指定モード、デュアルフェイズラッチ - 8 ビット読み出し

ALELO

ALEHI

CS

RD

WR


Data 15:8

Data 7:0

Optional

AD[15:8]

AD[7:0]

Data 15:8

Data 7:0

Data 15:8

Data 7:0

Data 15:8

Data 7:0

Data 15:8

Data 7:0

AD[15:8]

ALELO

ALEHI

CS

RD

WR

AD[7:0] Address Low Address High Data 7:0

Optional

Address+1 Low Address High Data 15:8

Optional

Address+2 Low Address High Data 23:16 Address+3 Low Address High Data 31:24

Hi-Z

Optional Optional


LAN9252
8 ビット読み出し、ALEHI 抑制
アドレスは AD[7:0] から逐次的にラッチされます。AD[7:0] に対する読み出しが続きます。AD[15:8] ピンは使わず、駆動されません。次に、下位アドレスを更新して残りのバイトにアクセスします。


アドレスは AD[7:0] から逐次的にラッチされます。AD[7:0] に対する書き込みが続きます。AD[15:8] ピンは使わず、駆動されません。このサイクルを、DWORD の残りのバイトに対して繰り返します。

図 9-9: 多重化アドレス指定モード、デュアルフェイズラッチ - 8 ビット読み出し、ALEHI なし

図 9-10: 多重化アドレス指定モード、デュアルフェイズラッチ - 8 ビット書き込み

AD[15:8]

ALELO

ALEHI

CS

RD

WR

AD[7:0] Address Low Address High Data 7:0

Optional

Address+1 Low Data 15:8

Optional

Hi-Z


Optional


Optional

ALELO

ALEHI

CS

RD

WR

Address Low Address High Data 7:0

Optional

Address+1 Low Address High Data 15:8

Optional

Address+2 Low Address High Data 23:16 Address+3 Low Address High Data 31:24

Hi-Z

Optional Optional

AD[15:8]

AD[7:0]


LAN9252
8 ビット書き込み、ALEHI 抑制
アドレスは AD[7:0] から逐次的にラッチされます。AD[7:0] に対する書き込みが続きます。AD[15:8] ピンは使わず、駆動されません。次に、下位アドレスを更新して残りのバイトにアクセスします。


アドレスは AD[7:0] から逐次的にラッチされます。AD[7:0] に対する読み出しと書き込みが続きます。AD[15:8] ピンは使わず、駆動されません。

図 9-11: 多重化アドレス指定モード、デュアルフェイズラッチ - 8 ビット書き込み、ALEHI なし

Note: 通常は、少なくとも ALELO で下位アドレスを更新して同じ DWORD の全てのバイトに対して 8 ビット読み出しを 4 回実行する必要があります。同じバイトに対して 8 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます。

図 9-12: 多重化アドレス指定モード、デュアルフェイズラッチ - 一定アドレスに対する 8 ビット複数読み出しおよび書き込み

ALELO

ALEHI

CS

RD

WR


Optional


Optional

Address+2 Low Data 23:16 Address+3 Low Data 31:24

Hi-ZAD[15:8]

AD[7:0]

Optional Optional

ALELO

ALEHI

CS

RD

WR


Optional

AD[15:8]

AD[7:0] Data 7:0 Data 7:0 Data 7:0 Data 7:0

Hi-Z


LAN9252
9.4.4.2 シングルフェイズアドレスラッチ
このセクションでは、多重化アドレス指定モードでシングルフェイズアドレスラッチを選択した場合の 16 ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します。


アドレスは AD[7:0] と AD[15:8] から同時にラッチされます。AD[15:0] に対する読み出しが続きます。このサイクルを、DWORD の残りの 16 ビットに対して繰り返します。


アドレスは AD[7:0] と AD[15:8] から同時にラッチされます。AD[15:0] に対する書き込みが続きます。このサイクルを、DWORD の残りの 16 ビットに対して繰り返します。

図 9-13: 多重化アドレス指定モード、シングルフェイズラッチ - 16 ビット読み出し

図 9-14: 多重化アドレス指定モード、シングルフェイズラッチ - 16 ビット書き込み

ALELO

ALEHI

CS

RD

WR

Address Low

Data 15:8

Data 7:0 Address+1 Low

Data 31:24

Data 23:16

Address High Address High

Optional Optional

AD[15:8]

AD[7:0]

ALELO

ALEHI

CS

RD

WR

Address Low

Data 15:8

Data 7:0 Address+1 Low

Data 31:24

Data 23:16


Optional Optional

AD[15:8]

AD[7:0]


LAN9252
アドレスは AD[7:0] と AD[15:8] から同時にラッチされます。AD[15:0] に対する読み出しと書き込みが続きます。

.


アドレスは AD[7:0] と AD[15:8] から同時にラッチされます。AD[7:0] に対する読み出しが続きます。AD[15:8] ピンはホストが上位アドレスを駆動し続ける可能性があるため、データフェイズでは使わず、駆動されません。このサイクルを、DWORD の残りのバイトに対して繰り返します。

Note: 通常は、同じ DWORD の両方のワードに対して 16 ビット読み出しを 2 回実行する必要があります。同じワードに対して 16 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます。

図 9-15: 多重化アドレス指定モード、シングルフェイズラッチ - 一定アドレスに対する 16 ビット複数読み出しおよび書き込み

図 9-16: 多重化アドレス指定モード、シングルフェイズラッチ - 8 ビット読み出し

ALELO

ALEHI

CS

RD

WR

Address Low

Address High Data 15:8

Data 7:0

Optional

AD[15:8]

AD[7:0]

Data 15:8

Data 7:0

Data 15:8

Data 7:0

Data 15:8

Data 7:0

Data 15:8

Data 7:0

ALELO

ALEHI

CS

RD

WR

Address Low Data 7:0 Address+1 Low Data 15:8


Optional Optional


Address High


Address High

Optional Optional

AD[15:8]

AD[7:0]


LAN9252
アドレスは AD[7:0] と AD[15:8] から同時にラッチされます。AD[7:0] に対する書き込みが続きます。AD[15:8] ピンはホストが上位アドレスを駆動し続ける可能性があるため、データフェイズでは使わず、駆動されません。このサイクルを、DWORD の残りのバイトに対して繰り返します。


アドレスはAD[7:0]とAD[15:8]から同時にラッチされます。AD[7:0]に対する読み出しと書き込みが続きます。AD[15:8]ピンはホストが上位アドレスを駆動し続ける可能性があるため、データフェイズでは使わず、駆動されません。

図 9-17: 多重化アドレス指定モード、シングルフェイズラッチ - 8 ビット書き込み

Note: 通常は、同じ DWORD の全てのバイトに対して 8 ビット読み出しを 4 回実行する必要があります。同じバイトに対して 8 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます。

図 9-18: 多重化アドレス指定モード、シングルフェイズラッチ - 一定アドレスに対する 8 ビット複数読み出しおよび書き込み

ALELO

ALEHI

CS

RD

WR

Address Low Data 7:0 Address+1 Low Data 15:8


Optional Optional


Address High


Address High

Optional Optional

AD[15:8]

AD[7:0]

ALELO

ALEHI

CS

RD

WR

Address Low

Address High

Data 7:0

Optional

AD[15:8]

AD[7:0] Data 7:0 Data 7:0 Data 7:0 Data 7:0


LAN9252
9.4.4.3 RD_WR/ENB 制御モードの例
このセクションでは、RD_WR 信号と ENB 信号を使った読み出しと書き込みのタイミングチャートを示します。HBI読み出し /書き込みモードはPDI コンフィグレーションレジスタ (HBI モード )のHBI 読み出し / 書き込みモードビットで選択できます。

16 ビット

Note: このセクションでは、16 ビットモードのデュアルフェイズアドレスラッチの例を示しています。しかしRD_WR 信号と ENB 信号はその他全ての多重化アドレス指定モードで同様に使えます。

このセクションでは、ENB 信号をアクティブ High とし、RD_WR 信号が Low の時に読み出し、High の時に書き込みとした場合の例を示しています。RD_WR および ENB 信号の極性は PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し、方向極性および HBI 書き込み、イネーブル極性ビットで選択できます。

図 9-19: 多重化アドレス指定モード、RD_WR/ENB による制御の例 - 16 ビット読み出し

図 9-20: 多重化アドレス指定モード、RD_WR/ENB による制御の例 - 16 ビット書き込み

ALELO

ALEHI

CS

RD_WR

ENB


Data 15:8

Data 7:0

Optional


Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]

ALELO

ALEHI

CS

RD_WR

ENB


Data 15:8

Data 7:0

Optional


Data 31:24

Data 23:16

Optional

AD[15:8]

AD[7:0]


LAN9252
9.4.5 多重化アドレス指定モードのタイミング要件
このセクションの図と表は、多重化アドレス / データモード中のタイミング要件を示します。タイミング要件は多くのモード ( 例 : デュアルフェイズとシングルフェイズ、8 ビットと 16 ビット ) で共通であるため、多くのタイミング要件を同じ図に記載しています。従って、この図は必ずしも特定の機能動作を表していません。

このセクションのタイミング仕様に関する注意事項を以下に示します。

• このセクションのタイミングチャートには、アクティブ High の ALEHI/ALELO、CS、RD、WR、RD_WR、ENB信号を示しています。これら信号の極性は、PDI コンフィグレーションレジスタ (HBI モード ) の HBI ALE 極性、HBI チップセレクト極性、HBI 読み出し、方向極性、HBI 書き込み、イネーブル極性ビットでそれぞれ選択できます。詳細はセクション 9.3、「制御ラインの極性」(p. 62) を参照してください。

• ALELO、ALEHI を CS 信号で制限するかどうかは、PDI コンフィグレーションレジスタ (HBI モード ) の HBIALE 制限ビットで選択できます。これは破線で示しています。ALELO/ALEHI と CS の間のタイミング要件は、このモードがアクティブな場合のみ適用されます。

• デュアルフェイズアドレスラッチモードでは、ALEHI サイクルと ALELO サイクルの順番に決まりはありません。実線は、ALEHI から先に実行する場合を示しています。破線は、ALELO から先に実行する場合を示しています。

• 読み出しサイクルの後には、アドレスサイクル、書き込みサイクル、別の読み出しサイクルのいずれかを続ける事ができます。書き込みサイクルの後には、読み出しサイクルまたは別の書き込みサイクルを続ける事ができます。これらは破線で示しています。

9.4.5.1 読み出しタイミング要件

RD信号とWR信号を使う場合、ホスト読み出しサイクルはCSがアクティブでRDがアサートされると開始します。RDがネゲートされるとサイクルが終了します。CS は RD と同時にアサートおよびネゲートできますが、RD がアクティブな間はできません。

RD_WR信号とENB信号を使う場合、ホスト読み出しサイクルはRD_WRが読み出しを示しておりCSがアクティブでENB がアサートされると開始します。ENB がネゲートされるとサイクルが終了します。CS は ENB と同時にアサートおよびネゲートできますが、ENB がアクティブな間はできません。

機能の説明はセクション 9.4.4、「多重化アドレス指定モードの機能タイミングチャート」(p. 68) を参照してください。

図 9-21: 多重化アドレス指定モードの読み出しサイクルのタイミング

ALEHI

AD[7:0] input

ALELO

AD[15:8] input

ENB, RD

AD[15:8] output

AD[7:0] output

WR

CS

tadrs tadrh

tcsale

talerd

trddh, tcsdhtaledv

trd

trddz, tcsdz

taleale

twale

trdrd

trdwr

trdale

trdale

trdcyc

RD_WRtrdwrs trdwrh

tcsrd trdcs

trddv, tcsdv

trdon, tcson


LAN9252

Note 1: デュアルフェイズアドレス指定です。

Note 2: ALEHI/ALELO の順番によります。

表 9-1: 多重化アドレス指定モードの読み出しサイクルのタイミング値

記号説明 Min. Typ. Max. 単位

tcsale ALELO、ALEHI がアクティブになる前の CS セットアップ時間Note 3、Note 2

0 ns

tcsrd RD または ENB がアクティブになる前の CS セットアップ時間 0 ns

trdcs RD または ENB が非アクティブになった後の CS ホールド時間 0 ns

twale ALELO、ALEHI パルス幅 10 ns

tadrs ALELO、ALEHI が非アクティブになる前のアドレスセットアップ時間 10 ns

tadrh ALELO、ALEHI が非アクティブになった後のアドレスホールド時間 5 ns

taleale ALELOが非アクティブになってからALEHIがアクティブになるまでの時間ALEHIが非アクティブになってからALELOがアクティブになるまでの時間Note 1、Note 2

0 ns

talerd ALELO、ALEHIが非アクティブになってからRDまたはENBがアクティブになるまでの時間Note 2

5 ns

trdwrs ENB がアクティブになる前の RD_WR セットアップ時間Note 4

5 ns

trdwrh ENB が非アクティブになった後の RD_WR ホールド時間Note 4

5 ns

trdon RD または ENB からのデータバッファターンオン時間 0 ns

trddv RD または ENB がアクティブになってからデータ有効までの時間 30 ns

trddh RD または ENB が非アクティブになった後のデータ出力ホールド時間 0 ns

trddz RDまたはENBが非アクティブになった後のデータバッファターンオフ時間

9 ns

tcson CS からのデータバッファターンオン時間 0 ns

tcsdv CS がアクティブになってからデータ有効までの時間 30 ns

tcsdh CS が非アクティブになった後のデータ出力ホールド時間 0 ns

tcsdz CS が非アクティブになった後のデータバッファターンオフ時間 9 ns

taledv ALELO、ALEHI が非アクティブになってからデータ有効までの時間Note 2

35 ns

trd RD または ENB のアクティブ時間 32 ns

trdcyc RD または ENB のサイクル時間 45 ns

trdale アドレスフェイズ前の RD または ENB ネゲート時間 13 ns

trdrd 次の RD または ENB の前の RD または ENB ネゲート時間Note 5

13 ns

trdwr 次の WR の前の RD ネゲート時間Note 5、Note 6

13 ns


LAN9252
Note 3: ALELO、ALEHI を CS で制限する場合です。
Note 4: RD_WR 信号と ENB 信号を使う場合です。

Note 5: アドレスフェイズを挟まない場合です。

Note 6: RD 信号と WR 信号を使う場合です。

Note: タイミング値は等価試験負荷容量 25 pF の場合のものです。

9.4.5.2 書き込みタイミング要件

RD信号とWR信号を使う場合、ホスト書き込みサイクルはCSがアクティブでWRがアサートされると開始します。WRがネゲートされるとサイクルが終了します。CS は WR と同時にアサートおよびネゲートできますが、WR がアクティブな間はできません。

RD_WR信号とENB信号を使う場合、ホスト書き込みサイクルはRD_WRが書き込みを示しておりCSがアクティブでENB がアサートされると開始します。ENB がネゲートされるとサイクルが終了します。CS は ENB と同時にアサートおよびネゲートできますが、ENB がアクティブな間はできません。

機能の説明はセクション 9.4.4、「多重化アドレス指定モードの機能タイミングチャート」(p. 68) を参照してください。

図 9-22: 多重化アドレス指定モードの書き込みサイクルのタイミング

ALEHI

AD[7:0] input

ALELO

AD[15:8] input

ENB, WR

RD

CS

tadrs tadrh

tcsale

talewr twr

twale

twrwr

twrrd

twrale

twrale

twrcyc

RD_WR

trdwrs trdwrh

tcswr twrcs

tds tdh

taleale


LAN9252

Note 7: デュアルフェイズアドレス指定です。

Note 8: ALEHI/ALELO の順番によります。

Note 9: ALELO、ALEHI を CS で制限する場合です。


Note 11: アドレスフェイズを挟まない場合です。


表 9-2: 多重化アドレス指定モードの書き込みサイクルのタイミング値


tcsale ALELO、ALEHI がアクティブになる前の CS セットアップ時間Note 9、Note 8

0 ns

tcswr WR または ENB がアクティブになる前の CS セットアップ時間 0 ns

twrcs WR または ENB が非アクティブになった後の CS ホールド時間 0 ns

twale ALELO、ALEHI パルス幅 10 ns

tadrs ALELO、ALEHI が非アクティブになる前のアドレスセットアップ時間 10 ns

tadrh ALELO、ALEHI が非アクティブになった後のアドレスホールド時間 5 ns

taleale ALELOが非アクティブになってからALEHIがアクティブになるまでの時間ALEHIが非アクティブになってからALELOがアクティブになるまでの時間Note 7、Note 8

0 ns

talewr ALELO、ALEHI が非アクティブになってから WR または ENB がアクティブになるまでの時間Note 8

5 ns


5 ns


5 ns

tds WR または ENB が非アクティブになる前のデータセットアップ時間 7 ns

tdh WR または ENB が非アクティブになった後のデータホールド時間 0 ns

twr WR または ENB のアクティブ時間 32 ns

twrcyc WR または ENB のサイクル時間 45 ns

twrale アドレスフェイズ前の WR または ENB ネゲート時間 13 ns

twrwr 次の WR または ENB の前の WR または ENB ネゲート時間Note 11

13 ns

twrrd 次の RD の前の WR ネゲート時間Note 11、Note 12

13 ns


LAN9252
9.5 インデックスアドレス指定モード
インデックスアドレス指定モードでは、デバイスの内部レジスタとメモリへはインデックスレジスタとデータレジスタを使って間接的にアクセスします。目的の内部アドレスを特定のオフセットでデバイスに書き込みます。書き込まれた値は、対応するデータレジスタアドレスにアクセスする際に内部アドレスとして使います。インデックス / データレジスタのセットは 3 つあるため、あるスレッドのインデックスセットが別のスレッドによって破壊される心配がなく、マルチスレッド動作が可能です。エンディアンは、インデックス / データレジスタのペアごとに設定できます。FIFOへのアクセス用にもう 1 つのデータレジスタがあります。

ホストアドレスレジスタマップを以下に示します。8 ビットデータモードでは、ホストアドレス入力 (ADDR[4:0]) はバイトアドレスです。16 ビットデータモードでは、ADDR0 は使わずホストアドレス入力 (ADDR[4:1]) はワードアドレスです。

セクション 9.5.5.1、「インデックスレジスタバイパス FIFO アクセス」で後述するように、アドレス 18h-1Bh に対する読み出しまたは書き込み時は EtherCAT プロセス RAM データ FIFO にアクセスします。

表 9-3: ホストバスインターフェイスのインデックスアドレス指定モードのレジスタマップ

バイトアドレス記号レジスタ名

00h-03h HBI_IDX_0 ホストバスインターフェイスインデックスレジスタ 0

04h-07h HBI_DATA_0 ホストバスインターフェイスデータレジスタ 0

08h-0Bh HBI_IDX_1 ホストバスインターフェイスインデックスレジスタ 1

0Ch-0Fh HBI_DATA_1 ホストバスインターフェイスデータレジスタ 1

10h-13h HBI_IDX_2 ホストバスインターフェイスインデックスレジスタ 2

14h-17h HBI_DATA_2 ホストバスインターフェイスデータレジスタ 2

18h-1Bh PROCESS_RAM_FIFO プロセス RAM 書き込みデータ FIFOプロセス RAM 読み出しデータ FIFO

1Ch-1Fh HBI_CFG ホストバスインターフェイスコンフィグレーションレジスタ


LAN9252
9.5.1 ホストバスインターフェイスインデックスレジスタ
インデックスレジスタは、データモードに応じてワードまたはバイトとして書き込み可能です。これらレジスタへの書き込み時には、DWORD アセンブリの規則を気にする必要はありません。インデックスレジスタのフォーマットは以下の通りです。

Note 13: この既定値を使ってレジスタのエンディアンを判定できます。

9.5.2 ホストバスインターフェイスコンフィグレーションレジスタ

HBI コンフィグレーションレジスタを使ってインターフェイスのエンディアンを指定します。各インデックス / データレジスタペア、および FIFO アクセスのエンディアンを個別に指定できます。

このレジスタは 4 つのバイトに同じ内容のシャドウコピーがあるため、どのエンディアンでもアクセスできます。

HBI コンフィグレーションレジスタは、データモードに応じてワードまたはバイトとして書き込み可能です。このレジスタへの書き込み時には、DWORD アセンブリの規則を気にする必要はありません。コンフィグレーションレジスタのフォーマットは以下の通りです。


31:16 予約 RO -

15:0 内部アドレス対応するデータレジスタにアクセスする際に使うアドレスです。

Note: 各インデックスレジスタによって提供される内部アドレスは、常にバイトアドレスと見なします。

R/W 1234hNote 13


31:28 予約 RO -

27 FIFO エンディアンシャドウ 3このビットはビット 3 のシャドウです。

R/W 0b

26 ホストバスインターフェイスインデックス / データレジスタ 2 エンディアンシャドウ 3このビットはビット 2 のシャドウです。

R/W 0b


R/W 0b


R/W 0b

23:20 予約 RO -


R/W 0b


R/W 0b


R/W 0b


R/W 0b

15:12 予約 RO -


R/W 0b


R/W 0b


LAN9252


R/W 0b


R/W 0b

7:4 予約 RO -

3 FIFO エンディアンこのビットは、インデックス / データレジスタ以外の方法で FIFO にアクセスする場合のエンディアンを指定します。

0 = リトルエンディアン1 = ビッグエンディアン

Note: このレジスタのエンディアンに関する曖昧さを防ぐため、ビット 3、11、19、27 はシャドウコピーとしています。書き込み中にこれらビットが 1 つでもセットされると、残りのビットも全てセットされます。

R/W 0b

2 ホストバスインターフェイスインデックス / データレジスタ 2 エンディアンこのビットは、インデックス / データレジスタセット 2 のエンディアンを指定します。



R/W 0b




R/W 0b




R/W 0b



LAN9252
9.5.3 インデックスおよびコンフィグレーションレジスタのデータへのアクセス
ホストデータバスは 16 または 8 ビット幅を選択できます。HBI インデックスレジスタとコンフィグレーションレジスタは 32 ビット幅で、データモードに応じてワードまたはバイトとして書き込み可能です。これらのレジスタにはワードまたはバイトから DWORD に変換する仕組みがないため、変換の必要はありません。


書き込みサイクルは、CS と WR がアクティブ ( または RD_WR が書き込みを示しており ENB がアクティブ ) になると開始します。

書き込みサイクルの後側のエッジ (WR、CS、ENB のいずれかが非アクティブ状態に遷移するエッジ ) で、ホストデータがコンフィグレーションレジスタまたはいずれか 1 つのインデックスレジスタに取り込まれます。

バス幅に応じて、1 ワードまたは 1 バイトが書き込まれます。影響を受けるワードまたはバイトは、レジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります。16 ビットデータモードでのバイト単位のアクセスはサポートしません。






読み出しサイクルは、CS と RD がアクティブ ( または RD_WR が読み出しを示しており ENB がアクティブ ) になると開始します。ホストアドレスはホストバスから直接使います。

読み出しサイクルの開始時、適切なレジスタが選択されてそのデータがデータピンに駆動されます。バス幅に応じて、1 ワードまたは 1 バイトが読み出されます。どのバイト (8 ビットデータモードの場合 ) またはワード (16 ビットデータモードの場合 ) が返されるかは、レジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります。

9.5.4 内部レジスタのデータへのアクセス

ホストデータバスは 16 または 8 ビット幅を選択でき、内部レジスタは全て 32 ビット幅です。ホストバスインターフェイスは 8 ビットデータモードか 16 ビットデータモードかに応じてバイトまたはワードを DWORD に変換します。1 回の書き込みまたは読み出しを実行するには、同じ DWORD 内で 2 回または 4 回のアクセスが必要です。

各データレジスタおよび FIFO ダイレクトアドレスへのアクセスには、それぞれ個別にワードまたはバイトからDWORD に変換する機能があります。これらレジスタ、および HBI インデックスおよびコンフィグレーションレジスタへのアクセスを混在させてもデータが破損する事はありません。


書き込みサイクルは、CS と WR がアクティブ ( または RD_WR が書き込みを示しており ENB がアクティブ ) になると開始します。ホストバスからのホストアドレスでいずれか 1 つのインデックスレジスタの内容を選択します。この動作の結果は、書き込みサイクルの前側のエッジで取り込まれます。

書き込みサイクルの前側のエッジではホストバスからのホストアドレス入力も取り込まれます。これらは、以下の8 ビットまたは 16 ビットデータモードに応じて適切な書き込みバイト / ワードカウンタをインクリメントする目的、および適切な DWORD アセンブリレジスタを選択する目的で使います。

書き込みサイクルの後側のエッジ (WR、CS、ENB のいずれかが非アクティブ状態に遷移 ) で、ホストデータがいずれか 1 つのデータレジスタに取り込まれます。バス幅に応じて、1 ワードまたは 1 バイトが取り込まれます。これはDWORD アセンブリとして機能し、影響を受けるワード (16 ビットデータモードの場合 ) またはバイト (8 ビットデータモードの場合 ) は下位ホストアドレス入力で決まります。バイトスワップもレジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) に基づいてこの時点で実行されます。



Note: 3 つのデータレジスタおよび FIFO アクセス用にそれぞれ個別の書き込みバイト / ワードカウンタとDWORD アセンブリレジスタがあります。


LAN9252




1 回の DWORD 転送を完了するには、ホストは 16 ビットデータモードか 8 ビットデータモードかに応じて 2 回または4 回の 16 ビットまたは 8 ビット書き込みを実行する必要があります。順番に関する要件はありません。DWORD を構成する全てのワードまたはバイトへの書き込みを実行するならば、ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません。

書き込み回数は、書き込みバイト / ワードカウンタで計数します。各データレジスタには、それぞれ専用のバイト /ワードカウンタがあります。上で取り込んだホストアドレスに基づき、適切なカウンタが書き込みサイクルの後側のエッジでインクリメントします。全ての書き込みが完了したら、上で取り込んだアドレスで選択した内部レジスタに32 ビット値が書き込まれます。書き込まれるデータは、上で取り込んだホストアドレスに基づいて 3 つの DWORDアセンブリレジスタのいずれか 1 つから選択されます。

D0 以外の電源管理モードに設定すると、全ての書き込みバイト / ワードカウンタがリセットされます。


読み出しサイクルは、CS と RD がアクティブ ( または RD_WR が読み出しを示しており ENB がアクティブ ) になると開始します。ホストバスからのホストアドレスでいずれか 1 つのインデックスレジスタの内容を選択します。この動作の結果は内部レジスタの選択に使われ、書き込みサイクルの前側のエッジで取り込まれます。

読み出しサイクルの前側のエッジではホストバスからのホストアドレス入力も取り込まれます。これらは、以下の8ビットまたは16ビットデータモードに応じて適切な読み出しバイト /ワードカウンタをインクリメントする目的で使います。

読み出しサイクルの開始時、適切なレジスタが選択されてそのデータがデータピンに駆動されます。バス幅に応じて、1 ワードまたは 1 バイトが読み出されます。どのバイト (8 ビットデータモードの場合 ) またはワード (16 ビットデータモードの場合 ) が返されるかは、データレジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります。

初期化完了のポーリング

デバイスが初期化されるまで、HBI は有効なデータを返しません。HBI が機能しているかどうかを判定するには、まずホストバスインターフェイスインデックスレジスタ 0 をポーリングし、次にバイトオーダテストレジスタ(BYTE_TEST) をポーリングします。正しいパターンが読み出された場合、インターフェイスは機能していると考えられます。この時点で、この時点で、ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス READY(READY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます。

電源管理モード中およびモード後の読み出し

D0 以外の電源管理モード中、ホストバスからの読み出しは無視されます。アクティブな読み出しサイクル中に電源管理モードが D0 に戻ると、残りの読み出しサイクルは無視されます。内部レジスタは影響を受けず、HBI の状態は変化しません。

Note: 同じ DWORD に同じワードまたはバイトを書き込むと、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。

2 つのインデックス / データレジスタペアを使って同じ内部レジスタにアクセスすると、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。

同じデータレジスタに対して読み出しと書き込みを混在させると、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。

Note: 3 つのデータレジスタおよび FIFO アクセス用にそれぞれ個別の読み出しバイト / ワードカウンタがあります。


LAN9252
特定のレジスタへのアクセスでは、1 回の DWORD 転送を完了するにはホストは 16 ビットまたは 8 ビット読み出しを2 回または 4 回連続して実行する必要があります。順番に関する要件はありません。DWORD を構成する全てのワードまたはバイトからの読み出しを実行するならば、ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません。

読み出し回数は、読み出しバイト / ワードカウンタで計数します。各データレジスタには、それぞれ専用のバイト /ワードカウンタがあります。これらのカウンタは上記の書き込みカウンタとは別のものです。上で取り込んだホストアドレスに基づき、適切なカウンタが読み出しサイクルの後側のエッジでインクリメントします。DWORD の後の読み出しで内部読み出しが実行され、読み出しにより状態が変化する CSR はこの時点で更新されます。

D0 以外の電源管理モードに設定すると、全ての読み出しバイト / ワードカウンタがリセットされます。


ライブビット

ハードウェアイベントによって更新されるレジスタビットは、読み出しサイクル中に値が変化しないように読み出しサイクルの開始時にホールドされます。

16 または 8 ビットモードでの複数バイト / ワードのライブレジスタ

一部の内部レジスタでは、フィールドまたは関連フィールドが複数のバイトまたはワードにまたがる事があります。16 ビットまたは 8 ビットデータモードで読み出しを実行中、これらフィールドの値がホスト読み出しのサイクル間で変化する可能性があります。過渡値を読み出すのを防ぐため、これらのレジスタは初のバイトまたはワードを読み出すとロックされ、後のバイトまたはワードを読み出すとロックが解除されます。

D0 以外の電源管理モードに設定すると、レジスタのロックは解除されます。

読み出しにより状態が変化するレジスタと FIFOFIFO または読み出しにより状態が変化するレジスタは、読み出しサイクルの後に更新されます。

内部読み出しサイクルは 1 回のみ示され、後のバイト (8 ビットデータモードの場合 ) またはワード (16 ビットデータモードの場合 ) で実行されます。


前述の通り、ライブビットを含むレジスタは読み出しサイクルの開始時にホールドされ、16 ビットおよび 8 ビットアクセスでは複数ビットが複数のバイトまたはワードにまたがるレジスタもロックされます。このホールドまたはロック中にハードウェアイベントが発生した場合もライブビットは更新されますが、ライブビットがクリアされる等の影響を受けるのは読み出しサイクルの後であり、ハードウェアイベントは失われます。

これを防ぐため、各CSRは読み出しまたは複数の読み出しが終わるまでハードウェアイベントによる更新を遅らせます。

リセットまたは初期化中のレジスタポーリング

一部のレジスタは、デバイスへのアクセスが可能かどうかを判断するためにリセットまたはデバイス初期化中でのポーリングが可能です。これらのレジスタは全てのワードまたはバイトを読み出す必要はなく、1 回の読み出しのみを実行できます。レジスタの同じバイトまたはワードの読み出しを繰り返す事ができます。

16 ビットまたは 8 ビットのみを読み出し可能なレジスタ、およびリセットまたはデバイス初期化中に読み出し可能なレジスタは、各レジスタの説明に記載しています。

9.5.4.3 ホストエンディアン

本デバイスは、ホストバスインターフェイスコンフィグレーションレジスタのエンディアンビットに基づき、ビッグエンディアンとリトルエンディアンのホストバイト順をサポートしています。該当するエンディアンビットが Low の場合ホストアクセスはリトルエンディアンで、High の場合ホストアクセスはビッグエンディアンです。各インデックス / データレジスタペア、および FIFO ダイレクト選択アクセスのエンディアンを個別に指定できます。

Note: 同じ DWORD から同じワードまたはバイトを読み出すと、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。HBI には、4 バイトが読み出された事をカウントする機能しかありません。

2 つのインデックス / データレジスタペアを使って同じ内部レジスタにアクセスすると、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。

同じデータレジスタに対して読み出しと書き込みを混在させると、未定義または好ましくない動作が生じる事があります。HBI ハードウェアには、この動作を禁止する仕組みはありません。


LAN9252
内部バスは全て 32 ビットで、バイト順はリトルエンディアンです。ホストバスインターフェイス内のロジックは、該当するエンディアンビットと下位アドレスライン (ADDR[1:0]) の状態に基づいてバイト順を並べ替えます。
図 9-23: リトルエンディアンのバイト順 (p. 88) と図 9-24: ビッグエンディアンのバイト順 (p. 89) に、サポートされるエンディアン設定とデータバスサイズに応じたデータパスの動作を示します。

図 9-23: リトルエンディアンのバイト順

8-BIT LITTLE ENDIAN

0123

0

1

2

3

07

07815162331 24

A = 2

A = 3

MSB LSB

HOST DATA BUS

INTERNAL ORDER

A = 0

A = 1

16-BIT LITTLE ENDIAN

0123

01

23

07815

07815162331 24

A = 0

A = 1

MSB LSB

HOST DATA BUS

INTERNAL ORDER


LAN9252

図 9-24: ビッグエンディアンのバイト順

8-BIT BIG ENDIAN

0123

07815162331 24

3

2

1

0

07

A = 2

A = 3

MSB LSB

HOST DATA BUS

INTERNAL ORDER

A = 1

A = 0

16-BIT BIG ENDIAN

0123

07815162331 24

32

10

07815

A = 0

A = 1

MSB LSB

HOST DATA BUS

INTERNAL ORDER


LAN9252
9.5.5 EtherCAT プロセス RAM データ FIFO へのアクセス
9.5.5.1 インデックスレジスタバイパス FIFO アクセス

インデックスレジスタ経由でのアクセスとは別に、インデックスレジスタをバイパスしてアドレス 18h-1Bh の FIFOにアクセスする事もできます。このアクセスでは、ホストによる書き込みは EtherCAT プロセス RAM 書き込みデータFIFO に対して実行され、ホストによる読み出しは EtherCAT プロセス RAM データ FIFO から実行されます。関連するインデックスレジスタはありません。

この方法による FIFO アクセスのエンディアンは、ホストバスインターフェイスコンフィグレーションレジスタのFIFO エンディアンビットで指定します。

9.5.6 インデックスアドレス指定モードの機能タイミングチャート

このセクションでは、多重化しないインデックスアドレス指定モードにおいて構成とバスサイズの異なる各種読み出しおよび書き込みサイクルのタイミングチャートの例を示します。これらのタイミングチャートは、サポートされるホストバスの組み合わせを全て網羅したものではありませんが、インデックスアドレス指定モードの主な構成の違い(バスサイズ、コンフィグレーション /インデックス /データ /FIFOダイレクトサイクル )が分かるように選んでいます。

このセクションのタイミングチャートに関する注意事項を以下に示します。

• このセクションのタイミングチャートには、アクティブ High の CS、RD、WR 信号を示しています。これら信号の極性は、PDI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性、HBI 読み出し、方向極性、HBI 書き込み、イネーブル極性ビットでそれぞれ選択できます。詳細はセクション 9.3、「制御ラインの極性」(p. 62) を参照してください。

• このセクションのタイミングチャートには、リトルエンディアンのバイト順を示しています。しかし、ホストバスインターフェイスコンフィグレーションレジスタのエンディアンビットでビッグエンディアンとリトルエンディアンを選択できます。エンディアンが違ってもバイト順が変わるだけで、全体のタイミング要件は同じです。詳細はセクション 9.5.4.3、「ホストエンディアン」(p. 87) を参照してください。

• このセクションのタイミングチャートでは RD 信号と WR 信号を使っています。これ以外に、多重化アドレス指定モードのセクション 9.4.4.3、「RD_WR/ENB 制御モードの例」と同様に RD_WR 信号と ENB 信号を使う事もできます。HBI 読み出し / 書き込みモードは PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し/ 書き込みモードビットで選択できます。RD_WR および ENB 信号の極性は PDI コンフィグレーションレジスタ(HBI モード ) の HBI 読み出し、方向極性、および HBI 書き込み、イネーブル極性ビットで選択できます。

• 16 ビットモードでも 8 ビットモードでも、内部レジスタまたは FIFO にアクセスする場合、DWORD 全体にアクセスするまで同じDWORD内でアドレスサイクルを連続する必要があります (一部のレジスタにはこの要件は適用されません )。バイトとワードはどの順番でもアクセスできますが、このセクションのタイミングチャートには、下位のアドレスバイトまたはワードから先にアクセスした場合を示しています。

9.5.6.1 コンフィグレーションレジスタのデータへのアクセス

このセクションでは、インデックスアドレス指定モードでのコンフィグレーションレジスタに対する 16 ビットおよび8 ビットモードの読み出しと書き込みのタイミングチャートを示します。


LAN9252
16 ビット読み出しおよび書き込み
書き込みの場合、コンフィグレーションレジスタの下位ワードにアクセスするようにアドレスを設定します。D[15:0]のデータが WR の後側のエッジで書き込まれます。ホストが必要とする場合、コンフィグレーションレジスタの上位ワードに対して同じサイクルを繰り返します。

書き込みの場合、コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[15:0] に駆動されます。ホストが必要とする場合、コンフィグレーションレジスタの上位ワードに対して同じサイクルを繰り返します。


書き込みの場合、コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します。D[7:0] のデータが WR の後側のエッジで書き込まれます。D[15:8] ピンは使わず、駆動されません。ホストが必要とする場合、コンフィグレーションレジスタの残りバイトに対して同じサイクルを繰り返します。

読み出しの場合、コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[7:0] に駆動されます。D[15:8] ピンは使わず、駆動されません。ホストが必要とする場合、コンフィグレーションレジスタの残りバイトに対して同じサイクルを繰り返します。

図 9-25: インデックスアドレス指定モードでのコンフィグレーションレジスタへのアクセス - 16 ビット書き込み / 読み出し

図 9-26: インデックスアドレス指定モードでのコンフィグレーションレジスタへのアクセス - 8 ビット書き込み / 読み出し

CS

RD

WR

CONFIG,1'b0

Data 15:8 D[15:8]

A[4:1] CONFIG,1'b1

Data 31:24

Data 7:0 D[7:0] Data 23:16

CONFIG,1'b0

Data 15:8

Data 7:0

CONFIG,1'b1

Data 31:24

Data 23:26

CS

RD

WR

CONFIG,2'b00

D[15:8]

A[4:0] CONFIG,2'b01

Data 7:0 D[7:0] Data 15:8

CONFIG,2'b00 CONFIG,2'b01CONFIG,2'b10 CONFIG,2'b11

Data 23:16 Data 31:24

Hi-Z

Data 7:0 Data 15:8 Data 23:16 Data 31:24

CONFIG,2'b10 CONFIG,2'b11


LAN9252
9.5.6.2 インデックスレジスタのデータへのアクセス
このセクションでは、インデックスアドレス指定モードでのインデックスレジスタに対する 16 ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します。


書き込みの場合、いずれか 1 つのインデックスレジスタの下位ワードにアクセスするようにアドレスを設定します。D[15:0] のデータが WR の後側のエッジで書き込まれます。ホストが必要とする場合、インデックスレジスタの上位ワードに対して同じサイクルを繰り返します。

読み出しの場合、いずれか 1 つのインデックスレジスタの下位ワードにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[15:0] に駆動されます。ホストが必要とする場合、インデックスレジスタの上位ワードに対して同じサイクルを繰り返します。


書き込みの場合、いずれか 1 つのインデックスレジスタの下位バイトにアクセスするようにアドレスを設定します。D[7:0] のデータが WR の後側のエッジで書き込まれます。D[15:8] ピンは使わず、駆動されません。ホストが必要とする場合、インデックスレジスタの残りバイトに対して同じサイクルを繰り返します。

読み出しの場合、いずれか 1 つのインデックスレジスタの下位バイトにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[7:0] に駆動されます。D[15:8] ピンは使わず、駆動されません。ホストが必要とする場合、インデックスレジスタの残りバイトに対して同じサイクルを繰り返します。

Note: インデックスレジスタの上位ワードは予約済みで、ドントケアです。従ってこのワードに対する読み出しと書き込みは実際には意味を持ちません。

図 9-27: インデックスアドレス指定モードでのインデックスレジスタへのアクセス - 16 ビット書き込み /読み出し

CS

RD

WR

INDEX,1'b0

Index 15:8 D[15:8]

A[4:1] INDEX,1'b1

8'hXX

Index 7:0 D[7:0] 8'hXX

INDEX,1'b0

Index 15:8

Index 7:0

INDEX,1'b1

8'hXX

8'hXX


LAN9252

9.5.6.3 内部レジスタのデータへのアクセス

このセクションでは、インデックスアドレス指定モードでの代表的な内部レジスタデータに対する 16 ビットおよび8 ビットモードの読み出しと書き込みのタイミングチャートを示します。インデックスレジスタへの書き込みの後にデータ読み出しまたは書き込みが続く場合のタイミングチャートも示します。


前述の方法で、いずれか 1 つのインデックスレジスタを設定します。次に、対応するデータレジスタの下位ワードにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[15:0] に駆動されます。データレジスタの上位ワードに対して同じサイクルを繰り返します。

Note: インデックスレジスタの上位ワードは予約済みで、ドントケアです。従ってこれらバイトに対する読み出しと書き込みは実際には意味を持ちません。

図 9-28: インデックスアドレス指定モードでのインデックスレジスタへのアクセス - 8 ビット書き込み /読み出し

図 9-29: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 16 ビット読み出し

CS

RD

WR

INDEX,2'b00

D[15:8]

A[4:0] INDEX,2'b01

Index 7:0 D[7:0] Index 15:8

INDEX,2'b00 INDEX,2'b01INDEX,2'b10 INDEX,2'b11

8'hXX 8'hXX

Hi-Z

Index 7:0 Index 15:8 8'hXX 8'hXX

INDEX,2'b10 INDEX,2'b11

CS

RD

WR

INDEX,1'b0

Index 15:8 D[15:8]

A[4:1] INDEX,1'b1

8'hXX


DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16


LAN9252
前述の方法で、いずれか 1 つのインデックスレジスタを設定します。次に、対応するデータレジスタにアクセスするようにアドレスを設定します。D[15:0] のデータが WR の後側のエッジで書き込まれます。データレジスタの上位ワードに対して同じサイクルを繰り返します。

一定の内部アドレスに対する 16 ビット読み出しと書き込み

前述の方法で、いずれか 1 つのインデックスレジスタを設定します。D[15:0] に対する読み出しと書き込みが続きます。これらの読み出しと書き込みではそれぞれ、対応するデータレジスタの下位ワードと上位ワードの両方にアクセスします。

図 9-30: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 16 ビット書き込み

図 9-31: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 一定アドレスに対する 16 ビット複数読み出し / 書き込み

CS

RD

WR

INDEX,1'b0

Index 15:8 D[15:8]

A[4:1] INDEX,1'b1

8'hXX


DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16

CS

RD

WR

INDEX,1'b0

Index 15:8 D[15:8]

A[4:1] INDEX,1'b1

8'hXX


DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16

DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16

DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16

DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16

DATA,1'b0

Data 15:8

Data 7:0

DATA,1'b1

Data 31:24

Data 23:16


LAN9252
前述の方法で、いずれか 1 つのインデックスレジスタを設定します。次に、対応するデータレジスタの下位バイトにアクセスするようにアドレスを設定します。読み出しデータは RD がアクティブな間、D[7:0] に駆動されます。D[15:8]ピンは使わず、駆動されません。データレジスタの残りバイトに対して同じサイクルを繰り返します。


前述の方法で、いずれか 1 つのインデックスレジスタを設定します。次に、対応するデータレジスタにアクセスするようにアドレスを設定します。D[7:0] のデータが WR の後側のエッジで書き込まれます。D[15:8] ピンは使わず、駆動されません。データレジスタの残りバイトに対して同じサイクルを繰り返します。

図 9-32: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 8 ビット読み出し

図 9-33: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 8 ビット書き込み

CS

RD

WR

INDEX,2'b00

D[15:8]

A[4:0] INDEX,2'b01


DATA,2'b00 DATA,2'b01INDEX,2'b10 INDEX,2'b11

8'hXX 8'hXX

Hi-Z


DATA,2'b10 DATA,2'b11

CS

RD

WR

INDEX,2'b00

D[15:8]

A[4:0] INDEX,2'b01


DATA,2'b00 DATA,2'b01INDEX,2'b10 INDEX,2'b11

8'hXX 8'hXX

Hi-Z


DATA,2'b10 DATA,2'b11


LAN9252
一定の内部アドレスに対する 8 ビット読み出しと書き込み
前述の方法で、いずれか 1 つのインデックスレジスタを設定します。D[7:0] に対する読み出しと書き込みが続きます。これらの読み出しと書き込みではそれぞれ、対応するデータレジスタの 4 つのバイト全てにアクセスします。

9.5.6.4 RD_WR/ENB 制御モードの例

このセクションでは、RD_WR 信号と ENB 信号を使った読み出しと書き込みのタイミングチャートを示します。HBI 読み出し / 書き込みモードは PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます。

図 9-34: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 一定アドレスに対する 8 ビット複数読み出し / 書き込み

Note: このセクションでは、16 ビットモードでインデックスレジスタにアクセスする場合の例を示しています。しかしRD_WR信号とENB信号はFIFOダイレクト選択アクセスを含む全てのアクセスで同様に使えます。

このセクションでは、ENB 信号をアクティブ High とし、RD_WR 信号が Low の時に読み出し、High の時に書き込みとした場合の例を示しています。RD_WR および ENB 信号の極性は PDI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し、方向極性および HBI 書き込み、イネーブル極性ビットで選択できます。

CS

RD

WR

INDEX,2'b00

Index 15:8

D[15:8]

A[4:0] INDEX,2'b01

Index 7:0 D[7:0]

DATA,2'b00

Data 7:0

DATA,2'b01

Data 15:8

DATA,2'b10

Data 23:16

DATA,2'b00

Data 7:0

DATA,2'b01

Data 15:8

DATA,2'b10

Data 23:16

Hi-Z

8'hXX

INDEX,2'b10

8'hXX

INDEX,2'b11 DATA,2'b10

Data 23:16

DATA,2'b11

Data 31:24

CS

RD

WR

D[15:8]

A[4:0]

D[7:0]

DATA,2'b10

Data 23:16

DATA,2'b11

Data 31:24

DATA,2'b00

Data 7:0

DATA,2'b01

Data 15:8

DATA,2'b10

Data 23:16

DATA,2'b10

Data 23:16

DATA,2'b11

Data 31:24


LAN9252
16 ビット
図 9-35: インデックスアドレス指定モード、RD_WR/ENB による制御の例 - 16 ビット書き込み / 読み出し

CS

INDEX,1'b0

Index 15:8 D[15:8]

A[4:1] INDEX,1'b1

8'hXX


INDEX,1'b0

Index 15:8

Index 7:0

INDEX,1'b1

8'hXX

8'hXX

RD_WR

ENB


LAN9252
9.5.7 インデックスアドレス指定モードのタイミング要件
このセクションの図と表は、インデックスアドレス指定モード中のタイミング要件を示します。タイミング要件は多くのモード ( 例 : 8 ビットと 16 ビット、インデックス、コンフィグレーション、データレジスタ、FIFO ダイレクト選択 ) で共通であるため、多くのタイミング要件を同じ図に記載しています。従って、この図は必ずしも特定の機能動作を表していません。

このセクションのタイミング仕様に関する注意事項を以下に示します。

• このセクションのタイミングチャートには、アクティブ High の CS、RD、WR、RD_WR、ENB 信号を示しています。これら信号の極性は、PDI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性、HBI読み出し、方向極性、HBI 書き込み、イネーブル極性ビットでそれぞれ選択できます。詳細はセクション 9.3、

「制御ラインの極性」(p. 62) を参照してください。

• 読み出しサイクルの後には、書き込みサイクルまたは別の読み出しサイクルを続ける事ができます。書き込みサイクルの後には、読み出しサイクルまたは別の書き込みサイクルを続ける事ができます。これらは破線で示しています。

9.5.7.1 読み出しタイミング要件

RD信号とWR信号を使う場合、ホスト読み出しサイクルはCSがアクティブでRDがアサートされると開始します。RDがネゲートされるとサイクルが終了します。CSはRDと同時にアサートおよびネゲートできますが、RDがアクティブな間はできません。

RD_WR信号とENB信号を使う場合、ホスト読み出しサイクルはRD_WRが読み出しを示しておりCSがアクティブでENB がアサートされると開始します。ENB がネゲートされるとサイクルが終了します。CS は ENB と同時にアサートおよびネゲートできますが、ENB がアクティブな間はできません。

機能の説明はセクション 9.5.6、「インデックスアドレス指定モードの機能タイミングチャート」(p. 90) を参照してください。

図 9-36: インデックスアドレス指定モードの読み出しサイクルのタイミング

trddv, tcsdv

A[4:0]

ENB, RD

D[15:8]

D[7:0]

WR

CS

trdon, tcsontrddh, tcsdh

tadv

trd

trddz, tcsdz

trdrd

trdwr

trdcyc

RD_WRtrdwrs trdwrh

tcsrd trdcs

tahtas


LAN9252




表 9-4: インデックスアドレス指定モードの読み出しサイクルのタイミング値


tcsrd RD または ENB がアクティブになる前の CS セットアップ時間 0 ns

trdcs RD または ENB が非アクティブになった後の CS ホールド時間 0 ns

tas RD または ENB がアクティブになる前のアドレスセットアップ時間

0 ns

tah RD または ENB が非アクティブになった後のアドレスホールド時間

0 ns


5 ns


5 ns

trdon RD または ENB からのデータバッファターンオン時間 0 ns

trddv RDまたはENBがアクティブになってからデータ有効までの時間 30 ns

trddh RDまたはENBが非アクティブになった後のデータ出力ホールド時間

0 ns

trddz RD または ENB が非アクティブになった後のデータバッファターンオフ時間

9 ns

tcson CS からのデータバッファターンオン時間 0 ns

tcsdv CS がアクティブになってからデータ有効までの時間 30 ns

tcsdh CS が非アクティブになった後のデータ出力ホールド時間 0 ns

tcsdz CSが非アクティブになった後のデータバッファターンオフ時間 9 ns

tadv アドレスからデータ有効までの時間 30 ns

trd RD または ENB のアクティブ時間 32 ns

trdcyc RD または ENB のサイクル時間 45 ns

trdrd 次の RD または ENB の前の RD または ENB ネゲート時間 13 ns

trdwr 次の WR の前の RD ネゲート時間Note 15

13 ns


LAN9252
9.5.7.2 書き込みタイミング要件
RD信号とWR信号を使う場合、ホスト書き込みサイクルはCSがアクティブでWRがアサートされると開始します。WR がネゲートされるとサイクルが終了します。CS は WR と同時にアサートおよびネゲートできますが、WR がアクティブな間はできません。

RD_WR信号とENB信号を使う場合、ホスト書き込みサイクルはRD_WRが書き込みを示しておりCSがアクティブでENB がアサートされると開始します。ENB がネゲートされるとサイクルが終了します。CS は ENB と同時にアサートおよびネゲートできますが、ENB がアクティブな間はできません。

機能の説明はセクション 9.5.6、「インデックスアドレス指定モードの機能タイミングチャート」(p. 90) を参照してください。

図 9-37: インデックスアドレス指定モードの書き込みサイクルのタイミング

表 9-5: インデックスアドレス指定モードの書き込みサイクルのタイミング値


tcswr WR または ENB がアクティブになる前の CS セットアップ時間 0 ns

twrcs WR または ENB が非アクティブになった後の CS ホールド時間 0 ns

tas WR または ENB がアクティブになる前のアドレスセットアップ時間 0 ns

tah WR または ENB が非アクティブになった後のアドレスホールド時間 0 ns


5 ns


5 ns

tds WR または ENB が非アクティブになる前のデータセットアップ時間 7 ns

tdh WR または ENB が非アクティブになった後のデータホールド時間 0 ns

twr WR または ENB のアクティブ時間 32 ns

ENB, WR

D[7:0]

RD

CS

twr twrwr

twrrd

twrcyc

RD_WR

trdwrh

tcswr twrcs

tds tdh

D[15:8]

A[4:0]tas tah

trdwrs


LAN9252



twrcyc WR または ENB のサイクル時間 45 ns

twrwr 次の WR または ENB の前の WR または ENB ネゲート時間 13 ns

twrrd 次の RD の前の WR ネゲート時間Note 17

13 ns

表 9-5: インデックスアドレス指定モードの書き込みサイクルのタイミング値 ( 続き )



LAN9252
10.0 SPI/SQI スレーブ
10.1 機能概要SPI/SQI スレーブモジュールは、本デバイスとホストシステムの通信に使う少ピンの同期スレーブインターフェイスを提供します。SPI/SQI スレーブを使うと、システム CSR、内部 FIFO、メモリにアクセスできます。このインターフェイスは単一レジスタに対する読み出しおよび書き込みコマンドに加え、同一アドレスまたは自動インクリメント /デクリメントしたアドレスに対する複数レジスタの読み出しおよび書き込みコマンドもサポートしています。大クロックレート 80 MHz の SPI モードで 1、2、4 ビットレーンをサポートします。SQI モードは常に 4 つのビットレーンを使い、大 80 MHz で動作します。

以下に、SPI/SQI スレーブの機能の概要を示します。

• シリアル読み出し : 大 30 MHz の 4 線式 ( クロック、セレクト、データ入力、データ出力 ) 読み出し。コマンド、アドレス、データ共にシリアル。単一レジスタの読み出し、および同一アドレスまたは自動インクリメント /デクリメントしたアドレスに対する複数レジスタの読み出し。

• 高速読み出し : 大 80 MHz の 4 線式 ( クロック、セレクト、データ入力、データ出力 ) 読み出し。コマンド、アドレス、データ共にシリアル。初回アクセス時はダミーバイトを送信。単一レジスタの読み出し、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し。

• デュアル / クワッド出力読み出し : 大 80 MHz の 4 または 6 線式 ( クロック、セレクト、データ入力 / 出力 )読み出し。コマンドとアドレスはシリアル、データはパラレル。初回アクセス時はダミーバイトを送信。単一レジスタの読み出し、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し。

• デュアル / クワッド I/O 読み出し : 大 80 MHz の 4 または 6 線式 ( クロック、セレクト、データ入力 / 出力 )読み出し。コマンドはシリアル、アドレスとデータはパラレル。初回アクセス時はダミーバイトを送信。単一レジスタの読み出し、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し。

• SQI 読み出し : 大 80 MHz の 6 線式 ( クロック、セレクト、データ入力 / 出力 ) 書き込み。コマンド、アドレス、データ共にパラレル。初回アクセス時はダミーバイトを送信。単一レジスタの読み出し、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し。

• 書き込み : 大 80 MHz の 4 線式 ( クロック、セレクト、データ入力、データ出力 ) 書き込み。コマンド、アドレス、データ共にシリアル。単一レジスタの書き込み、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み。

• デュアル / クワッドデータ書き込み : 大 80 MHz の 4 または 6 線式 ( クロック、セレクト、データ入力 / 出力 )書き込み。コマンドとアドレスはシリアル、データはパラレル。単一レジスタの書き込み、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み。

• デュアル / クワッドアドレス / データ書き込み : 大 80 MHz の 4 または 6 線式 ( クロック、セレクト、データ入力 /出力 ) 書き込み。コマンドはシリアル、アドレスとデータはパラレル。単一レジスタの書き込み、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み。

• SQI 書き込み : 大 80 MHz の 6 線式 ( クロック、セレクト、データ入力 / 出力 ) 書き込み。コマンド、アドレス、データ共にパラレル。単一レジスタの書き込み、および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み。

10.2 SPI/SQI スレーブの動作SIO[3:0] ピンの入力データは SCK 入力クロックの立ち上がりエッジでサンプリングされます。出力データはこのクロックの立ち下がりエッジで SIO[3:0] ピンに供給されます。SCK 入力はアクティブ High パルスとアクティブ Lowパルスのどちらでもかまいません。SCS# チップセレクト入力が High の場合、SIO[3:0] 入力は無視され SIO[3:0] 出力はトライステートです。

SPI モードでは、SCS# がアクティブになった後、入力クロックの初の立ち上がりエッジで 8 ビット命令を開始します。命令は常に SI/SIO0 へシリアルに入力します。

読み出しおよび書き込み命令の場合、命令バイトの後に 2 バイトのアドレスが続きます。アドレスバイトをシリアルに入力するか、1 クロックあたり 2 または 4 ビットを入力するかは、命令によって異なります。全てのレジスタにはDWORD としてアクセスしますが、アドレスフィールドはバイトアドレスと見なします。14 アドレスビットでアドレスを指定します。アドレスフィールドのビット 15 と 14 は、連続アクセス時のアドレスが自動デクリメント (10b)か自動インクリメント (01b) かを示します。

一部の読み出し命令では、アドレスバイトの後にダミーバイトサイクルが続きます。ダミーバイトサイクル中、デバイスは出力を駆動しません。ダミーバイトはシリアルに入力するか、1 クロックあたり 2 または 4 ビットを入力します。

読み出しおよび書き込み命令の場合、ダミーバイト　( ダミーバイトがない場合はアドレスバイト ) の後に 1 つ以上の 32ビットデータフィールドが続きます。データはシリアルに入力するか、1 クロックあたり 2 または 4 ビットを入力します。

SPI モードでクワッド I/O イネーブル (EQIO) 命令を実行すると SQI モードに移行します。SQI モードに移行後のコマンド、アドレス、ダミーバイト、データバイトは全て 1 クロックあたり 4 ビットです。クワッド I/O リセット(RSTQIO) 命令を実行すると SQI モードを終了します。


LAN9252
命令、アドレス、データは全て上位ビット (msb)、上位双ビット (msd)、上位ニブル (msn) のいずれかから順に転送されます。アドレスは上位バイト (MSB) から順に転送されます。データは下位バイト (LSB) から順に転送されます ( リトルエンディアン )。SPIインターフェイスは大 80 MHzの入力クロックをサポートします。通常の (高速でない )読み出し命令は 30 MHzまでに制限されます。
SPI インターフェイスでコマンドを連続して実行する場合、コマンド同士の間隔を 50 ns 空ける必要があります(SCS# の小非アクティブ時間 =50 ns)。表 10-1 に、SPI モードでサポートされる命令を示します。表 10-2 に SQI 命令を示します。サポートされない命令は使ってはいけません。

Note 1: ビット幅のフォーマットは、コマンドビット幅、アドレス / ダミービット幅、データビット幅の順です。

表 10-1: SPI 命令

命令説明ビット幅 Note 1

命令コード

アドレスバイト

ダミーバイト

データバイト

大周波数

設定

EQIO SQI イネーブル 1-0-0 38h 0 0 0 80 MHz

RSTQIO SQI リセット 1-0-0 FFh 0 0 0 80 MHz

読み出し

READ 読み出し 1-1-1 03h 2 0 4 ～ 30 MHz

FASTREAD 高速読み出し 1-1-1 0Bh 2 1 4 ～ 80 MHz

SDOR SPI デュアル出力読み出し

1-1-2 3Bh 2 1 4 ～ 80 MHz

SDIOR SPI デュアル I/O読み出し

1-2-2 BBh 2 2 4 ～ 80 MHz

SQOR SPI クワッド出力読み出し

1-1-4 6Bh 2 1 4 ～ 80 MHz

SQIOR SPI クワッド I/O読み出し

1-4-4 EBh 2 4 4 ～ 80 MHz

書き込み

WRITE 書き込み 1-1-1 02h 2 0 4 ～ 80 MHz

SDDW SPI デュアルデータ書き込み

1-1-2 32h 2 0 4 ～ 80 MHz

SDADW SPI デュアルアドレス /

データ書き込み

1-2-2 B2h 2 0 4 ～ 80 MHz

SQDW SPI クワッドデータ書き込み

1-1-4 62h 2 0 4 ～ 80 MHz

SQADW SPI クワッドアドレス /

データ書き込み

1-4-4 E2h 2 0 4 ～ 80 MHz


LAN9252

Note 2: ビット幅のフォーマットは、コマンドビット幅、アドレス / ダミービット幅、データビット幅の順です。

10.2.1 デバイス初期化

デバイスを初期化して各種コンフィグレーション入力が有効になるまで、SPI/SQI インターフェイスは外部ピン動作に応答せず、これらの影響を受ける事もありません。

デバイスの初期化が完了し、SCS# の立ち上がりエッジが検出されるまで SPI/SQI インターフェイスはこれらのピンを無視します。

10.2.1.1 SPI/SQI スレーブ読み出しによる初期化完了のポーリング

デバイスが初期化されるまで、SPI/SQI インターフェイスは有効なデータを返しません。SPI/SQI インターフェイスが機能しているかどうかを判定するには、バイトオーダテストレジスタ (BYTE_TEST) をポーリングします。正しいパターンが読み出された場合、インターフェイスは機能していると考えられます。この時点で、この時点で、ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイスデバイス READY (READY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます。

10.2.2 電源管理モード中およびモード後のアクセス

D0 以外の電源管理モード中、読み出しと書き込みは無視され、SPI/SQI インターフェイスは外部ピン動作に応答せず、これらの影響を受ける事もありません。

電源管理モードが D0 に戻り、SCS# の立ち上がりエッジが検出されるまで SPI/SQI インターフェイスはこれらのピンを無視します。

SPI/SQI インターフェイスが機能しているかどうかを判定するには、バイトオーダテストレジスタ (BYTE_TEST) をポーリングします。正しいパターンが読み出された場合、インターフェイスは機能していると考えられます。この時点で、この時点で、ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス READY (READY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます。

10.2.3 SPI 設定コマンド

10.2.3.1 SQI イネーブル (EQIO)SQI イネーブル命令は、動作モードを SQI に変更します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。

初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの EQIO 命令 (38h) を1 クロックあたり 1 ビットずつ SI/SIO[0] ピンに入力します。SCS# 入力を非アクティブにすると、サイクルが完了します。

表 10-2: SQI 命令

命令概要ビット幅 Note 2

命令コード

アドレスバイト

ダミーバイト

データバイト

大周波数

設定

RSTQIO SQI リセット 4-0-0 FFh 0 0 0 80 MHz

読み出し

FASTREAD 高速読み出し 4-4-4 0Bh 2 3 4 ～ 80 MHz

書き込み

WRITE 書き込み 4-4-4 02h 2 0 4 ～ 80 MHz

Note: BYTE_TEST レジスタをポーリングする場合、ホストは単一レジスタの読み出し (SCS# を 1 回 Low にする間、データサイクルは 1 回 ) のみを使う必要があります。

Note: BYTE_TEST レジスタをポーリングする場合、ホストは単一レジスタの読み出し (SCS# を 1 回 Low にする間、データサイクルは 1 回 ) のみを使う必要があります。


LAN9252
図 10-1 に SQI イネーブル命令を示します。
10.2.3.2 SQI リセット (RSTQIO)SQI リセット命令は、動作モードを SPI に変更します。この命令は、大クロック周波数 80 MHz の SPI および SQIバスプロトコルでサポートされます。

初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します。次に、8 ビットの RSTQIO 命令(FFh) を SI/SIO[0] ピンに 1 クロックあたり 1 ビットずつ (SPI モード )、または SIO[3:0] ピンに 1 クロックあたり4 ビットずつ入力します (SQI モード )。SCS# 入力を非アクティブにすると、サイクルが完了します。

図 10-2 に SPI モードでの SQI リセット命令を示します。図 10-3 に、SQI モードでの SQI リセット命令を示します。

図 10-1: SQI イネーブル (EQIO)

図 10-2: SPI モード時の SQI リセット (RSTQIO)

SPI Enable SQI

SCK (active high)

SI 0 0 1 1 0X

Instruction0

SO

1 0

Z

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8

X 1 2 3 4 5 6 7 8

X

X

X

SPI Mode Reset SQI

SCK (active high)

SI 1 1 1 1 1X

Instruction1

SO

1 1

Z

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8

X 1 2 3 4 5 6 7 8

X

X

X


LAN9252

10.2.4 SPI 読み出しコマンド

SPI/SQI スレーブは各種読み出しコマンドをサポートします。以下の内容は全ての読み出しコマンドに適用されます。

複数読み出し

1 回の読み出しを実行後、SCS# をアクティブにしたままクロックパルスを継続すると、2 回目以降の読み出しを実行できます。アドレスの上位 2 ビットは、自動インクリメント　( アドレス [15:14]=01b) か自動デクリメント　( アドレス[15:14]=10b) かを指定します。内部 DWORD アドレスをインクリメントまたはデクリメントするか、そのまま維持するかは、これらのビットに基づいて決定します。同じ内部アドレスを維持するのは、レジスタをポーリングする場合に使います。


ライブビット

データはシリアルに読み出されるため、ホストが過渡値を読み出さないように、選択したレジスタの値は各 32 ビット読み出しの開始時に保存されます。複数読み出しシーケンスでは、この保存も複数回実行されます。

読み出しにより状態が変化するレジスタと FIFO読み出し動作によって影響を受けるレジスタ ( 例 : 読み出すとクリアされるビットまたは FIFO) は、現在のデータ出力シフトが開始すると更新されます。32 ビットを読み出す前に SCS# が High に戻った場合もレジスタは影響を受け、それ以前のデータは失われます。


前述の通り、ライブビットを持つレジスタは ( その他のレジスタと同様に ) データをシフト出力する前に現在の値が保存されます。データを取り込んだ後にハードウェアイベントが発生した場合もライブビットは更新されますが、ライブビットがクリアされる等の影響を受けるのは出力シフトが開始した時点であり、ハードウェアイベントは失われます。これを防ぐため、各 CSR は読み出しが示された後までハードウェアイベントによる更新を遅らせます。

10.2.4.1 読み出し (READ)読み出し命令は命令コードとアドレスバイトを 1 クロックあたり 1 ビット入力し、データを 1 クロックあたり 1 ビット出力します。この命令は、大クロック周波数 30 MHz の SPI バスプロトコルでのみサポートされます。この命令はSQI バスプロトコルではサポートされません。

初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの READ 命令 (03h) と2 バイトのアドレスを順番に SI/SIO[0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のアドレスビットの立ち上がりエッジに続く立ち下がりクロックエッジで、SO/SIO[1] ピンは選択したレジスタの LSB の msb から順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタビットがシフト出力されます。

SCS# 入力を非アクティブにすると、サイクルが完了します。この時、SO/SIO[1] ピンはトライステートです。

図 10-3: SQI モード時の SQI リセット (RSTQIO)

SQI Mode Reset SQI

SCK (active high)

SIO[3:0] F FX

SCK (active low)

SCS#

X 1 2

X 1 2

X

X

X

Inst


LAN9252
図 10-4 に、代表的な単一および複数レジスタの読み出しを示します。
10.2.4.2 高速読み出し (FASTREAD)高速読み出し命令は命令コードとアドレスおよびダミーバイトを 1 クロックあたり 1 ビット入力し、データを 1クロックあたり 1 ビット出力します。SQI モードでは、命令コードとアドレスおよびダミーバイトを 1 クロックあたり 4 ビット入力し、データを 1 クロックあたり 4 ビット出力します。この命令は、大クロック周波数 80 MHzの SPI および SQI バスプロトコルでサポートされます。

初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します。次に、SPI モードでは 8 ビットの FASTREAD 命令 (0Bh) と 2 バイトのアドレス、1 バイトのダミーバイトを順番に SI/SIO[0] ピンに入力します。SQIモードでは 8 ビットの FASTREAD 命令と 2 バイトのアドレス、3 バイトのダミーバイトを順番に SIO[3:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のダミービット ( またはニブル ) の立ち上がりエッジに続く立ち下がりクロックエッジで、SO/SIO[1] ピンは選択したレジスタの LSB の msb から順に駆動されます。SQI モードの場合、SIO[3:0] は選択したレジスタの LSB の msnから順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタビットがシフト出力されます。

SCS# 入力を非アクティブにすると、サイクルが完了します。この時、SO/SIO[3:0] ピンはトライステートです。

図 10-4: SPI 読み出し (READ)

SPI Read Single Register

SCK (active high)

SI 0 0 0 0 1X

Instruction1

Address

X

SO

dec

Data

A13

...

...

X...

SPI Read Multiple Registers

0 0

D7

D6

D5 ZZ X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

53

54

55

56 X

X53

54

55

56

D26

D24

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SI 0 0 0 0 1X

Instruction1

Address

X

SO

dec

A13

...

X...0 0

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

...D7

D6

D5

D26

D24

...D7

D6

D5

D26

D24

ZX

X...

...

D25

D25

D25

Data 1... Data m Data m+1...Data n

...


LAN9252
図 10-5 に、SPI モードでの代表的な単一および複数レジスタの高速読み出しを示します。図 10-6 に、SQI モードでの代表的な単一および複数レジスタの高速読み出しを示します。
図 10-5: SPI 高速読み出し (FASTREAD)

図 10-6: SQI 高速読み出し (FASTREAD)

SPI Fast Read Single Register

SCK (active high)

SI 0 0 0 0 1X

Instruction1

Address

X

SO

dec

Data

A13

...

...

X...

SPI Fast Read Multiple Registers

1 0

D7

D6

D5 ZZ X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

61

62

63

64 X

X61

62

63

64

D26

D24

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SI X

Instruction Address

X

SO

dec

A13

...

X...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

...D7

D6

D5

D26

D24

...D7

D6

D5

D26

D24

ZX

X...

...

x x x x x x x x

25

26

27

28

29

30

31

32

25

26

27

28

29

30

31

32

Dummy

x x x x x x x x

Dummy

25

26

27

28

29

30

31

25

26

27

28

29

30

31

32

32

33

34

35

33

34

35

0 0 0 0 111 0

D25

D25

D25

Data 1... Data m Data m+1... Data n

...

SQI Fast Read Single Register

SCK (active high)

SIO[3:0] X

Inst AddressH1

DataH0

SQI Fast Read Multiple Registers

H0

L0

H1 X

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

L2

L3

L1

L0

17

18

19

20

17

18

19

20

SCK (active high)

X

...SCK (active low)

SCS#

...X

X

X

X

... ... X

...

Data 1... Data m Data n

x x x x x x

Dummy

SIO[3:0]

0 B L1

H2

H3

Inst AddressH1

H0

H0

L0

H1

1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

1 2 3 4 5 6 7 8 9 10

11

12

13

14

L1

L0 x x x x x x

Dummy0 B

15

Data m+1...L2

L3

H3

H0

L0

H1

L2

L3

H3

...


LAN9252
10.2.4.3 デュアル出力読み出し (SDOR)SPI デュアル出力読み出し命令は命令コードとアドレスおよびダミーバイトを 1 クロックあたり 1 ビット入力し、データを 1 クロックあたり 2 ビット出力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SDOR 命令 (3Bh)と 2 バイトのアドレス、1 バイトのダミーバイトを順番に SIO[0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のダミー双ビットの立ち上がりエッジに続く立ち下がりクロックエッジで、SIO[1:0] ピンは選択したレジスタのLSB の msb から順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタビットが 2 ビットずつシフト出力されます。

SCS# 入力を非アクティブにすると、サイクルが完了します。この時、SIO[1:0] ピンはトライステートです。

図 10-7 に、代表的な単一および複数レジスタのデュアル出力読み出しを示します。

図 10-7: SPI デュアル出力読み出し (SDOR)

SPI Dual Output Read Single Register

SCK (active high)

SIO0 0 0 1 1 1X

Instruction1

Address

SIO1

dec

Data

A13

...

...

...

SPI Dual Output Read Multiple Registers

1 0

D7

D6

D5 ZZ X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

45

46

47

48 X

X45

46

47

48

D29

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SIO0 X

Instruction Address

SIO1

dec

A13

...

...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

... ...

...

...

x x x x x x x x

25

26

27

28

29

30

31

32

25

26

27

28

29

30

31

32

Dummy

x x x x x x x x

Dummy

25

26

27

28

29

30

31

25

26

27

28

29

30

31

32

32

33

34

35

33

34

35

0 0 1 1 111 0

D25


...

D4

D3

D2

D24

D28

D26

D27

X

Data

D7

D6

D5

D4

D3

D2

D29

D25

D24

D28

D26

D27

D7

D6

D5

D4

D3

D2

ZXD29

D25

D24

D28

D26

D27

X



LAN9252
10.2.4.4 クワッド出力読み出し (SQOR)SPI クワッド出力読み出し命令は命令コードとアドレスおよびダミーバイトを 1 クロックあたり 1 ビット入力し、データを 1 クロックあたり 4 ビット出力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SQOR 命令 (6Bh)と 2 バイトのアドレス、1 バイトのダミーバイトを順番に SIO[0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のダミービットの立ち上がりエッジに続く立ち下がりクロックエッジで、SIO[3:0] ピンは選択したレジスタのLSB の msn から順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタニブルがシフト出力されます。


図 10-8 に、代表的な単一および複数レジスタのクワッド出力読み出しを示します。

図 10-8: SPI クワッド出力読み出し (SQOR)

SPI Quad Output Read Single Register

SCK (active high)

SIO0 0 1 1 1X

Instruction1

Address

SIO1

dec

Data

A13

SPI Quad Output Read Multiple Registers

1 0

D5

D4

D1 ZZ X

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

33

34

35

37

38

39

40 X

X37

38

39

40

D17

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SIO0 X

Instruction Address

SIO1

dec

A13

...

...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

... ...

...

...

x x x x x x x x

25

26

27

28

29

30

31

32

25

26

27

28

29

30

31

32

Dummy

x x x x x x x x

Dummy

25

26

27

28

29

30

31

25

26

27

28

29

30

31

32

32

33

34

35

33

34

35

D25


...

D0

D13

D12

D24

D16

D28

D29

X

Data

D5

D4

D1

D0

D13

D12

D17

D25

D24

D16

D28

D29

ZX

X


SIO2 Z ... ...Data 1... Data m Data m+1... Data n

D6

D2

D14

D18

D26

D30

ZX

SIO3 Z ... ...Data 1... Data m Data m+1... Data n

D7

D3

D15

D19

D27

D31

ZX

D5

D4

D1

D0

D13

D12

D6

D2

D14

D7

D3

D15

D17

D25

D24

D16

D28

D29

D18

D26

D30

D19

D27

D31

SIO2 Z D6

D2

D14

D18

D26

D30

SIO3 Z D7

D3

D15

D19

D27

D31

ZX

ZX

0

0 1 1 111 00

Data

Data

36

36

D9

D8

D21

D20

D10

D22

D11

D23


LAN9252
10.2.4.5 デュアル I/O 読み出し (SDIOR)SPI デュアル I/O 読み出し命令は命令コードを 1 クロックあたり 1 ビット、アドレスおよびダミーバイトを 1 クロックあたり 2 ビット入力し、データを 1 クロックあたり 2 ビット出力します。この命令は、大クロック周波数 80 MHzの SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SDIOR 命令 (BBh)と 2 バイトのアドレス、2 バイトのダミーバイトを順番に SIO[1:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のダミー双ビットの立ち上がりエッジに続く立ち下がりクロックエッジで、SIO[1:0] ピンは選択したレジスタのLSB の msb から順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタビットが 2 ビットずつシフト出力されます。


図 10-9 に、代表的な単一および複数レジスタのデュアル I/O 読み出しを示します。

図 10-9: SPI デュアル I/O 読み出し (SDIOR)

SPI Dual I/O Read Single Register

SCK (active high)

SIO0 1X

Instruction1

Address

SIO1dec

DataA13

...

...

...

SPI Dual I/O Read Multiple Registers

1 0

D7

D6

D5 ZZ X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

37

38

39

40 X

X37

38

39

40

D29

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SIO0 X

Instruction

SIO1

...

...

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

... ...

...

...

x

x

x

x

x

x x

x

25

26

27

25

26

27

Dummy

x

25

26

27

25

26

27

D25


...

D4

D3

D2

D24

D28

D26

D27

X

Data

D7

D6

D5

D4

D3

D2

D29

D25

D24

D28

D26

D27

D7

D6

D5

D4

D3

D2

ZXD29

D25

D24

D28

D26

D27

X


x

x

x

x

x

x x

x

111 0

111 0111 0

Address

dec

A13

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Z x

x

x

x

x

x x

x

Dummy

x

x

x

x

x

x

x

Address Dummy

Address Dummy


LAN9252
10.2.4.6 クワッド I/O 読み出し (SQIOR)SPI クワッド I/O 読み出し命令は命令コードを 1 クロックあたり 1 ビット、アドレスおよびダミーバイトを 1 クロックあたり 4 ビット入力し、データを 1 クロックあたり 4 ビット出力します。この命令は、大クロック周波数 80 MHzの SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SQIOR 命令 (EBh)
と 2 バイトのアドレス、4 バイトのダミーバイトを順番に SIO[3:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

後のダミーニブルの立ち上がりエッジに続く立ち下がりクロックエッジで、SIO[3:0] ピンは選択したレジスタのLSB の msn から順に駆動されます。その後の立ち下がりクロックエッジで残りのレジスタニブルがシフト出力されます。


図 10-10 に、代表的な単一および複数レジスタのクワッド I/O 読み出しを示します。

図 10-10: SPI クワッド I/O 読み出し (SQIOR)

SPI Quad I/O Read Single Register

SCK (active high)

SIO0 1 1 1 1X

Instruction1

SIO1

Data

SPI Quad I/O Read Multiple Registers

1 0

D5

D4

D1 ZX

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

28 X

X25

26

27

28

D17

17

18

19

20

21

22

23

17

18

19

20

21

22

23

SCK (active high)

SIO0 X

Instruction

Address

SIO1

dec

A13

...

...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

17

18

19

20

21

22

23

... ...

...

...

x x x x x x x x

Dummy

D25


...

D0

D13

D12

D24

D16

D28

D29

X

Data

D5

D4

D1

D0

D13

D12

D17

D25

D24

D16

D28

D29

ZX

X


SIO2

Z

... ...Data 1... Data m Data m+1... Data n

D6

D2

D14

D18

D26

D30

ZX

SIO3

Z

... ...Data 1... Data m Data m+1... Data n

D7

D3

D15

D19

D27

D31

ZX

D5

D4

D1

D0

D13

D12

D6

D2

D14

D7

D3

D15

D17

D25

D24

D16

D28

D29

D18

D26

D30

D19

D27

D31

SIO2 D6

D2

D14

D18

D26

D30

SIO3 D7

D3

D15

D19

D27

D31

ZX

ZX

0

1 1 1 111 00

x x x x x x x x

Dummy

x x x x x x x x

Dummy

x x x x x x x x

Dummy

Address

dec

A13

Z

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Z

Z

x x x x x x x x

Dummy

x x x x x x x x

Dummy

x x x x x x x x

Dummy

x x x x x x x x

Dummy

24

24

D9

D8

D21

D20

D10

D22

D11

D23


LAN9252
10.2.5 SPI 書き込みコマンド
SPI/SQI スレーブは複数の書き込みコマンドをサポートします。以下の内容は全ての書き込みコマンドに適用されます。

複数書き込み

複数書き込みは、SCS# がアクティブな間、クロックパルスと入力データを継続して実行します。アドレスの上位2 ビットは、自動インクリメント　( アドレス [15:14]=01b) か自動デクリメント　( アドレス [15:14]=10b) かを指定します。内部 DWORD アドレスをインクリメントまたはデクリメントするか、そのまま維持するかは、これらのビットに基づいて決定します。同じ内部アドレスを維持するのは、レジスタの「ビットバンギング」またはその他の繰り返し書き込みの場合に使います。

10.2.5.1 書き込み (WRITE)書き込み命令は命令コードとアドレスおよびデータバイトを 1 クロックあたり 1 ビット入力します。SQI モードでは、命令コードとアドレスおよびデータバイトを 1 クロックあたり 4 ビット入力します。この命令は、大クロック周波数80 MHz の SPI および SQI バスプロトコルでサポートされます。

初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します。次に、SPI モードでは 8 ビットのWRITE 命令 (02h) と 2 バイトのアドレスを順番に SI/SIO[0] ピンに入力します。SQI モードでは 8 ビットの WRITE命令 (02h) と 2 バイトのアドレスを順番に SIO[3:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

アドレスバイトの後にデータが続きます。SPI モードでは、データを LSB の msb から順番に SI/SIO[0] ピンに入力します。SQI モードではデータを LSB の msn からニブル単位で SIO[3:0] ピンに入力します。その後のクロックエッジで残りのビット / ニブルをシフト入力します。レジスタへのデータ書き込みは、32 ビットを入力後に実行されます。32 ビットを書き込む前に SCS# が High に戻った場合、その書き込みは無効と見なされ、レジスタは影響を受けません。

SCS# 入力を非アクティブにすると、サイクルが完了します。

図 10-11 に、SPI モードでの代表的な単一および複数レジスタの書き込みを示します。図 10-12 に、SQI モードでの代表的な単一および複数レジスタの書き込みを示します。

図 10-11: SPI 書き込み (WRITE)

SPI Write Single Register

SCK (active high)

SI 0 0 0 0X

Instruction1

Address

SO

dec

DataA13

...

...

SPI Write Multiple Registers

0 0 D7

D6

D5

Z

X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

53

54

55

56 X

X53

54

55

56

D26

D24

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SI 0 0 0 0X

Instruction Address

SO

dec

A13

...

0 0

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

...D7

D6

D5

D26

D24

...D7

D6

D5

D26

D24

X

...

D25

D25

D25


...

0

1 0


LAN9252

図 10-12: SQI 書き込み (WRITE)

SQI Write Single Register

SCK (active high)

SIO[3:0] X

Inst AddressH1

DataH0

SQI Write Multiple Registers

H0

L0

H1 X

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

X

X

L2

L3

L1

L0

SCK (active high)

X

...SCK (active low)

SCS#

...X

X

X

X

... ... X

...

Data 1... Data m Data n

SIO[3:0]

0 2 L1

H2

H3

Inst AddressH1

H0

H0

L0

H1

1 2 3 4 5 6 7 8 9

1 2 3 4 5 6 7 8 9

L1

L00 2

Data m+1...L2

L3

H3

H0

L0

H1

L2

L3

H3

...


LAN9252
10.2.5.2 デュアルデータ書き込み (SDDW)SPI デュアルデータ書き込み命令は命令コードとアドレスバイトを 1 クロックあたり 1 ビット入力し、データを1 クロックあたり 2 ビット入力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SDDW 命令 (32h) と2バイトのアドレスを順番に SIO[0]ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

アドレスバイトの後にデータが続きます。データを LSB の msb から順に SIO[1:0] ピンに入力します。その後のクロックエッジで残りのビットを 2 ビットずつシフト入力します。レジスタへのデータ書き込みは、32 ビットを入力後に実行されます。32 ビットを書き込む前に SCS# が High に戻った場合、その書き込みは無効と見なされ、レジスタは影響を受けません。


図 10-13 に、代表的な単一および複数レジスタのデュアルデータ書き込みを示します。

図 10-13: SPI デュアルデータ書き込み (SDDW)

SPI Dual Data Write Single Register

SCK (active high)

SIO0 0 0 1 1X

Instruction1

Address

SIO1

dec

DataA13

...

...

SPI Dual Data Write Multiple Registers

0 0

Z

X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

37

38

39

40 X

X37

38

39

40

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SIO0 X

Instruction Address

SIO1

dec

A13

...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

... ...

...


...

0

1 0

Data...D

7

D6

D5 ZX

D29

D25

D4

D3

D2

D24

D28

D26

D27

X

0 0 1 1 0 0

... ...Data 1... Data m Data m+1...Data n

D7

D5

D3

D29

D25

D27

D7

D5

D3 ZX

D29

D25

D27

D6

D4

D2

D24

D28

D26

D6

D4

D2

D24

D28

D26

X


LAN9252
10.2.5.3 クワッドデータ書き込み (SQDW)SPI クワッドデータ書き込み命令は命令コードとアドレスバイトを 1 クロックあたり 1 ビット入力し、データを1 クロックあたり 4 ビット入力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SQDW 命令 (62h) と2バイトのアドレスを順番に SIO[0]ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

アドレスバイトの後にデータが続きます。データを LSB の msn から順に SIO[3:0] ピンに入力します。その後のクロックエッジで残りのニブルをシフト入力します。レジスタへのデータ書き込みは、32 ビットを入力後に実行されます。32 ビットを書き込む前に SCS# が High に戻った場合、その書き込みは無効と見なされ、レジスタは影響を受けません。


図 10-14 に、代表的な単一および複数レジスタのクワッドデータ書き込みを示します。

図 10-14: SPI クワッドデータ書き込み (SQDW)

SPI Quad Data Write Single Register

SCK (active high)

SIO0 0 01 1X

Instruction1

Address

SIO1

dec

A13

SPI Quad Data Write Multiple Registers

0 0

Z

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

SCK (active high)

SIO0 X

Instruction Address

SIO1

dec

A13

...

Z

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

25

26

27

X

X

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

17

18

19

20

21

22

23

24

17

18

19

20

21

22

23

24

......

0

DataD5

D4

D1 ZX

D17

D25

D0

D13

D12

D24

D16

D28

D29

X

Data

D6

D2

D14

D18

D26

D30

D7

D3

D15

D19

D27

D31

ZX

ZX

Data

Data

D9

D8

D21

D20

D10

D22

D11

D23

SIO2 Z

SIO3 Z

28

29

30

31

32

28

29

30

31

32

...

... ...

...Data 1... Data m Data m+1...Data n

D5

D4

D1

D0

D13

D12

D17

D25

D24

D16

D28

D29

ZX

X



D6

D2

D14

D18

D26

D30

ZX


D7

D3

D15

D19

D27

D31

ZX

D5

D4

D1

D0

D13

D12

D6

D2

D14

D7

D3

D15

D17

D25

D24

D16

D28

D29

D18

D26

D30

D19

D27

D31

SIO2 Z

SIO3 Z

0 01 1 10 0 0


LAN9252
10.2.5.4 デュアルアドレス / データ書き込み (SDADW)SPI デュアルアドレス / データ書き込み命令は命令コードを 1 クロックあたり 1 ビット入力し、アドレスおよびデータバイトを 1 クロックあたり 2 ビット入力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SDADW 命令 (B2h)を SIO[0] ピンに入力し、2 バイトのアドレスを SIO[1:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

アドレスバイトの後にデータが続きます。データを LSB の msb から順に SIO[1:0] ピンに入力します。その後のクロックエッジで残りのビットを 2 ビットずつシフト入力します。レジスタへのデータ書き込みは、32 ビットを入力後に実行されます。32 ビットを書き込む前に SCS# が High に戻った場合、その書き込みは無効と見なされ、レジスタは影響を受けません。


図 10-15 に、代表的な単一および複数レジスタのデュアルアドレス / データ書き込みを示します。

図 10-15: SPI デュアルアドレス / データ書き込み (SDADW)

SPI Dual Address / Data Write Single Register

SCK (active high)

SIO0 0 1 1X

Instruction

1

SIO1

Data...

...

SPI Dual Address / Data Write Multiple Registers

0 0

Z

X

SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

29

30

31

32 X

X29

30

31

32

17

18

19

17

18

19

SCK (active high)

SIO0 X

Instruction

SIO1

...SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

17

18

19

17

18

19

... ...

...


...

0

Data...D

7

D6

D5 ZX

D29

D25

D4

D3

D2

D24

D28

D26

D27

X


D7

D5

D3

D29

D25

D27

D7

D5

D3 ZX

D29

D25

D27

D6

D4

D2

D24

D28

D26

D6

D4

D2

D24

D28

D26

X

1

Address

dec

A13

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Address

Z

Address

dec

A13

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Address

0 1 1 10 0 01


LAN9252
10.2.5.5 クワッドアドレス / データ書き込み (SQADW)SPI クワッドアドレス / データ書き込み命令は命令コードを 1 クロックあたり 1 ビット入力し、アドレスおよびデータバイトを 1 クロックあたり 4 ビット入力します。この命令は、大クロック周波数 80 MHz の SPI バスプロトコルでのみサポートされます。この命令は SQI バスプロトコルではサポートされません。
初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します。次に、8 ビットの SQADW 命令 (E2h)を SIO[0] ピンに入力し、2 バイトのアドレスを SIO[3:0] ピンに入力します。アドレスバイトはデバイス内のバイトアドレスを指定します。

アドレスバイトの後にデータが続きます。データを LSB の msn から順に SIO[3:0] ピンに入力します。その後のクロックエッジで残りのニブルをシフト入力します。レジスタへのデータ書き込みは、32 ビットを入力後に実行されます。32 ビットを書き込む前に SCS# が High に戻った場合、その書き込みは無効と見なされ、レジスタは影響を受けません。


図 10-16 に、代表的な単一および複数レジスタのクワッドアドレス / データ書き込みを示します。

図 10-16: SPI クワッドアドレス / データ書き込み (SQADW)

SPI Quad Address / Data Write Single Register

SCK (active high)

SIO0 01 1X

Instruction1

SIO1

SPI Quad Address / Data Write Multiple Registers

0 0

SCK (active low)

SCS#

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

X

X

17

18

19

20

17

18

19

20

SCK (active high)

SIO0 X

Instruction

SIO1

...SCK (active low)

SCS#

...X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

X 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

X

X

......

0

DataD5

D4

D1 ZX

D17

D25

D0

D13

D12

D24

D16

D28

D29

X

Data

D6

D2

D14

D18

D26

D30

D7

D3

D15

D19

D27

D31

ZX

ZX

Data

Data

D9

D8

D21

D20

D10

D22

D11

D23

SIO2

SIO3

...

... ...

...Data 1... Data m Data m+1...Data n

D5

D4

D1

D0

D13

D12

D17

D25

D24

D16

D28

D29

ZX

X



D6

D2

D14

D18

D26

D30

ZX


D7

D3

D15

D19

D27

D31

ZX

D5

D4

D1

D0

D13

D12

D6

D2

D14

D7

D3

D15

D17

D25

D24

D16

D28

D29

D18

D26

D30

D19

D27

D31

SIO2

SIO3

01 1 10 0 0

Address

dec

A13

Z

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Z

Z

Address

dec

A13

inc

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Z

Z

Z

1

1


LAN9252
10.3 SPI/SQI タイミング要件
Note 3: 読み出し命令は大 30 MHz までに制限されます。

Note 4: 負荷容量が 30 pF か 10 pF かにより異なります。

Note 5: クロック周波数とパルス幅によっては、SCK の次の立ち上がりエッジ後までデータが有効にならない事があります。その場合、ホスト SPI コントローラは固定時間を使うか SCK の立ち下がりエッジを使ってデータのサンプリングを遅らせる必要があります。

図 10-17: SPI/SQI 入力タイミング

図 10-18: SPI/SQI 出力タイミング

表 10-3: SPI/SQI タイミング値


fsck SCK クロック周波数 Note 3 30 / 80 MHz

thigh SCK High 時間 5.5 ns

tlow SCK Low 時間 5.5 ns

tscss SCK 前の SCS# セットアップ時間 5 ns

tscsh SCK 後の SCS# ホールド時間 5 ns

tscshl SCS# 非アクティブ時間 50 ns

tsu SCK 前のデータ入力セットアップ時間 3 ns

thd SCK 後のデータ入力ホールド時間 4 ns

ton SCK からデータ出力ターンオンまでの時間 0 ns

tv SCK からデータ出力有効までの時間 Note 4、Note 5 11.0/9.0 ns

tho SCK 後のデータ出力ホールド時間 0 ns

tdis SCS# が非アクティブになってからデータ出力無効までの時間

20 ns

SCK

SI/SIO[3:0]

SCS#tscss

thigh tlow

tsu thd

tscshl

tscsh

SO/SIO[3:0]

SCKthigh tlow

SCS#

tdiston

tvtho


LAN9252
11.0 Ethernet PHY
11.1 機能概要

本デバイスは PHY A と PHY B を内蔵しています。

PHY A と PHY B の機能は同じです。PHY A は EtherCAT コアポート 0 または 2 に接続します。PHY B は EtherCATコアポート 1 に接続します。これらの PHY は内部 MII インターフェイスを介してそれぞれの MAC に接続します。

これらの PHY は IEEE 802.3 で定義されているツイストペア Ethernet 物理層に準拠しており、Ethernet 動作を全二重100 Mbps (100BASE-TX/100BASE-FX) に設定できます。全ての PHY レジスタは IEEE 802.3 (22.2.4 節 ) で定義されている MII 管理レジスタセットに準拠しており、設定変更可能です。

11.1.1 PHY のアドレス指定

PHY A のアドレスはデバイスのモードに応じて 0 または 2 に設定され、PHY B のアドレスは 1 に固定されています。

また、PHY A と PHY B のアドレスはまた、PHY A と PHY B のアドレスは PHY x 特殊モードレジスタ(PHY_SPECIAL_MODES_x) の PHY アドレス (PHYADD) フィールドで変更できます。正しく動作させるには、PHYA と PHY B に一意のアドレスを設定する必要があります。各 PHY のアドレスの重複チェックは実行されません。

11.2 PHY A および B本デバイスは IEEE 802.3 に準拠した PHY を 2 つ内蔵しています。これらの PHY の動作は 100 Mbps 銅線 (100BASE-TX) Ethernet または 100 Mbps ファイバ (100BASE-FX) Ethernet のどちらかに設定でき、自動ネゴシエーションと HPAuto-MDIX を有効にできます。

11.2.1 機能説明

各 PHY の機能は以下の通りです。詳細は各セクションで説明します。

• 100BASE-TX トランスミッタと 100BASE-TX レシーバ

• 自動ネゴシエーション

• HP Auto-MDIX• PHY 管理制御と PHY 割り込み

• PHY パワーダウンモード

• Wake-on-LAN (WoL)• リセット

• リンク整合性テスト

• ケーブル診断

• ループバック動作

• 100BASE-FX の FEFI (Far End Fault Indication)

Note: PHY A と PHY B の機能は同じであるため、このセクションではこれらを「PHY x」または単に「PHY」と表記します。ポート名または信号名の末尾に付く小文字の「x」には「A」または「B」が入り、それぞれPHY A または PHY B を表します。場合によっては「1」または「2」が入る事もあります。このセクションで単に「PHY」と表記した場合、PHY A と PHY B の両方に該当します。


LAN9252
図 11-1 に、各 PHY の主要コンポーネントのブロック図を示します。
11.2.2 100BASE-TX トランスミッタ

図 11-2 に、100BASE-TX の送信データパスを示します。色の付いたブロックは PHY 内部のブロックです。以下のセクションで、主要な各ブロックについて説明します。

11.2.2.1 内部 MII インターフェイスを通過する 100BASE-TX 送信データ

送信の場合、EtherCAT コア MAC が送信データを内部 MII TXD バスに駆動し、内部 MII TXEN をアサートして有効なデータを示します。このデータの形式は、4 ビット幅の 25 MHz データです。

図 11-1: PHY のブロック図

図 11-2: 100BASE-TX の送信データパス

HP Auto-MDIX

TXPx/TXNx

RXPx/RXNxTo External Port x Ethernet Pins

100Transmitter

100 Reciever

MIIMAC

Interface

MII

MDIO

Auto-Negotiation

To Port x EtherCAT MAC

To EtherCAT core PLL

PHY ManagementControl

Registers

FromSystem Clocks Controller

Interrupts

To System Interrupt Controller

Port xMAC

100MTX Driver

MLT-3 Converter

NRZI Converter

4B/5B Encoder

Magnetics

CAT-5RJ45

100M PLL

Internal MII 25 MHz by 4 bits

InternalMII Transmit Clock

25MHz by5 bits

NRZI

MLT-3

MLT-3

MLT-3

MLT-3

Scrambler and PISO

125 Mbps Serial

MII MAC Interface

25MHzby 4 bits


LAN9252
11.2.2.2 4B/5B エンコーダ
送信データは MII ブロックから 4B/5B エンコーダへ渡されます。このブロックは、表 11-1 に従って 4 ビットのニブルを5 ビットのシンボル ( コードグループ ) に符号化します。4 ビットの各データニブルは、32 通りあるコードグループのうち 16 個に割り当てられます。残り 16 個のコードグループは制御情報に使うか、無効のどちらかです。

初の 16 個のコードグループは、対応するデータニブルの 16 進数値 (0 ～ F) で表します。残りのコードグループは、アルファベット 1 文字をスラッシュで囲んで表します。例えばアイドルコードグループは「/I/」、送信エラーコードグループは「/H/」で表します。

表 11-1: 4B/5B 符号化テーブル

コードグループ記号レシーバの解釈トランスミッタの解釈

11110 0 0 0000 データ 0 0000 データ

01001 1 1 0001 1 0001

10100 2 2 0010 2 0010

10101 3 3 0011 3 0011

01010 4 4 0100 4 0100

01011 5 5 0101 5 0101

01110 6 6 0110 6 0110

01111 7 7 0111 7 0111

10010 8 8 1000 8 1000

10011 9 9 1001 9 1001

10110 A A 1010 A 1010

10111 B B 1011 B 1011

11010 C C 1100 C 1100

11011 D D 1101 D 1101

11100 E E 1110 E 1110

11101 F F 1111 F 1111

11111 /I/ アイドル /T/R/ の後、MII 送信イネーブル (TXEN)信号を受信するまで送信

11000 /J/ /I/ に続く場合 SSD の第 1 ニブルとして「0101」と解釈それ以外の場合 MII 受信エラー (RXER)

MII 送信イネーブル (TXEN) 信号の立ち上がりに対して送信

10001 /K/ /J/ に続く場合 SSD の第 2 ニブルとして「0101」と解釈それ以外の場合 MII 受信エラー (RXER)

MII 送信イネーブル (TXEN) 信号の立ち上がりに対して送信

01101 /T/ 直後に /R/ が続く場合 ESD の第 1 ニブルとして CRS をネゲートそれ以外の場合 MII 受信エラー (RXER)をアサート

MII 送信イネーブル (TXEN) 信号の立ち下がりに対して送信

00111 /R/ /T/ に続く場合 ESD の第 2 ニブルとしてCRS をネゲートそれ以外の場合MII受信エラー(RXER)をアサート

MII 送信イネーブル (TXEN) 信号の立ち下がりに対して送信

00100 /H/ 送信エラーシンボル MII 送信エラー (TXER) 信号の立ち上がりに対して送信

00110 /V/ 無効MII受信データ有効 (RXDV)中の場合MII受信エラー (RXER)

無効


LAN9252

11.2.2.3 スクランブラと PISO同じデータパターンが繰り返されると ( 特にアイドルコードグループ )、パワースペクトル密度は特定周波数に大きなピークが集中します。データをスクランブル処理すると、これらのピークを除去し、信号パワーをチャンネル帯域幅全体により一様に拡散できます。物理配線からの過剰な EMI 放射を防ぐため、この一様なスペクトル密度が FCC規制で義務付けられています。

スクランブラのシード値は、PHY ごとに異なるスクランブラシーケンスとなるように PHY アドレスから生成します。PHY のアドレス指定の詳細はセクション 11.1.1、「PHY のアドレス指定」を参照してください。

スクランブラはデータの PISO (Parallel In Serial Out) 変換も実行します。

11.2.2.4 NRZI および MLT-3 符号化

スクランブラブロックは 5 ビット幅のパラレルデータを NRZI コンバータに渡し、データはここで 125 MHz のシリアル NRZI データストリームに変換されます。次に、NRZI は MLT-3 に符号化されます。MLT-3 はコードビットが「1」なら論理レベルの出力を 3 段階で変化させ、コードビットが「0」なら論理レベルの出力を維持する符号化方式です。

11.2.2.5 100M 送信ドライバ

MLT-3 データはアナログトランスミッタに渡されます。このトランスミッタは差動 MLT-3 信号を出力ピン TXPx およびTXNx に駆動し、巻線比 1:1 の絶縁トランスを経由してツイストペアメディアに送信します。トランスミッタはインピーダンス 100 の CAT-5 ケーブルに駆動します。ケーブル終端とインピーダンス整合には外付け部品が必要です。

11.2.2.6 100M 位相ロックループ (PLL)100M PLL は参照クロックにロックし、125 MHz ロジックと 100BASE-TX トランスミッタの駆動に使う 125 MHzクロックを生成します。


無効

00000 /P/ 無効無効


無効


無効


無効


無効


無効


無効


無効

表 11-1: 4B/5B 符号化テーブル ( 続き )

コードグループ記号レシーバの解釈トランスミッタの解釈


LAN9252
11.2.3 100BASE-TX レシーバ
図 11-3 に、100BASE-TX の受信データパスを示します。色の付いたブロックは PHY 内部のブロックです。以下のセクションで、主要な各ブロックについて説明します。

11.2.3.1 100M 受信入力

ケーブルからの MLT-3 データは、1:1 トランスを経由して RXPx ピンと RXNx ピンから PHY に入力されます。ADC は受信した差動信号を 125 MSPS のレートでサンプリングします。64 レベル量子化器を使って、各サンプルを 6 ビットで表現したデジタルデータを生成します。ADC のダイナミックレンジ全体を使えるように、検出した信号レベルに基づいて DSP が ADC のゲインを調整します。

11.2.3.2 イコライザ、BLW 補正、クロック / データリカバリ

ADC からの 6 ビットデータが DSP ブロックに入力されます。DSP ブロックのイコライザは、トランス、コネクタ、CAT-5 ケーブルで構成される物理チャンネルによって生じる位相と振幅の歪みを補償します。このイコライザにより、良質な CAT-5 ケーブルであれば 1 ～ 100m のケーブル長に対して信号を復元できます。

信号の DC 成分が大きく、低周波成分が絶縁トランスの低周波数ポールより低い場合、トランスのドループ特性が顕著になり、受信信号に対する基線変動 (BLW) が生じます。受信データの破損を防ぐため、PHY は BLW 補正を実行し、ANSI X3.263-1995 FDDI TP-PMD で定義された「キラーパケット」をビットエラーなしで受信できます。

100M PLL は位相の異なる 125 MHz クロックを複数生成します。DSP のタイミングユニットで制御されるマルチプレクサにより、データサンプリングに適な位相を選択します。これを、受信したリカバリクロックとして使います。このクロックは、受信信号からシリアルデータを抽出する際に使います。

11.2.3.3 NRZI および MLT-3 復号

DSP によってリカバリされた MLT-3 レベルは MLT-3 コンバータに入力されます。MLT-3 はここで NRZI データストリームに変換されます。

11.2.3.4 デスクランブラ

デスクランブラはトランスミッタのスクランブラと反対の機能を実行します。また、データの SIPO (Serial In ParallelOut) 変換も実行します。

図 11-3: 100BASE-TX の受信データパス

Port xMAC

A/D Converter

MLT-3 Converter

NRZI Converter

4B/5B Decoder

Magnetics CAT-5RJ45

100M PLL

InternalMII 25MHz by 4 bits

InternalMII Receive Clock

25MHz by5 bits

NRZI

MLT-3MLT-3 MLT-3

6 bit Data

Descrambler and SIPO

125 Mbps Serial

DSP: Timing recovery, Equalizer and BLW Correction

MLT-3

MII MAC Interface

25MHzby 4 bits


LAN9252
アイドル (/I/) シンボルの受信中、デスクランブラはデスクランブラ鍵を受信ストリームに同期します。同期が完了すると、デスクランブラはこの鍵を追跡して受信データをデスクランブルします。
デスクランブラには、4000 バイト (40 µs) のウィンドウ内でアイドルシンボルをサーチする専用ロジックがあり、これによりリモートトランシーバとの同期を確保します。このウィンドウにより、IEEE 802.3 で許容される大パケットサイズ (1514 バイト ) を干渉なしに受信できます。この期間中にアイドルシンボルを検出しない場合、受信動作は中止されデスクランブラは同期プロセスを再開します。

次に、デスクランブルした信号はパケット先頭の SSD (Start-of-Stream Delimiter) を意味する /J/K/ ペアを検出して5 ビットコードグループにアラインメントされます。コードワードのアラインメントが決定したら、これを保存して次のフレーム開始まで使います。

11.2.3.5 5B/4B デコーダ

4B/5B テーブルに従って 5 ビットのコードグループを 4 ビットデータニブルに変換します。変換後のデータは内部MII の RXD[3:0] 信号ラインに表れます。SSD の /J/K/ は MAC プリアンブルの初の 2 ニブルとして「0101 0101」に変換されます。SSD を受信するとトランシーバは受信データ有効信号をアサートし、RXD バスに有効なデータが表れている事を示します。後続の有効なコードグループはデータニブルに変換されます。/T/R/ シンボルで構成されるESD (End-of-Stream Delimiter) または少なくとも 2 つの /I/ シンボルを受信するとトランシーバは搬送波感知および受信データ有効信号をネゲートします。

11.2.3.6 受信データ有効信号

内部 MII の受信データ有効 (RXDV) 信号は、リカバリおよびデコードされたニブルが RXCLK に同期して RXD[3:0]出力に表れている事を示します。/J/K/ デリミタが検出され、RXD がニブル境界にアラインメントされると RXDV がアクティブになります。/T/R/ デリミタが検出されるか、リンクテストに失敗するか、SIGDET が偽になるまで RXDVはアクティブなままです。

変換後の /J/K/ の初のニブルが MII に転送可能になると、RXDV がアサートされます。

11.2.3.7 受信エラー

フレームの途中に予測しないコードグループがあると、受信エラーと見なされます。予測されるコードグループはデータセットの 0 ～ F と ESD の /T/R/ シンボルペアです。受信エラーが発生すると内部 MII の RXER 信号がアサートされ、任意のデータが内部 MII の RXD[3:0] ラインに駆動されます。/J/K/ デリミタのデコード中にエラーが検出された場合( 不正 SSD エラー )、RXER が真にアサートされ、RXD[3:0] ラインに値 1110b が駆動されます。不正 SSD エラーが発生した時点では内部 MII の受信データ有効 (RXDV) 信号はまだアサートされていない事に注意が必要です。

11.2.3.8 内部 MII インターフェイスを通過する 100M 受信データ

受信の場合、4 ビットのデータニブルが MII MAC インターフェイスブロックに送信されます。これらのデータニブルは25 MHz のクロックレートでコントローラに供給されます。RXCLK は内部 MII バス用の出力クロックです。受信データからリカバリした RXCLK で RXD バスを駆動します。受信信号がない場合、システム参照クロックから生成します。

11.2.4 自動ネゴシエーション

自動ネゴシエーション機能の目的は、リンクパートナーの機能に応じてトランシーバのリンクパラメータを適に設定する事です。自動ネゴシエーションは、2 つのリンクパートナー間で設定情報を交換し、双方がサポートするも高性能な動作モードを自動的に選択するためのメカニズムです。自動ネゴシエーションは IEEE 802.3 の 28 節で定義されており、自動ネゴシエーションは IEEE 802.3 の 28 節で定義されており、PHY x 基本制御レジスタ(PHY_BASIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_AN) ビットをセットして有効にします。

アドバタイズされる PHY の機能は PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x) に格納します。PHY には、全二重および半二重モードの 100BASE-TX と 10BASE-T をアドバタイズする機能があります。これら接続速度以外に、PHY は IEEE 802.3 で定義されたリモート故障通知と対称または非対称 PAUSE フロー制御の機能をアドバタイズする事もできます。このトランシーバは、Energy Efficient Ethernet 機能のネゴシエーションおよびソフトウェア制御ページのサポートに使う「次ページ」機能をサポートしています。アドバタイズされる PHY機能の既定値の多くは、コンフィグレーションストラップで設定します ( セクション 11.2.16.5、「PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x)」(p. 150) 参照 )。デバイスコンフィグレーションストラップの使い方の詳細はセクション 7.0、「コンフィグレーションストラップ」(p. 51) を参照してください。

Note: これらのシンボルはデータには変換されません。

Note: 自動ネゴシエーションは 100BASE-FX モードでは使いません。


LAN9252
自動ネゴシエーションが完了すると、解決したリンクに関する情報とネゴシエーションプロセスの結果が PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIAL_CONTROL_STATUS_x) の速度ステータスビットと PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_AN_LP_BASE_ABILITY_x) に反映されます。自動ネゴシエーションプロトコルは純粋に物理層での動作であり、MAC コントローラに依存せず進行します。
自動ネゴシエーションセッション中は以下のブロックが動作します。

• 自動ネゴシエーション ( デジタル )• 100M ADC( アナログ )• 100M PLL( アナログ )• 100M イコライザ /BLW/ クロックリカバリ (DSP)• 10M SQUELCH( アナログ )• 10M PLL( アナログ )• 10M トランスミッタ ( アナログ )自動ネゴシエーションを有効にした場合、以下のいずれかのイベントが発生すると自動ネゴシエーションが開始します。

• パワーオンリセット (POR)• ハードウェアリセット (RST#)• PHY ソフトウェアリセット ( リセット制御レジスタ (RESET_CTL) または PHY x 基本制御レジスタ

(PHY_BASIC_CONTROL_x) のビット 15 による )• PHY パワーダウンリセット ( セクション 11.2.8、「PHY パワーダウンモード」(p. 131) 参照 )• PHY リンクステータスダウン (PHY x 基本ステータスレジスタ (PHY_BASIC_STATUS_x) のビット 2 をクリア )• 自動ネゴシエーション再開 (PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のビット 9 を High にセット )• EtherCAT システムリセット

これらイベントのいずれかを検出すると、トランシーバは FLP (Fast Link Pulse) をバースト送信して自動ネゴシエーションを開始します。これらは 10M TX ドライバからのリンクパルスをバースト送信したものです。これらは NLP(Normal Link Pulse) と同じ波形のため、CAT-3 または CAT-5 ケーブルを破損なしに伝送できます。1 回の FLP バーストは大 33 個のパルスで構成されます。17 個の奇数番号パルスは必ず存在し、これらのパルスで FLP バーストを構成します。16 個の偶数番号パルスは存在する事もしない事もあり、ここに送信されるデータワードを格納します。データパルスが存在する場合は「1」、存在しない場合は「0」を表します。

FLP バーストによって送信されるデータを「リンクコードワード」と呼びます。これらは IEEE 802.3 の 28 節で完全に定義されています。要点をまとめると、トランシーバはセレクタフィールド ( リンクコードワードの初の5 ビット ) で IEEE 802.3 に準拠している事をアドバタイズします。次に、PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x) でセットしたビットに従って自身の技術能力をアドバタイズします。一致の可能性がある技術能力は 4 つあります。これらを優先度の高い順に示します。

• 100M 全二重 ( 高優先度 )• 100M 半二重

• 10M 全二重 • 10M 半二重 ( 低優先度 )トランシーバの全ての機能をアドバタイズし (100M 全二重 )、リンクパートナーが 10M と 100M をサポートしている場合、自動ネゴシエーションによって 100M がも高性能なモードとして選択されます。リンクパートナーが半二重モードと全二重モードをサポートしている場合、自動ネゴシエーションによって全二重モードがも高性能な動作モードとして選択されます。

一致する機能が確定すると、ACK ビットをセットしてリンクコードワードを繰り返します。この時点でリンクコードワードの主な内容に不一致があると、自動ネゴシエーションが再実行されます。必要な FLP バーストを一部しか受信できなかった場合も、自動ネゴシエーションが再実行されます。

PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x) のビット [8:5] に値を書き込むと、トランシーバがアドバタイズする機能をソフトウェアで制御できます。PHY x 自動ネゴシエーションアドバタイズレジスタ(PHY_AN_ADV_x) に書き込みを実行しても自動ネゴシエーションは自動的には開始しません。PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) の自動ネゴシエーション再開 (PHY_RST_AN) ビットをセットすると、自動ネゴシエーションが開始して新しい機能がアドバタイズされます。PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_AN) ビットをクリアして、ソフトウェアで自動ネゴシエーションを無効にする事もできます。

Note: 上記を含むシステムリセットの詳細はセクション 6.2、「リセット」(p. 38) を参照してください。


LAN9252
11.2.4.1 並列検出
自動ネゴシエーションに対応していないデバイスに接続した ( すなわち FLP が検出されない ) 場合、100M MLT-3シンボルまたは 10M NLP (Normal Link Pulse) に基づいてリンク速度を決定できます。この場合、リンクは IEEE 802.3に従い半二重と見なされます。この機能を「並列検出」と呼びます。この機能により、レガシーのリンクパートナーとの相互運用性を確保します。並列検出によってリンクを確立した場合、PHY x 自動ネゴシエーション拡張レジスタ(PHY_AN_EXP_x) のリンクパートナー自動ネゴシエーション機能ビットはクリアされ、リンクパートナーが自動ネゴシエーションに対応していない事を示します。並列検出中に障害が発生すると、PHY x 自動ネゴシエーション拡張レジスタ (PHY_AN_EXP_x) の並列検出の障害ビットがセットされます。

受信した FLP に符号化されたリンクパートナーの機能情報は、PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_AN_LP_BASE_ABILITY_x) に格納します。リンクパートナーが自動ネゴシエーションに対応していない場合、このレジスタには並列検出完了後にリンクパートナーの速度能力が格納されます。

11.2.4.2 自動ネゴシエーションの再実行

PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) の自動ネゴシエーション再開 (PHY_RST_AN) ビットをセットすると、自動ネゴシエーションをいつでも再実行できます。リンクがダウンした場合も自動ネゴシエーションが随時再実行されます。リンクダウンは信号が失われる事によって生じます。その原因としては、ケーブルの切断やリンクパートナーによって送信された信号の中断等があります。この場合、新しいリンク構成を判定するために自動ネゴシエーションが再実行されます。

管理主体が PHY x基本制御レジスタ (PHY_BASIC_CONTROL_x)の自動ネゴシエーション再開 (PHY_RST_AN)ビットをセットして自動ネゴシエーションを再実行した場合、デバイスは全ての送受信動作を停止して応答します。自動ネゴシエーションステートマシンで内部 break_link_time( 約 1200 ms) が経過すると、自動ネゴシエーションが開始します。この場合、リンクパートナーも受信信号を失ってリンクがダウンしているため、自動ネゴシエーションを再実行します。

11.2.4.3 自動ネゴシエーションの無効化

PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_AN) ビットをクリアすると、自動ネゴシエーションを無効にできます。この場合、トランシーバは PHY x 基本制御レジスタ(PHY_BASIC_CONTROL_x) の速度選択 LSB (PHY_SPEED_SEL_LSB) および二重モード (PHY_DUPLEX) ビットの情報に基づいて動作速度を設定します。自動ネゴシエーションを有効にした場合、これらのビットは無視されます。

11.2.4.4 半二重と全二重

半二重モードでは、CSMA/CD( 搬送波感知多重アクセス / 衝突検出 ) プロトコルを使ってネットワークトラフィックとコリジョンを処理します。このモードでは、搬送波感知信号の CRS は送信と受信の両方の動作に応答します。トランシーバが送信中にデータを受信すると、コリジョンが発生します。

全二重モードでは、トランシーバはデータの送信と受信を同時に実行できます。このモードでは、CRS は受信動作にのみ応答します。CSMA/CD プロトコルは適用されず、コリジョン検出は無効です。

11.2.5 HP Auto-MDIXHP Auto-MDIX を利用すると、インターフェイスの結線方式を気にせず CAT-3 (10 BASE-T) または CAT-5 (100 BASE-T)メディア UTP インターコネクトケーブルを使えます。図 11-4 に示すように、ユーザがストレート LAN ケーブルとクロス LAN ケーブルのどちらを挿入してもトランシーバが正しく動作するように、トランシーバは TXPx/TXNx およびRXPx/RXNx ツイストペアピンを設定します。

デバイスの内部ロジックが接続先デバイスの TX および RX ピンを検出します。RX および TX ラインペアは入れ換え可能なため、Auto-MDIXに対応した設計では対称なトランスと終端を使えるようにPCB設計に特別な注意が必要です。

Auto-MDIX 機能は、PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIAL_CONTROL_STAT_IND_x) の Auto-MDIX 制御 (AMDIXCTRL) ビットを使ってソフトウェアで制御できます。AMDIXCTRL を 1 にセットした場合、Auto-MDIX 機能は PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIAL_CONTROL_STAT_IND_x) の Auto-MDIX イネーブル (AMDIXEN) ビットと Auto-MDIX ステート (AMDIXSTATE) ビットで決定します。

Note: Auto-MDIX は 100BASE-FX モードでは使いません。


LAN9252

11.2.6 PHY 管理制御

PHY 管理制御ブロックは、レジスタアクセスと割り込み生成を含む PHY 管理機能を実行します。IEEE 802.3 (22 節 ) で必須とされるレジスタと同仕様で許可されるベンダー固有レジスタは、SMI (Serial Management Interface) を使ってサポートします。SMI インターフェイスは MDIO (MII Management Data) 信号と MDC (MII Management Clock) 信号で構成されます。これらの信号を使って全ての PHY レジスタにアクセスできます。サポートされる全てのレジスタとその説明は、セクション 11.2.16、「PHY レジスタ」(p. 142) を参照してください。サポートされないレジスタはFFFFh として読み出されます。

11.2.7 PHY 割り込み

PHY には各種割り込みイベントを生成する機能があります。割り込み要因は PHY x 割り込み要因フラグレジスタ(PHY_INTERRUPT_SOURCE_x) を読み出して調べます。各 PHY 割り込みを有効にするか無効にするかは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で設定します。 PHY 管理制御ブロックは有効化した複数の割り込みステータスを 1 つの内部信号に集約します。この信号はシステム割り込みコントローラに送信され、この信号はシステム割り込みコントローラに送信され、割り込みステータスレジスタ (INT_STS) の PHY A 割り込みイベント (PHY_INT_A) ビットと PHY B 割り込みイベント (PHY_INT_B) ビットに反映されます。デバイス割り込みの詳細はセクション 8.0、「システム割り込み」(p. 53) を参照してください。

PHY 割り込みシステムには、主割り込みモードと代替割り込みモードの 2 つのモードがあります。どちらのモードも、対応するマスクビットをセットして割り込みが発生すると内部割り込み信号がアサートされ、システム割り込みコントローラに送信されます。これらモードは、内部割り込み信号のネゲート方法のみが異なります。これらモードの詳細は以降のサブセクションで説明します。

Note: 10BASE-T または 100BASE-TX 手動モードで動作中、Auto-MDIX クロスオーバ時間を PHY x EDPDNLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EDPD_CFG_x) の手動 10/100 Auto-MDIX クロスオーバ時間の延長ビットで延長できます。詳細はセクション 11.2.16.12 (p. 159) を参照してください。

Energy Detect パワーダウンモード中、Auto-MDIX クロスオーバ時間を PHY x EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EDPD_CFG_x) の EDPD クロスオーバ延長ビットで延長できます。詳細はセクション 11.2.16.12 (p. 159) を参照してください。

図 11-4: ストレートケーブルによる接続とクロスケーブルによる接続

Note: 電源投入後またはハードリセット後の既定値の割り込みモードは主割り込みモードです。代替割り込みモードを使うには、電源投入後またはハードリセット後に設定が必要です。

1

2

3

4

5

6

7

8

TXPx

TXNx

RXPx

Not Used

Not Used

RXNx

Not Used

Not Used

1

2

3

4

5

6

7

8

TXPx

TXNx

RXPx

Not Used

Not Used

RXNx

Not Used

Not Used

Direct Connect Cable

RJ-45 8-pin straight-through for 10BASE-T/100BASE-TX

signaling

1

2

3

4

5

6

7

8

TXPx

TXNx

RXPx

Not Used

Not Used

RXNx

Not Used

Not Used

1

2

3

4

5

6

7

8

TXPx

TXNx

RXPx

Not Used

Not Used

RXNx

Not Used

Not Used

Cross-Over Cable

RJ-45 8-pin cross-over for 10BASE-T/100BASE-TX

signaling


LAN9252
11.2.7.1 主割り込みモード
主割り込みモードは既定値の割り込みモードです。電源投入後またはハードリセット後は常に主割り込みモードが選択されます。このモードで割り込みを有効にするには、PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x)で対応するマスクビットをセットします ( 表 11-2 参照 )。割り込みをアサートするイベントが真になると、内部割り込み信号がアサートされます。これに対し、割り込みをネゲートするイベントが真になると、内部割り込み信号がネゲートされます。

Note 1: LINKSTAT は内部リンクステータスで、レジスタビットとしては直接利用できません。

Note 2: WOL_INT は、PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のビット [7:4] とビット [3:0] をAND 演算し、その結果の 4 ビットを OR 演算したものと定義します。

表 11-2: 割り込み管理テーブル

マスク割り込み要因フラグ割り込み要因割り込みをアサートするイベント

割り込みをネゲートするイベント

30.9 29.9 リンクアップ LINKSTATNote 1 参照

リンクステータス

LINKSTAT立ち上がり

LINKSAT 立ち下がりまたはレジスタ 29 読み出し

30.8 29.8 Wake on LAN WOL_INTNote 2 参照

WoL イベント有効

WoL_INT立ち上がり

WoL_INT 立ち下がりまたはレジスタ 29 読み出し

30.7 29.7 ENERGYON 17.1 ENERGYON 17.1 立ち上がり(Note 3)

17.1 立ち下がりまたはレジスタ 29 読み出し

30.6 29.6 自動ネゴシエーション完了

1.5 自動ネゴシエーション完了

1.5 立ち上がり 1.5 立ち下がりまたはレジスタ 29 読み出し

30.5 29.5 リモート故障検出

1.4 リモート故障 1.4 立ち上がり 1.4 立ち下がりまたはレジスタ 1 読み出しまたはレジスタ 29 読み出し

30.4 29.4 リンクダウン 1.2 リンクステータス

1.2 立ち下がりレジスタ 1 読み出しまたはレジスタ 29 読み出し

30.3 29.3 自動ネゴシエーションのLP 肯定応答

5.14 肯定応答(ACK)

5.14 立ち上がり 5.14 立ち下がりまたはレジスタ 29 読み出し

30.2 29.2 並列検出の障害 6.4 並列検出の障害

6.4 立ち上がり 6.4 立ち下がりまたはレジスタ 6 読み出しまたはレジスタ 29 読み出しまたは再自動ネゴシエーションまたはリンクダウン

30.1 29.1 自動ネゴシエーションページの受信

6.1 ページ受信 6.1 立ち上がり 6.1 立ち下がりまたはレジスタ 6 読み出しまたはレジスタ 29 読み出しまたは自動ネゴシエーション再実行またはリンクダウン


LAN9252
Note 3: マスクビットが有効で、ENERGYON がまだ High の間に内部割り込み信号をネゲートした場合、ケーブル
を抜いて ENERGYON が Low に遷移した約 1 秒後に内部割り込み信号が 256 ms の期間アサートされます。内部割り込み信号の意図しないアサートを防ぐには、ENERGYON 割り込みサービスルーチンの中でENERGYON 割り込みマスクを常にクリアする必要があります。

11.2.7.2 代替割り込みモード

PHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x) の ALTINT ビットを「1」にセットすると代替割り込みモードが有効になります。このモードで割り込みを有効にするには、PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) の対応するビットをセットします ( 表 11-3 参照 )。割り込みをクリアするには、割り込み要因をクリアして対応する割り込み要因フラグに「1」を書き込みます。割り込み要因フラグに「1」を書き込むとステートマシンが割り込み要因をチェックし、割り込み要因フラグをクリアするか「1」のままにするかを判断します。ネゲート条件が真の場合、割り込み要因フラグがクリアされ、内部割り込み信号もネゲートされます。ネゲート条件が偽の場合、割り込み要因フラグはセットされたままで、内部割り込み信号はアサートされたままです。

Note 4: LINKSTAT は内部リンクステータスで、レジスタビットとしては直接利用できません。

Note: 信号取得プロセスの開始時PHY xモード制御/ステータスレジスタ(PHY_MODE_CONTROL_STATUS_x)のエネルギ ON (ENERGYON) ビットは既定値の「1」に戻ります。従って PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT7 ビットも電源投入時には「1」として読み出されます。信号が存在しない場合、エネルギ ON (ENERGYON) と INT7 はどちらも数 ms 以内にクリアします。

表 11-3: 代替割り込みモードの管理テーブル

マスク割り込み要因フラグ割り込み要因割り込みをアサートするイベント

ネゲート条件

割り込みをクリアするためのビット

30.9 29.9 リンクアップ LINKSTATNote 4 参照

リンクステータス

LINKSTAT立ち上がり

LINKSTAT = Low

29.9

30.8 29.8 Wake on LAN WOL_INTNote 5 参照

WoL イベント有効

WoL_INT立ち上がり

WOL_INT = Low

29.8

30.7 29.7 ENERGYON 17.1 ENERGYON 17.1 立ち上がり 17.1 = Low 29.7

30.6 29.6 自動ネゴシエーション完了

1.5 自動ネゴシエーション完了

1.5 立ち上がり 1.5 = Low 29.6

30.5 29.5 リモート故障検出

1.4 リモート故障 1.4 立ち上がり 1.4 = Low 29.5

30.4 29.4 リンクダウン 1.2 リンクステータス

1.2 立ち下がり 1.2 = High 29.4

30.3 29.3 自動ネゴシエーションのLP 肯定応答

5.14 肯定応答(ACK)

5.14 立ち上がり 5.14 = Low 29.3

30.2 29.2 並列検出の障害 6.4 並列検出の障害

6.4 立ち上がり 6.4 = Low 29.2

30.1 29.1 自動ネゴシエーションページの受信

6.1 ページ受信 6.1 立ち上がり 6.1 = Low 29.1


LAN9252
Note 5: WOL_INT は、PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のビット [7:4] とビット [3:0] を
AND 演算し、その結果の 4 ビットを OR 演算したものと定義します。

11.2.8 PHY パワーダウンモード

PHY パワーダウンモードには全般パワーダウンモードと Energy Detect パワーダウンモードがあります。これらモードについては以降のサブセクションで説明します。

11.2.8.1 全般パワーダウン

このパワーダウンモードはPHY x基本制御レジスタ (PHY_BASIC_CONTROL_x)のパワーダウン (PHY_PWR_DWN)ビットで制御します。このモードでは、PHY 管理制御インターフェイス以外のトランシーバ全体がパワーダウンします。パワーダウン (PHY_PWR_DWN) ビットがセットされている限り、トランシーバはこのパワーダウンモードのままです。パワーダウン (PHY_PWR_DWN) ビットをクリアすると、トランシーバはパワーアップして自動的にリセットされます。

11.2.8.2 Energy Detect パワーダウンモード

このパワーダウンモードはPHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x) のEnergyDetect パワーダウン (EDPWRDOWN) ビットのビットをセットして有効にします。このモードでは、ライン上にエネルギが存在しない場合、トランシーバ全体 (PHY 管理制御インターフェイス、SQUELCH 回路、ENERGYON ロジックを除く ) がパワーダウンします。100BASE-TX、10BASE-T、自動ネゴシエーション信号のいずれかから有効なエネルギが存在するかは、ENERGYON ロジックを使って検出します。

このモードでは、PHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x) のエネルギ ON(ENERGYON) ビットが Low の場合、トランシーバはパワーダウンし、何も送信されません。リンクパルスまたはパケットによりエネルギを受信すると、エネルギ ON (ENERGYON) ビットが High に遷移してトランシーバがパワーアップします。トランシーバはパワーダウン直前のステートに自動的に自己リセットし、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT7 ビットをアサートします。ENERGYON ロジックが検出した初のパケット ( および多くの場合 2 番目のパケット ) は失われます。

PHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x) の Energy Detect パワーダウン(EDPWRDOWN) ビットが Low の場合、Energy Detect パワーダウンは無効です。

EDPD モード時のデバイスの NLP 属性は設定を変更できます。EDPD モード時に NLP を送信するかどうかは、PHYx EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EDPD_CFG_x) の EDPD TX NLP イネーブルビットで設定できます。EDPD モードで NLP 送信を有効にした場合、NLP の送信インターバルは PHY x EDPDNLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EDPD_CFG_x) の EDPD TX NLP インターバルタイマ選択フィールドで設定できます。EDPD モード中、NLP を 1 個受信してデバイスを復帰させるか 2 個受信して復帰させるかを選択できます。PHY x EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ(PHY_EDPD_CFG_x) の EDPD RX 単一 NLP 復帰イネーブルビットをセットした場合、デバイスは 1 個の NLP を受信すると復帰します。EDPD RX 単一 NLP 復帰イネーブルビットをクリアした場合、デバイスは 2 個の NLP を連続して受信すると EDPD モードから復帰します。この場合、2 個の NLP の大間隔は、PHY x EDPD NLP/ クロスオーバ時間/EEEコンフィグレーションレジスタ(PHY_EDPD_CFG_x)のEDPD RX NLP 大インターバル検出選択フィールドで設定できます。

Energy Detect パワーダウン機能はデバイスの広範な電源管理機能の一部であり、電源管理イベントまたは汎用割り込み要求ピン (IRQ) をトリガできます。これは、前述の方法で PHY の Energy Detect パワーダウン機能を有効にし、電源管理制御レジスタ (PMT_CTRL) の対応する Energy Detect イネーブル (PHY A はビット 14、PHY B はビット 15)をセットして実行します。詳細は電源管理を参照してください。

Note: 信号取得プロセスの開始時PHY xモード制御/ステータスレジスタ(PHY_MODE_CONTROL_STATUS_x)のエネルギ ON (ENERGYON) ビットは既定値の「1」に戻ります。従って PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT7 ビットも電源投入時には「1」として読み出されます。信号が存在しない場合、エネルギ ON (ENERGYON) と INT7 はどちらも数 ms 以内にクリアします。

Note: 本デバイスの各種電源管理機能の詳細はセクション 6.3、「電源管理」(p. 43) を参照してください。

各 PHY のパワーダウンモードは個別に制御されます。

PHY パワーダウンモードでは、PHY レジスタの再読み込みまたはリセットは実行されません。


LAN9252
11.2.9 Wake-on-LAN (WoL)PHY は、WoL イベントとして完全一致 DA、ブロードキャスト、Magic Packet、復帰フレームの検出をサポートしています。
サポートされる復帰イベント ( 完全一致 DA、ブロードキャスト、Magic Packet、復帰フレーム ) は、PHY x 復帰制御/ ステータスレジスタ (PHY_WUCSR_x) の完全一致 DA 復帰イネーブル (PFDA_EN) ビット、ブロードキャスト復帰イネーブル (BCST_EN) ビット、Magic Packet イネーブル (MPEN) ビット、復帰フレームイネーブル (WUEN) ビットでそれぞれ個別に有効にできます。WoL イベントを検出すると、PHY x 割り込み要因フラグレジスタ(PHY_INTERRUPT_SOURCE_x) の INT8 ビットで示されます。

WoL 機能はデバイスの広範な電源管理機能の一部であり、電源管理イベントまたは汎用割り込み要求ピン (IRQ) をトリガできます。これは、前述の方法で PHY の WoL 機能を有効にし、電源管理制御レジスタ (PMT_CTRL) の対応する WoL イネーブル (PHY A はビット 14、PHY B はビット 15) をセットして実行します。詳細はセクション 6.3、「電源管理」(p. 43) を参照してください。

PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) には WoL 設定済みビットもあります。このビットは、全ての WoL レジスタを設定した後にソフトウェアでセットできます。WoL 関連レジスタはソフトウェアリセットの影響を受けないため、ソフトウェアで WoL 設定済みビットをポーリングして全ての WoL レジスタが完全に設定されている事を確認できます。これにより、ソフトウェアは WoL イベントによる再起動後に WoL レジスタの再プログラミングをスキップできます。

以下のサブセクションでは、各 WoL イベントについて説明します。主要なシステム割り込みの詳細はセクション 8.0、「システム割り込み」(p. 53) を参照してください。

11.2.9.1 完全一致 DA( デスティネーションアドレス ) 検出

完全一致 DA 検出モードを有効にすると、PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)、PHY x MAC受信アドレス B レジスタ (PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x) に格納したアドレスと一致するデスティネーションアドレスを持つフレームを検出できます。フレームは、FCS およびパケット長チェックにも合格する必要があります。

例えば、デバイスが完全一致 DA WoL イベントを検出できるようにするには、ホストシステムは以下のステップを実行する必要があります。

1. WoL イベントを発生させたい MAC アドレスを PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)、PHY x MAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ(PHY_RX_ADDRC_x) に設定する。

2. PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の完全一致 DA 復帰イネーブル (PFDA_EN) ビットをセットして完全一致 DA 検出を有効にする。

3. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする。

一致がトリガされると、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ、PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の完全一致 DA フレーム受信 (PFDA_FR) ビットがセットされます。

11.2.9.2 ブロードキャスト検出

ブロードキャスト検出モードを有効にすると、デスティネーションアドレスの値が「FF FF FF FF FF FF」のフレームを検出できます。フレームは、FCS およびパケット長チェックにも合格する必要があります。

例えば、デバイスがブロードキャスト WoL イベントを検出できるようにするには、ホストシステムは以下のステップを実行する必要があります。

1. PHY x復帰制御 /ステータスレジスタ (PHY_WUCSR_x)のブロードキャスト復帰イネーブル (BCST_EN)ビットをセットしてブロードキャスト検出を有効にする。

2. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする。

一致がトリガされると、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ、PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のブロードキャストフレーム受信 (BCAST_FR) ビットがセットされます。

11.2.9.3 Magic Packet 検出

Magic Packet 検出モードを有効にすると、Magic Packet フレームを検出できます。Magic Packet とは、プログラムしたアドレスに対するユニキャストまたはブロードキャストでデバイスをアドレス指定し、デスティネーションアドレスおよびソースアドレスフィールドの後、パターン 48’h FF_FF_FF_FF_FF_FF に続けて目的の MAC アドレス(PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)、PHY x MAC 受信アドレス B レジスタ


LAN9252
(PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x) に格納 ) を中断なしに 16 回繰り返したフレームを言います。16 回のアドレス繰り返し中に中断があると、ロジックは受信フレームを再びスキャンして48’h FF_FF_FF_FF_FF_FF のパターンを探します。16 回の繰り返しはフレーム内のどこにあってもかまいませんが、直前に同期ストリームが必要です。フレームは、FCS およびパケット長チェックにも合格する必要があります。
例えば目的のアドレスが 00h 11h 22h 33h 44h 55h の場合、ロジックは Ethernet フレーム内で以下のデータシーケンスを探します。

デスティネーションアドレスソースアドレス ……………FF FF FF FF FF FF00 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 5500 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 5500 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 5500 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 55 00 11 22 33 44 55…FCS

例えば、デバイスが Magic Packet WoL イベントを検出できるようにするには、ホストシステムは以下のステップを実行する必要があります。

WoL イベントを発生させたい MAC アドレスを PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)、PHY xMAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x)に設定する。

PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の Magic Packet イネーブル (MPEN) ビットをセットしてMagic Packet 検出を有効にする。

PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoLイベントを有効にする。

一致がトリガされると、PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ、PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の Magic Packet 受信 (MPR) ビットがセットされます。

11.2.9.4 復帰フレーム検出

復帰フレーム検出モードを有効にすると、事前にプログラムした復帰フレームを検出できます。復帰フレーム検出の機能を使うと、システム設計者はプログラマブルな復帰フレームフィルタを使ってパケット内のカスタムパターンを検出できます。このフィルタには、フレームのどのバイトを検出ロジックで比較するかを示す 128 ビットのバイトマスクがあります。これらのバイトに対して CRC-16 を計算して求めます。次に、この結果をフィルタの CRC-16 と比較して一致かどうかを判定します。復帰パターンを受信すると、PHY x 復帰制御 / ステータスレジスタ(PHY_WUCSR_x) のリモート復帰フレーム受信 (WUFR) ビットがセットされます。

復帰フレームフィルタでは、フレームのデスティネーションアドレスと PHY x MAC 受信アドレス A レジスタ(PHY_RX_ADDRA_x)、PHY x MAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x) に指定したアドレスを比較する事もできます。指定するアドレスはユニキャストでもマルチキャストでもかまいません。アドレス一致を有効にした場合、指定したユニキャストまたはマルチキャストアドレスのみが一致と見なされます。マルチキャストアドレスとブロードキャストアドレスは個別に有効にできます。アドレス一致の結果は OR 演算されます ( すなわち、ユニキャスト、マルチキャスト、ブロードキャストのいずれかが一致すると一致と判定 )。フィルタを有効にするかどうか、デスティネーションアドレスをチェックするかどうかは PHY x 復帰フィルタ構成レジスタ A (PHY_WUF_CFGA_x) で設定します。フィルタを有効にする前に、アプリケーションプログラムはサンプルフレームと対応するバイトマスクを検出ロジックに提供する必要があります。この情報は、PHY x 復帰フィルタ構成レジスタ A (PHY_WUF_CFGA_x)、PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x)、PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MASK_x) に書き込んで提供します。フレーム内の開始オフセットとフィルタの予想される CRC-16 は、フィルタパターンオフセットフィールドとフィルタ CRC-16 フィールドでそれぞれ設定します。

リモート復帰モードを有効にした場合、リモート復帰機能は各フレームをフィルタ条件に照合し、フィルタに指定したアドレスと CRC 値に一致したフレームをリモート復帰フレームとして認識します。

パターンオフセットは、フレーム内でチェックすべき初のバイトの位置を定義します。バイトマスクは 128 ビットのフィールドで、フレーム内のパターンオフセット以降の連続する 128 バイトをそれぞれチェックするかどうかを指定します。バイトマスクのビット j をセットした場合、検出ロジックはフレーム内のバイト ( パターンオフセット + j) をチェックし、セットしない場合、バイト ( パターンオフセット + j) を無視します。


LAN9252
CRC-16 のチェックが完了すると、パターンオフセットとバイトマスクを使って求めた CRC-16 値とフィルタ側の予想される CRC-16 値を比較します。これらの値が一致すると、リモート復帰イベントがトリガされます。フレームは、FCS およびパケット長チェックにも合格する必要があります。
表 11-4 に、復帰イベントが生成されるケースを示します。これ以外の場合、復帰イベントは生成されません。

例えば、デバイスが復帰フレーム WoL イベントを検出できるようにするには、ホストシステムは以下のステップを実行する必要があります。

パターンを宣言する :1. PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MASK_x) に、比較対象のバイトを指定する。

2. 比較対象のバイトのCRC-16値をオフラインで求め、PHY x復帰フィルタ構成レジスタB (PHY_WUF_CFGB_x)を更新する。CRC-16 は下式で求めます。

フレーム開始時に CRC-16 を値 FFFFh で初期化します。パターンオフセットとマスクに基づき、受信したバイトがチェックサム計算の一部に含まれる場合 CRC-16 を更新します。この時、CRC-16 の更新には以下のアルゴリズムを使います。

説明 :^ は排他的論理和の演算子

Data [7:0] はチェックサムに含める受信データバイト

CRC[15:0] には計算で求めた CRC-16 チェックサムを格納

F0 … F7 はデータバイトが CRC-16 の一部であると判定した時に計算した中間結果

以下の値を計算 :F0 = CRC[15] ^ Data[0]F1 = CRC[14] ^ F0 ^ Data[1]F2 = CRC[13] ^ F1 ^ Data[2]F3 = CRC[12] ^ F2 ^ Data[3]F4 = CRC[11] ^ F3 ^ Data[4]F5 = CRC[10] ^ F4 ^ Data[5]F6 = CRC[09] ^ F5 ^ Data[6]F7 = CRC[08] ^ F6 ^ Data[7]

CRC-32 を更新 :CRC[15] = CRC[7] ^ F7CRC[14] = CRC[6]CRC[13] = CRC[5]CRC[12] = CRC[4]CRC[11] = CRC[3]

表 11-4: 復帰イベントが生成されるケース

フィルタイネーブル

フレームタイプ CRC 一致アドレス

一致イネーブル

全マルチキャストフィルタイネーブル

ブロードキャストフィルタイネーブル

フレームアドレス一致

有効ユニキャスト一致無効 X X X

有効ユニキャスト一致有効 X X 一致

有効マルチキャスト一致 X 有効 X X

有効マルチキャスト一致有効無効 X 有効

有効ブロードキャスト一致 X X 有効 X


LAN9252
CRC[10] = CRC[2]CRC[9] = CRC[1] ^ F0CRC[8] = CRC[0] ^ F1CRC[7] = F0 ^ F2CRC[6] = F1 ^ F3CRC[5] = F2 ^ F4CRC[4] = F3 ^ F5CRC[3] = F4 ^ F6CRC[2] = F5 ^ F7CRC[1] = F6CRC[0] = F7
3. デスティネーションアドレスの初のバイトをオフセット 0 としてオフセットパターンを決定する。決定したオフセットをPHY x復帰フィルタ構成レジスタA (PHY_WUF_CFGA_x)のフィルタパターンオフセットフィールドに格納する。

アドレス一致条件を決定する :4. 表 11-4 に基づいてアドレス一致方式を決定し、それに応じて PHY x 復帰フィルタ構成レジスタ A

(PHY_WUF_CFGA_x) のブロードキャストフィルタイネーブル、全マルチキャストフィルタイネーブル、アドレス一致イネーブルビットを更新する。

5. 必要に応じて ( ステップ 4 参照 )、復帰イベントを発生させる MAC アドレスを PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)、PHY x MAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x) に設定する。

6. PHY x 復帰フィルタ構成レジスタ A (PHY_WUF_CFGA_x) のフィルタイネーブルビットをセットしてフィルタを有効にする。

復帰フレーム検出を有効にする :7. PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の復帰フレームイネーブル (WUEN) ビットをセット

して復帰フレーム検出を有効にする。

8. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) のビット 8 (WoL 割り込みマスク ) をセットしてWoL イベントを有効にする。

一致がトリガされると、PHY x復帰制御 /ステータスレジスタ(PHY_WUCSR_x)のリモート復帰フレーム受信(WUFR)ビットがセットされます。ソフトウェアによる判定を容易にするために、PHY x 復帰フィルタ構成レジスタ A(PHY_WUF_CFGA_x) のフィルタトリガビットがセットされます。

11.2.10 リセット

チップレベルのハードウェアリセット (RST#)、EtherCAT システムリセット、パワーオンリセット (POR) 以外に、この PHY は 3 つのブロックレベルリセットをサポートします。これらについては以降のセクションで説明します。全てのデバイスリセットとリセットシーケンスの詳細はセクション 6.2、「リセット」(p. 38) を参照してください。

11.2.10.1 RESET_CTL による PHY のソフトウェアリセット

PHY はリセット制御レジスタ (RESET_CTL) を使ってリセットできます。これらのビットは約 102 µs 後に自動的にクリアします。このリセットでは、コンフィグレーションストラップ値は PHY レジスタには読み込まれません。

11.2.10.2 PHY_BASIC_CTRL_x による PHY のソフトウェアリセット

PHY は PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットをセットしてもリセットできます。このビットは、リセットが完了すると自動的に 0 にクリアされます。このリセットでは、コンフィグレーションストラップ値は PHY レジスタには読み込まれません。

Note: ハードウェアリセット (RST#)、パワーオンリセット (POR)、EtherCAT システムリセットの場合のみ、コンフィグレーションストラップ値が自動的に PHY レジスタに読み込まれます。

リセット制御レジスタ (RESET_CTL) のデジタルリセット (DIGITAL_RST) ビットは PHY をリセットしません。

それ以外の PHY リセットでは、ソフトウェアにより PHY レジスタを手動で設定する必要があります。


LAN9252
11.2.10.3 PHY パワーダウンリセット
PHY がパワーダウンモードから復帰後、PHY のリセットが自動的に生成されます。PHY パワーダウンモードでは、PHY レジスタの再読み込みまたはリセットは実行されません。詳細はセクション 11.2.8、「PHY パワーダウンモード」(p. 131) を参照してください。

11.2.11 リンク整合性テスト

このデバイスは、IEEE 802.3u の図 24-15 に示されるリンクモニタ状態遷移図のリンク整合性テストを実行します。リンクステータスと 10 Mbps リンクステータスを多重化したものを PHY x 基本ステータスレジスタ(PHY_BASIC_STATUS_x) のリンクステータスビットとし、これによって LINK LED を駆動します。

DSP ブロックは、ANSI X3.263 TP-PMD 規格で定義された有効な MLT-3 波形が RXPx および RXNx 信号に表れている事を内部 DATA_VALID 信号を使ってリンクモニタステートマシンに示します。DATA_VALID がアサートされると制御ロジックは Link-Ready ステートに遷移し、自動ネゴシエーションブロックからのイネーブル信号を待ちます。この信号を受信すると Link-Up ステートに遷移し、送信および受信ロジックブロックが動作を開始します。自動ネゴシエーションを無効にしている場合、DATA_VALID がアサートされるとリンク整合性ロジックはただちに Link-Up ステートに遷移します。

ラインを安定させるため、リンク整合性ロジックは DATA_VALID がアサートされると少なくとも 330 ms 待ってからLink-Ready ステートに遷移します。DATA_VALID 入力がネゲートされると、このロジックはただちにリンク信号をネゲートして Link-Down ステートに遷移します。

11.2.12 ケーブル診断

PHY には Ethernet ケーブルの開放 / 短絡と長さを検出できるケーブル診断機能があります。ケーブル診断機能には、大きく以下の 2 つの動作モードがあります。

• TDR( 時間領域反射計測 ) ケーブル診断TDR ケーブル診断では、TX または RX ペアのケーブル開放 / 短絡を検出し、開放 / 短絡故障までのケーブル長を推定できます。

• 整合ケーブル診断整合ケーブル診断では、100 Mbps のリンクアップしたケーブルの長さを推定できます。

各ケーブル診断モードの適切な動作の詳細は以下のサブセクションを参照してください。

11.2.12.1 TDR( 時間領域反射計測 ) ケーブル診断

PHYには TXまたは RX ペアのケーブル開放 / 短絡を検出し、開放 / 短絡故障までのケーブル長を推定できる TDR ケーブル診断機能があります。TDR ケーブル診断機能を使うには、Auto-MDIX と自動ネゴシエーションを無効にし、PHY を100 Mbps 全二重モードにする必要があります。これらは PHY x TDR 制御 / ステータスレジスタ(PHY_TDR_CONTROL_STAT_x) の TDR イネーブルビットをセットする前に実行する必要があります。Auto-MDIX を無効にしているため、TDR はレジスタビット 27.13 で選択した TX または RX ペアをテストします (Auto-MDIX ステート (AMDIXSTATE))。ケーブルを適切にテストするには、両方のペアのテストが必要です。TDR ケーブル診断は100BASE-FX モードには適しません。TDR によるテストが完了すると、それ以前のレジスタ設定が復元されます。図 11-5 に TDR ケーブル診断のフロー図を示します。

Note: ケーブル診断は 100BASE-FX モードでは使いません。


LAN9252

TDR ケーブル診断では、Ethernet ケーブル内の選択したツイストペア (MDI モードでは TX、MDIX モードでは RX) に対してパルスを送信します。テスト対象のペアが開放または短絡している場合、インピーダンスの不連続部で反射信号が発生し、これを PHY で検出します。PHY は信号を送信してから反射信号を受信するまでの時間を計測し、その結果を PHY x TDR 制御 / ステータスレジスタ (PHY_TDR_CONTROL_STAT_x) の TDR チャンネル長フィールドに格納します。TDR チャンネル長フィールドはケーブルの「電気的」長さを示します。表 11-5 に示した適切な伝播定数を掛けると故障までのおおよその物理的距離が求まります。

図 11-5: TDR ケーブル診断のフロー図

Note: 通常、TDR 機能はリンクが動作しない場合に使います。リンク動作中に TDR を実行するとリンクがダウンします。

Disable AMDIX and Force MDI (or MDIX)

Write PHY Reg 27: 0x8000 (MDI)- OR -

Write PHY Reg 27: 0xA000 (MDIX)

TDR Channel Status Complete?

Disable ANEG and Force 100Mb Full-Duplex

Write PHY Reg 0: 0x2100

Enable TDR

Write PHY Reg 25: 0x8000

NOReg 25.8 == 0

YESReg 25.8 == 1

Check TDR Control/Status Register

Read PHY Reg 25

Save:TDR Channel Type (Reg 25.10:9)

TDR Channel Length (Reg 25.7:0)

MDIX Case Tested?

YES

Repeat Testing in MDIX Mode

Done

Start


LAN9252
TDR は終端が不適切なケーブルの反射信号を使って物理的距離を推定するため、いくつかの要因によって推定精度が影響を受けます。これには、以下のものがあります。
1. ケーブルタイプ (CAT 5、CAT 5e、CAT 6): 各ケーブルタイプの電気的長さは、内部信号ペアの 1 m あたりの撚り数および信号伝播速度の違いにより若干異なります。ケーブルタイプが既知の場合、ケーブルタイプに適した伝播定数 ( 表 11-5 参照 ) を使うとより正確に推定長さを求める事ができます。実際のアプリケーションではケーブルタイプが不明な事が多く、長さと種類の異なるケーブルが混在する事もあります。この場合、ケーブルタイプ「不明」の伝播定数を使います。

2. TX ペアか RX ペアか : EIA 規格では、Ethernet ケーブル内の各信号ペアの 1 m あたりの撚り数をケーブルタイプごとに規定しています。このため、RX ペアと TX ペアでは計測結果が異なります。

3. 実際のケーブル長 : 推定ケーブル長と実際のケーブル長の誤差は、ケーブルが長くなるほど大きくなります。小誤差は約 100 m 未満の場合です。

4. 開放か短絡か : 故障までの距離が同じでも、開放の場合と短絡の場合では TDR チャンネル長フィールドの値( 電気的長さ ) が異なります。これは、異なる伝播定数を使って物理的なケーブル長を計算する事によって補償します。

開放の場合、故障までの推定距離は次式で求める事ができます。

開放故障までの距離 (m) TDR チャンネル長 * POPENPOPEN は表 11-5 で選択した伝播定数です。

短絡の場合、故障までの推定距離は次式で求める事ができます。

短絡までの距離 (m) TDR チャンネル長 * PSHORTPSHORT は表 11-5 で選択した伝播定数です。

開放および短絡の場合のケーブル長計測誤差マージン (typ.) は、選択したケーブルタイプとデバイスから開放 / 短絡までの距離の影響を受けます。表 11-6 と表 11-7 に、開放の場合と短絡の場合の計測誤差 (typ.) をそれぞれ示します。

表 11-5: TDR 伝播定数

TDR 伝播定数

ケーブルタイプ

未知 CAT 6 CAT 5E CAT 5

POPEN 0.769 0.745 0.76 0.85

PSHORT 0.793 0.759 0.788 0.873

表 11-6: 開放ケーブルの計測誤差 (+/- m, typ.)

故障までの距離

選択した伝播定数

POPEN = 不明

POPEN = CAT 6

POPEN = CAT 5E

POPEN = CAT 5

CAT 6 ケーブル、0 ～ 100 m 9 6

CAT 5E ケーブル、0 ～ 100 m 5 5

CAT 5 ケーブル、0 ～ 100 m 13 3

CAT 6 ケーブル、101 ～ 160 m 14 6

CAT 5E ケーブル、101 ～ 160 m 8 6

CAT 5 ケーブル、101 ～ 160 m 20 6


LAN9252

11.2.12.2 整合ケーブル診断

整合ケーブル診断では、100 Mbps のリンクアップしたケーブルの長さを長 120 m まで推定できます。アクティブな100 Mb リンクが存在する場合、リンクパートナーまでのおおよその距離は PHY x ケーブル長レジスタ(PHY_CABLE_LEN_x) を使って推定できます。ケーブルが適切に終端処理されていても、アクティブな 100 Mb リンクが存在しない場合 ( 例 : リンクパートナーが無効または機能していない、リンクが 10 Mb)、ケーブル長は推定できません。この場合 PHY x ケーブル長レジスタ (PHY_CABLE_LEN_x) は無視する必要があります。リンクパートナーまでの推定距離は、PHY xケーブル長レジスタ (PHY_CABLE_LEN_x)のケーブル長 (CBLN)フィールドと表 11-8のルックアップテーブルを使って求める事ができます。整合ケーブル診断では、ケーブル長計測誤差マージンは +/- 20 m (typ.)です。この誤差マージンは、0 m から 120 m まで全てのケーブルタイプで一定です。

表 11-7: 短絡ケーブルの計測誤差 (+/- m, typ.)

故障までの距離

選択した伝播定数

PSHORT = 不明

PSHORT =CAT 6

PSHORT =CAT 5E

PSHORT =CAT 5

CAT 6 ケーブル、0 ～ 100 m 8 5

CAT 5E ケーブル、0 ～ 100 m 5 5

CAT 5 ケーブル、0 ～ 100 m 11 2

CAT 6 ケーブル、101 ～ 160 m 14 6

CAT 5E ケーブル、101 ～ 160 m 7 6

CAT 5 ケーブル、101 ～ 160 m 11 3

表 11-8: 整合ケーブル診断の推定ケーブル長 (CBLN) ルックアップテーブル

CBLN フィールドの値推定ケーブル長

0 ～ 3 0

4 6

5 17

6 27

7 38

8 49

9 59

10 70

11 81

12 91

13 102

14 113

15 123


LAN9252

11.2.13 ループバック動作

PHY は近端ループバックまたはコネクタループバックに設定できます。ループバックモードの詳細は以降のサブセクションで説明します。

11.2.13.1 近端ループバック

近端ループバックはテスト用のモードで、図 11-6の青色の矢印で示すようにデジタル送信データをそのまま受信データ信号として戻します。PHY x基本制御レジスタ (PHY_BASIC_CONTROL_x)のループバック (PHY_LOOPBACK)ビットを「1」にセットすると近端ループバックモードが有効になります。近端ループバックモードではデータが PCS および PMA 層を経由して PMD 副層へ転送されてからループバックされるため、デジタル回路の大部分が動作します。PHYx 基本制御レジスタ (PHY_BASIC_CONTROL_x) のコリジョンテストモード (PHY_COL_TEST) ビットでコリジョンテストモードを有効にした場合を除き、このモードでは COL 信号は非アクティブです。トランスミッタは、内部 MII のTXEN 信号の状態に関係なくパワーダウンします。

11.2.13.2 コネクタループバック

本デバイスはきわめて短いケーブルでは伝送の信頼性が維持されます。このため、図 11-7 に示すようなコネクタループバックでのテストが可能です。RJ45 ループバックケーブルを使って、トランス出力からの送信信号をレシーバ入力へ戻します。このループバックは 10 Mbps と 100 Mbps の両方で動作します。

Note: 適切に終端処理されたケーブル ( 整合済みケーブル ) の場合、反射信号はありません。この場合、TDRチャンネル長フィールドは無効であり、無視する必要があります。

図 11-6: 近端ループバックのブロック図

図 11-7: コネクタループバックのブロック図

10/100Ethernet

MAC

CAT-5XFMR

DigitalRXD

TXD

AnalogRX

TXX

X

10/100Ethernet

MACXFMR

DigitalRXD

TXD

AnalogRX

TX12345678

RJ45 Loopback Cable.Created by connecting pin 1 to pin 3 and connecting pin 2 to pin 6.


LAN9252
11.2.14 100BASE-FX の動作
動作を 100BASE-FX モードに設定した場合、スクランブラブロックと MTL-3 ブロックは無効になり、アナログ RXおよび TX ピンは差動 LVPECL ピンに変わり、外付け抵抗を介して外部ファイバトランシーバに接続します。差動LVPECL ピンは、SFF (LVPECL) および SFP (Reduced LVPECL) タイプのトランシーバと互換の信号電圧レンジをサポートします。

100BASE-FX モードでは、受信信号の品質は外部トランシーバによってオープンドレイン、CMOS レベル、Loss ofSignal (SFP)、LVPECL Signal Detect (SFF) のいずれかとして提供されます。

11.2.14.1 100BASE-FX の FEFI (Far End Fault Indication)100BASE-FX の仕様には自動ネゴシエーションが定義されていないため、リモート故障検出機能は利用できません。代わりに、100BASE-FX にはオプションの FEFI (Far-End Fault Indication) 機能があります。

これは、受信信号がない場合に FEFI と呼ばれる特殊な信号を遠端のピアに送信する機能です。FEFI 信号は、受信チャンネルで物理エラー条件を検出した場合のみ送信されます。

FEFI 信号は、84 個の「1」の後に 1 個の「0」を付けたパターンを 3 サイクル以上繰り返して構成します。この信号はインバンドで送信され容易に検出できますが、100BASE-X の搬送波感知条件を満たさないように構成されます。

FEFI 機能は、FEFI 生成、FEFI 検出、リンクモニタのプロセスで実装されます。FEFI 生成プロセスは、受信チャンネルの障害 (signal_status=OFF) を検出すると FEFI 信号を送信します。FEFI 信号の送信は signal_status のみに基づき、いつでも開始または停止できます。FEFI 検出プロセスは、FEFI 信号の受信を継続的に監視します。FEFI 信号を検出するとリンクモニタプロセスが link_status をネゲートします。これによりステーションは無効になり、IDLE を送信します。

FEFI 機能は PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIAL_CONTROL_STAT_IND_x) の FEFI (Far EndFault Indication) イネーブル (FEFI_EN) ビットで有効または無効にでき、100BASE-FX モードでは既定値で有効です。

11.2.14.2 100BASE-FX の有効化と LOS/SD の選択

100BASE-FXモードは、FXモードストラップ (fx_mode_strap_1と fx_mode_strap_2)を使って有効にします。100BASE-FXモードが有効かどうかはPHY x特殊モードレジスタ(PHY_SPECIAL_MODES_x)の100BASE-FXモード(FX_MODE)ビットに反映されます。

2 つの PHY の LOS (Loss of Signal) モードは、3 レベルの FXLOSEN ストラップ入力ピンを使って設定します。このストラップ入力ピンが 1 V (typ.) 未満の場合は両方の PHY で LOS モードが無効、1 V (typ.) を超え 2 V (typ.) 未満の場合は PHY A のみ LOS モードが有効、2 V (typ.) を超える場合は両方の PHY で LOS モードが有効となります。PHY B のみLOS モードを選択する事はできません。

LOS モードを選択しない場合、SD (Signal Detect) モードを選択するかどうかは FXSDENA および FXSDENB ストラップ入力ピンで PHY ごとに個別に設定します。1 V (typ.) を超える場合は SD モードが有効、1 V (typ.) 未満の場合は銅線ツイストペアが有効となります。

表 11-9 と表 11-10 に、各モードの選択方法をまとめます。

Note: FXSDENA ストラップ入力ピンは FXSDA ピンと兼用で、FXSDENB ストラップ入力ピンは FXSDB ピンと兼用です。このため、LVPECL レベルでは入力が必ず 1 V (typ.) を超え、SD モードが選択されます。銅線ツイストペアを使う場合、SD 入力機能は不要なため、このピンを 0 V に設定します。

パワーダウンしているか無効なトランシーバに有効な LVPECL レベル未満の SD 入力を与えないよう注意が必要です。

表 11-9: 100BASE-FX LOS、SD、銅線ツイストペアの選択 : PHY A

FXLOSEN FXSDENA PHY モード

<1 V (typ.) <1 V (typ.) 銅線ツイストペア

>1 V (typ.) 100BASE-FX SD

>1 V (typ.) N/A 100BASE-FX LOS


LAN9252

11.2.15 必要な Ethernet トランス (100BASE-TX)本デバイスで使うトランスには、Auto-MDIX 対応のものを選ぶ必要があります。このタイプのトランスは多くのベンダーから提供されています。認証済みおよび推奨トランスについての新情報は、SMSC/Microchip 社アプリケーションノート AN8.13『Suggested Magnetics』を参照してください。このアプリケーションノートには、ベンダーと製品番号の一覧を記載しています。

11.2.16 PHY レジスタ

PHY A と PHY B の機能は同じで、レジスタセットの内容も同じです。これらのレジスタはメモリに割り当てられていません。これらのレジスタには、MII 管理制御 / ステータスレジスタ、PHY アドレスレジスタ、PHY レジスタアドレスレジスタ、PHY データレジスタ、MII 管理 ECAT アクセスステートレジスタ、MII 管理 ECAT アクセスステートレジスタを使って間接的にアクセスします。

PHY A と PHY B のレジスタの機能は同じであるため、レジスタの説明は PHY A と PHY B で共通としています。このセクションの各 PHY レジスタ名の末尾には小文字の「x」が付いています。ここには「A」または「B」が入り、それぞれ PHY A または PHY B レジスタを表します。場合によっては「1」または「2」が入る事もあります。

表 11-11 に、MII でシリアルアクセス可能な制御 / ステータスレジスタと対応するレジスタインデックス番号を示します。各PHYには一意のPHYアドレスが割り当てられます (セクション11.1.1、「PHYのアドレス指定」(p. 120)参照 )。MII でシリアルアクセス可能な制御 / ステータスレジスタに加え、IEEE 802.3 のセクション 45.2「MDIO ManageableDevice (MMD) Registers」をサポートする間接的にアクセス可能なレジスタセットがあります。これらレジスタと対応するレジスタインデックス番号の一覧は、表 11-14 に示します。

制御 / ステータスレジスタ

表 11-11 に、サポートされるレジスタの一覧を示します。ビット定義を含むレジスタの詳細はこの後のサブセクションで説明します。

特に明記しない場合、レジスタに書き込む際は予約済みフィールドに 0 を書き込む必要があります。

表 11-10: 100BASE-FX LOS、SD、銅線ツイストペアの選択 : PHY B

FXLOSEN FXSDENB PHY モード

<1 V (typ.) <1 V (typ.) 銅線ツイストペア

>1 V (typ.) 100BASE-FX SD

>2 V (typ.) N/A 100BASE-FX LOS

表 11-11: MII でシリアルアクセス可能な PHY A および B 制御 / ステータスレジスタ

インデックスレジスタ名 ( 記号 ) グループ

0 PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x) 基本

1 PHY x 基本ステータスレジスタ (PHY_BASIC_STATUS_x) 基本

2 PHY x 識別 MSB レジスタ (PHY_ID_MSB_x) 拡張

3 PHY x 識別 LSB レジスタ (PHY_ID_LSB_x) 拡張

4 PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x) 拡張

5 PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ(PHY_AN_LP_BASE_ABILITY_x)

拡張

6 PHY x 自動ネゴシエーション拡張レジスタ (PHY_AN_EXP_x) 拡張

7 PHY x 自動ネゴシエーション次ページ TX レジスタ (PHY_AN_NP_TX_x) 拡張

8 PHY x 自動ネゴシエーション次ページ RX レジスタ (PHY_AN_NP_RX_x) 拡張


LAN9252

13 PHY x MMD アクセス制御レジスタ (PHY_MMD_ACCESS) 拡張

14 PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA) 拡張

16 PHY x EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ(PHY_EDPD_CFG_x)

ベンダー固有

17 PHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x) ベンダー固有

18 PHY x 特殊モードレジスタ (PHY_SPECIAL_MODES_x) ベンダー固有

24 PHY x TDR パターン / 遅延制御レジスタ (PHY_TDR_PAT_DELAY_x) ベンダー固有

25 PHY x TDR 制御 / ステータスレジスタ (PHY_TDR_CONTROL_STAT_x) ベンダー固有

26 PHY x シンボルエラーカウンタレジスタベンダー固有

27 PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIAL_CONTROL_STAT_IND_x) ベンダー固有

28 PHY x ケーブル長レジスタ (PHY_CABLE_LEN_x) ベンダー固有

29 PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) ベンダー固有

30 PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) ベンダー固有

31 PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIAL_CONTROL_STATUS_x) ベンダー固有

表 11-11: MII でシリアルアクセス可能な PHY A および B 制御 / ステータスレジスタ ( 続き )

インデックスレジスタ名 ( 記号 ) グループ


LAN9252
11.2.16.1 PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x)
この読み / 書き可能レジスタは、PHY の設定に使います。

インデックス(10 進数 ):

0 サイズ : 16 ビット


15 ソフトリセット (PHY_SRST)このビットをセットすると、「NASR」タイプと記載された以外の全ての PHYレジスタが既定値にリセットされます。このビットは自動的にクリアされます。

0: 通常動作1: リセット

R/WSC

0b

14 ループバック (PHY_LOOPBACK)このビットは、ループバックモードの有効 / 無効を切り換えます。有効にすると、ネットワークへの送信は行われません。代わりに PHY へループバックします。

0: ループバックモードを無効にする ( 通常動作 )1: ループバックモードを有効にする

R/W 0b

13 速度選択 LSB (PHY_SPEED_SEL_LSB)このビットは、自動ネゴシエーションイネーブル (PHY_AN) ビットが無効の場合に PHY の速度を設定します。

0: 10 Mbps1: 100 Mbps

R/W 1b

12 自動ネゴシエーションイネーブル (PHY_AN)このビットは、自動ネゴシエーションの有効 / 無効を切り換えます。有効にしている間、速度選択 LSB (PHY_SPEED_SEL_LSB) ビットと二重モード(PHY_DUPLEX) ビットは無視されます。

PHY x 特殊モードレジスタ (PHY_SPECIAL_MODES_x) の 100BASE-FXモード (FX_MODE) ビットが High の場合、このビットは 0 に強制されます。

0: 自動ネゴシエーションを無効にする1: 自動ネゴシエーションを有効にする

R/W Note 6

11 パワーダウン (PHY_PWR_DWN)このビットは、PHY のパワーダウンモードを制御します。

0: 通常動作1: 全般パワーダウンモード

R/W 0b

10 予約 RO -

9 自動ネゴシエーション再開 (PHY_RST_AN)このビットをセットすると、自動ネゴシエーションが再開します。

0: 通常動作1: 自動ネゴシエーションを再開する

R/WSC

0b


LAN9252

Note 6: このフィールドの既定値は 100BASE-FX モードの場合 0 で、それ以外の場合 1 です。EtherCAT は常に自動ネゴシエーション、100 Mbps、全二重を使います。

8 二重モード (PHY_DUPLEX)このビットは、自動ネゴシエーションイネーブル (PHY_AN) ビットが無効の場合に PHY の二重モードを設定します。

0: 半二重1: 全二重

R/W 1b

7 コリジョンテストモード (PHY_COL_TEST)このビットは、PHYのコリジョンテストモードの有効 / 無効を切り換えます。このビットをセットすると、送信中にコリジョン信号がアクティブになります。この機能はループバックモードでのみ使う事を推奨します。

0: コリジョンテストモードを無効にする1: コリジョンテストモードを有効にする

R/W 0b

6:0 予約 RO -



LAN9252
11.2.16.2 PHY x 基本ステータスレジスタ (PHY_BASIC_STATUS_x)
このレジスタは、PHY のステータスの監視に使います。




15 100BASE-T4このビットは、100BASE-T4 との互換性のステータスを示します。

0: PHY が 100BASE-T4 動作に対応していない1: PHY が 100BASE-T4 動作に対応している

RO 0b

14 100BASE-X 全二重このビットは、100BASE-X 全二重との互換性のステータスを示します。

0: PHY が 100BASE-X 全二重動作に対応していない1: PHY が 100BASE-X 全二重動作に対応している

RO 1b

13 100BASE-X 半二重このビットは、100BASE-X 半二重との互換性のステータスを示します。

0: PHY が 100BASE-X 半二重動作に対応していない1: PHY が 100BASE-X 半二重動作に対応している

RO 1b

12 10BASE-T 全二重このビットは、10BASE-T 全二重との互換性のステータスを示します。

0: PHY が 10BASE-T 全二重動作に対応していない1: PHY が 10BASE-T 全二重動作に対応している

RO 1b

11 10BASE-T 半二このビットは、10BASE-T 半二重との互換性のステータスを示します。

0: PHY が 10BASE-T 半二重動作に対応していない1: PHY が 10BASE-T 半二重動作に対応している

RO 1b

10 100BASE-T2 全二重このビットは、100BASE-T2 全二重との互換性のステータスを示します。

0: PHY が 100BASE-T2 全二重動作に対応していない1: PHY が 100BASE-T2 全二重動作に対応している

RO 0b

9 100BASE-T2 半二重このビットは、100BASE-T2 半二重との互換性のステータスを示します。

0: PHY が 100BASE-T2 半二重動作に対応していない1: PHY が 100BASE-T2 半二重動作に対応している

RO 0b

8 拡張ステータスこのビットは、IEEE 802.3 の 22.2.4 節で定義された拡張ステータス情報がレジスタ 15 に存在するかどうかを示します。

0: レジスタ 15 に拡張ステータス情報が存在しない1: レジスタ 15 に拡張ステータス情報が存在する

RO 0b


LAN9252

7 単方向機能このビットは、有効なリンクが確立されたと PHY が判断したかどうかにかかわらず PHY が送信可能かどうかを示します。

0: 有効なリンクが確立された場合のみ送信可能1: 有効なリンクが確立されたかどうかにかかわらず送信可能

RO 0b

6 MF プリアンブル抑制このビットは、プリアンブルを抑制した管理フレームを PHY が受信するかどうかを示します。

0: プリアンブルを抑制した管理フレームを受信しない1: プリアンブルを抑制した管理フレームを受信する

RO 0b

5 自動ネゴシエーション完了このビットは、自動ネゴシエーションプロセスのステータスを示します。

0: 自動ネゴシエーションが完了していない1: 自動ネゴシエーションが完了している

RO 0b

4 リモート故障このビットは、リモート故障条件が検出されたかどうかを示します。

0: リモート故障を検出していない1: リモート故障を検出した

RO/LH 0b

3 自動ネゴシエーション機能このビットは、PHY の自動ネゴシエーション機能を示します。

0: PHY が自動ネゴシエーション機能に対応していない1: PHY が自動ネゴシエーション機能に対応している

RO 1b

2 リンクステータスこのビットは、リンクのステータスを示します。

0: リンクダウンしている1: リンクアップしている

RO/LL 0b

1 ジャバー検出このビットは、ジャバー条件のステータスを示します。

0: ジャバー条件を検出していない1: ジャバー条件を検出した

RO/LH 0b

0 拡張機能このビットは、拡張レジスタ機能がサポートされているかどうかを示します。

0: 基本レジスタ機能のみをサポートしている1: 拡張レジスタ機能をサポートしている

RO 1b



LAN9252
11.2.16.3 PHY x 識別 MSB レジスタ (PHY_ID_MSB_x)
この読み / 書き可能レジスタは、PHY のベンダー識別子 (OUI) の MSB を格納します。PHY の OUI の LSB は PHY x識別 LSB レジスタ (PHY_ID_LSB_x) に格納します。




15:0 PHY IDこのフィールドは OUI の第 3 ビットから第 18 ビットに割り当てられます(OUI = 00800Fh)。

R/W 0007h


LAN9252
11.2.16.4 PHY x 識別 LSB レジスタ (PHY_ID_LSB_x)
この読み / 書き可能レジスタは、PHY のベンダー識別子 (OUI) の LSB を格納します。PHY の OUI の MSB は PHY x識別 MSB レジスタ (PHY_ID_MSB_x) に格納します。




15:10 PHY IDこのフィールドは PHY OUI の第 19 ビットから第 24 ビットに割り当てられます (OUI = 00800Fh)。

R/W

C140h9:4 モデル番号

このフィールドには、ベンダーによる 6 ビットの PHY モデル番号を格納します。

R/W

3:0 リビジョン番号このフィールドには、ベンダーによる 4 ビットの PHY リビジョン番号を格納します。

R/W

Note: リビジョン番号フィールドの既定値はシリコンリビジョン番号により異なります。


LAN9252
11.2.16.5 PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_AN_ADV_x)
この読み / 書き可能レジスタはアドバタイズする PHY の機能を格納し、リンクパートナーとの自動ネゴシエーションプロセスで使います。




15 次ページ

0 = 次ページ機能なし1 = 次ページ機能あり

R/W 0b

14 予約 RO -

13 リモート故障このビットは、リモート故障通知機能をリンクパートナーにアドバタイズするかどうかを決定します。

0: リモート故障通知機能をアドバタイズしない1: リモート故障通知機能をアドバタイズする

R/W 0b

12 拡張次ページ

Note: このビットは「0」として書き込みます。

R/W 0b

11 非対称 PAUSEこのビットは、非対称PAUSE機能をアドバタイズするかどうかを決定します。

0: リンクパートナーに非対称 PAUSE をアドバタイズしない1: リンクパートナーに非対称 PAUSE をアドバタイズする

R/W 0b

10 対称 PAUSEこのビットは、対称 PAUSE 機能をアドバタイズするかどうかを決定します。

0: リンクパートナーに対称 PAUSE をアドバタイズしない1: リンクパートナーに対称 PAUSE をアドバタイズする

R/W 0b

9 予約 RO -

8 100BASE-X 全二重このビットは、100BASE-X 全二重機能をアドバタイズするかどうかを決定します。

0: 100BASE-X 全二重機能をアドバタイズしない1: 100BASE-X 全二重機能をアドバタイズする

R/W 1b

7 100BASE-X 半二重このビットは、100BASE-X 半二重機能をアドバタイズするかどうかを決定します。

0: 100BASE-X 半二重機能をアドバタイズしない1: 100BASE-X 半二重機能をアドバタイズする

R/W 0b

6 10BASE-T 全二重このビットは、10BASE-T 全二重機能をアドバタイズするかどうかを決定します。

0: 10BASE-T 全二重機能をアドバタイズしない1: 10BASE-T 全二重機能をアドバタイズする

R/W 0b


LAN9252

5 10BASE-T 半二重このビットは、10BASE-T 半二重機能をアドバタイズするかどうかを決定します。

0: 10BASE-T 半二重機能をアドバタイズしない1: 10BASE-T 半二重機能をアドバタイズする

R/W 0b

4:0 セレクタフィールドこのフィールドは、自動ネゴシエーションで送信されるメッセージのタイプを特定します。

00001: IEEE 802.3

R/W 00001b



LAN9252
11.2.16.6 PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ
(PHY_AN_LP_BASE_ABILITY_x)

この読み出し専用レジスタはアドバタイズされたリンクパートナーのPHYの機能を格納し、リンクパートナーとPHYの間の自動ネゴシエーションプロセスで使います。




15 次ページこのビットは、リンクパートナーの PHY のページ機能を示します。

0: リンクパートナーの PHY が次ページ機能をアドバタイズしない1: リンクパートナーの PHY が次ページ機能をアドバタイズする

RO 0b

14 肯定応答 (ACK)このビットは、パートナーからリンクコードワードを受信したかどうかを示します。

0: パートナーからリンクコードワードを受信していない1: パートナーからリンクコードワードを受信した

RO 0b

13 リモート故障このビットは、リモート故障が検出されたかどうかを示します。

0: リモート故障が検出されていない1: リモート故障が検出された

RO 0b

12 拡張次ページ

0: リンクパートナーの PHY が拡張次ページ機能をアドバタイズしない1: リンクパートナーの PHY が拡張次ページ機能をアドバタイズする

RO 0b

11 非対称 PAUSEこのビットは、リンクパートナーの PHY の非対称 PAUSE 機能を示します。

0: リンクパートナーに非対称 PAUSE を送信しない1: リンクパートナーに非対称 PAUSE を送信する

RO 0b

10 PAUSEこのビットは、リンクパートナーの PHY の対称 PAUSE 機能を示します。

0: リンクパートナーに対称 PAUSE を送信しない1: リンクパートナーに対称 PAUSE を送信する

RO 0b

9 100BASE-T4このビットは、リンクパートナーの PHY 100BASE-T4 機能を示します。

0: 100BASE-T4 機能をサポートしていない1: 100BASE-T4 機能をサポートしている

RO 0b

8 100BASE-X 全二重このビットは、リンクパートナーのPHY 100BASE-X全二重機能を示します。

0: 100BASE-X 全二重機能をサポートしていない1: 100BASE-X 全二重機能をサポートしている

RO 0b


LAN9252

7 100BASE-X 半二重このビットは、リンクパートナーのPHY 100BASE-X半二重機能を示します。

0: 100BASE-X 半二重機能をサポートしていない1: 100BASE-X 半二重機能をサポートしている

RO 0b

6 10BASE-T 全二重このビットは、リンクパートナーの PHY 10BASE-T 全二重機能を示します。

0: 10BASE-T 全二重機能をサポートしていない1: 10BASE-T 全二重機能をサポートしている

RO 0b

5 10BASE-T 半二重このビットは、リンクパートナーの PHY 10BASE-T 半二重機能を示します。

0: 10BASE-T 半二重機能をサポートしていない1: 10BASE-T 半二重機能をサポートしている

RO 0b

4:0 セレクタフィールドこのフィールドは、自動ネゴシエーションで送信されるメッセージのタイプを特定します。

00001: IEEE 802.3

RO 00001b



LAN9252
11.2.16.7 PHY x 自動ネゴシエーション拡張レジスタ (PHY_AN_EXP_x)
この読み / 書き可能レジスタは、リンクパートナーと PHY の間の自動ネゴシエーションプロセスで使います。




15:7 予約 RO -

6 受信した次ページの位置機能

0 = 受信した次ページの格納位置がビット 6.5 で指定されていない1 = 受信した次ページの格納位置がビット 6.5 で指定されている

RO 1b

5 受信した次ページの格納位置

0 = リンクパートナーの次ページがPHY x自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_AN_LP_BASE_ABILITY_x) (PHYレジスタ 5) に格納されている1 = リンクパートナーの次ページがPHY x自動ネゴシエーション次ページRXレジスタ (PHY_AN_NP_RX_x) (PHY レジスタ 8) に格納されている

RO 1b

4 並列検出の障害このビットは、並列検出により障害が検出されたかどうかを示します。

0: 並列検出機能により障害が検出されていない1: 並列検出機能により障害が検出された

RO/LH 0b

3 リンクパートナー次ページ機能このビットは、リンクパートナーに次ページ機能があるかどうかを示します。

0: リンクパートナーに次ページ機能がない1: リンクパートナーに次ページ機能がある

RO 0b

2 次ページ機能このビットは、ローカルデバイスに次ページ機能があるかどうかを示します。

0: ローカルデバイスに次ページ機能がない1: ローカルデバイスに次ページ機能がある

RO 1b

1 ページ受信このビットは、新規ページを受信したかどうかを示します。

0: 新規ページを受信していない1: 新規ページを受信した

RO/LH 0b

0 リンクパートナー自動ネゴシエーション機能このビットは、リンクパートナーの自動ネゴシエーション機能を示します。

0: リンクパートナーが自動ネゴシエーションに対応していない1: リンクパートナーが自動ネゴシエーションに対応している

RO 0b


LAN9252
11.2.16.8 PHY x 自動ネゴシエーション次ページ TX レジスタ (PHY_AN_NP_TX_x)



15 次ページ0 = 次ページ機能なし1 = 次ページ機能あり

R/W 0b

14 予約 RO -

13 メッセージページ0 = 書式なしページ1 = メッセージページ

R/W 1b

12 ACK 20 = デバイスがメッセージに従う事ができない1 = デバイスがメッセージに従う事ができる

R/W 0b

11 トグル0 = 直前の値が High であった1 = 直前の値が Low であった

RO 0b

10:0 メッセージコードメッセージ / 書式なしコードフィールド

R/W 00000000001b


LAN9252
11.2.16.9 PHY x 自動ネゴシエーション次ページ RX レジスタ (PHY_AN_NP_RX_x)



15 次ページ

0 = 次ページ機能なし1 = 次ページ機能あり

RO 0b

14 肯定応答 (ACK)

0 = パートナーからリンクコードワードを受信していない1 = パートナーからリンクコードワードを受信した

RO 0b

13 メッセージページ

0 = 書式なしページ1 = メッセージページ

RO 0b

12 ACK 2

0 = デバイスがメッセージに従う事ができない1 = デバイスがメッセージに従う事ができる

RO 0b

11 トグル

0 = 直前の値が High であった1 = 直前の値が Low であった

RO 0b

10:0 メッセージコードメッセージ / 書式なしコードフィールド

RO 00000000000b


LAN9252
11.2.16.10 PHY x MMD アクセス制御レジスタ (PHY_MMD_ACCESS)
このレジスタと PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA) を組み合わせて、MMD(MDIO Manageable Device) レジスタに間接的にアクセスします。詳細は MMD (MDIO Manageable Device) レジスタ(p. 175) を参照してください。




15:14 MMD 機能このフィールドを使って、以下から目的の MMD 機能を選択します。

00 = アドレス01 = データ ( ポストインクリメントなし )10 = 予約11 = 予約

R/W 00b

13:5 予約 RO -

4:0 MMD デバイスアドレス (DEVAD)このフィールドを使って、目的の MMD デバイスアドレスを選択します。(3 = PCS、7 = 自動ネゴシエーション )

R/W 0h


LAN9252
11.2.16.11 PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA)
このレジスタとPHY x MMDアクセス制御レジスタ (PHY_MMD_ACCESS)を組み合わせて、MMD (MDIO ManageableDevice) レジスタに間接的にアクセスします。詳細は MMD (MDIO Manageable Device) レジスタ (p. 175) を参照してください。




15:0 MMD レジスタアドレス / データPHY x MMD アクセス制御レジスタ (PHY_MMD_ACCESS) の MMD 機能フィールドが「00」の場合、このフィールドは MMD デバイスアドレス(DEVAD) フィールドで指定したデバイスの読み出し / 書き込みを実行するMMD レジスタのアドレスを示します。それ以外の場合、このレジスタは既に指定した MMD アドレスに対するデータ読み出し / 書き込みに使います。

R/W 0000h


LAN9252
11.2.16.12 PHY x EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ
(PHY_EDPD_CFG_x)

このレジスタは、PHY の EEE 機能の有効化、NLP パルス生成と Auto-MDIX クロスオーバ時間の制御に使います。




15 EDPD TX NLP イネーブルインターバルを選択可能な NLP (Normal Link Pulse) を EDPD モードで生成するかどうかを指定します。0 = 生成しない、1 = 生成する

EDPD モードに移行するには、PHY x モード制御 / ステータスレジスタ(PHY_MODE_CONTROL_STATUS_x) の Energy Detect パワーダウン(EDPWRDOWN) ビットをセットしておく必要があります。また、このビットで NLP を生成するには PHY が EDPD モードである必要があります。

このビットをセットする場合、このレジスタの EDPD TX NLP 独立モードビットもセットする必要があります。

R/WNASRNote 7

0b

14:13 EDPD TX NLP インターバルタイマ選択EDPD モード中に NLP を送信する頻度を指定します。

00b: 1 s01b: 768 ms10b: 512 ms11b: 256 ms

R/WNASRNote 7

00b

12 EDPD RX 単一 NLP 復帰イネーブルこのビットをセットすると、PHY は 1 個の NLP を受信すると復帰します。このビットをクリアすると、PHY が復帰するためには EDPD RX NLP 大インターバル検出選択ビットで指定した期間内に 2 個の NLP を受信する必要があります。

省電力ネットワーク機器に接続する場合、1 個の NLP で復帰させる事を推奨します。

R/WNASRNote 7

0b

11:10 EDPD RX NLP 大インターバル検出選択2 個の連続する NLP が有効な復帰信号と見なされる大間隔を指定します。

00b: 64 ms01b: 256 ms10b: 512 ms11b: 1 s

R/WNASRNote 7

00b

9:4 予約 RO -

3 EDPD TX NLP 独立モードこのビットをセットすると、各 PHY ポートが ( このレジスタの EDPD TXNLP イネーブルビットを介して ) EDPD TX NLP 機能の目的でパワーダウンを個別に検出します。このビットをクリアすると、Energy Detect パワーダウン中にTX NLPを生成するために両方のポートをパワーダウンステートにする必要があります。

EDPD TX NLP イネーブルを設定する場合は通常このビットをセットします。

R/WNASRNote 7

0b


LAN9252

Note 7: 「NASR」と記載されたレジスタビットは、リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます。NASR の記載は、PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x)のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します。

2 予約 RO -

1 EDPD クロスオーバ延長EDPD モード中 (Energy Detect パワーダウン (EDPWRDOWN) = 1)、このビットを 1 にセットするとクロスオーバ時間が 2976 ms だけ延長されます。

0 = クロスオーバ時間の延長を無効にする1 = クロスオーバ時間の延長を有効にする (2976 ms)

R/WNASRNote 7

0b

0 手動 10/100 Auto-MDIX クロスオーバ時間の延長自動ネゴシエーションが無効な場合、このビットをセットすると Auto-MDIXクロスオーバ時間が 32 サンプル時間 (32 * 62 ms = 1984 ms) だけ延長されます。これにより、自動ネゴシエーションが有効なパートナー PHY との間でリンクを確立できるようにします。

自動ネゴシエーションが有効な場合、このビットは無視されます。

Auto-MDIX を有効にして自動ネゴシエーションを無効にする場合、このビットをセットする事を推奨します。

R/WNASRNote 7

1b



LAN9252
11.2.16.13 PHY x モード制御 / ステータスレジスタ (PHY_MODE_CONTROL_STATUS_x)
この読み / 書き可能レジスタは、PHY の各種設定の制御と監視に使います。





15:14 予約 RO -

13 Energy Detect パワーダウン (EDPWRDOWN)このビットは、Energy Detect パワーダウンモードを制御します。

0: Energy Detect パワーダウンを無効にする1: Energy Detect パワーダウンを有効にする

Note: EDPD モード時の NLP 属性は、PHY x EDPD NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EDPD_CFG_x)で設定できます。

R/W 0b

12:7 予約 RO -

6 ALTINT代替割り込みモード :0 = 主割り込みシステムを有効にする ( 既定値 )1 = 代替割り込みシステムを有効にする詳細はセクション 11.2.7、「PHY 割り込み」(p. 128) を参照してください。

R/WNASRNote 8

0b

5:2 予約 RO -

1 エネルギ ON (ENERGYON)エネルギが検出されたかどうかを示します。256 ms( 自動ネゴシエーションが有効な場合 1500 ms) の間エネルギが検出されないと、このビットは「0」に遷移します。ハードウェアリセットによって「1」にリセットされます。自動ネゴシエーションを有効にした場合、またはコンフィグレーションストラップで有効になる場合ソフトウェアリセットでも「1」にリセットされます。詳細はセクション 11.2.8.2、「Energy Detect パワーダウンモード」(p. 131)を参照してください。

RO 1b

0 予約 RO -


LAN9252
11.2.16.14 PHY x 特殊モードレジスタ (PHY_SPECIAL_MODES_x)
この読み / 書き可能レジスタは、PHY の特殊モードの制御に使います。


Note 10: このビットの既定値は、ファイバイネーブルストラップ (PHY A の場合 fx_mode_strap_1、PHY B の場合fx_mode_strap_2) で決まります。

Note 11: このフィールドの既定値は、100BASE-TX モードでは 100b (EtherCAT は自動ネゴシエーション、100 Mbps、全二重のみを使うため)で、100BASE-FXモードでは011b (EtherCATは100 Mbps、全二重のみを使うため)です。

Note 12: このフィールドの既定値はセクション 11.1.1、「PHY のアドレス指定」(p. 120) を参照してください。




15:11 予約 RO -

10 100BASE-FX モード (FX_MODE)このビットは 100BASE-FX モードを有効にします。

Note: このビットで FX_MODE を目的の値に変更する事はできません。このビットには必ず現在の値を書き込む必要があります。目的のモードに設定するには、コンフィグレーションストラップを使う必要があります。

R/WNASRNote 9

Note 10

9:8 予約 RO -

7:5 PHY モード (MODE[2:0])このフィールドは、PHY の動作モードを制御します。各モードの定義は表 11-12 を参照してください。

Note: このフィールドには読み出した値をそのまま書き込みます。

R/WNASRNote 9

Note 11

4:0 PHY アドレス (PHYADD)このフィールドは PHY が応答する MII アドレスを決定します。また、暗号化( スクランブラ ) 鍵の初期化にも使います。各 PHY は一意のアドレスを持つ必要があります。詳細はセクション 11.1.1、「PHY のアドレス指定」(p. 120)を参照してください。

Note: このアドレスともう一方の PHY (PHY A または PHY B) のアドレスの重複チェックは実行されません。

R/WNASRNote 9

Note 12

表 11-12: MODE[2:0] の定義

MODE[2:0] モードの定義

000 10BASE-T 半二重、自動ネゴシエーション無効

001 10BASE-T 全二重、自動ネゴシエーション無効

010 100BASE-TX または 100BASE-FX 半二重、自動ネゴシエーション無効、CRS は送信および受信中アクティブ

011 100BASE-TX または 100BASE-FX 全二重、自動ネゴシエーション無効、CRS は受信中アクティブ


LAN9252

100 100BASE-TX 全二重 ( 機能 ) をアドバタイズ、自動ネゴシエーション有効、CRS は受信中アクティブ

101 予約

110 パワーダウンモード

111 全ての機能が有効、自動ネゴシエーション有効

表 11-12: MODE[2:0] の定義 ( 続き )

MODE[2:0] モードの定義


LAN9252
11.2.16.15 PHY x TDR パターン / 遅延制御レジスタ (PHY_TDR_PAT_DELAY_x)
Note 13:「NASR」と記載されたレジスタビットは、リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます。NASR の記載は、PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x)のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します。




15 TDR 遅延入力

0 = ラインブレーク時間は 2 ms1 = このデバイスはラインブレーク時間を増やすためにTDRラインブレークカウンタを使う

R/WNASR

Note 13

1b

14:12 TDR ラインブレークカウンタTDR 遅延入力が 1 の場合、このフィールドでラインブレーク時間の増分を256 ms 刻みで指定します ( 大 2 s)。

R/WNASR

Note 13

001b

11:6 TDR パターン Highこのフィールドは、TDR モードの High サイクルで送信するデータパターンを指定します。

R/WNASR

Note 13

101110b

5:0 TDR パターン Lowこのフィールドは、TDR モードの Low サイクルで送信するデータパターンを指定します。

R/WNASR

Note 13

011101b


LAN9252
11.2.16.16 PHY x TDR 制御 / ステータスレジスタ (PHY_TDR_CONTROL_STAT_x)




15 TDR イネーブル

0 = TDR モードを無効にする1 = TDR モードを有効にする

Note: このビットは TDR完了 (TDR チャンネルステータスがHighに遷移 )時に自動的にクリアします。

R/WNASR

SCNote 14

0b

14 TDR A/D フィルタイネーブル

0 = TDR A/D フィルタを無効にする1 = TDR A/Dフィルタを有効にする (TDRパルス中のノイズスパイクを軽減 )

R/WNASR

Note 14

0b

13:11 予約 RO -

10:9 TDR チャンネルケーブルタイプTDR テストによるケーブルタイプの判定結果を示します。00 = 既定値01 = 短絡ケーブル条件10 = 開放ケーブル条件11 = 整合ケーブル条件

R/WNASR

Note 14

00b

8 TDR チャンネルステータスこのビットが High の場合、TDR 動作が完了した事を示します。このビットは、リセットが発生するか TDR 動作を再開する (TDR イネーブル = 1) まで Highのままです。

R/WNASR

Note 14

0b

7:0 TDR チャンネル長この 8 ビット値は、短絡または開放ケーブル条件中の TDR チャンネル長を示します。このフィールドの使い方の詳細はセクション 11.2.12.1、「TDR( 時間領域反射計測 ) ケーブル診断」(p. 136) を参照してください。

Note: このフィールドは、整合ケーブル条件中は無効です。開放 / 短絡条件以外の整合条件でケーブル長を判定するには、PHY x ケーブル長レジスタ (PHY_CABLE_LEN_x) を使う必要があります。詳細はセクション 11.2.12、「ケーブル診断」(p. 136) を参照してください。

R/WNASR

Note 14

00h


LAN9252
11.2.16.17 PHY x シンボルエラーカウンタレジスタ



15:0 シンボルエラーカウンタ (SYM_ERR_CNT)この 100BASE-TX レシーバベースのエラーカウンタは、IDLE シンボルを含む無効なコードシンボルを受信するとインクリメントします。このカウンタは、受信したパケットに複数のシンボルエラーが含まれる場合も1パケットにつき1 回しかインクリメントしません。このフィールドは 65,536 までカウントし、この大値を超えてインクリメントすると 0 にロールオーバします。

Note: このレジスタはリセット時にクリアされ、レジスタを読み出してもクリアされません。10BASE-T モードではインクリメントしません。

RO 0000h


LAN9252
11.2.16.18 PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIAL_CONTROL_STAT_IND_x)
この読み / 書き可能レジスタは、PHY の各種設定の制御に使います。


Note 16: このビットの既定値は 100BASE-FX の場合 1 で、それ以外の場合 0 です。




15 Auto-MDIX 制御 (AMDIXCTRL)このビットは、ポート x の Auto-MDIX の制御方法を決定します。

0: ポート x の Auto-MDIX を有効にする1: ポート x の Auto-MDIX をビット 14 と 13 で決定する

R/WNASR

Note 15

0b

14 Auto-MDIX イネーブル (AMDIXEN)このレジスタの AMDIXCTRL ビットをセットした場合、このビットとAMDIXSTATE ビットを組み合わせて表 11-13 に示すようにポートの Auto-MDIX 機能を制御します。

Auto-MDIX は 100BASE-FX モードには適さないため、無効にする必要があります。

R/WNASR

Note 15

0b

13 Auto-MDIX ステート (AMDIXSTATE)このレジスタの AMDIXCTRL ビットをセットした場合、このビットとAMDIXENビットを組み合わせて表 11-13に示すようにポートのAuto-MDIX機能を制御します。

R/WNASR

Note 15

0b

12 予約 RO -

11 SQE テストディセーブル (SQEOFF)このビットは、SQE テスト ( ハートビート ) の無効化を制御します。SQEテストは既定値で有効です。

0: SQE テストを有効にする1: SQE テストを無効にする

R/WNASR

Note 15

0b

10:6 予約 RO -

5 FEFI (Far End Fault Indication) イネーブル (FEFI_EN)このビットは FEFI の生成と検出を有効にします。詳細はセクション11.2.14.1、「100BASE-FX の FEFI (Far End Fault Indication)」(p. 141) を参照してください。

R/W Note 16

4 10Base-T 極性ステート (XPOL)このビットは、10Base-T の極性ステートを示します。

0: 通常極性1: 反転極性

RO 0b

3:0 予約 RO -


LAN9252

表 11-13: Auto-MDIX イネーブルビットと Auto-MDIX ステートビットの機能

Auto-MDIX イネーブル Auto-MDIX ステートモード

0 0 手動モード、クロスオーバなし

0 1 手動モード、クロスオーバあり

1 0 Auto-MDIX モード

1 1 予約 ( このステートは使わない事 )


LAN9252
11.2.16.19 PHY x ケーブル長レジスタ (PHY_CABLE_LEN_x)



15:12 ケーブル長 (CBLN)この 4 ビット値はケーブル長を示します。このフィールドの使い方の詳細はセクション 11.2.12.2、「整合ケーブル診断」(p. 139) を参照してください。

Note: このフィールドは、開放 / 短絡が存在しないケーブルで 100BASE-TX のリンクが確立されたデバイス間のケーブル長を示します。ケーブルの開放 / 短絡ステータスを判定するには、PHY x TDRパターン / 遅延制御レジスタ (PHY_TDR_PAT_DELAY_x) と PHY x TDR 制御 / ステータスレジスタ(PHY_TDR_CONTROL_STAT_x) を使う必要があります。CBLNは 10BASE-T リンクではサポートされません。詳細はセクション11.2.12、「ケーブル診断」(p. 136) を参照してください。

RO 0000b

11:0 予約 - 100000000000b として書き込み。読み出しは無視される R/W -


LAN9252
11.2.16.20 PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x)
この読み出し専用レジスタは、各種 PHY 割り込みの要因を調べるために使います。このレジスタの割り込み要因ビットは全て読み出し専用で、有効にした割り込みを検出すると対応するビットが High にラッチされます。このレジスタを読み出すと割り込みがクリアされます。これらの割り込みを有効にするかマスクするかは、PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x) で設定できます。




15:9 予約 RO -

9 INT9この割り込み要因ビットは、リンクアップ ( リンクステータスのアサート ) を示します。

0: 割り込み要因でない1: リンクアップ ( リンクステータスのアサート )

RO/LH 0b

8 INT8

0: 割り込み要因でない1: Wake on LAN (WoL) イベントが検出された

RO/LH 0b

7 INT7この割り込み要因ビットは、PHY x モード制御 / ステータスレジスタ(PHY_MODE_CONTROL_STATUS_x) のエネルギ ON (ENERGYON) ビットがセットされた事を示します。

0: 割り込み要因でない1: ENERGYON が生成された

RO/LH 0b

6 INT6この割り込み要因ビットは、自動ネゴシエーションが完了した事を示します。

0: 割り込み要因でない1: 自動ネゴシエーションが完了した

RO/LH 0b

5 INT5この割り込み要因ビットは、リモート故障が検出された事を示します。

0: 割り込み要因でない1: リモート故障が検出された

RO/LH 0b

4 INT4この割り込み要因ビットは、リンクダウン ( リンクステータスのネゲート ) を示します。

0: 割り込み要因でない1: リンクダウン ( リンクステータスのネゲート )

RO/LH 0b

3 INT3この割り込み要因ビットは、自動ネゴシエーション LP 肯定応答を示します。

0: 割り込み要因でない1: 自動ネゴシエーションの LP 肯定応答

RO/LH 0b


LAN9252

2 INT2この割り込み要因ビットは、並列検出の障害を示します。

0: 割り込み要因でない1: 並列検出の障害

RO/LH 0b

1 INT1この割り込み要因ビットは、自動ネゴシエーションページを受信した事を示します。

0: 割り込み要因でない1: 自動ネゴシエーションページを受信した

RO/LH 0b

0 予約 RO -



LAN9252
11.2.16.21 PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MASK_x)
この読み / 書き可能レジスタは、各種 PHY 割り込みを有効にするかマスクするかを設定します。PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) と組み合わせて使います。




15:10 予約 RO -

9 INT9_MASKこの割り込みマスクビットは、リンクアップ ( リンクステータスのアサート )割り込みを有効にするかマスクするかを設定します。

0: 割り込み要因をマスクする1: 割り込み要因を有効にする

R/W 0b

8 INT8_MASKこの割り込みマスクビットは、WoL 割り込みを有効にするかマスクするかを設定します。


R/W 0b

7 INT7_MASKこの割り込みマスクビットは、ENERGYON 割り込みを有効にするかマスクするかを設定します。


R/W 0b

6 INT6_MASKこの割り込みマスクビットは、自動ネゴシエーション割り込みを有効にするかマスクするかを設定します。


R/W 0b

5 INT5_MASKこの割り込みマスクビットは、リモート故障割り込みを有効にするかマスクするかを設定します。


R/W 0b

4 INT4_MASKこの割り込みマスクビットは、リンクダウン ( リンクステータスのネゲート )割り込みを有効にするかマスクするかを設定します。


R/W 0b

3 INT3_MASKこの割り込みマスクビットは、自動ネゴシエーション LP 肯定応答割り込みを有効にするかマスクするかを設定します。


R/W 0b


LAN9252

2 INT2_MASKこの割り込みマスクビットは、並列検出の障害割り込みを有効にするかマスクするかを設定します。


R/W 0b

1 INT1_MASKこの割り込みマスクビットは、自動ネゴシエーションページ受信割り込みを有効にするかマスクするかを設定します。


R/W 0b

0 予約 RO -



LAN9252
11.2.16.22 PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIAL_CONTROL_STATUS_x)
この読み / 書き可能レジスタは、PHY の各種設定の制御と監視に使います。




15:13 予約 RO -

12 Autodoneこのビットは、PHY の自動ネゴシエーションのステータスを示します。

0: 自動ネゴシエーションが完了していないか、無効であるか、アクティブでないかのいずれか1: 自動ネゴシエーションが完了している

RO 0b

11:5 予約 - 0000010b として書き込み。読み出しは無視される R/W 0000010b

4:2 速度ステータスこのフィールドは、現在の PHY の速度設定を示します。

RO XXXb

1:0 予約 RO 0b

ステート説明

000 予約

001 10BASE-T 半二重

010 100BASE-TX 半二重

011 予約

100 予約

101 10BASE-T 全二重

110 100BASE-TX 全二重

111 予約


LAN9252
MMD (MDIO Manageable Device) レジスタ
本デバイスの MMD レジスタは IEEE 802.3-2008 のセクション 45.2「MDIO Interface Registers」に準拠しています。MMD レジスタはメモリに割り当てられません。これらのレジスタには、PHY x MMD アクセス制御レジスタ(PHY_MMD_ACCESS) と PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA) を使って間接的にアクセスします。サポートされる MMD デバイスアドレスは 3 (PCS)、7( 自動ネゴシエーション )、30( ベンダー固有 ) です。表 11-14、「MMD レジスタ」に、各 MMD デバイスでサポートされるレジスタを示します。

表 11-14: MMD レジスタ

MMD デバイスアドレス(10 進数 )

インデックス(10 進数 ) レジスタ名

3(PCS)

5 PHY x PCS MMD デバイス有無 1 レジスタ(PHY_PCS_MMD_PRESENT1_x)

6 PHY x PCS MMD デバイス有無 2 レジスタ(PHY_PCS_MMD_PRESENT2_x)

32784 PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x)

32785 PHY x 復帰フィルタ構成レジスタ A (PHY_WUF_CFGA_x)

32786 PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x)

32801

PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MASK_x)

32802

32803

32804

32805

32806

32807

32808

32865 PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)

32866 PHY x MAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)

32867 PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x)

7( 自動ネゴシエーション )

5 PHY x 自動ネゴシエーション MMD デバイス有無 1 レジスタ(PHY_AN_MMD_PRESENT1_x)

6 PHY x 自動ネゴシエーション MMD デバイス有無 2 レジスタ(PHY_AN_MMD_PRESENT2_x)


LAN9252

MMD レジスタに対して読み出しまたは書き込みを実行するには、以下の手順に従う必要があります。

1. PHY x MMD アクセス制御レジスタ (PHY_MMD_ACCESS) の MMD 機能フィールドに 00b( アドレス )、MMDデバイスアドレス (DEVAD) フィールドに目的の MMD デバイス (PCS の場合 3、自動ネゴシエーションの場合 7)を書き込む。

2. 選択した MMD デバイス (PCS または自動ネゴシエーション ) の読み出し / 書き込みを実行する MMD レジスタの16ビットアドレスをPHY x MMDアクセスアドレス/データレジスタ(PHY_MMD_ADDR_DATA)に書き込む。

3. PHY x MMDアクセス制御レジスタ (PHY_MMD_ACCESS)のMMD 機能フィールドに01b(データ )を書き込み、MMD デバイスアドレス (DEVAD) フィールドは先に選択した MMD デバイス (PCS の場合 3、自動ネゴシエーションの場合 7) を選択する。

4. 読み出しの場合、PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA) を読み出すと選択した MMD レジスタの内容が読み出される。書き込みの場合、PHY x MMD アクセスアドレス / データレジスタ (PHY_MMD_ADDR_DATA) にレジスタ値を書き込むと先に選択した MMD レジスタに書き込まれる。

特に明記しない場合、レジスタに書き込む際は予約済みフィールドに 0 を書き込む必要があります。

30( ベンダー固有 )

2 PHY x ベンダー固有 MMD 1 デバイス ID 1 レジスタ(PHY_VEND_SPEC_MMD1_DEVID1_x)

3 PHY x ベンダー固有 MMD 1 デバイス ID 2 レジスタ(PHY_VEND_SPEC_MMD1_DEVID2_x)

5 PHY x ベンダー固有 MMD 1 デバイス有無 1 レジスタ(PHY_VEND_SPEC_MMD1_PRESENT1_x)

6 PHY x ベンダー固有 MMD 1 デバイス有無 2 レジスタ(PHY_VEND_SPEC_MMD1_PRESENT2_x)

8 PHY x ベンダー固有 MMD 1 ステータスレジスタ(PHY_VEND_SPEC_MMD1_STAT_x)

14 PHY x ベンダー固有 MMD 1 パッケージ ID 1 レジスタ(PHY_VEND_SPEC_MMD1_PKG_ID1_x)

15 PHY x ベンダー固有 MMD 1 パッケージ ID 2 レジスタ(PHY_VEND_SPEC_MMD1_PKG_ID2_x)

表 11-14: MMD レジスタ ( 続き )

MMD デバイスアドレス(10 進数 )

インデックス(10 進数 ) レジスタ名


LAN9252
11.2.16.23 PHY x PCS MMD デバイス有無 1 レジスタ (PHY_PCS_MMD_PRESENT1_x)

3.5 サイズ : 16 ビット


15:8 予約 RO -

7 自動ネゴシエーションの有無

0 = 自動ネゴシエーションがパッケージに含まれない1 = 自動ネゴシエーションがパッケージに含まれる

RO 1b

6 TC の有無

0 = TC がパッケージに含まれない1 = TC がパッケージに含まれる

RO 0b

5 DTE XS の有無

0 = DTE XS がパッケージに含まれない1 = DTE XS がパッケージに含まれる

RO 0b

4 PHY XS の有無

0 = PHY XS がパッケージに含まれない1 = PHY XS がパッケージに含まれる

RO 0b

3 PCS の有無

0 = PCS がパッケージに含まれない1 = PCS がパッケージに含まれる

RO 1b

2 WIS の有無

0 = WIS がパッケージに含まれない1 = WIS がパッケージに含まれる

RO 0b

1 PMD/PMA の有無

0 = PMD/PMA がパッケージに含まれない1 = PMD/PMA がパッケージに含まれる

RO 0b

0 22 節レジスタの有無

0 = 22 節レジスタがパッケージに含まれない1 = 22 節レジスタがパッケージに含まれる

RO 0b


LAN9252
11.2.16.24 PHY x PCS MMD デバイス有無 2 レジスタ (PHY_PCS_MMD_PRESENT2_x)

3.6 サイズ : 16 ビット


15 ベンダー固有デバイス 2 の有無

0 = ベンダー固有デバイス 2 がパッケージに含まれない1 = ベンダー固有デバイス 2 がパッケージに含まれる

RO 0b



RO 1b

13 22 節拡張の有無

0 = 22 節拡張がパッケージに含まれない1 = 22 節拡張がパッケージに含まれる

RO 0b

12:0 予約 RO -


LAN9252
11.2.16.25 PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x)


3.32784 サイズ : 16 ビット


15:9 予約 RO -

8 WoL 設定済みこのビットは、全ての WoL レジスタを設定した後にソフトウェアでセットできます。このスティッキービット ( およびその他全ての WoL 関連レジスタビット)はパワーサイクルまたはピンリセットによってのみリセットされます。このためWoL イベントの後にソフトウェアでWoLレジスタをプログラミングする必要がありません。

Note: 詳細はセクション 11.2.9、「Wake-on-LAN (WoL)」(p. 132) を参照してください。

R/W/NASR

Note 17

0b

7 完全一致 DA フレーム受信 (PFDA_FR)デスティネーションアドレスが物理アドレスと一致する有効なフレームを受信すると、MAC がこのビットをセットします。

R/WC/NASR

Note 17

0b

6 リモート復帰フレーム受信 (WUFR)有効なリモート復帰フレームを受信すると、MAC がこのビットをセットします。

R/WC/NASR

Note 17

0b

5 Magic Packet 受信 (MPR)有効な Magic Packet を受信すると、MAC がこのビットをセットします。

R/WC/NASR

Note 17

0b

4 ブロードキャストフレーム受信 (BCAST_FR)有効なブロードキャストフレームを受信すると、MAC がこのビットをセットします。

R/WC/NASR

Note 17

0b

3 完全一致 DA 復帰イネーブル (PFDA_EN)このビットをセットするとリモート復帰モードが有効になり、MAC はデスティネーションアドレスがデバイスの物理アドレスと一致するフレームを受信すると復帰できます。物理アドレスは PHY x MAC 受信アドレス Aレジスタ (PHY_RX_ADDRA_x)、PHY x MAC 受信アドレス B レジスタ(PHY_RX_ADDRB_x)、PHY x MAC 受信アドレス C レジスタ(PHY_RX_ADDRC_x) に格納します。

R/W/NASR

Note 17

0b

2 復帰フレームイネーブル (WUEN)このビットをセットするとリモート復帰モードが有効になり、MAC は復帰フィルタで設定した復帰フレームを検出できます。

R/W/NASR

Note 17

0b

1 Magic Packet イネーブル (MPEN)このビットをセットすると、Magic Packet 復帰モードが有効になります。

R/W/NASR

Note 17

0b

0 ブロードキャスト復帰イネーブル (BCST_EN)このビットをセットするとリモート復帰モードが有効になり、MAC はブロードキャストフレームで復帰できます。

R/W/NASR

Note 17

0b


LAN9252
11.2.16.26 PHY x 復帰フィルタ構成レジスタ A (PHY_WUF_CFGA_x)
Note18:「NASR」と記載されたレジスタビットは、リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます。NASR の記載は、PHY x 基本制御レジスタ (PHY_BASIC_CONTROL_x)のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します。


3.32785 サイズ : 16 ビット


15 フィルタイネーブル

0 = フィルタを無効にする1 = フィルタを有効にする

R/W/NASR

Note 18

0b

14 フィルタトリガ

0 = フィルタがトリガされていない1 = フィルタがトリガされた

R/WC/NASR

Note 18

0b

13:11 予約 RO -

10 アドレス一致イネーブルこのビットをセットした場合、デスティネーションアドレスは設定したアドレスと一致する必要があります。クリアした場合、全てのユニキャストパケットを受信します。詳細はセクション 11.2.9.4、「復帰フレーム検出」(p. 133) を参照してください。

R/W/NASR

Note 18

0b

9 全マルチキャストフィルタイネーブルこのビットをセットした場合、ブロードキャスト以外の全てのマルチキャストパケットでアドレス一致が発生します。詳細はセクション 11.2.9.4、「復帰フレーム検出」(p. 133) を参照してください。

Note: このビットは、このレジスタのビット 10 よりも優先されます。

R/W/NASR

Note 18

0b

8 ブロードキャストフィルタイネーブルこのビットをセットした場合、全てのブロードキャストフレームでアドレス一致が発生します。詳細はセクション 11.2.9.4、「復帰フレーム検出」(p. 133)を参照してください。

Note: このビットは、このレジスタのビット 10 よりも優先されます。

R/W/NASR

Note 18

0b

7:0 フィルタパターンオフセット復帰フレーム検出の際、フレーム内で CRC チェックを開始する初のバイトのオフセットを指定します。オフセット 0 は受信フレームのデスティネーションアドレスの初のバイトです。

R/W/NASR

Note 18

00h


LAN9252
11.2.16.27 PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x)


3.32786 サイズ : 16 ビット


15:0 フィルタ CRC-16このフィールドは、フィルタに設定したパターンオフセットとバイトマスクによって得られると予想される 16 ビット CRC 値を指定します。この値と受信フレームから求めた CRC 値を比較し、一致すると復帰フレームの受信を意味します。

R/W/NASR

Note 19

0000h


LAN9252
11.2.16.28 PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MASK_x)

3.32801 サイズ : 16 ビット


15:0 復帰フィルタバイトマスク [127:112] R/W/NASR

Note 20

0000h


3.32802 サイズ : 16 ビット



Note 20

0000h


3.32803 サイズ : 16 ビット



Note 20

0000h


3.32804 サイズ : 16 ビット



Note 20

0000h


LAN9252



3.32805 サイズ : 16 ビット



Note 20

0000h


3.32806 サイズ : 16 ビット



Note 20

0000h


3.32807 サイズ : 16 ビット



Note 20

0000h


3.32808 サイズ : 16 ビット



Note 20

0000h


LAN9252
11.2.16.29 PHY x MAC 受信アドレス A レジスタ (PHY_RX_ADDRA_x)


3.32865 サイズ : 16 ビット


15:0 物理アドレス [47:32] R/W/NASR

Note 21

FFFFh


LAN9252
11.2.16.30 PHY x MAC 受信アドレス B レジスタ (PHY_RX_ADDRB_x)


3.32866 サイズ : 16 ビット



Note 22

FFFFh


LAN9252
11.2.16.31 PHY x MAC 受信アドレス C レジスタ (PHY_RX_ADDRC_x)


3.32867 サイズ : 16 ビット



Note 23

FFFFh


LAN9252
11.2.16.32 PHY x 自動ネゴシエーション MMD デバイス有無 1 レジスタ (PHY_AN_MMD_PRESENT1_x)

7.5 サイズ : 16 ビット


15:8 予約 RO -



RO 1b

6 TC の有無


RO 0b

5 DTE XS の有無


RO 0b

4 PHY XS の有無


RO 0b

3 PCS の有無


RO 1b

2 WIS の有無


RO 0b

1 PMD/PMA の有無


RO 0b



RO 0b


LAN9252
11.2.16.33 PHY x 自動ネゴシエーション MMD デバイス有無 2 レジスタ (PHY_AN_MMD_PRESENT2_x)

7.6 サイズ : 16 ビット




RO 0b



RO 1b



RO 0b

12:0 予約 RO -


LAN9252
11.2.16.34 PHY x ベンダー固有 MMD 1 デバイス ID 1 レジスタ (PHY_VEND_SPEC_MMD1_DEVID1_x)

30.2 サイズ : 16 ビット


15:0 予約 RO 0000h


LAN9252
11.2.16.35 PHY x ベンダー固有 MMD 1 デバイス ID 2 レジスタ (PHY_VEND_SPEC_MMD1_DEVID2_x)

30.3 サイズ : 16 ビット


15:0 予約 RO 0000h


LAN9252
11.2.16.36 PHY x ベンダー固有 MMD 1 デバイス有無 1 レジスタ (PHY_VEND_SPEC_MMD1_PRESENT1_x)

30.5 サイズ : 16 ビット


15:8 予約 RO -



RO 1b

6 TC の有無


RO 0b

5 DTE XS の有無


RO 0b

4 PHY XS の有無


RO 0b

3 PCS の有無


RO 1b

2 WIS の有無


RO 0b

1 PMD/PMA の有無


RO 0b



RO 0b


LAN9252
11.2.16.37 PHY x ベンダー固有 MMD 1 デバイス有無 2 レジスタ (PHY_VEND_SPEC_MMD1_PRESENT2_x)

30.6 サイズ : 16 ビット




RO 0b



RO 1b



RO 0b

12:0 予約 RO -


LAN9252
11.2.16.38 PHY x ベンダー固有 MMD 1 ステータスレジスタ (PHY_VEND_SPEC_MMD1_STAT_x)

30.8 サイズ : 16 ビット


15:14 デバイスの有無

00 = このアドレスには応答するデバイスが存在しない01 = このアドレスには応答するデバイスが存在しない10 = このアドレスに応答するデバイスが存在する11 = このアドレスには応答するデバイスが存在しない

RO 10b

13:0 予約 RO -


LAN9252
11.2.16.39 PHY x ベンダー固有 MMD 1 パッケージ ID 1 レジスタ (PHY_VEND_SPEC_MMD1_PKG_ID1_x)

30.14 サイズ : 16 ビット


15:0 予約 RO 0000h


LAN9252
11.2.16.40 PHY x ベンダー固有 MMD 1 パッケージ ID 2 レジスタ (PHY_VEND_SPEC_MMD1_PKG_ID2_x)
.


30.15 サイズ : 16 ビット


15:0 予約 RO 0000h


LAN9252
12.0 ETHERCAT
12.1 EtherCAT の機能概要

EtherCAT モジュールは、4 KB のデュアルポートメモリ (DPRAM)、4 つの SyncManager、3 つの FMMU (FieldbusMemory Management Unit)、64 ビット分散クロックを備えた 3 ポート EtherCAT スレーブコントローラを実装しています。

各ポートは、Ethernet フレームを受信するとフレームチェックを実行してから次のポートへフレームを転送します。フレーム受信時に、受信フレームのタイムスタンプを生成します。各ポートにはループバック機能があり、ポートにリンクが存在しない場合、ポートが利用できない場合、ポートのループが閉じている場合には Ethernet フレームを次の論理ポートに転送します。ポート 0 のループバック機能は、フレームを EtherCAT 処理ユニット (EPU) に転送します。ループ設定は EtherCAT マスタで制御できます。

パケットは、ポート 0 → EPU →ポート 1 →ポート 2 の順に転送されます。

EPU は EtherCAT データストリームを受信して解析と処理を実行します。EPU の主な目的は、EtherCAT マスタとローカルアプリケーションの両方からアドレス指定可能な ESC の内部レジスタとメモリ空間へのアクセスを有効化して調整する事です。マスタとスレーブアプリケーション間のデータ交換はデュアルポートメモリ ( プロセスメモリ )に似ており、整合性チェック (SyncManager)、データ割り当て (FMMU) 等の特殊機能で拡張しています。

各 FMMU は、論理 EtherCAT システムアドレスをデバイスの物理アドレスにビット単位で割り当てます。

SyncManager は EtherCAT マスタとスレーブ間のデータ交換およびメールボックス通信の整合性を維持します。各 SyncManager の動作の方向とモードは EtherCAT マスタで設定します。動作モードにはバッファモードとメールボックスモードの 2 つがあります。バッファモードでは、ローカルマイクロコントローラと EtherCAT マスタの両方がデバイスに同時に書き込みを実行できます。LAN9252 のバッファには常に新のデータが格納されます。デュアルポートメモリ ( プロセスメモリ ) を読み出す前に新しいデータが到着すると、現在格納中のデータは失われます。メールボックスモードでは、ローカルマイクロコントローラと EtherCAT マスタによるバッファへのアクセスはハンドシェイク方式で実行されるため、データが失われる事はありません。

分散クロック (DC) は、出力信号の生成と入力サンプリングの正確な同期、およびイベントのタイムスタンプ生成を可能にします。この章は以下のセクションで構成されます。

• セクション 12.2、「分散クロック」(p. 197)• セクション 12.3、「PDI の選択と設定」(p. 198)• セクション 12.4、「デジタル I/O PDI」(p. 198)• セクション 12.5、「ホストインターフェイス PDI」(p. 200)• セクション 12.6、「GPIO」(p. 201)• セクション 12.7、「ユーザ RAM」(p. 201)• セクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201)• セクション 12.9、「ポートインターフェイス」(p. 202)• セクション 12.10、「LED」(p. 208)• セクション 12.11、「EtherCAT CSR およびプロセスデータ RAM へのアクセス」(p. 208)• セクション 12.12、「EtherCAT のリセット」(p. 213)• セクション12.13、「EtherCAT CSRおよびプロセスデータRAMアクセスレジスタ(直接アドレス指定可能)」(p. 214)• セクション 12.14、「EtherCAT コア CSR レジスタ ( 間接アドレス指定可能 )」(p. 223)本デバイス内での EtherCAT モジュールの相互接続の概要は、図 2-2: 内部ブロック図 (p. 9) を参照してください。


LAN9252
12.2 分散クロック
本デバイスは 64 ビット分散クロックをサポートします。以下のサブセクションで詳細を説明します。

12.2.1 SYNC/LATCH ピン多重化

EtherCAT コアには 2 つの入力ピン (LATCH0 と LATCH1) があり、これらを使って外部イベントのタイムスタンプを生成します。立ち上がりエッジと立ち下がりエッジの両方のタイムスタンプが記録されます。これらのピンは、時間イベントの発生を示す出力ピン ( それぞれ SYNC0 と SYNC1) と共用です。SYNC0/LATCH0 ピンと SYNC1/LATCH1ピンの機能は、それぞれ SYNC/LATCH PDI コンフィグレーションレジスタの SYNC0/LATCH0 設定ビットと SYNC1/LATCH1 設定ビットで設定します。

ピン機能を SYNC0/SYNC1に設定した場合の出力タイプ (プッシュプルまたはオープンドレイン /ソース )と出力極性は、SYNC/LATCH PDI コンフィグレーションレジスタの SYNC0 出力ドライバ / 極性ビットと SYNC1 出力ドライバ / 極性ビットで設定します。

12.2.2 SYNC の IRQ 割り当て

SYNC0とSYNC1のステートは、それぞれALイベント要求レジスタのDC SYNC0のステートビットとDC SYNC1のステートビットに割り当てできます。SYNC0 と SYNC1 のステート割り当ては、それぞれ SYNC/LATCH PDI コンフィグレーションレジスタの SYNC0 割り当てビットと SYNC1 割り当てビットで有効にします。

12.2.3 SYNC のパルス長

SYNC0とSYNC1のパルス長は、SyncSignalパルス長レジスタで制御します。SyncSignalパルス長レジスタはEEPROMの内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

12.2.4 SYNC/LATCH の I/O タイミング要件

このセクションでは、SYNC0/LATCH0 と SYNC1/LATCH1 の入出力タイミング仕様を示します。

Note: SYNC/LATCH PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

Note: SYNC/LATCH PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

図 12-1: EtherCAT SYNC/LATCH のタイミングチャート

表 12-1: EtherCAT SYNC/LATCH のタイミング値


tdc_latch LATCH0 または LATCH1 のイベント間隔 15 - - nstdc_sync_jitter SYNC0 または SYNC1 の出力ジッタ - - 15 ns

LATCH0/1

SYNC0/1

tdc_latch tdc_latch

tdc_sync_jitter tdc_sync_jitter

output event time


LAN9252
12.3 PDI の選択と設定
デバイスが使うプロセスデータインターフェイス (PDI) は、PDI 制御レジスタで示されます。以下の PDI が利用可能です。

• 04h: デジタル I/O PDI• 80h-8Dh: ホストインターフェイス PDI (SPI、HBI 多重化 / インデックス、1/2 相、8/16 ビット )

Note: PDI 制御レジスタは EEPROM 経由で設定できます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

ホストインターフェイス PDI は、HBI および SPI モードをサポートする場合に使います。詳細はセクション 14.0、「チップモードの設定」(p. 296) を参照してください。

有効にした PDI の設定は、PDI コンフィグレーションレジスタと拡張 PDI コンフィグレーションレジスタで制御します。これらレジスタの定義は、選択した PDI モードで決まります。しかし存在するレジスタセットは 1 つのみです。

12.4 デジタル I/O PDIデジタル I/O PDI には設定可能な 16 本のデジタル I/O (DIGIO[15:0]) があり、ホストコントローラを使わないシンプルなシステムではこのモードを使います。出力値を制御するにはデジタル I/O 出力データレジスタを使い、入力値を読み出すにはデジタル I/O 入力データレジスタを使います。デジタル I/O は、2 ビットペアごとに入力または出力として設定できます。方向は拡張 PDI コンフィグレーションレジスタで選択します。このレジスタは EEPROM 経由で設定します。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。デジタル I/O は双方向モードにも設定できます。この場合、出力は外部に駆動およびラッチされた後に解放されるため、入力データをサンプルできます。双方向モードは PDI コンフィグレーションレジスタの単方向 / 双方向モードビットで選択します。PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。

12.4.1 出力ウォッチドッグの挙動

ウォッチドッグによるデジタル出力の制御は、SyncManager のウォッチドッグがタイムアウトするとただちに I/O 信号が影響を受けるようにする ( ウォッチドッグタイムアウト後ただちに出力をリセットする ) か、次の出力イベントまで影響を遅らせる ( 次の出力イベントで出力をリセットする ) かを設定できます。どちらを選ぶかは、PDI コンフィグレーションレジスタのウォッチドッグ挙動ビットで設定します。PDI コンフィグレーションレジスタは EEPROMの内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

12.4.2 OE_EXT 出力ウォッチドッグの挙動

ウォッチドッグを外部に実装する場合、WD_TRIG( ウォッチドッグトリガ ) ピンを使えます。SyncManager ウォッチドッグがトリガされると、パルスが生成されます。この場合、内部 SyncManager ウォッチドッグを無効にしておくと、外部ウォッチドッグがタイムアウトした時に OE_EXT ピンを使って I/O 信号をリセットできます。

WD_TRIGをOUTVALIDピンに割り当てるかどうかは、PDIコンフィグレーションレジスタのOUTVALIDモードビットで制御します。PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。専用の WD_TRIG ピンがあるため、このビットは通常 EEPROM で 0 に設定します。

12.4.3 入力データのサンプリング

デジタル入力をサンプリングするタイミングは、各 Ethernet フレームの開始時、LATCH_IN ピンの立ち上がりエッジ、DC SYNC0 イベント、DC SYNC1 イベントの 4 つから選択できます。どのサンプリングモードを選ぶかは、PDIコンフィグレーションレジスタの入力データサンプル選択ビットで設定します。PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。

12.4.4 出力データの更新

デジタル出力を更新するタイミングは、各 Ethernet フレームの終了時、DC SYNC0 イベント、DC SYNC1 イベント、プロセスデータウォッチドッグをトリガした EtherCAT フレームの終了時の 4 つから選択できます。どのサンプリングモードを選ぶかは、PDI コンフィグレーションレジスタの出力データサンプル選択ビットで設定します。PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。

12.4.5 OUTVALID の極性

OUTVALIDピンの出力極性は、PDIコンフィグレーションレジスタのOUTVALIDの極性ビットで設定します。PDIコンフィグレーションレジスタは EEPROM の内容で初期化されます。


LAN9252
12.4.6 デジタル I/O のタイミング要件
このセクションでは、DIGIO[15:0]、LATCH_IN、SOF 入出力のタイミング仕様を示します。

図 12-2: EtherCAT デジタル I/O の入力タイミングチャート

図 12-3: EtherCAT デジタル I/O の出力タイミングチャート

SOF

DIGIO[15:0]

tsof

tsofdatah

tsofdatav

LATCH_INtlatchin

tlatchindelay

tindatalatchs

tindatalatchh

SYNC0/1

tindatasyncs

tindatasynch

DIGIO[15:0]

OUTVALIDtoutdatas

toutvaliddelay

toutvalid

WD_TRIGtwd_trig

twd_trigdata

OE_EXT

toe_extdata

EOF

teof

teofdata

SYNC0/1

tsyncdata


LAN9252

12.5 ホストインターフェイス PDIホストインターフェイス PDI は、HBI または SPI チップレベルホストインターフェイスを使うホストコントローラを接続したシステムで使います。 PDI コンフィグレーションレジスタと拡張 PDI コンフィグレーションレジスタの値は EEPROM からの値を反映します。PDI コンフィグレーションレジスタの値は、HBI を設定すべきホストインターフェイスモードのために使われます。GPIO が有効な場合 (SPI モードで GPIO を使う場合 )、拡張 PDI コンフィグレーションレジスタの値を使います。

PDIコンフィグレーションレジスタと拡張PDIコンフィグレーションレジスタはEEPROMの内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

図 12-4: EtherCAT デジタル I/O の双方向タイミングチャート

表 12-2: EtherCAT デジタル I/O のタイミング値


tindatasyncs SYNC0/1 立ち上がり前の入力データセットアップ時間 10 - - nstindatasynch SYNC0/1 立ち上がり後の入力データホールド時間 0 - - nstindatalatchs LATCH_IN 立ち上がり前の入力データセットアップ時間 8 - - nstindatalatchh LATCH_IN 立ち上がり後の入力データホールド時間 4 - - ns

tlatchin LATCH_IN High 時間 8 - - nstlatchindelay 連続する入力イベントの間隔 440 - - ns

tsof SOF High 時間 35 - 45 nstsofdatav SOF 立ち上がり後の入力データ有効時間 ( 入力データが同じ

フレームで読まれるためのタイミング )- - 1.2 s

tsofdatah SOF 立ち上がり後の入力データホールド時間 ( 入力データが同じフレームで読まれるためのタイミング )

1.6 - - s

toutdatas OUTVALID 立ち上がり前の出力データセットアップ時間 65 - - nstoutdatah OUTVALID 立ち下がり後の出力データホールド時間 65 - - nstoutvalid OUTVALID High 時間 75 - 85 ns

toutvaliddelay 連続する出力イベントの間隔 320 - - nsteof EOF High 時間 35 - 45 ns

teofdata EOF から出力データ有効までの時間 - - 35 nstwd_trig WD_TRIG High 時間 35 - 45 ns

twd_trigdata WD_TRIG から出力データ有効までの時間 - - 35 nstsyncdata SYNC0/1 から出力データ有効までの時間 - - 25 ns

toe_extdata OE_EXT からデータ Low までの時間 0 - 15 nstbidirdelay 連続する入力または出力イベントの間隔 440 - - ns

DIGIO[15:0]

OUTVALIDtoutdatas

toutvalid

Output Data Input Data

toutdatah

Input Data

input events input events allowed

input events allowed

no input events allowed

tbidirdelay tbidirdelay


LAN9252
12.6 GPIOEtherCAT コアには 16 本の汎用入力 (GPI[15:0]) と 16 本の汎用出力 (GPO[15:0]) があります。出力値の制御には汎用出力レジスタを使います。入力値の読み出しには汎用入力レジスタを使います。
各 2 ビットペアは、入力、プッシュプル出力、オープンドレイン出力のいずれかに設定できます。方向とバッファタイプは拡張 PDI コンフィグレーションレジスタで設定します。各ペアの方向は、ビット [7:0] で制御します ( ビット 0で GPIO[1:0]、ビット 1 で GPIO[3:2]、以下同様 )。値が 1 の場合、出力に設定されます。出力タイプはビット [15:8]で制御します ( ビット 8 で GPIO[1:0]、ビット 9 で GPIO[3:2]、以下同様 )。値が 1 の場合、オープンドレインが選択されます。拡張 PDI コンフィグレーションレジスタは EEPROM の内容で初期化されます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

12.7 ユーザ RAM128 バイトのユーザ RAM は 0F80h-0FFFh にあります。この RAM は、どのアドレスも既定値は未定義です。

12.8 EEPROM で設定可能なレジスタ

以下のレジスタは、EEPROM 経由で設定できます。各ビット機能の詳細は、対応するレジスタ定義を参照してください。

Note: チップ設定により利用可能な GPIO がない場合、汎用出力レジスタは R/W のままですが書き込んでも無視されます。チップ設定により利用可能な GPIO がない場合、汎用入力レジスタは 0 として読み出されます。

Note: 拡張 PDI コンフィグレーションレジスタはデジタル I/O の PDI 方向にも使います。しかしデジタル I/Oモード中は GPIO は使いません。

Note: 特に明記しない限り、予約ビットには「0」を書き込む必要があります。

表 12-3: EEPROM で設定可能な EtherCAT コアレジスタ

レジスタ bit EEPROM Word / [bit]

PDI 制御レジスタ(0140h) [7:0] プロセスデータインターフェイス 0 / [7:0]

ESC コンフィグレーションレジスタ(0141h)

[7] ( 未使用 ) 0 / [15][6] 拡張リンクポート 2 0 / [14][5] 拡張リンクポート 1 0 / [13][4] 拡張リンクポート 0 0 / [12][3] DC LATCH 入力ユニット

Note: Bit 3 は EEPROM によって設定されません。

-

[2] DC SYNC 出力ユニット

Note: Bit 2 は EEPROM によって設定されません。

-

[1] 拡張リンク検出全ポート 0 / [9][0] デバイスエミュレーション (AL ステータスレジスタの制御 )

0 / [8]


LAN9252

12.9 ポートインターフェイス

12.9.1 ポート 0 および 2( 内部 PHY A または外部 MII)chip_mode_strap[1:0] = 11b 以外 (2 ポートモードまたは 3 ポートダウンストリームモード ) の場合、EtherCAT スレーブのポート 0 は内部 PHY A に接続されます。chip_mode_strap[1:0] = 11b (3 ポートアップストリームモード ) の場合、ポート 0 は MII ピンに接続されます。

chip_mode_strap[1:0] = 11b (3 ポートアップストリームモード ) の場合、EtherCAT スレーブのポート 2 は内部 PHY Aに接続されます。chip_mode_strap[1:0] = 10b (3 ポートダウンストリームモード ) の場合、ポート 2 は MII ピンに接続されます。

PDI コンフィグレーションレジスタ(0150h)

デジタル I/O モード

[7:6] 出力データサンプル選択 1 / [7:6][5:4] 入力データサンプル選択 1 / [5:4][3] ウォッチドッグ挙動 1 / [3][2] 単方向 / 双方向モード 1 / [2][1] OUTVALID モード 1 / [1][0] OUTVALID の極性 1 / [0]

PDI コンフィグレーションレジスタ(0150h)

HBI モード

[7] HBI ALE 制限 1 / [7][6] HBI 読み出し / 書き込みモード 1 / [6][5] HBI チップセレクト極性 1 / [5][4] HBI 読み出し、方向極性 1 / [4][3] HBI 書き込み、イネーブル極性 1 / [3][2] HBI ALE 極性 1 / [2][1:0] 予約 ( 未使用 ) 1 / [1:0]

SYNC/LATCH PDIコンフィグレーションレジスタ(0151h)

[7] SYNC1 割り当て 1 / [15][6] SYNC1/LATCH1 設定 1 / [14][5:4] SYNC1 出力ドライバ / 極性 1 / [13:12][3] SYNC0 割り当て 1 / [11][2] SYNC0/LATCH0 設定 1 / [10][1:0] SYNC0 出力ドライバ / 極性 1 / [9:8]

SyncSignal パルス長レジスタ(0982h-0983h) [15:0] SyncSignal パルス長 2 / [15:0]

拡張 PDI コンフィグレーションレジスタ(0152h-0153h)

デジタル I/O モード

[15:8] 予約 3 / [15:8]

[7:0] I/O 15-0 の方向 3 / [7:0]

拡張 PDI コンフィグレーションレジスタ(0152h-0153h)

SPI モード

[15:8] I/O 15-0 のバッファタイプ 3 / [15:8]

[7:0] I/O 15-0 の方向 3 / [7:0]

構成済みステーションエイリアスレジスタ(0012h-0013h)

[15:0] 構成済みステーションエイリアスアドレス

4 / [15:0]

MII 管理制御 / ステータスレジスタ (0510h-0511h) [2] MI リンク検出 5 / [15]

ASIC コンフィグレーションレジスタ (0142h-0143h)

[15] MI リンク検出

[14:8] 予約済み 5 / [14:8][7] Gigabit レジスタ 9 への MI 書き込みイネーブル

5 / [7]

[6:0] 予約済み 5 / [6:0]予約レジスタ (0144h-0145h) [15:0] 予約 6 / [15:0]

表 12-3: EEPROM で設定可能な EtherCAT コアレジスタ ( 続き )

レジスタ bit EEPROM Word / [bit]


LAN9252
12.9.1.1 外部 MII PHY との接続
図 12-5 に、外部 PHY と MII ポートの接続を示します。Ethernet PHY と EtherCAT スレーブは同じクロック源を使う必要があります。25 MHz 出力 (MII_CLK25) は、PHY の参照クロック用として供給されます。EtherCAT スレーブはTX FIFO を内蔵していないため、PHY からの TX_CLK は未接続のままとします。EtherCAT スレーブからの TX 信号をCLK25 出力に対して遅延させる TX シフト補償を使うと、PHY の TX_CLK で駆動したのと同じようにアラインメントを調整できます。MII のタイミングはセクション 12.9.7、「外部 PHY のタイミング」で説明します。

EtherCAT スレーブの準備が完了するまで PHY がリセット状態に保持されるよう、Ethernet PHY を EtherCAT スレーブの RST# ピンに接続する必要があります。そうしないと、遠端のリンクパートナーが PHY からの有効なリンク信号を検出し、ローカル EtherCAT スレーブの準備が完了したと見なしてポートを「開いて」しまいます。

MII_MDCおよびMII_MDIO信号は、EtherCATスレーブとPHYの間で接続されます。MII_MDIOには外付けプルアップが必要です。外部 PHY の管理アドレスは、chip_mode_strap[1:0] = 11b (3 ポートアップストリームモード ) の場合 0、chip_mode_strap[1:0] = 10b (3 ポートダウンストリームモード ) の場合 2 に設定する必要があります。

PHY からの LINK_STATUS は 100 Mbps の全二重リンクがアクティブである事を示す LED 出力です。EtherCATスレーブの MII_LINK 入力の極性は設定可能です。

EtherCAT は全二重モードで動作するため、PHY からの COL および CRS 出力は未接続のままとします。

EtherCAT スレーブが送信エラーを生成する事は決してないため、PHY への TX_ER 入力はシステムグランドに接続します。

12.9.1.2 スレーブ同士の接続

2 つの EtherCAT スレーブデバイスの MII ポート同士を、図 12-6 に示す方法で接続できます。一方のデバイスを 3 ポートアップストリームモードに設定し、もう一方のデバイスを 3 ポートダウンストリームモードに設定します。

各 EtherCAT スレーブのクロック源は異なっていてもかまいません。25 MHz 出力 (MII_CLK25) をもう一方のデバイスへの RX_CLK 入力として使います。各 EtherCAT スレーブからの TX 信号を CLK25 出力に対して遅延させる TXシフト補償を使うと、他のデバイスの RX タイミング要件を満たすようにアラインメントを調整できます。スレーブデバイスのMIIポート同士を接続した場合のタイミングは、セクション12.9.7、「外部PHYのタイミング」で説明します。

EtherCAT スレーブがエラーを生成する事は決してないため、MII_RXER 信号は使いません。

どちらのデバイスも PHY レジスタセットを含まないため、MII_MDIO および MII_MDC 信号は使いません。PHYレジスタを読み出した時に High の値が返されるよう、両方のデバイスの MII_MDIO ピンにプルアップが必要です。

図 12-5: EtherCAT 外部 PHY との接続

0 or 2

25 M

Hz

0 ns10 ns20 ns30 ns

VDDIO

LAN9252MII_CLK25

MII_LINK

MII_RXCLKMII_RXDV

MII_RXD[3:0]MII_RXER

MII_TXENMII_TXD[3:0]

MII_MDIOMII_MDC

OSCI

OSCO

TX shift configuration

RST#

PHYCLK25

LINK_STATUS

RX_CLKRX_DVRX_D[3:0]RX_ER

TX_CLKTX_ENTX_D[3:0]

TX_ER

COLCRS

MDIOMDC

PHY_ADDR

RESET#


LAN9252
2 つの EtherCAT スレーブがほぼ同時にリセットから解放される場合、MII_LINK をアクティブに接続できます。それ以外の場合、デバイスの準備ができていない事を MII_LINK を使ってパートナーに知らせる事ができます。
12.9.1.3 2 ポート動作

2 ポートモード (chip_mode_strap[1:0] = 00b) に設定すると、ポート 2 は無効になります。デバイスを 2 ポートモードに設定すると、ポートステータスがポートディスクリプタレジスタのポート 2 設定ビットに 01b( 設定なし ) として示されます。

12.9.2 ポート 1( 内部 PHY B)EtherCAT コアのポート 1 は常に内部 PHY B に接続されます。

12.9.3 PHY の設定

既定値では、内部 PHY は 100 Mbps 全二重動作に設定されます。自動ネゴシエーションは 100BASE-TX モードでは有効、100BASE-FX モードでは無効です。EtherCAT コアはこの設定もチェックし、必要に応じて更新します。

既定値では、外部 PHY は 100 Mbps 全二重動作で自動ネゴシーエションが有効に設定されます。EtherCAT コアはこの設定をチェックし、必要に応じて更新します。

12.9.4 PHY リンクステータス

リンクステータスは、PHY のリンク信号 ( 内部または外部 ) から生成されます。EtherCAT コアは、PHY ステータスもチェックしてリンクが適切に確立されたかどうかを判定します。PHY を周期的にポーリングして、自動ネゴシーエションレジスタが適切に設定されているか、リンクが確立されているか、自動ネゴシーエションが正しく完了しているか、リンクパートナーも自動ネゴシーエションを使ったかをチェックします。

MII 管理インターフェイス (MI) を使ったリンクチェックを有効にするかどうかは EEPROM 経由で設定し、その状態は MII 管理制御 / ステータスレジスタに反映されます。

図 12-6: EtherCAT スレーブの MII ポート同士の接続

Note: デバイスが EEPROM の内容で正しく設定されるまで MI リンク検出は無効です。

MI リンク検出に関する EEPROM 設定は、電源投入またはリセット後の初の EEPROM 読み込み時にのみ取り込まれます。初に EEPROM を読み込めなかった場合を含め、EEPROM の内容を変更して手動で取り込んでも MI リンク検出イネーブルのステータスには影響しません。

25 M

Hz

10 ns20 ns

VDDIO

25 MH

z

10 ns20 ns

VDDIO

towards Master

towards other

salves

LAN9252MII_CLK25

MII_LINK

MII_RXCLKMII_RXDV

MII_RXD[3:0]MII_RXER


MII_MDIOMII_MDC

OSCI

OSCO


(downstream mode)

RST#

LAN9252

MII_CLK25

MII_LINK

MII_RXCLK

MII_RXDVMII_RXD[3:0]MII_RXER


MII_MDIOMII_MDC

OSCI

OSCO


(upstream mode)

RST#


LAN9252
IEEE 802.3 に従って PHY レジスタ 9 を使う PHY の場合、PHY レジスタ 9 への書き込みを有効にするには ASICコンフィグレーションレジスタのbit 7を使います (表 12-3、「EEPROMで設定可能なEtherCATコアレジスタ」参照 )。
12.9.4.1 MI リンク検出および設定のステートマシン

MI リンク検出および設定のステートマシンは以下のように動作します。

• 自動ネゴシーエションが有効である事を確認する

• 100BASE-X 全二重のみがアドバタイズされている事を確認する

• 1000BASE-T がアドバタイズされていない事を確認する

• 自動ネゴシーエションが完了した事を確認する

• リンクパートナーが 100BASE-X 全二重である事を確認する

• それ以外の場合、必要に応じてレジスタを設定して自動ネゴシエーションを開始する

12.9.5 拡張リンク検出

EtherCAT コアは拡張リンク検出機能をサポートしており、この機能を有効にするかどうかは EEPROM で制御します。この機能を有効にすると、一定期間 ( 約 10 µs) 中に少なくとも 32 回の RX エラー (RX_ER) が発生すると EtherCATコアがリンクを切断します。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

12.9.6 100BASE-FX のサポート

100BASE-FX モードは自動ネゴシエーションをサポートしないため、MI および拡張リンク検出の動作には特別な注意が必要です。

MII リンク検出

いずれかのポートを 100BASE-FX モードに設定した場合、MII 管理制御 / ステータスレジスタの bit 2 を Low に維持して MI リンク検出を無効にする必要があります。

拡張リンク検出

拡張リンク検出は 100BASE-FX モードでも有効にできます。拡張リンク検出がエラー条件を検出すると、自動ネゴシエーションを再実行しようとします。自動ネゴシエーションを実行しても何も影響しないため、内部 PHY もリセットされます。

外部 100BASE-FX PHY を使うシステムの場合、Beckhoff 社の『PHY Selection Guide』の「Enhanced FX Link Detection」に記載されたロジックを実装し、自動ネゴシエーション再実行コマンドを検出すると外部 PHY のリセットおよび外部トランシーバのリセット / 無効化を実行できるようにする必要があります。


LAN9252
12.9.7 外部 PHY のタイミング
EtherCAT コアは PHY 送信クロックを使わないため、MII_CLK25 ピンから外部 PHY へ出力される共通の 25 MHz 参照クロックに基づいて適切なタイミングを確保する必要があります。これを容易にするため、EtherCAT コアには TXシフト機能があります。この機能を使うと、EtherCAT コアからの送信信号の生成を 0 ns、10 ns、20ns、30 ns のいずれかだけ遅らせる事ができます。この値は、tx_shift_strap[1:0] を使って手動で設定します。

12.9.7.1 MII 接続のタイミング

MII インターフェイスの TX および RX タイミングは以下の通りです。

Note 1: このタイミングはシステム負荷が 10 ～ 25 pF の場合の設計値です。 Note 2: TX シフト値を 2 とした場合です。TX シフト値を 1 つ大きくするたびに 10 ns を加算します ( シフト値は

順に 3、0、1)。

図 12-7: MII の TX タイミング

表 12-4: MII の TX タイミング値

記号説明 Min. Max. 単位 Notetclkp MII_CLK25 周期 40 - nstclkh MII_CLK25 High 時間 tclkp * 0.45 tclkp * 0.55 nstclkl MII_CLK25 Low 時間 tclkp * 0.45 tclkp * 0.55 nstval MII_CLK25 の立ち上がりエッジから MII_TXD[3:0]、

MII_TXEN 出力有効まで Note 2- 10.0 ns Note 1

thold MII_CLK25 の立ち上がりエッジ後の MII_TXD[3:0]、MII_TXEN 出力ホールド時間 Note 2

0 - ns Note 1

MII_CLK25

MII_TXD[3:0]

MII_TXEN

tclkh tclkl

tclkp

tval thold(output) tval

tval

thold


LAN9252

Note 3: このタイミングはシステム負荷が 10 ～ 25 pF の場合の設計値です。

12.9.7.2 スレーブの MII ポート同士の接続のタイミング

スレーブのMIIポート同士を接続した場合、前掲のMII TXおよびRXタイミングでTXシフト値を3または0とします。

図 12-8: MII の RX タイミング

表 12-5: MII の RX タイミング値

記号説明 Min. Max. 単位 Notetclkp MII_RXCLK 周期 40 - nstclkh MII_RXCLK High 時間 tclkp * 0.4 tclkp * 0.6 nstclkl MII_RXCLK Low 時間 tclkp * 0.4 tclkp * 0.6 nstsu MII_RXCLK 立ち上がりエッジ前の MII_RXD[3:0]、

MII_RXER、MII_RXDV セットアップ時間

5.0 - ns Note 3

thold MII_RXCLK 立ち上がりエッジ後の MII_RXD[3:0]、MII_RXER、MII_RXDV ホールド時間

6.0 - ns Note 3

MII_RXCLKtsu

MII_RXD[3:0], MII_RXER

MII_RXDV

tclkh tclkl

tclkp

thold tsu thold thold

tsu

(input)

thold


LAN9252
12.9.7.3 管理インターフェイスのタイミング
以下に、MII_MDIO と MII_MDC のタイミングを示します。

12.10 LED本デバイスには RUN LED が 1 つ (RUNLED) と、リンク / アクティビティLED が各ポートに 1 つ (LINKACTLED[0:2])あります。LED ピンの極性は対応する LED 極性ストラップに基づいて決定します。ピン出力はオープンドレインまたはオープンソースです。

Note: ポート 0 とポート 2 の LED ピンは、チップモードに応じて入れ換わる事はありません。

RUN LED は EtherCAT コアコンフィグレーションの RUN LED オーバーライドレジスタで直接制御します。

電源管理制御レジスタ(PMT_CTRL)のLED_DISビットをセットすると、全てのLED出力を無効(駆動なし)にできます。

12.11 EtherCAT CSR およびプロセスデータ RAM へのアクセス

EtherCAT CSR は、EtherCAT コアの各種パラメータに対するレジスタレベルのアクセスを提供します。EtherCAT 関連レジスタは、直接アクセス可能なレジスタと間接アクセス可能なレジスタの大きく 2 つに分類できます。

直接アクセス可能な EtherCAT レジスタ ( セクション 12.13、「EtherCAT CSR およびプロセスデータ RAM アクセスレジスタ ( 直接アドレス指定可能 )」(p. 214) 参照 ) はメインシステム CRS に属します。これらは、EtherCAT コアレジスタへの間接アクセスに使うデータ / コマンドレジスタです。

間接アクセス可能な EtherCAT コアレジスタは EtherCAT コア内部に存在しており、EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) と EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) を使って間接的にアクセスする必要があります。間接アクセス可能な EtherCAT コア CSR を使うと、EtherCAT コアの多くの設定可能なパラメータに完全にアクセスできます。間接アクセス可能な EtherCAT コアレジスタ ( セクション12.14、「EtherCATコアCSRレジスタ(間接アドレス指定可能)」(p. 223)参照)はアドレス0h～0FFFhでアクセスします。

図 12-9: 管理アクセスのタイミング

表 12-6: 管理アクセスのタイミング値

記号説明 Min. Max. 単位 Notetclkp MII_MDC 周期 400 - nstclkh MII_MDC High 時間 180 (90%) - nstclkl MII_MDC Low 時間 180 (90%) - nstval MII_MDC 立ち上がりエッジから MII_MDIO 出力有効まで - 250 ns

tohold MII_MDC 立ち上がりエッジ後の MII_MDIO 出力ホールド時間 150 - nstsu MII_MDC 立ち上がりエッジ前の MII_MDIO 入力セットアップ時間 70 - ns

tihold MII_MDC 立ち上がりエッジ後の MII_MDIO 入力ホールド時間 0 - ns

MII_MDC

MII_MDIO

tclkh tclkl

tclkp

tohold

MII_MDIO

tsu tihold(Data-Out)

(Data-In)

tohold

tval


LAN9252
EtherCAT コアのプロセスデータ RAM (1000h ～ ) には、EtherCAT CSR インターフェイスデータレジスタ(ECAT_CSR_DATA) と EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) を使ってアクセスできます。EtherCAT コアのプロセスデータ RAM により効率的にアクセスするには、EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) と EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA)を使います。この方法なら、FIFO メカニズムを使って 1 回のコマンドで複数の DWORD を転送でき、ステータス読み出しの回数も抑える事ができます。
12.11.1 EtherCAT CSR の読み出し

個々の EtherCAT コアレジスタに読み出しを実行するには、EtherCAT CSR インターフェイスコマンドレジスタ(ECAT_CSR_CMD) への書き込み (CSR BUSY (CSR_BUSY) ビットをセット、CSR アドレス (CSR_ADDR) フィールドを目的のレジスタアドレス、読み出し / 書き込み (R_nW) ビットをセット、CSR サイズ (CSR_SIZE) フィールドを目的のサイズに設定 ) を 1 回実行して読み出しサイクルを開始する必要があります。

CSR BUSY (CSR_BUSY) ビットがクリアされると、EtherCAT CSR インターフェイスデータレジスタ(ECAT_CSR_DATA) から有効データを読み出す事ができます。

有効データは常に EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) の下位ビットにアラインメントします。

図 12-10 に、EtherCAT コア CSR の読み出しに必要な手順を示します。「min wait period」と記載した部分では、表 5-2、「書き込み後の読み出しに関するタイミング規則」(p. 35) に示した小待ち時間が必要です。

Note: EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) は、CSR サイズ (CSR_SIZE) の値にかかわらず全てのバイトが更新されます。

図 12-10: EtherCAT CSR 読み出しアクセスのフローチャート

Idle

Write Command Register

Read Command Register

Read Data Register

CSR_ BUSY = 0

CSR Read

CSR_ BUSY = 1

min wait period


LAN9252
12.11.2 EtherCAT CSR の書き込み
個々の EtherCAT コアレジスタに書き込みを実行するには、まず目的のデータを EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) に書き込みます。有効データは常に EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) の下位ビットにアラインメントします。

書き込みサイクルを開始するには、EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) への書き込み (CSR BUSY (CSR_BUSY) ビットをセット、CSR アドレス (CSR_ADDR) フィールドを目的のレジスタアドレス、読み出し / 書き込み (R_nW) ビットをクリア、CSR サイズ (CSR_SIZE) フィールドを目的のサイズに設定 ) を 1 回実行します。書き込みサイクルが完了すると、CSR BUSY (CSR_BUSY) ビットがクリアされます。

図 12-11 に、EtherCAT コア CSR の書き込みに必要な手順を示します。「min wait period」と記載した部分では、表 5-2、「書き込み後の読み出しに関するタイミング規則」(p. 35) に示した小待ち時間が必要です。

12.11.3 EtherCAT プロセス RAM の読み出し

プロセスデータは、EtherCAT から 32 ビット幅の 16 段 FIFO を経由して転送されます。この FIFO のベースアドレスは 00h ですが、これ以外に 7 つの連続するメモリアドレスでもアクセスできます。これらのエイリアスポートは全て同じ機能で、同じデータを格納しているため、ホストはどのアドレスでも FIFO にアクセスできます。このエイリアスポートアドレス指定が実装されているため、ホストは連続アドレスに対してバーストアクセスが可能です。

HBI アクセスの場合、FIFO ダイレクト選択モードを使ってプロセス RAM 読み出しデータ FIFO にアクセスする事もできます。このモードではアドレス入力は無視され、全ての読み出しアクセスはプロセス RAM 読み出しデータ FIFOに対して実行されます。詳細はセクション 9.4.3.1、「FIFO ダイレクト選択アクセス」(p. 68) を参照してください。

図 12-11: EtherCAT CSR 書き込みアクセスのフローチャート

Idle

Write Data Register

Write Command Register

Read Command RegisterCSR_ BUSY = 0

CSR Write

CSR_ BUSY = 1

min wait period


LAN9252
EtherCAT プロセス RAM を読み出すには、まず目的の転送の開始時のバイトアドレスと長さ ( 単位 : バイト ) をEtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ (ECAT_PRAM_RD_ADDR_LEN) に書き込み、次にEtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD) の PRAM 読み出し BUSY(PRAM_READ_BUSY) ビットをセットして読み出しサイクルを開始します。
有効データが利用可能になった事が PRAM 読み出しデータ利用可能 (PRAM_READ_AVAIL) のビットで示されたら、EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) を経由して FIFO から有効データを読み出します。PRAM データ読み出し可能回数 (PRAM_READ_AVAIL_CNT) フィールドは、ステータスをチェックせず何回連続で読み出しを実行できるかを示します。EtherCATプロセスRAM読み出しデータFIFO (ECAT_PRAM_RD_DATA)の後の読み出しが完了すると、PRAM 読み出し BUSY (PRAM_READ_BUSY) ビットは自動的にクリアされます。

EtherCAT コアから FIFO にデータが転送されると PRAM 読み出し長さ (PRAM_READ_LEN) と PRAM 読み出しアドレス (PRAM_READ_ADDR) が更新され、進行状況が示されます。

初の FIFO 読み出しに含まれる有効バイトは、開始時のアドレスによって以下のように決定します。

後の FIFO 読み出しに含まれる有効バイトは、開始時のアドレスと長さによって以下のように決定します。

Note: 開始時のバイトアドレスと長さは、全ての転送がプロセス RAM のアドレスレンジ 1000h ～ 1FFFh の境界に収まるように設定する必要があります。

Note: EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) の後の読み出しとは、4 バイト全てが読み出された事を意味します ( 全てのバイトが必要とは限りません )。

表 12-7: EtherCAT プロセス RAM の初の読み出しに含まれる有効バイト

開始時のPRAM_READ_ADDR[1:0]

00b バイト 3、2、1、001b バイト 3、2、110b バイト 3、211b バイト 3

表 12-8: EtherCAT プロセス RAM の後の読み出しに含まれる有効バイト

開始時の PRAM_READ_LEN[1:0]


01b( 例 : 5、9、…)

10b( 例 : 6、10、…)

11b( 例 : 7、11、…)

00b( 例 : 8、12、…)

00b バイト 0 バイト 1、0 バイト 2、1、0 バイト 3、2、1、0

01b バイト 1、0 バイト 2、1、0 バイト 3、2、1、0 バイト 0

10b バイト 2、1、0 バイト 3、2、1、0 バイト 0 バイト 1、0

11b バイト 3、2、1、0 バイト 0 バイト 1、0 バイト 2、1、0


LAN9252
開始時の長さが 4 バイト以下で全てのバイトを 1 回で読み出せる場合、1 回の FIFO 読み出しに含まれる有効バイトは以下の通りです。
12.11.3.1 読み出しの中止

必要であれば、読み出しコマンドは EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD) のPRAM 読み出し中止 (PRAM_READ_ABORT) ビットをセットして中止できます。

12.11.4 EtherCAT プロセス RAM の書き込み

プロセスデータは、32 ビット幅の 16 段 FIFO を経由して EtherCAT コアへ転送されます。この FIFO のベースアドレスは 20h ですが、これ以外に 7 つの連続するメモリアドレスでもアクセスできます。これらのエイリアスポートは全て同じ機能で、同じデータを格納しているため、ホストはどのアドレスでも FIFO にアクセスできます。このエイリアスポートアドレス指定が実装されているため、ホストは連続アドレスに対してバーストアクセスが可能です。

HBI アクセスの場合、FIFO ダイレクト選択モードを使ってプロセス RAM 書き込みデータ FIFO にアクセスする事もできます。このモードではアドレス入力は無視され、全ての書き込みアクセスはプロセス RAM 書き込みデータ FIFOに対して実行されます。詳細はセクション 9.4.3.1、「FIFO ダイレクト選択アクセス」(p. 68) を参照してください。

EtherCAT プロセス RAM に書き込むには、まず目的の転送の開始時のバイトアドレスと長さ ( 単位 : バイト ) をEtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ (ECAT_PRAM_WR_ADDR_LEN) に書き込み、次にEtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD) の PRAM 書き込み BUSY(PRAM_WRITE_BUSY) ビットをセットして書き込みサイクルを開始します。.

データは、32 ビット幅の 16 段 FIFO を経由して EtherCAT コアへ転送されます。FIFO の空きがある事がEtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA) の PRAM 書き込みスペース利用可能(PRAM_WRITE_AVAIL) ビットで示されたら、ホストは EtherCAT プロセス RAM 書き込みコマンドレジスタ(ECAT_PRAM_WR_CMD) 経由でデータを FIFO に書き込む事ができます。PRAM 書き込み可能回数(PRAM_WRITE_AVAIL_CNT) フィールドは、ステータスをチェックせず何回連続で書き込みを実行できるかを示します。EtherCAT コアへの後のデータ書き込みが完了すると、PRAM 書き込み BUSY (PRAM_WRITE_BUSY) ビットは自動的にクリアされます。

FIFO から EtherCAT コアにデータが転送されると PRAM 書き込み長さ (PRAM_WRITE_LEN) と PRAM 書き込みアドレス (PRAM_WRITE_ADDR) が更新され、進行状況が示されます。

初の FIFO 書き込みに含まれる有効バイトは、開始時のアドレスによって以下のように決定します。

表 12-9: EtherCAT プロセス RAM の 1 回の読み出しに含まれる有効バイト

開始時の PRAM_READ_LEN

開始時のPRAM_READ_ADDR[1:0] 4 1 2 3

00b バイト 3、2、1、0 バイト 0 バイト 1、0 バイト 2、1、0

01b N/A バイト 1 バイト 2、1 バイト 3、2、1

10b N/A バイト 2 バイト 3、2 N/A

11b N/A バイト 3 N/A N/A


Note: EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA) の後の書き込みとは、4 バイト全てが書き込まれた事を意味します ( 全てのバイトが必要とは限りません )。


LAN9252

後の FIFO 書き込みに含まれる有効バイトは、開始時のアドレスと長さによって以下のように決定します。

開始時の長さが 4 バイト以下で全てのバイトを 1 回で書き込める場合、1 回の FIFO 書き込みに含まれる有効バイトは以下の通りです。

12.11.4.1 書き込みの中止

必要であれば、書き込みコマンドは EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD)の PRAM 書き込み中止 (PRAM_WRITE_ABORT) ビットをセットして中止できます。

12.12 EtherCAT のリセット

3 つの連続するフレームで ESC リセット ECAT レジスタに 0x52 (R)、0x45 (E)、0x53 (S) を書き込んだ後、または 3 回の連続する書き込みで ESC リセット PDI レジスタに 0x52 (R)、0x45 (E)、0x53 (S) を書き込んだ後、デバイスリセット ( オプションでシステムリセット ) が発生します ( セクション 6.2.1.3、「EtherCAT システムリセット」(p. 40) 参照 )。

表 12-10: EtherCAT プロセス RAM の初の書き込みに含まれる有効バイト


00b バイト 3、2、1、001b バイト 3、2、110b バイト 3、211b バイト 3

表 12-11: EtherCAT プロセス RAM の後の書き込みに含まれる有効バイト

開始時の PRAM_READ_LEN[1:0]


01b( 例 : 5、9、…)

10b( 例 : 6、10、…)

11b( 例 : 7、11、…)

00b( 例 : 8、12、…)

00b バイト 0 バイト 1、0 バイト 2、1、0 バイト 3、2、1、0

01b バイト 1、0 バイト 2、1、0 バイト 3、2、1、0 バイト 0

10b バイト 2、1、0 バイト 3、2、1、0 バイト 0 バイト 1、0

11b バイト 3、2、1、0 バイト 0 バイト 1、0 バイト 2、1、0

表 12-12: EtherCAT プロセス RAM の 1 回の書き込みに含まれる有効バイト

開始時の PRAM_READ_LEN

開始時のPRAM_READ_ADDR[1:0] 4 1 2 3

00b バイト 3、2、1、0 バイト 0 バイト 1、0 バイト 2、1、0

01b N/A バイト 1 バイト 2、1 バイト 3、2、1

10b N/A バイト 2 バイト 3、2 N/A

11b N/A バイト 3 N/A N/A

Note: リセットされるスレーブとの間で確立しているリンクはダウンするため、トポロジによってはシーケンスの後のフレームがマスタに返されない事が予想されます。


LAN9252
12.13 EtherCAT CSR およびプロセスデータ RAM アクセスレジスタ ( 直接アドレス指定可能 )このセクションでは、EtherCAT コア外部にある直接アドレス指定可能なシステム CSR のうち、EtherCAT コアに関連するものについて説明します。EtherCAT レジスタへのアクセス方法は、セクション 12.11、「EtherCAT CSR およびプロセスデータ RAM へのアクセス」(p. 208) を参照してください。EtherCAT コアレジスタの詳細はセクション 12.14、「EtherCAT コア CSR レジスタ ( 間接アドレス指定可能 )」(p. 223) で説明します。
表 12-13: EtherCAT CSR およびプロセス RAM アクセスレジスタ

アドレスレジスタ名 ( 記号 )000h-01Ch EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA)020h-03Ch EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA)

300h EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA)304h EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD)308h EtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ (ECAT_PRAM_RD_ADDR_LEN)30Ch EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD)310h EtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ (ECAT_PRAM_WR_ADDR_LEN)314h EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD)


LAN9252
12.13.1 EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA)
この読み出し専用レジスタは、EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD) およびEtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ (ECAT_PRAM_RD_ADDR_LEN) と組み合わせてEtherCAT コアプロセス RAM の読み出しに使います。

このレジスタからの読み出しデータは、EtherCATプロセスRAM読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD)の PRAM 読み出しデータ利用可能 (PRAM_READ_AVAIL) ビットが 1 の場合のみ有効です。ホストは有効なデータが利用可能になってからこのレジスタを読み出す必要があります。

オフセット : 000h-01Ch サイズ : 32 ビット


31:0 EtherCAT プロセス RAM 読み出しデータ (PRAM_RD_DATA)このフィールドは、EtherCAT コアプロセス RAM から読み出した値を格納します。

Note: 開始時のアドレスと転送長さによっては、一部のバイトが無効な事があります。

RO -


LAN9252
12.13.2 EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA)
この書き込み専用レジスタは、EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD) およびEtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ (ECAT_PRAM_WR_ADDR_LEN) と組み合わせてEtherCAT コアプロセス RAM の書き込みに使います。

( ホストは PRAM 書き込みスペース利用可能 (PRAM_WRITE_AVAIL) の EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD)ビットが示す空間が利用可能になってからこのレジスタを書き込む必要があります。

オフセット : 020h-03Ch サイズ : 32 ビット


31:0 EtherCAT プロセス RAM 書き込みデータ (PRAM_WR_DATA)このフィールドは、EtherCATコアプロセスRAMに書き込む値を格納します。

Note: 開始時のアドレスと転送長さによっては、一部のバイトが無効な事があります。

WO -


LAN9252
12.13.3 EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA)
この読み / 書き可能レジスタは、EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) と組み合わせて EtherCAT コア CSR の読み出しと書き込みに使います。



31:0 EtherCAT CSR データ (CSR_DATA)このフィールドは、EtherCAT コア CSR から読み出した値または EtherCATコアCSRへ書き込む値を格納します。対象のEtherCATコアCSRはEtherCATCSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) の CSR アドレス (CSR_ADDR) ビットで選択します。

有効データは常にこのフィールドの下位ビットから順に書き込みまたは読み出しが実行されます。必要なバイトアラインメントはハードウェアが処理します。

このレジスタを読み出した時の値は、EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) の読み出し / 書き込み (R_nW) ビットにより異なります。読み出し / 書き込み (R_nW) がセットされている場合、EtherCAT コアから読み出したデータが読み出されます。読み出し / 書き込み(R_nW) がクリアされている場合、後にこのレジスタに書き込んだ値が読み出されます。

R/W 00000000h


LAN9252
12.13.4 EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD)
この読み / 書き可能レジスタは、EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) と組み合わせて EtherCAT コア CSR の読み出しと書き込みに使います。

Note 4: WORD および DWORD アクセスは、下表に従って適切なアドレス境界にアラインメントする必要があります。



31 CSR BUSY (CSR_BUSY)このビットに 1 を書き込むと、CSR アドレス (CSR_ADDR) で指定したEtherCATコアCSRに対して読み出しまたは書き込み (R_nWビットで決定 )が実行されます。

このビットは読み出しまたは書き込みが完了するまでセットされたままで、完了すると自動的にクリアされます。読み出しの場合、このビットがクリアされるとホストは EtherCAT CSR インターフェイスデータレジスタ(ECAT_CSR_DATA) から有効データを読み出す事ができます。

このビットに 0 を書き込んでも無視されます。

このビットが 0 になるまでホストは ETHERCAT_CSR_CMD およびETHERCAT_CSR_DATA レジスタの更新を避ける必要があります。

R/WSC

0b

30 読み出し / 書き込み (R_nW)このビットは、指定した EtherCAT コア CSR に対してホストが読み出しと書き込みのどちらを実行するかを決定します。

0: 書き込み1: 読み出し

R/W 0b

29:19 予約 RO -

18:16 CSR サイズ (CSR_SIZE)このフィールドは、EtherCAT コア CSR のサイズ (byte) を指定します。

有効な値は 1、2、4 です。ホストは有効な値のみを指定する必要があります。Note 4 参照

R/W 0h

15:0 CSR アドレス (CSR_ADDR)このフィールドは、読み出しまたは書き込みでアクセスする EtherCAT コアCSR を選択します。このフィールドは、バイトアドレスのフォーマットでEtherCAT コア CSR のオフセットを指定します。Note 4 参照

R/W 00h

表 12-14: EtherCAT CSR のアドレスとサイズ

CSR_SIZE[2:0] CSR_ADDR[1:0]

1 00b、01b、10b、11b

2 00b、10b

4 00b


LAN9252
12.13.5 EtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ
(ECAT_PRAM_RD_ADDR_LEN)

この読み / 書き可能レジスタは、EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) およびEtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD) と組み合わせて EtherCAT コアプロセス RAM の読み出しに使います。




31:16 PRAM 読み出し長さ (PRAM_READ_LEN)このフィールドは、EtherCAT コアプロセス RAM から読み出すバイト数を示します。EtherCAT コアからデータを読み出して FIFO に格納するたびに値がデクリメントします。

PRAM 読み出し BUSY (PRAM_READ_BUSY) ビットが Low になるまで、ホストはこのフィールドの更新を避ける必要があります。

R/W 0000h

15:0 PRAM 読み出しアドレス (PRAM_READ_ADDR)このフィールドは、読み出す EtherCAT コアのバイトアドレスを示します。EtherCATコアからデータを読み出してFIFOに格納するたびに値がインクリメントします。

Note: プロセス RAM の開始アドレスは 1000h です。

PRAM 読み出し BUSY (PRAM_READ_BUSY) ビットが 0になるまで、ホストはこのフィールドの更新を避ける必要があります。

R/W 0000h


LAN9252
12.13.6 EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD)
この読み / 書き可能レジスタは、EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) およびEtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ (ECAT_PRAM_RD_ADDR_LEN) と組み合わせてEtherCAT コアプロセス RAM の読み出しに使います。



31 PRAM 読み出し BUSY (PRAM_READ_BUSY)このビットに1を書き込むと、PRAM読み出しアドレス(PRAM_READ_ADDR)で指定した EtherCAT コアプロセス RAM のアドレスから PRAM 読み出し長さ (PRAM_READ_LEN) で指定した長さの読み出しが開始します。このビットは読み出しが完了するまでセットされたままで、完了すると自動的にクリアされます。


R/WSC

0b

30 PRAM 読み出し中止 (PRAM_READ_ABORT)このビットに 1 を書き込むと、進行中の読み出しがキャンセルされます。PRAM 読み出し BUSY (PRAM_READ_BUSY) ビットはクリアされ、読み出しデータ FIFO とステータスビットはリセットされます。このビットは自動的にクリアされます。


R/WSC

0b

29:13 予約 RO -

12:8 PRAM データ読み出し可能回数 (PRAM_READ_AVAIL_CNT)このフィールドは、ステータスをチェックせずに連続して実行可能なEtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) 読み出し回数を示します。

EtherCAT コアからデータを読み出して FIFO に格納するたびに値がインクリメントします。EtherCAT プロセス RAM 読み出しデータ FIFO(ECAT_PRAM_RD_DATA) から完全な DWORD データを 1 回読み出すたびに値がデクリメントします。

RO 00000b

7:1 予約 RO -

0 PRAM 読み出しデータ利用可能 (PRAM_READ_AVAIL)このフィールドは、EtherCAT プロセス RAM 読み出しデータ FIFO(ECAT_PRAM_RD_DATA) に読み出し可能な有効データがある事を示します。

RO 0b


LAN9252
12.13.7 EtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ
(ECAT_PRAM_WR_ADDR_LEN)

この読み / 書き可能レジスタは、EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA) およびEtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD) と組み合わせて EtherCAT コアプロセス RAM の書き込みに使います。




31:16 PRAM 書き込み長さ (PRAM_WRITE_LEN)このフィールドは、EtherCAT コアプロセス RAM に書き込むバイト数を示します。FIFO から EtherCAT コアへデータが書き込まれるたびに値がデクリメントします。

PRAM 書き込み BUSY (PRAM_WRITE_BUSY) ビットが Low になるまで、ホストはこのフィールドの更新を避ける必要があります。

R/W 0000h

15:0 PRAM 書き込みアドレス (PRAM_WRITE_ADDR)このフィールドは、書き込む EtherCAT コアレジスタのバイトアドレスを示します。FIFO から EtherCAT コアへデータが書き込まれるたびに値がインクリメントします。

Note: プロセス RAM の開始アドレスは 1000h です。

PRAM 書き込み BUSY (PRAM_WRITE_BUSY) ビットが 0 になるまで、ホストはこのフィールドの更新を避ける必要があります。

R/W 0000h


LAN9252
12.13.8 EtherCAT プロセス RAM 書き込みコマンドレジスタ (ECAT_PRAM_WR_CMD)
この読み / 書き可能レジスタは、EtherCAT プロセス RAM 書き込みデータ FIFO (ECAT_PRAM_WR_DATA) およびEtherCAT プロセス RAM 書き込みアドレスおよび長さレジスタ (ECAT_PRAM_WR_ADDR_LEN) と組み合わせてEtherCAT コアプロセス RAM の書き込みに使います。



31 PRAM 書き込み BUSY (PRAM_WRITE_BUSY)このビットに 1 を書き込むと、PRAM 書き込みアドレス(PRAM_WRITE_ADDR) で指定した EtherCAT コアプロセス RAM のアドレスから PRAM 書き込み長さ (PRAM_WRITE_LEN) で指定した長さの書き込みが開始します。このビットは書き込みが完了するまでセットされたままで、完了すると自動的にクリアされます。


R/WSC

0b

30 PRAM 書き込み中止 (PRAM_WRITE_ABORT)このビットに 1 を書き込むと、進行中の書き込みがキャンセルされます。PRAM 書き込み BUSY (PRAM_WRITE_BUSY) ビットはクリアされ、書き込みデータ FIFO とステータスビットはリセットされます。このビットは自動的にクリアされます。


R/WSC

0b

29:13 予約 RO -

12:8 PRAM 書き込み可能回数 (PRAM_WRITE_AVAIL_CNT)このフィールドは、ステータスをチェックせずに連続して実行可能なEtherCATプロセスRAM書き込みデータFIFO (ECAT_PRAM_WR_DATA)書き込み回数を示します。

EtherCATプロセスRAM書き込みデータFIFO (ECAT_PRAM_WR_DATA)に完全なDWORDデータを1回書き込むたびに値がデクリメントします。FIFOからデータを読み出してEtherCATコアに格納するたびに値がインクリメントします。

RO 10000b

7:1 予約 RO -

0 PRAM 書き込みスペース利用可能 (PRAM_WRITE_AVAIL)このフィールドは、EtherCAT プロセス RAM 書き込みデータ FIFO(ECAT_PRAM_WR_DATA) にデータを書き込み可能なスペースがある事を示します。

RO 1b


LAN9252
12.14 EtherCAT コア CSR レジスタ ( 間接アドレス指定可能 )このセクションでは、間接アドレス指定可能な EtherCAT コア CSR について説明します。これらのレジスタには、直接アドレス指定可能な EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) と EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) を使ってアクセスします。EtherCATレジスタへのアクセス方法は、セクション 12.11、「EtherCAT CSR およびプロセスデータ RAM へのアクセス」(p. 208) を参照してください。直接アドレス指定可能な EtherCAT レジスタの詳細はセクション 12.13、「EtherCAT CSR およびプロセスデータ RAMアクセスレジスタ ( 直接アドレス指定可能 )」(p. 214) を参照してください。
Note: 1バイトを超えるEtherCATコアCSRレジスタの場合、LSBが下位アドレスでMSBが上位アドレスです。

各 EtherCAT コアレジスタの各ビットの読み書き挙動は、そのレジスタへのアクセス方法で決まります。各 EtherCAT コアレジスタのビット定義表には「ECAT タイプ」と「PDI タイプ」の列があり、EtherCATマスタノードからアクセスした場合とプロセスデータインターフェイス (SPI/ホストバス )からレジスタにアクセスした場合のビット / フィールドタイプをそれぞれ示しています。

表 12-15: EtherCAT コア CSR レジスタ

アドレスレジスタ名 ( 記号 )ESC 情報

0000h タイプレジスタ

0001h リビジョンレジスタ

0002h-0003h ビルドレジスタ

0004h FMMU サポート数レジスタ

0005h SyncManager サポート数レジスタ

0006h RAM サイズレジスタ

0007h ポートディスクリプタレジスタ

0008h-0009h ESC 機能サポートレジスタ

ステーションアドレス

0010h-0011h 構成済みステーションレジスタ

0012h-0013h 構成済みステーションエイリアスレジスタ

書き込み保護

0020h 書き込みレジスタイネーブルレジスタ

0021h 書き込みレジスタ保護レジスタ

0030h ESC 書き込みレジスタイネーブルレジスタ

0031h ESC 書き込みレジスタ保護レジスタ

データリンク層

0040h ESC リセット ECAT レジスタ

0041h ESC リセット PDI レジスタ

0100h-0103h ESC DL 制御レジスタ

0108h-0109h 物理読み出し / 書き込みオフセットレジスタ

0110h-0111h ESC DL ステータスレジスタ

アプリケーション層

0120h-0121h AL 制御レジスタ

0130h-0131h AL ステータスレジスタ

0134h-0135h AL ステータスコードレジスタ

0138h RUN LED オーバーライドレジスタ

0139h 予約

PDI (Process Data Interface)0140h PDI 制御レジスタ


LAN9252

0141h ESC コンフィグレーションレジスタ

0142h-0143h ASIC コンフィグレーションレジスタ

0144h-0145h 予約レジスタ

0150h PDI コンフィグレーションレジスタ

0151h SYNC/LATCH PDI コンフィグレーションレジスタ

0152h-0153h 拡張 PDI コンフィグレーションレジスタ

割り込み

0200h-0201h ECAT イベントマスクレジスタ

0204h-0207h AL イベントマスクレジスタ

0210h-0211h ECAT イベント要求レジスタ

0220h-0223h AL イベント要求レジスタ

エラーカウンタ

0300h-0307h RX エラーカウンタレジスタ

0308h-030Bh 転送済み RX エラーカウンタレジスタ

030Ch ECAT 処理ユニットエラーカウンタレジスタ

030Dh PDI エラーカウンタレジスタ

030Eh PDI エラーコードレジスタ

0310h-0313h ロストリンクカウンタレジスタ

ウォッチドッグ

0400h-0401h ウォッチドッグ分周値レジスタ

0410h-0411h ウォッチドッグ時間 PDI レジスタ

0420h-0421h ウォッチドッグ時間プロセスデータレジスタ

0440h-0441h ウォッチドッグステータスプロセスデータレジスタ

0442h ウォッチドッグカウンタプロセスデータレジスタ

0443h ウォッチドッグカウンタ PDI レジスタ

EEPROM インターフェイス

0500h EEPROM コンフィグレーションレジスタ

0501h EEPROM PDI アクセスステートレジスタ

0502h-0503h EEPROM 制御 / ステータスレジスタ

0504h-0507h EEPROM アドレスレジスタ

0508h-050Bh EEPROM データレジスタ

MII 管理インターフェイス

0510h-0511h MII 管理制御 / ステータスレジスタ

0512h PHY アドレスレジスタ

0513h PHY レジスタアドレスレジスタ

0514h-0515h PHY データレジスタ

0516h MII 管理 ECAT アクセスステートレジスタ

0517h MII 管理 PDI アクセスステートレジスタ

0518h-051Bh PHY ポートステータスレジスタ

0600h-062Fh FMMU[2:0] レジスタ (3x16 バイト )+0h-3h FMMUx 論理開始アドレスレジスタ

+4h-5h FMMUx 長さレジスタ

+6h FMMUx 論理開始ビットレジスタ

+7h FMMUx 論理終了ビットレジスタ




LAN9252

+8h-9h FMMUx 物理開始アドレスレジスタ

+Ah FMMUx 物理開始ビットレジスタ

+Bh FMMUx タイプレジスタ

+Ch FMMUx 有効化レジスタ

+Dh-Fh FMMUx 予約レジスタ

0630h-06FFh 予約

0800h-081Fh SyncManager[3:0] レジスタ (4x8 バイト )+0h-1h SyncManager x 物理開始アドレスレジスタ

+2h-3h SyncManager x 長さレジスタ

+4h SyncManager x 制御レジスタ

+5h SyncManager x ステータスレジスタ

+6h SyncManager x 有効化レジスタ

+7h SyncManager x PDI 制御レジスタ

0820h-087Fh 予約

0900h-09FFh 分散クロック (DC)DC - 受信時間

0900h-0903h 受信時間ポート 0 レジスタ

0904h-0907h 受信時間ポート 1 レジスタ

0908h-090Bh 受信時間ポート 2 レジスタ

090Ch-090Fh 予約

DC - 時間ループ制御ユニット

0910h-0917h システム時間レジスタ

0918h-091Fh 受信時間 ECAT 処理ユニットレジスタ

0920h-0927h システム時間オフセットレジスタ

0928h-092Bh システム時間遅延レジスタ

092Ch-092Fh システム時間差分レジスタ

0930h-0931h 速度カウンタ開始レジスタ

0932h-0933h 速度カウンタ差分レジスタ

0934h システム時間差分フィルタ深さレジスタ

0935h 速度カウンタフィルタ深さレジスタ

DC - 周期ユニット制御

0980h 周期ユニット制御レジスタ

DC - SYNC 出力ユニット

0981h 有効化レジスタ

0982h-0983h SyncSignal パルス長レジスタ

0984h 有効化ステータスレジスタ

098Eh SYNC0 ステータスレジスタ

098Fh SYNC1 ステータスレジスタ

0990h-0997h 開始時間周期動作レジスタ

0998h-099Fh 次の SYNC1 パルスレジスタ

09A0h-09A3h SYNC0 サイクル時間レジスタ

09A4h-09A7h SYNC1 サイクル時間レジスタ

DC - LATCH 入力ユニット

09A8h LATCH0 制御レジスタ




LAN9252

09A9h LATCH1 制御レジスタ

09AEh LATCH0 ステータスレジスタ

09AFh LATCH1 ステータスレジスタ

09B0h-09B7h LATCH0 時間立ち上がりエッジレジスタ

09B8h-09BFh LATCH0 時間立ち下がりエッジレジスタ

09C0h-09C7h LATCH1 時間立ち上がりエッジレジスタ

09C8h-09CFh LATCH1 時間立ち下がりエッジレジスタ

DC - SyncManager イベント時間

09F0h-09F3h EtherCAT バッファ変化イベント時間レジスタ

09F8h-09FBh PDI バッファ開始時間イベントレジスタ

09FCh-09FFh PDI バッファ変化イベント時間レジスタ

ESC 固有

0E00h-0E07h 製品 ID レジスタ

0E08h-0E0Fh 製造者 ID レジスタ

デジタル入出力

0F00h-0F01h デジタル I/O 出力データレジスタ

0F10h-0F11h 汎用出力レジスタ

0F18h-0F19h 汎用入力レジスタ

ユーザ RAM0F80h-0FFFh ユーザ RAM

プロセスデータ RAM1000h-1001h デジタル I/O 入力データレジスタ

1000h-1FFFh プロセスデータ RAM




LAN9252
12.14.1 タイプレジスタ
12.14.2 リビジョンレジスタ

12.14.3 ビルドレジスタ


bit 説明ECATタイプ

PDIタイプ

既定値

7:0 EtherCAT コントローラのタイプC0h = Microchip 社

RO RO C0h



PDIタイプ

既定値

7:0 EtherCAT コントローラのリビジョン RO RO 02h

オフセット : 0002h-0003h サイズ : 16 ビット


PDIタイプ

既定値

15:0 EtherCAT コントローラのビルド[7:4] = マイナーバージョン[3:0] = 保守バージョン

RO RO 0000h



LAN9252
12.14.4 FMMU サポート数レジスタ
12.14.5 SyncManager サポート数レジスタ

12.14.6 RAM サイズレジスタ



PDIタイプ

既定値

7:0 FMMU サポート数このフィールドは、EtherCAT スレーブコントローラがサポートする FMMU チャンネル ( または実体 ) の数を示します。本デバイスでは 3 です。

RO RO 03h



PDIタイプ

既定値

7:0 SyncManager サポート数このフィールドは、EtherCAT スレーブコントローラがサポートする SyncManager チャンネル ( または実体 ) の数を示します。本デバイスでは 4 です。

RO RO 04h



PDIタイプ

既定値

7:0 プロセスデータ RAM サイズこのフィールドは、EtherCAT スレーブコントローラが内蔵するプロセスデータ RAM のサイズを示します。本デバイスでは 4 KBです。

RO RO 04h


LAN9252
12.14.7 ポートディスクリプタレジスタ


PDIタイプ

既定値

7:6 ポート 3 設定このフィールドは、ポート 3 の設定を示します。00: 未実装01: 設定なし10: EBUS11: MII/RMII

RO RO 00b


RO RO 11b(3 ポート動作 )

01b(2 ポート動作 )

セクション 14.0「チップモードの

設定」参照


RO RO 11b


RO RO 11b


LAN9252
12.14.8 ESC 機能サポートレジスタ


PDIタイプ

既定値

15:12 予約 RO RO 0h

11 FMMU/SyncManager 固定設定0: 可変設定1: 固定設定

RO RO 0b

10 EtherCAT 読み出し / 書き込みコマンドサポート0: サポートする1: サポートしない

RO RO 0b

9 EtherCAT LRW コマンドサポート0: サポートする1: サポートしない

RO RO 0b

8 拡張 DC SYNC 有効化0: 利用不可1: 利用可

Note: これは有効化レジスタと有効化ステータスレジスタの機能を指します。

RO RO 1b

7 FCS エラーの個別処理0: サポートしない1: サポートする (FCS が不正で余分なニブルを含むフレームを転送済み RX カウンタで個別にカウント )

RO RO 1b

6 拡張リンク検出 MII0: 利用不可1: 利用可

RO RO 1b

5 拡張リンク検出 EBUS0: 利用不可1: 利用可

RO RO 0b

4 低ジッタ EBUS0: 利用不可 ( 通常ジッタ )1: 利用可 ( ジッタ小化 )

RO RO 0b

3 DC( 幅 )0: 32 ビット1: 64 ビット

RO RO 1b

2 DC0: 利用不可1: 利用可

RO RO 1b

1 予約 RO RO 0b

0 FMMU 動作0: ビット指向1: バイト指向

RO RO 0b


LAN9252

12.14.9 構成済みステーションレジスタ

12.14.10 構成済みステーションエイリアスレジスタ

Note 5: このフィールドの既定値は EEPROM 経由で設定できます。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

Note: 1 バイトを超える EtherCAT コア CSR レジスタの場合、LSB が下位アドレスで MSB が上位アドレスです。

12.14.11 書き込みレジスタイネーブルレジスタ




PDIタイプ

既定値

15:0 構成済みステーションアドレスこのフィールドは、ノードのアドレス指定 (FPxx コマンド ) に使うアドレスを格納します。

R/W RO 0000h




PDIタイプ

既定値

15:0 構成済みステーションエイリアスアドレスこのフィールドは、ノードのアドレス指定 (FPxx コマンド ) に使うエイリアスアドレスを格納します。このエイリアスを使うかどうかは、ESC DL 制御レジスタのステーションエイリアスビットで設定します。

Note: EEPROM の値は、パワーオンリセット後の初のEEPROM 読み込み時にのみ取得します。

RO R/W 0000hNote 5



LAN9252


PDIタイプ

既定値

7:1 予約0 を書き込み

RO RO 0000000b

0 書き込みレジスタイネーブル書き込み保護が有効な場合、このステーションに対する他の書き込みを許可するには、同じ Ethernet フレーム内で事前にこのレジスタへの書き込みを実行する必要があります(値はドントケア )。書き込みレジスタ保護レジスタを変更しない限り、このフレーム後も書き込み保護は有効なままです。

R/W RO 0b


LAN9252
12.14.12 書き込みレジスタ保護レジスタ
12.14.13 ESC 書き込みレジスタイネーブルレジスタ



PDIタイプ

既定値


RO RO 0000000b

0 書き込みレジスタ保護0: 保護を無効にする1: 保護を有効にする

Note: 0030hを除くレジスタ0000h-0F0Fhが書き込み保護されます。

R/W RO 0b



PDIタイプ

既定値


RO RO 0000000b

0 ESC 書き込みレジスタイネーブルESC 書き込み保護が有効な場合、このステーションに対する他の書き込みを許可するには、同じ Ethernet フレーム内で事前にこのレジスタへの書き込みを実行する必要があります(値はドントケア )。ESC 書き込みレジスタ保護レジスタを変更しない限り、このフレーム後も ESC 書き込み保護は有効なままです。

R/W RO 0b


LAN9252
12.14.14 ESC 書き込みレジスタ保護レジスタ
12.14.15 ESC リセット ECAT レジスタ



PDIタイプ

既定値


RO RO 0000000b

0 ESC 書き込みレジスタ保護0: 保護を無効にする1: 保護を有効にする

Note: 0030h を除く全ての領域が書き込み保護されます。

R/W RO 0b



PDIタイプ

既定値

書き込み

7:0 ESC リセット ECAT3 回の連続するコマンドでこのレジスタに 52h (”R”)、45h (“E”)、53h (“S”) の順に書き込むと、リセットがアサートされます。

R/W RO 00h

読み出し

7:2 予約 RO RO 000000b

1:0 リセット手順進行状況01: 52h 書き込み後10: 52h、45h 書き込み後00: その他

R/W RO 00b


LAN9252
12.14.16 ESC リセット PDI レジスタ


PDIタイプ

既定値

書き込み

7:0 ESC リセット PDI3 回の連続するコマンドでこのレジスタに 52h (”R”)、45h (“E”)、53h (“S”) の順に書き込むと、リセットがアサートされます。

RO R/W 00h

読み出し

7:2 予約 RO RO 000000b

1:0 リセット手順進行状況01: 52h 書き込み後10: 52h、45h 書き込み後00: その他

RO R/W 00b


LAN9252
12.14.17 ESC DL 制御レジスタ


PDIタイプ

既定値


RO RO 0000000b

24 ステーションエイリアス0: ステーションエイリアスを無視する1: 全ての構成済みアドレスコマンドタイプ ( 例 : FPRD、FPWR)にエイリアスを使用可

R/W RO 0b


RO RO 0000b

19 EBUS 低ジッタ0: 通常ジッタ1: 低ジッタ

R/W RO 0b

18:16 RX FIFO サイズ /RX 遅延削減(FIFO が少なくとも半分フルになるまで ESC が転送の開始を遅らせる ) Note 6 参照

EBUS MII000: -50 ns -40 ns001: -40 ns -40 ns010: -30 ns -40 ns011: -20 ns -40 ns100: -10 ns 変更なし101: 変更なし変更なし110: 変更なし変更なし111: 既定値既定値

R/W RO 111b


RO RO 00b

13:12 ポート 2 ループ00: 自動01: 自動クローズ10: オープン11: クローズ

R/WNote 7

RO 00b


R/WNote 7

RO 00b


R/WNote 7

RO 00b


RO RO 000000b


LAN9252

Note 6: RX FIFO のサイズを縮小できるかどうかは、ESC および接続する全ての EtherCAT/Ethernet デバイス( マスタ、スレーブ等 ) のクロック源の精度で決まります。精度 100ppm なら RX FIFO サイズ 111b で十分です。精度 25ppm なら RX FIFO サイズ 000b が可能です ( フレームサイズ =1518/1522 バイト )。

Note 7: ループ設定の変更は、そのポートで現在受信中または送信中のフレームが終了してから反映されます。


12.14.18 物理読み出し / 書き込みオフセットレジスタ


1 レジスタ 0101h の設定値の一時使用0: 常時使う1: 約 1 s の間のみ使い、その後は以前の設定に戻る

R/W RO 0b

0 転送ルール0: EtherCAT フレームは処理し、非 EtherCAT フレームは処理せず転送する1: EtherCATフレームは処理し、非EtherCATフレームは破棄する

転送ルールの設定にかかわらず、どのフレームもソース MACアドレスが変更されます (SOURCE_MAC[1] = 1: ローカルで管理されるアドレス )。

R/W RO 1b



PDIタイプ

既定値

15:0 物理読み出し / 書き込みオフセットR/W コマンド (FPRW、APRW) の読み出しアドレスと書き込みアドレスの間のオフセット。RD_ADR = ADR、WR_ADR = ADR+ R/W-offset

R/W RO 0b


PDIタイプ

既定値


LAN9252
12.14.19 ESC DL ステータスレジスタ


PDIタイプ

既定値

15:14 予約 RO RO 00b

13 ポート 2 の通信0: 安定した通信なし1: 通信を確立

RO RO 0b

12 ポート 2 ループ0: オープン1: クローズ

RO RO 0b


RO RO 0b


RO RO 0b


RO RO 0b


RO RO 0b

7 予約 RO RO 0b

6 ポート 2 の物理リンク0: リンクなし1: リンクを検出

RO RO 0b


RO RO 0b


RO RO 0b

3 予約 RO RO 0b

2 拡張リンク検出0: 全ポートで非アクティブ1: 少なくとも 1 つのポートでアクティブ

Note: EEPROM の値は、パワーオンリセット後の初のEEPROM 読み込み時にのみ取得します。

RO RO 0b( 初の

EEPROM読み込みまで。

その後はEEPROM

アドレス 0000hの bit 9 または0000h[15:12])

1 PDI ウォッチドッグステータス0: ウォッチドッグがタイムアウトした1: ウォッチドッグがリロードされた

RO RO 0b


LAN9252

12.14.20 AL 制御レジスタ

Note 8: デバイスエミュレーションが OFF (ESC コンフィグレーションレジスタのデバイスエミュレーションビットが 0) の場合、このレジスタはメールボックスのようにふるまいます。ECAT がこのレジスタへの書き込みを完了してから PDI がこのレジスタを読み出す必要があります。そうしないと、ECAT はこのレジスタに再び書き込む事ができません。リセット後、このレジスタは ECAT による書き込みが可能です。メールボックス機能に関してレジスタ 0120h とレジスタ 0121h は等価です。例えば、レジスタ 0121h を読み出せばレジスタ 0120h は再び書き込み可能になります。デバイスエミュレーションが ON の場合、このレジスタは常時書き込み可能で、その内容は AL ステータスレジスタにコピーされます。PDI からこのレジスタを読み出すと、全てのイベント要求 ( レジスタ 0220h のビット 0) がクリアされます。


0 PDI 動作 /EEPROM 読み込み正常0: EEPROM が読み込まれておらず、PDI が動作していない( プロセスデータ RAM にアクセスできない )1: EEPROM が正しく読み込まれ、PDI が動作している ( プロセスデータ RAM にアクセスできる )

RO RO 0b

Note: ECAT からこのレジスタを読み出すと、ECAT イベント要求レジスタの DL ステータスイベントビットがクリアされます。

1バイトを超えるEtherCATコアCSRレジスタの場合、LSBが下位アドレスでMSBが上位アドレスです。



PDIタイプ

既定値

15:5 予約0 として書き込み

R/WNote 8

R/WC 000h

4 エラー Ind ACK0: AL ステータスレジスタのエラー Ind に対する ACK なし1: AL ステータスレジスタのエラー Ind に対する ACK あり

R/WNote 8

R/WC 0b

3:0 デバイスステートマシンの状態遷移開始1h: 初期ステートを要求する2h: 動作前ステートを要求する3h: ブートストラップステートを要求する4h: 安全動作ステートを要求する8h: 動作ステートを要求する

R/WNote 8

R/WC 1h


PDIタイプ

既定値


LAN9252
12.14.21 AL ステータスレジスタ
Note 9: このレジスタは、デバイスエミュレーションが OFF (ESC コンフィグレーションレジスタのデバイスエミュレーションビットが 0) の場合のみ書き込み可能です。それ以外の場合、このレジスタは AL 制御レジスタの値を反映します。ECAT からこのレジスタを読み出すと、ECAT イベント要求レジスタの ALステータスイベントビットがクリアされます。


12.14.22 AL ステータスコードレジスタ



PDIタイプ

既定値


RO R/WNote 9

000h

4 エラー Ind0: デバイスが要求された通りのステートである、またはフラグがコマンドによってクリアされた1: デバイスが要求された通りのステートに遷移していない、またはローカルアクションの結果としてステートが変化していない

RO R/WNote 9

0b

3:0 デバイスステートマシンの実際のステート1h: 初期ステート2h: 動作前ステート3h: ブートストラップステート4h: 安全動作ステート8h: 動作ステート

RO R/WNote 9

1h



PDIタイプ

既定値

15:0 AL ステータスコード RO R/W 0000h



LAN9252
12.14.23 RUN LED オーバーライドレジスタ


PDIタイプ

既定値


R/W R/W 000b

4 RUN オーバーライド0: オーバーライドを無効にする1: オーバーライドを有効にする

R/W R/W 0b

3:0 RUN LED コード

コード FSM ステート0h: 消灯 1 - 初期ステート1h-Ch: 単発発光 1x-12x 4 - 安全動作ステート 1xDh: 点滅 2 - 動作前ステートEh: 高速点滅 3 - ブートストラップステートFh: 点灯 8 - 動作ステート

R/W R/W 0h

Note: AL ステータスレジスタに有効な値を書き込んで更新すると、RUN オーバーライドは無効になります(bit 4 = 0)。このレジスタを読み出した値は、常に現在の LED 出力を反映します。


LAN9252
12.14.24 PDI 制御レジスタ



PDIタイプ

既定値

7:0 プロセスデータインターフェイス

04h: デジタル I/O80h: SPI88h: HBI 多重化、1 相、8 ビット89h: HBI 多重化、1 相、16 ビット8Ah: HBI 多重化、2 相、8 ビット8Bh: HBI 多重化、2 相、16 ビット8Ch: HBI インデックス、8 ビット8Dh: HBI インデックス、16 ビットその他 : 予約

RO RO 00hNote 10


LAN9252
12.14.25 ESC コンフィグレーションレジスタ

Note: このレジスタは EEPROM の内容で初期化されます。拡張リンク検出 (bit 6、5、4、1) に関する EEPROM設定は、パワーオンリセット後の初の EEPROM 読み込み時にのみ取得します。初に EEPROM を読み込めなかった場合を含め、EEPROM の内容を変更して手動で読み込んでも拡張リンク検出イネーブルのステータスには影響しません。



PDIタイプ

既定値

7 予約 RO RO 0b

6 拡張リンクポート 20: 無効 (bit 1 = 0 の場合 )1: 有効

RO RO 0bNote 11

5 拡張リンクポート 10: 無効 (bit 1 = 0 の場合 ) 1: 有効

RO RO 0bNote 11

4 拡張リンクポート 00: 無効 (bit 1 = 0 の場合 ) 1: 有効

RO RO 0bNote 11

3 DC LATCH 入力ユニット0: 無効 ( 省電力 )1: 有効

Note: このビットは動作に影響しません。

RO RO 0b

2 DC SYNC 出力ユニット0: 無効 ( 省電力 )1: 有効

Note: このビットは動作に影響しません。

RO RO 0b

1 拡張リンク検出全ポート0: 無効 (bit[7:4] = 0 の場合 )1: 全ポートで有効

RO RO 0bNote 11

0 デバイスエミュレーション(AL ステータスレジスタの制御 )0: PDI で AL ステータスレジスタを設定する事が必要1: AL 制御レジスタに書き込んだ値が AL ステータスレジスタにセットされる

Note: このビットの値は、デジタル I/O モードでは 1、ホストコントローラを使うアプリケーションでは 0 に設定します。

RO RO 0bNote 11


LAN9252
12.14.26 ASIC コンフィグレーションレジスタ


12.14.27 予約レジスタ





PDIタイプ

既定値

15 MI リンク検出( リンク設定、リンク検出、PHY ポートステータスレジスタ )0: 利用不可1: MI リンク検出が動作中

RO RO 0bNote 12

14:6 予約済み RO RO 0000000bNote 12

7 Gigabit レジスタ 9 への MI 書き込みイネーブルIEEE 802.3 に従って PHY レジスタ 9 を使う PHY の場合、PHYレジスタ 9 への書き込みを有効にします。0: Gigabit レジスタ 9 への MI 書き込みを無効にする1: Gigabit レジスタ 9 への MI 書き込みを有効にする

RO RO 0bNote 12

6:0 予約済み RO RO 0000000bNote 12



PDIタイプ

既定値

15:0 予約 RO RO 0000hNote 13


LAN9252
12.14.28 PDI コンフィグレーションレジスタ
このレジスタのビット定義は、PDI モード (PDI 制御レジスタのプロセスデータインターフェイスフィールド ) をデジタル I/O モードと HBI モードのどちらに設定するかで決まります。

PDI コンフィグレーションレジスタ : デジタル I/O モード




PDIタイプ

既定値

7:6 出力データサンプル選択00: フレーム終了01: 予約10: DC SYNC0 イベント11: DC SYNC1 イベント

Note: OUTVALID モード = 1 の場合、出力データはプロセスデータウォッチドッグトリガイベントで更新されます(出力データサンプル選択ビットは無視される)。

RO RO 00bNote 14

5:4 入力データサンプル選択00: フレーム終了01: LATCH_IN の立ち上がりエッジ10: DC SYNC0 イベント11: DC SYNC1 イベント

RO RO 00bNote 14

3 ウォッチドッグ挙動0: ウォッチドッグのタイムアウト後、ただちに出力がリセットされる1: ウォッチドッグのタイムアウト後、次の出力イベントで出力がリセットされる

RO RO 0bNote 14

2 単方向 / 双方向モード0: 単方向モード : 各ピンの入出力方向を個別に設定する1: 双方向モード : 全ての I/O ピンが双方向で、方向の設定は無視される

RO RO 0bNote 14

1 OUTVALID モード0: 出力イベントを通知する1: プロセスデータウォッチドッグトリガ (WD_TRIG) をOUTVALID で通知する。ウォッチドッグがトリガされると出力データが更新される出力データサンプル選択ビットよりも優先されます。

RO RO 0bNote 14

0 OUTVALID の極性0: アクティブ High1: アクティブ Low

RO RO 0bNote 14


LAN9252
PDI コンフィグレーションレジスタ : HBI モード


PDIタイプ

既定値

7 HBI ALE 制限HBI インターフェイスで ALEHI および ALELO 信号を CS 信号で制限するかどうかを設定します。0: ALEHI と ALELO にのみ基づいてアドレス入力をラッチする1: CS がアクティブな間のみ ALEHI と ALELO に基づいてアドレス入力をラッチする

RO RO 0bNote 15

6 HBI 読み出し / 書き込みモードHBI インターフェイスで読み出しと書き込みを別々の信号で制御するか、方向信号とイネーブル信号で制御するかを設定します。 0: 読み出し信号と書き込み信号1: 方向信号とイネーブル信号

RO RO 0bNote 15

5 HBI チップセレクト極性HBI インターフェイスのチップセレクト信号の極性を設定します。0: アクティブ Low1: アクティブ High

RO RO 0bNote 15

4 HBI 読み出し、方向極性HBI インターフェイスの読み出し信号の極性を設定します。0: アクティブ Low 読み出し1: アクティブ High 読み出し

HBI インターフェイスの方向信号の極性を設定します。0: 1 = 読み出し、0 = 書き込み (R/nW)1: 1 = 書き込み、0 = 読み出し (W/nR)

RO RO 0bNote 15

3 HBI 書き込み、イネーブル極性HBI インターフェイスの書き込み信号の極性を設定します。0: アクティブ Low 書き込み1: アクティブ High 書き込み

HBI インターフェイスのイネーブル信号の極性を設定します。0: アクティブ Low イネーブル1: アクティブ High イネーブル

RO RO 0bNote 15

2 HBI ALE 極性HBIインターフェイスのALEHIおよびALELO信号の極性を設定します。0: アクティブ Low ストローブ ( 立ち上がりエッジでアドレスを保存 )1: アクティブ High ストローブ ( 立ち下がりエッジでアドレスを保存 )

RO RO 0bNote 15

1:0 予約 RO RO 00bNote 15


LAN9252
12.14.29 SYNC/LATCH PDI コンフィグレーションレジスタ



PDIタイプ

既定値

7 SYNC1 割り当てSYNC1 を AL イベント要求レジスタ (0220h) の bit 3 に割り当て0: 無効1: 有効

RO RO 0bNote 16

6 SYNC1/LATCH1 設定0: LATCH1 入力1: SYNC1 出力

RO RO 0bNote 16

5:4 SYNC1 出力ドライバ / 極性00: プッシュプルアクティブ Low 01: オープンドレイン ( アクティブ Low)10: プッシュプルアクティブ High11: オープンソース ( アクティブ High)

RO RO 00bNote 16

3 SYNC0 割り当てSYNC0 を AL イベント要求レジスタ (0220h) の bit 2 に割り当て0: 無効1: 有効

RO RO 0bNote 16

2 SYNC0/LATCH0 設定0: LATCH0 入力1: SYNC0 出力

RO RO 0bNote 16

1:0 SYNC0 出力ドライバ / 極性00: プッシュプルアクティブ Low 01: オープンドレイン ( アクティブ Low)10: プッシュプルアクティブ High11: オープンソース ( アクティブ High)

RO RO 00bNote 16


LAN9252
12.14.30 拡張 PDI コンフィグレーションレジスタ
このレジスタのビット定義は、PDI モード (PDI 制御レジスタのプロセスデータインターフェイスフィールド ) をデジタル I/O モードと SPI モードのどちらに設定するかで決まります。

拡張 PDI コンフィグレーションレジスタ : デジタル I/O モード





PDIタイプ

既定値

15:8 予約 RO RO 0000h

7 I/O[15:14] 方向0: 入力1: 出力

Note: 双方向モードでは予約 (0b)

RO RO 0bNote 17

6 I/O[13:12] 方向0: 入力1: 出力


RO RO 0bNote 17

5 I/O[11:10] 方向0: 入力1: 出力


RO RO 0bNote 17

4 I/O[9:8] 方向0: 入力1: 出力


RO RO 0bNote 17

3 I/O[7:6] 方向0: 入力1: 出力


RO RO 0bNote 17

2 I/O[5:4] 方向0: 入力1: 出力


RO RO 0bNote 17

1 I/O[3:2] 方向0: 入力1: 出力


RO RO 0bNote 17

0 I/O[1:0] 方向0: 入力1: 出力


RO RO 0bNote 17


LAN9252
PDI コンフィグレーションレジスタ : SPI モード

PDIタイプ

既定値

15 I/O[15:14] バッファタイプ0: プッシュプル1: オープンドレイン

RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18


RO RO 0bNote 18

7 I/O[15:14] 方向0: 入力1: 出力

RO RO 0bNote 18

6 I/O[13:12] 方向0: 入力1: 出力

RO RO 0bNote 18

5 I/O[11:10] 方向0: 入力1: 出力

RO RO 0bNote 18

4 I/O[9:8] 方向0: 入力1: 出力

RO RO 0bNote 18

3 I/O[7:6] 方向0: 入力1: 出力

RO RO 0bNote 18

2 I/O[5:4] 方向0: 入力1: 出力

RO RO 0bNote 18

1 I/O[3:2] 方向0: 入力1: 出力

RO RO 0bNote 18


LAN9252



12.14.31 ECAT イベントマスクレジスタ


12.14.32 AL イベントマスクレジスタ


0 I/O[1:0] 方向0: 入力1: 出力

RO RO 0bNote 18



PDIタイプ

既定値

15:0 ECAT イベントマスクECATイベント要求レジスタの各イベントをEtherCATフレームの ECAT イベントフィールドへ割り当てるかどうかの ECATイベントマスク0: 対応する ECAT イベント要求レジスタビットを割り当てない1: 対応する ECAT イベント要求レジスタビットを割り当てる

R/W RO 0000h



PDIタイプ

既定値

31:0 AL イベントマスクALイベント要求レジスタの各イベントをPDI IRQ信号へ割り当てるかどうかの AL イベントマスク0: 対応する AL イベント要求レジスタビットを割り当てない1: 対応する AL イベント要求レジスタビットを割り当てる

RO R/W 00FFFF0Fh


PDIタイプ

既定値


LAN9252
12.14.33 ECAT イベント要求レジスタ



PDIタイプ

既定値


7 SyncManager ステータスミラーこのビットは、SyncManager チャンネル 3 ステータスの値を反映します。0: SyncManager チャンネル 3 にイベントなし1: SyncManager チャンネル 3 に保留中のイベントあり

RO RO 0b


RO RO 0b


RO RO 0b


RO RO 0b

3 AL ステータスイベント0: AL ステータスが変化していない1: AL ステータスが変化した

Note: このビットは、ECAT から AL ステータスレジスタを読み出すとクリアされます。

RO RO 0b

2 DL ステータスイベント0: DL ステータスが変化していない1: DL ステータスが変化した

Note: このビットは、ECAT から ESC DL ステータスレジスタを読み出すとクリアされます。

RO RO 0b

1 予約 RO RO 0b

0 DC ラッチイベント0: DC ラッチ入力が変化していない1: DC ラッチ入力が少なくとも 1 回変化した

Note: ECAT で LATCH ユニットを制御する場合、ECAT からDC LATCH イベント時間を読み出すとこのビットがクリアされ、LATCH0 ステータスレジスタ /LATCH1ステータスレジスタはイベントの検出を示さなくなります。

RO RO 0b


LAN9252
12.14.34 AL イベント要求レジスタ


PDIタイプ

既定値

31:12 予約 RO RO 000h

11 SyncManager 3 割り込み(SyncManager レジスタオフセット 5h、bit 0 または 1)0: SyncManager 3 に割り込みなし1: SyncManager 3 に保留中の割り込みあり

RO RO 0b


RO RO 0b


RO RO 0b


RO RO 0b

7 予約 RO RO 0b

6 ウォッチドッグプロセスデータ0: タイムアウトしていない1: タイムアウトした

Note: このビットは、ウォッチドッグステータスプロセスデータレジスタを読み出すとクリアされます。

RO RO 0b

5 EEPROM エミュレーション0: 保留中のコマンドなし1: 保留中の EEPROM コマンドあり

Note: このビットは、EEPROM 制御 / ステータスレジスタ内のコマンドに対してPDIからACKを返すとクリアされます。

RO RO 0b

4 SyncManager x 有効化レジスタ変化(SyncManager x 有効化レジスタ )0: どの SyncManager も変化していない1: 少なくとも 1 つの SyncManager が変化した

Note: このビットは、PDI から対応する SyncManager x 有効化レジスタを読み出すとクリアされます。

RO RO 0b

3 DC SYNC1 のステート(SYNC/LATCH PDI コンフィグレーションレジスタの bit 7 = 1の場合 )

Note: このビットは、SYNC1ステータスレジスタ (0x098F)を読み出すとクリアされます。

RO RO 0b


LAN9252


2 DC SYNC0 のステート(SYNC/LATCH PDI コンフィグレーションレジスタの bit 3 = 1の場合 )

Note: このビットは、SYNC0ステータスレジスタ(0x098E)を読み出すとクリアされます。

RO RO 0b

1 DC ラッチイベント0: DC ラッチ入力が変化していない1: DC ラッチ入力が少なくとも 1 回変化した

Note: PDI で LATCH ユニットを制御する場合、PDI からDC LATCH イベント時間を読み出すとこのビットがクリアされ、LATCH0 ステータスレジスタ /LATCH1ステータスレジスタはイベントの検出を示さなくなります。

RO RO 0b

0 AL 制御イベント0: AL 制御レジスタに変化なし1: AL 制御レジスタへの書き込みが完了した (AL 制御イベントは PDI エミュレーションが OFF (ESC コンフィグレーションレジスタ bit 8 = 0) の場合のみ生成されます )。

Note: このビットは、PDI から AL 制御レジスタを読み出すとクリアされます。

RO RO 0b


PDIタイプ

既定値


LAN9252
12.14.35 RX エラーカウンタレジスタ
16 ビット RX エラーカウンタレジスタは 4 つあり、上記のようにアドレスオフセットがそれぞれ異なります。以下の各ビットの説明では、「x」でポート 0 ～ 3 を表します。

Note: このレジスタは、いずれかの RX エラーカウンタレジスタに書き込むとクリアされます。


Note: ポート 3 は使いません。

オフセット : 0300h-0307hポート 0: 0300h-0301hポート 1: 0302h-0303hポート 2: 0304h-0305hポート 3: 0306h-0307h

サイズ : 16 ビット


PDIタイプ

既定値

15:8 ポート x RX エラーカウンタFFh に達するとカウントを停止します。これは MII/EBUS インターフェイスの RX ERR に直接結合します。

R/WC RO 00h

7:0 ポート x 無効フレームカウンタFFh に達するとカウントを停止します。

R/WC RO


LAN9252
12.14.36 転送済み RX エラーカウンタレジスタ
8 ビット転送済み RX エラーカウンタレジスタは 4 つあり、上記のようにアドレスオフセットがそれぞれ異なります。以下の各ビットの説明では、「x」でポート 0 ～ 3 を表します。

Note: このレジスタは、いずれかの RX エラーカウンタレジスタに書き込むとクリアされます。


12.14.37 ECAT 処理ユニットエラーカウンタレジスタ

12.14.38 PDI エラーカウンタレジスタ

オフセット : 0308h-030Bhポート 0: 0308hポート 1: 0309hポート 2: 030Ahポート 3: 030Bh



PDIタイプ

既定値

7:0 ポート x 転送済み RX エラーカウンタFFh に達するとカウントを停止します。これは MII/EBUS インターフェイスの RX ERR に直接結合します。

R/WC RO 00h



PDIタイプ

既定値

7:0 ECAT 処理ユニットエラーカウンタFFh に達するとカウントを停止します。このフィールドは、処理ユニットを通過するフレームのエラーをカウントします( 例 : FCS エラーまたはデータグラム構造エラー )。

R/WC RO 00h

オフセット : 030Dh サイズ : 8 ビット


PDIタイプ

既定値

7:0 PDI エラーカウンタFFh に達するとカウントを停止します。このフィールドは、PDIアクセスでインターフェイスエラーが発生した回数をカウントします。

R/WC RO 00h


LAN9252
12.14.39 PDI エラーコードレジスタ
このレジスタのビット定義は、PDI モード (PDI 制御レジスタのプロセスデータインターフェイスフィールド ) を SPIモードと HBI モードのどちらに設定するかで決まります。

Note: このレジスタは、PDI エラーカウンタレジスタに書き込むとクリアされます。

PDI エラーコード : SPI モード

PDI エラーコード : HBI モード

オフセット : 030Eh サイズ : 8 ビット


PDIタイプ

既定値



PDIタイプ

既定値



LAN9252
12.14.40 ロストリンクカウンタレジスタ
8 ビットロストリンクカウンタレジスタは 4 つあり、上記のようにアドレスオフセットがそれぞれ異なります。以下の各ビットの説明では、「x」でポート 0 ～ 3 を表します。

Note: このレジスタは、いずれかのロストリンクカウンタレジスタに書き込むとクリアされます。


12.14.41 ウォッチドッグ分周値レジスタ


オフセット : 0310h-0313hポート 0: 0310hポート 1: 0311hポート 2: 0312hポート 3: 0313h



PDIタイプ

既定値

7:0 ポート x ロストリンクカウンタFFh に達するとカウントを停止します。このカウンタは、ポートループが自動または自動クローズの場合のみカウントします。

Note: オープンなポートのロストリンクのみがカウントされます。

R/WC RO 00h



PDIタイプ

既定値

15:0 ウォッチドッグ分周値基本ウォッチドッグのインクリメント間隔を (25MHz クロックパルスの数 - 2) で指定します。( 既定値 : 100 µs = 2498)

R/W RO 09C2h


LAN9252
12.14.42 ウォッチドッグ時間 PDI レジスタ
Note: ウォッチドッグ時間 PDI を 0000h に設定した場合、このウォッチドッグは無効です。PDI アクセスのたびにこのウォッチドッグはリスタートされます。


12.14.43 ウォッチドッグ時間プロセスデータレジスタ

Note: このウォッチドッグは全ての SyncManager で共用します。ウォッチドッグ時間 PDI を 0000h に設定した場合、このウォッチドッグは無効です。ウォッチドッグトリガイネーブルビットをセットしたSyncManager に書き込みアクセスするたびにこのウォッチドッグはリスタートされます。




PDIタイプ

既定値

15:0 ウォッチドッグ時間 PDI基本ウォッチドッグのインクリメント回数を指定します。 ( ウォッチドッグ分周値が既定値の 100 µs の場合、100 ms のウォッチドッグ )

R/W RO 03E8h



PDIタイプ

既定値

15:0 ウォッチドッグ時間プロセスデータ基本ウォッチドッグのインクリメント回数を指定します。 ( ウォッチドッグ分周値が既定値の 100 µs の場合、100 ms のウォッチドッグ )

R/W RO 03E8h


LAN9252
12.14.44 ウォッチドッグステータスプロセスデータレジスタ
Note: このレジスタを読み出すと、AL イベント要求レジスタのウォッチドッグプロセスデータビットがクリアされます。

Note: PDI のウォッチドッグステータスは ESC DL ステータスレジスタの PDI ウォッチドッグステータスビットで読み出せます。


12.14.45 ウォッチドッグカウンタプロセスデータレジスタ

12.14.46 ウォッチドッグカウンタ PDI レジスタ



PDIタイプ

既定値

15:1 予約 RO RO 0000h

0 プロセスデータのウォッチドッグステータス(SyncManager によってトリガされるウォッチドッグ ) 0: ウォッチドッグプロセスデータがタイムアウトした1: ウォッチドッグプロセスデータが動作中または無効

RO RO 0b



PDIタイプ

既定値

7:0 ウォッチドッグカウンタプロセスデータFFh に達するとカウントを停止します。プロセスデータウォッチドッグがタイムアウトした回数をカウントします。このフィールドは、どちらかのウォッチドッグカウンタ (0442h-0443h) に書き込むとクリアされます。

R/WC RO 00h



PDIタイプ

既定値

7:0 ウォッチドッグ PDI カウンタFFh に達するとカウントを停止します。PDI ウォッチドッグがタイムアウトした回数をカウントします。このフィールドは、どちらかのウォッチドッグカウンタ (0442h-0443h) に書き込むとクリアされます。

R/WC RO 00h


LAN9252

12.14.47 EEPROM コンフィグレーションレジスタ

Note: EEPROM コンフィグレーションレジスタの PDI EEPROM 制御ビットが 0 で EEPROM PDI アクセスステートレジスタの EEPROM へのアクセスビットが 0 の場合、EtherCAT が SII EEPROM インターフェイスを制御します。それ以外の場合、PDI が EEPROM インターフェイスを制御します。



PDIタイプ

既定値


RO RO 000000b

1 ECAT アクセス強制0: EEPROM へのアクセスビットを変更しない 1: EEPROM へのアクセスビットを 0 にリセットする

R/W RO 0b

0 PDI EEPROM 制御0: なし 1: あり (PDI が EEPROM を制御 )

R/W RO 0b


LAN9252
12.14.48 EEPROM PDI アクセスステートレジスタ
Note 19: 書き込みアクセスは、EEPROM コンフィグレーションレジスタの PDI EEPROM 制御ビットが 1 で ECATアクセス強制ビットが 0 の場合のみ可能です。


12.14.49 EEPROM 制御 / ステータスレジスタ



PDIタイプ

既定値


RO RO 0000000b

0 EEPROM へのアクセス0: PDI は EEPROM へのアクセス権をリリースする1: PDIはEEPROMへのアクセス権を取得する (PDIがEEPROMを制御 )

RO R/WNote 19

0b



PDIタイプ

既定値

15 BUSY0: EEPROM インターフェイスがアイドル1: EEPROM インターフェイスがビジー

RO RO 0b

14 エラー書き込みイネーブル0: エラーなし1: 書き込みイネーブルなしの書き込みコマンド(Note 20 参照 )

RO RO 0b

13 ACK/ コマンドエラー0: エラーなし1: EEPROM ACK がないか不正なコマンド(Note 20 参照 )

Note: EEPROM エミュレーションのみ : 一時エラーが発生すると PDI が 1 を書き込みます。

RO R/[W]Note 21

0b

12 EEPROM 読み込みステータス0: EEPROM からデバイス情報の読み込みが完了した1: EEPROM からデバイス情報が読み込まれていない(EEPROM 読み込み中または読み込みエラーで終了 )

RO RO 0b

11 ESC コンフィグレーション領域のチェックサムエラー0: チェックサム正常1: チェックサムエラー

RO R/[W]Note 21

0b


LAN9252

Note 20: エラービットは、コマンドレジスタビットに「000」( またはいずれかの有効なコマンド ) を書き込むとクリアされます。

Note 21: 書き込みアクセスは、EEPROM インターフェイスがビジー (BUSY ビット = 1) の場合のみ可能です。PDI は、対応するコマンドレジスタビット [10:8] に 1 を書き込んで保留中のコマンドに ACK を返します。エラービット (bit 11 および 13) に 1 を書き込むと、エラーを示す事ができます。ACK を返すと AL イベント要求レジスタの bit 5 がクリアされます。

Note 22: コマンド実行が完了し、EEPROM がビジーでなくなると、コマンドレジスタビットは自動的にクリアされます。コマンドレジスタビットに「000」を書き込んだ場合も bit [14:13] がクリアされます。コマンドレジスタが保留中の場合、ACK/ コマンドエラービットは無視されます。

Note 23: このビットの既定値は eeprom_size_strap で決まります。

Note 24: ECAT 書き込みイネーブルビットは次のフレームの SOF で自動的にクリアされます。 Note: EEPROM コンフィグレーションレジスタの PDI EEPROM 制御ビットが 0 で EEPROM PDI アクセスス

テートレジスタの EEPROM へのアクセスビットが 0 の場合、EtherCAT が SII EEPROM インターフェイスを制御します。それ以外の場合、PDI が EEPROM インターフェイスを制御します。


10:8 コマンドレジスタ書き込み : コマンドを開始する読み出し : 現在実行中のコマンド000:コマンドなし /EEPROMがアイドル (エラービットをクリア )001: 読み出し010: 書き込み100: 再読み込みその他 : 予約 / 無効なコマンド ( 発行不可 )(Note 22 参照 )

R/W R/[W]Note 21

000b

7 選択した EEPROM アルゴリズム0: 1 アドレスバイト (1 ～ 16Kb EEPROM)1: 2 アドレスバイト (32Kb ～ 4Mb EEPROM)

RO RO Note 23

6 サポートされる EEPROM バイト数0: 4 バイト1: 8 バイト

RO RO 0b

5 EEPROM エミュレーション0: 通常動作 (I2C インターフェイスを使う )1: PDI が EEPROM をエミュレートする (I2C を使わない )

Note: 0 として書き込む必要があります。

RO RO 0b

4:1 予約 RO RO 0b

0 ECAT 書き込みイネーブル0: 書き込み要求を無効にする1: 書き込み要求を有効にする(Note 24 参照 )

R/W RO 0b


PDIタイプ

既定値


LAN9252
12.14.50 EEPROM アドレスレジスタ
Note: 書き込みアクセスが可能かどうかは、EEPROM インターフェイスの割り当て (ECAT/PDI) で決まります。通常、EEPROM インターフェイスがビジー (EEPROM 制御 / ステータスレジスタの BUSY ビット =1) の場合、書き込みアクセスはブロックされます。



12.14.51 EEPROM データレジスタ

Note: 書き込みアクセスが可能かどうかは、EEPROM インターフェイスの割り当て (ECAT/PDI) で決まります。通常、EEPROM インターフェイスがビジー (BUSY の EEPROM 制御 / ステータスレジスタビット =1) の場合、書き込みアクセスはブロックされます。





PDIタイプ

既定値

31:0 EEPROM アドレスBit 0: 第 1 ワード (16 ビット )Bit 1: 第 2 ワード.....

Note: 実際に使われる EEPROM アドレスビット : [9:0]: 容量 16 Kb までの EEPROM[17:0]: 容量 32 Kb ～ 4 Mb の EEPROM[31:0]: EEPROM エミュレーション

R/W R/W 00000000h

オフセット : 0508h-050Bh サイズ : 32 ビット


PDIタイプ

既定値

31:16 EEPROM 読み出しデータEEPROM から読み出すデータの上位バイト

RO RO 0000h

15:0 EEPROM 読み出し / 書き込みデータEEPROM から読み出すデータの下位バイト、または EEPROMに書き込むデータ

R/W R/W 0000h


LAN9252
12.14.52 MII 管理制御 / ステータスレジスタ
Note 25: 書き込みアクセスが可能かどうかは、MI インターフェイスの割り当て (ECAT/PDI) で決まります。通常、書き込みアクセスはMII インターフェイスがビジー(MII 管理制御 / ステータスレジスタの BUSY ビット = 1)の場合ブロックされます。



PDIタイプ

既定値

15 BUSY0: MI 制御ステートマシンがアイドル1: MI 制御ステートマシンが動作中

RO RO 0b

14 コマンドエラー0: 後のコマンド実行に成功した1: 無効なコマンドまたは書き込みイネーブルなしの書き込みコマンド

Note: 有効なコマンドを実行するか、コマンドレジスタに「00」を書き込むとクリアされます。

RO RO 0b

13 読み出しエラー0: 読み出しエラーなし1: 読み出しエラー発生 (PHY またはレジスタが利用不可 )

Note: このレジスタに書き込むとクリアされます。

R/WNote 25

R/WNote 25

0b

12:10 予約 RO RO 0b

9:8 コマンドレジスタ書き込み : コマンドを開始する読み出し : 現在実行中のコマンドNote 26 参照

コマンド :00: コマンドなし /MI がアイドル ( エラービットをクリア )01: 読み出し10: 書き込み11: 予約 ( 発行不可 )

R/WNote 25

R/WNote 25

00b

7:3 PHY アドレスオフセット RO RO 00000b

2 MI リンク検出( リンク設定、リンク検出、PHY ポートステータスレジスタ )0: 利用不可1: MI リンク検出が動作中

RO RO 0bNote 27

1 MI 制御0: ECAT 制御のみ1: MPDI 制御可能 (MII 管理 ECAT アクセスステートレジスタとMII 管理 PDI アクセスステートレジスタ )

RO RO 1b

0 書き込みイネーブル0: 書き込み無効1: 書き込み有効

Note: PDI が MI を制御する場合、このビットは常に 1 です。(Note 28 参照 )

R/WNote 25

RO 0b


LAN9252
Note 26: コマンドレジスタビット [9:8] は、コマンドの実行が完了してビジーでなくなると自動的にクリアされます。
コマンドレジスタビットに「00」を書き込んだ場合も、このレジスタのエラービット [14:13] がクリアされます。コマンドレジスタビット [9:8] は、コマンドの実行が完了してビジーでなくなると自動的にクリアされます。

Note 27: このフィールドの既定値は EEPROM 経由で設定できます。デバイスが EEPROM の内容で正しくコンフィグレーションされるまでこのビットは 0 で、MI リンク検出は無効です。MI リンク検出に関する EEPROM設定は、パワーオンリセット後の初の EEPROM 読み込み時にのみ取得します。初に EEPROM を読み込めなかった場合を含め、EEPROM の内容を変更して手動で読み込んでも MI リンク検出イネーブルのステータスには影響しません。詳細はセクション 12.8、「EEPROM で設定可能なレジスタ」(p. 201) を参照してください。

Note 28: 書き込みイネーブルビット 0 は、次のフレームの SOF( または PDI アクセス終了 ) で自動的にクリアされます。


12.14.53 PHY アドレスレジスタ

Note 29: 書き込みアクセスが可能かどうかは、MI インターフェイスの割り当て (ECAT/PDI) で決まります。通常、書き込みアクセスは MII インターフェイスがビジー(MII 管理制御 / ステータスレジスタの BUSY ビット = 1)の場合ブロックされます。

12.14.54 PHY レジスタアドレスレジスタ




PDIタイプ

既定値


RO RO 000b

4:0 PHY アドレス R/WNote 29

R/WNote 29

00000b



PDIタイプ

既定値


RO RO 000b

4:0 読み書きする PHY レジスタのアドレス R/WNote 30

R/WNote 30

00000b


LAN9252
12.14.55 PHY データレジスタ


12.14.56 MII 管理 ECAT アクセスステートレジスタ

Note 32: 書き込みアクセスは、MII 管理 PDI アクセスステートレジスタの MII 管理へのアクセス (PDI) ビットが 0の場合のみ可能です。



PDIタイプ

既定値

15:0 PHY 読み出し / 書き込みデータ R/WNote 31

R/WNote 31

0000h



PDIタイプ

既定値


RO RO 0000000b

0 MII 管理へのアクセス (ECAT)0: ECAT が PDI による MII 管理制御の継承を許可する1: ECAT が MII 管理への排他的アクセスを要求する

R/WNote 32

RO 0b


LAN9252
12.14.57 MII 管理 PDI アクセスステートレジスタ
Note 33: このレジスタの MII 管理へのアクセス (PDI) ビットへの書き込みアクセスは、このレジスタの PDI アクセス強制ステートビットが 0 で MII 管理 ECAT アクセスステートレジスタの MII 管理へのアクセス (ECAT)ビットが 0 の場合のみ可能です。

12.14.58 PHY ポートステータスレジスタ

8 ビット PHY ポートステータスレジスタは 4 つあり、上記のようにアドレスオフセットがそれぞれ異なります。以下の各ビットの説明では、「x」でポート 0 ～ 3 を表します。



PDIタイプ

既定値


RO RO 000000b

1 PDI アクセス強制ステート0: MII 管理へのアクセス (PDI) ビットを変更しない1: MII 管理へのアクセス (PDI) ビットをリセットする

R/W RO 0b

0 MII 管理へのアクセス (PDI)0: ECAT が MII 管理にアクセスする1: PDI が MII 管理にアクセスする

RO R/WNote 33

0b

オフセット : 0518h-051Bhポート 0: 0518hポート 1: 0519hポート 2: 051Ahポート 3: 051Bh



PDIタイプ

既定値


RO RO 00b

5 ポート x ロストリンクカウンタ0: 更新なし1: PHY 設定が更新された

Note: いずれか 1 つの PHY ポートステータスレジスタに任意の値を書き込むとクリアされます。

R/WCNote 34

R/WCNote 34

0b

4 ポート x リンクパートナーエラー0: エラー検出なし1: リンクパートナーエラー

RO RO 0b

3 ポート x 読み出しエラー0: 読み出しエラー検出なし1: 読み出しエラーが発生

Note: いずれか 1 つの PHY ポートステータスレジスタに任意の値を書き込むとクリアされます。

R/WCNote 34

R/WCNote 34

0b


LAN9252

Note 34: 書き込みアクセスが可能かどうかは、MI インターフェイスの割り当て (ECAT/PDI) で決まります。


12.14.59 FMMU[2:0] レジスタ

本デバイスには 3 つの FMMU があります。各 FMMU は、0600h から順にそれぞれ 16 バイトで記述します。表 12-16 に、各 FMMU のベースアドレスを示します。以下に示す FMMU レジスタは、各 FMMU のベースアドレスからのオフセットとして参照します。以下の説明では、「x」で FMMU0 ～ 2 を表します。

12.14.59.1 FMMUx 論理開始アドレスレジスタ


2 ポート x リンクステータスエラー0: エラーなし1: リンクエラー、リンク禁止

RO RO 0b

1 ポート x リンクステータス(100 Mbps、全二重、自動ネゴシエーション )0: リンクなし1: リンクを検出

RO RO 0b

0 ポート x 物理リンク(PHY ステータスレジスタ 1.2)0: 物理リンクなし1: 物理リンクを検出

RO RO 0b

表 12-16: FMMU X のベースアドレス

FMMU ベースアドレス

0 0600h1 0610h2 0620h

オフセット : FMMUx ベースアドレス +0h-3h サイズ : 32 ビット


PDIタイプ

既定値

31:0 論理開始アドレスEtherCAT アドレス空間内の論理開始アドレス

R/W RO 00000000h


PDIタイプ

既定値


LAN9252
12.14.59.2 FMMUx 長さレジスタ

12.14.59.3 FMMUx 論理開始ビットレジスタ

12.14.59.4 FMMUx 論理終了ビットレジスタ



PDIタイプ

既定値

15:0 長さ初の論理 FMMU バイトから後の FMMU バイトまでのオフ

セットに 1 を足した値 ( 例 : 2 バイトを使う場合、このパラメータに 2 を指定 )

R/W RO 0000h

オフセット : FMMUx ベースアドレス +6h サイズ : 8 ビット


PDIタイプ

既定値


RO RO 00000b

2:0 論理開始ビット割り当て対象の初の論理ビット ( ビットは LSb を 0、MSb を7 としてカウント )

R/W RO 000b

オフセット : FMMUx ベースアドレス +7h サイズ : 8 ビット


PDIタイプ

既定値


RO RO 00000b

2:0 論理終了ビット割り当て対象の後の論理ビット ( ビットは LSb を 0、MSb を7 としてカウント )

R/W RO 000b


LAN9252
12.14.59.5 FMMUx 物理開始アドレスレジスタ

12.14.59.6 FMMUx 物理開始ビットレジスタ

12.14.59.7 FMMUx タイプレジスタ



PDIタイプ

既定値

15:0 物理開始アドレス( 論理開始アドレスに割り当て )

R/W RO 0000h

オフセット : FMMUx ベースアドレス +Ah サイズ : 8 ビット


PDIタイプ

既定値


RO RO 00000b

2:0 物理開始ビット論理開始ビットの割り当て先の物理開始ビット ( ビットは LSbを 0、MSb を 7 としてカウント )

R/W RO 000b

オフセット : FMMUx ベースアドレス +Bh サイズ : 8 ビット


PDIタイプ

既定値


RO RO 000000b

1 書き込みアクセス割り当て0: 書き込みアクセス割り当てを無視する1: 書き込みアクセス割り当てを使う

R/W RO 0b

0 読み出しアクセス割り当て0: 読み出しアクセス割り当てを無視する1: 読み出しアクセス割り当てを使う

R/W RO 0b


LAN9252
12.14.59.8 FMMUx 有効化レジスタ
12.14.59.9 FMMUx 予約レジスタ


オフセット : FMMUx ベースアドレス +Ch サイズ : 8 ビット


PDIタイプ

既定値


RO RO 0000000b

0 FMMU 有効化0: FMMUx を無効にする1: FMMUx を有効にする。割り当て設定に基づき、FMMUx が割り当て対象の論理アドレスブロックをチェックする

R/W RO 0b

オフセット : FMMUx ベースアドレス +Dh-Fh サイズ : 24 ビット


PDIタイプ

既定値


RO RO 000000h


LAN9252
12.14.60 SyncManager[3:0] レジスタ
本デバイスには 4 つの SyncManager があります。各 SyncManager は、0800h から順にそれぞれ 8 バイトで記述します。表 12-17 に、各 SyncManager のベースアドレスを示します。以下に示す SyncManager レジスタは、各 SyncManagerのベースアドレスからのオフセットとして参照します。以下の説明では、「x」で SyncManager 0 ～ 3 を表します。

12.14.60.1 SyncManager x 物理開始アドレスレジスタ

Note 35: このレジスタは、SyncManager x有効化レジスタのSyncManagerイネーブルビットで対応するSyncManagerを無効にしている場合のみ書き込み可能です。


12.14.60.2 SyncManager x 長さレジスタ

Note 36: このレジスタは、SyncManager x 有効化レジスタの SyncManager イネーブルビットで SyncManagerx を無効にしている場合のみ書き込み可能です。


表 12-17: SyncManager X のベースアドレス

SyncManager ベースアドレス

0 0800h1 0808h2 0810h3 0818h

オフセット : SyncManager x ベースアドレス +0h-1h サイズ : 16 ビット


PDIタイプ

既定値

15:0 物理開始アドレスSyncManager x が処理する初のバイトを指定します。

R/WNote 35

RO 0000h

オフセット : SyncManager x ベースアドレス +2h-3h サイズ : 16 ビット


PDIタイプ

既定値

15:0 長さSyncManager x に割り当てられるバイト数 ( このフィールドに1より大きい値を指定しないとSyncManagerは有効になりません。1 を指定すると、ウォッチドッグを設定している場合ウォッチドッグトリガのみが生成されます。)

R/WNote 36

RO 0000h


LAN9252
12.14.60.3 SyncManager x 制御レジスタ
Note 37: このレジスタは、SyncManager x 有効化レジスタの SyncManager イネーブルビットで SyncManagerx を無効にしている場合のみ書き込み可能です。

オフセット : SyncManager x ベースアドレス +4h サイズ : 8 ビット


PDIタイプ

既定値

7 予約0 として書き込み

RO RO 0b

6 ウォッチドッグトリガイネーブル0: 無効1: 有効

R/WNote 37

RO 0b

5 PDI イベント要求割り込みレジスタ0: 無効1: 有効

R/WNote 37

RO 0b

4 ECAT イベント要求割り込みレジスタ0: 無効1: 有効

R/WNote 37

RO 0b

3:2 方向00: 読み出し : ECAT 読み出しアクセス、PDI 書き込みアクセス01: 書き込み : ECAT 書き込みアクセス、PDI 読み出しアクセス10: 予約11: 予約

R/WNote 37

RO 00b

1:0 動作モード00: バッファモード (3 バッファモード )01: 予約10: メールボックスモード (1 バッファモード )11: 予約

R/WNote 37

RO 00b


LAN9252
12.14.60.4 SyncManager x ステータスレジスタ


PDIタイプ

既定値

7 書き込みバッファ使用中( オープン )

RO RO 0b

6 読み出しバッファ使用中( オープン )

RO RO 0b

5:4 バッファステータス ( 後に書き込んだバッファ )

バッファモード : 00: 1. バッファ01: 2. バッファ10: 3. バッファ11: バッファへの書き込みなし

メールボックスモード : 予約

RO RO 11b

3 メールボックスステータス

メールボックスモード :0: メールボックスがエンプティ1: メールボックスがフル

バッファモード : 予約

RO RO 0b


RO RO 0b

1 割り込み読み出し0: バッファの初のバイトを書き込み後に割り込みがクリアされる1: バッファの読み出しが正常に完了した後に割り込み

RO RO 0b

0 割り込み書き込み0: バッファの初のバイトを読み出し後に割り込みがクリアされる1: バッファの書き込みが正常に完了した後に割り込み

RO RO 0b


LAN9252
12.14.60.5 SyncManager x 有効化レジスタ
Note: 有効化の状態が変化した全ての SyncManager の PDI からこのレジスタを読み出すと、AL イベント要求レジスタの SyncManager x 有効化レジスタ変化ビットがクリアされます。



PDIタイプ

既定値

7 ラッチイベント PDI0: なし1: PDI がバッファ交換を発行、または PDI がバッファ開始アドレスにアクセスした場合にラッチイベントを生成する

R/W RO 0b

6 ラッチイベント ECAT0: なし1: EtherCAT マスタがバッファ交換を発行するとラッチイベントを生成する

R/W RO 0b


RO RO 0000b

1 リピート要求メールボックスの再試行が必要な事をリピート要求をトグルして示します (主にECAT読み出しメールボックスと組み合わせて使用 )。

R/W RO 0b

0 SyncManager イネーブル0: 無効 : SyncManager による制御なしにメモリにアクセスする1: 有効 : SyncManager を有効にして、コンフィグレーションで設定したメモリ領域を SyncManager で制御する

R/W RO 0b


LAN9252
12.14.60.6 SyncManager x PDI 制御レジスタ
12.14.61 受信時間ポート 0 レジスタ




PDIタイプ

既定値


RO RO 000000b

1 リピート ACKリピート要求と同じ値に設定した場合、PDI は直前に設定したリピート要求の実行に対して ACK を返します。

RO R/W 0b

0 SyncManager x 無効化

読み出し :0: 通常動作。SyncManager x が有効1: SyncManager x が無効でリセットされた。SyncManager x がメモリ領域へのアクセスをロック

書き込み :0: SyncManager を有効にする1: SyncManager の無効化を要求する

RO R/W 0b



PDIタイプ

既定値

31:0 書き込み :レジスタ 0900h に対して BWR、APWR( 任意アドレス )、FPWR(設定済みアドレス)のいずれかで書き込みアクセスを実行すると、各ポートで受信フレームの開始 ( プリアンブルの初のビット )時点のローカル時間がラッチされます。読み出し :このレジスタへの書き込みアクセスを含んだ後の受信フレームの開始時点のローカル時間

Note: このレジスタに対する書き込みと同じフレームでタイムスタンプを読み出す事はできません。

R/W RO 未定義


LAN9252





PDIタイプ

既定値

31:0 受信時間ポート 0 レジスタに対する BWR/APWR または FPWRを含むフレームの先頭 (プリアンブルの初のビット ) をポート1 で受信した時のローカル時間

RO RO 未定義



PDIタイプ

既定値

31:0 受信時間ポート 0 レジスタに対する BWR/APWR または FPWRを含むフレームの先頭 (プリアンブルの初のビット ) をポート2 で受信した時のローカル時間

RO RO 未定義


LAN9252
12.14.64 システム時間レジスタ
Note 38: ECAT から書き込むと、制御ループがトリガされ、新しい値が処理されます。


12.14.65 受信時間 ECAT 処理ユニットレジスタ




PDIタイプ

既定値

63:0 ECAT 読み出しアクセス :フレームが参照クロックを通過した時のシステム時間のローカルコピー ( すなわちシステム時間遅延を含む )。時間はフレームの先頭 (Ethernet SOF デリミタ ) でラッチされるPDI 読み出しアクセス :システム時間のローカルコピー。時間は初のバイト (0910h)読み出し時にラッチされる

RO RO 00000000h00000000h

31:0 書き込みアクセス :書き込んだ値がシステム時間のローカルコピーと比較される。その結果が時間制御ループに入力される

Note: フレームの後の時点で少なくとも初のバイト(0910h) の書き込みが完了していれば、ここで書き込んだ値とSOFのシステム時間のラッチされたローカルコピーが比較されます。

WNote 38

RO 00000000h

オフセット : 0918h-091Fh サイズ : 64 ビット


PDIタイプ

既定値

63:0 受信時間ポート 0 レジスタ (0900h) への書き込みアクセスを含むフレームの先頭 ( プリアンブルの初のビット ) を ECAT 処理ユニットで受信した時のローカル時間

Note: ポート 0 がオープンの場合、このレジスタは 64 ビット値としての受信時間ポート0レジスタを反映します。

RO RO 00000000h00000000h


LAN9252
12.14.66 システム時間オフセットレジスタ
Note: 1 バイトを超える EtherCAT コア CSR レジスタの場合、LSB に下位アドレス、MSB に上位アドレスを格納します。

12.14.67 システム時間遅延レジスタ


12.14.68 システム時間差分レジスタ




PDIタイプ

既定値

63:0 ローカル時間とシステム時間の差。ローカル時間にオフセットを加える。受信時間ポート 0 レジスタ (0900h) への書き込みアクセスを含むフレームの先頭 ( プリアンブルの初のビット )を ECAT 処理ユニットで受信した時のローカル時間

Note: ポート 0 がオープンの場合、このレジスタは 64 ビット値としての受信時間ポート0レジスタを反映します。

R/W RO 00000000h00000000h



PDIタイプ

既定値

31:0 参照クロックと ESC の間の遅延 R/W RO 00000000h

オフセット : 092Ch-092Fh サイズ : 32 ビット


PDIタイプ

既定値

31 0: システム時間のローカルコピーの値が受信したシステム時間の値以上である1: システム時間のローカルコピーの値が受信したシステム時間の値未満である

RO RO 0b

30:0 システム時間のローカルコピーと受信したシステム時間の値の平均差

RO RO 00000000h


LAN9252
12.14.69 速度カウンタ開始レジスタ

12.14.70 速度カウンタ差分レジスタ

Note: システム時間差分が低い値に安定した後のクロック偏差は、次式で求めます。偏差 = 速度カウンタ差分 / 5( 速度カウンタ開始 + 速度カウンタ差分 + 2)( 速度カウンタ開始 - 速度カウンタ差分 + 2)




PDIタイプ

既定値


RO RO 0b

14:0 システム時間のローカルコピー調整用帯域幅(よりスムーズな調整とするため、大きい値から小さい値へ調整 )。書き込みアクセスによりシステム時間差分レジスタと速度カウンタ差分レジスタはリセットされる有効レンジ : 0080h-3FFFh

R/W RO 1000h



PDIタイプ

既定値

15:0 ローカルクロック周期と参照クロックのクロック周期の間の偏差を 2 の補数で表現した値有効レンジ : +/-( 速度カウンタ開始レジスタ -7Fh)

RO RO 0000h


LAN9252
12.14.71 システム時間差分フィルタ深さレジスタ
12.14.72 速度カウンタフィルタ深さレジスタ



PDIタイプ

既定値

7:4 予約 RO RO 0h

3:0 受信したシステム時間偏差の平均を求めるフィルタの深さ

Note: 書き込みアクセスによりシステム時間差分レジスタはリセットされます。

R/W RO 4h



PDIタイプ

既定値

7:4 予約 RO RO 0h

3:0 クロック周期偏差の平均を求めるフィルタの深さ

Note: 書き込みアクセスにより内部速度カウンタフィルタがリセットされます。

R/W RO Ch


LAN9252
12.14.73 周期ユニット制御レジスタ


PDIタイプ

既定値


RO RO 00b

5 LATCH 入力ユニット 10: ECAT で制御1: PDI で制御

Note: この設定に応じてラッチ割り込みがECATまたはPDIに転送されます。

R/W RO 0b

4 LATCH 入力ユニット 00: ECAT で制御1: PDI で制御

Note: システム時間を PDI で制御する場合、常に 1 (PDI で制御 ) です。この設定に応じてラッチ割り込みがECAT または PDI に転送されます。

R/W RO 0b


RO RO 000b

0 SYNC 出力ユニット制御0: ECAT で制御1: PDI で制御

R/W RO 0b


LAN9252
12.14.74 有効化レジスタ
Note: このレジスタが書き込み可能かどうかは、周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります。



PDIタイプ

既定値

7 SyncSignal デバッグパルス (Vasili ビット )0: 無効1:このレジスタのビット 2および 1に基づき、SYNC0とSYNC1に 1 回のデバッグ ping をただちに生成する

R/W R/W 0b

6 近未来設定 ( 概数 )0: DC 幅の 1/2 先 (231 ns または 263 ns)1: 2.1 秒先 (231 ns)

R/W R/W 0b

5 開始時間妥当性チェック0: 無効。開始時間に達すると SyncSignal を生成する1: 開始時間が近未来設定 ( 概数 ) のレンジ外の場合、ただちにSyncSignal を生成する

R/W R/W 0b

4 開始時間周期動作拡張( 開始時間周期動作レジスタ )0: 拡張なし1: 32 ビットで書き込まれた開始時間を 64 ビットに拡張

R/W R/W 0b

3 自動有効化( 開始時間周期動作レジスタへの書き込みによる )0: 無効にする1: 自動有効化を有効にする。開始時間を書き込むと SYNC 出力ユニット有効化ビットが自動的にセットされる

R/W R/W 0b

2 SYNC1 生成0: 無効1: SYNC1 パルスを生成する

R/W R/W 0b

1 SYNC0 生成0: 無効1: SYNC0 パルスを生成する

R/W R/W 0b

0 SYNC 出力ユニット有効化0: 無効1: 有効

Note: 開始時間を書き込み後、1 を書き込みます。

R/W R/W 0b


LAN9252
12.14.75 SyncSignal パルス長レジスタ


12.14.76 有効化ステータスレジスタ



PDIタイプ

既定値

15:0 SyncSignal パルス長( 単位 : 10 ns)ACK モードでは値 0 を使います。SyncSignal は SYNC0 ステータスレジスタ /SYNC1ステータスレジスタを読み出すとクリアされます。

RO RO 0000hNote 39



PDIタイプ

既定値

7:3 予約 RO RO 00000b

2 SYNC 出力ユニットを有効にした時の開始時間周期動作 (開始時間周期動作レジスタ ) 妥当性チェックの結果0: 開始時間が近未来のレンジ内だった1: 開始時間が近未来のレンジ外だった

RO RO 0b

1 SYNC1 有効化ステート0: 初の SYNC1 パルスが保留中でない1: 初の SYNC1 パルスが保留中

RO RO 0b

0 SYNC0 有効化ステート0: 初の SYNC0 パルスが保留中でない1: 初の SYNC0 パルスが保留中

RO RO 0b


LAN9252
12.14.77 SYNC0 ステータスレジスタ
12.14.78 SYNC1 ステータスレジスタ

12.14.79 開始時間周期動作レジスタ

Note: このレジスタが書き込み可能かどうかは、周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります。SYNC 出力ユニット制御が 0 の場合のみ書き込み可能です。

Note: 有効化レジスタの自動有効化ビット = 1 の場合、1 フレームで下位 32 ビットのみを書き込むと上位 32ビットが自動的に拡張されます。


オフセット : 098Eh サイズ : 8 ビット


PDIタイプ

既定値

7:1 予約 RO RO 0000000b

0 ACK モードの SYNC0 ステートACK モードで PDI からこのレジスタを読み出すと SYNC0 がクリアされます。ACK モードでのみ使います。

RO RO 0b

オフセット : 098Fh サイズ : 8 ビット


PDIタイプ

既定値

7:1 予約 RO RO 0000000b

0 ACK モードの SYNC1 ステートACK モードで PDI からこのレジスタを読み出すと SYNC1 がクリアされます。ACK モードでのみ使います。

RO RO 0b



PDIタイプ

既定値

63:0 書き込み :周期動作の開始時間 ( システム時間 )( 単位 : ns)読み出し :次の SYNC0 パルスのシステム時間 ( 単位 : ns)

R/W R/W 00000000h00000000h


LAN9252
12.14.80 次の SYNC1 パルスレジスタ

12.14.81 SYNC0 サイクル時間レジスタ



12.14.82 SYNC1 サイクル時間レジスタ



オフセット : 0998h-099Fh サイズ : 64 ビット


PDIタイプ

既定値

63:0 次の SYNC1 パルスのシステム時間 ( 単位 : ns) RO RO 00000000h00000000h

オフセット : 09A0h-09A3h サイズ : 32 ビット


PDIタイプ

既定値

31:0 2 つの連続する SYNC0 パルスの間隔 ( 単位 : ns)値が 0 の場合、ワンショットモード (SYNC0 パルスを 1 つのみ生成 ) を示します。

R/W R/W 00000000h

オフセット : 09A4h-09A7h サイズ : 32 ビット


PDIタイプ

既定値

31:0 SYNC1 パルスと SYNC0 パルスの間隔 ( 単位 : ns) R/W R/W 00000000h


LAN9252
12.14.83 LATCH0 制御レジスタ
Note: このレジスタが書き込み可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 0 ビットで決まります。

12.14.84 LATCH1 制御レジスタ

Note: このレジスタが書き込み可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 1 ビットで決まります。

オフセット : 09A8h サイズ : 8 ビット


PDIタイプ

既定値


RO RO 000000b

1 LATCH0 立ち下がりエッジ0: 連続ラッチが有効1: 単一イベント ( 初のイベントのみ有効 )

R/W R/W 0b

0 LATCH0 立ち上がりエッジ0: 連続ラッチが有効1: 単一イベント ( 初のイベントのみ有効 )

R/W R/W 0b

オフセット : 09A9h サイズ : 8 ビット


PDIタイプ

既定値


RO RO 000000b

1 LATCH1 立ち下がりエッジ0: 連続ラッチが有効1: 単一イベント ( 初のイベントのみ有効 )

R/W R/W 0b

0 LATCH1 立ち上がりエッジ0: 連続ラッチが有効1: 単一イベント ( 初のイベントのみ有効 )

R/W R/W 0b


LAN9252
12.14.85 LATCH0 ステータスレジスタ
12.14.86 LATCH1 ステータスレジスタ

オフセット : 09AEh サイズ : 8 ビット


PDIタイプ

既定値


RO RO 00000b

2 LATCH0 ピンステート RO RO 0b

1 イベント LATCH0 立ち下がりエッジ0: 立ち下がりエッジの検出なし、または連続モード1: 立ち下がりエッジを検出 ( 単一イベントモードのみ )

Note: LATCH0 時間立ち下がりエッジレジスタを読み出すとフラグがクリアされます。

RO RO 0b

0 イベント LATCH0 立ち上がりエッジ0: 立ち上がりエッジの検出なし、または連続モード1: 立ち上がりエッジを検出 ( 単一イベントモードのみ )

Note: LATCH0 時間立ち上がりエッジレジスタを読み出すとフラグがクリアされます。

RO RO 0b

オフセット : 09AFh サイズ : 8 ビット


PDIタイプ

既定値


RO RO 00000b

2 LATCH1 ピンステート RO RO 0b

1 イベント LATCH1 立ち下がりエッジ0: 立ち下がりエッジの検出なし、または連続モード1: 立ち下がりエッジを検出 ( 単一イベントモードのみ )

Note: LATCH1 時間立ち下がりエッジレジスタを読み出すとフラグがクリアされます。

RO RO 0b

0 イベント LATCH1 立ち上がりエッジ0: 立ち上がりエッジの検出なし、または連続モード1: 立ち上がりエッジを検出 ( 単一イベントモードのみ )

Note: LATCH1 時間立ち上がりエッジレジスタを読み出すとフラグがクリアされます。

RO RO 0b


LAN9252
12.14.87 LATCH0 時間立ち上がりエッジレジスタ
Note: このレジスタの bit [7:0] を読み出すと bit [63:8] が内部でラッチされる (ECAT と PDI は独立 ) ため、一貫した値を読み出す事ができます。LATCH0 ステータスレジスタのイベント LATCH0 立ち上がりエッジビットがクリア可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 0 ビットの設定で決まります。


12.14.88 LATCH0 時間立ち下がりエッジレジスタ

Note: このレジスタの bit [7:0] を読み出すと bit [63:8] が内部でラッチされる (ECAT と PDI は独立 ) ため、一貫した値を読み出す事ができます。LATCH0 ステータスレジスタのイベント LATCH0 立ち下がりエッジビットがクリア可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 0 ビットの設定で決まります。


オフセット : 09B0h-09B7h サイズ : 64 ビット


PDIタイプ

既定値

63:0 このレジスタは、LATCH0 信号の立ち上がりエッジのシステム時間をキャプチャします。

Note: このレジスタを読み出すと、LATCH0 ステータスレジスタのイベント LATCH0 立ち上がりエッジビットがクリアされます。

RO RO 00000000h00000000h

オフセット : 09B8h-09BFh サイズ : 64 ビット


PDIタイプ

既定値

63:0 このレジスタは、LATCH0 信号の立ち下がりエッジのシステム時間をキャプチャします。

Note: このレジスタを読み出すと、LATCH0 ステータスレジスタのイベント LATCH0 立ち下がりエッジビットがクリアされます。

RO RO 00000000h00000000h


LAN9252
12.14.89 LATCH1 時間立ち上がりエッジレジスタ
Note: このレジスタの bit [7:0] を読み出すと bit [63:8] が内部でラッチされる (ECAT と PDI は独立 ) ため、一貫した値を読み出す事ができます。LATCH1 ステータスレジスタのイベント LATCH1 立ち上がりエッジビットがクリア可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 1 ビットの設定で決まります。


12.14.90 LATCH1 時間立ち下がりエッジレジスタ

Note: このレジスタの bit [7:0] を読み出すと bit [63:8] が内部でラッチされる (ECAT と PDI は独立 ) ため、一貫した値を読み出す事ができます。LATCH1 ステータスレジスタのイベント LATCH1 立ち下がりエッジビットがクリア可能かどうかは、周期ユニット制御レジスタの LATCH 入力ユニット 1 ビットの設定で決まります。


オフセット : 09C0h-09C7h サイズ : 64 ビット


PDIタイプ

既定値

63:0 このレジスタは、LATCH1 信号の立ち上がりエッジのシステム時間をキャプチャします。

Note: このレジスタを読み出すと、LATCH1 ステータスレジスタのイベント LATCH1 立ち上がりエッジビットがクリアされます。

RO RO 00000000h00000000h

オフセット : 09C8h-09CFh サイズ : 64 ビット


PDIタイプ

既定値

63:0 このレジスタは、LATCH1 信号の立ち下がりエッジのシステム時間をキャプチャします。

Note: このレジスタを読み出すと、LATCH1 ステータスレジスタのイベント LATCH1 立ち下がりエッジビットがクリアされます。

RO RO 00000000h00000000h


LAN9252
12.14.91 EtherCAT バッファ変化イベント時間レジスタ
Note: このレジスタの bit [7:0] を読み出すと bit [31:8] が内部でラッチされる (ECAT と PDI は独立 ) ため、一貫した値を読み出す事ができます。


12.14.92 PDI バッファ開始時間イベントレジスタ



12.14.93 PDI バッファ変化イベント時間レジスタ



オフセット : 09F0h-09F3h サイズ : 32 ビット


PDIタイプ

既定値

31:0 このレジスタは、少なくとも 1 つの SyncManager が ECAT イベントをアサートする要因となったフレームの先頭のローカル時間をキャプチャします。

RO RO 00000000h

オフセット : 09F8h-09FBh サイズ : 32 ビット


PDIタイプ

既定値

31:0 このレジスタは、少なくとも 1 つの SyncManager が PDI バッファ開始イベントをアサートした時のローカル時間をキャプチャします。

RO RO 00000000h

オフセット : 09FCh-09FFh サイズ : 32 ビット


PDIタイプ

既定値

31:0 このレジスタは、少なくとも 1 つの SyncManager が PDI バッファ変化イベントをアサートした時のローカル時間をキャプチャします。

RO RO 00000000h


LAN9252
12.14.94 製品 ID レジスタ
Note 40:「ss」の値は、0、0、link_pol_strap_mii、tx_shift_strap[1:0]、eeprom_size_strap、chip_mode_strap[1:0]です。「rrrr」の値は現在のシリコンリビジョンです。


12.14.95 製造者 ID レジスタ


12.14.96 デジタル I/O 出力データレジスタ

Note: このレジスタは、論理アドレスを指定してビット単位で書き込み可能です。


オフセット : 0E00h-0E07h サイズ : 64 ビット


PDIタイプ

既定値

63:0 製品 ID RO RO 0000h00ssh9252hrrrrh

Note 40

オフセット : 0E08h-0E0Fh サイズ : 64 ビット


PDIタイプ

既定値

63:32 予約 RO RO 00000000h

31:0 製造者 ID RO RO 000004D8h(Microchip 社 )



PDIタイプ

既定値

15:0 出力データ R/W RO 0000h


LAN9252
12.14.97 汎用出力レジスタ

12.14.98 汎用入力レジスタ


12.14.99 ユーザ RAM




PDIタイプ

既定値

15:0 汎用出力データ R/W R/W 0000h



PDIタイプ

既定値

15:0 汎用入力データ RO RO 0000h

オフセット : 0F80h-0FFFh サイズ : 128 バイト


PDIタイプ

既定値

- ユーザ RAM (128 バイト ) R/W R/W 未定義


LAN9252
12.14.100 デジタル I/O 入力データレジスタ
Note: このレジスタはプロセス RAM アドレス空間の一部です。プロセス RAM は EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) と EtherCAT プロセス RAM 書き込みデータ FIFO(ECAT_PRAM_WR_DATA) を使って直接アドレス指定する事もできます。

Note: プロセスデータ RAM には、EEPROM が正しく読み込まれた (ESC DL ステータスレジスタの PDI 動作 /EEPROM 読み込み正常ビット = 1) 場合のみアクセスできます。

Note: デジタル I/O PDI で入力に設定した場合、デジタル I/O 入力データがプロセスデータ RAM のこれらアドレスに書き込まれます。


12.14.101 プロセスデータ RAM

Note: プロセスデータ RAM には、EEPROM が正しく読み込まれた (ESC DL ステータスレジスタの PDI 動作 /EEPROM 読み込み正常ビット = 1) 場合のみアクセスできます。




PDIタイプ

既定値

15:0 入力データ R/W R/W 未定義

オフセット : 1000h-1FFFh サイズ : 4 KB


PDIタイプ

既定値

- プロセスデータ RAM (4 KB) R/W R/W 未定義


LAN9252
13.0 EEPROM インターフェイス
本デバイスは I2C マスタコントローラを内蔵しています。このコントローラは EESCL および EESDA ピンを使います。EESCLとEESDAには外付けプルアップ抵抗が必要です。EEPROMは1バイトと2バイトのアドレス指定を両方サポートしています。サイズは eeprom_size_strap で決定します。

13.1 I2C インターフェイスのタイミング要件

このセクションでは、I2C マスタインターフェイスの入出力タイミング仕様を示します。I2C マスタインターフェイスはレート 148.8 kHz の高速モードで動作します。

Note 41: これらの値は I2C 高速モードの仕様に対し 400 ns のマージンがあります。

Note 42: これらの値は I2C 高速モードの仕様に対し約 2100 ns のマージンがあります。

図 13-1: I2C マスタのタイミングチャート

表 13-1: I2C マスタのタイミング値


fscl EESCL クロック周波数 - 148.8 - kHzthigh EESCL High 時間 3.0 - - stlow EESCL Low 時間 3.0 - - str EESDA および EESCL 立ち上がり時間 - 300 nstf EESDA および EESCL 立ち下がり時間 - 300 ns

tsu;sta EESDA出力立ち下がり前の(スレーブへの)EESCL Highセットアップ時間 ( 反復スタート条件 )

1000Note 41

- - ns

thd;sta EESDA出力立ち下がり後の (スレーブへの )EESCLホールド時間 ( スタートまたは反復スタート条件 )

1000Note 41

- - ns

tsu;dat;in EESCL 立ち上がり前の ( スレーブからの )EESDA 入力セットアップ時間

200Note 42

- - ns

thd;dat;in EESCL立ち下がり後の (スレーブからの )EESDA入力ホールド時間

0 - - ns

tsu;dat;out EESCL立ち上がり前の (スレーブへの )EESDA出力セットアップ時間

400Note 42

- - ns

thd;dat;out EESCL立ち下がり後の (スレーブへの )EESDA出力ホールド時間 400Note 42

- - ns

tsu;sto EESDA出力立ち上がり前の(スレーブへの)EESCL Highセットアップ時間 ( ストップ条件 )

1000Note 41

- - ns

EESDA (out)

EESCL

S PSrtf tr

thd;sta

thd;dat;intsu;dat;in

tsu;sta tsu;sto

EESDA (in)

thigh

tlow

thd;dat;outtsu;dat;out


LAN9252
14.0 チップモードの設定
チップモードは、ハードストラップの chip_mode_strap[1:0](CHIP_MODE1/CHIP_MODE0) で以下のように制御します。

チップモードを選択したら、使うプロセスデータインターフェイス (PDI) を PDI 制御レジスタ (0x0140) で選択します。有効な値は以下の通りです。

Note: ハードストラップのchip_mode_strap[1:0]で選択したチップモードはPDIの選択による影響を受けません。

Note: ピン共用の都合上、デバイスが 3 ポートモードの場合に利用できるインターフェイスは SPI のみです。

14.1 HBI の詳細設定

HBI コンフィグレーションストラップには、PDI コンフィグレーションレジスタ (0x0150) を使います( 表 12-3、「EEPROM で設定可能な EtherCAT コアレジスタ」参照 )。

PDI コンフィグレーションレジスタ (0x0150) は EEPROM の内容で初期化されます。

表 14-1: チップモードの選択

CHIP_MODE[1:0] モード

00 2 ポートモード。ポート 0 = PHY A、ポート 1 = PHY B

01 予約

10 3 ポートダウンストリームモード。ポート 0 = PHY A、ポート 1 = PHY B、ポート 2 = MII

11 3 ポートアップストリームモード。ポート 0 = MII、ポート 1 = PHY B、ポート 2 = PHY A

表 14-2: PDI モード選択

PDI_SELECT PDI モード

0x04 デジタル I/O

0x80 SPI

0x88 HBI 多重化、1 相、8 ビット

0x89 HBI 多重化、1 相、16 ビット

0x8A HBI 多重化、2 相、8 ビット

0x8B HBI 多重化、2 相、16 ビット

0x8C HBI インデックス、8 ビット

0x8D HBI インデックス、16 ビット

その他予約


LAN9252
15.0 汎用タイマとフリーランニングクロック
本章では、汎用タイマ (GPT) とフリーランニングクロックの詳細を説明します。

15.1 汎用タイマ

本デバイスは 16 ビットのプログラマブル汎用タイマを 1 個内蔵しており、これを使うと周期的なシステム割り込みを生成できます。このタイマの分解能は 100 µs です。

汎用タイマカウントレジスタ (GPT_CNT) の汎用タイマプリロード (GPT_LOAD) ビットをアサート (1) すると、GPTは汎用タイマコンフィグレーションレジスタ (GPT_CFG) の汎用タイマイネーブル (TIMER_EN) フィールドの値を汎用タイマコンフィグレーションレジスタ (GPT_CFG) に書き込みます。チップレベルリセットがアサートされるか、汎用タイマイネーブル (TIMER_EN) ビットがアサート (1) からネゲート (0) へ変化すると、汎用タイマプリロード (GPT_LOAD) フィールドは FFFFh に初期化されます。リセット時には、汎用タイマカウントレジスタ (GPT_CNT)も FFFFh に初期化されます。

GPT は、有効にすると 0000h に達するまでカウントダウンします。0000h に達するとカウンタは FFFFh へロールオーバし、割り込みステータスレジスタ (INT_STS) の GP タイマ (GPT_INT) 割り込みステータスビット ( および割り込みイネーブルレジスタ (INT_EN) の GP タイマ割り込みイネーブル (GPT_INT_EN) ビットをセットしている場合は IRQ 割り込み ) をアサートしてカウントを継続します。GP タイマ (GPT_INT) はスティッキービットです。このビットをアサートすると、同じビットに 1 を書き込むまでクリアされません。GPT 割り込みの詳細はセクション8.2.3、「汎用タイマ割り込み」(p. 55) を参照してください。

汎用タイマプリロード (GPT_LOAD) フィールドには、汎用タイマイネーブル (TIMER_EN) ビットがアサートされる前後を問わず、ソフトウェアでいつでもプリロード値を書き込めます。汎用タイマカウントレジスタ (GPT_CNT) はただちに新しい値に設定され、GPT が有効な場合、その値からカウントダウンを継続します。

15.2 フリーランニングクロック

フリーランニングクロック (FRC) はシンプルな 32 ビットアップカウンタで、25 MHz の固定クロックで動作します。FRC の現在の値はフリーランニング 25 MHz カウンタレジスタ (FREE_RUN) から読み出せます。チップレベルリセットがアサートされると、このカウンタは 0 にクリアされます。リセットがネゲートされると、このカウンタは25 MHz クロックサイクルごとに 1 回インクリメントします。大カウントに達すると、カウンタは 0 にロールオーバします。FRC は割り込みを生成しません。

Note: リセットイベント後、フリーランニングカウンタがクリアされるまでには大 160 ns かかります。

15.3 汎用タイマとフリーランニングクロックのレジスタ

このセクションでは、直接アドレス指定可能な汎用タイマおよびフリーランニングクロック関連のシステム CSR について説明します。直接アドレス指定可能な全レジスタマップの概要は、セクション 5.0、「レジスタマップ」(p. 32)を参照してください。

表 15-1: その他のレジスタ


08Ch 汎用タイマコンフィグレーションレジスタ (GPT_CFG)

090h 汎用タイマカウントレジスタ (GPT_CNT)

09Ch フリーランニング 25 MHz カウンタレジスタ (FREE_RUN)


LAN9252
15.3.1 汎用タイマコンフィグレーションレジスタ (GPT_CFG)
この読み / 書き可能レジスタは、デバイスの汎用タイマ (GPT) を設定します。このレジスタで定義した間隔でホスト割り込みを生成するように GPT を設定できます。GPT の現在の値は汎用タイマカウントレジスタ (GPT_CNT) で監視できます。詳細はセクション 15.1、「汎用タイマ」(p. 297) を参照してください。



31:30 予約 RO -

29 汎用タイマイネーブル (TIMER_EN)このビットで GPT を有効にします。このビットをセットすると、GPT は動作ステートに移行します。このビットをクリアすると、GPT は動作を停止します。このビットが 1 から 0 へ遷移すると、このレジスタの GPT_LOADフィールドは FFFFh に初期化されます。

0: GPT を無効にする1: GPT を有効にする

R/W 0b

28:16 予約 RO -

15:0 汎用タイマプリロード (GPT_LOAD)この値は GPT にプリロードされます。これが GPT の開始値です。タイマを有効にすると、この値からデクリメントを開始します。

R/W FFFFh


LAN9252
15.3.2 汎用タイマカウントレジスタ (GPT_CNT)
この読み出し専用レジスタは、汎用タイマ (GPT) の現在の値を反映します。このレジスタと汎用タイマコンフィグレーションレジスタ (GPT_CFG) を組み合わせてGPTを設定および監視します。詳細はセクション 15.1、「汎用タイマ」(p. 297) を参照してください。



31:16 予約 RO -

15:0 汎用タイマ現在カウント (GPT_CNT)この 16 ビットフィールドは、GPT の現在の値を反映します。

RO FFFFh


LAN9252
15.3.3 フリーランニング 25 MHz カウンタレジスタ (FREE_RUN)
この読み出し専用レジスタは、フリーランニング 25 MHz カウンタの現在の値を反映します。詳細はセクション 15.2、「フリーランニングクロック」(p. 297) を参照してください。



31:0 フリーランニングカウンタ (FR_CNT)このフィールドは、フリーランニング 32 ビットカウンタの現在の値を反映します。リセット時にこのカウンタは 0 から開始し、25 MHz サイクルごとに 1 回インクリメントします。大カウントに達すると、カウンタは 0 にロールオーバしてカウントを継続します。

Note: リセットイベント後、フリーランニングカウンタがクリアされるまでには大 160 ns かかります。

RO 00000000h


LAN9252
16.0 その他の機能
本章では、本デバイスのその他の各種機能とレジスタについて説明します。

16.1 その他のシステムコンフィグレーション / ステータスレジスタ

このセクションでは、その他の直接アドレス指定可能なシステム CSR について説明します。これらのレジスタを使って、チップ ID/ リビジョン、バイトオーダテスト、ハードウェアコンフィグレーション等の各種デバイス機能を監視および設定できます。

直接アドレス指定可能な全レジスタマップの概要は、セクション 5.0、「レジスタマップ」(p. 32) を参照してください。

表 16-1: その他のレジスタ


050h チップ ID およびリビジョン (ID_REV)

064h バイトオーダテストレジスタ (BYTE_TEST)

074h ハードウェアコンフィグレーションレジスタ (HW_CFG)


LAN9252
16.1.1 チップ ID およびリビジョン (ID_REV)
この読み出し専用レジスタには、デバイスの ID およびリビジョンフィールドがあります。

Note 1: 既定値はデバイスのリビジョンで決まります。



31:16 チップ IDこのフィールドは、チップ ID を示します。

RO 9252

15:0 チップリビジョンこのフィールドは、チップリビジョンを示します。

RO Note 1


LAN9252
16.1.2 バイトオーダテストレジスタ (BYTE_TEST)
この読み出し専用レジスタを使って、現在の構成のバイトオーダを判定できます。バイトオーダはホストデータバス幅とエンディアンで決まります。バイトオーダの詳細はセクション 9.0、「ホストバスインターフェイス」(p. 62) を参照してください。

BYTE_TEST レジスタは、書き込み後の読み出しまたは連続する読み出しの小タイミングを確保するためのダミー読み出しレジスタとしても使えます。詳細はセクション 9.0、「ホストバスインターフェイス」(p. 62) を参照してください。

リセット状態で無効化されるホストインターフェイスの場合、BYTE_TEST レジスタを使ってデバイスのリセット状態が終了したかどうかを判定できます。

Note: このレジスタは、デバイスがリセット状態であっても、READY ビットがアサートされていなくても、低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます。ホストインターフェイスがリセット状態の場合、無効なデータが返される事があります。しかしリセット中に返されるデータは、通常の有効なデータパターンとは一致しません。

Note: このレジスタは必ずしも 4 バイト全てを読み出す必要はありません。このレジスタには、DWORD アクセスの規則は適用されません。



31:0 バイトテスト (BYTE_TEST)このフィールドは、現在のバイトオーダを反映します。

RO 87654321h


LAN9252
16.1.3 ハードウェアコンフィグレーションレジスタ (HW_CFG)
このレジスタは、各種ハードウェア機能の設定に使います。


Note: このレジスタは必ずしも 4 バイト全てを読み出す必要はありません。このレジスタには、DWORD アクセスの規則は適用されません。



31:28 予約 RO -

27 デバイス READY (READY)このビットがセットされている場合、デバイスへのアクセスが可能な状態である事を示します。パワーオンリセット、RST# リセット、低消費電力ステートからの復帰、EtherCAT チップレベルまたはモジュールレベルリセット、デジタルリセットのいずれかが発生した場合、ホストプロセッサはデバイスが安定して完全に動作可能な状態になった事をこのフィールドで調べる事ができます。

このビットの立ち上がりエッジで割り込みステータスレジスタ (INT_STS)のデバイス READY (READY) ビットがアサートされ、有効に設定している場合割り込みを生成できます。

Note: READY ビットがクリアされている間、HW_CFG、PMT_CTRL、BYTE_TEST、RESET_CTL レジスタを除く内部リソースへの読み出しアクセスは禁止されます。このビットがセットされるまで、どのアドレスへの書き込みも無効です。

Note: このビットは電源管理制御レジスタ (PMT_CTRL) の bit 0 と同じです。

RO 0b

26 予約 RO -

25 予約 RO -

24:22 予約 RO -

21:16 予約 RO -

15:14 予約 RO -

13:12 予約 RO -

11:0 予約 RO -


LAN9252
17.0 JTAG
17.1 JTAGIEEE 1149.1 準拠の TAP コントローラは、バウンダリスキャンと各種テストモードをサポートします。

本デバイスは基板レベルのテストのための JTAG バウンダリスキャンテストポートを内蔵しています。このインターフェイスは 4 本のピン (TDO、TDI、TCK、TMS) で構成され、ステートマシン、データレジスタアレイ、命令レジスタを含んでいます。JTAG ピンの詳細は表 3-14、「JTAG ピンの説明」(p. 28) を参照してください。JTAG インターフェイスは IEEE Standard 1149.1 - 2001『IEEE Standard for Test Access Port and Boundary Scan Architecture』に準拠しています。

入力および出力データは全て TCK テストクロック入力に同期します。TAP 入力信号 TMS と TDI は TCK の立ち上がりエッジでテストロジックに入力され、出力信号 TDO は立ち下がりエッジで出力されます。

JTAG ピンは GPIO/LED および EEPROM ピンと多重化されています。TESTMODE ピンをアサートすると JTAG 機能が選択されます。

表 17-1 に、実装されている IEEE 1149.1 命令とそれぞれのオペコードを示します。

Note: JTAG デバイス ID は 00101445h です。 Note: 全てのデジタル I/O ピンが IEEE 1149.1 動作をサポートします。アナログピンと OSCI/OSCO ピンは IEEE

1149.1 動作をサポートしません。

表 17-1: IEEE 1149.1 のオペコード

命令オペコード備考

BYPASS 0 16'h0000 必須命令

BYPASS 1 16'hFFFF 必須命令

SAMPLE/PRELOAD 16'hFFF8 必須命令

EXTEST 16'hFFE8 必須命令

CLAMP 16'hFFEF 任意命令

ID_CODE 16'hFFFE 任意命令

HIGHZ 16'hFFCF 任意命令

INT_DR_SEL 16'hFFFD プライベート命令


LAN9252
17.1.1 JTAG タイミング要件
このセクションでは、本デバイスの JTAG タイミング仕様を示します。


図 17-1: JTAG タイミング

表 17-2: JTAG タイミング値

記号説明 Min. Max. 単位 Note

ttckp TCK クロック周期 40 ns

ttckhl TCK クロック High/Low 時間 ttckp*0.4 ttckp*0.6 ns

tsu TCK 立ち上がりエッジ前の TDI、TMS セットアップ時間 5 ns

th TCK 立ち上がりエッジ後の TDI、TMS ホールド時間 5 ns

tdov TCK 立ち下がりエッジから TDO 出力有効までの時間 15 ns

tdoinvld TCK 立ち下がりエッジ後の TDO 出力無効時間 0 ns

TCK (Input)

TDI, TMS (Inputs)

ttckhl

ttckp

ttckhl

tsu th

tdov

TDO (Output)tdoinvld


LAN9252
18.0 動作特性
18.1 絶対大定格 *電源電圧 (VDD12TX1、VDD12TX2、OSCVDD12?VDDCR) (Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0 ～ +1.5 V電源電圧 (VDD33TXRX1、VDD33TXRX2、VDD33BIAS、VDD33、VDDIO) (Note 1) . . . . . . . . . . . . . . . . . 0 ～ +3.6 VEthernet トランス電源電圧. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 ～ +3.6 Vグランドを基準とした入力信号ピンに対する正電圧 (Note 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . VDDIO + 2.0 Vグランドを基準とした入力信号ピンに対する負電圧 (Note 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 Vグランドを基準とした OSCIに対する正電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+3.6 V保管温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -55 ～ +150oC接合部温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+150oCリード温度レンジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . JEDEC 仕様 J-STD-020 を参照

ESD 保護性能 (HBM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . JEDEC Class 3ANote 1: このデバイスに実験室またはシステム電源から電力を供給する際に絶対大定格を超えるとデバイスが

損傷するため注意が必要です。一部の電源では、AC 電源のスイッチ ON/OFF 時に電圧スパイクが生じる事があります。また、AC 電源ラインの過渡電圧が DC 出力に表れる事もあります。このような可能性がある場合、クランプ回路を使う事を推奨します。

Note 2: この定格値は右記のピンには適用されません : OSCI、 RBIASNote 3: この定格値は右記のピンには適用されません : RBIAS

* このセクションに示す値を超える応力はデバイスに恒久的な損傷を招く可能性があります。これはストレス定格です。長期間にわたる絶対大定格条件での動作や保管は、デバイスの信頼性に影響する可能性があります。セクション18.2、「動作条件 **」、セクション 18.5、「DC 仕様」、その他本仕様書の関連セクションに示す条件外でのデバイス運用は想定していません。本デバイスの信号は 5 V 耐圧ではありません。

18.2 動作条件 **電源電圧 (VDD12TX1、VDD12TX2、OSCVDD12?VDDCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +1.14 ～ +1.26 Vアナログポート電源電圧 (VDD33TXRX1、VDD33TXRX2、VDD33BIAS、VDD33) . . . . . . . . . . . . . . . . +3.0 ～ +3.6 VI/O 電源電圧 (VDDIO) (Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +1.62 ～ +3.6 VEthernet トランス電源電圧. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +2.25 ～ +3.6 V動作周囲温度、無風状態 (TA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Note 4

Note 4: 0 ～ +70oC( 商業用温度レンジ品 )、-40 ～ +85oC( 産業用温度レンジ品 )、-40 ～ +105oC( 拡張産業用温度レンジ品 )

拡張産業用温度レンジのサポートには以下の制限があります。- 64-QFN パッケージ : 外付けレギュレータが必要 ( 内部レギュレータは無効 )、 Ethernet トランス電圧 2.5 V (typ.)

** このセクションに記載したレンジ内でのみデバイスの正常な動作を保証します。デバイスのパワーアップ完了後、VDDIO とトランス電源電圧は誤差 ±10% 以内の電圧レベルを維持する必要があります。デバイスのパワーアップ完了後、これらの電圧変動が ±10% を超えるとデバイスの動作にエラーが発生する可能性があります。

Note: デバイスに電源を供給しないで入力信号を駆動してはいけません。


LAN9252
18.3 パッケージ温度仕様
Note: 温度パラメータは、JESDN51 に準拠して多層 2S2P 基板にデバイスを実装して計測または推定しています。

表 18-1: 64 ピン QFN パッケージの温度パラメータ

パラメータ記号値単位条件

接合部 - 大気間熱抵抗 JA 23.6 /W 無風状態で計測

接合部 - ケース底部間熱抵抗 JT 0.1 /W 無風状態で計測

接合部 - ケース上部間熱抵抗 JC 1.8 /W 気流 1 m/s

表 18-2: 64 ピン TQFP-EP パッケージの温度パラメータ

パラメータ記号値単位条件

接合部 - 大気間熱抵抗 JA 29.0 °C/W 無風状態で計測

接合部 - ケース底部間熱抵抗 JT 0.3 °C/W 無風状態で計測

接合部 - ケース上部間熱抵抗 JC 12.8 °C/W 気流 1 m/s

表 18-3: 大消費電力

モード大電力 (mW)内部レギュレータ無効、Ethernet トランス電圧 2.5 V 568内部レギュレータ無効、Ethernet トランス電圧 3.3 V 640内部レギュレータ有効、Ethernet トランス電圧 2.5 V 749内部レギュレータ有効、Ethernet トランス電圧 3.3 V 821


LAN9252
18.4 消費電流と消費電力
このセクションでは、100BASE-TX 動作時と各種電源管理モード時の消費電流と消費電力 ( どちらも typ.) を、内部レギュレータ無効の場合と有効の場合に分けて示します。

18.4.1 内部レギュレータ無効

Note 5: VDD33TXRX1、VDD33TXRX2、VDD33BIAS、VDD33、VDDIONote 6: VDD12TX1、VDD12TX2、OSCVDD12、VDDCRNote 7: 電流の計測値は、トランスまたはオプションの外部 LED に供給される電力は含みません。

Note 8: Ethernet 部品の電流は、トランスの電源レール電圧 (2.5 V または 3.3 V) とは無関係です。両方の PHY が銅線ツイストペアモードの場合の値を示しています。片方の PHY が 100BASE-FX モードの場合、消費電流は 1/2 です。両方の PHY が 100BASE-FX モードの場合、消費電流は 0 です。

Note 9: トランスに流れる電流によるトランスミッタの消費電力を含みます。

Note 10: 3.3*(A) + 1.2*(B) + (2.5)*(C) @ TypNote 11: 3.3*(A) + 1.2*(B) + (3.3)*(C) @ Typ

表 18-4: 消費電流と消費電力 ( 内部レギュレータ無効 )

3.3 Vデバイス電流 (mA)

(A)Note 5,Note 7


(B)Note 6,Note 7

TXトランス電流 (mA)

(C)Note 8

2.5 Vトランス使用時の

デバイス電力(mW)

Note 9,Note 10

2.5 Vトランス使用時の

デバイス電力(mW)

Note 9,Note 11

リセット (RST#) Typ. 23.6 28.3 0.0 112 112

D0、100BASE-TXトラフィックあり

Typ. 58.7 51.0 82.0 461 526

D0、100BASE-TXアイドル

Typ. 63.4 49.9 82.0 475 540

D0、PHY Energy Detect パワーダウン(両方のPHY)

Typ. 7.9 30.8 0.0 64 63

D0、PHY 全般パワーダウン(両方のPHY)

Typ. 1.5 30.6 0.0 42 42


Typ. 63.4 37.5 82.0 460 525

D1、PHY Energy Detectパワーダウン(両方のPHY)

Typ. 7.8 17.6 0.0 47 47


Typ. 1.5 17.7 0.0 27 27


Typ. 63.4 37.5 82.0 460 525

D2、PHY Energy Detectパワーダウン(両方のPHY)

Typ. 7.8 6.3 0.0 34 34


Typ. 1.5 6.1 0.0 13 13


Typ. 1.5 2.7 0.0 9 9


LAN9252
18.4.2 内部レギュレータ有効
Note 12: VDD33TXRX1、VDD33TXRX2、VDD33BIAS、VDD33、VDDIONote 13: VDD12TX1 と VDD12TX2 は PCB を介して内部レギュレータによって駆動されます。この電流は VDD33

から供給されます。

Note 14: 電流の計測値は、トランスまたはオプションの外部 LED に供給される電力は含みません。

Note 15: Ethernet 部品の電流は、トランスの電源レール電圧 (2.5 V または 3.3 V) とは無関係です。両方の PHY が銅線ツイストペアモードの場合の値を示しています。片方の PHY が 100BASE-FX モードの場合、消費電流は 1/2 です。両方の PHY が 100BASE-FX モードの場合、消費電流は 0 です。

Note 16: トランスに流れる電流によるトランスミッタの消費電力を含みます。

Note 17: 3.3*(A) + (2.5)*(C) @ TypNote 18: 3.3*(A) + (3.3)*(C) @ Typ

表 18-5: 消費電流と消費電力 ( 内部レギュレータ有効 )


(A)Note 12,Note 13,Note 14

TXトランス電流 (mA)

(C)Note 15

2.5 Vトランス使用時のデバイス電力(mW)

Note 16,Note 17

2.5 Vトランス使用時のデバイス電力(mW)

Note 16,Note 18

リセット (RST#) Typ. 51.2 0.0 169 169

D0、100BASE-TXトラフィックあり

Typ. 112.0 82.0 576 642


Typ. 113.5 82.0 580 646

D0、PHY Energy Detect パワーダウン ( 両方の PHY)

Typ. 39.7 0.0 132 132

D0、PHY 全般パワーダウン ( 両方の PHY)

Typ. 33.0 0.0 109 109


Typ. 100.5 82.0 537 603

D1、PHY Energy Detectパワーダウン ( 両方の PHY)

Typ. 26.0 0.0 86 86


Typ. 19.4 0.0 65 65


Typ. 100.5 82.0 537 603

D2、PHY Energy Detectパワーダウン ( 両方の PHY)

Typ. 14.8 0.0 49 49


Typ. 7.8 0.0 26 26


Typ. 4.3 0.0 15 15


LAN9252
18.5 DC 仕様
表 18-6: 不変 I/O DC 特性

パラメータ記号 Min. Typ. Max. 単位 Note

IS タイプ入力バッファ

Low 入力レベル

High 入力レベル

シュミットトリガヒステリシス(VIHT - VILT)

入力リーク(VIN = VSSまたは VDD33)

入力静電容量

プルアップインピーダンス(VIN = VSS)

プルダウンインピーダンス(VIN = VDD33)

VILI

VIHI

VHYS

IIH

CIN

RDPU

RDPD

-0.3

2.0

121

-10

6

52

0.8

3.6

151

10

3

8.9

79

V

V

mV

µA

pF

kΩ

kΩ

Note 19

AI タイプ入力バッファ(FXSDENA/FXSDENB)

Low 入力レベル


VIL

VIH

-0.3

1.2

0.8

VDD33+0.3

V

VAI タイプ入力バッファ(RXPA/RXNA/RXPB/RXNB)

差動入力レベル

コモンモード電圧

入力静電容量

VIN-DIFF

VCM

CIN

0.1

1.0 VDD33TXRXx-1.3

VDD33TXRXx

5

V

V

pFAI タイプ入力バッファ(FXLOSEN 入力 )

ステート A しきい値

ステート B しきい値

ステート C しきい値

VTHA

VTHB

VTHC

-0.3

1.2

2.3

0.8

1.7

VDD33+0.3

V

V

VICLK タイプ入力バッファ(OSCI入力 )

Low 入力レベル


入力リーク

VILI

VIHI

IILCK

-0.3

OSCVDD12-0.35

-10

0.35

3.6

10

V

V

µA

Note 20


LAN9252

Note 19: この仕様は全ての入力および 3 ステート双方向ピンに適用されます。内部プルダウンおよびプルアップ抵抗により、ピンあたり +/- 50 µA (typ.) が加算されます。

Note 20: OSCIは 25 MHz シングルエンドクロックオシレータでも駆動できます。

Note 21: LVPECL 互換です。

Note 22: VOFFSET は外部抵抗ネットワークの構成で決まります。クロストークによる問題を防ぐには、表中に記載の値を推奨します。

ILVPECL 入力バッファ

Low 入力レベル


VIL-VDD33TXRXx

VIH-VDD33TXRXx

VDD33TXRXx+0.3

-1.14

-1.48

0.3

V

V

Note 21

Note 21OLVPECL 出力バッファ

Low 出力レベル

High 出力レベル

ピークツーピーク差動(SFF モード )

ピークツーピーク差動(SFP モード )

コモンモード電圧

オフセット電圧

負荷容量

VOL

VOH

VDIFF-SFF

VDIFF-SFP

VCM

VOFFSET

CLOAD

VDD33TXRXx-1.025

1.2

0.6

1.0

1.6

0.8

VDD33TXRXx-1.3

40

VDD33TXRXx-1.62

2.0

1.0

10

V

V

V

V

V

mV

pF

Note 22

表 18-6: 不変 I/O DC 特性 ( 続き )パラメータ記号 Min. Typ. Max. 単位 Note


LAN9252

表 18-7: 可変 I/O DC 特性

パラメータ記号 Min. 1.8 VTyp.

3.3 VTyp. Max. 単位 Note

VIS タイプ入力バッファ

Low 入力レベル


立ち下がりしきい値

立ち上がりしきい値

シュミットトリガヒステリシス(VIHT - VILT)

入力リーク(VIN = VSS または VDDIO)

入力静電容量

プルアップインピーダンス(VIN = VSS)

プルアップ電流(VIN = VSS)

プルダウンインピーダンス(VIN = VDD33)

プルダウン電流(VIN = VDD33)

VILI

VIHI

VILT

VIHT

VHYS

IIH

CIN

RDPU

IDPU

RDPD

IDPD

-0.3

0.64

0.81

102

-10

54

20

54

19

0.83

0.99

158

68

27

68

26

1.41

1.65

138

82

67

85

66

3.6

1.76

1.90

288

10

2

V

V

V

V

mV

µA

pF

kΩ

µA

kΩ

µA

シュミットトリガ

シュミットトリガ

Note 23

VO8 タイプバッファ

Low 出力レベル


VOL

VOH VDDIO - 0.4

0.4 V

V

IOL = 8 mA

IOH = -8 mAVOD8 タイプバッファ

Low 出力レベル VOL 0.4 V IOL = 8 mAVO12 タイプバッファ

Low 出力レベル


VOL

VOH VDDIO - 0.4

0.4 V

V

IOL = 12 mA

IOH = -12 mAVOD12 タイプバッファ

Low 出力レベル VOL 0.4 V IOL = 12 mAVOS12 タイプバッファ

High 出力レベル VOH VDDIO - 0.4 V IOH = -12 mAVO16 タイプバッファ

Low 出力レベル


VOL

VOH VDDIO - 0.4

0.4 V

V

IOL = 16 mA

IOH = -16 mA


LAN9252
Note 23: この仕様は全ての入力および 3 ステート双方向ピンに適用されます。内部プルダウンおよびプルアップ抵抗
により、ピンあたり +/- 50 µA (typ.) が加算されます。

Note 24: トランスのライン側でラインを 100 Ω (+/- 1%) 抵抗に置き換えて計測しています。

Note 25: パルスピークの 50% 時のパルス幅 16 ns からのオフセットです。

Note 26: 差動計測した値です。

表 18-8: 100BASE-TX トランシーバの特性

パラメータ記号 Min. Typ. Max. 単位 Note

ピーク差動出力電圧 High VPPH 950 - 1050 mVpk Note 24ピーク差動出力電圧 Low VPPL -950 - -1050 mVpk Note 24信号振幅対称性 VSS 98 - 102 % Note 24信号立ち上がり / 立ち下がり時間 TRF 3.0 - 5.0 ns Note 24信号立ち上がり / 立ち下がり対称性 TRFS - - 0.5 ns Note 24デューティサイクル歪み DCD 35 50 65 % Note 25オーバーシュート / アンダーシュート VOS - - 5 %ジッタ - - - 1.4 ns Note 26


LAN9252
18.6 AC 仕様
このセクションではデバイスの各種 AC タイミング仕様を示します。

Note: I2C タイミングは NXP 社の『I2C-Bus Specification』に準拠しています。I2C タイミングの詳細は NXP 社の『I2C-Bus Specification』を参照してください。

Note: MII/SMI タイミングは『IEEE 802.3 Specification』に準拠しています。

Note: RMII タイミングは RMII Consortium の『RMII Specification R1.2』に準拠しています。

18.6.1 等価試験負荷

特に明記しない限り、出力タイミング仕様は図 18-1 に示す 25 pF の等価試験負荷を前提とします。

図 18-1: 出力等価試験負荷

25 pF

OUTPUT


LAN9252
18.6.2 電源シーケンシングタイミング
本デバイスの電源シーケンシングのタイミング要件を下図に示します。VDDIO、VDD33、VDD33TXRX1、VDD33TXRX2、VDD33BIAS、トランスの電源は全て、仕様で定義された tpon 期間内に動作レベルに達する必要があります。内部レギュレータ無効での動作中は、VDDCR、OSCVDD12、VDD12TX1、VDD12TX2 もこの要件に含まれます。

また、VDDIO 電源は 1.0 V に達してから 15 ms 以内に動作電圧レベルの 80% (1.8 V 動作の場合 1.44 V、2.5 V 動作の場合 2.0 V、3.3 V 動作の場合 2.64 V) に達する必要があります。この要件は、セクション 18.6.3、「リセットおよびコンフィグレーションストラップのタイミング」に示すように外部リセットを使う場合は無視しても安全です。

デバイスの電源は、仕様で定義された tpoff 期間内に全てが 0 V に達する限り、任意の順番で OFF にできます。

図 18-2: 電源シーケンシングタイミング - 内部レギュレータの場合

図 18-3: 電源シーケンシングタイミング - 外部レギュレータの場合

表 18-9: 電源シーケンシングのタイミング値


tpon 電源ターンオン時間 - - 50 mstpoff 電源ターンオフ時間 - - 500 ms

VDDIO

Magnetics Power

tpon tpoff

VDD33, VDD33BIAS, VDD33TXRX1, VDD33TXRX2

VDDIO

Magnetics Power

tpon tpoff

VDD33, VDD33BIAS, VDD33TXRX1, VDD33TXRX2

VDDCR, OSCVDD12, VDD12TX1, VDD12TX2


LAN9252
18.6.3 リセットおよびコンフィグレーションストラップのタイミング
RST# ピンのタイミング要件、およびコンフィグレーションストラップピンと出力駆動との関係を下図に示します。RST# のアサートは要件ではありません。しかしこの信号を使う場合、指定された期間以上アサートする必要があります。RST# ピンはいつでもアサートできますが、全ての外部電源が動作レベルに達した後、tpurstd が経過するまではネゲートできません。詳細はセクション 6.2、「リセット」(p. 38) を参照してください。

Note: RST# をネゲートする前にクロック入力が安定している必要があります。

Note: デバイスコンフィグレーションストラップは RST# のアサートの結果としてラッチされます。詳細はセクション 6.2.1、「チップレベルリセット」(p. 39) を参照してください。

Note: ここに示したコンフィグレーションストラップのラッチと出力駆動のタイミングは、パワーオンリセットが既に完了している事を前提としています。それ以外の場合、セクション 18.6.4、「パワーオンとコンフィグレーションストラップのタイミング」に記載のタイミングが適用されます。

図 18-4: RST# ピンとコンフィグレーションストラップのラッチのタイミング

表 18-10: RST# ピンとコンフィグレーションストラップのラッチのタイミング値


tpurstd 外部電源が動作レベルに達してから RST# をネゲートするまでの時間

25 ms

trstia RST# 入力のアサート時間 200 - - stcss RST#がネゲートされる前のコンフィグレーションストラップ

ピンのセットアップ時間

200 - - ns

tcsh RST#がネゲートされた後のコンフィグレーションストラップピンのホールド時間

10 - - ns

todad RST# がネゲートされてから出力が駆動されるまでの時間 3 - - µs

tcss

RST#

Configuration Strap Pins

trstia

tcsh

Output Drive

todad

All External Power Supplies tpurstd

Vopp


LAN9252
18.6.4 パワーオンとコンフィグレーションストラップのタイミング
パワーオンに対するコンフィグレーションストラップの有効なタイミング要件を下図に示します。パワーオン時に有効なコンフィグレーションストラップ値を読み出すには、以下のタイミング要件を満たす必要があります。

Note: コンフィグレーションストラップはプルアップまたはプルダウンする必要があります。コンフィグレーションストラップを入力として駆動してはいけません。

デバイスコンフィグレーションストラップはRST#のアサートの結果としてもラッチされます。詳細はセクション 18.6.3、「リセットおよびコンフィグレーションストラップのタイミング」とセクション 6.2.1、「チップレベルリセット」(p. 39) を参照してください。

図 18-5: パワーオンとコンフィグレーションストラップのラッチのタイミング

表 18-11: パワーオンとコンフィグレーションストラップのラッチのタイミング値


tcfg コンフィグレーションストラップ有効までの時間 - - 15 ms

All External Power Supplies

Configuration Straps

tcfg

Vopp


LAN9252
18.6.5 ホストバスインターフェイスの I/O タイミング
ホストバスインターフェイスのタイミング仕様はセクション 9.4.5、「多重化アドレス指定モードのタイミング要件」(p. 78) とセクション 9.5.7、「インデックスアドレス指定モードのタイミング要件」(p. 98) を参照してください。

18.6.6 SPI/SQI スレーブインターフェイスの I/O タイミング

SPI/SQI スレーブバスインターフェイスのタイミング仕様はセクション 10.3、「SPI/SQI タイミング要件」(p. 119) を参照してください。

18.6.7 I2C EEPROM の I/O タイミング

I2C EEPROM アクセスのタイミング仕様はセクション 13.1、「I2C インターフェイスのタイミング要件」(p. 295) を参照してください。

18.6.8 EtherCAT MII ポート管理アクセスの I/O タイミング

MIIポート管理アクセスのタイミング仕様はセクション12.9.7、「外部PHYのタイミング」(p. 206)を参照してください。

18.6.9 MII の I/O タイミング

MII ポートインターフェイスのタイミング仕様はセクション 12.9.7、「外部 PHY のタイミング」(p. 206) を参照してください。

18.6.10 JTAG タイミング

JTAG インターフェイスのタイミング仕様は表 17.1.1、「JTAG タイミング要件」(p. 306) を参照してください。


LAN9252
18.7 クロック回路
本デバイスは 25 MHz 水晶振動子または 25 MHz シングルエンドクロックオシレータ (±50 ppm) 入力で動作します。シングルエンドクロックオシレータを使う場合、OSCO は未接続のままとし、OSCI はセクション 18.0、「動作特性」に記載の仕様値を満たしたクロック信号で駆動します。水晶振動子の推奨仕様は、表 18-12 を参照してください。

Note 27: 周波数偏差と周波数安定性の大許容値はアプリケーションごとに異なります。どのアプリケーションもIEEE の総許容誤差 ±50 ppm を満たす必要があるため、これら 2 つの値の合計はエージングを考慮して約 ±45 ppm とする必要があります。

Note 28: 周波数経年変化はエージングとも呼びます。

Note 29: 100BASE-TX の総許容誤差は ±50 ppm です。

Note 30: 周波数偏差と周波数安定性の大許容値はアプリケーションごとに異なります。どのアプリケーションもEtherCAT の総許容誤差 ±25 ppm を満たす必要があるため、これら 2 つの値の合計はエージングを考慮して約 ±15 ppm とする必要があります。

表 18-12: 推奨振動子の仕様

パラメータ記号 Min. NOM Max. 単位 Note

水晶カット AT (typ.)

水晶振動子発振モード基本波モード

水晶振動子校正モード並列共振モード

周波数 Ffund - 25.000 - MHz

802.3 周波数公差 (25oC) Ftol - - ±40 ppm Note 27

802.3 周波数温度安定性 Ftemp - - ±40 ppm Note 27

802.3 周波数経時変化 Fage - ±3 ～ 5 - ppm Note 28

802.3 総許容誤差 - - ±50 ppm Note 29

EtherCAT 周波数公差 (25oC) Ftol - - ±15 ppm Note 30

EtherCAT 周波数温度安定性 Ftemp - - ±15 ppm Note 30

EtherCAT 周波数経時変化 Fage - ±3 ～ 5 - ppm Note 28

EtherCAT 総許容誤差 - - ±25 ppm Note 31

並列容量 CO - - 7 pF

負荷容量 CL - - 18 pF

励振レベル PW 300 Note 32

- - µW

等価直列抵抗 R1 - - 100 Ω

動作温度レンジ Note 33 - Note 34 oC

OSCI ピン容量 - 3 (typ.) - pF Note 35

OSCO ピン容量 - 3 (typ.) - pF Note 35


LAN9252
Note 31: EtherCAT の総許容誤差は ±25 ppm です。
Note 32: CO 5 pF、CL 12 pF、R180 Ω の場合、500 Ω の直列抵抗を追加すると励振レベル PW の小要件を100 µW まで下げる事ができます。

Note 33: 商業用温度レンジ品で 0 °C、産業用温度レンジ品、拡張産業用温度レンジ品で -40 °C です。

Note 34: 商業用温度レンジ品で +70 °C、産業用温度レンジ品で +85 °C、拡張産業用温度レンジ品で +105 °C です。

Note 35: パッド、ボンディングワイヤ、リードフレームを含む値です。PCB の静電容量はこの値に含みません。これら 2 つの外付け負荷コンデンサの値を正確に求めるには、OSCI ピン、OSCO ピン、PCB の静電容量の値が必要です。総負荷容量は、水晶振動子の動作周波数が 25.000 MHz となる場合の水晶振動子から見た回路側の負荷容量と同じにする必要があります。


LAN9252
19.0 パッケージ情報
19.1 64-QFN

図 19-1: 64-QFN パッケージ


LAN9252

図 19-2: 64-QFN パッケージの寸法

ピン 1 のビジュアルインデックスの場所にはばらつきがありますが、必ず斜線部分内にあります。

パッケージはダイサーで個片化されています。

寸法と許容誤差は ASME Y14.5M に準拠しています。

BSC: 基本寸法、理論的に正確な値、許容誤差なしで表示

REF: 参考寸法、通常は許容誤差を含まない、情報としてのみ提示される値

単位ミリメートル

寸法

ピン数

ピッチ

全高

スタンドオフ

コンタクト厚

全幅

露出パッド幅

全長

露出パッド長

コンタクト幅

コンタクト長

コンタクト - 露出パッド間距離

Note:


LAN9252
19.2 64-TQFP-EP
図 19-3: 64-TQFP-EP パッケージ

ピン 1 のビジュアルインデックスの場所にはばらつきがありますが、必ず斜線部分内にあります。コーナー部の面取りはオプションで、サイズは異なります。D1 と E1 の寸法はバリを含みません。バリは側面から 0.25 mm を超えません。寸法と許容誤差は ASME Y14.5M に準拠しています。

BSC: 基本寸法、理論的に正確な値、許容誤差なしで表示

単位ミリメートル

寸法

ピン数

全高

モールドパッケージ厚

スタンドオフ

足長

フットプリント

足角

Note:

PKG 全長 / 幅PKG 本体長 / 幅露出パッド長 / 幅ピン厚

ピン幅

モールドドラフト角トップ

モールドドラフト角ボトム

ピン 1 のビジュアルインデックスの場所にはばらつきがありますが、必ず斜線部分内にあります。コーナー部の面取りはオプションで、サイズは異なります。D1 と E1 の寸法はバリを含みません。バリは側面から 0.25 mm を超えません。寸法と許容誤差は ASME Y14.5M に準拠しています。

BSC: 基本寸法、理論的に正確な値、許容誤差なしで表示REF: 参考寸法、通常は許容誤差を含まない、情報としてのみ提示される値

ピンピッチ



LAN925220.0 改訂履歴

表 20-1: 改訂履歴

リビジョンレベルセクション / 図 / 項目改訂内容

DS00001909A (2015/04/06)

本書は初版です。

LAN9252

DS00001909A_JP-page 326 2016 Microchip Technology Inc.

Microchip 社のウェブサイト

Microchip 社は自社が運営するウェブサイト (www.microchip.com) を通してオンラインサポートを提供しています。当ウェブサイトでは、お客様に役立つ情報とファイルを簡単に見つけ出せます。一般的なインターネットブラウザから以下の内容がご覧になれます。

• 製品サポート – データシートとエラッタ、アプリケーションノート、サンプルコード、設計リソース、ユーザガイドとハードウェアサポート文書、新ソフトウェアリリース、ソフトウェアアーカイブ

• 一般的技術サポート – よく寄せられる質問 (FAQ)、技術サポートのご依頼、オンラインディスカッショングループ、Microchip 社のコンサルタントプログラムメンバーの一覧

• Microchip 社の事業 – 製品セレクタと注文のガイド、Microchip 社の新プレスリリース、セミナーとイベントの一覧、Microchip 社の各営業所、販売代理店、工場の一覧

お客様向け変更通知サービス

Microchip 社のお客様向け変更通知サービスは、お客様に Microchip 社製品の新情報をお届けするサービスです。ご興味のある製品ファミリまたは開発ツールに関する変更、更新、リビジョン、エラッタ情報をいち早くメールにてお知らせします。

当サービスをご希望のお客様は、Microchip 社ウェブサイト (www.microchip.com) でご登録ください。[Support] の[Customer Change Notification] をクリックして登録手順に従います。

お客様サポート

Microchip 社製品をお使いのお客様は、以下のチャンネルからサポートをご利用になれます。

• 販売代理店

• 弊社営業所

• 技術サポート

サポートは販売代理店までお問い合わせください。もしくは弊社までご連絡ください。本書の末尾には各国営業所の一覧を記載しています。

技術サポートは以下のウェブページからもご利用になれます。http://microchip.com/support






LAN9252製品識別システム

ご注文または製品の価格 / 納期に関しては、弊社または販売代理店までお問い合わせください。

デバイス : LAN9252

テープ & リールオプション :

ブランク= 標準パッケージ ( トレイ )T = テープ & リール (Note 1)

温度レンジ : ブランク= 0C ～ +70C ( 商業用温度レンジ )I = -40C ～ +85C ( 産業用温度レンジ )V = -40C ～ +105C ( 拡張産業用温度レンジ )

(Note 2)

パッケージ : ML = 64 ピン QFNPT = 64 ピン TQFP-EP

例 :a) LAN9252/ML

標準パッケージ ( トレイ )、商業用温度レンジ、64 ピン QFN

b) LAN9252TI/PTテープ & リール産業用温度レンジ、64 ピン TQFP-EP

Note 1: テープ＆リールの識別情報は、カタログの製品番号説明にのみ記載されています。これは製品の注文時に使う識別情報であり、デバイスのパッケージには印刷されていません。テープ & リールが選択できるパッケージの在庫 / 供給状況は、弊社または代理店、営業所までお問い合わせください。

2: 拡張産業用温度レンジ (105ºC) は64-QFN でのみサポートします。

製品番号

デバイステープ & リールオプション

/

温度レンジ

XX[X] [X]

パッケージ

Microchip 社製デバイスのコード保護機能に関して以下の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に

流通している同種製品の中でもも高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解では、こうした手法

は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知

的所有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱いているお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保

護機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社の

コード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著作

物に不正なアクセスを受けた場合、デジタルミレニアム著作権法の定めるところにより損害賠償訴訟を起こす権利があります。

本書に記載されているデバイスアプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

関して、状態、品質、性能、商品性、特定目的への適合性を

はじめとする、いかなる類の表明も保証も行いません。

Microchip 社は、本書の情報およびその使用に起因する一切の

責任を否認します。生命維持装置あるいは生命安全用途に

Microchip 社の製品を使用する事は全て購入者のリスクとし、

また購入者はこれによって発生したあらゆる損害、クレーム、

訴訟、費用に関して、Microchip 社は擁護され、免責され、損

害を受けない事に同意するものとします。暗黙的あるいは明

示的を問わず、Microchip 社が知的財産権を保有しているライ

センスは一切譲渡されません。

2016 Microchip Technology Inc.

商標

Microchip 社の名称とロゴ、Microchip ロゴ、dsPIC、FlashFlex、flexPWR、JukeBlox、KEELOQ、KEELOQlogo、Kleer、LANCheck、MediaLB、MOST、MOST logo、MPLAB、OptoLyzer、PIC、PICSTART、PIC32　logo、RightTouch、SpyNIC、SST、SSTLogo、SuperFlash および UNI/O は米国およびその他の国に

おける Microchip Technology Incorporated の登録商標です。

Embedded Control Solutions Company、mTouch は米国に

おける Microchip Technology Incorporated の登録商標です。

Analog-for-the-Digital Age、BodyCom、chipKIT、chipKIT logo、CodeGuard、dsPICDEM、dsPICDEM.net、ECAN、In-Circuit SerialProgramming、ICSP、Inter-Chip Connectivity、KleerNet、KleerNetlogo、MiWi、motorBench、MPASM、MPF、MPLAB Certified logo、MPLIB、MPLINK、MultiTRAK、NetDetach、Omniscient CodeGeneration、PICDEM、PICDEM.net、PICkit、PICtail、RightTouchlogo、REAL ICE、SQI、Serial Quad I/O、Total Endurance、TSHARC、USBCheck、VariSense、ViewSpan、WiperLock、Wireless DNA、および ZENA は米国およびその他の MicrochipTechnology Incorporated の商標です。

SQTP は米国における Microchip Technology Incorporated の

サービスマークです。

Silicon Storage Technology は他の国における MicrochipTechnology Inc. の登録商標です。

GestIC は Microchip Technology Inc. の子会社である MicrochipTechnology Germany II GmbH & Co. & KG 社の他の国における

登録商標です。

その他本書に記載されている商標は各社に帰属します。

© 2016, Microchip Technology Incorporated, All Rights Reserved.

ISBN: 978-1-63277-466-8

DS00001909A_JP - p. 328

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham ( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システムプロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コードホッピングデバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。


北米本社2355 West Chandler Blvd.Chandler, AZ 85224-6199Tel: 480-792-7200 Fax: 480-792-7277技術サポート : http://www.microchip.com/supportURL: www.microchip.comアトランタDuluth, GA Tel: 678-957-9614 Fax: 678-957-1455オースティン、TXTel: 512-257-3370 ボストンWestborough, MATel: 774-760-0087 Fax: 774-760-0088シカゴItasca, ILTel: 630-285-0071 Fax: 630-285-0075クリーブランドIndependence, OHTel: 216-447-0464Fax: 216-447-0643ダラスAddison, TXTel: 972-818-7423 Fax: 972-818-2924デトロイトNovi, MI Tel: 248-848-4000ヒューストン、TXTel: 281-894-5983インディアナポリスNoblesville, INTel: 317-773-8323Fax: 317-773-5453ロサンゼルスMission Viejo, CATel: 949-462-9523 Fax: 949-462-9608ニューヨーク、NY Tel: 631-435-6000サンノゼ、CATel: 408-735-9110カナダ - トロント

Tel: 905-673-0699 Fax: 905-673-6509

アジア / 太平洋アジア太平洋支社Suites 3707-14, 37th FloorTower 6, The GatewayHarbour City, KowloonHong KongTel: 852-2943-5100Fax: 852-2401-3431オーストラリア - シドニー

Tel: 61-2-9868-6733Fax: 61-2-9868-6755中国 - 北京

Tel: 86-10-8569-7000Fax: 86-10-8528-2104中国 - 成都

Tel: 86-28-8665-5511Fax: 86-28-8665-7889中国 - 重慶

Tel: 86-23-8980-9588Fax: 86-23-8980-9500中国 - 東莞

Tel: 86-769-8702-9880中国 - 杭州

Tel: 86-571-8792-8115Fax: 86-571-8792-8116中国 - 香港 SARTel: 852-2943-5100 Fax: 852-2401-3431中国 - 南京

Tel: 86-25-8473-2460Fax: 86-25-8473-2470中国 - 青島

Tel: 86-532-8502-7355Fax: 86-532-8502-7205中国 - 上海

Tel: 86-21-5407-5533Fax: 86-21-5407-5066中国 - 瀋陽

Tel: 86-24-2334-2829Fax: 86-24-2334-2393中国 - 深圳Tel: 86-755-8864-2200 Fax: 86-755-8203-1760中国 - 武漢

Tel: 86-27-5980-5300Fax: 86-27-5980-5118中国 - 西安

Tel: 86-29-8833-7252Fax: 86-29-8833-7256

アジア / 太平洋中国 - 厦門

Tel: 86-592-2388138 Fax: 86-592-2388130中国 - 珠海

Tel: 86-756-3210040 Fax: 86-756-3210049インド - バンガロール

Tel: 91-80-3090-4444 Fax: 91-80-3090-4123インド - ニューデリー

Tel: 91-11-4160-8631Fax: 91-11-4160-8632インド - プネ

Tel: 91-20-3019-1500日本 - 大阪

Tel: 81-6-6152-7160Fax: 81-6-6152-9310日本 - 東京

Tel: 81-3-6880-3770 Fax: 81-3-6880-3771韓国 - 大邱

Tel: 82-53-744-4301Fax: 82-53-744-4302韓国 - ソウル

Tel: 82-2-554-7200Fax: 82-2-558-5932 または

82-2-558-5934マレーシア - クアラルンプール

Tel: 60-3-6201-9857Fax: 60-3-6201-9859マレーシア - ペナン

Tel: 60-4-227-8870Fax: 60-4-227-4068フィリピン - マニラ

Tel: 63-2-634-9065Fax: 63-2-634-9069シンガポールTel: 65-6334-8870Fax: 65-6334-8850台湾 - 新竹

Tel: 886-3-5778-366Fax: 886-3-5770-955台湾 - 高雄

Tel: 886-7-213-7830台湾 - 台北

Tel: 886-2-2508-8600 Fax: 886-2-2508-0102タイ - バンコク

Tel: 66-2-694-1351Fax: 66-2-694-1350

ヨーロッパオーストリア - ヴェルス

Tel: 43-7242-2244-39Fax: 43-7242-2244-393デンマーク - コペンハーゲン

Tel: 45-4450-2828 Fax: 45-4485-2829フランス - パリ

Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79ドイツ - デュッセルドルフ

Tel: 49-2129-3766400 ドイツ - ミュンヘン

Tel: 49-89-627-144-0 Fax: 49-89-627-144-44ドイツ - プフォルツハイム

Tel: 49-7231-424750 イタリア - ミラノ Tel: 39-0331-742611 Fax: 39-0331-466781イタリア - ヴェニス

Tel: 39-049-7625286 オランダ - ドリューネン

Tel: 31-416-690399 Fax: 31-416-690340ポーランド - ワルシャワ

Tel: 48-22-3325737 スペイン - マドリッド

Tel: 34-91-708-08-90Fax: 34-91-708-08-91スウェーデン - ストックホルム

Tel: 46-8-5090-4654イギリス - ウォーキンガム

Tel: 44-118-921-5800Fax: 44-118-921-5820

各国の営業所とサービス

07/14/15

http://www.microchip.com/support


Documents

LAN9252 Data Sheet - Microchip Technologyww1.microchip.com/downloads/jp/DeviceDoc/00001909A_JP.pdfLAN9252 DS00001909A_JP - p.2 2016 Microchip Technology Inc. 大切なお客様へ