Libero: Design Creation / Verification Seminar WS04/05 Andreas Schibilla (ii4900)

Libero: Design Creation / Verification

Seminar WS04/05

Andreas Schibilla (ii4900)

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 2

Inhaltsübersicht

1. Einführung und Übersicht

2. Text Based Entry

3. ACTgen Core Builder- Arbeiten mit Macros

6. Synthese

4. Schematic Based Entry

5. Stimulus mit WaveFormer Lite

7. Anmerkungen und Schlusswort

Libero Design Creation/Verification


Design Flow in Libero


Text Based Entry

• Editor-Auswahl und Optionen

• Neue HDL-Datei erstellen (öffnen, importieren)

• Merkmale des integrierten Editors (Tabs, Edit-Fkt., Comment)

• Syntax Checker


Inhaltsübersicht


2. Text Based Entry


6. Synthese






ACTGen Core Builder

• fertige Makros für komplexe Design-Elemente erzeugen (wie z.B. Zähler, Multiplexer, Puffer, Register...)

• individuelle Konfiguration und Verwaltung mit Hilfe einer grafischen Oberfläche

• Übernahme der Makros in Text-based oder Schematic-Designs


Programmoberfläche

Core Catalog

Variety View Fenster

Configured Core View Fenster

Log Fenster


ACTGen Core Builder

Beispiel: Einen Zähler einbinden

1. VHDL-Design anlegen

2. ACTgen Core Builder starten

3. Zähler konfigurieren

4. Zähler generieren

5. Zähler mittels PortMap einbinden


Beispiel: Zähler

my_cnt.vhd:- VHDL-Beschreibung des

Cores- enthält Entity und

Architecture des Zählers

my_cnt.gen:- speichert Makro-

Parameter

my_cnt.log:- enthält Details/Parameter

in reinem Textformat


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2. Text Based Entry


6. Synthese






Schematic Based Entry


Ein Beispielentwurf

• 3-Bit Zähler mit Logik verknüpfen

Beispiel-Design

DATA 0,1,2

CLOCK

ENABLE

SLOAD

OUT

INV_OUT


Schematic Beispielablauf

1. Neue Schematic-Datei erzeugen2. Komponenten hinzufügen (kopieren)3. Komponenten miteinander verbinden4. I/O definieren5. Kommentare und Grafikelemente6. Zähler erzeugen und einbinden7. Objekte manipulieren8. BUS einzeichnen9. Speichern und Testen


Besonderheiten in ViewDraw

• Multi-Paging

• Fubes („Blackbox“)

• Eigene Symbole erzeugen und einbinden


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2. Text Based Entry


6. Synthese








Stimulus - WaveFormer Lite

Toolbar

Diagramm Fenster

Parameter Fenster

Report Fenster


Stimulus - WaveFormer Lite

• Wichtige Optionen:z.B.:

- Display Time Unit

- Base Time Unit


Signale & Clock hinzufügen

Frequenz

Offset

Flanken-verhalten

Ausdruck für Verlauf

Export

Typ undAnzeige


Signalverlauf zeichnen


BUS hinzufügen

• Virtueller BUS

• Group BUS

• Simulierte BUSSE


Testbench erzeugen

• Export Timing Diagrams As

„VHDL w/ Top Level Test Bench (*.vhd)“


Funktionale Simulation

• Testbench auswählen

• Auswertung in ModelSim


Simulations Optionen

Zeit-intervalle

Simulations-dauer

Testbench Entity


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2. Text Based Entry


6. Synthese






Synthese

• Synplify von Synplicity• LeonardoSpectrum von

Mentor Graphics• Precision RTL von

Mentor Graphics




Die Oberfläche von Synplify


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2. Text Based Entry


6. Synthese






Schlusswort

• Mögliche Fehlerquellen:

- Fehler in exportierter Testbench- falsche Simulations-Testbench gewählt- ModelSim zeigt keine Output-Signale an- ViewDraw startet nicht aus Libero heraus

• Im Vergleich zu Quartus / PeakVHDL:

- individuelle Tools einsetzbar- Schematic Eingabe möglich

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