Embed Size (px)
Citation preview
2014 年 12 月 Altera Corporation
M10-GUIDELINES
© 2014? Altera Corporation. AQUARTUS and STRATIX worOffice and in other countries. respective holders as describedcurrent specifications in accordservices at any time without noinformation, product, or servicto obtain the latest version of dproducts or services.
101 Innovation DriveSan Jose, CA 95134www.altera.com
MAX 10 FPGA デザイン・ガイドライン
このアプリケーション・ノートは、MAX® 10 FPGA を使用してデザインを作成する際
に考慮すべきデザイン・ガイドライン、推奨事項や要因をまとめたチェックリスト
を提供します。
■ このドキュメントは、デザイン・プロセスの初期段階において FPGA とシステムの
プランニングに役立てることができ、これはデザインを成功させるためにきわめ
て重要です。
■ デザイン・プロセス全体を通じてアルテラの推奨事項を守ることにより、望まし
い結果を出し、よくある問題を回避し、デザインの生産性を向上させることがで
きます。
図 1 に MAX 10 のデザイン・フローを示します。このドキュメントの各項で、デザイ
ン・フローの各部分向けのチェックリストとガイドラインを提供します。
図1. MAX 10 デザイン・フロー
Specifications Early Planning Design Entry
Design Specifications• IP Selection
Device Selection
Early Board DesignPlanning
Early Pin Planningand I/O Assignment
Hierarchical Team-basedDesign Planning
Design Implementation
Synthesisand Compilation
Timing Optimizationand Analysis
Functional TimingSimulation
Formal Verification
Power Analysisand Optimization
I/O and Clock Planning
I/O Features andPin Connections
Clock Planning
I/O SSN Considerations
Board Design
Power Pins Planning
Configuration PinsPlanning
ll rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, ds and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark All other words and logos identified as trademarks or service marks are the property of their
at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to ance with Altera's standard warranty, but reserves the right to make changes to any products and tice. Altera assumes no responsibility or liability arising out of the application or use of any e described herein except as expressly agreed to in writing by Altera. Altera customers are advised evice specifications before relying on any published information and before placing orders for
Feedba Subscri
ISO 9001:2
Page 2 はじめるまえに
はじめるまえにFPGA システムのプランニングおよびデザインを開始する前に、FPGA デバイスの機
能、ならびに MAX 10 デバイス・ファミリで使用できるデザイン・ツールと IP につ
いて十分に理解しておく必要があります。
表1. 前提条件のチェックリスト ( その １ )
No. v チェックリストの項目
1. FPGA の Device Overview を読む
Device Overview は、デバイス・ファミリで使用できる機能とオプションの概要を提供します。この資料を読むことにより、デバイス・ファミリが提供する機能や基本的な機能を把握することができます。
各 FPGA デバイス・ファミリの概要について、MAX 10 FPGA Device Overview を参照してください。
2. デザイン要件を見積もる
以下に基づいてデザインの大まかな見積もりを作成します。
■ 製品の基本的な機能
■ 類似の以前のデザイン
■ デバイスの一般的な要件
3. 利用可能なデザイン・ツールについて検討する
利用可能なデザイン、エスティメーター、システム・ビルダー、および検証ツールについて検討します。以下のアイテムは、アルテラが提供する利用可能なツールの一部です。
■ デザイン、合成、シミュレーション、プログラミングのための Quartus® ソフトウェア。このソフトウェアには Qsys、シミュレーション・ツール、検証ツールが統合されている
■ IP（intellectual property）の機能やサブシステムへのインタコネクト・ロジックを自動的に生成する次世代 SOPC Builder である、Qsys システム統合ツール
■ Mentor Graphics® の ModelSim®-Altera® シミュレーション・ソフトウェア
■ Synopsys® Design Constraints（SDC）フォーマットをサポートする、スタティック・タイミング解析向けの TimeQuest タイミング・アナライザ
■ 電力解析と 適化向けの PowerPlay Power Analyzer
■ デバッグ・ツールの SignalProbe と SignalTap II ロジック・アナライザ
■ Quartus ソフトウェアで使用可能な外部メモリ・インタフェース・ツールキット
詳しくは、アルテラ・ウェブサイトで以下のページを参照してください。
■ 製品情報
■ ソフトウェア・サポート
SOPC Builder から Qsys への移行のガイドラインについて、詳しくは AN 632: SOPC Builder to Qsys Migration Guidelines を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザインの仕様 Page 3
デザインの仕様多くの場合、FPGA はシステム全体において重要な役割を担い、また、システム・デ
ザインにおいて他の部分に影響を与えます。以下のチェックリストを用いてデザイ
ン・プロセスを開始してください。
4. 利用可能な IP について検討する
アルテラならびにサードパーティの IP パートナーは、アルテラのデバイス向けに 適化された、IP コアのパラメータ化されたブロックの幅広い選択肢を提供しており、これを実装することによりシステムの実装作業と検証に要する時間を短縮することができます。
見積もった要件に基づいて、アルテラ・ウェブサイトのすべての IP のページを参照して、必要な機能を提供する IP が入手可能かどうかを確認してください。
表1. 前提条件のチェックリスト ( その ２ )
No. v チェックリストの項目
表2. デザイン仕様のチェックリスト ( その １ )
No. v チェックリストの項目
1. デザインの詳細な仕様を作成する
ロジック・デザインを作成する、またはシステム・デザインを完成する前に、以下を行います。
■ FPGA 向け I/O インタフェースを指定する
■ 異なるクロック・ドメインを同定する
■ デザインの基本的な機能のブロック・ダイアグラムを含める
■ デザイン・ディレクトリ構造の共有について検討する。複数の設計者によるデザインでは、デザイン・ディレクトリ構造の共有がデザインの統合段階を容易にする
■ UFM の書き込みまたは消去動作を行う際には、必ず安定した電源接続を提供する。書き込みまたは消去動作中に供給電源が失われると、デバイスの損傷につながるおそれがある
2. 機能の検証やテストの詳細なプランを作成する
機能の検証のプランにより、どのようにシステムを検証するかをチームが把握できます。初期段階でのテスト・プランの作成は、テストしやすく製造しやすいデザインを作成するために役立ちます。
たとえば、ドライブ・インタフェースでビルトイン・セルフ・テスト（BIST）機能を行う予定であれば、FPGA デバイス中の Nios® II プロセッサと UART インタフェースを使用します。
詳しくは、9 ページの「利用可能なオンチップ・デバッグ・ツールについて検討する」を参照してください。
3. システム・デザイン、特に I/O インタフェースに影響を与える IP を選択する
デザインの詳細な仕様に IP（Intellectual Property）ブロックを加えます。これらの仕様を作成するために時間を割くことにより、デザイン効率は改善します。
アルテラならびにサードパーティの IP パートナーが提供する使用可能な IPについては、アルテラ・ウェブサイトのすべての IP を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 4 デバイスの選択
デバイスの選択以下のチェックリストを用いて、デザインに適したデバイス・タイプ、集積度、
パッケージの組み合わせを決定します。
4. ボード・デザインで OpenCore Plus の Tethered モードをサポートする
多くの IP コアに対して有効な OpenCore Plus 機能を使用することにより、IPライセンスを購入する前に、ハードウェアで FPGA をプログラムし、デザインを検証することができます。OpenCore Plus は、以下のモードをサポートしています。
■ Untethered— デザインは限定された時間内でのみ動作します。
■ Tethered— デザインはハードウェア評価期間の間、動作します。このモードでは、アルテラのダウンロード・ケーブルがボード上の JTAG ポートおよび Quartus Programmer を実行するホストコンピュータに接続されている必要があります。このモードを使用する場合、ボード・デザインがこの動作モードをサポートする必要があります。
5. 利用可能なシステム開発ツールについて検討する
詳しくは、アルテラ・ウェブサイトで以下のページを参照してください。
■ 製品情報
■ ソフトウェア・サポート・センター
表2. デザイン仕様のチェックリスト ( その ２ )
No. v チェックリストの項目
表3. デバイス選択のチェックリスト ( その １ )
No. v チェックリストの項目
1. 利用可能なデバイス・タイプを検討する
MAX 10 デバイス・ファミリは、さまざまなアプリケーションの要件向けに適化された複数のデバイス・タイプから構成されています。
I/O ピン数、LVDS チャネル、パッケージの種類、ロジック / メモリ / 乗算器の集積度、シングル電源かデュアル電源か、PLL、クロック配線およびスピード・グレードに基づいて、デバイスを選択します。
以下の機能オプションについて検討します。
■ コンパクト
■ フラッシュ
■ アナログ - デジタル・コンバータ（ADC）
詳しくは、MAX 10 FPGA Device Overview を参照してください。
2. ロジック、メモリ、および乗算に要求される集積度を見積もる
MAX 10 デバイスは、デバイス・ロジック・リソース量の異なるさまざまな集積度を提供します。必要なロジック集積度の決定は、デザイン・プランニング・プロセスにおいて難しい部分です。より多くのロジック・リソースを持つデバイスには、より大きく、より複雑なデザインを実装できますが、一般に、コストも高くなります。小さなデバイスでは、スタティック電力消費量が低くなります。
詳しくは、MAX 10 Embedded Multipliers User Guide を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デバイスの選択 Page 5
3. バーティカル・デバイス・マイグレーションの可否ならびに要件について検討する
デザインを異なるデバイス集積度に移行するための柔軟性が必要かどうか決定します。デザインが完成に近づいた時点で、考えられうる今後のデバイス・マイグレーションに対応するための柔軟性を担保するデバイスの集積度とパッケージを選択します。
ピン・マイグレーションの互換性を確認するには、Quartus ソフトウェアのPin Planner で Pin Migration View ウィンドウを使用します。Pin Migration Viewウィンドウは、マイグレーション・デバイス間で想定されるピン間の相違点を特定するために役立ちます。
■ 1 つのデバイスに VCC または GND に接続するピンがあり、しかし別のデバイスでこれが I/O ピンになっていれば、Quartus ソフトウェアはこれらのピンが I/O として使用されないようにする。マイグレーションでは、これらのピンが適切な PCB プレーンに接続されるようにする
■ 2 つのデバイス間を同じパッケージで移行する場合、元のデザインの小さい方のダイでは接続されていないピンは、大きなダイの VCC または GND に接続する。
ピン・マイグレーションの互換性の検証について詳しくは、Quartus Handbookの Managing Device I/O Pins の章を参照してください。
4. 類似したデザインのリソース使用率レポートについて検討する
アルテラ・デバイスをターゲットとする別のデザインがあれば、それらのリソース使用率を新しいデザインの見積もりとして使用することができます。コーディング・スタイル、デバイス・アーキテクチャ、ならびに Quartus ソフトウェアで使用する 適化オプションが、デザインのリソースの使用率とタイミング性能に大幅な影響を与えることがあります。
アルテラ IP デザインの特定のコンフィギュレーション向けにリソース使用率を見積もるには、関連する MAX 10 ユーザー・ガイドを参照してください。
5. 今後の開発とデバッグ向けにデバイスのリソースを確保しておく
デザイン要件を満たすとともに、デザイン・サイクルの後半でロジックを追加する、デザインをアップグレードする、または拡張する必要が生じる場合に備えた安全マージンを含めてデバイスを選択します。インクリメンタル・デザインまたはチーム・ベース・デザインでは、デザインのフロアプランの作成を容易にするために、デバイス内に追加的なスペースが必要な場合もあります。
10 ページの「デバッグ・ツールをプランニングするガイドラインについて検討する」での説明のように、デバッグ用リソースの確保について検討します。
表3. デバイス選択のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 6 デバイスの選択
6. 必要な I/O ピン数を見積もる
他のシステム・ブロックとデザインのインタフェース要件を考慮しながら、アプリケーションに必要な I/O ピン数を決定します。いずれのデザインも、Quartus ソフトウェアでコンパイルすることにより、使用されている I/O ピン数を特定できます。
同時スイッチング・ノイズ（SSN）への配慮、ピン配置のガイドライン、専用入力として使用されているピン、各 I/O バンクでの I/O 規格の対応の可否、I/O バンクのロウとカラムにおける I/O 規格とスピードの違い、ならびにパッケージのミグレーション・オプションを含む、その他の要素もデザインに必要な I/O ピン数に影響します。
ピン位置の選択について詳しくは、7 ページの「ボード・デザイン」と 19ページの「I/O およびクロックのプランニング」の関連トピックを参照してください。
7. デバッグのために確保しておく必要がある I/O ピンについて検討する
10 ページの「デバッグ・ツールをプランニングするガイドラインについて検討する」での説明のように、デバッグのために確保する I/O ピンについて検討します。
8. LVDS チャネル数が十分であるかを検証する
集積度とパッケージのピン数が大きいほど、多数の差動信号向け全二重 LVDSチャネルを利用できます。十分な LVDS チャネルを備えることができるデバイスの集積度とパッケージの組み合わせを確保してください。
9. PLL 数とクロック配線リソースを検証する
選択したデバイスの集積度とパッケージの組み合わせで、デザインに十分なPLL とクロック配線リソースを含むことができるかを検証します。GCLK リソースは特定の PLL 間で共有され、これは使用可能な入力に影響します。
クロック・ピンおよびグローバル配線リソースに関しての詳細ならびに参考資料については、19 ページの「I/O およびクロックのプランニング」を参照してください。
表3. デバイス選択のチェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 7
ボード・デザインこの項のチェックリストをガイドラインとして用いて、ボードをデザインします。
早期のボード・デザイン早期のプランニングによって、FPGA チームが PCB ボード設計者とシステム設計者に
情報を早期に提供することができます。
10. 要求されるスピード・グレードを決定する
デバイスのスピード・グレードは、デバイスのタイミング性能とタイミング収束、ならびに電力の使用量にも影響を与えます。デザインに必要なスピード・グレードを判断する 1 つの方法は、具体的な I/O インタフェースでサポートされているクロック・レートを検討することです。
異なるスピード・グレードのデバイスで、デバイスの異なる側面の I/O ピンを使用するメモリ・インタフェース向けにサポートされる各クロック・レートについての情報を得るには、外部メモリ・インタフェース・スペック・エスティメーター・ページの見積もりツールを使用します。
プロトタイピングしているときに 速のスピード・グレードを使用すると、デザインがタイミング要求を満たすための 適化に費やす時間が少なくなるため、コンパイル時間を短縮できます。デザインがタイミング要件を満たせば、その後で遅いスピード・グレードに移行して製品のコストを削減します。
スピード・グレードの異なるデバイスに移行する際には、タイミング解析のタイミング・レポートをチェックして、MAX 10 デバイス内の異なるブロック間、MAX 10 デバイス間、ならびにボード上の他のデバイスとの間にタイミング違反がないようにします。
常に、デザインが異なるスピード・グレードのデバイスで動作できるような十分なタイミング・マージンを持つデザインをします。
使用できるスピード・グレードについて詳しくは、MAX 10 FPGA Device Datasheet を参照してください。
11. デバイス向けにサポートされるイメージの数を決定する
デザインにデュアル・コンフィギュレーション機能が必要であれば、デュアル・コンフィギュレーション・イメージつまり 2 つの FPGA ビットストリームをサポートするデバイスを選択します。10M02 デバイスを除くすべてのMAX 10 デバイスは、デュアル・コンフィギュレーション機能をサポートしています。
表3. デバイス選択のチェックリスト ( その ４ )
No. v チェックリストの項目
表4. 早期のボード・デザインのプランニング・チェックリスト ( その １ )
No. v チェックリストの項目
1. コンフィギュレーション手法を選択する
内部コンフィギュレーション手法、ならびに必要な、またはオプションのピン設定について、詳しくは、MAX 10 FPGA Configuration User Guide を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 8 ボード・デザイン
2. 必要な機能をボードがサポートするようにする
■ データ復元 — データ圧縮を有効にすると、ストレージ要件とプログラミング時間（フラッシュへの書き込み）が削減される。コンフィギュレーション時間（CRAM への書き込み）は増加する
■ デザイン・セキュリティ — この機能は 128 ビットのセキュリティ・キーを用いてデザインを不正な複製、リバース・エンジニアリング、および改ざんから保護する。デバイスは、AES アルゴリズムを使用してコンフィギュレーション・ビットストリームを復号できる。デザイン・セキュリティは、JTAG コンフィギュレーション手法では使用できない
■ デュアル・コンフィギュレーション — この機能は、セルフ・ダウンロード・モードでのみサポートされる
■ SEU 緩和 — 巡回冗長検査（CRC）エラー検出と SEU エラーのチェックを自動的に行うデバイス専用の回路。SEU エラーの検出向けに、CRC_ERROR ピンをエラーのフラグのために使用し、システムが必要な処置を行うようにデザインする。CRC エラー検出機能を有効にしない場合には、CRC_ERRORピンをデザインの I/O ピンとして使用することもできる
詳しくは、MAX 10 FPGA Configuration User Guide を参照してください。
3. Auto-restart after configuration error オプションについてプランニングする
コンフィギュレーション・エラーが生じた際に nSTATUS ピンを Low に駆動することによりデバイスを内部的にリセットするために、Auto-restart after configuration error オプションを有効にします。デバイスは、リセット・タイムアウト期間を過ぎると nSTATUS ピンを解放します。この動作により、コンフィギュレーション・サイクルを再開することができます。nSTATUS ピンは、VCCIO への 10 KΩ の外部プルアップ抵抗を必要とします。
4. コンフィギュレーション・ファイル・サイズを見積もる
コンフィギュレーション・ファイル・サイズを見積もるには、コンフィギュレーション・ファイルを非圧縮の .rbf（Raw Binary File）に変換します。この.rbf ファイル・サイズはおおよその非圧縮コンフィギュレーション・ファイル・サイズを提供します。
非圧縮の .rbf サイズは、デザインのコンパイルの前のファイル・サイズを見積もるためだけに使用します。.hex（Hexadecimal (Intel-Format) File）形式や .ttf
（Tabular Text File）形式といったコンフィギュレーション・ファイル形式ごとにファイル・サイズが異なります。
MAX 10 デバイスの非圧縮 .rbf のサイズについて詳しくは、MAX 10 FPGA Configuration User Guide を参照してください。
表4. 早期のボード・デザインのプランニング・チェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 9
5. 利用可能なオンチップ・デバッグ・ツールについて検討する
オン・チップ・デバッグ機能を活用して内部信号を解析し、高度なデバッグ手法を実行します。
適なデバッグ・ツールは、システムおよび設計者によって異なります。早期にプランニングをすることによって、デバッグに費やす時間を短縮でき、使用するデバッグ手法に合わせて後でデザインに変更を加える必要がなくなります。デバイスにおける内部信号および I/O ピンのアクセス性により、デバッグ・ピンを追加するだけでは不十分な場合があります。
Quartus ソフトウェアのイン・システム・デバッグ・ツールについて詳しくは、以下の資料をを参照してください。
■ Quartus Handbook の System Debugging Tools Overview■ Virtual JTAG (altera_virtual_jtag) Megafunction User Guide
表4. 早期のボード・デザインのプランニング・チェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 10 ボード・デザイン
6. デバッグ・ツールをプランニングするガイドラインについて検討する
■ オン・チップのデバッグ手法を早期段階で選択し、メモリおよびロジック要件、I/O ピン接続、およびボード接続をプランニングする
■ SignalProbe のインクリメンタル配線、SignalTap II エンベデッド・ロジック・アナライザ、ロジック・アナライザ・インタフェース、In-System Memory Content Editor、In-System Sources and Probes、または Virtual JTAG IP コアを使用する場合は、システムとボードにデバッグで使用する JTAG 接続を含めるようにプランニングする
■ JTAG デバッグ機能向けの JTAG ハブ・ロジックの実装に使用する少量の追加ロジック・リソースをプランニングする
■ SignalTap II エンベデッド・ロジック・アナライザを用いるデバッグ向けには、システム動作中にデータをキャプチャするためのデバイス・メモリ・リソースを確保する
■ 使用するデバッグ信号向けにデザインまたはボードを後から変更しなくてすむように、SignalProbe または Logic Analyzer インタフェースを用いるデバッグ用の I/O ピンを確保しておく
■ デバッグ信号がシステム動作に影響を与えないデバッグ・モードをボードがサポートするようにする
■ 必要に応じて、外部ロジック・アナライザまたはミックスド・シグナル・オシロスコープ向けにピン・ヘッダまたはマイクロ・コネクタを組み込む
■ デバッグ・ツールをインクリメンタルに使用し、かつ、コンパイル時間を短縮するために、インクリメンタル・コンパイルをオンにして、デバッグ・ツールを調整することによるデザインのリコンパイルを不要にする
■ カスタム・デバッグ・アプリケーション向けに Virtual JTAG IP コアを使用するには、デザイン・プロセスの一環として、IP コアを HDL コードでインスタンス化する
■ In-System Sources and Probes 機能を使用するには、IP コアを HDL コードでインスタンス化する
■ RAMブロックや ROM ブロック、あるいは LPM_CONSTANT IPコアに対して In-System Memory Content Editor を使用するには、システム・クロック・オプションと関係なくコンテンツをキャプチャおよび更新するために、メモリ・ブロックのパラメータ・エディタで Allow In-System Memory Content Editor オプションをオンにする
デバッグ・ツールならびにデバッグ手法について詳しくは、以下の資料を参照してください。
■ Quartus Handbook の Quick Design Debugging Using SignalProbe の章
■ Quartus Handbook の Design Debugging Using the SignalTap II Logic Analyzer の章
■ Quartus Handbook の In-System Debugging Using External Logic Analyzers の章
■ Quartus Handbook の In-System Updating of Memory and Constants の章
■ Quartus Handbook の Design Debugging Using In-System Sources and Probes の章
■ Virtual JTAG (altera_virtual_jtag) Megafunction User Guide
表4. 早期のボード・デザインのプランニング・チェックリスト ( その ４ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 11
電源ピンの接続デザイン要件に応じて、MAX 10 デバイスにさまざまな電圧を供給する必要がありま
す。以下のチェックリストを用いて、FPGA 電源ピンの接続向けにボードをデザイン
します。
7. PowerPlay Early Power Estimator（EPE）を使用して電源および冷却ソリューションを見積もる
FPGA の消費電力はロジック・デザインに依存しており、ボード仕様とレイアウトの初期段階でこれを見積もることは困難です。その一方で、これは重要なデザインの考慮事項であり、適切な電力供給量を把握して、電源供給、電圧レギュレータ、デカップリング・コンデンサ、ヒート・シンク、および冷却システムをデザインするために、正確に見積もる必要があります。
デザインを完成させる前に、アルテラ PowerPlay EPE のスプレッドシートを使用して、電源、電流と、デバイスのジャンクション温度を見積もります。EPE は、デバイス情報、計画しているデバイス・リソース、動作周波数、トグル・レート、周囲温度、ヒート・シンク情報、空気流量、ボードの熱モデル、およびその他の環境上の考慮事項に基づいた見積もり情報を計算します。
■ デザインや部分的に完成しコンパイルされたデザインがあれば、Quartus ソフトウェアの Generate PowerPlay Early Power Estimator File コマンドを使用して EPE スプレッドシートを入力できる
■ デザインがなければ、デザインに使用するデバイス・リソース数を手動で見積もり、EPE スプレッドシートへ入力する。デザイン段階またはその後でデバイス・リソース情報に変更があれば、電力の見積もり結果の正確さは損なわれる
EPE ユーザー・ガイドならびに各デバイスに特化した PowerPlay EPE スプレッドシートについて詳しくは、アルテラ・ウェブサイトの PowerPlay Early Power Estimators (EPE) & 消費電力解析ページを参照してください。
適切な電源供給のデザインに関するガイドラインについては、13 ページの「電源分配ネットワーク（PDN）ツールを使用して、電力分配とデカップリング・コンデンサの選択についてプランニングする」を参照してください。
表4. 早期のボード・デザインのプランニング・チェックリスト ( その ５ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 12 ボード・デザイン
表5. 電源ピン接続のチェックリスト ( その １ )
No. v チェックリストの項目
1. 電源投入のためにボードをデザインする
MAX 10 デバイスはホット・ソケット（ホット・プラグインまたはホット・スワップ）、ならびに、外部デバイスの使用を伴わない電源シーケンスをサポートしています。以下のガイドラインについて検討します。
■ 電源投入時に、デフォルトでは出力バッファはトライステートにされ、内部ウィーク・プルアップ抵抗は無効にされている。Quartus ソフトウェアによって内部ウィーク・プルアップ抵抗を有効にできる
■ ウィーク・プルアップ抵抗はデバイスがコンフィギュレーションされ、コンフィギュレーション・ピンが出力駆動されるまで有効にされる
■ 電圧の電源ランプが単調になるようにデザインする。デバイスの電源投入時に、パワー・オン・リセット（POR）電源に対する 低電流要件が守られるようにする。以下は、POR でモニタリングされる電源
■ VCC または VCC_ONE（安定化後）
■ バンク 1B とバンク 8 の VCCIO
■ VCCA
■ 電源が確実に安定するように、Quartus ソフトウェアで POR 遅延をセットする。外部コンポーネントを使用して nSTATUS ピンを Low にアサートすることにより、POR 遅延を延長することができる。デバイスが適切にコンフィギュレーションしてユーザー・モードに入れるようにするために、ボードが 大電力ランプ時間の仕様を満たすことができない場合には POR 遅延を延長する
■ デバイスの信頼性を 大限にするために、電源シーケンスと電圧レギュレータをデザインする。電源シーケンスが正しい動作のための必要条件ではなくても、複数のレールから電力を供給されるシステムをデザインしている場合に、各レールの電源投入時のタイミングを考慮することで長期的なデバイスの信頼性にかかわる問題を回避する
■ インスタント・オン機能のパワーアップ・シーケンスを活用する。インスタント・オンを用いると、電源が要求されるレベルに到達した後に 短時間でデバイスがユーザー・モードに直接入ることができる。コントロール・ブロックは、電源投入時に POR 遅延値とインスタント・オン設定のビットを読み出す。インスタント・オンがセットされている場合、デバイスは直接的に初期化フェーズに入る。インスタント・オン機能が選択されていない場合、POR 遅延値が POR 信号を遅延させる。設定を変更する場合には、DSM をクリアする
■ 電源を接続する前にボード間の GND を接続する。アルテラは、ホット・ソケット動作と I/O バッファ・デザインのリファレンスとして GND を使用している。電源を接続する前にボード間の GND を接続することにより、ボードの GND がボード上の他のコンポーネントを介した電源へのパスのために意図せずにプルアップされることを防止する。そうでなければ、プルアップされた GND により、デバイスの I/O 電圧や電流が仕様から外れた状態になる恐れがある
詳しくは下記の資料を参照してください。
■ MAX 10 Power Management User Guide
■ MAX 10 FPGA Device Family Pin Connection Guidelines
■ MAX 10 FPGA Configuration User Guide
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 13
2. 必要な電源電圧と電源オプションのリストを確認する
MAX 10 デバイスは、シングルおよびデュアル電源のデバイス・オプションを提供しています。
必要な電源電圧と推奨動作条件のリストについては、MAX 10 FPGA Device Datasheet を参照してください。
3. I/O 電源ピンの I/O 規格との互換性を確認する
VCCIO レベルが I/O 規格の推奨動作範囲外である場合には、デバイスの出力ピンは I/O 規格の仕様に適合しません。
サポートされる I/O 規格と VCCIO 電圧の完全なリストについては、MAX 10 General Purpose I/O User Guide を参照してください。
4. 正しい電源ピン接続を確認する
■ 全ての電源ピンを MAX 10 FPGA Device Family Pin Connection Guidelines で指定されているように接続する
■ Connect VCCIOピンとVREFピンを各バンクのI/O規格をサポートするように接続する
■ 未使用電源ついては、グランド、オープン、もしくは電源接続を保持する必要があるかを検討する
5. パワーレールの共有について決定する
■ ボード上の FPGA の電源ピンまたはその他の電源ピンに対する要件を調べて、ボード上で電源レールを共有できるデバイスを判別する。特に、デバイス・ファミリの異なるデバイスで電源を共有する能力について検討することが重要
■ 以下の資料で推奨される電源の共有と分離のガイドラインと、各ピン固有のガイドラインに従う
■ MAX 10 FPGA Device Family Pin Connection Guidelines
■ AN 583: Designing Power Isolation Filters with Ferrite Beads for Altera FPGAs
6. 電源分配ネットワーク（PDN）ツールを使用して、電力分配とデカップリング・コンデンサの選択についてプランニングする
MAX 10 デバイスは、高周波デカップリングを提供するために、オン・ダイのデカップリング・コンデンサを含んでいます。
電力分配と、電圧レギュレータ・モジュールから FPGA 電源までの戻り電流のプランニングをするために、ボードレベルの PDN を視覚的に 適化するPDN デザイン・ツールを使用します。SPICE シミュレーションを使用して回路をシミュレーションすることもできますが、PDN デザイン・ツールは、高速、正確、かつインタラクティブな方法で、コストと性能のトレードオフを
適にするためのデカップリング・コンデンサの適切な数を決定します。
アルテラ・ウェブサイトから、該当する PDN ツールをダウンロードします。
■ Power Delivery Network (PDN) Tool
■ AN 574: Printed Circuit Board (PCB) Power Delivery Network (PDN) Design Methodology
■ Device-Specific Power Delivery Network (PDN) Tool User Guide
■ Power Delivery Network (PDN) Tool User Guide（デバイス診断）
表5. 電源ピン接続のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 14 ボード・デザイン
コンフィギュレーション・ピンの接続コンフィギュレーション手法に応じて、異なるプルアップまたはプルダウン抵抗、
あるいはシグナル・インテグリティ、およびピン要件が適用されます。コンフィ
ギュレーション・ピンを適切に接続することが重要です。以下のチェックリストを
用いて、よくある問題に対処します。
7. PLL のボード・デザイン向けの以下のガイドラインを確認する
■ ノイズを減少させるために、デザインですべての PLL を使用しない場合でも、すべての PLL 電源ピンを供給電源に接続する。ピンの電圧要件については MAX 10 FPGA Device Family Pin Connection Guidelines を参照する
■ 電源ネットは、絶縁された電源プレーン、切り離された電源プレーン、または厚みのあるトレースによって提供される必要がある
表5. 電源ピン接続のチェックリスト ( その ３ )
No. v チェックリストの項目
表6. コンフィギュレーション・ピン接続のチェックリスト ( その １ )
No. v チェックリストの項目
1. コンフィギュレーション手法に対して、コンフィギュレーション・ピン接続とプルアップまたはプルダウン抵抗が適切であるかを検証する
各コンフィギュレーション・ピンの仕様については MAX 10 FPGA Device Family Pin Connection Guidelines を参照してください。
2. コンフィギュレーション TCK ピンを、高速の信号またはシステム・クロックのデザインと同一の手法を使用してデザインする
■ TCK信号のノイズは、JTAG コンフィギュレーションに影響を与える
■ デバイスのチェインでは、チェイン内の TCKピンのノイズによって、チェイン全体の JTAG プログラミングまたはコンフィギュレーションが失敗することがある
■ デバイスのチェインでは、JTAG プログラミングまたはコンフィギュレーション中には JTAG チェイン内のすべてのデバイスが通電されている必要がある
3. 使用されない場合の JTAG ピンが安定した電圧レベルに接続されるかを検証する
JTAG コンフィギュレーションはすべてのコンフィギュレーション手法に優先されます。JTAG インタフェースを使用しない場合のコンフィギュレーション時に JTAG ピンをフローティングやトグル状態にしないでください。
JTAG 回路を無効にするには、TCK ピンを 1 KΩ の抵抗を介して GND に接続します。TMS ピンと TDI ピンを 1 KΩ 抵抗を介して VCCIO に接続します。TDOは未接続のままにしておきます。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 15
4. JTAG ピンのダウンロード・ケーブル・ヘッダへの接続を確認する
JTAG モードで動作するデバイスは、必須の TDI、TDO、TMS、TCK ピンを使用します。TCK ピンは内部ウィーク・プルダウンをサポートしていません。TCKピンを 1 kΩ から 10 KΩ の外部プルダウン抵抗に接続します。TDIピンと TMSピンは内部ウィーク・プルアップ抵抗を有します。JTAG 出力ピン（TDO）およびすべての JTAG 入力ピンは、VCCIO 電源で駆動されます。電圧の範囲は1.5 V から 3.3 V です。
JTAG ピンは内部 PCI クランプ・ダイオードを持っていなので、電圧オーバーシュートを防止するために、JTAG ピンの VCCIO が 2.5 V から 3.3 V で供給される際に、ダウンロード・ケーブルが 2.5 V で供給される必要があります。TCKピンはグランドに接続する必要があります。JTAG ピンの VCCIO が 1.5 V または1.8 V で供給されている場合には、同じ VCCIO からダウンロード・ケーブルに電源を供給します。
5. 以下の JTAG ピン接続のガイドラインについて検討する
■ チェイン内に複数のデバイスがある場合、1 つのデバイスの TDO ピンをチェイン内の次のデバイスの TDI ピンに接続する
■ コンフィギュレーション、ユーザー・モード、またはパワーアップ時の JTAGピンのノイズが、デバイスを不定の状態またはモードにすることがある
■ パワーアップ時に JTAG ステート・マシンを無効にするには、TCK で予期しない立ち上がりエッジが発生しないように TCK ピンを 1 kΩ 抵抗を介してLow に引き下げる
■ TMSと TDI は 1 kΩ から 10 KΩ の抵抗を介して High に引き上げる
6. ダウンロード・ケーブルと JTAG ピンの電圧が適合していることを確認する
ダウンロード・ケーブルはデバイスの JTAG ピンとインタフェースします。ターゲット・ボードから 10 ピン・ヘッダを介してアルテラ・ダウンロード・ケーブルに供給される動作電圧により、ダウンロード・ケーブルの動作電圧レベルが決まります。JTAG ピンは VCCIO によって電源を供給されます。
さまざまな VCCIO レベルのデバイスを含む JTAG チェインでは、VCCIO レベルが高いデバイスが、VCCIO レベルが同じかそれ以下のデバイスを駆動する必要があります。このデバイス構成では、チェインの末端に 1 個のレベル・シフタが必要です。この配置が不可能な場合には、チェインにより多くのレベル・シフタを追加する必要があります。
チェイン内のデバイスで複数の電圧が使用される JTAG チェイン接続の推奨事項については、MAX 10 JTAG Boundary-Scan Testing User Guide を参照してください。
7. JTAG 信号を以下のガイドラインに基づいてバッファする
■ 1 本のケーブルで 3 つ以上のデバイスを駆動する場合、信号の劣化を防ぐためにケーブル・コネクタで JTAG 信号をバッファする
■ JTAG 信号のインダクタンスまたはキャパシタンスに影響を与える要素がボードに追加されると、チェインにバッファを追加する必然性が高まる
■ パラレルで駆動するTCKおよびTMS信号向けに各バッファが駆動するロードを 8 以下にする必要がある。ジャンパまたはスイッチャをパスに追加した場合には、ロードの数を減らす
JTAG ピンの共有について詳しくは、MAX 10 JTAG Boundary-Scan Testing User Guide を参照してください。
表6. コンフィギュレーション・ピン接続のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 16 ボード・デザイン
汎用 I/O ピンの接続以下のチェックリストを、汎用 I/O ピン接続のプランニングとシグナル・インテグリ
ティの向上のために使用します。
8. チェイン内のすべてのデバイスが正しく接続されていることを確認する
デバイスがコンフィギュレーション・チェイン内にある場合は、チェイン内のすべてのデバイスが正しく接続され、電源が投入されていることを確認します。
9. device-wide output enable をオンにする必要があるかどうかを判断する
MAX 10 デバイスは、デバイス I/O のすべてトライ・ステートを上書きできるようにする、チップ全体の出力イネーブルをオプショナルでサポートしています。DEV_OE ピンを Low に駆動すると全ての I/O ピンがトライ・ステートになり、High に駆動すると全てのピンはプログラミングされたとおりに動作します。
チップ全体の出力イネーブル機能を使用するには
■ デザインをコンパイルする前に、Quartus ソフトウェアの Device and Pin Options ダイアログ・ボックスで General カテゴリの下の Enable device-wide output enable (DEV_OE) をオンにする
■ DEV_OEピンがボードの有効なロジック・レベルに駆動されるようにする
■ DEV_OEピンをフローティングのままにしない
表6. コンフィギュレーション・ピン接続のチェックリスト ( その ３ )
No. v チェックリストの項目
表7. 汎用 I/O ピン接続のチェックリスト ( その １ )
No. v チェックリストの項目
1. 未使用 I/O ピンのステートを以下のガイドラインに基づいて指定する
■ 消費電力を削減するために、クロック・ピンとその他の未使用 I/O ピンを As inputs tri-stated にセットする。Quartus ソフトウェアは、デフォルトで入力ピンをウィーク・プルアップ抵抗を有効にしたトライステートにセットする
■ シグナル・インテグリティを向上させるために、Quartus ソフトウェアでDevice and Pin Options ダイアログ・ボックスの Unused Pins カテゴリの下のReserve all unused pins オプションで、未使用ピンをに As output driving ground セットする。この設定は、短いリターン・パスを作成することによりインダクタンスを減少させ、隣接する I/O によるノイズを減少させる。ただし、このアプローチによって、デバイスで信号に輻輳を引き起こす多数のビア・パスが生じるならば使用しない
■ デザインをコンパイルする際に Quartus ソフトウェアで生成された Pin-Outファイル（.pin）を注意深く確認する。.pin ファイルにはデバイス・ピンの接続方法が指定されている。改善されたノイズ耐性では、GND として指定された I/O ピンを未接続のままにすることも、グランドに接続することもできる。RESERVED ピンは接続しない
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
ボード・デザイン Page 17
2. ボード・デザイン・リソース・センターを参照する
デザインが高速信号を有している場合、ボード・デザインがシステムのシグナル・インテグリティに大きく影響します。
シグナル・インテグリティとボード・デザインについて詳しくは、アルテラ・ウェブサイトのボード・デザイン・リソース・センターを参照してください。
たとえばアルテラは、高速ボード・スタックアップと信号の配線層に関する情報を提供する以下のアプリケーション・ノートを提供しています。
■ AN 528: PCB Dielectric Material Selection and Fiber Weave Effect on High-Speed Channel Routing
■ AN 529: Via Optimization Techniques for High-Speed Channel Designs
■ AN 530: Optimizing Impedance Discontinuity Caused by Surface Mount Pads for High-Speed Channel Designs
また、Quartus ソフトウェアに関連する、ボード・レベルのシグナル・インテグリティ情報については、アルテラ・ウェブサイトの I/O 管理、ボード開発サポート、およびシグナル・インテグリティ解析リソース・センターを参照してください。
3. VREF ピンにノイズが発生しないように設計する
VREFピンでの電圧変動が、入力のしきい値の感度に影響することがあります。VREFピンおよび I/O 規格について詳しくは、20 ページの「I/O 機能およびピン接続」を参照してください。
4. ボード・デザイン・ガイドライン・ソリューション・センターを参照する
SSN、つまり、多数のピンが極めて接近している際に同時に電圧レベルを変えることにより発生するノイズが、ノイズ・マージンを減少させ、誤ったスイッチングの原因となります。たとえば、以下のボード・レイアウトの推奨事項を検討します。
■ クロストークを軽減するために、大規模なバス信号をデバイスに近いボードの層にブレークアウトする
■ 可能であれば、2 つの信号層が隣り合っている場合にトレースを直交にルーティングし、またトレース幅の 2 倍から 3 倍の間隔をあける
ノイズの低減を支援するボード・レイアウト推奨事項については、アルテラ・ウェブサイトのボード・デザイン・ソリューション・センターで PCB ガイドラインを参照してください。
I/O とクロックの接続のための推奨事項については、28 ページの「I/O 同時スイッチング・ノイズ」を参照してください。
表7. 汎用 I/O ピン接続のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 18 ボード・デザイン
5. I/O の終端とインピーダンス・マッチングについて検証する
電圧リファレンス形式の I/O 規格には、VREF と終端電圧（VTT）の両方が必要です。受信デバイスのリファレンス電圧は、送信デバイスの終端電圧に従います。以下の項目について検討します。
■ 電圧リファレンス形式の I/O 規格それぞれが固有の終端の配置を必要とする。たとえば、SSTL-2 規格では、優れたノイズ・マージンを持つ信頼性の高い DDR メモリ・システムを作成するために、適切な抵抗性の信号終端方式が重要となる
■ シングル・エンドで、電圧リファレンス形式ではない I/O 規格は終端を必要としないが、反射を抑え、シグナル・インテグリティを向上させるためにインピーダンス・マッチングを必要とする
■ 差動 I/O 規格は通常、レシーバで 2 つの信号間に終端抵抗を必要とする。終端抵抗は、信号ラインの差動負荷インピーダンスと整合する必要がある
オンチップ直列終端を備える MAX 10 は、外部コンポーネントを必要としない利便性を提供します。SSTL や HSTL といった電圧リファレンス形式の I/O規格を終端するために、外部プルアップ抵抗を使用することもできます
各 I/O スタンダード向け OCT（On-Chip Termination）のサポートについての完全なリストは MAX 10 General Purpose I/O User Guide を参照してください。
6. IBIS モデルを使用してボード全体の配線シミュレーションを行う
ボード・セットアップにおいて I/O 信号が確実にレシーバのしきい値レベルを満たすようにするために、IBIS モデルを使用するサードパーティのボード・レベル・シミュレーション・ツールによってボード全体の配線シミュレーションを行います。
Quartus ソフトウェアで IBIS 出力を選択するには、Assignments メニューでSettings をクリックします。EDA Tool Settings カテゴリの Board-Level ページに移動します。Board-level signal integrity analysis セクションの下の Format オプションに IBIS を選択します。
詳しくは、Quartus Handbook の Signal Integrity Analysis with Third-Party Tools の章を参照してください。
表7. 汎用 I/O ピン接続のチェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
I/O およびクロックのプランニング Page 19
I/O およびクロックのプランニングこの項のチェックリストをガイドラインとして用いて、I/O およびクロックをプラン
ニングします。
早期のピン・プランニングおよび I/O アサインメントの解析多くのデザイン環境において、ボード設計者が PCB のデザインおよびレイアウトの
開発を開始できるようにするために、FPGA 設計者が早期にトップレベル I/O ピンを
プランニングすることが必要となります。
7. Quartus アドバンスト・タイミング解析のためのボード・トレース・モデルを設定する
システムを適正に動作させるには、シグナル・インテグリティおよびボード配線の伝播遅延を必ず考慮に入れる必要があります。ボード・デザイン内でFPGA を高速インタフェースで使用している場合、I/O およびボードのプランニングの一環としてボード・レベルのタイミングを解析します。
左上にある差動 I/O は、低速領域に配置されています。これらの I/O ピンの性能について詳しくは、以下の資料を参照してください。
■ デバイス用 ピンアウト・ページの MAX 10 デバイス向けデバイス・ピンアウト
■ MAX 10 FPGA Device Datasheet
システム・レベルで信号動作をより正確に把握するために、さらに正確な I/O遅延および追加のレポートを生成するには、Quartus プロジェクトの Settingsダイアログ・ボックスで、TimeQuest Timing Analyzer カテゴリの Enable Advanced I/O Timing をオンにします。このオプションをオンにすると、TimeQuest タイミング・アナライザは、I/O バッファ、パッケージ、ボード配線モデルのシミュレーション結果を使用して I/O 遅延を生成します。
これらの高度なタイミング・レポートを参考にして I/O アサインメントとボード・デザインを修正し、タイミングおよびシグナル・インテグリティを向上させることができます。
8. ピン接続を検討する
アルテラは、回路図を確定する際に考慮する必要がある、デバイスのピン接続のガイドラインおよびその他のボード・レベルのピン接続の参考資料に基づいた、回路図レビュー・ワークシートを提供しています。
回路図上の誤りを発見し、また、アルテラのガイドラインを守るために、MAX 10 Device Schematic Review Worksheet を活用します。
表7. 汎用 I/O ピン接続のチェックリスト ( その ４ )
No. v チェックリストの項目
表8. 早期のピン・プランニングおよび I/O アサインメント解析のチェックリスト (その １ )
No. v チェックリストの項目
1. FPGA 配置配線ソフトウェアでピン位置を早期に検証する
FPGA の I/O 機能およびボード・レイアウト・ガイドラインが、ピン位置およびその他のタイプのアサインメントに影響します。FPGA のピン・プランニングを早期に開始すると、早期のボード・レイアウトの確実性を改善し、エラーの発生を抑え、全体的な設計期間が短縮できます。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 20 I/O およびクロックのプランニング
I/O 機能およびピン接続この項のチェックリストを、I/O 機能、I/O 信号タイプ、I/O 規格、I/O バンク・メモ
リ・インタフェース、パッド配置、ならびに特別なピン接続に関するガイドライン
として使用します。
f I/O ピン位置および接続のガイドラインについては MAX 10 FPGA Device Family Pin Connection Guidelines を参照してください。
2. I/O ピン・プランニング、アサインメント、検証に Quartus Pin Planner を使用する
システム開発者は通常、デザイン・プロセスの早期に、標準 I/O インタフェース（メモリおよびバス・インタフェースなど）、デザインで使用するIP コア、およびシステム要件により規定されるその他の I/O 関連のアサインメントに関する情報を有します。
I/O ピン・プランニング、アサインメント、検証に、Quartus Pin Planner を使用できます。
■ Quartus の Start I/O Assignment Analysis コマンドで、ピン位置とピン・アサインメントがターゲット FPGA のアーキテクチャでサポートされていることをチェックする。チェックには、リファレンス電圧ピンの使用、ピン配置アサインメント、および I/O 規格の組み合わせが含まれる
■ I/O アサインメントの解析を使用して、デザイン・プロセスを通じて作成または変更した I/O 関連のアサインメントを検証できる
■ Pin Planner の Create/Import IP core 機能はパラメータ・エディタとインタフェースし、I/O インタフェースを使用するカスタム IP コアの作成またはインポートを可能にする
■ PLL および LVDS ブロックを入力する。次に Create Top-Level Design File コマンドを使用して、トップレベル・デザイン・ネットリスト・ファイルを生成する
■ I/O 解析の結果を使用してピン・アサインメントまたは IP パラメータを変更し、I/O インタフェースがデザイン要件を満たし Quartus ソフトウェアのピン・チェックに合格するまで、チェック・プロセスを繰り返すことができる
プランニング完了後に、PCB 設計者にピン位置に関する暫定的な情報を渡すことができます。
デザインの完成後に、Quartus Fitter により生成されるレポートとメッセージをピン・アサインメントの 終的なサインオフに使用できます。
I/O アサインメントおよび解析について、詳しくは Quartus Handbook のManaging Device I/O Pins の章を参照してください。
I/O の制限に関するガイドラインについて、詳しくは MAX 10General Purpose I/O User Guide を参照してください。
3. ADC の使用に関連する I/O 制約を確認する
ADC 入力ピンを使用する場合には、MAX 10General Purpose I/O User Guide のADC I/O restriction guidelines を参照してください。
表8. 早期のピン・プランニングおよび I/O アサインメント解析のチェックリスト (その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
I/O およびクロックのプランニング Page 21
f MAX 10 デバイスのピンアウトを取得するには、アルテラ・ウェブサイト
（www.altera.co.jp）のサポート・セクションのデバイス用ピンアウトを参照してくだ
さい。
表9. I/O 機能およびピン接続のチェックリスト ( その １ )
No. v チェックリストの項目
1. システムにシングル・エンド I/O 信号方式が必要かどうかを決定する
■ シングル・エンド I/O 信号は、シンプルなレール - レール・インタフェースを提供する
■ 大きな電圧振幅とノイズにより速度が制限される
■ システム内の反射に起因する悪影響が生じない限り、シングル・エンド I/Oは終端を必要としない
I/O の制限に関するガイドラインについて、詳しくは MAX 10General Purpose I/O User Guide の Design Considerations の章を参照してください。
2. システムに電圧リファレンス信号方式が必要かどうかを決定する
■ 電圧リファレンス信号方式により、複数のピンで同時に電圧レベルを変化させることによる同時スイッチング出力（SSO）の影響が軽減する（例、外部メモリ・インタフェースのデータおよびアドレス・バス）
■ 電圧リファレンス信号方式は、電圧振幅の縮小によりロジック遷移レートを向上し、終端要件により反射に起因するノイズを 小限にする
■ 電圧リファレンス・ソース向けに追加の終端コンポーネントが必要（VTT）
VREF の制限に関するガイドラインについて、詳しくは MAX 10General Purpose I/O User Guide の Design Considerations の章を参照してください。
3. システムに差動信号方式が必要かどうかを決定する
■ 差動信号方式は、反転され近接結合された追加的なデータ・ペアを使用することにより、シングル・エンドおよび電圧リファレンス信号方式におけるインタフェース性能の障壁を取り除き、優れたスピードをもたらす
■ 差動信号はクリーンなリファレンス電圧を必要とすることを回避する。これは、低い振幅電圧ならびにコモン・モード・ノイズ除去能力によるノイズ耐性によって実現できる
■ この実装の検討事項には、サンプリング・クロックを生成するための専用PLL、および反転 / 非反転ペア間の位相差を解消するための配線長の一致、の要件が含まれる
■ 差動ピン・ペアの負のピンの位置はソフトウェアに割り当てさせる。ユーザーが割り当てる必要があるのは正のピンのみ
差動 I/O の制限に関するガイドラインについて、詳しくは MAX 10 General Purpose I/O User Guide の Design Considerations の章を参照してください。
4. 各 I/O ピンに した信号タイプおよび I/O 規格を選択する
ターゲット I/O バンクで適切な I/O 規格サポートがサポートされるようにします。
詳しくは下記の資料を参照してください。
■ MAX 10 General Purpose I/O User Guide
■ MAX 10 High-Speed LVDS SERDES User Guide
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 22 I/O およびクロックのプランニング
5. 電圧レベルを共有する I/O ピンを同じ I/O バンクに配置する
■ 特定の I/O バンクで差動 I/O 規格と電圧レベルをサポートできる
■ Pin Planner で、I/O 規格の割り当て、および他の I/O 関連の設定を行う
■ クロックやグローバル・コントロール信号といった信号に、正しい専用ピン入力を使用する
6. 各 I/O バンクのすべての出力信号が、バンクで割り当てられた VCCIO 電圧レベルで出力駆動するようになっていることを確認する
■ ボードはバンク内の各 VCCIOピンに対して単一の VCCIO 電圧レベルを供給する必要がある
■ 各 I/O バンクはそのバンクの VCCIOピンから供給され、他のバンクの VCCIO から独立している
■ 1 つの I/O バンクがサポートする出力信号は、VCCIO と同じ電圧で駆動する
■ I/Oバンクは、異なる I/O 規格の任意の数の入力信号を同時にサポートできる
詳しくは MAX 10General Purpose I/O User Guide の I/O Standard Support の項を参照してください。
7. 各 I/O バンクのすべての電圧リファレンス信号が、バンクの VREF 電圧を使用することを確認する（VREF ピンをサポートするデバイス向け）
■ 電圧リファレンス形式の I/O 規格に対応するために、各 I/O バンクは共通VREF バスに供給する複数の VREF ピンをサポートする。VREF ピンをバンク内の I/O 規格に対応する正しい電圧に設定する
■ 各I/Oバンクは、同時に1つのVCCIO電圧レベルと1つのVREF電圧レベルのみ有することができる。VREF ピンが電圧リファレンスとして使用されていない場合に、このピンを汎用 I/O ピンとして使用することはできず、同じバンクの VCCIO または GND に接続する必要がある
■ シングル・エンド規格または差動規格を含む I/O バンクは、すべての電圧リファレンス規格が同じ VREF 設定を使用している限りにおいて、電圧リファレンス規格をサポートできる
■ 性能上の理由により、電圧リファレンス形式の入力規格は電源ソースとして独自の VCCPD レベルを使用する。電圧リファレンス規格の入力信号は、2.5 V 以下の VCCIO を備えるバンクに接続する
■ 電圧リファレンス形式の双方向信号および出力信号は、I/O バンクの VCCIO 電圧レベルで出力駆動する必要がある
8. LVDS 機能の I/O バンク・サポートを確認する
LVDS 信号方式向けにそれぞれの I/O バンクで異なるサポートを提供しています。一部のバンクは低い速度性能を有します。データ・レート要件に応じてピンを割り当てます。
詳しくは MAX 10 High-Speed LVDS SERDES User Guide を参照してください。
9. 通常の I/O として使用する VREF ピンの使用法について検証する
VREF ピンは、異なる I/O タイミングを生じさせる高いピン・キャパシタンスを有します。
■ これらのピンを、バスなどのグループ化されたインタフェースで使用しない
■ これらのピンを、クロックなどの高いエッジ・レートの信号に使用しない
表9. I/O 機能およびピン接続のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
I/O およびクロックのプランニング Page 23
10. バウンダリ・スキャン・テストでピン接続をテストする
バウンダリ・スキャン・テストによって、物理的なテスト・プローブを使用せずにデバイスの通常動作中にボード・レベルでピン接続をテストできます。バウンダリ・スキャン・テストを行うには、デバイスのバウンダリ・スキャン記述言語（BSDL）ファイルを有する必要があります。
プレ・コンフィギュレーション MAX 10 デバイスでバウンダリ・スキャン・テストを行うには、アルテラのウェブサイトにある BSDL ファイルを使用します。ポスト・コンフィギュレーション・デバイス向けには、デザインに応じて BSDL ファイルを修正する必要があります。
コンフィギュレーション後のバウンダリ・スキャン・テストの実行、BSDL 生成ツール、ガイドラインについて、詳しくは Altera BSDL Support ウェブ・サイトを参照してください。
11. 各メモリ・インタフェース向けに UNIPHY IP コアを使用し、接続ガイドラインに従う
セルフ・キャリブレートする UNIPHY IP コアは、MAX 10 ストラクチャを活用するように 適化されています。UNIPHY IP コアにより、外部メモリ・インタフェース機能を設定でき、システム向けに 適な物理インタフェース
（PHY）の設定を支援します。アルテラのメモリ・コントローラ IP コアの機能を使用する際に、UNIPHY IP コアは自動的にインスタント化されます。
アルテラ IP を使用してデバイスに複数のメモリ・インタフェースをデザインする場合には、インタフェースを一度デザインしてから繰り返しインスタンス化するのではなく、各インスタンス向けにそれぞれ固有のインタフェースを生成することにより良好な結果が得られます。
詳しくは External Memory Interface Handbook の Planning Pin and FPGA Resourcesの章を参照してください。
12. メモリ・インタフェース向けに専用 DQ/DQS ピンおよび DQ グループを使用する
MAX 10 デバイスでは、データ・ストローブ DQS およびデータ DQ ピン位置は固定されています。デバイス・ピンアウトをデザインする前に、これらのメモリに関係する信号、または他のメモリに関係する信号の接続に関する詳細かつ重要な制限について、メモリ・インタフェース・ガイドラインを参照してださい。
具体的な外部メモリ・インタフェースについて詳しくは次の資料を参照してください。
■ MAX 10 External Memory Interface User Guide
■ External Memory Interface Handbook の Volume 2: Design Guidelines
■ アルテラ・ウェブサイトの外部メモリ・インタフェース・スペック・エスティメーター
■ アルテラ・ウェブサイトの外部メモリ
表9. I/O 機能およびピン接続のチェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 24 I/O およびクロックのプランニング
13. 兼用ピンの設定を行い、これらのピンを通常の I/O として使用する際の制約を確認する
デバイスのコンフィギュレーション完了後に、兼用コンフィギュレーション・ピンを汎用 I/O として使用できます。Device and Pin Options ダイアログ・ボックスの Dual-Purpose Pins カテゴリで、各汎用 I/O ピン向けに必要な設定を選択します。コンフィギュレーション手法に応じて、これらのピンは、通常の I/O ピンとして、トライ・ステートされた入力として、ドライブ・グランド出力として、または指定されていない信号を駆動する出力として予約できます。
汎用 I/O として使用されるコンフィギュレーション・ピンに対しては、ユーザー・モードで動作する際のピンの制限についての注意が必要です。詳しくは下記の資料を参照してください。
■ MAX 10 General Purpose I/O User Guide
■ MAX 10 FPGA Configuration User Guide
GCLK ネットワークを駆動する専用クロック入力がクロック・ピンとして使用されない場合には、これらも汎用入力ピンとして使用できます。クロック入力ピンは専用 I/O レジスタを備えていないので、クロック入力を汎用入力として使用する場合には、I/O レジスタは演算ロジック・モジュール（ALM）ベースのレジスタを使用します。
デバイス・ワイドのリセットおよびクリア・ピンは、イネーブルされていない場合はデザインの I/O として使用できます。詳しくは、16 ページの「device-wide output enable をオンにする必要があるかどうかを判断する」および 30ページの「必要に応じて、チップ・ワイド・リセットを有効にしてすべてのレジスタをクリアする」を参照してください。
表9. I/O 機能およびピン接続のチェックリスト ( その ４ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
I/O およびクロックのプランニング Page 25
14. I/O インタフェースに役立つ、使用可能なデバイス I/O 機能を確認する
使用可能な I/O 機能を確認し、以下のガイドラインについて検討します。
■ プログラマブル・ドライブ能力 — 出力バッファのドライブ能力を十分に高くし、ただし I/O 規格の電圧しきい値パラメータに違反する過度のオーバーシュートまたはアンダーシュートを引き起こさないようにする。アルテラは、使用するアプリケーション向けに適切なドライブ強度設定を決定するために IBIS または SPICE シミュレーションを行うことを推奨する
■ プログラマブル・スルー・レート — 低速のスルー・レートを用いる場合には、インタフェースが性能要件を満たすことを確認する。アルテラは、使用するアプリケーション向けに適切なスルー・レート設定を決定するために IBIS または SPICE シミュレーションを行うことを推奨する
■ プログラマブル入出力エレメント（IOE）遅延 — バス内の信号間の不確実性を 小限に抑えることにより、読み出しおよびタイム・マージンを助ける
■ オープン・ドレイン出力 — オープン・ドレインとしてコンフィギュレーションされると、出力のロジック値は high-Z または 0 になる。この機能は、システム内の複数のデバイスによりアサートできるシステム・レベルのコントロール信号に使用する。通常、ロジック High を出力するために外部プルアップ抵抗が必要になる
■ バス・ホールド — バス・ホールド機能が有効にされると、プログラマブル・プルアップ・オプションは使用できない。I/O ピンを差動信号向けにコンフィギュレーションする場合には、バス・ホールド機能を無効にする。このレジスタを介して駆動される特定の保持電流（Sustaining Current）、ならびに、次に駆動される入力および各 VCCIO 電圧のレベルの識別に使用されるオーバー・ドライブ電流については、詳しくは関連するデバイス・データシートを参照する
■ プログラマブル・プルアップ抵抗 — ユーザー・モード時に、微弱な電流で I/O を VCCIO レベルに保持する。この機能はオープン・ドレイン出力とともに使用でき、外部プルアップ抵抗を不要にする。プログラマブル・プルアップ・オプションを有効にした場合には、バス・ホールド機能を使用できない
■ プログラマブル・プリエンファシス — 出力信号の高周波数成分の振幅を広げるので、伝送経路における周波数依存の減衰の補償に役立つ
詳しくは、MAX 10 General Purpose I/O User Guide を参照してください。
表9. I/O 機能およびピン接続のチェックリスト ( その ５ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 26 I/O およびクロックのプランニング
クロックのプランニングクロック駆動方式をプランニングする 初の段階として、システムのクロック要件
を決定します。
■ デバイスで使用可能なクロック・リソースを把握し、これに応じたデザインのク
ロック駆動方式をプランニングする。タイミング性能の要件、および各クロック
により駆動されるロジックの量を検討する
■ システム要件に基づいて、FPGA のデザイン向けに必要なクロック周波数、および
FPGA への使用可能な入力周波数を決定する。これらの仕様を用いて、PLL 方式を
決定する
15. OCT 機能を考慮に入れてボード・スペースを節減する
ドライバのインピーダンス・マッチングにより、I/O ドライバで、伝送経路のインピーダンスと厳密に一致する制御された出力インピーダンスを可能にし、反射を大幅に減少させます。OCT は信号品質を維持し、ボード・スペースを節減し、外部コンポーネントのコストを削減します
■ 同じ VCCIO 電源電圧を使用していれば、OCT RS は、異なる I/O 規格向けの同じI/O バンクでサポートされる
■ I/O バンク内の各 I/O は、OCT RS またはプログラマブル・ドライブ能力をサポートするために個別にコンフィギュレーションできる
■ 同じ I/O バッファ向けに OCT RS とプログラマブル・ドライブ能力またはスルー・レート・コントロールの両方をコンフィギュレーションすることはできない
この機能のサポートおよび実装について、詳しくは以下の資料を参照してください。
■ MAX 10 General Purpose I/O User Guide
■ MAX 10 High-Speed LVDS SERDES User Guide
16. すべてのピン位置で必要な終端方式がサポートされていることを確認する
表9. I/O 機能およびピン接続のチェックリスト ( その ６ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
I/O およびクロックのプランニング Page 27
■ Quartus のパラメータ・エディタを使用して ALTPLL IP コアに設定を入力し、その結
果を確認して各機能および入出力周波数が PLL に実装可能かを検証する
表10. クロック・プランニングのチェックリスト ( その １ )
No. v チェックリストの項目
1. クロックの管理にデバイス PLL を使用する
低スキュー配線ネットワークを駆動するためのクロック入力を特定の PLL に接続します。各 PLL に対するグローバル・リソースの可用性と各クロック入力ピンに対する PLL の可用性を解析します。デザインで、クロック信号向けに以下の概要を考慮します。
■ GCLK ネットワークはデバイスの全体にわたって駆動でき、デバイス・ロジックに低スキューのクロック・リソースを提供する
■ IOE と内部ロジックは、内部的に生成された GCLK を作成するためにも GCLKを駆動でき、また、たとえば、同期クリアや非同期クリア、クロック・イネーブルといった、他の高ファン・アウト・コントロール信号を作成するためにも GCLK を駆動できる
■ PLL は、内部的に生成された GCLK で駆動できない。PLL への入力クロックは、専用クロック入力または他のピン / PLL が供給する GCLK から供給される必要がある
2. 必ず適切な PLL フィードバック補償モードを選択する
MAX 10 の PLL は 4 種類のクロック・フィードバック・モードをサポートします。詳しくは MAX 10 Clocking and PLL User Guide の Clock Feedback Modes の項を参照してください。
3. PLL が必要なロック出力数を提供しており、かつ専用クロック出力ピンを使用していることを確認する
クロック出力は、専用クロック出力ピンまたはクロック・ネットワークに接続できます。
MAX 10 PLL では、PLL ブロックごとに 1 出力のみが可能です。デバイスに 4つの PLL があれば、PLL からのクロック出力が 4 つあります。
4. クロック選択およびバワーダウンにクロック・コントロール・ブロックを使用する
すべての GCLK ネットワークが、それぞれ固有のクロック・コントロール・ブロックを有します。コントロール・ブロックは、さまざまなクロック入力信号を選択し、または、クロック・ネットワークをパワーダウンして、デザインでいずれの組み合わせロジックも使用することなく消費電力を削減するために使用する、以下の機能を提供します。
■ クロック・ソース選択（動的に選択可能）
■ GCLK マルチプレクサ化
■ クロック・パワーダウン（静的または動的にクロック・イネーブルまたはディセーブルが可能）
MAX 10 デバイスでは、clkena 信号は PLL 出力カウンタ・レベルではなくクロック・ネットワーク・レベルでサポートされます。これにより、PLL を使用していない際にもクロックをゲート・オフすることができます。また、clkena信号は、PLL からの専用外部クロックを制御するためにも使用できます。
詳しくは MAX 10 Clocking and PLL User Guide を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 28 I/O およびクロックのプランニング
I/O 同時スイッチング・ノイズ非常に多くの近接した I/O が同時に電圧レベルを遷移させる際に、SSN が問題になり
ます。この項のチェックリストを推奨事項として用いて、I/O およびクロック接続を
プランニングします。
5. PLL を ADC 向けにインスタンス化する
PLL の C0 カウンタは、ADC リファレンス・クロック・ピンへ接続するためにのみ使用できます。
表10. クロック・プランニングのチェックリスト ( その ２ )
No. v チェックリストの項目
表11. I/O 同時スイッチング・ノイズのチェックリスト
No. v チェックリストの項目
1. I/O 同時スイッチング・ノイズを緩和するために以下の推奨事項について検討する
■ デザインで起こりうる SSN 問題を解析する
■ 考えられうるあらゆるタイミングで同時に電圧レベルを切り替えるピンの数を減らす
■ スイッチング速度が早い I/O 向けに差動 I/O 規格あるいは低電圧規格を使う
■ スイッチング速度が早い I/O 向けに低いドライブ強度を使う。デフォルトのドライブ強度設定が、デザイン要件よりも高い可能性がある
■ 各バンク内にある同時にスイッチングする出力ピンの数を減らす。可能であれば、これらの出力ピンを複数のバンクに分散させる
■ バンク使用率が 100％を大幅に下回っている場合には、スイッチングするI/O をバンク全体に均等に分散し、各エリアのアグレッサの数を減らしてSSN を軽減する
■ 同時にスイッチングするピンを、SSN の影響を受けやすい入力ピンから隔離する
■ 重要なクロック・コントロール信号および非同期コントロール信号は、大きなスイッチング・バスから離して、グランド信号の近くに配置する
■ PLLの電源ピンから 1本または 2本分しか離れていない I/Oピンは、スイッチング速度が速い、またはドライブ強度の高いピンとして使用することを避ける
■ ずらした出力遅延を使用して出力信号を持続的にシフトするか、調整可能なスルー・レート設定を使用する
使用可能な I/O 機能の使用についての情報とガイドラインは、20 ページの「I/O 機能およびピン接続」を参照してください。
SSN 緩和のためのシグナル・インテグリティのデザイン手法については、アルテラ・ウェブサイトのウェブキャストで Signal & Power Integrity Design Techniques for SSN を視聴してください。
2. ADC ピン向けのピン接続ガイドラインを確認する
ADC の電源ピン、アナログ入力ピン、VREF ピンのフィルタ・タイプ要件について、詳しくは MAX 10 FPGA Device Family Pin Connection Guidelines を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン入力 Page 29
デザイン入力複雑な FPGA デザイン開発では、デザイン手法、コーディング・スタイル、および IPコアの使用法が、デバイスのタイミング性能、ロジック使用率、およびシステムの
信頼性にきわめて大きな影響を与えます。また、デザインのプランニングおよび作
成の際に、同時に階層的な、あるいはチーム・ベースのデザインをプランニングす
ると、デザインの生産性が向上します。
表12. デザイン入力のチェックリスト ( その １ )
No. v チェックリストの項目
1. 同期デザイン手法を使用する
同期デザインでは、クロック信号がすべてのイベントをトリガします。すべてのレジスタのタイミング要件が満たされると、同期デザインは、プロセス、電圧および温度（PVT）すべての状態において予測可能かつ信頼性の高い動作をします。同期デザインでは、異なるデバイス・ファミリやスピード・グレードを容易にターゲットにできます。
2. クロック信号の問題を回避するために、以下の推奨事項を考慮する
■ 良の結果を得るために専用クロック・ピンおよび専用クロック配線を用いる — 専用クロック・ピンはクロック・ネットワークを直接駆動するため、他の I/O よりもスキューを低くする。専用配線ネットワークを使用して、ファンアウトの大きい信号のスキューを低減しながら遅延を予測可能にする。また、これらのクロック・ピンおよびクロック・ネットワークを使用して、非同期リセットのようなコントロール信号を駆動することもできる
■ クロックの反転、逓倍、分周向けにはデバイスの PLL を用いる
■ クロックのマルチプレクサ化およびゲート向けには、組み合わせロジックではなく、専用クロック・コントロール・ブロックまたは PLL クロック・スイッチオーバー機能を用いる
■ 内部的に生成されたクロック信号を使用する必要がある場合には、クロック信号として使用される組み合わせロジックの出力を一度レジスタに格納してグリッジを削減する。たとえば、組み合わせロジックを使用してクロックを分周する場合には、分周器回路を駆動するために使用されていたクロック信号で 終ステージを駆動する
■ マルチ・クロック・デザインでは、クロック・ドメインにまたがる信号が、シンクロナイザ、ハンドシェイク・メカニズム、または FIFO を使用して適切に同期されるようにする
クロック・ネットワークについて詳しくは MAX 10 Clocking and PLL User Guideを参照してください。
3. IP コアをパラメータ・エディタと併せて使用する
ロジックをコーディングする代わりに、パラメータ化されたモジュールのライブラリあるいはデバイスに特化した IP コアであるアルテラの IP コアを使用することにより、デザイン時間を短縮します。IP コアはアルテラ・デバイスのアーキテクチャ向けに 適化されており、より効率的なロジック合成およびデバイス実装を提供します。
すべてのポートおよびパラメータを適切に設定するには、Quartus のパラメータ・エディタを使用して IP コアのパラメータをビルドまたは変更します。
特定の IP コアの詳細については、対応する MAX 10 ユーザー・ガイドを参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 30 デザイン入力
4. ダイナミック・リコンフィギュレーション機能の情報を確認する
MAX 10 デバイスは、ダイナミック・リコンフィギュレーションをサポートしており、これは隣接するチャネルのデータ転送に影響するチャネルのプロトコルまたは PMA 設定を動的に変更します。
5. 適な合成結果を実現するために、アルテラが推奨するコーディング・スタイルを検討する
HDL コーディング・スタイルは、プログラマブル・ロジック・デザイン結果の品質に大きく影響します。たとえば、メモリおよびデジタル・システム・プロセッシング（DSP）機能をデザインする際に、デバイスのアーキテクチャを把握していれば、専用ロジック・ブロックのサイズおよびコンフィギュレーションを活用できます。
■ 特定の HDL コーディング例および推奨事項について、詳しくは Quartus Handbook の Recommended HDL Coding Styles の章を参照する
■ Quartusソフトウェアでリファレンス例として提供されているHDLテンプレートが使用できる。テンプレートへアクセスするには、Quartus テキスト・エディタの編集エリアで右クリックして Insert Template をクリックする
■ ツールに特化したガイドラインについては、合成ツールの資料を参照する
6. 必要に応じて、チップ・ワイド・リセットを有効にしてすべてのレジスタをクリアする
MAX 10 デバイスは、メモリ・ブロックのレジスタを含む（ただしメモリ内容は含まない）、すべてのデバイス・レジスタにクリアを上書きできるようにする、オプショナルのチップ・ワイド・リセットをサポートしています。
■ DEV_CLRnピンを Lowに駆動 — すべてのレジスタはクリアまたは 0にリセットされる。影響されるレジスタは、レジスタ・コントロール信号による合成で NOT-gate-push back 適化を行った際に、High の値にプリセットされたかのように動作する
■ DEV_CLRnピンをHighに駆動 — すべてのレジスタはプログラミングされたとおりに動作する
チップ・ワイド・リセットを有効にするには、デザインをコンパイルする前に Device and Pin Options ダイアログ・ボックスで General カテゴリの Optionsの下にある Enable device-wide reset (DEV_CLRn) をオンにします。
7. デバイス・アーキテクチャに特化したレジスタ・コントロール信号を使用する
MAX 10 の各ロジック・アレイ・ブロック（LAB）には、ALM へのレジスタ・コントロール信号を駆動するための専用ロジックが含まれます。コントロール信号がデバイス・アーキテクチャ内の専用コントロール信号を使用することが重要です。場合によっては、デザイン内での異なるコントロール信号の数を制限する必要が生じることがあります。
LAB および ALM アーキテクチャについて詳しくは MAX 10 FPGA Device Architecture を参照してください。
表12. デザイン入力のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン入力 Page 31
8. 推奨されるリセット・アーキテクチャを確認する
■ リセットがアサートされた際にクロック信号が使用できない場合には、多くの場合ロジックをリセットするために非同期リセットが使用される
■ 推奨されるリセット・アーキテクチャにより、リセット信号を非同期的にアサートし、同期的ににディアサートできるようにする
■ リセット信号のソースは、グローバル配線リソースに直接接続できる、レジスタの非同期ポートに接続されている
■ ディアサートの同期により、すべてのステートマシンおよびレジスタを同時にスタート可能にする
■ ディアサートの同期は、非同期リセット信号がフリップフロップのアクティブなクロック・エッジ上または付近でリリースされることによりフリップフロップの出力がメタステーブルな未知の状態になることを回避する
適なリセット・デザインについて、詳しくは www.sunburst-design.com/papers のリセット・アーキテクチャ解析といった業界資料を参照してください。
9. 合成ツールで使用可能な合成オプションを検討する
デザインで特定のパワーアップ条件を強制する場合には、使用する合成ツールで有効な合成オプションを使用します。
■ デフォルトで、Quartus ソフトウェアの合成機能では、デザインがデバイス・アーキテクチャのパワーアップ・ステートに依存しないことを前提とした Power-Up Don’t Care ロジック・オプションがオンにされる。他の合成ツールでも、同様の前提が使用できる場合がある
■ 多くの場合、設計者はデザインに明示的なリセット信号を使用し、リセット後に（ただしパワーアップ時には必須ではなく）すべてのレジスタが適切な値になるように強制する。リセット・アクティブで、デバイスのパワーアップ条件にかかわらずデザインを問題なくパワーアップ可能にする、非同期リセットを含めてデザインを作成できる
■ 合成ツールによっては、レジスタに格納される信号のソース・コード内のデフォルト値または初期値を読み出し、その動作をデバイスに実装することができる。たとえば、Quartus ソフトウェアの合成機能では、レジスタに格納される信号の HDL のデフォルト値および初期値を Power-Up Level 設定として変換する。合成された動作は、機能しミューレーション時に HDLコードのパワーアップ条件と適合する
■ デバイス・コア内のレジスタは、物理的なデバイス・アーキテクチャにおいて常に Low（0）のロジック・レベルでパワーアップされる。High のパワーアップ・レベルまたは 0 以外のリセット値（プリセット信号）を指定した場合には、合成ツールは通常、レジスタで使用可能なクリア信号を使用して NOT-gate push back 適化手法を行う。Low でリセットされるレジスタに High のパワーアップ・レベルを割り当てるか、または High にプリセットされたレジスタに Low のパワーアップ値を割り当てた場合には、合成ツールは NOT-gate push back 適化手法を使用できず、パワーアップ条件は無視される
パワーアップ設定をセットする Power-Up Level 設定および altera_attributeアサインメントについて、詳しくは Quartus Handbook の Quartus Integrated Synthesis の章を参照してください。
表12. デザイン入力のチェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 32 デザイン入力
10. レジスタのパワーアップおよびコントロール信号に使用できるリソースを検討する
同じレジスタにリセット信号とプリセット信号を実装するために、合成ツールは、レジスタまでのさまざまなパス間で遅延が異なるためにグリッジを生じやすいロジックおよびラッチにコントロールをエミュレーションします。さらに、これらのレジスタ向けにはアワーアップ値は未定義にされます。
リセット・ロジックおよびパワーアップ条件について、詳しくは Quartus Handbook の Recommended HDL Coding Styles の章を参照してください。
11. デザイン・パーティション作成向けのアルテラの推奨事項を考慮する
FPGA のデザインを分割するには、パーティションが統合された際に 適な結果が得られるように、各パーティションがデバイス内の他のパーティションに対して 適に配置されるようにするプランニングが必要です。
結果全体の品質を向上するには、デザイン・パーティションの作成のためのアルテラの推奨事項に従います。たとえば、パーティションの I/O 境界をレジスタで受けることにより、クリティカル・タイミング・パスを、個別に適化可能な 1 つのパーティション内にとどめることができます。各デザイン・ブロックが個別のファイルに定義されるようにソース・コードをプランニングします。これにより、ソフトウェアは自動的に各ブロックへの変更を個別に検知できます
パーテーション化する際により高い柔軟性を得るには、デザインで階層を使用します。デザイン・ロジックが階層ツリーの「葉」になるように維持します。階層ツリーでは、階層の上位レベルが有するロジックはほんの少しであり、下位レベルのデザイン・ブロックがそのロジックを収容します。
デザイン・パーティションの作成に役立つガイドラインについて、詳しくはQuartus Handbook の Best Practices for Incremental Compilation Partitions and Floorplan Assignments の章を参照してください。
12. パーティション間でタイミングを割り当て、リソースのバランスをとる
デザインが複数のプロジェクトの状態で作成される場合に、システム開発者が下位レベルのブロックの設計者に、各パーティションが確実に適切なデバイス・リソースを使用するためのガイダンスを提供することが重要になります。
■ 各デザインが個別に開発されるため、それぞれの下位レベルの設計者は全体のデザイン、あるいは、そのパーティションが他のパーティションと接続される方法についての情報を有さず、これがシステム統合時に問題の原因となる可能性がある
■ ピン位置、物理的制約、タイミング要件を含むプロジェクトのトップレベルの情報は下位レベルのパーティションの設計者がデザインを開始する前に伝達される必要がある
■ システム開発者がデザイン・パーティションをトップレベルでプランニング可能であり、Quartus ソフトウェアの Project メニューにある Generate Bottom-Up Design Partition Scripts オプションを使用して、トップレベルのプロジェクト情報を下位レベル・モジュールへ伝達するプロセスを自動化することができる
表12. デザイン入力のチェックリスト ( その ４ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン入力 Page 33
13. インクリメンタル・コンパイル・パーティション向けにデザインのフロアプランを作成する
■ デザインのフロアプランにより、デザイン・パーティション間の競合を回避でき、各パーティションが他のパーティションに対して適切に配置されるようにできる。各パーティションに対して異なる位置割り当てを作成すると、位置の競合は生じない
■ デザインのフロアプランは、Fitter が、ほとんどのリソースがすでに使用されているデバイスのエリアにデザインの一部を配置または再配置するように指示される状況の回避に役立つ
■ フロアプランの割り当ては、トップ・ダウン・フローでタイミングがクリティカルなパーティション向けに推奨される。Quartus の Chip Planner を使用して、各デザイン・パーティション向けに LogicLock 領域の割り当てを使用するデザイン・フロアプランを作成できる
■ トップレベル・デザイン向けの基本的なデザイン・フレームワークと併せて、フロアプラン・エディタにより、領域間の接続を表示し、チップ上の物理的なタイミング遅延を見積もり、デバイス・フロアプランで領域を移動させることが可能
■ 完全なデザインのコンパイル後には、フロアプランの割り当てを改善するために、ロジック配置を表示し、配線の輻輳があるエリアの特定もできる
デザイン・フロアプランの作成およびフロアプラン上の配置割り当ての情報およびガイドラインについて、詳しくは Quartus Handbook で以下の章を参照してください。
■ Best Practices for Incremental Compilation Partitions and Floorplan Assignments
■ Analyzing and Optimizing the Design Floorplan with the Chip Planner
表12. デザイン入力のチェックリスト ( その ５ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 34 デザイン実装
デザイン実装この項のチェックリストを、デザインを実装する際のガイドラインとして使用します。
合成およびコンパイル表13. 合成およびコンパイルのチェックリスト ( その １ )
No. v チェックリストの項目
1. 合成ツールを決定し、サポートされている正しいバージョンを使用する
Quartus ソフトウェアは、Verilog HDL、VHDL、アルテラ・ハードウェア記述言語（AHDL）、および回路図デザイン入力を完全にサポートする合成機能を備えています。また、業界をリードするサードパーティ EDA 合成ツールを使用して Verilog HDL または VHDL デザインを合成し、得られた出力ネットリスト・ファイルを Quartus ソフトウエアでコンパイルすることもできます。
■ New Project Wizard または Settings ダイアログ・ボックスの EDA Tools Settingsページでサードパーティ合成ツールを指定して、合成ネットリスト向けに適した Library Mapping File（.lmf）を使用する
■ ツール・ベンダはたえず新しい機能を追加し、ツールの問題を修正し、アルテラ・デバイス向けに性能を向上させているので、アルテラは、 新バージョンのサードパーティ合成ツールを使用することを推奨する
■ 合成ツールにより異なる結果が得られる場合がある。特定のアプリケーション向けに 高の性能発揮するツールを選択する必要がある場合には、そのアプリケーションとコーディング・スタイル向けに標準的なデザインを合成し、それぞれの結果を比較することによる試験を行う
■ 正確なタイミング解析およびロジック使用率の結果を得るには、Quartus ソフトウェアで配置配線を行う
■ 合成ツールによっては、Quartus プロジェクトを作成でき、合成プロジェクトで指定した EDA ツール設定、デバイス選択、タイミング要件といった制約を渡す機能が提供される。この機能を使用して、配置配線のためにQuartus プロジェクトをセットアップする際の時間を節約できる
サポートされる合成ツールについて、詳しくは Quartus Handbook で以下の章を参照してください。
■ Quartus Integrated Synthesis
■ Synopsys Synplify Support
■ Mentor Graphics Precision Synthesis Support
■ Mentor Graphics LeonardoSpectrum Support
Quartus ソフトウェアのバージョンで正式にサポートされている各合成ツールのバージョンについて、詳しくはアルテラ・ウェブサイトのリリース・ノートのページで該当する Quartus ソフトウェア・リリース・ノートを参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン実装 Page 35
2. コンパイル後にリソース使用率レポートを確認する
Quartus ソフトウェアでのコンパイル後に、デバイス・リソース使用率についての情報を確認します。
■ この情報を使用して、将来的なロジックの追加やその他のデザインの変更によりフィッティングに困難が生じるかどうかを判断する
■ コンパイルに no-fit エラーが生じた場合には、この情報を使用してフィッティングの問題を解析する
■ リソース使用率を確認するには、Compilation Report の Flow Summary セクションで合計ロジック使用率を表すパーセンテージを参照する。合計ロジック使用率には、既存の接続またはロジック使用により使用できないリソースの見積もりが含まれる
■ さらに詳細なリソース情報については、Compilation Report で Fitter セクションの Resource Section の下のレポートを確認する。Fitter の Resource Usage Summary レポートは、ロジック使用率情報を細分化し、 大限にまたは部分的に使用されている ALM 数を示し、各種メモリ・ブロックのビット数を含むその他のリソース情報を提供する
また、コンパイル中に行われた 適化について説明するレポートもあります。たとえば、Quartus の合成機能を使用する場合、Analysis & Synthesis セクションの Optimization Results フォルダの下のレポートは合成中に削除されたレジスタを含む情報を提供します。このレポートは、デバイス・リソース使用率を見積り、部分的なデザインにおいてデザインの他の部分との接続の欠落が原因でレジスタが削除されていないことを確認するために使用します。
ロジック使用率が低いからといって、使用可能な ALM の使用率が も低いとは限りません。また、ほぼ 100％とレポートされているデザインが、余分なロジックのためのスペースを有することもあります。Fitter は、ロジックが 1つの ALM 内に配置できる場合でも、複数の ALM 内の ALUT を使用して 良のタイミングおよび配線性の結果が得られるようにします。これらの結果が達成される際に、ロジックがデバイス全体に分散されていることがあります。デバイスがいっぱいになってくると、Fitter は 1 つの ALM 内にまとめて配置できるロジックを自動的に探します。
3. Quartus のすべてのメッセージ、特に警告およびエラー・メッセージを確認する
コンパイル・フローの各ステージで、お知らせ、警告、重要な警告を含むメッセージが生成されます。警告メッセージの重要度を把握し、必要に応じてデザインまたは設定を変更します。
Quartus のユーザー・インタフェースでは、Message ウィンドウのタブを使用して特定のタイプのメッセージのみを確認することができます。対応が必要ないと判断したメッセージを非表示にすることもできます。
メッセージおよびメッセージの非表示について、詳しくは Quartus Handbookの Managing Quartus Projects の章を参照してください。
4. インクリメンタル・コンパイルの使用を検討する
インクリメンタル・コンパイル機能を使用して、デザインで変更されていない部分のロジックを維持し、タイミング性能を維持し、効率的にタイミング収束に到達します。インクリメンタル・コンパイル機能を使用してデザインに変更を加えた場合には、デザインの反復にかかる時間を平均で 60％加速することができます。
表13. 合成およびコンパイルのチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 36 デザイン実装
タイミング最適化および解析以下のチェックリストのガイドラインを使用して、デザインのタイミングを解析し
タイミング性能を 適化します。
5. パラレル・コンパイルをイネーブルする
2 つ以上のプロセッサがデザインのコンパイルに使用可能な際に、Quartus ソフトウェアは、複数のプロセッサを活かしてコンパイル時間を短縮するために一部のアルゴリズムをパラレルで処理します。Settings ダイアログ・ボックスの Compilation Process Settings ページで Parallel compilation オプションをセットするか、Tools メニューから Processing ページの Options ダイアログ・ボックスでデフォルト設定を変更します。
6. Compilation Time Advisor を使用する
Compilation Time Advisor は、デザインのコンパイル時間を短縮するように設定をするためのガイダンスを提供します。Tools メニューで Advisors にカーソルをあわせ、Compilation Time Advisor をクリックします。これらのうちの一部の手法を使用してコンパイル時間を削減すると、結果の品質が全体的に低下することがあります。
詳しくは、Quartus Handbook の Area and Timing Optimization の章を参照してください。
表13. 合成およびコンパイルのチェックリスト ( その ３ )
No. v チェックリストの項目
表14. タイミング最適化および解析のガイドライン ( その １ )
No. v チェックリストの項目
1. タイミング制約が完了しており正確であることを確認する
FPGA デザイン・フローにおいて、正確なタイミング制約をすることにより、タイミング・ドリブン合成ソフトウェアおよび配置配線ソフトウェアで 適な結果が得られるようになります。タイミング制約は、デザインがタイミング要求、すなわち、デバイスが正常に動作するために満たす必要がある実際のデザイン要件を満たすために非常に重要です。
Quartus ソフトウェアは、各デバイス・スピード・グレードごとに異なるタイミング・モデルを用いてデザインを 適化および解析するので、正しいスピード・グレードでタイミング解析を行う必要があります。タイミング・パスが、要件を満たすために完全に制約され、解析され、検証されていなければ、完成したプログラミング済みのデバイスが予測と異なる動作をすることがあります。
詳しくは Quartus Handbook の Timing Analysis Overview の章を参照してください。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン実装 Page 37
2. コンパイル後の TimeQuest タイミング・アナライザ・レポートを確認する
Quartus ソフトウェアは、デザイン内のすべてのロジックのタイミング性能を検証する、ASIC スタイルの強力なタイミング解析ツールである TimeQuest タイミング・アナライザを備えています。これは業界標準の Synopsys Design Constraints（SDC）フォーマットのタイミング制約をサポートし、インタラクトするタイミング・レポートを含む使いやすい GUI を備えています。TimeQuest タイミング・アナライザは、高速なソース・シンクロナス・インタフェースおよびクロック・マルチプレクサ・デザイン・ストラクチャの制約に 適です。
また、このソフトウェアは、業界標準の Synopsys PrimeTime ソフトウェアによるスタティック・タイミング解析もサポートしています。必要なタイミング・ネットリストを生成するには、New Project Wizard、または Settings ダイアログ・ボックスの EDA Tools Settings ページでツールを指定します。
3. データが FPGA に供給される際に /O タイミングが違反しないようにする
包括的なスタティック・タイミング解析には、レジスタ間パス、I/O パス、および非同期リセット・パスの解析が含まれます。デザイン内のすべてのクロックの周波数と関係を指定することが重要です。
外部デバイスまたは外部ボードのタイミング・パラメータを指定するには、入力および出力遅延制約を使用します。システムの意図が正確に反映されるように、外部インタフェース向けのコンポーネントに正確なタイミング要求を指定します。
TimeQuest タイミング・アナライザは、データ所要時間、データ到着時間、クロック到着時間を使用してシステム全体に対するスタティック・タイミング解析を行い、回路の性能を検証し、起こりうるタイミング違反を検出します。これが、デザインが正常に機能するために満たす必要があるタイミング関係を決定します。report_datasheet コマンドを使用すると、デザイン全体のI/O タイミング特性をまとめたデータシート・レポートを生成できます。
4. フル・コンパイルの実行前に Early Timing Estimation を行う
タイミング解析でデザイン要件が満たされていないことがレポートされた場合には、タイミング収束を達成するためにデザインまたは設定に修正を加え、デザインをリコンパイルする必要があります。コンパイルで no-fit メッセージが表示された場合には、配置配線を成功させるための修正を加える必要があります。
Quartus ソフトウェアの Early Timing Estimation 機能を使用すると、ソフトウェアで完全な配置配線を行う前にデザインのタイミング結果を見積もることができます。解析および合成を実行した後で、Processing メニューで Start にカーソルを合わせ、Start Early Timing Estimate をクリックして、 初のコンパイル結果を生成します。
表14. タイミング最適化および解析のガイドライン ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 38 デザイン実装
機能シミュレーションとタイミング・シミュレーション以下のチェックリストを、機能シミュレーションとタイミング・シミュレーション
のガイドラインに使用します。
5. タイミングの 適化および解析の割り当てに以下の推奨事項を考慮する
■ Settings ダイアログ・ボックスの Fitter Settings ページで Optimize multi-corner timing をオンにする
■ create_clockと create_generated_clock使用して、デザイン内のすべてのクロックの周波数および関係を指定する .
■ set_input_delay と set_output_delayを使用して、外部デバイスまたはボードのタイミング・パラメータを指定する
■ derive_pll_clocksを使用して、PLL IP コアの設定に基づいて、すべてのPLL 出力に生成クロックを作成する LVDS トランスミッタまたはレシーバのデシリアライゼーション・ファクタにマルチサイクル関係を指定する
■ derive_clock_uncertaintyを使用して、インター・クロック、イントラ・クロック、および I/O インタフェースの不確実性を自動的に適用する
■ check_timingを使用して、制約の欠落を含む、デザインまたは適用された制約に関する問題のレポートを生成する
■ Quartus の 適化機能を使用して、タイミング収束の達成やリソース使用率の改善を行う
■ Timing Optimization Advisor と Area Optimization Advisor を、 適化設定への提案として使用する
タイミング制約のガイドラインについて、詳しくは Quartus Handbook の The Quartus TimeQuest Timing Analyzer の章を参照してください。
表14. タイミング最適化および解析のガイドライン ( その ３ )
No. v チェックリストの項目
表15. 機能シミュレーションとタイミング・シミュレーションのチェックリスト (その １ )
No. v チェックリストの項目
1. デザイン・フローの開始時に機能シミュレーションを行う
各デザイン・ブロックのデザインの機能性または論理動作を確認するためにシミュレーションを行います。デザインを完全にコンパイルする必要はなく、タイミング情報を含まない機能シミュレーション・ネットリストを生成することができます。
2. タイミング・シミュレーションを行って、デザインがターゲット・デバイスで動作することを確認する
タイミング・シミュレーションは、TimeQuest タイミング・アナライザで生成された、異なるデバイス・ブロックの遅延、および配置配線情報を含むタイミング・ネットリストを使用します。デザイン・フローの 後にトップレベル・デザインでタイミング・シミュレーションを行うことにより、デザインがターゲット・デバイスで動作することを確認します。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン実装 Page 39
フォーマル検証デザインにフォーマル検証が必要な場合には、以下のガイドラインを使用します。
3. シミュレーション・ツールを決定し、サポートされている正しいバージョンを使用する
■ アルテラは、ModelSim®-Altera シミュレータ Starter Edition、ならびに高度なテストベンチ機能やその他の機能を活用できる高性能の ModelSim-Altera Edition を提供している
■ さらに、Quartus EDA Netlist Writer では、Synopsys VCS、Cadence NC-Sim、Aldec Active-HDL といった、その他のサードパーティ・シミュレーション・ツールをサポートするためのタイミング・ネットリスト・ファイルを生成できる
■ サードパーティのシミュレーション・ツールを使用する場合には、使用する Quartus ソフトウェアのバージョンでサポートされるバージョンのソフトウェアを使用する
■ 適切な出力シミュレーション・ネットリストを生成するために、使用するシミュレーション・ツールを Settings ダイアログ・ボックスの EDA Tools Settings ページで指定する。ソフトウェアは、NativeLink インテグレーションを用いる、ツールのライブラリのセットアップに役立つスクリプトも生成できる
■ 使用する Quartus ソフトウェア・バージョンで提供されるモデル・ライブラリのみを使用する。ライブラリがバージョン間で変更されている可能性があり、これが使用するシミュレーション・ネットリストとの不適合の原因になることがある
■ Quartus ソフトウェアでテストベンチを作成するには、Processing メニューでStart にカーソルを合わせ、Start Testbench Template Writer をクリックする
Quartus ソフトウェアのバージョンで正式にサポートされている各シミュレーション・ツールのバージョンについて、詳しくはアルテラ・ウェブサイトのリリース・ノートのページで該当する Quartus ソフトウェア・リリース・ノートを参照してください。
詳しくは、Quartus Handbook で以下の資料を参照してください。
■ Simulating Altera Designs
■ Mentor Graphics ModelSim and QuestaSim Support
■ Synopsys VCS and VCS MX Support
■ Cadence Incisive Enterprise Simulator Support
■ Aldec Active-HDL and Rivera-PRO Support
表15. 機能シミュレーションとタイミング・シミュレーションのチェックリスト (その ２ )
No. v チェックリストの項目
表16. フォーマル検証のチェックリスト ( その １ )
No. v チェックリストの項目
1. デザインにフォーマル検証が必要かを決定する
デザインがフォーマル検証を必要とする場合には、デザイン・フローの初期段階で制限や制約のプランニングを行うほうが、後期で変更を加えるよりも容易です。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 40 デザイン実装
電力解析および最適化デザインのコンパイル後に、Quartus の PowerPlay Power Analyzer で消費電力および放
熱性を解析して、ダイナミック、スタティック、および I/O 熱消費電力を計算し、デ
ザインが電源および熱の許容範囲に違反していないことを確認します。
Quartus ソフトウェアの電力 適化は、正確な電力解析結果に基づきます。ソフト
ウェアがデザインの動作および条件に対して正確に電力使用率を 適化できるよう
に、以下のガイドラインを使用します。
2. フォーマル検証のサポートおよびデザイン制約を確認する
Quartus ソフトウェアでは、いくつかのフォーマル検証フローをサポートしています。フォーマル検証フローを使用すると、レジスタのリタイミングなどの特定のロジック 適化をオフにする必要が生じ、強制的に階層ブロックを維持し、これにより 適化を制限する可能性があるため、性能結果に影響を及ぼすことがあります。
詳しくは Quartus Handbook の Cadence Encounter Conformal Support の章を参照しいてください。
3. フォーマル検証ツールを決定し、サポートされている正しいバージョンを使用する
使用するフォーマル検証ツールを Settings ダイアログ・ボックスの EDA Tools Settings ページで指定し、適切な出力ネットリストを生成します。
Quartus ソフトウェアのバージョンで正式にサポートされている各フォーマル検証ツールのバージョンについて、詳しくはアルテラ・ウェブサイトのリリース・ノートのページで該当する Quartus ソフトウェア・リリース・ノートを参照してください。
表16. フォーマル検証のチェックリスト ( その ２ )
No. v チェックリストの項目
表17. 電力解析および最適化のチェックリスト ( その １ )
No. v チェックリストの項目
1. 正確な電力解析結果を得るために正確な標準信号動作を提供する
正確な標準信号動作を PowerPlay Power Analyzer に提供する必要があります。
■ デザインをコンパイルして、デザイン・リソース、配置配線、I/O 規格についての情報を得る
■ シミュレーション結果、あるいはユーザー定義のデフォルト・トグル・レートとベクタなしの見積もりから信号動作のデータ（トグル・レートおよび静的な確率）を得る。解析に使用する信号動作は、実際の動作を反映したものである必要がある
も正確に電力を見積もるには、ゲート・レベルのシミュレーションをサードパーティ・シミュレーション・ツールで得た Value Change Dump File（.vcd）出力と併せて使用します。シミュレーション動作には、現実的な期間にわたる標準的な入力ベクトルを含め、ただし、機能検証で頻繁に用いられるコーナー・ケースは含めません。望ましい結果を得るには、グリッジ・フィルタリングなどの推奨されるシミュレータ設定を使用します。
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
デザイン実装 Page 41
2. 電力解析向けに正確な動作条件を指定する
コア電圧、デバイスの電力特性、周辺温度とジャンクション温度、冷却ソリューション、ボードの熱モデルを含む、動作条件を指定します。
Quartus ソフトウェアで、Settings ダイアログ・ボックスの Operating Settings and Conditions ページで適切な設定を選択します。
3. PowerPlay Power Analyzer で消費電力と放熱性を解析する
Quartus ソフトウェアの Processing メニューで PowerPlay Power Analyzer Tool をクリックします。このツールは、解析に使用される信号動作の集計、および信号動作のデータ・ソースの総合的な品質を反映する信頼性指標も提供します。
電力解析についての情報、および信号動作情報を作成するためのシミュレーション設定の推奨事項について、詳しくは Quartus Handbook の PowerPlay Power Analysis の章を参照してください。
PowerPlay Power Analyzer レポートは電力の見積もりであり、電力仕様ではありません。電力仕様については、必ずデバイス・データシートを参照してください。
4. 消費電力を 適化するために推奨されるデザイン手法と Quartus オプションを確認する
消費電力を 適化するためのデザイン手法について、詳しくは Quartus Handbook の Power Optimization の章を参照してください。
5. Power Optimization Advisor を 適化設定の提案として使用する
Power Optimization Advisor は、現在のデザイン・プロジェクト設定および割り当てに基づいて電力 適化についてのアドバイスおよび推奨事項を提供します。
詳しくは Quartus Handbook の Power Optimization の章を参照してください。
6. より高速なデバイス・スピード・グレードの使用を検討する
デザインが、高性能モードを必要とするクリティカル・タイミング・パスを多く含んでいれば、使用可能な場合に、より高速なデバイス・スピード・グレードのデバイスを使用することで消費電力を削減できる可能性があります。
速のデバイス向けには、より多くのデバイス・タイルを低消費電力モードで使用するようにソフトウェアで設定できます。
表17. 電力解析および最適化のチェックリスト ( その ２ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 42 デザイン実装
7. クロック・パワー・マネージメントを 適化する
クロックは、スイッチング動作が多く、パスが長いので、ダイナミック電力消費のほとんどの量に相当します。Quartus ソフトウェアは、ダウンストリームのレジスタに供給する必要があるクロック・ネットワークの部分のみを有効にすることにより、クロック配線上の消費電力を自動的に 適化します。
また、クロック・ネットワークを動的に有効または無効にするために、クロック・コントロール・ブロックを使用できます。クロック・ネットワークがパワーダウンしている際には、そのクロック・ネットワークから供給されるすべてのロジックはトグルしないので、デバイスの全体的な消費電力が削減されます。
クロック・ネットワークの使用について、詳しくは MAX 10 Clocking and PLL User Guide を参照してください。
クロック・ツリー全体をディセーブルすることなく LAB ワイドのクロック消費電力を削減するには、LAB ワイドのクロック・イネーブル信号を使用してLAB ワイドのクロックをゲートします。Quartus ソフトウェアは、レジスタ・レベルのクロック・イネーブル信号を自動的に LAB レベルに引き上げます。
8. メモリのクロック・イベントの数を削減する
メモリのクロック・イベントの数を削減してメモリの消費電力を削減します。メモリ・ポートでクロックのゲートまたはクロック・イネーブル信号を使用します。
9. 以下の I/O 電力のガイドラインを考慮する
■ I/O バッファで消費されるダイナミック電力は、合計負荷容量に比例する — 容量が低いほど消費電力が削減される
■ ダイナミック電力は電圧の二乗に比例する。ダイナミック消費電力を削減するには、電圧の低い I/O 規格を使用する。LVTTL や LVCMOS といった終端されない I/O 規格には、VCCIO 電源電圧と等しいレール - レール振幅があり、わずかなスタティック電力を消費する。
■ ダイナミック電力は出力遷移の頻度に比例する。周波数の高いアプリケーション向けには、SSTL のような抵抗終端された I/O 規格を使用する。出力負荷電圧は、バイアス点付近で VCCIO より少さく振幅する。このため、ダイナミック電力は類似の条件下での終端されない I/O よりも低くなる
■ 抵抗終端された I/O 規格は、終端ネットワークへ絶えず電流を流すため、スタティック電力を著しく浪費する。抵抗終端された I/O 規格を使用する際には、スタティック電力を抑えるために、スピードおよび波形の要件を満たす も低いドライブ強度を使用する
■ 外部デバイスが使用する電力は PowerPlay Power Analyzer の計算に含まれない。必ず、システムの電力計算に外部デバイスの電力を別途含める
10. パイプライン化およびリタイミングによりデザインのグリッチを減少させる
グリッジを多く有するデザインは、より高速なスイッチング動作によって、より多くの電力を消費します。長い組み合わせパスにフリップフロップを挿入してパイプライン化することにより、デザインのグリッジを減少させます。
たたし、デザインのグリッチが多くない場合には、パイプライン化は不必要なレジスタの挿入によって消費電力を増加させます。
表17. 電力解析および最適化のチェックリスト ( その ３ )
No. v チェックリストの項目
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
改訂履歴 Page 43
改訂履歴表 18 に、この資料の改訂履歴を示します。
11. パワー・ドリブン・コンパイルおよび Power Optimization Advisor についての情報を確認する
詳しくは Quartus Handbook の Power Optimization の章を参照してください。
12. アーキテクチャを 適化して消費電力を削減する
特定のデバイス・アーキテクチャ機能を使用して、消費電力を削減します。
たとえば、LE レジスタからシフト・レジスタを構築するかわりに、RAM ベースの FIFO バッファから大型のシフト・レジスタを構築するなど、MAX 10 デバイスで使用可能な専用 DSP ブロックを LE の代わりに使用して、演算に関係する機能を処理します。
表17. 電力解析および最適化のチェックリスト ( その ４ )
No. v チェックリストの項目
表18. 改訂履歴
日付 バージョン 変更内容
2014 年 12 月 2014.12.15
■ 以下の用語を変更
■ デュアル・イメージをデュアル・コンフィギュレーション・イメージに
■ デュアル・イメージ・コンフィギュレーションをデュアル・コンフィギュレーションに
■ MAX 10 EMIF IP コアを UNIPHY IP コアに変更
2014 年 9 月 2014.09.22 初版
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
Page 44 改訂履歴
MAX 10 FPGA デザイン・ガイドライン 2014 年 12 月 Altera Corporation
