MCP37211-200MCP37D11-200

200 Msps、12 ビット低消費電力 A/D コンバータ (ADC)、8 チャンネル MUX 内蔵

注意 : この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジナルの英語版をご参照願います。

特長 :• サンプリング レート

- シングル チャンネル モードの場合、200 Msps- 200 Msps/ 使用チャンネル数

• fIN = 15 MHz、-1 dBFS での SNR:- 200 Msps の場合、71.3 dBFS (typ.)

• fIN = 15 MHz、-1 dBFS での SFDR:- 200 Msps の場合、90 dBc (typ.)

• LVDS デジタル I/O 使用時の消費電力 :- 200 Msps の場合、468 mW

• CMOS デジタル I/O 使用時の消費電力 :- 200 Msps の場合、436 mW、出力クロック = 100 MHz

• デジタル I/O を除いた消費電力 :- 200 Msps の場合、387 mW

• 省電力モード :- スタンバイ中 : 80 mW- シャットダウン中 : 33 mW

• 電源電圧 : - デジタル部分 : 1.2 V、1.8 V- アナログ部分 : 1.2 V、1.8 V

• 選択可能な入力レンジ : 最大 2.975 VP-P• 入力チャンネル帯域幅 : 500 MHz• チャンネル間クロストーク :

マルチチャンネル モードで> 95 dB (入力 = 15 MHz、-1 dBFS)

• 出力データ フォーマット : - パラレル CMOS、DDR LVDS

• オプションの出力データ ランダマイザ• 内蔵 ADC 直線性校正アルゴリズム :

- 高調波歪み補正 (HDC)- DAC ノイズ キャンセレーション (DNC)- ダイナミック エレメント マッチング (DEM)- フラッシュ誤差校正

• デジタル信号後処理 (DSPP) オプション :- デシメーション フィルタ- マルチチャンネル動作 (デュアル /オクタルチャン

ネル モード ) 時の時間遅延補正のための分数遅延リカバリ機能 (FDR)

- ノイズシェーピング再量子化器 (NSR)- チャンネルごとの位相、オフセット、ゲイン調整- I/Q または fS/8 出力によるデジタル ダウン

コンバージョン (DDC) (MCP37D11-200) - オクタルチャンネル モードの連続波ビーム

フォーミング (MCP37D11-200)• 内蔵 ADC 直線性校正アルゴリズム :

- 高調波歪み補正 (HDC)- DAC ノイズ キャンセレーション (DNC)- ダイナミック エレメント マッチング (DEM)- フラッシュ誤差校正

• シリアル ペリフェラル インターフェイス (SPI) • パッケージ オプション :

- VTLA-124 (9 mm x 9 mm x 0.9 mm)- TFBGA-121 (8 mm x 8 mm x 1.08 mm)

• TFBGA パッケージには外付けの参照電圧デカップリング コンデンサが不要

• 産業用温度レンジ : -40 ～ +85

代表的なアプリケーション :• 通信機• 携帯電話基地局• レーダ• 超音波および音波撮像• スキャナと低消費電力携帯機器• 産業用およびコンシューマ用データ収集システム

MCP372XX/MCP37DXX ファミリの比較 (1、2):

製品番号サンプリング

レート分解能

デジタル デシメーション (3)

デジタル

ダウンコンバージョン (4)CWビーム

フォーミング (5)ノイズシェーピング

再量子化器 (3)

MCP37231-200 200 Msps 16 あり なし なし なし

MCP37221-200 200 Msps 14 あり なし なし なし

MCP37211-200 200 Msps 12 あり なし なし あり

MCP37D31-200 200 Msps 16 あり あり あり なし

MCP37D21-200 200 Msps 14 あり あり あり なし

MCP37D11-200 200 Msps 12 あり あり あり あり

Note 1: TFBGA パッケージの在庫 / 供給状況は代理店または Microchip 社までお問い合わせください。

2: 同じパッケージタイプのデバイスはピン互換です。

3: シングルおよびデュアルチャンネル モードで使えます。

4: シングル、デュアル、CW ビームフォーミングが有効なオクタルチャンネル モードで使えます。

5: オクタルチャンネル モードで使えます。

2015 Microchip Technology Inc. DS20005355A_JP - p.1

MCP37211-200 と MCP37D11-200

機能ブロック図

Output Control:

Inp

ut

Mu

ltip

lexe

r

Reference SENSE

VCM

AIN0+

AIN0-

CLK+

CLK-

Q[11:0]

OVR

SCLK CSSDIO

AIN7+

AIN7-

DCLK+

DCLK-

VREF+ VREF-

WCK

Pipelined

PLL

Clock

Output Clock Control

Internal Registers

ADC

Digital Signal Post-Processing:

- FDR, Decimation, NSR

- CMOS, DDR LVDS

REF0-

AVDD12 AVDD18 DVDD18DVDD12

REF0+REF1-REF1+

DLLDuty Cycle

Correction

Selection

- Phase/Offset/Gain Adj.

GND

Generator

VBG

- DDC, CW Beamforming

MCP37D11-200:- Noise Shaping Requantizer

DS20005355A_JP - p.2 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

概要 :

MCP37211-200 は、Microchip 社のベースライン 12ビット、200 Msps パイプライン A/D コンバータ (ADC)です。高次デジタル デシメーション フィルタ、ノイズシェーピング再量子化器、チャンネルごとのゲインとオフセットの調整、分数遅延リカバリを内蔵しています。

MCP37D11-200 は、MCP37211-200 が提供する機能に加えて、デジタル ダウンコンバージョン、CW ビームフォーミング機能を備えています。

全デバイスが高調波歪み補正と DAC ノイズ キャンセレーションを備え、71.3 dBFS (typ.) の SNR、90 dBc(typ.) の SFDR を可能にします。

本ファミリはきわめて低消費電力であり、LVDS インターフェイスを 200 Msps で使った場合の消費電力はわずか 468 mW です。

本ファミリは優れた低消費電力動作と高い動特性を併せ持つため通信機器、レーダ、携帯機器等の各種高性能、高速データ収集システムに理想的です。

シングルまたはデュアルチャンネル モードではノイズシェーピング再量子化器 (NSR) 機能によって、従来の 11 または 12 ビット ADC を上回る SNR が得られます。NSR は量子化ノイズを変形してノイズ電力のほとんどを対象周波数の外へと追い出します。その結果SFDR に影響を与えずに、選択した対象周波数帯域内の SNR を大きく改善します。

シングルまたはデュアルチャンネル モードでは、出力デシメーション フィルタのオプションにより、SNR性能が最大 73.7 dBFS に向上します。デジタル ダウンコンバージョン オプションとデシメーションおよび直交出力オプションを併用すると、携帯電話基地局や狭帯域通信等のデジタル通信システム設計で大きな柔軟性が得られます。

本ファミリでは、入力多重化機能を介して、最大 8 つの差動入力チャンネルを使えます。1 チャンネルのみ使う場合のサンプリング レートは最大200 Mspsです。8 つの入力チャンネルを全て使う場合のチャンネルあたり最大サンプリング レートは 25 Msps です。

デュアルまたはオクタルチャンネル モードでは分数遅延リカバリ (FDR) 機能がチャンネル間のサンプリング時期の差異をデジタル補正します。これによって全ての入力が同時にサンプリングされたように見えます。

差動フルスケール アナログ入力レンジは、最大 2.975VP-P までプログラム可能です。ADC の出力データは、2 の補数またはオフセット バイナリ表現でコード化でき、データ ランダマイザは適用の有無を設定できます。出力データにはフルレートの CMOS またはダブル データ レート (DDR) LVDS を使えます。

本デバイスは鉛フリーのVTLA-124およびTFBGA-121パッケージで提供します。本デバイスは -40 ～ +85 の商用温度レンジで動作します。

パッケージタイプ

図 1: VTLA-124 パッケージ

図 2: TFBGA-121 パッケージ(在庫 /供給状況については代理店またはMicrochip 社までお問い合わせください )

Top View

GND

Dimension:9 mm x 9 mm x 0.9 mm

Bottom View

A

B

C

D

E

F

G

H

K

L

11 10 9 8 7 6 5 4 3 2 1

J

Dimension:8 mm x 8 mm x 1.08 mmBall Pitch:0.65 mmBall Diameter:0.4 mm

2015 Microchip Technology Inc. DS20005355A_JP - p.3

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.4 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

1.0 パッケージピン構成と機能説明

図 1-1: VTLA-124 パッケージピンの説明は、表 1-1 を参照してください。

A13

A17

A14

A15

A16

AVDD18

A IN6+

CLK-

CLK+

RESET DCLK+

DCLK-

VTLA-124(9 mm x 9 mm x 0.9 mm)

A67

A IN2+

A IN4+

A IN0+

A IN1-

A IN7-

A IN3-

A IN5-

SLAVE

SYNC

CAL

Q0/Q0-

Q1/Q0+

Q2/Q1-

Q3/Q1+

Q4/Q2-

Q5/Q2+

Q6/Q3-

Q7/Q3+

Q8/Q4-Q9/Q4+

Q11/Q5+

WCK/OVR+

REF0-

REF0- REF0+

REF0+ SENSE

REF1-

REF1-

VCMREF1+

REF1+

SDIOSCLK

CS

NC

V CMIN

GND

WCK/OVR-

DVDD18

DVDD18

AVDD12

EP

Note 1: GND または DVDD18 に結線します。ADR1 は内部で GND にボンディングしています。

2: NC - 未接続ピンです。これらのピンはフローティング状態にするかグランドに結線できます。

3: TP - テストピンです。これらのピンはフローティング状態に保ちます。グランドまたは電源に結線してはいけません。

4: 露出パッド (EP - パッケージの裏面パッド ) はアナログ電源とデジタル電源の共通グランド (GND)です。 このパッドは PCB 上のクリーンなグランド参照電圧に接続します。

VBG

A68 A65A66 A63A64 A61A62 A59A60 A57A58 A55A56 A53A54 A52

A1 B55B56 B53B54 B51B52 B49B50 B47B48 B45B46 B43B44 B42

A2

A4

A5

A6

A7

A8

A9

A10

A11

A12

B1

B2

B3

B4

B5

B6

B7

B8

B9

B10

B11

B12

B13

A19A18 A21A20 A23A22 A25A24 A27A26 A30 A33A32

B15B14 B17B16 B19B18 B21B20 B22 B24 B27 B28

A34

A50

A49

A48

A47

A46

A45

A44

A43

A42

A41

A40

A39

A38

A37

A36

A35

A51

B41

B40

B39

B38

B37

B36

B35

B34

B33

B32

B31

B30

B29

AVDD12 ADR0 DVDD18

AVDD18

NC

NCAVDD18

AVDD18

AVDD12 AVDD12AVDD12

A IN6-

A IN2-

A IN4-

A IN0-

AIN1+

A IN7+

A IN3+

A IN5+

DVDD12 DVDD12

DVDD12

DVDD18

DVDD18

(OVR)

(WCK)

DVDD18

Q10/Q5-

NC GND

Top View(Not to Scale)

(GND)

TP

A28 A29

B23

A31

B25 B26

Note 4

Note 2 Note 2

Note 1

Note 3 Note 2

A3

Note 2

2015 Microchip Technology Inc. DS20005355A_JP - p.5

MCP37211-200 と MCP37D11-200

表 1-1: VTLA-124 のピン機能表

ピン番号 ピン名 I/O タイプ 説明

電源ピン

A2、A22、A65、B1、B52

AVDD18 電源 アナログ部分の電源電圧入力 (1.8 V)

A12、A56、A60、A63、B10、B11、B12、B13、B15、B16、B45、B49、

B53

AVDD12 アナログ部分の電源電圧入力 (1.2 V)

A25、A30、B39 DVDD12 デジタル部分の電源電圧入力 (1.2 V)

A41、B24、B27、B31、B36、B43

DVDD18 デジタル部分と全てのデジタル I/O の電源電圧入力 (1.8 V)

EP GND 露出パッド : デジタルおよびアナログ部分の共通グランドピン

ADC アナログ入力ピン

A3 AIN6+ アナログ入力 チャンネル 6 差動アナログ入力 (+)

B2 AIN6- チャンネル 6 差動アナログ入力 (-)

A4 AIN2+ チャンネル 2 差動アナログ入力 (+)

B3 AIN2- チャンネル 2 差動アナログ入力 (-)

A5 AIN4+ チャンネル 4 差動アナログ入力 (+)

B4 AIN4- チャンネル 4 差動アナログ入力 (-)

A6 AIN0+ チャンネル 0 差動アナログ入力 (+)

B5 AIN0- チャンネル 0 差動アナログ入力 (-)

B6 AIN1+ チャンネル 1 差動アナログ入力 (+)

A8 AIN1- チャンネル 1 差動アナログ入力 (-)

B7 AIN7+ チャンネル 7 差動アナログ入力 (+)

A9 AIN7- チャンネル 7 差動アナログ入力 (-)

B8 AIN3+ チャンネル 3 差動アナログ入力 (+)

A10 AIN3- チャンネル 3 差動アナログ入力 (-)

B9 AIN5+ チャンネル 5 差動アナログ入力 (+)

A11 AIN5- チャンネル 5 差動アナログ入力 (-)

A21 CLK+ 差動クロック入力 (+)

B17 CLK- 差動クロック入力 (-)

参照電圧ピン (Note 1)

A57、B46 REF1+ アナログ出力 差動参照電圧 1 (+)

A58、B47 REF1- 差動参照電圧 1 (-)

A61、B50 REF0+ 差動参照電圧 0 (+)

A62、B51 REF0- 差動参照電圧 0 (-)

SENSE、バンドギャップ、コモンモード電圧ピン

B48 SENSE アナログ入力 アナログ入力フルスケール レンジ選択。SENSE 電圧の設定は表 4-2 参照

A59 VBG アナログ出力 内部バンドギャップ出力電圧。デカップリング コンデンサ (2.2 µF) を接続する

A7 VCMIN アナログ入力 自動校正用のコモンモード電圧入力。VCM 電圧を接続する (Note 2)。

A55 VCM アナログ入力信号用のコモンモード出力電圧 (900 mV)。デカップリング コンデンサ (0.1 µF) を接続する (Note 3)。

DS20005355A_JP - p.6 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

デジタル I/O ピン

B18 ADR0 デジタル入力 SPI アドレス選択ピン (A0 ビット )。GND または DVDD18 に結線する (Note 4)

A23 SLAVE 未使用。グランドに結線する

B19 SYNC デジタル入出力 未使用。このピンはフローティング状態に保つ

B21 RESET デジタル入力 リセット制御入力 :High: 通常動作モード Low: リセットモード (Note 5)

A26 CAL デジタル出力 校正ステータスフラグ デジタル出力 :High: 校正が完了したLow: 校正は完了していない (Note 6)

B22 DCLK+ LVDS: 差動デジタルクロック出力 (+)CMOS: デジタルクロック出力 (Note 7)

A27 DCLK- LVDS: 差動デジタルクロック出力 (-)CMOS: 未使用 ( フローティング状態に保つ )

ADC 出力ピン (Note 8)

B30 Q0/Q0- デジタル出力 デジタルデータ出力 : CMOS = Q0、DDR LVDS = Q0-

A38 Q1/Q0+ デジタルデータ出力 : CMOS = Q1、DDR LVDS = Q0+

A39 Q2/Q1- デジタルデータ出力 : CMOS = Q2、DDR LVDS = Q1-

B32 Q3/Q1+ デジタルデータ出力 : CMOS = Q3、DDR LVDS = Q1+

A40 Q4/Q2- デジタルデータ出力 : CMOS = Q4、DDR LVDS = Q2-

B33 Q5/Q2+ デジタルデータ出力 : CMOS = Q5、DDR LVDS = Q2+

B34 Q6/Q3- デジタルデータ出力 : CMOS = Q6、DDR LVDS = Q3-

A42 Q7/Q3+ デジタルデータ出力 : CMOS = Q7、DDR LVDS = Q3+

B35 Q8/Q4- デジタルデータ出力 : CMOS = Q8、DDR LVDS = Q4-

A43 Q9/Q4+ デジタルデータ出力 : CMOS = Q9、DDR LVDS = Q4+

A44 Q10/Q5- デジタルデータ出力 : CMOS = Q10、DDR LVDS = Q5-

B37 Q11/Q5+ デジタルデータ出力 : CMOS = Q11、DDR LVDS = Q5+

B38 WCK/OVR+ (OVR)

WCK: ワードクロック同期デジタル出力OVR: 入力オーバーレンジ表示デジタル出力 (Note 9)

A45 WCK/OVR-(WCK)

SPI インターフェイス ピン

A53 SDIO デジタル入出力 SPI データ入出力

A54 SCLK デジタル入力 SPI シリアルクロック入力

B44 CS SPI チップセレクト入力

未接続ピン

A1、A13 ～ A20、 A32 ～ A37、A46 ～

A52、 A66 ～ A68、B14、B28、B29、B40、B41、B42、B55、

B56

NC これらのピンはグランドに結線するか、フローティング状態に保つ事ができる

グランドに接続する必要があるピン

A24、A64、B20、B54

GND これらのピンは電源ピンではないが、グランドに結線する必要がある

表 1-1: VTLA-124 のピン機能表 ( 続き )

ピン番号 ピン名 I/O タイプ 説明

2015 Microchip Technology Inc. DS20005355A_JP - p.7

MCP37211-200 と MCP37D11-200

Notes:

1. これらのピンは内部参照電圧の出力です。駆動してはいけません。外部デカップリング回路が必要です。詳細はセクション 4.5.3「SENSE の選択に対する SNR/SFDR 性能」を参照してください。

2. VCMIN は自動校正専用です。VCMIN+ と VCMIN- は必ず相互に結線する必要があります。これら 2 つのピン間に電圧差があってはいけません。通常、VCMIN+ と VCMIN- は、両方共 VCM 出力ピンに結線しますが、外部 VCM を使う場合は、他のコモンモード電圧に結線する事もできます。このピンは、シャットダウン、スタンバイ、リセットの各モードで高インピーダンスになります。

3. アナログ入力のコモンモード電圧に VCM 出力を使う ( すなわち、バランのセンタータップに接続する ) 場合、VCMピンは 0.1 µF のコンデンサでデカップリングし、VCMIN+ と VCMIN- ピンに直接結線する必要があります。

4. ADR1 (A1 ビット用 ) は内部で GND (「0」) にボンディングしています。ADR0 を動的に制御する場合、CS がLow の間、ADR0 を一定に保つ必要があります。

5. このピンが Low の間、デバイスはリセットモードです。RESET の立ち上がりエッジでデバイスはリセットモードを終了し、内部ユーザレジスタを全て既定値に初期化し、電源投入校正を開始します。

6. 電源投入時の CAL ピンは、最初の電源投入校正が完了するまで Low を保ちます。最初の校正が完了すると、このピンは High を出力します。ハードウェア リセットまたはソフト リセット コマンドで内部校正を再起動するまで High を保ちます。リセットモードでは、このピンは Low です。スタンバイおよびシャットダウン モードでは、このピンはそれ以前の状態を保ちます。

7. データ出力ビットに対する DCLK の位相は、動作モードによっては調整可能です。DSPP、PLL、DLL の設定に応じて、その制御は異なります。詳細は、アドレス0x52、0x64、0x6D (レジスタ5-7、5-22、5-28)も参照してください。

8. DDR LVDS: 2 つのデータビットを各差動出力ペアに多重化します。偶数データビット (Q0、Q2、Q4、Q6、Q8、Q10) は、DCLK+ が High の時に出力します。奇数データビット (Q1、Q3、Q5、Q7、Q9、Q11) は、DCLK+ がLow の時に出力します。出力の極性制御については、アドレス 0x65 ( レジスタ 5-23) と 0x68 ( レジスタ 5-26) を参照してください。LVDS 出力のタイミング図は図 2-2 を参照してください。

9. CMOS 出力モード : WCK/OVR+ は OVR、WCK/OCR- は WCK です。DDR LVDS 出力モード : DCLK+ の立ち上がりエッジは OVR、立ち下がりエッジは WCK です。OVR: アナログ入力のオーバーレンジを検出すると、OVR を High に保ちます。デジタル後処理によって、出力データよりも先に OVR がアサートされます。これらのビットの LVDS タイミングは図 2-2 を参照してください。WCK: 通常は Low です。最初のチャンネルからデータを送出する間は High です。

10. グランドまたは電源に結線してはいけません。

出力テストピン

A28、A29、A31、B23、B25、B26

TP デジタル出力 出力テストピン。使用禁止。これらのピンは常にフローティング状態に保つ (Note 10)

表 1-1: VTLA-124 のピン機能表 ( 続き )

ピン番号 ピン名 I/O タイプ 説明

DS20005355A_JP - p.8 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 1-2: TFBGA-121 パッケージ。ピンの説明は、表 1-2 を参照してください。参照電圧ピンと VBGのデカップリング コンデンサをパッケージに内蔵しています。TP ピンは常にフローティング状態に保ってください。

Top View

1 2 3 4 5 6 7 8 9 10 11

SDIO VCM REF1+ REF1- REF0+ REF0- AIN4- AIN2+

SCLK

WCK/

TP

TP

Q8/Q4-

Q6/Q3-

Q2/Q1-

Q4/Q2-

Q10/Q5-

OVR-

CS

WCK/

TP

TP

Q11/Q5+

Q7/Q3+

Q3/Q1+

Q9/Q4+

Q5/Q2+

OVR+

GND

GND

GND

GND

DVDD18

DVDD12

DVDD12

DVDD18

GND

GND

GND

GND

DVDD18

DVDD12

DVDD12

DVDD18

DCLK-

SENSE

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12 AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD12

AVDD18 AVDD18

GND

GND

GND

GND

GND

GND

GND

GND

GND

GND

GND

GND

GNDGND

CAL GND SLAVE ADR0

GND

GND

GND

GND

GND

GND

GND

ADR1

AIN4+

AIN5+

AIN5-

AIN6-

AIN6+

AIN7-

AIN7+

VCMIN+

GND

AIN3-

AIN3+

AIN1+

AIN1-

AIN0+

AIN0-

AIN2-

VCMIN-

GND

Q0/Q0- Q1/Q0+

DCLK+ RESET SYNC GND CLK+ CLK- GND AVDD18

GND GNDA

B

C

D

E

F

G

H

J

K

L

(Not to Scale)

AnalogDigital

All others: Supply Voltage

VBG

(WCK) (OVR)

TP

TP

Note 1: ダイ寸法 : 8 mm x 8 mm x 1.08 mm

2: ピン寸法 : (a) ピンピッチ = 0.65 mm、(b) ピン直径 = 0.4 mm。

3: フリップチップのはんだピンの組成 : Ag 1.8% を含む Sn

4: はんだ球体の組成 : SAC-405 (Sn/Au 4%/Cu 0.5%)

2015 Microchip Technology Inc. DS20005355A_JP - p.9

MCP37211-200 と MCP37D11-200

DS20005355A_JP - p.10 2015 Microchip Technology Inc.

表 1-2: TFBGA-121 のピン機能表

ピン番号 ピン名 I/O タイプ 説明

A1 SDIO デジタル入出力 SPI データ入出力

A2 VCM アナログ出力 アナログ入力信号用のコモンモード出力電圧 (900 mV)。デカップリング コンデンサ (0.1 µF) を接続する (Note 1)

A3 REF1+ 差動参照電圧 1 (+/-) デカップリング コンデンサは TFBGA パッケージに内蔵されている。これらのピンはフローティング状態に保つ A4 REF1-

A5 VBG 内部バンドギャップ出力電圧。デカップリング コンデンサ (2.2 µF) は TFBGA パッケージに内蔵されている。このピンはフローティング状態に保つ

A6 REF0+ 差動参照電圧 0 (+/-) デカップリング コンデンサは TFBGA パッケージに内蔵されている。これらのピンはフローティング状態に保つA7 REF0-

A8、A9 GND 電源 アナログおよびデジタル部分の共通グランド

A10 AIN4- アナログ入力 チャンネル 4 差動アナログ入力 (-)

A11 AIN2+ チャンネル 2 差動アナログ入力 (+)B1 SCLK デジタル入力 SPI シリアルクロック入力

B2 CS SPI チップセレクト入力

B3、B4 GND 電源 アナログおよびデジタル部分の共通グランド

B5 SENSE アナログ入力 アナログ入力レンジ選択。SENSE 電圧の設定は表 4-2 を参照

B6、B7 AVDD12 電源 アナログ部分の電源電圧入力 (1.2 V)

B8、B9 AVDD18 アナログ部分の電源電圧入力 (1.8 V)

B10 AIN4+ アナログ入力 チャンネル 4 差動アナログ入力 (+)

B11 AIN2- チャンネル 2 差動アナログ入力 (-)C1 WCK/OVR-

(WCK)デジタル出力 WCK: ワードクロック同期デジタル出力

OVR: 入力オーバーレンジ表示デジタル出力 (Note 2)C2 WCK/OVR+

(OVR)

C3、C4 GND 電源 アナログおよびデジタル部分の共通グランド

C5 ～ C7 AVDD12 アナログ部分の電源電圧入力 (1.2 V)

C8、C9 GND アナログおよびデジタル部分の共通グランドピン

C10 AIN6-アナログ入力

チャンネル 6 差動アナログ入力 (-)

C11 AIN0+ チャンネル 0 差動アナログ入力 (+)D1 Q10/Q5- デジタル出力 デジタルデータ出力 : (Note 3)

CMOS = Q10、DDR LVDS = Q5- D2 Q11/Q5+ デジタルデータ出力 : (Note 3)

CMOS = Q11、DDR LVDS = Q5+

D3、D4 GND 電源 アナログおよびデジタル部分の共通グランド

D5 ～ D7 AVDD12 アナログ部分の電源電圧入力 (1.2 V)

D8、D9 GND アナログおよびデジタル部分の共通グランド

D10 AIN6+ アナログ入力 チャンネル 6 差動アナログ入力 (+)

D11 AIN0- チャンネル 0 差動アナログ入力 (-)

E1 Q8/Q4- デジタル出力 デジタルデータ出力 : (Note 3)CMOS = Q8、DDR LVDS = Q4-

E2 Q9/Q4+ デジタルデータ出力 : (Note 3)CMOS = Q9、DDR LVDS = Q4+

E3、E4 GND 電源 アナログおよびデジタル部分の共通グランド

E5 ～ E7 AVDD12 アナログ部分の電源電圧入力 (1.2 V)

E8、E9 GND アナログおよびデジタル部分の共通グランド

E10 AIN5+ アナログ入力 チャンネル 5 差動アナログ入力 (+)

E11 AIN1+ チャンネル 1 差動アナログ入力 (+)

MCP37211-200 と MCP37D11-200

F1 Q6/Q3- デジタル出力 デジタルデータ出力 : (Note 3)CMOS = Q6、DDR LVDS = Q3-

F2 Q7/Q3+ デジタルデータ出力 : (Note 3)CMOS = Q7、DDR LVDS = Q3+

F3 DVDD18 電源 デジタル部分の電源電圧入力 (1.8 V)。デジタル入力ピンは、全て DVDD18 電位で駆動するF4

F5 ～ F7 AVDD12 アナログ部分の電源電圧入力 (1.2 V)

F8、F9 GND アナログおよびデジタル部分の共通グランド

F10 AIN5- アナログ入力 チャンネル 5 差動アナログ入力 (-)

F11 AIN1- チャンネル 1 差動アナログ入力 (-)

G1 Q4/Q2- デジタル出力 デジタルデータ出力 : (Note 3)CMOS = Q4、DDR LVDS = Q2-

G2 Q5/Q2+ デジタルデータ出力 : (Note 3)CMOS = Q5、DDR LVDS = Q2+

G3、G4 DVDD18 電源 デジタル部分の電源電圧入力 (1.8 V)。デジタル入力ピンは、全て DVDD18 電位で駆動する

G5、G6 GND アナログおよびデジタル部分の共通グランド

G7、G8 AVDD12 アナログ部分の電源電圧入力 (1.2 V)G9 GND アナログおよびデジタル部分の共通グランド

G10 AIN7- アナログ入力 チャンネル 7 差動アナログ入力 (-)

G11 AIN3+ チャンネル 3 差動アナログ入力 (+)

H1 Q2/Q1- デジタル出力 デジタルデータ出力 : (Note 3)CMOS = Q2、DDR LVDS = Q1-

H2 Q3/Q1+ デジタルデータ出力 : (Note 3)CMOS = Q3、DDR LVDS = Q1+

H3、H4 DVDD12 電源 デジタル部分の電源電圧入力 (1.2 V)

H5 ～ H9 GND アナログおよびデジタル部分の共通グランド

H10 AIN7+ アナログ入力 チャンネル 7 差動アナログ入力 (+)

H11 AIN3- チャンネル 3 差動アナログ入力 (-)

J1 Q0/Q0- デジタル出力 デジタルデータ出力 : (Note 3)CMOS = Q0、DDR LVDS = Q0-

J2 Q1/Q0+ デジタルデータ出力 : (Note 3)CMOS = Q1、DDR LVDS = Q0+

J3、J4 DVDD12 電源 デジタル部分の DC 電源電圧入力ピン (1.2 V)

J5 ～ J9 GND アナログおよびデジタル部分の共通グランド

J10 VCMIN+ アナログ入力 自動校正用のコモンモード電圧入力 (Note 4)これら 2 つのピンは互いに結線して VCM 電圧に接続する必要がある

J11 VCMIN-

K1 ～ K3 TP デジタル出力 出力テストピン。これらのピンは常にフローティング状態に保つ (Note 9)K4 DCLK- LVDS: 差動デジタルクロック出力 (-)

CMOS: 未使用 ( フローティング状態に保つ )

K5 CAL 校正ステータス フラグ デジタル出力 (Note 5):High: 校正が完了したLow: 校正は完了していない

K6 GND 電源 アナログおよびデジタル部分の共通グランドピン

K7 SLAVE デジタル入力 未使用。このピンは GND に結線する

K8 ADR0 SPI アドレス選択ピン (A0 ビット )。GND または DVDD18 に結線する (Note 6)K9 ADR1 SPI アドレス選択ピン (A1 ビット )。GND または DVDD18 に結線する (Note 6)

表 1-2: TFBGA-121 のピン機能表 ( 続き )

ピン番号 ピン名 I/O タイプ 説明

2015 Microchip Technology Inc. DS20005355A_JP - p.11

MCP37211-200 と MCP37D11-200

Notes:

1. アナログ入力のコモンモード電圧に VCM 出力を使う ( すなわちバランのセンタータップに接続する ) 場合、VCMピンは 0.1 µF のコンデンサでデカップリングし、VCMIN+ と VCMIN- ピンに直接結線する必要があります。

2. CMOS 出力モード : WCK/OVR- は WCK、WCK/OVR+ は OVR です。DDR LVDS 出力モード : DCLK+ の立ち上がりエッジは OVR、立ち下がりエッジは WCK です。 OVR: アナログ入力のオーバーレンジを検出すると、OVR を High に保ちます。デジタル後処理によって、出力データよりも先に OVR がアサートされます。これらのビットの LVDS タイミングは図 2-2 を参照してください。WCK: 通常は Low です。最初のチャンネルからデータを送出する間は High です。

3. DDR LVDS: 2 つのデータビットを各差動出力ペアに多重化します。偶数データビット (Q0、Q2、Q4、Q6、Q8、Q10) は、DCLK+ が High の時に出力します。奇数データビット (Q1、Q3、Q5、Q7、Q9、Q11) は、DCLK+ がLow の時に出力します。出力の極性制御については、アドレス 0x65 ( レジスタ 5-23) と 0x68 ( レジスタ 5-26) を参照してください。LVDS 出力のタイミング図は図 2-2 を参照してください。

4. VCMIN は自動校正専用です。VCMIN+ と VCMIN- は必ず相互に結線する必要があります。これら 2 つのピン間に電圧差があってはいけません。通常、VCMIN+ と VCMIN- は、両方共 VCM 出力ピンに結線しますが、外部 VCM を使う場合は、他のコモンモード電圧に結線する事もできます。このピンは、シャットダウン、スタンバイ、リセットの各モードで高インピーダンスになります。

5. 電源投入時の CAL ピンは、最初の電源投入校正が完了するまで Low を保ちます。最初の校正が完了すると、このピンは High を出力します。ハードウェア リセットまたはソフトリセット コマンドで内部校正を再起動するまで High を保ちます。リセットモードでは、このピンは Low です。スタンバイおよびシャットダウン モードでは、このピンはそれ以前の状態を保ちます。

6. SPI アドレスを動的に制御している場合、CS が Low の間アドレスピンを一定に保つ必要があります。

7. データ出力ビットに対する DCLK の位相は、動作モードによっては調整可能です。デジタル後処理、PLL、DLLの設定に応じて、その制御は異なります。詳細はアドレス 0x52、0x64、0x6D ( レジスタ 5-7、5-22、5-28) も参照してください。

8. このピンが Low の間、デバイスはリセットモードです。RESET の立ち上がりエッジでデバイスはリセットモードを終了し、内部ユーザレジスタを全て既定値に初期化し、電源投入校正を開始します。

9. グランドまたは電源に結線してはいけません。

K10、K11

GND 電源 アナログおよびデジタル部分の共通グランド

L1 ～ L3 TP デジタル出力 出力テストピン。これらのピンは常にフローティング状態に保つ (Note 9)L4 DCLK+ デジタル出力 LVDS: 差動デジタルクロック出力 (+)

CMOS: デジタルクロック出力 (Note 7)

L5 RESET デジタル入力 リセット制御入力 :High: 通常動作モードLow: リセットモード (Note 8)

L6 SYNC デジタル入出力 未使用。このピンはフローティング状態に保つ

L7 GND 電源 アナログおよびデジタル部分の共通グランド

L8 CLK+ アナログ入力 差動クロック入力 (+)L9 CLK- 差動クロック入力 (-)

L10 GND 電源 アナログおよびデジタル部分の共通グランド

L11 AVDD18 アナログ入力 アナログ部分の電源電圧入力 (1.8 V)

表 1-2: TFBGA-121 のピン機能表 ( 続き )

ピン番号 ピン名 I/O タイプ 説明

DS20005355A_JP - p.12 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

2.0 電気的仕様

2.1 絶対最大定格 †

アナログおよびデジタル電源電圧 (AVDD12、DVDD12) ..................................................................................... -0.3 ～ 1.32 V

アナログおよびデジタル電源電圧 (AVDD18、DVDD18) ...........

.......................................................................... -0.3 ～ 1.98 V

GND を基準とした全入出力 ............-0.3 V ～ AVDD18 + 0.3 V

差動入力電圧 ................................................. |AVDD18 - GND|

入力ピン電流 ................................................................±2 mA

出力および電源ピン電流 ..........................................±250 mA

保管温度.......................................................... –65 ～ +150

電源印加時の周囲温度 (TA)..............................-55 ～ +125

最高接合部温度 (TJ) ................................................... +150

全ピンの ESD 保護 ...............................................2 kV (HBM)

はんだリフロー プロファイル ...............................................Microchip社のアプリケーション ノートAN233を参照してく

ださい。

注意 †: 左記の「最大定格」を超える条件は、デバイスに恒久

的な損傷を生じる可能性があります。これはストレス定格

です。本書の動作表に示す条件または上記から外れた条件で

のデバイスの運用は想定していません。長期間にわたる最大

定格条件での動作と保管は、デバイスの信頼性に影響する可

能性があります。

2.2 電気的仕様

表 2-1: 電気的特性

電気的仕様 : 特に指定しない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

電源要件

アナログ電源電圧 AVDD18 1.71 1.8 1.89 V

AVDD12 1.14 1.2 1.26 V

デジタル電源電圧 DVDD18 1.71 1.8 1.89 V Note 1

DVDD12 1.14 1.2 1.26 V

アナログ消費電流

変換中のアナログ消費電流 IDD_A18 — 27 46 mA AVDD18 ピンの値

IDD_A12 — 185 252 mA AVDD12 ピンの値

デジタル消費電流

変換中のデジタル消費電流 IDD_D12 — 97 226 mA DVDD12 ピンの値

CMOS 出力モードでのデジタル I/O 電流

IDD_D18 — 27 — mA DVDD18 ピンの値DCLK = 100 MHz

LVDS モードでのデジタルI/O 電流

IDD_D18 DVDD18 ピンで計測

— 45 66 mA 3.5 mA モード

33 — mA 1.8 mA モード

57 5.4 mA モード

省電力モードでの消費電流

スタンバイモード中 ISTANDBY_AN — 21 — mA アドレス 0x00<4:3> = 1,1(Note 2)

ISTANDBY_DIG — 41 —

シャットダウン モード中 IDD_SHDN — 25 — mA アドレス 0x00<7,0> = 1,1(Note 3)

2015 Microchip Technology Inc. DS20005355A_JP - p.13

MCP37211-200 と MCP37D11-200

PLL 回路

PLL 回路電流 IDD_PLL — 21 — mA PLL 有効。アナログ消費電流の

仕様に含まれている

総消費電力 (Note 4)

変換中の消費電力 ( デジタル I/O を除く )

PDISS_ADC — 387 — mW

CMOS 出力モード使用時の 変換中の総消費電力

PDISS_CMOS — 436 — mW fS = 200 Msps、DCLK = 100 MHz

LVDS 出力モード使用時の

変換中の総消費電力

PDISS_LVDS — 468 — mW 3.5 mA モード

446 — 1.8 mA モード

490 5.4 mA モード

スタンバイモード中 PDISS_STANDBY — 80.4 — mW アドレス 0x00<4:3> = 1,1(Note 2)

シャットダウン モード中 PDISS_SHDN — 33 — mW アドレス 0x00<7,0> = 1,1 (Note 3)

パワーオン リセット (POR) 電圧

しきい値電圧 VPOR — 800 — mV AVDD12 にのみ適用

(POR は AVDD12 を追跡 )ヒステリシス VPOR_HYST — 40 — mV

SENSE 入力 (Note 5、Note 7)

SENSE 入力電圧 VSENSE GND — AVDD12 V VSENSE は参照電圧を選択する

SENSE ピン入力抵抗 RIN_SENSE — 500 — 0.55 Vの仮想グランドに対する値400 mV < VSENSE < 800 mV

SENSE ピンへのシンク電流 ISENSE — 500 — µA SENSE = 0.8 V

参照電圧とコモンモード電圧

内部参照電圧 (VSENSEで選択 ) VREF — 0.74 — V VSENSE = GND

— 1.49 — VSENSE = AVDD12

— 1.86 x VSENSE — 400 mV < VSENSE < 800 mV

コモンモード電圧出力 VCM — 0.9 — V VCM ピンから供給

参照電圧出力

(Note 7、Note 8)

VREF1 — 0.4 — V VSENSE = GND

— 0.8 — VSENSE = AVDD12

— 0.4 ～ 0.8 — 400 mV < VSENSE < 800 mV

VREF0 — 0.7 — V VSENSE = GND

— 1.4 — VSENSE = AVDD12

— 0.7 ～ 1.4 — 400 mV < VSENSE < 800 mV

バンドギャップ電圧出力 VBG — 0.55 — V VBG ピンから供給

アナログ入力

フルスケール差動アナログ入

力レンジ (Note 5、Note 7)

AFS — 1.4875 — VP-P VSENSE = GND

— 2.975 — VSENSE = AVDD12

— 3.71875 xVSENSE

— 400 mV < VSENSE < 800 mV

表 2-1: 電気的特性 ( 続き )電気的仕様 : 特に指定しない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

DS20005355A_JP - p.14 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

アナログ入力 3 dB 帯域幅 fIN_3dB — 500 — MHz ソース抵抗 50 Ωの場合

差動入力静電容量 CIN 5 6 7 pF Note 5、Note 9

アナログ入力チャンネル クロストーク

XTALK — 100 — dBc AIN=-1 dBFS @ 12 MHz Note 10

アナログ入力リーク電流

(AIN+、AIN- ピン )ILI_AH — — +1 µA VIH = AVDD12

ILI_AL -1 — — µA VIL = GND

ADC 変換レート (Note 11)

変換レート fS 40 — 200 Msps 200 Msps でテスト

クロック入力 (CLK+、CLK-) (Note 12)

クロック入力周波数 fCLK — — 250 MHz Note 5

差動入力電圧 VCLK_IN 300 — 800 mVP-P Note 5

クロックジッタ CLKJITTER — 175 — fSRMS Note 5

クロック入力デューティ サイクル (Note 5)

49 50 51 % デューティ サイクル補正無効

30 50 70 % デューティ サイクル補正有効

CLK入力ピンの入力リーク電流 ILI_CLKH — — +110 µA VIH = AVDD12

ILI_CLKL -10 — — µA VIL = GND

コンバータ精度 (Note 6)

ADC 分解能

(ノー ミッシングコードの場合)

— — 12 ビット

オフセット誤差 — ±0.31 ±3.8 LSB

ゲインエラー GER — ±0.5 — FSに

対する

割合 (%)

積分非直線性 INL — ±0.125 — LSB

微分非直線性 DNL — ±0.03 — LSB

アナログ入力コモンモード

除去比

CMRRDC — 70 — dB DC 計測

DC 電源除去比 (PSRR) PSRRDC — -117 — dB DC 計測

ダイナミック精度 (Note 6)

スプリアスフリー ダイナミック

レンジ

SFDR 78 90 — dBc fIN = 15 MHz

77 85 — dBc fIN = 70 MHz

信号 / ノイズ比 SNR 70.63 71.33 — dBFS fIN = 15 MHz

SNR — 71.09 — dBFS fIN = 70 MHz

有効ビット数 (ENOB) (Note 13)

ENOB 11.44 11.56 — ビット fIN = 15 MHz

ENOB — 11.52 — ビット fIN = 70 MHz

全高調波歪み( 最初の 13 の高調波 )

THD 78 89 — dBc fIN = 15 MHz

77 82 — dBc fIN = 70 MHz

表 2-1: 電気的特性 ( 続き )電気的仕様 : 特に指定しない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

2015 Microchip Technology Inc. DS20005355A_JP - p.15

MCP37211-200 と MCP37D11-200

2 次または 3 次のワースト高調波歪み

HD2 またはHD3

— 90 — dBc fIN = 15 MHz

— 83 — dBc fIN = 70 MHz

2 トーン相互変調歪み

fIN1 = 17.6 MHz、fIN2 = 20.6 MHz

IMD — 90.5 — dBc AIN = -7 dBFS、

2 つの入力周波数による

デジタルロジック入力および出力 (LVDS 出力を除く )

シュミットトリガ High レベル

入力電圧

VIH 0.7 DVDD18 — DVDD18 V

シュミットトリガ Low レベル

入力電圧

VIL GND — 0.3 DVDD18 V

シュミットトリガ入力の ヒステリシス (全デジタル入力)

VHYST — 0.05 DVDD18 — V

Low レベル出力電圧 VOL — — 0.3 V IOL = -3 mA、全てのデジタル I/O ピン

High レベル出力電圧 VOH DVDD18 – 0.5 1.8 — V IOL = + 3 mA、全てのデジタル I/O ピン

デジタルデータ出力 (CMOS モード )

最大外部負荷静電容量 CLOAD — 10 — pF 出力ピンから GND

内部 I/O 静電容量 CINT — 4 — pF Note 5

デジタルデータ出力 (LVDS モード ) (Note 5)

LVDS Highレベル差動出力電圧 VH_LVDS 200 300 400 mV 100 差動終端、

LVDS バイアス = 3.5 mA

LVDS Lowレベル差動出力電圧 VL_LVDS -400 -300 -200 mV 100 差動終端、

LVDS バイアス = 3.5 mA

LVDS コモンモード電圧 VCM_LVDS 1 1.15 1.4 V

出力静電容量 CINT_LVDS — 4 — pF 内部静電容量出力ピンからGND

差動負荷抵抗 (LVDS) RLVDS — 100 — LVDS 出力ペア間

デジタル I/O ピンの入力リーク電流

データ出力ピン ILI_DH — — +1 µA VIH = DVDD18

ILI_DL -1 — — µA VIL = GND

データ出力ピンを除く I/Oピン ILI_DH — — +6 µA VIH = DVDD18

ILI_DL -35 — — µA VIL = GND (Note 14)

表 2-1: 電気的特性 ( 続き )電気的仕様 : 特に指定しない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

DS20005355A_JP - p.16 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

Notes:

1. この 1.8 V デジタル電源電圧は SPI、CMOS、LVDS データ出力ドライバ等のデジタル I/O 回路で使います。

2. スタンバイモード : 内部参照電圧、クロック、バイアス電流、SPI インターフェイスを除き、内部回路のほとんどを OFF にします。

3. シャットダウン モード : SPI インターフェイスを除き、参照電圧とクロックを含む全ての回路を OFF にします。

4. 総消費電力 ( 代表値 ) は下式で求めます。PDISS = 1.8 V x (IDD_A18 + IDD_D18) + 1.2 V x (IDD_A12 + IDD_D12)、ここで IDD_D18 は LVDS または CMOS 出力のデジタル I/O 電流です。

5. このパラメータは設計時に検証した値であり、全数検査は実施していません。

6. このパラメータは特性評価で検証した値であり、全数検査は実施していません。

7. 詳細は表 4-2 を参照してください。

8. REF1+/- および REF0+/- ピンの差動参照電圧出力です。VREF1 = VREF1+ - VREF1- VREF0 = VREF0+ - VREF0-。これらの参照電圧は駆動してはいけません。

9. 入力静電容量とは、1 対の差動入力ピンペア間の有効静電容量を意味します。

10. チャンネル クロストークは、AIN = -1 dBFS (@12 MHz) を 1 チャンネルに印加し、他のチャンネルを 50 で終端して計測しています。詳細は図 3-45 を参照してください。

11. ADC コア変換レートマルチチャンネル モードでの各チャンネルの変換レートは fS/N です(N は使用入力チャンネル数 )。

12. クロック入力回路の詳細は図 4-8 を参照してください。

13. ENOB = (SINAD – 1.76)/6.02　

14. このリーク電流は内部プルアップ抵抗によるものです。

2015 Microchip Technology Inc. DS20005355A_JP - p.17

MCP37211-200 と MCP37D11-200

表 2-2: タイミング要件 - LVDS および CMOS 出力

電気的仕様 : 特に指定がない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、

DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

アパーチャ遅延 tA — 1 — ns Note 1

レンジ外回復時間 tOVR — 1 — クロック Note 1

出力クロック デューティ サイクル — 50 — % Note 1

パイプライン レイテンシ TLATENCY — 28 — クロック Note 2、 Note 4

システム校正 (Note 1)

電源投入校正時間 TPCAL — 227 — クロック 電源投入後、最初の 227

サンプリング クロック

バックグランド校正更新レート TBCAL — 230 — クロック TPCAL 経過後、230 サン

プリング クロックごと

RESET Low 時間 TRESET 5 — — ns 詳細は図 2-6 を参照し

てください。(Note 1)

LVDS データ出力モード

入力クロックから出力クロックまで

の伝播遅延

tCPD — — 3.2 ns

出力クロックからデータまでの伝播

遅延

tDC -0.25 — +0.25 ns Note 1

入力クロックから出力データまでの

伝播遅延

tPD — — 3.25 ns

立ち上がり時間

( 出力振幅の 20% → 80%) (Note 2、Note 3)

tRISE_DATA — 0.25 0.5 ns

tRISE_CLK — 0.25 0.5 ns

立ち下がり時間

( 出力振幅の 80% → 20%) (Note 2、Note 3)

tFALL_DATA — 0.25 0.5 ns

tFALL_CLK — 0.25 0.5 ns

CMOS データ出力モード

入力クロックから出力クロックまで

の伝播遅延

tCPD TBD ns DCLK = 100 MHz

出力クロックからデータまでの伝播

遅延

tDC TBD ns DCLK = 100 MHz

入力クロックから出力データまでの

伝播遅延

tPD TBD ns DCLK = 100 MHz

立ち上がり時間

( 出力振幅の 20% → 80%)

tRISE_DATA TBD ns DCLK = 100 MHz

tRISE_CLK TBD ns DCLK = 100 MHz

立ち下がり時間

( 出力振幅の 80% → 20%)

tFALL_DATA TBD ns DCLK = 100 MHz

tFALL_CLK TBD ns DCLK = 100 MHz

Note 1: このパラメータは設計時に検証していますが、製造時の全数検査は実施していません。

2: このパラメータは特性評価で検証していますが、製造時の全数検査は実施していません。

3: tRISE は、デューティ サイクルの約 10% 未満です。4: 出力レイテンシはデシメーション フィルタとデジタル ダウンコンバータのオプションを使わずに計測してい

ます。

DS20005355A_JP - p.18 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 2-1: タイミング図 - CMOS 出力

図 2-2: タイミング図 - 偶数ビット先行の LVDS 出力

CLK-

CLK+

Input Clock:

DCLK

Digital Clock Output:

Q<11:0>

Output Data:

OVR

Over-Range Output:

N-L-1 N-L N-L+1 N-1 N

N-L-1 N-L N-L+1 N-1 N

N-1

NN+1 N+LN+L-1

tA

Latency = L Cycles

tCPD

tDC

tPD

Input Signal:

CLK-

CLK+

Input Clock:

Digital Clock Output:

Output Data:

Word-CLK/

Over-Range Output:

N-1

N

N+1N+L

N+L-1

tA

Latency = L Cycles

tCPD

tDC

tPD

DCLK-

DCLK+

Q-[N:0]

Q+[N:0]

WCK/OVR-

WCK/OVR+

EVEN

N-L

ODD

N-L

EVEN

N-L-1

ODD

N-L-1

EVEN

N-L+1

EVEN

N

EVEN

N-1

ODD

N-1

WCK

N-L

OVR

N-L

WCK

N-L-1

OVR

N-L-1

WCK

N-L+1

WCK

N

WCK

N-1

OVR

N-1

Input Signal:

2015 Microchip Technology Inc. DS20005355A_JP - p.19

MCP37211-200 と MCP37D11-200

図 2-3: SPI シリアル入力のタイミング図

図 2-4: SPI シリアル出力のタイミング図

表 2-3: SPI シリアル インターフェイスのタイミング仕様

電気的仕様 : 特に指定がない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、

DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。全てのタイミングは 50% で計測しています。

パラメータ 記号 最小値 代表値 最大値 単位 条件

シリアルクロック周波数、fSCK = 50 MHz

CS セットアップ時間 tCSS 10 — — ns

CS ホールド時間 tCSH 20 — — ns

CS ディセーブル時間 tCSD 20 — — ns

データ セットアップ時間 tSU 2 — — ns

データホールド時間 tHD 4 — — ns

シリアルクロック High 時間 tHI 8 — — ns

シリアルクロック Low 時間 tLO 8 — — ns Note 1

シリアルクロック遅延時間 tCLD 20 — — ns

シリアル クロック イネーブル時間 tCLE 20 — — ns

SCLK Low から出力有効までの時間 tDO — — 20 ns

出力ディセーブル時間 tDIS — — 10 ns Note 1

Note 1: このパラメータは設計時に検証した値であり、全数検査は実施していません。

CS

SCLK

SDIOLSB inMSB in

tCSS

tSU tHD

tCSD

tCSHtCLD

tCLE

tHI tLO

tSCK

(SDI)

tCSH

tDIS

tHI tLO

tSCK

CS

SCLK

SDIO MSB out LSB out

tDO

(SDO)

DS20005355A_JP - p.20 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 2-5: POR 関連のイベント : レジスタの初期化と電源投入校正

図 2-6: RESET ピンのタイミング図

表 2-4: 温度特性

電気的仕様 : 特に指定のない限り、全てのパラメータには次の条件が適用されます : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、

DCLK_PHDLY_DEC<2:0> = 000、出力負荷 : CMOS データピン =10 pF、LVDS = 100 終端、LVDS ドライバ電流設定 = 3.5 mA、代表値には +25 の条件を適用します。

パラメータ 記号 最小値 代表値 最大値 単位 条件

仕様温度 (Note 1)

動作温度仕様 TA -40 — +85

パッケージ熱抵抗 (Note 2)

121L ボール -TFBGA (8 mm x 8 mm)

接合部から周囲への熱抵抗 JA — 40.2 — /W

接合部からパッケージへの熱抵抗 JC — 8.4 — /W

124L VTLA (9 mm x 9 mm)

接合部から周囲への熱抵抗 JA — 21 — /W

接合部からパッケージ ( 上面 ) への熱抵抗 JC — 8.7 — /W

Note 1: 最大許容消費電力 (PDMAX) = (TJMAX - TA)/JA

2: このパラメータはパッケージ シミュレーションから求めた値です。

AVDD12

Power-On Reset (POR)

227 cycles

(TPCAL)

Power-Up calibration complete:• Registers are initialized• Device is ready for correct conversion

RESET Pin

tRESET

Stop ADC conversion

and ADC recalibration

Power-Up Calibration Time

Start register initialization Recalibration complete:• CAL Pin:High• CAL_STAT = 1

2015 Microchip Technology Inc. DS20005355A_JP - p.21

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.22 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

3.0 代表性能曲線

Note: 特に指定がない限り、全てのパラメータには次の条件を適用します : TA = -40 ～ +85 、AVDD18 = DVDD18 = 1.8 V、AVDD12 = DVDD12 = 1.2 V、GND = 0 V、SENSE = AVDD12、シングルチャンネル モード、差動アナログ入力 (AIN) = -1 dBFS 正弦波、

fIN = 70 MHz、クロック入力 = 200 MHz、fS = 200 Msps (ADC コア )、PLL とデシメーション フィルタは無効、NSR が有効の場合

は 12 ビットモード NSR

図 3-1: 14.7 MHz 入力信号の FFT: fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-2: 69.6 MHz 入力信号の FFT:fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-3: 151 MHz 入力信号の FFT: 49 MHz へサブサンプリング、fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-4: 14.7 MHz 入力信号の FFT:fS = 200 Msps/Ch、AIN = -4 dBFS

図 3-5: 69.6 MHz 入力信号の FFT:fS = 200 Msps/Ch、AIN = -4 dBFS

図 3-6: 151 MHz 入力信号の FFT: 49 MHz へサブサンプリング、fS = 200 Msps/Ch、AIN = -4 dBFS

Note: 下図表は限られたサンプル数に基づく統計的な結果であり、情報の提供のみを目的とします。ここに記載する性能特性は検査されておらず、保証されません。下図表の一部には、仕様動作レンジ外で計測されたデータも含みます ( 例 : 仕様レンジ外の電源を使用 )。従って、これらのデータは保証範囲外です。

!

"

#$% &'()$&$**+',.&/4$."5.46$". ". 86$9.!;8$".8$ ."8 $9.!

!

"

#$% &'()$&$**+',.&/4$9.5.46$".".86$.";8$"9.8$9.8 $."

!

"

#$% &'()$&$**+',.&/4$!.5.46$9.!".!86$".9;8 $ ". 8$ .8 $".9

! "

#$% &'()$&$**+',.&/4$."5.46$".".86$9.";8$9.!8$. 8 $9."

!

"

#$% &'()$&$**+',.&/4$9.5.46$". ". 86$9.;8$.8$9.8 $9.

!

"

#$% &'()$&$**+',.&/4$!.5.46$.9".986$ . ;8$. 8$. 8 $ .

2015 Microchip Technology Inc. DS20005355A_JP - p.23

MCP37211-200 と MCP37D11-200

図 3-7: 14.7 MHz 入力信号の FFT: fS = 100 Msps/Ch、デュアル、AIN = -1 dBFS

図 3-8: 14.7 MHz 入力信号の FFT: fS = 50 Msps/Ch、クワッド、AIN = -1 dBFS

図 3-9: 14.7 MHz 入力信号の FFT:10.3 MHz へサブサンプリング、fS = 25 Msps/Ch、オクタル、AIN = -1 dBFS

図 3-10: 14.7 MHz 入力信号の FFT: fS = 100 Msps/Ch、デュアル、AIN = -4 dBFS

図 3-11: 14.7 MHz 入力信号の FFT: fS = 50 Msps/Ch、クワッド、AIN = -4 dBFS

図 3-12: 14.7 MHz 入力信号の FFT:10.3 MHz へサブサンプリング、fS = 25 Msps/Ch、オクタル、AIN = -4 dBFS

!

!

"

#$8< &'()$&$**+',.&/4$."5.46$".".86$9.;8$.98$. 8 $9."

! ! !

!"

#$=<&'()$&$!**+',.&/4$."5.46$".".86$.;8$".!8$."8 $.

!

"

#$>< &'()$&$!**+',.&/4$."5.46$".".86$". ;8$.8$ .8 $".

!

"

#$8< &'()$&$**+',.&/4$."5.46$".".86$99.;8$9.8$.8 $.

! ! !

!"

#$=<&'()$&$!**+',.&/4$."5.46$". ". 86$9.;8$9 .!8$.8 $9."

! "

#$>< &'()$&$!**+',.&/4$."5.46$".!".!86$9.;8$9.8$.8 $9."

DS20005355A_JP - p.24 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 3-13: 69.6 MHz 入力信号の FFT: 5.4 MHz へサブサンプリング、fS = 25 Msps/Ch、オクタル、AIN = -1 dBFS

図 3-14: NSR を有効化した場合の 69.6 MHz入力信号の FFT: NSR = 20、fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-15: NSR を有効化した場合の 20.3 MHz入力信号の FFT: NSR = 27、fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-16: 69.6 MHz 入力信号の FFT: 5.4 MHz へサブサンプリング、fS = 25 Msps/Ch、オクタル、AIN = -4 dBFS

図 3-17: NSR を有効化した場合の 69.6 MHz入力信号の FFT: NSR = 20、fS = 200 Msps/Ch、AIN = -4 dBFS

図 3-18: NSR を有効化した場合の 20.3 MHz入力信号の FFT: NSR = 27、fS = 200 Msps/Ch、AIN = -4 dBFS

!

"

#$>< &'()$&$!**+',.&/4$!.5.46$".".86$".;8$".8$9. 8 $".

!

"

#$% &'()$&$**+',.&/4$9.5.46$"."".86$".;8$!.8$".

"

#$% &'()$&$**+',.&/4$. 5.46$"."".86$9.;8$".8$9.8 $9.

! "

#$>< &'()$&$!**+',.&/4$!.5.46$".".86$9.;8$.8$9"."8 $9.

!"

#$% &'()$&$**+',.&/4$9.5.46$" ."".86$9.;8$.8$9.

"

#$% &'()$&$**+',.&/4$. 5.46$" ."".86$9 .;8$9.8$9 .8 $9!.

2015 Microchip Technology Inc. DS20005355A_JP - p.25

MCP37211-200 と MCP37D11-200

図 3-19: NSR を有効化した場合の 69.6 MHz入力信号の FFT: NSR = 52、fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-20: NSR を有効化した場合の 15.8 MHz入力信号の FFT: NSR = 63、fS = 200 Msps/Ch、AIN = -1 dBFS

図 3-21: ツートーン FFT: fIN1 = 17.6 MHzおよび fIN2 = 20.6 MHz、AIN = -7 dBFS/ トーン、fS = 200 Msps

図 3-22: NSR を有効化した場合の 69.6 MHz入力信号の FFT: NSR = 52、fS = 200 Msps/Ch、AIN = -4 dBFS

図 3-23: NSR を有効化した場合の 15.8 MHz入力信号の FFT: NSR = 63、fS = 200 Msps/Ch、AIN = -4 dBFS

!

#$% &'()$&$**+',.&/4$9.5.46$"."".86$".;8$!.!8$".!

#$% &'()$&$**+',.&/4$!.5.46$"!.".86$9.;8$9.8$9!."8 $9.

& &

& ?

&

& @

&

&@

&

&@

&

&?

&

&?

&

#$% &'()$&$".5".& $ . 5".&@&$9.&@&$9.86$9.

!

#$% &'()$&$**+',.&/4$9.5.46$" .9"".986$9.;8$9.8$9.

#$% &'()$&$**+',.&/4$!.5.46$".!".!86$9".9;8$9". 8$9.8 $.

DS20005355A_JP - p.26 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 3-24: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 15 MHz、高参照電圧モード (SENSE = AVDD12)

図 3-25: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 15 MHz、低参照電圧モード (SENSE = GND)

図 3-26: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 15 MHz、NSR を有効化した高参照電圧モード(SENSE = AVDD12)、NSR に対するAIN 0.8 dBFS、ノイズは NSR 帯域幅内 ( サンプリング周波数の 25%) で計算

図 3-27: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 70 MHz、高参照電圧モード (SENSE = AVDD12)

図 3-28: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 70 MHz、低参照電圧モード (SENSE = GND)

図 3-29: アナログ入力振幅に対するSNR/SFDR:fS = 200 Msps、fIN = 70 MHz、NSR を有効化した高参照電圧モード(SENSE = AVDD12)、NSR に対するAIN 0.8 dBFS、ノイズは NSR 帯域幅内 ( サンプリング周波数の 25%) で計算

9

"

"

"

"

46

!

86

86

46

46

46

A

86

A

/

!.!

.!

"

".!

.!

9

46

!

86

86

46

46

4

6

A

8

6

A

/

"""" ""!"""""9

46

/

9

86

86

46

46

46

A

86

A

9

"

"

"

"

46

86

86

46

46

46

A

86

A

! /

"

9

46

!

86

86

46

46

46

A

86

A

/

""

"

"9

46

"

86

86

46

46

46

A

86

A

/

2015 Microchip Technology Inc. DS20005355A_JP - p.27

MCP37211-200 と MCP37D11-200

図 3-30: サンプリング レート (Msps)に対するSNR/SFDR: fIN = 70 MHz

図 3-31: SENSE ピン電圧に対する SNR/SFDR:fS = 200 Msps、fIN = 70 MHz

図 3-32: 入力周波数に対する SNR/SFDR:

図 3-33: サンプリング レート (Msps)に対するSNR/SFDR: fIN = 15 MHz

図 3-34: SENSE ピン電圧に対する SNR/SFDR:fS = 200 Msps、fIN = 15 MHz

"

"

"

"

"4

6+

! ! !

!

"

"!

!

9

8

6+

< 6<B

&/4$"/4$

46

86

"9"""" ""!"""

46

&$**&/4$"/4$

46

86

. . . . E/E

"!

!

9

9!

!

86

F4FBG# <%E(>H .

"!

! "! !

9

"

"

"

46

465/4$

465/4$

865/4$

865/4$

!

9

8

6

/

!"

"

"

"

"

"

46

+

! ! !

!

9

9!

!

8

6+

< 6<B

&/4$!/4$

46

86

"!

"9"""" ""!"""

46

&$**&/4$!/4$

46

86

. . . . E/E

"!

!

9

9!

!

8

6

F4FBG# <%

!.E(>H

DS20005355A_JP - p.28 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 3-35: 電源電圧に対する SNR/SFDR:fS = 200 Msps、fIN = 15 MHz

図 3-36: 温度に対する SNR/SFDR:fS = 200 Msps、fIN = 15 MHz

図 3-37: VCM電圧(外部印加)に対するSNR/SFDR: fS = 200 Msps、fIN = 15 MHz

図 3-38: 電源電圧に対する HD2/HD3:fS = 200 Msps、fIN = 15 MHz

図 3-39: 温度に対する VREF0

図 3-40: 内部参照電圧使用時の温度に対するゲインおよびオフセットエラー ドリフト(25 基準 ): fS = 200 Msps

9.!

"

".!

"

".!

"

46

&/4$!/4$

4686

"!

!

9

9!

8

6

G# <%G

9 ".+. .+." .+. .+.9 . +.9

&$**

"

"

"

"

46

9

!

9

9!

8

6

GF4F$G88

&$**&/4$!/4$

46

86

;<I'

"9"""" ""!"""

46

!

46

86

. . . . .

"!

!

9

9!

!

8

6

FJ< G'G

"

!

9!

9

!

"!

"

8

4

&$**&/4$!/4$

8

8

.+. .+.9 . +.9 G# <%G

.+. .+."

. !

. "

. "!

.

. !

. 9

;<I'

G 6F

G

G88$.G

G88$.9G

G88$."G

.

.

.

.

.

.

.

.

.!

E<

F

#

.!

.

.

.

.

.

.

.

.

>&&*

F

#

(

;<I'

>&&*F#

E<F#

2015 Microchip Technology Inc. DS20005355A_JP - p.29

MCP37211-200 と MCP37D11-200

図 3-41: 出力コードに対する INL 誤差 :fS = 200 Msps、fIN = 4 MHz

図 3-42: 出力コードに対する DNL 誤差 :fS = 200 Msps、fIN = 4 MHz

図 3-43: 短絡入力ヒストグラム

図 3-44: 入力帯域幅

図 3-45: 入力チャンネル クロストーク

図 3-46: サンプリング周波数に対する消費電力 (LVDS モード )

" 9

.!

.!

.!

.!

>'#

/4(

F#

(

&'()$/4($.9(

&/4$./4$.!K

" 9.

.

.

.

.

.

>'#

84

(F

#

(

&'()$84($.(

&/4$./4$.!K

-20 -15 -10 -5 0 5 10 15 20Output Code

Occ

urre

nces

1.5M

1.0M

500k

0

fS = 200 Msps

! "!

!

! !

!

9

9!

!

!

/

'#

**<

T

' #'

'#'

&$**/4$

'

< %

/88U

/88U

/88U8

/88U8

/4$

! ! !

!

!

!

!

B#V

H

DS20005355A_JP - p.30 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.0 動作原理

MCP37211-200 と MCP37D11-200 ファミリは低消費電力 12 ビット、200 Msps A/D コンバータ (ADC) で、高調波歪み補正 (HDC)、DACノイズ キャンセレーション (DNC)、ダイナミック エレメント マッチング(DEM)、フラッシュ誤差校正等の機能を内蔵しています。

本ファミリは、各種デジタル信号後処理機能を内蔵しています。MCP37211-200 と MCP37D11-200 は、どちらも高次の FIR デジタル デシメーション フィルタ、ノイズシェーピング再量子化器 (NSR)、チャンネルごとのゲインとオフセットの調整、分数遅延リカバリ(FDR) を提供します。MCP37D11-200 は、デジタル ダウン コンバージョン (DDC)、CW ビーム フォーミング等も内蔵しています。これら先進の内蔵デジタル信号後処理サブブロックはコンフィグレーション レジスタのビット設定で個別に制御し、I/Q 復調、デジタル ダウン コンバージョン、超音波撮像等各種の特殊アプリケーションに使えます。

デバイスの動作モードと機能群は、ユーザによるプログラムが可能な内部レジスタで設定します。工場管理レジスタを除き、全てのユーザレジスタは SPI インターフェイスを介して再プログラムできます。起動時、デバイスは既定値設定で動作します。ユーザは、クロックソース選択ビットを設定する事で、入力サンプリング周波数として外部クロック入力または内蔵位相ロックループ (PLL) 出力を選択できます。マルチチャンネル モードでの入力チャンネルの選択と MUX のスキャン順序はユーザ設定可能で、スキャン順序で定義したMUX が入力を順番に多重化します。

デバイスはクロックの立ち上がりエッジでアナログ入力をサンプリングします。デジタル出力コードは 28 クロックサイクルのデータレイテンシ後に使えるようになります。デジタル信号後処理 (DSPP) オプションを有効にするとレイテンシは増加します。

出力データは2の補数またはオフセット バイナリ形式にコード化でき、さらに無作為化も可能です。データはCMOS またはダブル データレート (DDR) LVDS( 低電圧差動信号 ) インターフェイスのどちらかで出力できます。

4.1 ADC コア アーキテクチャ

図 4-1 に、ADC コアの概略ブロック図を示します。第1 段は、17 レベルのフラッシュ ADC、マルチレベルD/A コンバータ (DAC)、ゲイン 8 の残差アンプからなります。第 2 段から第 6 段は、9 レベル (3 ビット ) のフラッシュ ADC、マルチレベル DAC、ゲイン 4 の残差アンプからなります。最終段は 9 レベル 3 ビットのフラッシュ ADC です。最初の 3 段では、それぞれにディザリングを追加します。7 段全てのデジタル出力をデジタル誤差補正論理ブロックで結合し、デジタル処理して最終出力を得ます。

最初の 3 段は以下のデジタル校正機能を備えています( 特許取得済み )。

• 残差アンプによる歪みが原因で発生する ADC 誤差をデジタル計測して相殺する高調波歪み補正 (HDC)アルゴリズム

• DACの非直線性誤差を補正するDACノイズ キャンセレーション (DNC) アルゴリズム

• DAC 誤差を無作為化して高調波歪みをホワイトノイズに変換するダイナミック エレメント マッチング(DEM)

これらのデジタル補正アルゴリズムは最初にパワーオン リセット シーケンス中に適用された後、パイプライン ADC の通常動作中はバックグランドで動作します。これらのアルゴリズムは ADC のあらゆる環境変化を自動的に追跡、補正します。

システム補正アルゴリズムの詳細はセクション 4.16「システム校正」を参照してください。

図 4-1: ADC コアのブロック図

Clock Generation

Pipeline

(3-bit)Stage 1

Pipeline

(2-bit)Stage 2

Pipeline

(2-bit)Stage 3

Pipeline

(2-bit)Stage 4

Pipeline

(2-bit)Stage 5

PipelineStage 6

3-Bit Flash

(3-bit)Stage 7

Digital Error Correction

Digital Output

MUXInput

AIN0+

AIN0-

HDC1, DNC1 HDC2, DNC2 HDC3, DNC3

(2-bit)AIN7+

AIN7-

User-Programmable OptionsProgrammable Digital Signal

Post-Processing (DSPP)

Reference Generator

REF0 REF1 REF1 REF1 REF1 REF1 REF1

REF0REF1

2015 Microchip Technology Inc. DS20005355A_JP - p.31

MCP37211-200 と MCP37D11-200

0

ル

0

1

0

1

ル

0

0

DS20005355A_JP - p.32 2015 Microchip Technology Inc.

4.2 電源電圧 (DVDD、AVDD、GND)

デバイスは以下の 2 つの電源と共通グランドで動作します。

• デジタル部分で使うデジタル電源 (DVDD): 1.8 V と 1.2 V

• アナログ部分で使うアナログ電源 (AVDD): 1.8 V と 1.2 V

• グランド (GND): デジタル部分とアナログ部分の両方で使う共通グランド

電源ピンには、ほとんどのアプリケーション環境に存在する高周波ノイズを減衰するために、適切なバイパス コンデンサ ( セラミック ) が必要です。グランドピンは電流の戻り経路を提供します。これらのグランドピンは低インピーダンスの接続を介して PCB のグランドプレーンに接続する必要があります。アナログ部分とデジタル部分の両方に共通の電源を使う場合、アナログとデジタルの電源ラインを分離するためにフェライトビーズを使えます。

4.3 入力サンプリング レート

シングル チャンネル モードの場合、デバイスは入力を最高速でサンプリングします。マルチチャンネルモードの場合、選択したチャンネル間でコア ADC を多重化します。チャンネルごとの実効サンプリングレートは下式で求められます。

式 4-1: チャンネルあたりのサンプリング レート

例えば 200 Msps 動作の場合、シングル チャンネルモードを使うと入力は最高速の 200 Msps のレートでサンプリングされ、8 チャンネルの全てを使うとチャンネルあたり 25 Msps でサンプリングされます。

4.4 アナログ入力チャンネルの選択

アナログ入力は、チャンネル順序選択ビットで設定した順序で自動的に多重化されます。入力 MUX は以下のレジスタで設定します。

• アドレス 0x01 ( レジスタ 5-2) の SEL_NCH<2:0>: 使用する入力チャンネル数を選択する

• アドレス 0x7D ～ 0x7F ( レジスタ 5-38 ～ 5-40): チャンネルのスキャン順序を選択する

ユーザは最大 8 つの入力チャンネルを選択できます。8つの入力チャンネルを全て使う場合、SEL_NCH<2:0>を 000に設定し、入力チャンネルのサンプリング順序をアドレス 0x7D ～ 0x7F で設定します。

選択するチャンネル数に関わらず、アドレス 0x7D ～0x7F には重複なしで 8 チャンネル全てをプログラムする必要があります。選択するチャンネルのアドレスをサンプリングする順にプログラムし、その後ろに使わないチャンネルをプログラムします。未使用チャンネルの順序に意味はありません。デバイスはアドレス0x7D ～ 0x7F に設定した先頭 N チャンネルを順にサンプリングします。N は SEL_NCH<2:0> で定義した使用チャンネルの総数です。表 4-1 に、アドレス0x7D ～ 0x7F による入力チャンネルの選択例を示します。

Sample Rate/Channel Full ADC Sample Rate fs Number of Channel Used-----------------------------------------------------------------------=

表 4-1: 例 : アドレス 0x7D ～ 0x7F によるチャンネル順序選択

チャンネル数

(Note 1)

選択チャンネル

チャンネル順序

(Note 2)アドレス 0x7F アドレス 0x7E アドレス 0x7D

b7 b0 b7 b0 b7 b

8

チャンネル順序ビット設定

第 5チャンネル

第 4チャンネル

第 6チャンネル

第 3チャンネル

第 7チャンネル

第 2チャンネル

第 8チャンネル

第 1チャンネ

[0 1 2 3 4 5 6 7] [0 1 2 3 4 5 6 7]

( 既定値 )1 0 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 1 1 1 1 0 0

[7 6 5 4 3 2 1 0] [7 6 5 4 3 2 1 0] 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 0 0 1 1

[0 2 4 6 1 3 5 7] [0 2 4 6 1 3 5 7] 0 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0

[1 3 5 7 0 2 4 6] [1 3 5 7 0 2 4 6] 0 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0

7

チャンネル順序ビット設定

未使用 第 4チャンネル

第 5チャンネル

第 3チャンネル

第 6チャンネル

第 2チャンネル

第 7チャンネル

第 1チャンネ

[0 1 2 3 4 5 6] [0 1 2 3 4 5 6 7] 1 1 1 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 0

[0 2 4 6 1 3 5] [0 2 4 6 1 3 5 7] 1 1 1 1 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 0 1 0 0

Note 1: アドレス 0x01 ( レジスタ 5-2) の SEL_NCH<2:0> で定義します。

2: 同じチャンネルを繰り返してはいけません。未使用のチャンネルであっても、選択したチャンネル アドレスの後に割り当てます。未使用チャンネルの順序は、使わないため意味はありません。

MCP37211-200 と MCP37D11-200

ル

0

0

ル

0

0

ル

0

0

0

1

ル

0

0

ル

0

0

0

0

ル

0

1

0

1

0

1

0

1

0

2015 Microchip Technology Inc. DS20005355A_JP - p.33

6

チャンネル順序ビット設定

未使用 未使用 第 4チャンネル

第 3チャンネル

第 5チャンネル

第 2チャンネル

第 6チャンネル

第 1チャンネ

[0 1 2 3 4 5] [0 1 2 3 4 5 6 7] 1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 0 0

[0 2 4 6 1 3] [0 2 4 6 1 3 5 7] 1 1 1 1 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0

5

チャンネル順序ビット設定

未使用 未使用 未使用 第 3チャンネル

第 4チャンネル

第 2チャンネル

第 5チャンネル

第 1チャンネ

[0 1 2 3 4] [0 1 2 3 4 5 6 7] 1 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0

[0 2 4 6 1] [0 2 4 6 1 3 5 7] 1 0 1 0 1 1 1 1 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0

4

チャンネル順序ビット設定

未使用 未使用 未使用 未使用 第 3チャンネル

第 2チャンネル

第 4チャンネル

第 1チャンネ

[0 1 2 3] [0 1 2 3 4 5 6 7] 1 1 0 1 0 1 1 1 1 1 0 0 0 1 0 0 0 1 0 1 1 0 0

[4 5 6 7] [4 5 6 7 0 1 2 3] 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0

[0 2 4 6] [0 2 4 6 1 3 5 7] 1 0 1 0 1 1 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 0

[1 3 5 7] [1 3 5 7 0 2 4 6] 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 1 1 1 0 0

3

チャンネル順序ビット設定

未使用 未使用 未使用 未使用 未使用 第 2チャンネル

第 3チャンネル

第 1チャンネ

[0 1 2] [0 1 2 3 4 5 6 7] 1 0 1 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 0 1 0 0 0

[0 2 4] [0 2 4 6 1 3 5 7] 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 1 0 1 0 0 0 0

2

チャンネル順序ビット設定

未使用 未使用 未使用 未使用 未使用 未使用 第 2チャンネル

第 1チャンネ

[0 1] [0 1 2 3 4 5 6 7] 1 0 1 1 0 0 1 1 0 0 1 1 1 1 1 0 1 0 0 0 1 0 0

[2 3] [2 3 0 1 4 5 6 7] 1 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 0 0 0 1 1 0 1

[4 5] [4 5 0 1 2 3 6 7] 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0

[6 7] [6 7 0 1 2 3 4 5] 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 1

1

チャンネル順序ビット設定

未使用 未使用 未使用 未使用 未使用 未使用 未使用 第 1チャンネ

[0] [0 1 2 3 4 5 6 7] 1 0 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 1 1 1 1 0 0

[1] [1 0 2 3 4 5 6 7] 1 0 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 0 1 1 1 0 0

[2] [2 0 1 3 4 5 6 7] 1 0 0 0 1 1 1 0 1 0 0 1 1 1 0 0 0 0 1 1 1 0 1

[3] [3 0 1 2 4 5 6 7] 1 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 0 0 1 1 1 0 1

[4] [4 0 1 2 3 5 6 7] 0 1 1 0 1 0 1 0 1 0 0 1 1 1 0 0 0 0 1 1 1 1 0

[5] [5 0 1 2 3 4 6 7] 0 1 1 0 1 0 1 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0

[6] [6 0 1 2 3 4 5 7] 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 1

[7] [7 0 1 2 3 4 5 6] 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 1

表 4-1: 例 : アドレス 0x7D ～ 0x7F によるチャンネル順序選択 ( 続き )

チャンネル数

(Note 1)

選択チャンネル

チャンネル順序

(Note 2)アドレス 0x7F アドレス 0x7E アドレス 0x7D

b7 b0 b7 b0 b7 b

Note 1: アドレス 0x01 ( レジスタ 5-2) の SEL_NCH<2:0> で定義します。

2: 同じチャンネルを繰り返してはいけません。未使用のチャンネルであっても、選択したチャンネル アドレスの後に割り当てます。未使用チャンネルの順序は、使わないため意味はありません。

MCP37211-200 と MCP37D11-200

4.5 アナログ入力回路

MCP37211-200とMCP37D11-200のアナログ入力は、差動 CMOS で、スイッチトキャパシタのサンプルホールド回路です。図 4-2 に、デバイスの等価入力構造を示します。

デバイスの入力インピーダンスは、ほとんどが入力サンプリング コンデンサ (CS = 6 pF) と入力サンプリング周波数 (fS) で決まります。デバイスの性能は入力信号コンディショニング ネットワーク ( 図 4-3 参照 ) の影響を受ける場合があります。サンプリング コンデンサ (CS = 6 pF) を 1 クロックサイクル内で充電するために、アナログ入力信号源の出力インピーダンスは十分に低くする必要があります。各入力には小さな外付け抵抗 ( 例 : 5 Ω) を直列に接続する事を推奨します。過渡電流を減らし、リンギングを減衰するのに役立ちます。この抵抗のチップ側に小さな差動シャント コンデンサを使って動的な充電電流を供給して性能を改善できる場合があります。抵抗はコンデンサと共にローパスフィルタを形成します。これらの素子の値は、アプリケーション要件と入力周波数によって決める必要があります。

VCM ピンは、コモンモード参照電圧 (0.9 V) を提供します。この電圧は RF 変圧器またはバランのセンタータップ電圧として使えます。VCM ピンの電圧を使わない場合中間電源レベル(AVDD18/2)を使って、コモンモード電圧を生成できます。

図 4-2: 等価入力回路

4.5.1 アナログ入力駆動回路

4.5.1.1 差動入力の構成

本デバイスは入力を差動駆動した時に最適性能を発揮します。差動駆動時はコモンモード ノイズ耐性と偶数次の高調波除去特性が顕著に向上します。入力がシングルエンドの場合、ADC 入力を適切に駆動するために差動信号に変換する必要があります。差動変換とコモンモードの応用は、センタータップ付きの RF 変圧器またはバランで実現できます。さらに、アンチ エイリアシング フィルタを追加してノイズ性能を最適化できます。フィルタはコーナー周波数がシステムに適した値になるように調整する必要があります。

図4-3に、変圧器を使った差動入力回路の例を示します。入力駆動回路は、各入力とデバイスのコモンモード(VCM) の間に接続した 1 対の 25抵抗を介して、ADCの近くで 50 で終端している事に注意します。その結果生じる高次の高調波歪みを避けるため、RF 変圧器は慎重に選択する必要があります。変圧器は、過剰な入力電力または MCP37XXX の電源が OFF の間に RF入力を印加する事によって損傷する事があります。図4-4 に、差動出力アンプを使った場合の入力構成例を示します。

図 4-3: 変圧器結合入力構成

図 4-4: プリアンプを使ったDC結合入力構成 :外部信号コンディショニング回路と関連部品の値は単なる参考です。通常、アンプ製造者が参照電圧回路と部品の値を示します。

AIN+

AIN-

VCM

CS = 6 pF50

3 pF

AVDD18

AVDD18

SAMPLE HOLD

Hold

C S = 6 pF

SAMPLE

503 pF

MCP37XXX

AIN+

AIN-

VCM

3.3 pF

50

50

5

5

0.1 µF

25

25

Analog

0.1 µF

1

1

3

6

4 16

4 3

MABAES0060Input

MC

P37

XX

X

MABAES0060

AIN+

AIN-

Analog 6.8 pF

High-Speed

100

100

VCM50

Differential Amplifier

0.1 µF

CM+

-

MC

P3

7XX

X

Input

DS20005355A_JP - p.34 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.5.1.2 シングルエンド入力の構成

デバイスをシングルエンド構成で動作させると、SNRおよび SFDR 性能が著しく劣化します。未使用の負側入力は、コンデンサを使ってグランドに AC 結合する必要があります。図 4-5 に、シングルエンド入力構成の例を示します。

図 4-5: シングルエンド入力構成

4.5.2 SENSE電圧と入力フルスケール レンジ

本デバイスは、バンドギャップに基づく差動内部参照電圧を備えています。SENSE ピン電圧を使って内部参照電圧源を選択し、入力フルケールレンジを設定します。コンパレータが SENSE ピンの電圧を検出すると、表 4-2 に記載した 3 つのフルスケール入力レンジのうち 1 つが選択されます。図 4-6 に、SENSE ピンの駆動方法の例を示します。

SENSEピンは全ての動作条件で最大500 µAの電流をシンクまたはソースできます。従って、SENSE 参照電圧源が十分な出力電流を供給しない場合、ドライバ回路が必要になる事があります。

図 4-6: SENSE ピン電圧の設定

AIN+

AIN-

R

VCM

1 kAnalog

50

10 µF

0.1 µF

0.1 µF

10 µF 0.1 µF

1 k

VCM

R

C

MC

P37

XX

XInput

Note 1: SENSE ピンに十分な出力電流を供給できる安定した電圧源 (MCP1700 等 ) からSENSE 参照電圧を得ている場合、この電圧バッファは不要です。

SENSE

0.1 µF

R1

R2

MCP1700

0.1 µF

MC

P37

XX

X

(Note 1)

表 4-2: SENSE ピン電圧と入力フルスケール レンジ

SENSE ピン電圧(VSENSE)

選択される参照電圧(VREF) フルスケール入力電圧レンジ (AFS) 条件

GND に結線 0.74375 V 1.4875 VP-P(Note 1)

低参照電圧モード(Note 4)

0.4 ～ 0.8 V 0.74375 ～ 1.4875 V 1.4875 VP-P ～ 2.975 VP-P(Note 2)

検出モード(Note 5)

AVDD12 に結線 1.4875 V 2.975 VP-P(Note 3)

高参照電圧モード(Note 4)

Note 1: AFS = (17/16) x 1.4 VP-P = 1.487 VP-P　

2: AFS = (17/16) x 2.8 VP-P x (VSENSE)/0.8 = 1.4875 VP-P ～ 2.975 VP-P　

3: AFS = (17/16) x 2.8 VP-P = 2.975 VP-P　

4: 内部バンドギャップ電圧に基づくモードです。

5: VSENSE に基づくモードです。

2015 Microchip Technology Inc. DS20005355A_JP - p.35

MCP37211-200 と MCP37D11-200

4.5.3 SENSE の選択に対する SNR/SFDR

性能

SENSEピンはADCのフルスケール入力レンジの設定に使います。アプリケーションの条件によっては、SENSE ピンの設定、さらにはノイズシェーピング再量子化器 (NSR) のオプションも SNR、SFDR、ダイナミック レンジ性能に影響を与えます。表 4-3 に、これらのオプションをまとめます。

4.5.3.1 高参照電圧モードの使用

このモードは、SENSE ピンを AVDD12 (1.2 V) に設定する事で有効になります。

このモードでは、最大の入力フルスケール レンジ(2.975 VP-P)と最高のSNR性能が得られます。このモードの内部熱ノイズは 12 ビット ADC の 1 LSB (726 µVまたは -72 dBFS) 未満です。従って、ADC 入力にある程度のディザリングを加えない限り微弱な入力信号を分解するのは困難です。代表的なアプリケーションでは、ADC を駆動するシステムで発生する熱ノイズが必要なディザリング効果を提供します。

図 3-24 と 3-27 に、高参照電圧モードの入力振幅に対する SNR/SFDR を示します。

4.5.3.2 低参照電圧モードの使用

このモードは、SENSE ピンをグランドに設定する事で有効になります。

大きなダイナミック レンジを必要とするものの、SNRは若干量犠牲にしても構わないアプリケーション、またはより小さな入力信号レンジとより優れたSFDR特性が必要なアプリケーションには、低参照電圧モードを推奨します。このモードでは入力フルスケール レンジが高参照電圧モードの 1/2 となり、従って LSB の大きさも 1/2 となります。このため ADC の熱ノイズがディザリング源として機能し、1 LSb レベルより小さな信号の計測が十分可能になります。ただし、このモードでは熱ノイズが支配的なノイズ源となるため、実現可能な最大 SNR は高参照電圧モードより 3 dB、NSRモードより 7 dB 低下します。

図 3-25 と 3-28 に、低参照電圧モードの入力振幅に対する SNR/SFDR を示します。

4.5.3.3 検出モードの使用

このモードは、SENSE ピンを 0.4 ～ 0.8 V の外部電圧源で駆動する事で有効になります。

このモードを使うと、特定の環境でSNRとダイナミックレンジが最適となるように入力フルスケール レンジを調整できます。

4.5.3.4 NSR モードの使用

ノイズシェーピング再量子化器は高い SNR と広いダイナミック レンジ、比較的狭い帯域幅が必要なアプリケーションに最適です。セクション4.8.2「ノイズ シェーピング型再量子化器 (NSR)」で詳しく説明します。

NSR を有効にすると、選択範囲の周波数帯域ではノイズレベルが従来の 12 ビット ADC より低くなる一方、この帯域の外では大幅に高くなります。このモードで実現可能な SNR は、ナイキスト帯域幅の 50% にわたって積分した場合約 78 dBFS です。これは、ADCのナイキスト帯域幅全体は必要でなく、NSR で増加した帯域外ノイズを ADC データのデジタル信号後処理で除去できるアプリケーションで最適の選択です。

図 3-26 と 3-29 に、NSR を有効にした場合の入力振幅に対する SNR/SFDR を示します。

表 4-3: SENSE および NSR のオプションに対する SNR/SFDR 性能

SENSE と NSR 説明

高参照電圧モード(SENSE ピン = AVDD12)

SNR を最適化し、高い入力フルスケール レンジを得られる。ただし振幅がきわめて小さな入力信号に対しては外部ディザリング (例 : ランダムノイズ )が必要な場合がある。

低参照電圧モード(SENSE ピン = グランド )

ダイナミック レンジと SFDR を最適化するが、SNR が低下する。

検出モード(SENSE ピン = 0.4 ～ 0.8 V)

高参照電圧モードと低参照電圧モードの間で動的なトレードオフを可能にする。

ノイズシェーピング再量子化器 (NSR)

SNR を最適化するが、使用可能な帯域幅が減る。NSR は、どの SENSE ピン設定でも使える。

Note: ADC にディザリングを加えると、最大 SNRが減少するという副作用があります。

DS20005355A_JP - p.36 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.5.4 内部参照電圧およびバンドギャップ出力のデカップリング回路

本デバイスには REF0 と REF1 の 2 つの内部参照電圧があります。REF0 は ADC 入力段、REF1 はそれ以外の全ての段で使う内部参照電圧です。安定動作には、これらの内部参照電圧に外付けコンデンサが必要です。TFBGA-121 パッケージはこれらのコンデンサを内蔵しています。VTLA-124 パッケージでは、これらのコンデンサを PCB に実装して REF1+/REF1- ピンとREF0+/REF0- ピンに接続する必要があります。

図 4-7 に、VTLA-124 パッケージの REF1 および REF0ピンに対する推奨回路を示します。参照電圧の正側ピンと負側ピンの間に、3 つの並列コンデンサを推奨します。さらに負側の参照電圧ピンは、220 nF のコンデンサを介してグランドに接続します。並列コンデンサの値は 22 nF、220 nF、2.2 µF です。コンデンサはできるだけ ADC の近くに配置し、短く太いトレースで接続します。この参照電圧ピン回路では、PCB にビアを配置する事は推奨しません。

VBG ピンでは、回路の一部である内部バンドギャップ電圧出力も使えます。図 4-7 に示すように、VTLA-124パッケージではこのピンに外付けのデカップリングコンデンサ (2.2 µF) が必要です。TFBGA-121 パッケージは、参照電圧ピン回路と同様にデカップリング コンデンサを内蔵しています。そのため、この回路は不要です。

図 4-7: VTLA-124 パッケージの参照電圧および VBG ピンに対する外付け回路TFBGA-121 パッケージにはこの外付け回路は不要です。

4.6 外部クロック入力

MCP37XXXで最適性能を得るには、CLK+およびCLK-ピンに低ジッタの差動クロックを入力する必要があります。図 4-8 に、等価クロック入力回路を示します。

図 4-8: 等価クロック入力回路

クロック入力の振幅レンジは 300 mVP-P から 800mVP-P の間です。シングルエンドのクロック源を使う場合、RF 変圧器またはバランでクロックを差動信号に変換すると ADC の最適性能を得る事ができます。図 4-9 に、クロック入力の回路例を示します。コモンモード電圧は内部生成するためセンタータップは不要です。変圧器2次側両端に互いに逆並列接続したショットキー ダイオードはクロック振幅を差動電圧で約0.8 VP-P に制限します。このリミッタは、低ジッタには不可欠である高いスルーレートを保ちながら、クロックの大きな電圧振幅の予防に有効です。

図 4-9: 変圧器結合の差動クロック入力構成

REF1+ REF1-

0.022 µF

220 nF

2.2 µF

220 nF

REF0+ REF0-

0.022 µF

220 nF

2.2 µF

2.2 µF

VBG

220 nF

CLK+

CLK-

2 pF

300

AVDD12

AVDD12

300

12 kClockBuffer

100 fF

100 fF

~300 fF

AVDD12

MCP37XXX

~300 fF

CLK+

CLK-

0.1 µF

Clock

50Schottky

(HSMS-2812)

6 1

4 3

WBC1-1TLCoilcraft

MC

P37

XX

X

Diodes

Source

2015 Microchip Technology Inc. DS20005355A_JP - p.37

MCP37211-200 と MCP37D11-200

4.6.1 クロックのジッタと SNR 性能

高速パイプライン ADC では、SNR 性能が直線性、熱ノイズ、クロックジッタで直接制限されます。熱ノイズは入力クロックには依存せず、低入力周波数で支配的です。これに対して、入力周波数が高くなると、クロックジッタが支配項になります。式 4-2 は SNR のジッタ成分を入力周波数 (fIN)とクロックジッタの総量(TJitter) で表した式です。TJitter は以下の 2 つの成分の合計です。

• 入力クロックジッタ ( 位相ノイズ )

• 内部アパーチャジッタ ( クロック入力バッファのノイズ起因 )

式 4-2: SNR とクロックジッタの関係

クロックジッタとアパーチャジッタに統計的な相関はありません。クロックジッタは、高品質のクロック源とジッタクリーナならびに外部クロック入力部のバンドパス フィルタで最小化できます。一方、クロックのスルーレートを高速にすると ADC のアパーチャジッタが改善します。

クロックジッタ量が一定の場合、SNR は入力周波数の増加と共に劣化します。その様子を図 4-10 に示します。入力周波数が 10 MHz から 20 MHz に増加すると、最大 SNR は約 6 dB 劣化します。クロックジッタで決まる最大 SNR は 1 桁あたり ( 例 : 10 MHz から 100 MHz)、20 dB 低下します。

図 4-10: クロックジッタと SNR の関係

4.6.2 クロックのデューティ サイクル

ADC の性能はクロックのデューティ サイクルに大きく影響されます。ADC は 50% のデューティ サイクルで最適性能を達成し、全ての性能特性はデューティ サイクル 50% ( 公差 ±1%) に対して保証されています。本デバイスはクロックのデューティ サイクル補正回路を内蔵しています。この回路はアドレス 0x52 ( レジスタ 5-7)のEN_DUTYビットをセットする事で有効化できます。ただし、デューティ サイクル補正処理は、クロック信号のジッタノイズを増加させます。従って、この方法は入力クロック源の非対称性が著しい性能劣化を招く場合、または入力クロック源が安定していない場合にのみ推奨します。アドレス 0x52 ( レジスタ5-7) の EN_DUTY 設定の詳細を参照してください。

4.7 ADC のクロック選択と PLL 出力周波数の制御

4.7.1 ADC のクロック選択

クロック源選択ビットの設定で ADC のタイミングソース ( 内部 PLL または外部クロック ) を選択できます。アドレス 0x53 ( レジスタ 5-8) の CLK_SOURCEを参照してください。

4.7.1.1 ADC タイミング用外部クロック

CLK_SOURCE = 0の場合、外部クロック入力 (CLK+および CLK- ピンに印加 ) が ADC コアのサンプリング周波数 (fS) となり、DLL 回路の入力周波数にもなります。DLL ブロックの詳細は図 4-11 を参照してください。アドレス0x52 (レジスタ 5-7)のDLL_PHDLY<2:0>を使うと、DLL 出力の位相を制御できます。

4.7.1.2 ADC タイミング用の位相ロックループ (PLL) 出力

CLK_SOURCE = 1の場合、ADC コアのサンプリング周波数 (fS) として PLL の出力周波数を使います。PLL出力クロックの推奨レンジは 80～ 250 MHzです。PLLの参照周波数には外部クロック入力を使います。クロック入力周波数のレンジは 5 ～ 250 MHz です。

SNRJitter dBc 20 log10– 2 f IN T Jitter =

ここで、総ジッタの項 (TJitter) は下式より求められます。

TJitter tJitter Clock Input, 2

tAperture ADC, 2

+=

0

20

40

60

80

100

120

140

160

1 10 100 1000

SNR

(dB

c)

Input Frequency (fIN, MHz)

Jitter = 1 psJitter = 0.5 ps

Jitter = 0.25 ps

Jitter = 0.125 ps

Jitter = 0.0625 ps

Note: この設定には内蔵位相ロックループ(PLL)を使いません。

Note: PLL モードは 80 Msps を超えるサンプリング周波数に対してのみサポートしています。

DS20005355A_JP - p.38 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.7.2 PLL の出力周波数と制御パラメータ

内部 PLLは 80 ～ 250 MHz の安定したタイミング出力を提供します。図 4-11 に、チャージポンプ ベースの整数 N 分周型 PLL と出力制御を示します。この PLLには必要な出力周波数を得るための各種ユーザ制御パラメータがあります。表 4-4 は、PLL 制御レジスタビットのまとめです。表 4-5 は、PLL のチャージポンプとループフィルタの設定例です。

PLL ブロックは以下より構成されます。

• 参照周波数分周器 (R)

• プリスケーラ - 帰還分周器 (N)

• 位相 / 周波数検知器 (PFD)

• 電流チャージポンプ

• ループフィルタ - 3 次 RC ローパスフィルタ

• 電圧制御オシレータ (VCO)

ADC コアの最終的なサンプリング周波数 (fS) は、PLL_OUTDIV<3:0> の設定を使って VCO 出力を分周する事で得られます。

CLK+ および CLK- ピンへの外部クロックが PLL の入力周波数です。入力周波数 (fREF) レンジは 5 ～ 250MHz です。10 ビット幅の PLL_REFDIV<9:0> の設定で制御する参照周波数分周器 (R) が、この入力周波数を分周します。帰還ループ内では、プリスケーラ (N)は PLL_PRE<11:0> の設定に従い VCO 周波数を分周します。

80～250 MHzのADCコアの最終的なサンプリング周波数 (fS) は、出力周波数分周器 (PLL_OUTDIV<3:0>)を通った後に出力されます。安定動作のため、以下の制約の下に PLL を設定する必要があります。

チャージポンプは PFD で制御し、ループフィルタに対して強制的に電流パルスをシンク ( 立ち下がり ) またはソース ( 立ち上がり ) します。チャージポンプのバイアス電流は PLL_CHAGPUMP<3:0> ビットで制御し、1 ステップあたり約 25 µA です。ループフィルタは 3 次受動 RC フィルタで構成されます。 表 4-5 に、チャージポンプの入力周波数レンジ ( 参照周波数分周器の出力 ) に応じた、チャージポンプとループフィルタのパラメータの推奨設定を示します。

PLL はロックすると分周器の比率 (N/R) に従って入力周波数 (fREF) に追従します。PLL の動作ステータスは、アドレス 0xD1 ( レジスタ 5-81) の PLL ステータス表示ビット<PLL_VCOL_STAT>と<PLL_VCOH_STAT>で監視します。

式 4-3 は、VCO の出力周波数 (fVCO) を、2 つの分周器の設定と参照周波数の関数として表した式です。

式 4-3: VCO 出力周波数

これらのビットの設定はアドレス 0x54 ～ 0x57 ( レジスタ 5-9 ～ 5-12) を参照してください。

VCO の調整レンジは 1.075 ～ 1.325 GHz です。N とR の値は、VCO がこのレンジに入るように選ぶ必要があります。通常、クロックジッタを最適化するために、VCO 周波数 (fVCO) には低い値を、チャージポンプ周波数 (fQ) には高い値を選ぶ必要があります。VCO出力周波数を上記のレンジ内で決定した後、最終的なADC のサンプリング周波数 (fS) を PLL 出力分周器で設定する必要があります。この分周器の設定にはPLL_OUTDIV<3:0> を使います。

式 4-4: サンプリング周波数

表 4-6 に、PLL 制御パラメータにより fS = 200 MHz の出力を生成する例を示します。

• 入力クロック周波数 (fREF) = 5 ～ 250 MHz

• チャージポンプ入力の最大周波数(PLL参照分周器の後)

= 50 MHz

• VCO 出力周波数 = 1.075～1.325 GHz

• 出力分周器の後の PLL 出力周波数

= 80 ～ 250 MHz

Note 1: 通常動作では、PLL は温度レンジ全体でロック状態を保ちます。電源電圧に極端な変動が予測される場合、またはチップの入力周波数が変化した場合を除き、PLL を常時監視する必要はありません。

2: PLL 制御パラメータの設定を変更した場合は PLL の再校正を推奨します。

fVCONR---- fREF 1.075 GHz to 1.325 GHz ==

N = PLL_PRE<11:0> で制御する 1 ～ 4095 の値

R = PLL_REFDIV<9:0>で制御する1～1023の値

fS

fVCO

PLL_OUTDIV-------------------------------------- 80 MHz to 250 MHz= =

2015 Microchip Technology Inc. DS20005355A_JP - p.39

MCP37211-200 と MCP37D11-200

図 4-11: PLL および DLL の制御ブロック

VCO

Phase/Freq.Detector (3rd Order)

Output/DivfCLK

PLL_PRE<11:0>

PLL_REFDIV<9:0>

Current

PLL_OUTDIV<3:0>

PLL Block

Input Clock Buffer

EN_DUTY

C1: PLL_CAP1<4:0>

PLL_CHAGPUMP<3:0>Loop Filter Control

C2: PLL_CAP2<4:0>C3: PLL_CAP3<4:0>R1: PLL_RES<4:0>

Loop Filter

(80 MHz – 250 MHz)

PLL Output Control Block

Pump

C3 C2

R1

C1

if

Loop Filter Control Parameters:

fVCO

See Address 0x54 - 0x5D for Control Parameters

See Address 0x55 and 0x6D ÷N

÷R

if CLK_SOURCE = 1

Charge

Clock Input (fCLK): < 250 MHz

fREF

Duty Cycle Correction (DCC)

fS

EN_DLL

Phase Delay

DLL_PHDLY<2:0>

fCLK

fS

EN_CLKEN_DCLK

DLL Block

fQ

EN_PLL_CLK

Phase Sel./

PLL_PHASE

Phase Delay

PLL_PHDLY<3:0>

for control parameters

CLK_SOURCE = 0

Note: fREF = 5 ～ 200 MHz レンジの場合、PLL_REFDIV<10:0> と PLL_PRE<11:0> の設定によるVCO の出力レンジは 1.075 ～ 1.325 GHz です

fVCONR---- fREF 1.075 1.325– GHz==

EN_PLL = 1EN_PLL_OUT = 1EN_PLL_BIAS = 1

EN_PLL_REFDIV

DS20005355A_JP - p.40 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

表 4-4: PLL と CLK の制御パラメータ

制御パラメータ レジスタ 説明

クロック源制御

CLK_SOURCE 0x53 内部タイミングソースを選択する。CLK_SOURCE = 1は ADC クロック源として PLL 出力を選択する。

EN_DUTY 0x52 タイミングソースとして外部クロック入力を選んだ場合、クロック入力のデューティ サイクル補正を有効にする (Note 1)。

PLL 校正およびステータス表示ビット

PLL_CALTRIG 0x6B PLL 回路校正 (Note 2)

PLL_CAL_STAT 0xD1 PLL 自動校正のステータス表示

PLL_VCOL_STAT 0xD1 低 VCO 周波数で PLL がロック外にドリフトした。

PLL_VCOH_STAT 0xD1 高 VCO 周波数で PLL がロック外にドリフトした。

PLL グローバル変数設定ビット

EN_PLL 0x59 PLL 回路のマスタ イネーブルビット

EN_PLL_OUT 0x5F PLL 出力のマスタ イネーブルビット

EN_PLL_BIAS 0x5F PLL バイアスを有効にするマスタ イネーブルビット

EN_PLL_REFDIV 0x59 PLL 回路のマスタ イネーブルビット。PLL 参照分周器を有効にする。

EN_PLL_CLK 0x6D EN_PLL_CLK = 1は ADC 回路への PLL 出力クロックを有効にする。

PLL_PHDLY<3:0> 0x6D PLL 出力を VCO クロックの最大 15 サイクルだけ遅延させる。

PLL_PHASE 0x6D 遅延ラインの PLL 位相を選択する。

PLL ブロックと PLL 出力の制御設定

PLL_REFDIV<9:0> 0x54 ～ 0x55 PLL 参照分周器 (R) ( 表 4-6 参照 )

PLL_PRE<11:0> 0x56 ～ 0x57 PLL プリスケーラ (N) ( 表 4-6 参照 )

PLL_OUTDIV<3:0> 0x55 PLL 出力分周器 ( 表 4-6 参照 )

PLL_CHAGPUMP<3:0> 0x58 PLL チャージポンプのバイアス電流制御 : 25 ～ 375 µA、ステップあたり25 µA

PLL_RES<4:0> 0x5A PLL ループフィルタの抵抗値選択 ( 表 4-5 参照 )

PLL_CAP3<4:0> 0x5A PLL ループフィルタのコンデンサ 3 の値選択 ( 表 4-5 参照 )

PLL_CAP2<4:0> 0x5D PLL ループフィルタのコンデンサ 2 の値選択 ( 表 4-5 参照 )

PLL_CAP1<4:0> 0x5C PLL ループフィルタのコンデンサ 1 の値選択 ( 表 4-5 参照 )

Note 1: 高品質の外部クロックを使う場合、デューティ サイクル補正は推奨しません。

2: PLL ブロックの再プログラム後は PLL の再校正が必要です。

2015 Microchip Technology Inc. DS20005355A_JP - p.41

MCP37211-200 と MCP37D11-200

表 4-5: PLL のチャージポンプとループフィルタの推奨パラメータ値設定例

PLL のチャージポンプとループフィルタのパラメータ (Note 1)

fQ = fREF/PLL_REFDIV

5 MHz > fQ 5 MHz ≤ fQ < 25 MHz 25 MHz ≤ fQ

PLL_CHAGPUMP<3:0> 0x04 0x04 0x04

PLL_RES<4:0> 0x1F 0x1F 0x07

PLL_CAP3<4:0> 0x07 0x02 0x07

PLL_CAP2<4:0> 0x07 0x01 0x08

PLL_CAP1<4:0> 0x07 0x01 0x08

Note 1: パラメータの詳細は、表 4-4 を参照してください。

表 4-6: fREF = 100 MHz で fS = 200 MHz を生成する PLL 制御パラメータの例

PLL 制御パラメータ 値 説明

fREF 100 MHZ fREF は外部クロック入力による周波数

目標 fVCO 1.2 GHZ fVCO のレンジ = 1.0375 ～ 1.325 GHz

目標 fS 200 MHZ ADC サンプリング周波数 (Note 2)

目標 fQ 10 MHZ fQ = fREF/PLL_REFDIV ( 表 4-5 参照 )

PLL 参照分周器 (R) 10 PLL_REFDIV<9:0> = 0x0A (Note 1)

PLL プリスケーラ (N) 120 PLL_PRE<11:0> = 0x78 (Note 1)

PLL 出力分周器 6 PLL_OUTDIV<3:0> = 0x06 (Note 2)

Note 1: fVCO = (N/R) x fREF = (12) x 100 MHz = 1.2 GHz

2: fS = fVCO/PLL_OUTDIV = 1.2 GHz/6 = 200 MHz

DS20005355A_JP - p.42 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.8 デジタル信号後処理 (DSPP)オプション

デバイスがアナログ入力信号をデジタル出力コードに変換する間に、ユーザは特殊アプリケーション向けに各種デジタル信号後処理オプションを選択できます。

これらのオプションはコンフィグレーション ビットの設定で個別に有効または無効にできます。表 4-7 に、各デバイスファミリで使えるデジタル信号後処理(DSPP) オプションをまとめます。

4.8.1 デュアルおよびオクタル チャンネル モードの分数遅延リカバリ

本デバイスをマルチチャンネル モードで使う場合、ADCコアが常時最高速で動作している間、MUXを使ってチャンネル入力を順番にサンプリングします。このように複数のチャンネルを順番にサンプリングすると、全ての入力を同じ瞬間にサンプリングするマルチコア ADC に比べて、入力チャンネルのサンプリング間に遅延が発生します。分数遅延リカバリ (FDR) オプションは、サンプリング イベントの遅延をデジタル補償します。

この FDR 機能が使えるのはデュアルおよびオクタルチャンネル モードだけです。FDR 有効時、高次の帯域制限補間フィルタがサンプリングの瞬間を制限された入力帯域幅内にデスキューし、入力サンプリングの遅延を合成によって除去します。図 4-12 に、FDR を使った場合の ADC 出力データ経路の概略ブロック図を示します。関連するコンフィグレーション レジスタビットの一覧を表 4-8 に示します。

図 4-12: 分数遅延リカバリオプションを適用した場合の ADC 出力データパスの概略ブロック図分数遅延リカバリはその他の DSPP 機能より前に実行される事に注意します。

表 4-7: デジタル信号後処理 (DSPP) オプション

デジタル信号後処理オプション 使用可能な動作モードサポートしている

デバイス

分数遅延リカバリ (FDR) デュアルおよびオクタル チャンネル モード MCP37211-200 MCP37D11-200FIR デシメーション フィルタ シングルおよびデュアル チャンネル モード

CW オクタル チャンネル モード

I データおよび Q データの DDC

ノイズシェーピング再量子化器 (NSR) シングルおよびデュアル チャンネル モード

チャンネルごとのデジタルゲインおよびオフセット補正

全チャンネルで使用可能

デジタルダウン コンバージョン (DDC) シングルおよびデュアル チャンネル モード

CW オクタルチャンネル モード

MCP37D11-200

連続波 (CW) ビーム フォーミング CW オクタルチャンネル モード

Fractional Delay Recovery

(FDR)

ADC Output for dual or octal-channel

FDR Control

ADC data after sampling time delay between channels is removed

FIRDecimation Filters

Digital Down-Conversion (DDC)

CWBeamforming

(MCP37D11-200)

(MCP37D11-200)

Noise-ShapingRequantizer

(NSR)

2015 Microchip Technology Inc. DS20005355A_JP - p.43

MCP37211-200 と MCP37D11-200

表 4-9 に、歪みが 0.1 mdB (0.1 x 10-3 dB) 未満の場合の FDR 機能の入力帯域幅制限を示します。fS はチャンネルあたりのサンプリング周波数です。図 4-13 と4-14 に、それぞれデュアル チャンネルおよびオクタルチャンネル FDR の応答を示します。

図 4-13: デュアル チャンネル分数遅延リカバリの応答 fS はサンプリング周波数です。

図 4-14: オクタルチャンネル分数遅延リカバリの応答 fS はサンプリング周波数です。

表 4-8: 分数遅延リカバリ (FDR) の制御パラメータ

チャンネル動作 制御パラメータ レジスタ 説明

デュアルおよびオクタルの両方のチャンネルモードに対するグローバル制御

EN_FDR 0x79 FDR 機能の有効化

FDR_BAND 0x81 第 1 または第 2 ナイキスト帯域の選択

デュアル チャンネル SEL_FDR = 0 0x81 デュアル チャンネル モードに対する FDR の選択

SEL_DSPP = 0 0x81 デュアル チャンネル モードに対するデジタル後処理(DSPP) 機能の選択

EN_DSPPDUAL 0x79 デュアル チャンネル動作に対する全デジタル後処理機能の有効化

オクタルチャンネル SEL_FDR = 1 0x81 オクタルチャンネル モードに対する FDR の選択

SEL_DSPP = 1 0x81 オクタルチャンネル モードに対するデジタル後処理(DSPP) 機能の選択

表 4-9: FDR の入力帯域幅要件

帯域幅 fS に対する割合 (%)(1) ナイキスト帯域

デュアル チャンネル モード

0 ～ 45% 第 1 ナイキスト帯域

55 ～ 100% 第 2 ナイキスト帯域

45 ～ 55% 使用を避ける

オクタルチャンネル モード

0 ～ 38% 第 1 ナイキスト帯域

Note 1: fSはチャンネルあたりのサンプリング周波数です。歪みは 0.1 mdB 未満です。

0 fS/2 fSFrequency

0 fS/2 fSInterpolation Filter Frequency Response

In Band Ripple0.0005

0

-0.0005

0

-30

-60

-90

-120

Am

plitu

de(d

Bc)

In Band Ripple

0 fS/2 fS 2fS 3fS 4fFrequency

0 fS/2 fS 2fS 3fS 4fFrequency

0.0005

0

-0.0005

0

-30

-60

-90

-120

Am

plitu

de(d

Bc)

DS20005355A_JP - p.44 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.8.2 ノイズ シェーピング型再量子化器

(NSR)

本デバイスは 11 ビットおよび 12 ビットのデジタルノイズ シェーピング型再量子化器 (NSR) を内蔵しています。この機能を有効にした場合 ( レジスタ 5-35参照 )、出力データを 11 ビットまたは 12 ビットに再量子化します。NSR は再量子化ノイズ関数を変形し、ノイズのほとんどを対象周波数帯域の外へと追い出します。その結果、選択した帯域幅内のノイズフロアが代表的な 12 ビット ADC よりも大幅に低減します。

NSR の安定性を確保するために、NSR への入力信号は -0.8 dBFS未満 (fSの～ 90%)に制限する必要があります。それにはアナログ入力レベルを制限するか、デジタルゲイン制御を調整します。デジタルゲイン制御の詳細は、セクション 4.9「デジタル オフセットおよびデジタルゲインの設定」とレジスタ 5-63 ～ 5-70 を参照してください。-0.8 dBFS を上回る入力レベルは、NSR 出力を乱す恐れがあるため避ける必要があります。

NSR機能はシングルおよびデュアル チャンネル モードのみで使えます。レジスタの設定でチャンネルごとに制御できます。以下の 2 つの NSR を使います。

• チャンネル A の NSRA

• チャンネル B の NSRB

シングル チャンネル モードではNSRAだけを使います。デュアル チャンネル モードではNSRAとNSRBの両方を使います。NSRA は選択したチャンネルの 1 番目に、NSRB は選択したチャンネルの 2 番目に使います。どちらも 11 ビットと 12 ビットを選択できます。各NSR ブロックは一連のフィルタから構成され、これらのフィルタは NSRA<6:0> と NSRB<6:0> レジスタのビット設定で選択できます。各フィルタは、固有の帯域幅割合 (%) と中心周波数で定義されます。使用可能な帯域幅割合 (%) は以下の通りです。

• 11ビットモード :サンプリング周波数の22%と25%

• 12ビットモード :サンプリング周波数の25%と29%

目的の周波数帯域をナイキスト帯域内の任意の場所に配置できるように、帯域の中心周波数は調整可能です。表 4-10 に、NSR 関連の全レジスタ一覧を示します。式 4-5 と 4-6 は、それぞれ 11 ビットと 12 ビットオプションの NSR 帯域幅を表します。

式 4-5: 11 ビットオプションの NSR 帯域幅

上式の NSR は NSR のフィルタ番号です。詳細は表 4-11 と 4-12 を参照してください。

式 4-6: 12 ビットオプションの NSR 帯域幅

上式の NSR は NSR のフィルタ番号です。詳細は表4-11 と 4-12 を参照してください。

目的の周波数スペクトルをナイキスト帯域内の任意の場所に配置できるように、帯域の中心周波数を調整します。図 4-15 は、NSR 帯域幅をグラフで示したものです。NSR 帯域幅は ADC サンプリング周波数に対する割合 (%) です。

図 4-15: NSR フィルタ伝達関数のグラフ表示fBがサンプリング周波数 (fS)に対する割合(%)で制御されている事に注意します。

(a) 22% BW: fCenter

fS---------------- 0.12

0.2620

---------- NSR+=

(b) 25% BW:

fCenter

fS---------------- 0.125

0.2520

---------- NSR 21– +=

0 NSR 20

21 NSR 41

(a) 22% BW:

(b) 29% BW:

fCenter

fS---------------- 0.125

0.2520

---------- NSR 42– +=

fCenter

fS---------------- 0.15

0.212------- NSR 63– +=

42 NSR 62

63 NSR 76

&+

&+

&( &

&/4

&

&'

,< #*& ##x#*& ##

2015 Microchip Technology Inc. DS20005355A_JP - p.45

MCP37211-200 と MCP37D11-200

表 4-11 と 4-12 に NSR フィルタの選択肢を示します。各モードで選択可能なフィルタ (チューニング ワード )は以下の通りです。

• 11 ビットモード : 0 ～ 41

• 12 ビットモード : 42 ～ 76

NSR は高調波歪みに影響を与えません。NSR を適用した時の各種 FFT スペクトル プロットを図 3-14 ～3-15、図 3-17 ～ 3-20、図 3-22 ～ 3-23 に示します。NSR 有効時の、入力振幅に対する SNR および SFDR性能を図 3-26 と 3-29 に示します。この場合、SNR とSFDR は 12 ビットモード NSR 帯域幅 ( サンプリング周波数の 25%) 内で計測しています。NSR ブロックを無効化すると ADC データは直接出力されます。

表 4-10: NSR のレジスタ制御パラメータ

制御パラメータ レジスタ 説明

NSR イネーブルビット

<EN_NSRA_11> 0x7A チャンネル A の 11 ビット NSR を有効にする

<EN_NSRA_12> 0x7A チャンネル A の 12 ビット NSR を有効にする

<EN_NSRB_11> 0x7A チャンネル B の 11 ビット NSR を有効にする

<EN_NSRB_12> 0x7A チャンネル B の 12 ビット NSR を有効にする

NSR 設定

NSRA<6:0> 0x78 シングル チャンネル モードまたはデュアル チャンネル モードのチャンネル A に対する NSRA の設定

NSRB<6:0> 0x79 デュアル チャンネル モードのチャンネル B に対する NSRB の設定

NSR ブロックのリセット制御

<EN_NSR_RESET> 0x78 過負荷時に NSR をリセットする

デジタル後処理 (DSPP) 機能ブロックの設定

EN_DSPPDUAL 0x79 デュアル チャンネル モードの DSPP ブロックを有効にする

表 4-11: 11 ビット NSR のフィルタ選択

NSR フィルタ番号

( チューニング ワード )

fCenter/fS(Note 1)

fB (fS に対する %)

NSRA<6:0>NSRB<6:0>

0 0.15 22 000-0000

1 0.16 22 000-0001

2 0.17 22 000-0010

------

------

19 0.34 22 001-0011

20 0.35 22 001-0100

21 0.15 25 001-0101

22 0.16 25 001-0110

23 0.17 25 001-0111

------

------

40 0.34 25 010-1000

41 0.35 25 010-1001

Note 1: fCenter/fSのインクリメント ステップ サイズ : a) フィルタ 0 ～ 20 は 0.01b) フィルタ 21 ～ 41 は 0.01

2: フィルタ0～41は11ビットモードのみで使います。これらを 12 ビットモードで使うと、出力が不定となります。

表 4-12: 12 ビット NSR のフィルタ選択

NSR フィルタ番号

( チューニング ワード )

fCenter/fS(Note 1)

fB(fS に対する %)

NSRA<6:0>NSRB<6:0>

42 0.15 25 010-1010

43 0.16 25 010-1011

44 0.17 25 010-1100

------

61 0.34 25 011-1101

62 0.35 25 011-1110

63 0.19 29 011-1111

64 0.2 29 100-0000

65 0.21 29 100-0001

------

------

75 0.31 29 100-1011

76 0.32 29 100-1100

Note 1: fCenter/fS のインクリメント ステップ サイズ : a) フィルタ 42 ～ 62 は 0.01b) フィルタ 63 ～ 76 は 0.01

2: フィルタ 0 ～ 41 は 11 ビットモードのみで使います。これらを 12 ビットモードで使うと、出力が不定となります。

DS20005355A_JP - p.46 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.8.3 デシメーション フィルタ

デシメーション機能は、シングルおよびデュアル チャンネル モードで使えます。図 4-16 にデシメーションフィルタ の概略ブロック図、表 4-14 にレジスタの設定を示します。デシメーション比はアドレス 0x7A ～0x7C ( レジスタ 5-35 ～ 5-37) の FIR_A<8:0> とFIR_B<7:0> の設定で制御します。これらのレジスタの内容はサーモメータ符号化された値です。

シングル チャンネル モードでは FIR B が無効になり、FIR A だけを使います。このモードでプログラム可能な最大デシメーション比は、9 つのカスケード接続されたデシメーション段による 512 倍です。

デュアル チャンネル モードまたは I/Qモードでデジタルダウン コンバージョンを使う場合は、FIR A と FIR B の両方を使います ( 図 4-16 参照 )。この場合、両方のチャンネルは同じデシメーション比に設定されます。FIRA の 1A 段は未使用である事に注意します。アドレス0x7A ( レジスタ 5-35) の FIR_A<0> をクリアする必要があります。デュアル チャンネル モードでプログラム可能な最大デシメーション比は256倍です。これは、シングル チャンネルのデシメーション比 (512 倍 ) の1/2 です。

デシメーション比を大きくしていくと最大 16 倍までは総合 SNR 性能を向上できますが、16 倍を超えると約 73.7 dBFSに制限されます。この制限は主に 12ビットの LSB サイズに対する相対量子化ノイズレベルによるものです。16 倍を超えるデシメーション比はそれ以上 SNR を改善しませんが、出力データをフィルタする効果はあり、総出力データレートが減少します。表4-13にデシメーション比に対するSNRを示します。

デシメーションを使うと、出力クロックレートと出力帯域幅も適用したデシメーション比に等しい倍率で減少します。従って、出力クロックレートと ADC サンプリング クロックは等しくなくなります。適用したデシメーションに応じて、アドレス 0x02 ( レジスタ 5-3)の出力クロックレートとデータレートを調整する必要があります。このモードでは DLL も無効化する必要があります。これにより、出力データを出力データクロックに同期させる事ができます。

出力クロックの位相シフトは、アドレス 0x64 ( レジスタ 5-22) の DCLK_PHDLY_DEC<2:0> で設定します。2 倍のデシメーションを使っている場合、使用可能な出力サンプリング位相は 4 つだけですが、その他のデシメーション比では 8 つのクロック位相の全てを使えます。表 4-14 に、デシメーション フィルタを使う場合の関連制御パラメータをまとめます。

4.8.3.1 CW ビーム フォーミングおよびデジタル ダウン コンバージョンとデシメーションの併用

デシメーションは、CW オクタルチャンネル モードまたは DDC と組み合わせて使えます。CW オクタルチャンネル モード動作では、8 つの入力チャンネルがデシメーション フィルタに入力される前に1つのチャンネルに合成されます。DDC が有効な場合、デュアル チャンネル モードと同じ信号経路を使って、つまり I と Q をそれぞれチャンネル A と B に供給する事で、I 出力および Q 出力にデシメーションを適用する事ができます。

DDC モードでは、ハーフバンド フィルタに既に 2 倍のデシメーションが含まれています。従って、I/Q フィルタ処理の場合のFIR_A<8:1>とFIR_B<7:0>に対する最大デシメーション比の設定は 128 倍です。詳細はセクション 4.8.4「デジタル ダウン コンバージョン(MCP37D11-200 のみ )」を参照してください。

Note: 分数遅延リカバリ、デジタルゲイン / オフセット調整、I/Q データの DDC オプションが有効な場合、これらはデシメーションフィルタより前に適用されます。

表 4-13: デシメーション比と SNR 性能

デシメーション比 SNR (dBFS)

2x 71.4

4x 72.2

8x 72.9

16x 73.3

32x

73.7

64x

128x

256x

512x

Note: 上記の値は、fS = 200 Msps、fIN = 5 MHz、AIN = -1 dBFS で検証済みです。

2015 Microchip Technology Inc. DS20005355A_JP - p.47

MCP37211-200 と MCP37D11-200

図 4-16: デシメーション フィルタの概略ブロック図

表 4-14: デシメーション フィルタ使用のためのレジスタ制御パラメータ

制御パラメータ レジスタ 説明

デシメーション フィルタの設定

FIR_A<8:0> 0x7A、0x7B シングルまたはデュアル チャンネル モードのチャンネル A FIR 設定

FIR_B<7:0> 0x7C シングルまたはデュアル チャンネル モードのチャンネル B FIR 設定

出力データレートとクロックレートの設定 (Note 1)

OUT_DATARATE<3:0> 0x02 出力データレート : デシメーション比に等しい

OUT_CLKRATE<3:0> 0x02 出力クロックレート : デシメーション比に等しい

出力クロック位相制御の設定 (Note 2)

EN_PHDLY_DEC 0x64 デシメーション フィルタ使用時にデジタル出力位相遅延を有効にする

DCLK_PHDLY_DEC<2:0> 0x64 デジタル出力クロック位相遅延制御

デジタル信号後処理 (DSPP) 機能ブロックの設定

EN_DSPPDUAL 0x79 デュアル チャンネル デシメーションを有効にする

Note 1: デシメーション比を変更した場合、出力データおよびクロックのレートを更新する必要があります。

2: 出力クロックを OUT_CLKRATE<3:0> ビットの設定で分周する場合、出力クロック (DCLK) 位相制御を使います。

Stage 1AFIR

InputDemux

Stage 2AFIR

Stage 2BFIR

Stage 3AFIR

Stage 3BFIR

Output

D2Single

D2Dual

Output D4Dual

Stage 9AFIR

Stage 9BFIR

Output D128I/Q

D4Single

D8Single

D512Single

Enabled for dual channel operation

Ch. A

Ch. B

Single 2

2

2 2 2

22

Ch.Input

DualCh.Input

InputDemux

Ch. A

Ch. B

Input for DDC MUX MUX MUX

Enabled for DDC I/Q filtering

Output

D256Dual

MUX

Note 1: Stage 1A FIR は FIR A フィルタの第 1 段です。シングルチャンネル モードのみで使い、デュアルチャンネル モード

ではアドレス 0x7A の FIR_A<0> = 0 に設定してバイパスする必要があります。 ( レジスタ 5-35)

2: (a) シングルチャンネル モード : チャンネル A のみを使い FIR_A<8:0> 制御します。

(b) デュアルチャンネル モードまたは DDC モードの I/Q フィルタ処理 : チャンネル A とチャンネル B の両方を使い

ます ( チャンネル A を第 1 チャンネルまたは I データ、チャンネル B を第 2 チャンネルまたは Q データに使います )。

3: 最大デシメーション比 :(a) DDC モードの I/Q フィルタ処理を使わない場合 : シングルチャンネル モードでは 512 倍、デュアルチャンネル

モードでは 256 倍

(b)DDC モードの I/Q フィルタ処理 : FIR_A<8:1> と FIR_B<7:0> のそれぞれが 128 倍

Enabled forsingle-channel operation

(Note 1)

(Note 2)

(Note 3)

DS20005355A_JP - p.48 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.8.4 デジタル ダウン コンバージョン

(MCP37D11-200 のみ )

MCP37D11-200 のシングル、デュアル、CW オクタルチャンネル モードではデジタル ダウン コンバージョン (DDC) 機能を使えます。必要に応じてこの機能とデシメーション フィルタと組み合わせ、以下を実行できます。

• 入力周波数スペクトルの一部をより低い周波数に変換する

• 帯域外の不要な部分を削除する

• 得られた信号を I/Q データまたは出力データレートの 1/4 を中心とする実信号として出力する

例えば、ADC はシングル チャンネル入力を 200 Mspsでサンプリングしているものの、ユーザが 67 MHz を中心とした 5 MHz のレンジにしか興味がない場合、デジタル ダウン コンバージョンを使えば、サンプリングされたADCデータを 67 MHzと混合してDCに変換できます。得られた信号に 16 倍のデシメーションを適用すれば、ADC 出力の帯域幅を 6.25 MHz にする事ができます(200 Msps/16倍デシメーションにより12.5Msps、ナイキスト帯域幅 6.25 MHz が得られます )。fS/8 モードを選択した場合、25 Msps の単一チャンネルが出力され、出力データの 6.25 MHz が ADC 入力の67 MHz に対応します。I/Q モードを選択した場合、2チャンネルが 12.5 Msps で出力され、DC が 67 MHzに対応し、チャンネルはダウン コンバージョンの同相成分 (I) と直交成分 (Q) を表します。図 4-17 と 4-18

に、シングルおよびデュアル チャンネルのDDCブロック図を示します。図 4-19 と 4-20 に、ハーフバンドフィルタの応答を示します。

DDC 機能はデジタルラジオ、無線基地局、レーダ、ケーブルモデム、デジタルビデオ等、各種高速信号処理アプリケーションに使えます。処理をデジタルドメインのみで実現しているため、アナログ実装につきものの非直線性の影響を受けません。

4.8.4.1 シングル チャンネル DDC

図 4-17 にシングル チャンネル DDC の構成を示します。DDCは、32ビットの数値制御オシレータ(NCO)、(High/Low) 選択可能なハーフバンド フィルタ、オプションのデシメーション、2 つの出力モード (I/Q または fS/8) を備えています。NCO の位相と振幅に対するディザリングを、ほとんど性能に影響を与えず有効にできます。これらの処理サブブロックはそれぞれ個別に制御します。選択した出力タイプに対するレジスタの設定例を、セクション 4.8.5「デシメーションと DDCを使う場合のレジスタ設定例」の表 4-15 と 4-16 に示します。

図 4-17: シングル チャンネル モードの DDC の概略ブロック図この DDC ブロックの使い方は表 4-15 と 4-16 を参照してください。

Half-Band Filter A

LP/HP

NCO (32-bit)

CH. AI

Q

HBFILTER_A

FIR A Decimation Filter

Real

EN_DDC2

EN_DDC_FS/8

NCO ( )

EN_DDC1

fS/8

DER

EN_NCO

ADC DATA

COS SIN

FIR_A<8:1>

FIR_B<7:0>

FIR B Decimation Filter

I or IDEC

Q or QDEC

RealDECor

Note 1: 制御パラメータについてはアドレス0x80～0x81 (レジスタ5-41～5-42) を参照してください。

2: NCO 制御ブロックの詳細は、 図 4-21 を参照してください。

3: ハーフバンド フィルタ A は 1 段のデシメーション フィルタを含みます。

4: 詳細は 図 4-16 を参照してください。

5: デシメーション フィルタを使わない場合は このスイッチを閉じ、使う場合は開きます。

(Note 5)

(Note 3)

(Note 4)

(Note 2)

Down-Conversion and Decimation (Note 1) Decimation and Output Frequency Translation (Note 1)

2015 Microchip Technology Inc. DS20005355A_JP - p.49

MCP37211-200 と MCP37D11-200

4.8.4.2 デュアル チャンネル DDC

図4-18にデュアル チャンネルDDCの構成を示します。各チャンネルはシングル チャンネル DDC で示したものと同じ処理要素を含みます。ただし、デバイスは 2チャンネルのデシメーションしかサポートしていないため、I/Q 出力に別々にデシメーションを適用する事はできません ( チャンネル A の I/Q とチャンネル B のI/Q の 4 チャンネルが必要です )。ハーフバンド フィルタの後の DDC 出力をチャンネルごとに fS/8 でアップ

コンバージョンすれば、デシメーションのオプションを使えます。それ以外の場合、チャンネル A の I データに同期して WCK 出力ピンをトグルする 4 チャンネルの入力デバイスと同様に、各チャンネルの I/Q は別々に出力されます。NCO の位相は、2 つの入力チャンネルのそれぞれについて一意に調整できる事に注意します( 図 4-21 参照 )。選択した出力タイプに対するレジスタの設定例を、表 4-17 と 4-18 に示します。

図 4-18: デュアル チャンネル モードの DDC の概略ブロック図この DDC ブロックの使い方は表 4-17 と 4-18 を参照してください。

4.8.4.3 ハーフバンド フィルタ

対象帯域に発生する折り返し歪みを除去しながらサンプリング レートを 1/2 に低減するには、ハーフバンドデジタルフィルタを使います。このフィルタは、ハイパスフィルタ ( 図 4-19) またはローパスフィルタ ( 図4-20) のどちらかとして動作し、入力サンプリングレートの 20% ( 減衰帯域 ) で 90 dB を上回る減衰と、入力サンプリング レートの 20% ( 通過帯域領域 ) で1 mdB (10-3 dB) 未満のリップルを提供できるように設計されています。例えばサンプリング レート 200 Mspsの ADC の場合、40 MHz の帯域幅にわたるリップルは1 mdB 未満です。ハーフバンド フィルタはアドレス0x80 ( レジスタ 5-41) の HBFILTER_A およびHBFILTER_Bパラメータで設定します。図4-19と4-20のハーフバンド フィルタのフィルタ応答は、リップルが 0.5 mdB、折り返し歪み除去が 90 dB である事を示しています。ハーフバンド フィルタの出力は DC 中心の複素信号 (I と Q) です。DDC が有効な場合、この I

および Q 信号をさらに次段のダウン コンバージョン段 (DDC2)へと転送し、周波数を変換 (アップ コンバージョン ) します。

Half-Band Filter ALP/HP

NCO (32-bit) NCO (fS/8)

Half-Band Filter BLP/HP

CH.B

CH.A

IA

QA

IB

QB

RealA

RealB

QB

IBEN_DDC1

HBFILTER_B

HBFILTER_A

EN_DDC2

EN_DDC_FS/8EN_NCO

IA

QA

COS

ADC Data:

SIN

COS SIN

Note 1: 制御パラメータについてはアドレス 0x80 ～ 0x81 を参照してください。

2: NCO 制御ブロックの詳細は、図 4-21 を参照してください。

3: ハーフバンド フィルタ A と B は 1 段のデシメーション フィルタを含みます。

(Note 3)

(Note 3)

(Note 2)

Down-Conversion and Decimation (Note 1) Output Frequency Translation and Decimation (Note 1)

Note: ハーフバンド フィルタは下式に示す通り、データ出力を2 ( デシメーションによる ) x 40 サイクル( 伝播による ) = 80 サイクル遅延させます。

DS20005355A_JP - p.50 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 4-19: ハーフバンド フィルタのハイパス(HP)応答

図 4-20: ハーフバンド フィルタのローパス (LP)応答

4.8.4.4 数値制御オシレータ (NCO)

内蔵の数値制御オシレータ (NCO) は、デジタル ダウンコンバータ(DDC)の同相および直交位相ミキサに参照周波数を供給します。図 4-21 に、NCO に関連する制御信号を示します。オクタルまたはデュアル チャンネル モードでは、NCO で出力位相をチャンネルごとに調整できます。

NCO の周波数は、アドレス 0x82 ～ 0x85 ( レジスタ5-43 ～ 5-46) にある 32 ビット幅の符号なしレジスタ変数 NCO_TUNE<31:0> でプログラムします。NCO_TUNE<31:0> の設定には、下式を使います。

式 4-7: NCO 周波数

図 4-21: NCO のブロック図

4.8.4.5 NCOの振幅および位相ディザリング

アドレス 0x80 ( レジスタ 5-41) の EN_AMPDITH および EN_PHSDITH パラメータを使って振幅と位相のディザリングを実行できます。原理的には、これらの機能は、ミキサおよびローカル オシレータ内のデジタル回路で生じる量子化誤差をディザリングし、ノイズの増加を代償にスプリアスを低減します。実際にはDDC 回路は十分なノイズを含んでおり、ほとんどのアプリケーションではスプリアス性能を満足するように設計されています。ワーストケース シナリオでは、振

幅ディザリングが有効な場合の NCO の SFDR は 116dB を上回り、無効の場合は 112 dB です。DDC の SNR(～ 93 dB)はディザリング オプションで大きな影響は受けませんが、最適性能を得るためにNCOは常にディザリング オプションを有効にして使う事を推奨します。

In Band Ripple0.0005

0

-0.0005

0

-30

-60

-90

-120

Am

plitu

de(d

Bc)

0 0.1 0.2 0.3 0.4 0.HalfBand Filter Frequency Response

0 0.1 0.2 0.3 0.4 0Fraction of Input Sample Rate

In Band Ripple0.0005

0

-0.0005

0

-30

-60

-90

-120

Am

plitu

de(d

Bc)

0 0.1 0.2 0.3 0.4 0.HalfBand Filter Frequency Response

0 0.1 0.2 0.3 0.4 0Fraction of Input Sample Rate

Note: NCO は、DDC または CW オクタルチャンネル モードのみで使います。使わない場合、無効にしておく必要があります。

NCO_TUNE<31:0> round 232 Mod fNCO fS

fS------------------------------------

=

fS = サンプリング周波数 (Hz)

fNCO = 目的の NCO 周波数 (Hz)

Mod (fNCO, fS) = fNCO/fS の余り

CH(n) NCO_PHASE<15:0> Amplitude Dither EN_AMPDITHEN_PHSDITH

EN_LFSR

NCO_TUNE<31:0>

Phase Offset Control

NCO TuningSine/Cosine

Signal Generator NCO OutputEN_NCO

Phase DitherEN_LFSR

2015 Microchip Technology Inc. DS20005355A_JP - p.51

MCP37211-200 と MCP37D11-200

4.8.4.6 fS/8 および fS/(8xDER) の NCO

最初のダウン コンバージョン ブロック (DDC1) の出力は (I および Q データからなる ) 複素信号です。必要に応じて、これにさらに最大 64 倍のデシメーションを適用し、出力データレートの低減と入力チャンネル フィルタ処理の両方を提供します。fS/8 モードが有効な場合、ミキサの第 2 段 (DDC2) は I/Q 信号を現在のナイキスト周波数の 1/2を中心とする実信号に変換します。つまり、I/Q モードの出力データレートがチャンネルあたり 25 Msps の場合 ( ナイキスト帯域は 12.5 MHz)、fS/8モードの出力データレートは 50 Msps であり、信号の中心が 12.5 MHz に再設定されます。シングル チャンネル モードの場合、この処理はデシメーション フィルタの出力部分で実行されます ( デシメーション フィルタを使っている場合 )。デュアル チャンネル モードの場合は、デシメーションの前に実行する必要があります。デシメーションが有効な場合、I/Q 出力はfS(8xDER) でアップコンバージョンされます。DER はFIR デシメーション フィルタで追加されるデシメーション比です。これによって、周波数ドメインで fS/8または fs/(8xDER) を中心とする、デシメーションを適用された出力信号が得られます。

4.8.4.7 NCO の位相オフセット制御

NCO 位相オフセット制御レジスタ ( アドレス 0x86 ～0x95 - レジスタ 5-47 ～ 5-62) を使うと、NCO 周波数に位相オフセットを付加できます。CH(n)_NCO_PHASE<15:0>はチャンネル nに対する 16ビット幅のNCO位相オフセット制御パラメータです。このレジスタの値の0x0000 はオフセットなし、0xFFFF は 359.995° のオフセットに対応します。位相オフセットはステップあたり 0.005° で制御できます。NCO 位相オフセット レジスタのプログラムには下式を使います。

式 4-8: NCO の位相オフセット

CH(n)_NCO_PHASE<15:0> の 2 進数の内容には、10進数値を使います。

4.8.4.8 同相および直交信号

1 つ目のダウン コンバージョンを有効にすると、下式の同相 (I) および直交 (Q) 成分が生成されます。

式 4-9: I および Q 信号

IおよびQデータはインターリーブ方式で出力されます。I データが WCK の立ち上がりエッジで出力されます。DDC を有効にしたデュアル チャンネル モードで I および Q 出力を選択した場合、チャンネル 0 の I データがWCK の立ち上がりエッジで出力され、その後チャンネル 0 の Q データ、チャンネル 1 の I および Q データと続きます。

CH(n)_NCO_PHASE<15:0> 216 Offset Value (

360---------------------------------------=

n = チャンネル番号

Offset Value () = 位相オフセット値 (°)

(a)

(b)

I ADC COS 2fNCOt + =

Q ADC SIN 2fNCOt + =

(c) 360CH(n)_NCO_PHASE<15:0>

216

-----------------------------------------------------------------------=

0.005493164 CH(n)_NCO_PHASE<15:0>=

ADC = ADC ブロックの出力

= アドレス 0x86 ～ 0x95 の

CH(n)_NCO_PHASE<15:0>で定義する選択

チャンネルの NCO 位相オフセット

t = k/fS (k =1, 2, 3,..., n)

fNCO = NCO 周波数

DS20005355A_JP - p.52 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.8.5 デシメーションと DDC を使う場合の

レジスタ設定例

下表に、デシメーションとデジタル ダウン コンバージョン (DDC) を使う場合の、出力タイプに応じたレジスタ設定例を示します。この機能は MCP37D11-200 のみで使えます。

表 4-15: デシメーションおよび DDC オプションのレジスタ設定 シングル チャンネル モードの場合 - 例

デシメー

ション

比

(FIR

Aと

FIR

Bによる

)(N

ote

6)

DD

Cモード

アドレス0x02

(Note 1)

FIR A フィルタFIR B

フィルタDDC1 DDC2

デュアル チャンネル

DSPP 制御

出力

0x7

A<

6>(F

IR_A

<0>

)

0x7B

(FIR

_A

<8:

1>)

0x7C

(FIR

_B

<7:

0>)

0x80

<5,

1,0>

(No

te2)

0x81

<6,

3,2>

(No

te3)

0x7

9<7>

(EN

_DS

PP

DU

AL

)

0 無効 0x00 0 0x00 0x00 0,0,0 0,0,0 0 ADC

8 無効 0x33 1 0x03 0x00 0,0,0 0,0,0 0 デシメーションありのADC (÷8)

512 無効 0x99 1 0xFF 0x00 0,0,0 0,0,0 0 デシメーションありのADC (÷512)

0 I/Q 0x00(Note 4)

0 0x00 0x00 1,0,1 0,0,0 0 I/Q データ

8 I/Q 0x33 0 0x07 0x07 1,0,1 0,0,0 0 デシメーションを適用

した I/Q (÷8)

0 fS/8 0x11(Note 5)

0 0x00 0x00 1,1,1 0,0,0 0 デシメーション フィルタ

を使わない実信号 (÷2)

8 fS/8 0x44 0 0x07 0x07 1,0,1 1,0,0 0 デシメーションありの

実信号 (÷16)

Note 1: 出力データレートおよびクロックレート制御レジスタ2: 0x80<5,1,0> = <EN_NCO, EN_DDC_FS/8, EN_DDC1>3: 0x81<6,3,2> = <EN_DDC, SEL_DSPP, 8CH_CW>

4: I/Q それぞれの帯域幅は fS の 1/2 です。結合した帯域幅は fS 帯域幅と同じです。従って、データレートの調整は不要

です。

5: ハーフバンド フィルタ A は比率 2 のデシメーションを含むため、データレートは 1/2 に減ります。

6: このデシメーション値はデシメーション フィルタで設定します。DDC を使う場合、実際の総デシメーション比は 2 倍

です。DDC ハーフバンド フィルタの 2 倍を含むためです。例 :「シングル チャンネル、デシメーション = 8 倍、

DDC-IQ」オプションの実際のデシメーション比は 16 倍です。8 倍はデシメーション フィルタ、2 倍は DDC ハーフバ

ンド フィルタによるものです。

2015 Microchip Technology Inc. DS20005355A_JP - p.53

MCP37211-200 と MCP37D11-200

DS20005355A_JP - p.54 2015 Microchip Technology Inc.

表 4-16: 出力タイプに対するシングル チャンネル DDC の制御パラメータ - 例

出力タイプ 制御パラメータ レジスタ 説明

複素信号 :I および Q

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 0 0X80 NCO (fs/8/DER) を無効にする

EN_DDC2 = 0 0X81 DDC2 を無効にする

FIR_A<8:1> = 0x00 0X7B FIR A デシメーション フィルタを無効にする

FIR_B<7:0> = 0x00 0X7C FIR B デシメーション フィルタを無効にする

OUT_CLKRATE<3:0> 0X02 出力クロックレートは影響を受けない ( 変更不要 )

デシメーションを適用した I および Q:IDEC、QDEC

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 0 0X80 NCO (fs/8/DER) を無効にする

EN_DDC2 = 0 0X81 DDC2 を無効にする

FIR_A<8:1> 0X7B デシメーション比を上げるためにFIR Aフィルタをプログラムする (Note 1)

FIR_B<7:0> 0X7C デシメーション比を上げるためにFIR Bフィルタをプログラムする (Note 1)

OUT_CLKRATE<3:0> 0X02 デシメーション比に合わせて出力クロックレートを調整する

実データ :RealA(DDC (fS/8/DER) 後、デシメーション フィルタなし )

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 1 0X80 NCO (fs/8/DER) を有効にする。これによって入力信号を DC から fS/8 に変換する (Note 3)

EN_DDC2 = 1 0X81 DDC2 を有効にする

FIR_A<8:1> = 0x00 0X7B デシメーション フィルタ FIR A を無効にする

FIR_B<7:0> = 0x00 0X7C デシメーション フィルタ FIR B を無効にする

OUT_CLKRATE<3:0>= 0001

0X02 出力クロックレートを 2 分周に調整する (Note 2)

デシメーションを適用した実信号 :RealA_DEC ( デシメーション フィルタおよびDDC (fS/8/DER) 後 )

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 1 0X80 NCO (fs/8/DER) を有効にするこれによって入力信号を DC から fS/8/DER に変換する (Note 3)

EN_DDC2 = 1 0X81 DDC2 を有効にする

FIR_A<8:1> 0X7B デシメーション比を上げるためにFIR Aフィルタをプログラムする (Note 4)

FIR_B<7:0> 0X7C デシメーション比を上げるためにFIR Bフィルタをプログラムする (Note 4)

OUT_CLKRATE<3:0> 0X02 ハーフバンド フィルタ A による 2 倍のデシメーションを含む総デシメーション比に合わせて出力クロックレートを調整する

Note 1: I/Q デシメーションの場合、FIR A と FIR B の最大デシメーション比は 128 倍です。入力がハーフバンド フィルタで既に 2 倍にデシメーションされているためです。詳細は図 4-16 を参照してください。

2: ハーフバンド フィルタ A に 2 倍のデシメーションが含まれているため 2 分周します。

3: DER は FIR A および FIR B フィルタのデシメーション比設定です。

4: このフィルタを使う場合、アップコンバージョンの周波数が追加したデシメーション比 (DER) だけ低下します。

MCP37211-200 と MCP37D11-200

表 4-17: デシメーションおよび DDC オプションのレジスタ設定シングル チャンネル モードの場合 - 例

デシ

メー

ショ

ン比

(FIR

Aと

FIR

Bに

よる

)(N

ote

7)

DD

Cモ

ード

アド

レス

0x0

2(N

ote

1)

FIR A フィルタFIR B

フィルタDDC1 DDC2

デュアルチャンネルDSPP 制御

出力

0x

7A

<6

>(F

IR_A

<0

>)

0x7

B(F

IR_

A<

8:1

>)

0x7

C(F

IR_

B<

7:0

>)

0x

80

<5

,1,0

>(N

ote

2)

0x

81

<6

,3,2

>(N

ote

3)

0x7

9<

7>

(EN

_DS

PP

DU

AL

)

0 無効 0x00 0 0x00 0x00 0,0,0 0,0,0 0 ADC

8 無効 0x33 0 0x07 0x07 0,0,0 0,0,0 0 デシメーションありのADC (÷8)

256 無効 0x88 0 0xFF 0xFF 0,0,0 0,0,0 0 デシメーションありのADC (÷256)

0 I/Q 0x00(Note 4)

0 0x00 0x00 1,0,1 0,0,0 1 I/Q データ

0 fS/8 0x11(Note 5)

0 0x00 0x00 1,1,1 0,0,0 1 RealA/RealB デシメーション フィルタなし (÷2)

8 fS/8 0x44 0 0x0E 0x0E(Note 6)

1,1,1 0,0,0 1 デシメーション フィルタありの実信号 (÷16)

Note 1: 出力データレートおよびクロックレート制御レジスタ2: 0x80<5,1,0> = <EN_NCO, EN_DDC_FS/8, EN_DDC1>3: 0x81<6,3,2> = <EN_DDC, SEL_DSPP, 8CH_CW>

4: I/Q それぞれの帯域幅は fS の 1/2 です。結合した帯域幅は fS 帯域幅と同じです。従って、データレートの調整は不要です。

5: ハーフバンド フィルタ A/B は比率 2 のデシメーションを含むため、データレートは 1/2 に減ります。

6: 0x0E は第 1 段と第 2 段をバイパスしている事を考慮に入れています。DDC の「デュアル チャンネル入力」については図 4-16 を参照してください。

7: このデシメーション値はデシメーション フィルタによるものです。DDC を使う場合、実際の総デシメーション比は2 倍です。DDC ハーフバンド フィルタの 2 倍を含むためです。例 :「デュアル チャンネル、デシメーション = 8 倍、DDC-fS/8」オプションの実際のデシメーション比は 16 倍です。8 倍はデシメーション フィルタ、2 倍は DDC ハーフバンド フィルタによるものです。

2015 Microchip Technology Inc. DS20005355A_JP - p.55

MCP37211-200 と MCP37D11-200

DS20005355A_JP - p.56 2015 Microchip Technology Inc.

表 4-18: 出力タイプに対するデュアル チャンネル DDC の制御パラメータ - 例

出力タイプ 制御パラメータ レジスタ 説明

複素信号 :I および Q

EN_DSPPDUAL = 1 0X79 デュアル チャンネル動作で全てのデジタル後処理機能を有効にする

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

HBFILTER_B = 1 0X80 ハーフバンド フィルタ B を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 0 0X80 NCO (fs/8/DER) を無効にする

EN_DDC2 = 0 0X81 DDC2 を無効にする

FIR_A<8:1> = 0x00 0X7B FIR A デシメーション フィルタを無効にする

FIR_B<7:0> = 0x00 0X7C FIR B デシメーション フィルタを無効にする

OUT_CLKRATE<3:0> 0X02 出力クロックレートは影響を受けない ( 変更不要 )

実データ :チャンネル A のRealA とチャンネル B のRealB( デシメーション フィルタなし、NCO (fS/8/EDR)後 )

EN_DSPPDUAL = 1 0X79 デュアル チャンネル動作で全てのデジタル後処理機能を有効にする

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

HBFILTER_B = 1 0X80 ハーフバンド フィルタ B を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 1 0X80 NCO (fs/8/DER) を有効にする。これによって入力信号を DCから fS/8 に変換する (Note 1)

EN_DDC2 = 1 0X81 DDC2 を有効にする

FIR_A<8:1> = 0x00 0X7B デシメーション フィルタ FIR A を無効にする

FIR_B<7:0> = 0x00 0X7C デシメーション フィルタ FIR B を無効にする

OUT_CLKRATE<3:0>= 0001

0X02 出力クロックレートを 2 分周に調整する (Note 2)

デシメーションを適用した実信号 :チャンネル A のRealA_DEC とチャンネル B のRealB_DEC (NCO (fS/8/EDR)とデシメーション フィルタ後 )

EN_DSPPDUAL = 1 0X79 デュアル チャンネル動作で全てのデジタル後処理機能を有効にする

EN_DDC1 = 1 0X80 DDC1 ブロックを有効にする

EN_NCO = 1 0X80 32 ビット NCO を有効にする

HBFILTER_A = 1 0X80 ハーフバンド フィルタ A を有効にする (2 倍のデシメーションを含む )

HBFILTER_B = 1 0X80 ハーフバンド フィルタ B を有効にする (2 倍のデシメーションを含む )

EN_DDC_FS/8 = 1 0X80 NCO (fs/8/DER) を有効にする。これによって入力信号を DCから fS/8/DER に変換する (Note 1)

EN_DDC2 = 1 0X81 DDC2 を有効にする

FIR_A<8:1> 0X7B デシメーション比を上げるために FIR A フィルタをプログラムする (Note 3)

FIR_B<7:0> 0X7C デシメーション比を上げるために FIR B フィルタをプログラムする (Note 3)

OUT_CLKRATE<3:0> 0X02 ハーフバンド フィルタ A による 2 倍のデシメーションを含む総デシメーション比に合わせて出力クロックレートを調整する

Note 1: DER は FIR A および FIR B フィルタのデシメーション比設定です。

2: 2 分周するのはハーフバンド フィルタ A に 2 倍のデシメーションが含まれているためです。

3: このフィルタを使う場合、アップコンバージョンの周波数が追加したデシメーション比 (DER) だけ低下します。

MCP37211-200 と MCP37D11-200

4.9 デジタル オフセットおよびデジタル

ゲインの設定

オフセットとゲインは入力チャンネルごとに調整できます。図 4-22 に、デジタル オフセットおよびゲインの設定の概略ブロック図を示します。オフセットはゲインの前に適用されます。

DDCデシメーションまたはFDRを使う場合、オフセットとゲインはこれらの機能よりも前に調整されます。

4.9.1 デジタル オフセットの設定

個々のチャンネルのオフセットは、アドレス0x9E～0xA7(レジスタ 5-71～ 5-79)のCH(N)_DIG_OFFSET<7:0> と0xA7 ( レジスタ 5-79) のオフセット重み付け制御レジスタ DIG_OFFSET_WEIGHT<1:0> を併せて使う事で制御できます。

オクタル チャンネル モードを除き、オフセット設定レジスタ 0x9E～ 0xA7 (レジスタ 5-71 ～ 5-79) の順序はCH_ORDER<23:0>で定義したチャンネルの順序とは一致していない事に注意します。表 4-19 に、実際のチャンネルに対応するオフセット レジスタの詳細を、使うチャンネル数に対して示します。

4.9.2 デジタルゲインの設定

チャンネルごとのデジタルゲインの設定には、アドレス0x96 ～ 0x9D ( レジスタ 5-63 ～ 5-70) のCH(N)_DIG_GAIN<7:0> を使います。

図 4-22: デジタル オフセットおよびゲインの設定の概略ブロック図

Note 1: デジタル オフセットの設定 : レジスタ(0x9E～0xA7)の対応するチャンネルへの割り当て順序はCH_ORDER<23:0>で定義したチャンネル順序と一致していません( オクタルチャンネル モードを除く )。詳細は表 4-19 を参照してください。

2: ゲインとNCO位相オフセット :レジスタの対応するチャンネルへの割り当て順序は CH_ORDER<23:0> で定義したチャンネル順序と一致していません。

CH(n)_DIG_GAIN<7:0>

Digital

ADC

Offset ControlDigital

Gain Control

Output

CorrectedADC Output

CH(n)_DIG_OFFSET<7:0>

DIG_OFFSET_WEIGHT<1:0>

表 4-19: オフセット設定のレジスタ割り当て

使用

チャンネル数 オフセット設定のレジスタアドレス

第 1チャンネル

第 2チャンネル

第 3チャンネル

第 4チャンネル

第 5チャンネル

第 6チャンネル

第 7チャンネル

第 8チャンネル

1 0x9F

2 0xA0 0x9F

3 0xA1 0x9F 0xA0

4 0xA2 0x9F 0xA0 0xA1

5 0xA3 0x9F 0xA0 0xA1 0xA2

6 0xA4 0x9F 0xA0 0xA1 0xA2 0xA3

7 0xA5 0x9F 0xA0 0xA1 0xA2 0xA3 0xA4

8 0x9E 0x9F 0xA0 0xA1 0xA2 0xA3 0xA4 0xA5

2015 Microchip Technology Inc. DS20005355A_JP - p.57

MCP37211-200 と MCP37D11-200

4.10 CW オクタル チャンネル モードを

使った連続波 (CW) ビーム フォーミングと超音波ドップラ信号処理(MCP37D11-200 のみ )

現代の超音波医療アプリケーションでは、しばしば多数のトランスデューサを使います。トランスデューサのゲインと指向性向上のために、これらのセンサからの信号を干渉的に結合します。各センサからの信号はそれぞれ異なる時間遅延を経て検出デバイスに到達します。また、MUX を使ったマルチチャンネル スキャン動作では、収集した入力信号取得間にも時間遅延があります ( セクション 4.8.1「デュアルおよびオクタルチャンネル モードの分数遅延リカバリ」参照 )。信号を処理するために全ての入力信号を結合する前に、これらの時間遅延の補正が必要になる場合があります。

デジタル ビーム フォーミングは、複数チャンネルからの全ての入力信号を、時間遅延を補正した上で合算する必要があるデジタル信号処理手法です。時間遅延の補正には、検出した信号の位相を基準に合わせるための処理が含まれます。

現在の多くの医療用超音波機器は、ビーム フォーミングに加えてドップラ撮像もサポートします。ドップラ撮像法は、従来の振幅検出 ( 輝度撮像用 ) に加えて位相情報も処理します。超音波ドップラ信号処理は、血流で示される体内の動きの判断に使います。この情報は心臓弁または血管等の機能診断に役立ちます。従来の超音波システムでは、これらの機能の全てをディスクリート部品で実現していました。図 4-24 に、各種専用部品を使った超音波システムの実装例を示します。

従来は外付け部品で実行していたこれらの機能の一部を、MCP37D11-200 は内蔵しています。連続波 (CW)デジタル ビーム フォーミングとドップラ信号処理機能を提供します。ただし、これらはオクタルチャンネル動作でのみ使えます。

図4-23にDDC I/Qデシメーションを使った超音波CWビーム フォーミングの概略ブロック図を示します。MUX の後ろに示したサブブロックは、全ての入力チャンネルで共用する事に注意します。

図 4-23: 超音波システム構成要素の例

T/R

Switcher

Transducer

Array

HV MUX and

T/R Switches

AAF

Isolation

Clocks

Beamformer Central

Control Processor

I/Q

Processing

DAC

ADC

ADC

CW

Doppler

Processing

Amp

Amp

ADCVGALNA

Image and

Motion

Processing

(B Mode)

Color

Doppler

Processing

(F Mode)

HVAmp

Digital RX Beamformer

Video DAC/

Video Encoder

Video

Compression

Amp/Filter

AmpAudioDAC

LNA-VGA-ADC Array (up to 256 Channels)

DS20005355A_JP - p.58 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.10.1 ビーム フォーミング

ビーム フォーミングは、各チャンネルの位相を基準に対して補正しながら、全ての入力をスキャンする事で実現しています。それには以下を使います。

• 分数遅延リカバリ (FDR)

• チャンネルごとの位相オフセット設定

• チャンネルごとのゲイン設定

CW 入力チャンネルを順番に多重化する間に、NCO 出力に位相オフセットを追加できます(各チャンネル個別に設定可能 )。アドレス 0x86 ～ 0x95 ( レジスタ 5-47 ～5-62) の CH(n)_NCO_PHASE<15:0> は、入力信号の時間遅延を基準に対して補正します。

位相を補償した入力信号は、次に広いダイナミック レンジの I/Q 復調器でダウン コンバージョンされます。さらに個々のチャンネルからの I および Q データを合計する事で入力のデジタル ビーム フォーミングが得られます。この I と Q データの合計をハーフバンドフィルタに入力します。 式 4-10 に位相補正 ( 位相オフセット ) した個々のチャンネルの I および Q データと、結果として得られるデジタル ビーム フォーミング信号を示します。

デジタル ビーム フォーミング後の処理ブロックは、セクション 4.8.4.1「シングル チャンネル DDC」で説明した DDC シングル チャンネル動作と同じです。ただし、全チャンネルからの入力信号を合計する処理時間の要件から、FIR AおよびFIR Bには限られたデシメーション比しか使いません。

式 4-10: ビーム フォーミング信号

NCOの位相オフセットはステップあたり0.005493164°で制御できます。詳細はセクション 4.8.4.7「NCO の位相オフセット制御」を参照してください。

4.10.2 超音波ドップラ信号処理

ドップラシフトの計測では、複数のトランスデューサチャンネルからの入力信号を合計し、これを位相制御されたローカル オシレータ周波数と混合する必要があります。次に、得られた低周波出力の中心を DC 近くに設定し、血流や動脈内の血圧変化等の現象によって発生するドップラシフトを計測できます。従来のドップラ計測では、多くのディスクリート アナログ部品を高分解能ADC (～18ビットレンジ )と一緒に使っていました。

本デバイスは超音波ドップラシフト計測に適した独自の機能を内蔵しています。これらの機能を使うと、超音波ドップラ計測システムに必要な多くのディスクリート部品を減らせます。

MCP37D11-200 が備えるデジタル信号後処理 (DSPP)機能は、超音波ドップラ信号処理アプリケーションに活用できます。

• 分数遅延リカバリ (FDR): チャンネル間の信号サンプリングの時間遅延を補正します。詳細はセクション 4.8.1「デュアルおよびオクタル チャンネル モードの分数遅延リカバリ」を参照してください。

• チャンネルごとのデジタルゲインおよびオフセット調整 : 詳細はセクション 4.9「デジタル オフセットおよびデジタルゲインの設定」を参照してください。

• 図 4-24 に示す通り、8 チャンネルを合計する前に同じ NCO 周波数の一意の位相による、チャンネルごとのダウン コンバージョン

• DDC によるダウン コンバージョン後、得られた信号にデシメーションを適用する事で狭帯域できわめて高い SNR を実現します。

ICH n ADC COS 2fNCOt n + =

QCH n ADC SIN 2fNCOt n + =

I ICH n n 0=

N

=

Q QCH n n 0=

N

=

n 360 CH(n)_NCO_PHASE<15:0>

216

-----------------------------------------------------------------------=

0.005493164 CH(n)_NCO_PHASE<15:0>=

(n) = チャンネル nのNCO位相オフセット

ADC = ADC ブロックの出力

2015 Microchip Technology Inc. DS20005355A_JP - p.59

MCP37211-200 と MCP37D11-200

図 4-24: CW ビーム フォーミングと I/Q 信号処理 - MCP37D11-200 のみで提供

Half-Band Filter A

LP/HP

NCO (32-bit)

CH. 0

HBFILTER_A

Decimation and Output Frequency Translation

FIR A Decimation Filter

FIR_A<8:1>

FIR_B<7:0>

EN_DDC2

EN_DDC_FS/8

NCO ( )

EN_DDC1

fS/8

DER

EN_NCO

NCO Phase Offset Control

NCO Amplitude Dither EN_AMPDITH

EN_PHSDITH

EN_LFSR

Sine/Cosine Signal Generator

CH. 1

CH. 2

CH. 7

NCO_TUNE<31:0>

CH(n) NCO_PHASE<15:0>

MUX

NCO Phase Dither

ICH(n)

QCH(n)

EN_LFSR

ADC Data:

COS SIN

FIR BDecimation Filter

Real

I or IDEC

Q or QDEC

RealDEC

or

(Note 1)

Note 1: デシメーション フィルタを使わない場合はこのスイッチを閉じ、使う場合は開きます。

2: デジタルゲインおよびオフセット調整は、デジタル ダウンコンバージョンより前に適用し、この図には示していません。

Channel Multiplexing/Down-Conversion/Digital Beamforming/Decimation (2x) (Note 2)

DS20005355A_JP - p.60 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.11 デジタル出力

MCP37211-200 と MCP37D11-200 は、以下の 2 つのデジタル出力モードの 1 つで動作できます。

• フルレート CMOS

• ダブル データレート (DDR) LVDS

出力には DVDD18 と GND によって給電します。80Msps を超えるデータレートには LVDS モードを推奨します。デジタル出力モードは、アドレス 0x62 ( レジスタ 5-20) の OUTPUT_MODE<1:0> ビットで選択します。図 2-1 ～ 2-2 に、デジタル出力のタイミング図を示します。

4.11.1 フルレート CMOS モード

フルレートCMOSモードでは、データ出力 (Q11～Q0)、オーバーレンジ インジケータ (OVR)、ワードクロック(WCK)、データ出力クロック (DCLK+、DCLK-) の出力レベルが CMOS です。デジタル出力は最小限の容量性負荷を駆動する必要があります。負荷容量が 10 pFを上回る場合、デジタルバッファを使う必要があります。

4.11.2 ダブル データレート LVDS モード

ダブル データレート (DDR) LVDS 出力は、出力クロックの各エッジで変化するパラレル データ ストリームです。詳細は図 2-2 を参照してください。

デジタル出力データは、6 つの LVDS 出力ペア(Q5+/Q5- ～ Q0+/Q0-) を介してクロック出力します。ワードクロックとオーバーレンジ (WCK/OVR) およびデジタル出力クロック (DCLK+/DCLK-) も LVDS 出力ペアです。

マルチチャンネル構成の場合、データは最初にサンプリングするチャンネルに同期する WCK によって順に出力されます。

LVDS の各出力ピンペアには 100 Ωの差動終端抵抗が必要です。終端抵抗は、LVDS レシーバのできるだけ近くに配置する必要があります。既定値の出力は標準LVDS レベルです。つまり、100 差動負荷に対して1.15 V出力コモンモード電圧で3.5 mAの電流を出力します。LVDS モード制御の詳細はアドレス 0x63 ( レジスタ 5-21) を参照してください。

4.11.3 プログラマブルな LVDS 出力電流

LVDS モードの場合、出力ドライバ電流の既定値は 3.5mA です。この電流はアドレス 0x63 ( レジスタ 5-21)の LVDS_IMODE<2:0> ビットの設定で調整できます。選択肢は 1.8 mA、3.5 mA、5.4 mA、7.2 mA です。

4.11.4 オプションのLVDSドライバ内部終端

ほとんどの場合、外付けの 100 Ω終端抵抗により良好な LVDS シグナル インテグリティが得られます。さらに、アドレス 0x63 ( レジスタ 5-21) の LVDS_LOADビットをセットすると内部の100 Ω終端抵抗を有効にできます。内部終端は、レシーバ側の不完全なインピーダンス終端で発生するあらゆる反射を吸収するのに役立ちます。

Note: LVDS 出力の極性は、各 LVDS ペアに対して個別に制御できます。アドレス 0x65 ( レジスタ 5-23) の POL_LVDS<7:0> の設定を参照してください。

Note: LVDSモードの出力データレート :オクタルチャンネル モードの場合、チャンネルあたりの入力サンプリング レートは fS/8です。それでも、DDR で 8 チャンネル全ての 12ビットデータをシフト出力する時の出力データレートは fS と同じです。例えば fs = 200 Msps の場合、各チャンネルのサンプリング レートは fS/8 = 25 Mspsであり、12 ビット DDR 出力の出力クロックレート (DCLK) は 200 MHz です。

2015 Microchip Technology Inc. DS20005355A_JP - p.61

MCP37211-200 と MCP37D11-200

4.11.5 オーバーレンジ ビット (OVR)

アナログ入力が正方向または負方向のどちらかでADC のフルスケール レンジを超えた場合、入力オーバーレンジ ステータス ビットがアサートされます (論理 High)。LVDS DDR 出力モードの場合、OVR ビットとワードクロック (WCK)出力ビットを多重化し、OVRをデータ出力クロックの立ち下がりエッジで、WCKを立ち上がりエッジで出力するようにします。

OVRビットのパイプライン レイテンシはADCデータビットと同じです。マルチチャンネル モードの場合、OVR は入力チャンネルごとに出力され、データに同期されます。OVR と WCK の制御オプションは、アドレス 0x68 ( レジスタ 5-26) を参照してください。

DSPP オプションが有効な場合、OVR のパイプラインレイテンシは影響を受けませんがデータ遅延は増加します。これには、影響を受けたデータより OVR インジケータが先行できるという効果があります。

4.11.6 ワードクロック (WCK)

ワードクロック出力ビットは、新しいデータセットの開始を示します。シングル チャンネル モードの場合、このビットは無効です。マルチチャンネル モードのDDR 出力では、WCK は常に最初にサンプリングされるチャンネルのデータと同時にアサートされ、OVRビットと多重化されます。OVR と WCK の制御オプションは、アドレス 0x68 ( レジスタ 5-26) を参照してください。

4.12 出力データ フォーマット

本デバイスは、ADC データをオフセット バイナリまたは 2 の補数で出力できます。データ フォーマットはアドレス0x62 (レジスタ 5-20)のDATA_FORMATビットで選択します。表 4-20 に、アナログ入力電圧、デジタルデータ出力ビット、オーバーレンジ ビットの間の関係を示します。出力データ フォーマットの既定値は2 の補数です。

表 4-20: 入力電圧に対する ADC 出力コード

入力レンジ オフセット バイナリ (1) 2 の補数 (1) オーバーレンジ(OVR)

AIN > AFS 1111-1111-1111 0111-1111-1111 1

AIN = AFS 1111-1111-1111 0111-1111-1111 0

AIN = AFS – 1 LSB 1111-1111-1110 0111-1111-1110 0

AIN = AFS – 2 LSB 1111-1111-1100 0111-1111-1100 0

•••

AIN = AFS/2 1100-0000-0000 0100-0000-0000 0

AIN = 0 1000-0000-0000 0000-0000-0000 0

AIN = -AFS/2 0011-1111-1111 1011-1111-1111 0

•••

AIN = -AFS + 2 LSB 0000-0000-0010 1000-0000-0010 0

AIN = -AFS + 1 LSB 0000-0000-0001 1000-0000-0001 0

AIN = -AFS 0000-0000-0000 1000-0000-0000 0

AIN < - AFS 0000-0000-0000 1000-0000-0000 1

Note 1: MSB は符号ビットです。

DS20005355A_JP - p.62 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

4.12.1 出力クロック (DCLK) の位相シフト

フルレート CMOS モードでは、データ出力ビットの遷移は DCLK+ の立ち上がりエッジで発生します。ダブル データレート LVDS モードでは、データの遷移はDCLK+ の立ち上がりおよび立ち下がりの両方のエッジで発生します。外部ホストデバイスにデータをラッチする時に適切なセットアップおよびホールド時間を確保するために、ユーザはデータ出力ビットを基準としてデジタルクロック出力 (DCLK+、DCLK-) の位相を調整できます。

このデジタル出力クロック (DCLK+、DCLK-) の位相遅延は、位相遅延制御レジスタで実現できます。表 4-21に、出力クロック位相制御レジスタを示します。図4-25 に、DLL ブロック内の DLL_PHDLY<2:0> による出力クロック位相遅延制御の例を示します (PLL とデシメーションは使っていません )。

図 4-25: デジタル出力クロック (DCLK) の位相シフト

表 4-21: 出力クロック (DCLK) 位相制御パラメータ

制御パラメータ レジスタ 動作条件

DLL_PHDLY<2:0> 0x52 PLL またはデシメーションは使わず、タイミングソースとして外部クロックを使う。位相遅延は DLL ブロックで制御する。図 4-11 参照

PLL_PHDLY<3:0> 0x6D デシメーションなしで PLL を使う。位相遅延は PLL ブロックで制御する。図 4-11 参照

DCLK_PHDLY_DEC<2:0> 0x64 デシメーション フィルタを使う。セクション 4.8.3「デシメーションフィルタ」参照

Output Clock

Phase Shift:

0°

45°

90°

135°

180°

225°

270°

315°

360°

DLL_PHDLY<2:0>

= 0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

(DCLK+)

CMOS Data Output: Q11 - Q0

Phase Shift is not used

2015 Microchip Technology Inc. DS20005355A_JP - p.63

MCP37211-200 と MCP37D11-200

4.13 デジタル出力ランダマイザ

PCB と電源の容量結合によっては、ADC 入力と ADCデジタル出力データの間の相関性を弱める事で SFDRが向上する場合があります。本デバイスは出力データランダマイザを備えています。このオプションを有効にすると、LSB (Q0) とその他全てのデータ出力ビット間に排他的論理和を適用する事でデジタル出力を無作為化できます。

無作為化されたデータをデコードするには、逆の演算を適用します。つまり LSB (Q0) とその他の全ビット間に排他的論理和の演算を適用します。DCLK、OVR、WCK、LSB (Q0) 出力は影響を受けません。図 4-26 に、データ ランダマイザとデコーダ論理のブロック図を示します。出力ランダマイザを有効にするにはアドレス 0x07 ( レジスタ 5-5) の EN_OUT_RANDOM ビットをセットします。

図 4-26: デジタル出力ランダマイザとデコーダの論理図

4.14 出力の無効化

アドレス 0x62 ( レジスタ 5-20) のOUTPUT_MODE<1:0> = 00 に設定すると、デジタル出力を無効にできます。OVR、WCK、DCLK 等を含む全てのデジタル出力を無効にします。

4.15 テストパターンの出力

I/O インターフェイスのテストを容易にするため、本デバイスは各種の定義済みまたはユーザ定義パターンをデジタル出力上に生成できます。各種出力テストパターンの選択については、アドレス 0x62 (レジスタ 5-20)のTEST_PATTERNS<2:0>を参照してください。ユーザ定義パターンについては、SPI インターフェイスによりアドレス 0x74 ～ 0x77 ( レジスタ5-29 ～ 5-32) をプログラムできます。出力テストモードを有効にすると、ADC のアナログ部分は引き続き動作可能ですが、デジタル出力は駆動しません。出力は選択したテストパターンだけで駆動されます。

このテスト中に出力テストピン(TP)がトグルする事があるため、TP ピンは常にフローティング状態を保ち( 接続しない )、競合と過剰な電流の吸い込みを避けます。

4.15.1 擬似乱数 (PN) 列出力

TEST_PATTERNS<2:0> = 111の場合、デバイスは式4-11に示す 16次多項式が定義する擬似乱数 (PN)列を出力します。図 4-27 に、PN 列用の 16 ビット リニアフィードバック シフト レジスタ (LFSR)のブロック図を示します。

式 4-11: PN 用の多項式

出力 PN[15:4] は出力ピン Qn[11:0] に直接印加されます。Qn[11:0] ピンへの出力に加えて、最上位の 2ビット PN[15] と PN[14] をそれぞれ OVR と WCK ピンにコピーします。

Q0

Q1

Q2

Q10

Q11

WCK

DCLK

OVR

Q1

Q2

Q10

Q11

WCK

DCLK

OVR

Q0

Data Acquisition Device

(a) Data Randomizer (b) Data Decoder

DCLK

Q11

WCK

OVR

Q0

Q10 Q0

Q2 Q0

Q1 Q0

Q0EN_OUT_RANDOM

MCP37XXX

P x 1 x4 x13 x15 x16+ + + +=

DS20005355A_JP - p.64 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

図 4-27: テストパターン出力のための擬似乱数(PN)列用16ビットLFSRのブロック図

4.16 システム校正

内蔵システム校正アルゴリズムには以下が含まれます。

• 高調波歪み補正 (HDC)

• DAC ノイズ キャンセレーション (DNC)

• ダイナミック エレメント マッチング (DEM)

HDC と DNC は、それぞれ残差アンプと DAC の非直線

性を補正します。システム校正は以下で実行されます。

• 電源投入校正 : 電源投入リセット シーケンス中に実行する (227 クロックサイクル必要 )

• バックグラウンド校正 : 通常動作中に実行する(230 クロックサイクル必要 )

バックグラウンド校正の時間はユーザには見えず、主

に ADC が周囲温度の変化に追従する能力に影響を及

ぼします。

校正ステータスはCALピンまたはアドレス0xC0 (レジスタ 5-80) の CAL_STAT ビットで監視します。自動校正の遅延制御についてはアドレス0x07 (レジスタ 5-5)と 0x1E ( レジスタ 5-6) も参照してください。表 4-22に、ADC コアの各種サンプリング レートでの校正時間を示します。

4.16.1 リセットコマンド

バックグラウンド校正は温度または電源電圧の変化を追跡します。クロック周波数またはレジスタ設定の変更後は ADC の再校正が必要です。ハードまたはソフト リセットどちらかでも構いません。再校正の時間は起動時校正の時間と同じです (227クロックサイクル )。リセット中のデバイスは以下の状態です。

• ADC 出力なし

• 内部参照電圧の電源投入状態に変化はない

• 内部クロックのほとんどは供給されない

• 内部ユーザレジスタの内容 :

- ソフトリセットの場合は影響なし

- ハードリセットの場合は既定値にリセットする

• デジタル部の消費電流はぼぼゼロになり、アナログ部は変化しない

4.16.1.1 ハードリセット

ハードリセットはRESETピンのトグルでトリガします。

立ち上がりエッジで内部ユーザレジスタが既定値状態

に初期化され、ADC の再校正が始まります。再校正の

時間は起動時校正と同じです。ハードリセット ピンの

タイミングの詳細は、図 2-6 を参照してください。

4.16.1.2 ソフトリセット

アドレス 0x00 ( レジスタ 5-1) の SOFT_RESET ビットを「0」に設定する事で、ADC を短時間で再校正するソフト リセット コマンドを発行できます。ソフトリセットは全ての内部校正レジスタを初期既定値に初期化します。ユーザレジスタは影響を受けません。ソフトリセットを終了する (「0」から「1」に変更する )際、自動的にデバイス校正が実行されます。

Z-4 Z-9 Z-2 Z-1

XOR

PN[3] PN[12] PN[14] PN[15]表 4-22: ADC コアのサンプリング レートに

対する校正時間

fS (Msps) 200 150 100 70 50

起動時校正時間 (s) 0.67 0.9 1.34 1.92 2.68

バックグラウンド 校正時間 (s)

5.37 7.16 10.73 15.34 21.48

2015 Microchip Technology Inc. DS20005355A_JP - p.65

MCP37211-200 と MCP37D11-200

4.17 消費電力と省電力

ADC コアの消費電力はサンプリング レート (fS) に比例します。CMOS 出力のデジタル消費電力は、主にデジタルドライバの駆動力と、各出力ピンの負荷条件で決まります。最大デジタル負荷電流 (ILOAD) は、下式で計算できます。

式 4-12: CMOS 出力負荷電流

デジタル消費電力を低減するには、出力ピンに接続する容量性負荷を小さくする必要があります。LVDS 出力の出力負荷電流はアドレス 0x63 ( レジスタ 5-21) のLVDS_IMODE<2:0> で設定されるため一定です。

4.17.1 省電力モード

本デバイスには 2 つの省電力モードがあります。

• シャットダウン

• スタンバイ

これらはアドレス0x00 (レジスタ 5-1)のSHUTDOWNおよび STANDBY ビットで設定します。

シャットダウン モードでは、SPI インターフェイスを除き、参照電圧とクロックを含む内部回路のほとんどがOFF になります。シャットダウン中のデバイスは 25 mA(typ.) を消費します。これは主にデジタルリークに起因します。シャットダウンを終了する際は、同時にソフトリセットを実行する事を強く推奨します。これによって ADC の高速再校正を実行します。内部レジスタの内容はソフトリセットの影響を受けません。

スタンバイモードでは、参照電圧、クロック、SPI インターフェイスを除き、内部回路のほとんどが OFF になります。デバイスを長時間スタンバイ状態に置いた場合、既存の校正は正確でない可能性があります。従って、スタンバイモードを終了する際は、同時にソフトリセットを実行する事を強く推奨します。

ILOAD DVDD1.8 fDCLK N CLOAD=

N = ビット数

CLOAD = 出力ピンの容量性負荷

ILOAD DVDD1.8 fDCLK N CLOAD=

DS20005355A_JP - p.66 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

5.0 シリアル ペリフェラル インターフェイス (SPI)

シリアル ペリフェラル インターフェイス (SPI)を介してデバイスの内部レジスタを設定すると、特定の機能向けに ADC を設定または性能を最適化できます。SPI通信には以下の 3 つのピンを使います。CS、SCLK、SDIO 表 5-1 に、SPI ピンの機能をまとめます。SCLKはシリアル タイミング クロックとして最大50 MHzまで使えます。SDIO( シリアルデータ入出力 ) は、内部レジスタのデータを読み書きできるピンです。チップセレクト (CS) ピンをアクティブ Low にすると SPI 通信が可能になります。CS の立ち下がりエッジとそれに続くSCLKの立ち上がりエッジでSPI 通信の開始を判断します。CS を High にすると SPI 通信は無効になり、SPIピンは高インピーダンス モードに移行します。内部レジスタには、それぞれのアドレスによってアクセスできます。

図 5-1 と 5-2 に、それぞれ MSb-first、LSb-first のオプションを使ったSPI データ通信プロトコルについて示します。プロトコルは以下の要素で構成されています。

• 16ビット幅の命令ヘッダ + データバイト1 + データバイト 2 + . . . + データバイト N

表 5-2 に、ビットの機能をまとめます。命令ヘッダのR/W ビットは、コマンドが読み出し (「1」) または書き込み (「0」) のどちらであるかを示します。

• R/W ビットが「1」の場合、16 ビット幅の命令ヘッダの後に SDIO ピンの方向が入力 (SDI) から出力 (SDO) に変化します。

R/W ビットを選択する事で、レジスタの内容を書き込むか、読み戻すかを選択できます。命令ヘッダの W1および W2 ビットは、後続のデータフレームで送信または受信するデータのバイト数を示します。

A2～A0ビットはSPIデバイスのアドレスビットです。これらのビットは、同じ SPI バスで複数のデバイスを使う時に使います。A2 は内部で「0」にハードコードしています。A1 および A0 ビットは、それぞれ ADR1および ADR0 ピンの論理レベルに対応します。

R9 ～ R0 ビットは、読み書きするコンフィグレーション レジスタの開始アドレスを表します。命令ヘッダに続くデータバイトはレジスタデータです。レジスタデータは全て 8 ビット幅です。データは MSb-first モード ( 既定値 ) または LSb-first モードで送信できます。どちらを使うかはアドレス 0x00( レジスタ 5-1) の<LSB_FIRST> ビットで設定します。書き込みモードの場合、データを SCLK の立ち上がりエッジでクロック入力します。読み出しモードの場合、データを SCLKの立ち下がりエッジでクロック出力します。

Note: VTLA-124 パッケージの場合、ADR1 を内部でグランド ( 論理「0」) にボンディングしています。

表 5-1: SPI ピンの機能

ピン名 説明

CS チップセレクト ピン : 立ち下がりエッジで SPI モードを開始する。SPI 通信の全期間にわたり、アクティブ Low を保つ必要がある。立ち上がりエッジでデバイスはSPI 通信を終了する。

SCLK シリアルクロック入力ピン

• デバイスへの書き込み時 : SCLK の立ち上がりエッジでデータをラッチする。

• デバイスからの読み出し時 : SCLK の立ち下がりエッジでデータをラッチする。

SDIO シリアルデータ入出力ピン : 先頭16ビットの命令ヘッダの間は入力ピン(SDI)である。命令ヘッダの後、R/W ビットに応じて I/Oステータスが設定できる。

• R/W = 0の場合 : 書き込み用のデータ入力ピン (SDI)

• R/W = 1の場合 : 読み出し用のデータ出力ピン (SDO)

表 5-2: SPI データプロトコルのビット機能

ビット名 説明

R/W 1 = 読み出しモード0 = 書き込みモード

W1、W0( データ長 )

00 = 1 レジスタ分のデータ (1 バイト )01 = 2 レジスタ分のデータ (2 バイト )10 = 3 レジスタ分のデータ (3 バイト )11 = SCLK クロッキングによる連続読

み出しまたは書き込み (Note 1)

A2 ～ A0 SPI バスの複数デバイスに対するデバイス SPI アドレスA2: 内部で「0」にハードコードA1: ADR1 ピンの論理レベルA0: ADR0 ピンの論理レベル

R9 ～ R0 開始レジスタのアドレス

D7 ～ D0 レジスタデータ : 0x00 の LSB_FIRSTビットの設定に応じて MSb または LSbを先頭にする

Note 1: レジスタアドレス カウンタはステップあたり 1 インクリメントします。最終アドレス(0x15F) に達しても、カウンタは自動的には0x00 にリセットされません。ユーザレジスタは連続して割り当てられていない事にも注意が必要です。

2015 Microchip Technology Inc. DS20005355A_JP - p.67

MCP37211-200 と MCP37D11-200

図 5-1: MSb 先頭の SPI シリアルデータ通信プロトコルタイミング仕様は、図 2-3 と 2-4 を参照してください。

図 5-2: LSb 先頭の SPI シリアルデータ通信プロトコルタイミング仕様は、図 2-3 と 2-4 を参照してください。

5.1 レジスタの初期化

内部コンフィグレーション レジスタは、以下 2 つの条件で既定値に初期化されます。

• パワーオン リセット (POR) から 220 クロックサイクルの遅延後

• ハードウェア リセット ピン (RESET) による

図 2-5 と 2-6 にタイミングの詳細を示します。

5.2 コンフィグレーション レジスタ

内部レジスタはアドレス 0x00 ～ 0x15F に割り当てられています。そのうち 83 個はユーザ コンフィグレーション レジスタです。これらのユーザレジスタは連続して配置されている訳ではなく、工場管理レジスタと混在しています。ユーザ コンフィグレーション レジスタの中に工場管理のビットを含む場合もあります。工場管理のレジスタとビットをユーザが上書きする事はできません。読み出し専用の最後の 4 つのレジスタを除き、全てのユーザ コンフィグレーション レジスタは読み書きできます。各レジスタは 8 ビット幅の揮発性メモリからなり、それぞれの既定値は起動シーケンスまたはハードウェア RESET ピンを使う事で書き込まれます。全てのレジスタは、レジスタアドレスを使い SPI コマンドでアクセスできます。表 5-3 にユーザ コンフィグレーション メモリマップを示します。また、レジスタ 5-1 ～ 5-83 にレジスタビットの機能の詳細を示します。

CS

R/W W1 W0 A2 A1 A0 R9 R8 R7 R6 R5 R4 R3 R2 R1 R0

Register Data of Register Data 2 Register Data N

16-Bit Instruction Header

Address of

SCLK

SDIO

Register Data

defined by R9 - R0

D7 D6 D5 D4 D3 D2 D1 D0 D0D1D2D7 D6 D5 D4 D3 D2 D1 D0

Device Address starting register Starting Register

CS

R/WW1W0A2A1A0R9R8R7R6R5R4R3R2R1R0

Register Data 2 Register Data N

16-Bit Instruction Header

Address of

SCLK

SDIO

Register Data

D7D6D5D4D3D2D1D0 D7D6D5D4D3D2D1D0 D7D6D5

Device Address Register Data of

defined by R9 - R0starting register

Starting Register

Note 1: 下表に含まれていないアドレスとビット位置のどれにも書き込んだり変更したりしてはいけません。工場書き込みビットの設定についての詳細は、Microchip 社までお問い合わせください。

2: レジスタの中には、工場管理ビット(FCB) を含むものがあります。これらのビットは上書きしないでください。

DS20005355A_JP - p.68 2015 Microchip Technology Inc.

2015

Microchip T

echnology Inc.D

S20005

355A_JP

- p.69

MC

P37211-200

とM

CP

37D11-200

表 5

アド 既定値b1 b0

0x ET LSB_FIRST SHUTDOWN 0x24

ット 1 = LSb-first0 = MSb-first

1 = シャットダウン

0x FCB<2:0> = 111 0x0F

0x CLKRATE<3:0> 0x00

0x 0x9F

0x EN_OUT_RANDOM

0x62

0x 0x80

0x EN_CLK RESET_DLL 0x0A

0x 0x45

0x 0x00

0x PLL_REFDIV<9:8> 0x40

0x 0x78

0x CALER (MSB)<11:8> 0x40

0x HAGPUMP<3:0> 0x22

0x EN_PLL FCB<0> = 1 0x41

0x 0> 0x2F

0x :0> 0x27

0x5 :0> 0x27

0x5 :0> 0x27

0x IAS FCB<1:0> 0xF1

0x TEST_PATTERNS<2:0> 0x10

0x LVDS_IMODE<1:0> 0x01

0x <3:0> = 0011 0x03

凡例 未知

Note

-3: レジスタマップ表

レス レジスタ名ビット

b7 b6 b5 b4 b3 b2

00 SPIビット順序とADCモード選択 SHUTDOWN LSB_FIRST SOFT_RESET STANDBY STANDBY SOFT_RES

1 = シャットダウン 1 = LSb-first0 = MSb-first

0 = ソフトリセット 1 = スタンバイ 1 = スタンバイ 0 = ソフトリセ

01 チャンネル数選択および出力データとクロック分周器の独立制御

EN_DATCLK_IND FCB<3> = 0 SEL_NCH<2:0>

02 出力データとクロックレート OUT_DATARATE<3:0> OUT_

04 SPI SDO タイミング制御 SDO_TIME FCB<6:0> = 001111

07 出力ランダマイザと WCK 極性 POL_WCK EN_AUTOCAL_TIMEDLY

FCB<4:0> = 100001

1E 自動校正遅延 AUTOCAL_TIMEDLY<7:0>

52 DLL 制御 EN_DUTY DLL_PHDLY<2:0> EN_DCLK EN_DLL

53 クロック源選択 FCB<6:4> = 001 CLK_SOURCE FCB<3:0> = 0101

54 PLL 基準分周比 PLL_REFDIV<7:0>

55 PLL 出力と参照分周比 PLL_OUTDIV<3:0> U<1:0>

56 PLL プリスケーラ (LSb) PLL_PRESCALER (LSB)<7:0>

57 PLL プリスケーラ (MSb) FCB<3:0> = 0100 PLL_PRES

58 PLL チャージポンプ FCB<2:0> = 001 PLL_BIAS PLL_C

59 PLL イネーブル制御 1 U FCB<4:3> = 1000 EN_PLL_REVDIV FCB<2:1>

5A PLL ループフィルタ抵抗 U FCB<1:0> = 01 PLL_RES<4:

5B PLLループフィルタ コンデンサ 3 U FCB<1:0> = 01 PLL_CAP3<4

C PLLループフィルタ コンデンサ 1 U FCB<1:0> = 01 PLL_CAP1<4

D PLLループフィルタ コンデンサ 2 U FCB<1:0> = 01 PLL_CAP2<4

5F PLL イネーブル制御 2 FCB<7:4> EN_PLL_OUT EN_PLL_B

62 出力データ フォーマットと出力テストパターン

U FCB<0> DATA_FORMAT OUTPUT_MODE<1:0>

1 = オフセット バイナリ0 = 2 の補数

11 = 使用禁止、出力が未定義 10 = LVDS、偶数ビット先行01 = CMOS00 = 出力を無効にする

63 LVDS 出力負荷と駆動電流制御 FCB<3:0> LVDS_LOAD

64 デシメーション フィルタ使用時の出力クロック位相制御

EN_PHDLY_DEC DCLK_PHDLY_DEC<2:0> FCB

: U = 未実装ビット、「0」として読み出し FCB = 工場管理ビットプログラム禁止 1 = ビットはセット 0 = ビットはクリア x = ビットは

: FCB の領域は読み出し専用レジスタで、あらかじめ工場で書き込み済みです。

2015

Microchip T

echnology Inc.D

S20005

355A_JP

- p.70

MC

P37211-200

とM

CP

37D11-200

0x6 0x00

0x6 0x00

0x6 0x00

0x6 VR FCB<1:0> = 11 0x24

ル

0x6 RIG FCB<1:0>=00 0x08

0x6 _PHDLY<3:0> 0x00

0x7 0000」のままとする ) 0x00

0x7 0x00

0x7 0000」のままとする ) 0x00

0x7 0x00

0x7 0x00

0x7 0x00

0x7 _12 EN_NSRA_11 EN_NSRA_12 0x00

0x7 0x00

0x7 0x00

0x7 0x78

0x7 0xAC

0x7 0x8E

0x8 R EN_DDC_FS/8 EN_DDC1 0x00

0x8 GAIN_8CH<1:0> 0x00

表 5

アドレ 既定値b1 b0

凡例 未知

Note

5 LVDS 出力極性 POL_LVDS<7:0>

6 デジタル オフセット補正 - 下位バイト

DIG_OFFSET<7:0>

7 デジタル オフセット補正 - 上位バイト

DIG_OFFSET<15:8>

8 WCK および OVR ビット制御 FCB<5:2> = 0010 POL_WCK_OVR EN_WCK_O

1 = 反転 1 = イネーブ

B PLL 校正 FCB<4:0>=0001 PLL_CALT

D PLL 出力と出力クロック位相 U<1:0> EN_PLL_CLK PLL_PHASE PLL

4 ユーザ定義出力パターン A - 下位バイト

PATTERN A<3:0> 使用禁止 (「

5 ユーザ定義出力パターン A - 上位バイト

PATTERN A<11:4>

6 ユーザ定義出力パターン B - 下位バイト

PATTERN B<3:0> 使用禁止 (「

7 ユーザ定義出力パターン B - 上位バイト

PATTERN B<11:4>

8 ノイズシェーピング 再量子化器チャンネルAフィルタ

NSR_RESET NSRA<6:0>

9 デュアル チャンネル DSPP およびノイズシェーピング再量子化器チャンネル B フィルタ

EN_DSPPDUAL NSRB<6:0>

A FIRA0フィルタ、FDRとNSR制御 U FIR_A<0> EN_FDR FCB<0> = 0 EN_NSRB_11 EN_NSRB

B FIR A フィルタ ( シングル、デュアル用 )

FIR_A<8:1>

C チャンネル B 用 FIR B フィルタ FIR_B<7:0>

D 自動スキャン チャンネル順序 - 下位バイト

CH_ORDER<7:0>

E 自動スキャン チャンネル順序 - 中位バイト

CH_ORDER<15:8>

F 自動スキャン チャンネル順序 - 上位バイト

CH_ORDER<23:16>

0 デジタル ダウンコンバータ制御1 HBFILTER_B HBFILTER_A EN_NCO EN_AMPDITH EN_PHSDITH EN_LFS

1 デジタル ダウンコンバータ制御2 FDR_BAND EN_DDC2 GAIN_HBF_DDC SEL_FDR SEL_DSPP 8CH_CW

-3: レジスタマップ表 ( 続き )

ス レジスタ名ビット

b7 b6 b5 b4 b3 b2

: U = 未実装ビット、「0」として読み出し FCB = 工場管理ビットプログラム禁止 1 = ビットはセット 0 = ビットはクリア x = ビットは

: FCB の領域は読み出し専用レジスタで、あらかじめ工場で書き込み済みです。

2015

Microchip T

echnology Inc.D

S20005

355A_JP

- p.71

MC

P37211-200

とM

CP

37D11-200

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

0x8 0x00

表 5

アド 既定値2 b1 b0

凡例 トは未知

Note

2 数値制御オシレータ (NCO)チューニング - 下位バイト

NCO_TUNE<7:0>

3 数値制御オシレータ (NCO)チューニング - 中下位バイト

NCO_TUNE<15:8>

4 数値制御オシレータ (NCO)チューニング - 中上位バイト

NCO_TUNE<23:16>

5 数値制御オシレータ (NCO)チューニング - 上位バイト

NCO_TUNE<31:24>

6 CWまたはDDCモードのチャンネル0 NCO位相オフセット - 下位バイト

CH0_NCO_PHASE<7:0>

7 CWまたはDDCモードのチャンネル0 NCO位相オフセット - 上位バイト

CH0_NCO_PHASE<15:8>

8 CWまたはDDCモードのチャンネル1 NCO位相オフセット -下位バイト

CH1_NCO_PHASE<7:0>

9 CWまたはDDCモードのチャンネル1 NCO位相オフセット -上位バイト

CH1_NCO_PHASE<15:8>

A CWまたはDDCモードのチャンネル2 NCO位相オフセット -下位バイト

CH2_NCO_PHASE<7:0>

B CWまたはDDCモードのチャンネル2 NCO位相オフセット -上位バイト

CH2_NCO_PHASE<15:8>

C CWまたはDDCモードのチャンネル3 NCO位相オフセット -下位バイト

CH3_NCO_PHASE<7:0>

D CWまたはDDCモードのチャンネル3 NCO位相オフセット -上位バイト

CH3_NCO_PHASE<15:8>

E CWまたはDDCモードのチャンネル4 NCO位相オフセット -下位バイト

CH4_NCO_PHASE<7:0>

F CWまたはDDCモードのチャンネル4 NCO位相オフセット -上位バイト

CH4_NCO_PHASE<15:8>

-3: レジスタマップ表 ( 続き )

レス レジスタ名ビット

b7 b6 b5 b4 b3 b

: U = 未実装ビット、「0」として読み出し FCB = 工場管理ビットプログラム禁止 1 = ビットはセット 0 = ビットはクリア x = ビッ

: FCB の領域は読み出し専用レジスタで、あらかじめ工場で書き込み済みです。

MC

P37211-200

とM

CP

37D11-200

DS

20005355A

_JP - p.72

2015 M

icrochip Technolo

gy Inc.

0x00

0x00

0x00

0x00

0x00

0x00

0x3C

0x3C

0x3C

0x3C

0x3C

0x3C

0x3C

0x3C

0x00

0x00

0x00

0x00

0x00

0x00

0x00

0x00

既定値b2 b1 b0

トは未知

0x90 CWまたはDDCモードのチャンネル5 NCO位相オフセット -下位バイト

CH5_NCO_PHASE<7:0>

0x91 CWまたはDDCモードのチャンネル5 NCO位相オフセット -上位バイト

CH5_NCO_PHASE<15:8>

0x92 CWまたはDDCモードのチャンネル6 NCO位相オフセット -下位バイト

CH6_NCO_PHASE<7:0>

0x93 CWまたはDDCモードのチャンネル6 NCO位相オフセット -上位バイト

CH6_NCO_PHASE<15:8>

0x94 CWまたはDDCモードのチャンネル7 NCO位相オフセット -下位バイト

CH7_NCO_PHASE<7:0>

0x95 CWまたはDDCモードのチャンネル7 NCO位相オフセット -上位バイト

CH7_NCO_PHASE<15:8>

0x96 チャンネル 0 デジタルゲイン CH0_DIG_GAIN<7:0>

0x97 チャンネル 1 デジタルゲイン CH1_DIG_GAIN<7:0>

0x98 チャンネル 2 デジタルゲイン CH2_DIG_GAIN<7:0>

0x99 チャンネル 3 デジタルゲイン CH3_DIG_GAIN<7:0>

0x9A チャンネル 4 デジタルゲイン CH4_DIG_GAIN<7:0>

0x9B チャンネル 5 デジタルゲイン CH5_DIG_GAIN<7:0>

0x9C チャンネル 6 デジタルゲイン CH6_DIG_GAIN<7:0>

0x9D チャンネル 7 デジタルゲイン CH7_DIG_GAIN<7:0>

0x9E チャンネル 0デジタル オフセット CH0_DIG_OFFSET<7:0>

0x9F チャンネル 1デジタル オフセット CH1_DIG_OFFSET<7:0>

0xA0 チャンネル 2デジタル オフセット CH2_DIG_OFFSET<7:0>

0xA1 チャンネル 3デジタル オフセット CH3_DIG_OFFSET<7:0>

0xA2 チャンネル 4デジタル オフセット CH4_DIG_OFFSET<7:0>

0xA3 チャンネル 5デジタル オフセット CH5_DIG_OFFSET<7:0>

0xA4 チャンネル 6デジタル オフセット CH6_DIG_OFFSET<7:0>

0xA5 チャンネル 7デジタル オフセット CH7_DIG_OFFSET<7:0>

表 5-3: レジスタマップ表 ( 続き )

アドレス レジスタ名ビット

b7 b6 b5 b4 b3

凡例 : U = 未実装ビット、「0」として読み出し FCB = 工場管理ビットプログラム禁止 1 = ビットはセット 0 = ビットはクリア x = ビッ

Note: FCB の領域は読み出し専用レジスタで、あらかじめ工場で書き込み済みです。

2015

Microchip T

echnology Inc.D

S20005

355A_JP

- p.73

MC

P37211-200

とM

CP

37D11-200

0xA FCB<2:0> = 111 0x47

0xC

0xD L_STAT PLL_VCOH_STAT

FCB<0> = x

0x1

0x1

表 5

アドレ 既定値2 b1 b0

凡例 は未知

Note

7 デジタル オフセット重み付け制御 FCB<5:3> = 010 DIG_OFFSET_WEIGHT<1:0>

0 校正ステータス表示(読み出し専用) CAL_STAT FCB<6:0> = xxx-xxxx

1 PLL 校正とステータス表示( 読み出し専用 )

FCB<4:3> = xx PLL_CAL_STAT FCB<2:1> = xx PLL_VCO

5C チップ ID - 下位バイト (1)

( 読み出し専用 ) CHIP_ID<7:0>

5D チップ ID - 上位バイト (1)

( 読み出し専用 )CHIP_ID<15:8>

-3: レジスタマップ表 ( 続き )

ス レジスタ名ビット

b7 b6 b5 b4 b3 b

: U = 未実装ビット、「0」として読み出し FCB = 工場管理ビットプログラム禁止 1 = ビットはセット 0 = ビットはクリア x = ビット

: FCB の領域は読み出し専用レジスタで、あらかじめ工場で書き込み済みです。

MCP37211-200 と MCP37D11-200

レジスタ 5-1: アドレス 0x00 - SPI ビット順序と ADC モード選択 (Note 1)

R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-0 R/W-0

SHUTDOWN LSB_FIRST SOFT_RESET STANDBY STANDBY SOFT_RESET LSB_FIRST SHUTDOWN

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 SHUTDOWN: 省電力のためのシャットダウン モード設定 (Note 2)

1 = ADC をシャットダウン モードにする0 = シャットダウン モードにしない ( 既定値 )

bit 6 LSB_FIRST: SPI 通信ビット順序を選択します

1 = LSb-first で SPI 通信を開始する0 = MSb-first で SPI 通信を開始する ( 既定値 )

bit 5 SOFT_RESET: ソフトリセット制御ビット (Note 4)

1 = ソフトリセット モードにしない ( 既定値 )0 = ADC をソフトリセットする

bit 4 STANDBY: デバイスを省電力スタンバイモードに移行させます (Note 3)1 = ADC をスタンバイモードにする 0 = スタンバイモードにしない ( 既定値 )

bit 3 STANDBY: デバイスを省電力スタンバイモードに移行させます (Note 3)1 = ADC をスタンバイモードにする0 = スタンバイモードにしない ( 既定値 )

bit 2 SOFT_RESET: ソフトリセット制御ビット (Note 4)

1 = ソフトリセット モードにしない ( 既定値 )0 = ADC をソフトリセットする

bit 1 LSB_FIRST: SPI 通信ビット順序を選択します

1 = LSb-first で SPI 通信を開始する 0 = MSb-first で SPI 通信を開始する ( 既定値 )

bit 0 SHUTDOWN: 省電力のためのシャットダウン モード設定 (Note 2)

1 = ADC をシャットダウン モードにする 0 = シャットダウン モードにしない ( 既定値 )

Note 1: 上位ニブルと下位ニブルはミラーリングされます。これで MSb-first モードと LSb-first モードが交換可換になります。ミラーリングされたビットの値が異なる場合、下位ニブル (bit <3:0>) を優先します。

2: シャットダウン モードでは、SPI インターフェイスを除き参照電圧とクロックを含む内部回路のほとんどを OFF にします。シャットダウンから復帰する (「1」から「0」へ ) 際は、ADC を迅速に再校正するためにソフトリセットを同時に実行する事を推奨します。内部ユーザレジスタは影響を受けません。

3: スタンバイモードでは、参照電圧、クロック、SPI インターフェイスを除き、内部回路のほとんどを OFFにします。長時間のスタンバイモード後にモードから復帰する (「1」から「0」へ ) 際、ソフトリセットを同時に実行する事を推奨します。内部ユーザレジスタは影響を受けません。

4: このビットはデバイスにソフトリセットをかけます。これで内部校正レジスタを既定値に初期化します。ユーザレジスタは影響を受けません。ソフトリセット モードを終了する (「0」から「1」へ ) 際、デバイスは自動校正を実行します。ソフトリセット中のデバイスは以下の状態です。

- ADC 出力なし

- 内部参照電圧は起動時と同じ

- 内部クロックのほとんどは供給なし

デジタル部の消費電流はぼぼゼロとなります。アナログ部については変わりません。

DS20005355A_JP - p.74 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-2: アドレス 0x01 - チャンネル数、出力データとクロック分周器の独立制御

R/W-0 R/W-0 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1

EN_DATCLK_IND FCB SEL_NCH<2:0> FCB<2:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 EN_DATCLK_IND: データとクロック分周器の個別制御を有効にします (Note 1)

1 = 有効にする 0 = 無効にする ( 既定値 )

bit 6 FCB: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 5-3 SEL_NCH<2:0>: 使う入力チャンネルの数を選択します (Note 2)

111 = 7 入力110 = 6 入力101 = 5 入力100 = 4 入力011 = 3 入力010 = 2 入力001 = 1 入力 ( 既定値 )000 = 8 入力

bit 2-0 FCB<2:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

Note 1: EN_DATCLK_IND = 1に設定するとアドレス 0x02( レジスタ 5-3) の OUT_CLKRATE<3:0> の設定が有効になります。

2: 入力チャンネルの総数はデバイスの製品番号 (P/N) によって異なります。

- シングル /デュアル /クワッドチャンネル デバイス : SEL_NCH<2:0>ビットは工場で書き込み済みです。

- オクタルチャンネル デバイス : SEL_NCH<2:0> はユーザ書き込みビットです。入力チャンネルの順序の選択についてはアドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.75

MCP37211-200 と MCP37D11-200

レジスタ 5-3: アドレス 0x02 - 出力データおよびクロックレート制御 (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

OUT_DATARATE<3:0> OUT_CLKRATE<3:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 OUT_DATARATE<3:0>: 出力データレート制御ビット (Note 2)1111 = 出力データは全て 01110 = 出力データは全て 01101 = 出力データは全て 01100 = 内部テスト専用

1011 = 内部テスト専用

1010 = 内部テスト専用 1001 = フルスピードを 512 分周する

1000 = フルスピードを 256 分周する 0111 = フルスピードを 128 分周する

0110 = フルスピードを 64 分周する

0101 = フルスピードを 32 分周する

0100 = フルスピードを 16 分周する

0011 = フルスピードを 8 分周する

0010 = フルスピードを 4 分周する

0001 = フルスピードを 2 分周する

0000 = フルスピード ( 既定値 )

bit 3-0 OUT_CLKRATE<3:0>: 出力クロックレート制御ビット (Note3 および 4) 1111 = フルスピード

1110 = クロック出力なし

1101 = クロック出力なし

1100 = クロック出力なし 1011 = クロック出力なし

1010 = クロック出力なし 1001 = フルスピードを 512 分周する

1000 = フルスピードを 256 分周する 0111 = フルスピードを 128 分周する

0110 = フルスピードを 64 分周する

0101 = フルスピードを 32 分周する

0100 = フルスピードを 16 分周する

0011 = フルスピードを 8 分周する

0010 = フルスピードを 4 分周する

0001 = フルスピードを 2 分周する

0000 = クロック出力なし ( 既定値 )

Note 1: シングルまたはデュアル チャンネルモードでデシメーション フィルタの選択オプション ( アドレス 0x7B と 0x7C -レジスタ 5-36 と 5-37 参照 ) またはデジタル ダウンコンバージョン (DDC) のオプション ( アドレス 0x80 - レジスタ5-41 参照 ) を使う場合、このレジスタを使う必要があります。

2: 1100 ～ 1010: 書き込み不可です。これらの設定は内部テスト専用です。これらのビットを書き換えると出力が未定義の状態になります。

3: アドレス 0x01( レジスタ 5-2) の EN_DATCLK_IND = 1の場合、bit <3:0> が有効になります。この設定は DDCモードでのみ使います。DDC の設定は、アドレス 0x80 と 0x81( レジスタ 5-41 と 5-42) を参照してください。

4: クロック出力を選択しないと ( ビット値 1110～ 1010)、DCLK+/DCLK- ピンのクロック出力を使えません。

DS20005355A_JP - p.76 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-4: アドレス 0x04 - SPI SDO 出力タイミング制御

R/W-1 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1

SDO_TIME FCB<6:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 SDO_TIME: SPI SDO 出力タイミング制御ビット

1 = SDO をクロックの立ち下がりエッジで出力する ( 既定値 )0 = SDO をクロックの立ち上がりエッジで出力する

bit 6-0 FCB<6:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

レジスタ 5-5: アドレス 0x07 - 出力ランダマイザおよび WCK 極性制御

R/W-0 R/W-1 R/W-1 R/W-0 R/W-0 R/W-0 R/W-1 R/W-0

POL_WCK EN_AUTOCAL_TIMEDLY

FCB<4:0> EN_OUT_RANDOM

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 POL_WCK: WCK 極性制御ビット (Note 1)

1 = 反転する0 = 反転しない ( 既定値 )

bit 6 EN_AUTOCAL_TIMEDLY: 自動校正開始回路の遅延カウンタ制御ビット (Note 2)

1 = 有効にする ( 既定値 )0 = 無効にする

bit 5-1 FCB<4:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 0 EN_OUT_RANDOM: 出力ランダマイザ制御ビット

1 = 有効にする : ADC データ出力を無作為化する0 = 無効にする ( 既定値 )

Note 1: WCK/OVR ペアの制御についてはアドレス 0x68( レジスタ 5-26) を参照してください。

2: このビットは AUTOCAL_TIMEDLY<7:0> の設定を有効にします。アドレス 0x1E( レジスタ 5-6) を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.77

MCP37211-200 と MCP37D11-200

レジスタ 5-6: アドレス 0x1E - 自動校正の遅延制御 (Note 1)

R/W-1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

AUTOCAL_TIMEDLY<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 AUTOCAL_TIMEDLY<7:0>: 自動校正開始の遅延制御ビット

1111-1111 =最大値•••1000-0000 =( 既定値 )•••0000-0000 = 最小値

Note 1: アドレス 0x07( レジスタ 5-5) の EN_AUTOCAL_TIMEDLY が、このレジスタの設定を有効にします。このレジスタは自

動校正が始まるまでの遅延を制御します。ビットの設定と共に値は最小値から最大値へと線形に増加します。

レジスタ 5-7: アドレス 0x52 - DLL 制御

R/W-0 R/W-0 R/W-0 R/W-0 R/W-1 R/W-0 R/W-1 R/W-0

EN_DUTY DLL_PHDLY<2:0> EN_DCLK EN_DLL EN_CLK RESET_DLL

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 EN_DUTY: 入力クロックのデューティ サイクル補正 (DCC) のために DLL 回路を有効にします (Note 1)1 = 補正を ON にする

0 = 補正を OFF にする ( 既定値 )

bit 6-4 DLL_PHDLY<2:0>: クロック出力の位相遅延を選択します (Note 2)111 = 360 °110 = 315 °101 = 270 °100 = 225 °011 = 180 °010 = 135 °001 = 90 °000 = 45 °( 既定値 )

bit 3 EN_DCLK: 回路へのデジタルクロックを有効にします

1 = 有効にする ( 既定値 ) 0 = 無効にする : デジタルクロックを OFF にするため ADC 出力は得られない

Note 1: デューティ サイクル補正のために DLL 回路を有効にします。アナログクロック出力 : 立ち上がりエッジは影響を受け

ず、立ち下がりエッジだけを変更します。デューティ サイクル補正は SNR 性能に大きく影響します。

2: 出力データの位相 : - CMOS 出力では、DCLK+ の立ち上がりエッジでデータ遷移が発生します。

- DDR LVDS 出力では、DCLK+ の立ち上がりと立ち下がりの両エッジでデータ遷移が発生します。

3: クロックを遮断した場合、またはクロック周波数を大幅に変更した場合は DLL をリセットする必要があります。DLLは起動プロセス中に自動的にリセットされます。DLL リセット制御手順 : このビットを「0」に設定 ( リセット ) し、続

いて「1」に設定します。

DS20005355A_JP - p.78 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

bit 2 EN_DLL: DLL 回路を有効にしてデジタル出力クロックに位相選択可能クロックを供給します

1 = 有効にする 0 = 無効にする : デジタル出力の位相選択は使えない ( 既定値 )

bit 1 EN_CLK: 内部クロック回路を有効にします

1 = 有効にする ( 既定値 )0 = 無効にする : 内部回路にクロックが供給されず、ADC 出力は得られない

bit 0 RESET_DLL: DLL 回路リセット制御 (Note 3)1 = DLL をアクティブにする 0 = DLL 回路をリセット状態に保持する ( 既定値 )

レジスタ 5-8: アドレス 0x53 - クロック源選択

R/W-0 R/W-0 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1

FCB<6:4> CLK_SOURCE FCB<3:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-5 FCB<6:4>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 4 CLK_SOURCE: 内部タイミング源選択します 1 = タイミング源として PLL 出力を選択する

0 = タイミング源として外部クロック入力を選択する (PLL を使わない ) ( 既定値 )

bit 3-0 FCB<3:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

レジスタ 5-7: アドレス 0x52 - DLL 制御 ( 続き )

Note 1: デューティ サイクル補正のために DLL 回路を有効にします。アナログクロック出力 : 立ち上がりエッジは影響を受け

ず、立ち下がりエッジだけを変更します。デューティ サイクル補正は SNR 性能に大きく影響します。

2: 出力データの位相 : - CMOS 出力では、DCLK+ の立ち上がりエッジでデータ遷移が発生します。

- DDR LVDS 出力では、DCLK+ の立ち上がりと立ち下がりの両エッジでデータ遷移が発生します。

3: クロックを遮断した場合、またはクロック周波数を大幅に変更した場合は DLL をリセットする必要があります。DLLは起動プロセス中に自動的にリセットされます。DLL リセット制御手順 : このビットを「0」に設定 ( リセット ) し、続

いて「1」に設定します。

2015 Microchip Technology Inc. DS20005355A_JP - p.79

MCP37211-200 と MCP37D11-200

レジスタ 5-9: アドレス 0x54 - PLL 基準分周比

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

PLL_REFDIV<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 PLL_REFDIV<7:0>: PLL 基準クロック分周比制御ビット (Note 1)

1111-1111 = PLL 基準周波数を 255 分周する (PLL_REFDIV<9:8> = 00の場合 )1111-1110 = PLL 基準周波数を 254 分周する (PLL_REFDIV<9:8> = 00の場合 )•

•

•

0000-0011 = PLL 基準周波数を 3 分周する (PLL_REFDIV<9:8> = 00の場合 )0000-0010 = 使用禁止 ( 影響なし )0000-0001 = PLL 基準周波数を 1 分周する (PLL_REFDIV<9:8> = 00の場合 )0000-0000 = PLL 基準周波数を分周しない (PLL_REFDIV<9:8> = 00の場合 ) ( 既定値 )

Note 1: PLL_REFDIV は 10 ビット幅の設定です。上位 2 ビットについてはアドレス 0x55( レジスタ 5-10)、PLL_REFDIV<9:0> ビットの設定については表 5-4 を参照してください。この設定は、PLL 位相 - 周波数検出回路の前の、PLL 基準クロック ( クロック入力ピンへの外部クロック入力 ) のクロック分周比を制御します。分周器の値とし「2」をサポートしていない事に注意します。アドレス 0x59( レジスタ 5-14) のEN_PLL_REFDIV をセットする必要があります。

DS20005355A_JP - p.80 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-10: アドレス 0x55 - PLL 出力と基準分周比

R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-0

PLL_OUTDIV<3:0> U<1:0> PLL_REFDIV<9:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 PLL_OUTDIV<3:0>: PLL 出力分周比制御ビット (Note 1)

1111 = PLL 出力を 15 分周する1110 = PLL 出力を 14 分周する•

••0100 = PLL 出力を 4 分周する ( 既定値 )0011 = PLL 出力を 3 分周する0010 = PLL 出力を 2 分周する0001 = PLL 出力を 1 分周する0000 = PLL 出力を分周しない

bit 3-2 U<1:0>: 未実装、影響なし

bit 1-0 PLL_REFDIV<9:8>: PLL_REFDIV<9:0> の最上位 2 ビット (Note 2)

00 = 表 5-4 参照 ( 既定値 )

Note 1: PLL_OUTDIV<3:0> は PLL 出力クロック分周器を制御します。VCO 出力を PLL_OUTDIV<3:0> の設定に従って分周します。

2: PLL_REFDIV<9:0> ビットの設定については、アドレス 0x54( レジスタ 5-9) と表 5-4 を参照してください。アドレス 0x59( レジスタ 5-14) の EN_PLL_REFDIV をセットする必要があります。

表 5-4: 例 - PLL 参照分周比ビット設定と PLL 参照入力周波数

PLL_REFDIV<9:0> PLL 参照周波数

11-1111-1111 参照周波数を 1023 分周する

11-1111-1110 参照周波数を 1022 分周する

--- ---

00-0000-0011 参照周波数を 3 分周する

00-0000-0010 使用禁止 ( サポート外 )

00-0000-0001 参照周波数を 1 分周する

00-0000-0000 参照周波数を 1 分周する

2015 Microchip Technology Inc. DS20005355A_JP - p.81

MCP37211-200 と MCP37D11-200

レジスタ 5-11: アドレス 0x56 - PLL プリスケーラ ( 下位バイト )

R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0 R/W-0

PLL_PRE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 PLL_PRE<7:0>: PLL プリスケーラ選択 (Note 1)1111-1111 = VCO クロックを 255 分周する (PLL_PRE<11:8> = 0000の場合 )•••0111-1000 = VCO クロックを 120 分周する (PLL_PRE<11:8> = 0000の場合 ) ( 既定値 )•••0000-0010 = VCO クロックを 2 分周する (PLL_PRE<11:8> = 0000の場合 )0000-0001 = VCO クロックを 1 分周する (PLL_PRE<11:8> = 0000の場合 )0000-0000 = VCO クロックを分周しない (PLL_PRE<11:8> = 0000の場合 )

Note 1: PLL_PREは 12ビット幅の設定です。上位 4ビット (PLL_PRE<11:8>)はアドレス 0x57で定義します。PLL_PRE<11:0>のビット設定については表 5-5 を参照してください。PLL プリスケーラは、PLL 位相 - 周波数検出ループ回路内の VCO出力クロックを分周するのに使います。

レジスタ 5-12: アドレス 0x57 - PLL プリスケーラ ( 上位バイト )

R/W-0 R/W-1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

FCB<3:0> PLL_PRE<11:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 FCB<3:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 3-0 PLL_PRE<11:8>: PLL プリスケーラ選択 (Note 1)1111 = 212–1( 最大 )、PLL_PRE<7:0> = 0xFF の場合•••0000 = ( 既定値 )

Note 1: PLL_PRE は 12 ビット幅の設定です。アドレス 0x56( レジスタ 5-11) の下位 8 ビット (PLL_PRE<7:0>) の設定を参照

してください。PLLフィードバック周波数に対するPLL_PRE<11:0>ビットの設定については表5-5を参照してください。

表 5-5: 例 - PLL プリスケーラのビット設定と PLL フィードバック周波数

PLL_PRE<11:0> PLL フィードバック周波数

1111-1111-1111 VCO クロックを 4095 分周する (212 - 1)

1111-1111-1110 VCO クロックを 4094 分周する (212 - 2)

--- ---

0000-0000-0011 VCO クロックを 3 分周する

0000-0000-0010 VCO クロックを 2 分周する

0000-0000-0001 VCO クロックを 1 分周する

0000-0000-0000 VCO クロックを 1 分周する

DS20005355A_JP - p.82 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-13: アドレス 0x58 - PLL チャージポンプ

R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-0 R/W-1 R/W-0

FCB<2:0>: PLL_BIAS PLL_CHAGPUMP<3:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-6 FCB<2:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 5 PLL_BIAS: PLL チャージポンプのバイアス電源選択ビット (Note 1)

1 = AVDD からの自己バイアス0 = 参照電圧ジェネレータ (1.2 V) からのバンドギャップ電圧 ( 既定値 )

bit 4-0 PLL_CHAGPUMP<3:0>: PLL チャージポンプのバイアス電流制御ビット (Note 2)

1111 = 最大電流 •••0010 = ( 既定値 )•• •0000 = 最小電流

Note 1: このビットは工場で管理する場合があります。 弊社にお問い合わせください。

2: PLL_CHAGPUMP<3:0> のビットは位相検出器の比較周波数に基づいて設定する必要があります。バイアス電流の振幅は、ビット設定値に従って線形に増加します。ステップあたり 25 µA で約 25 µA から 375 µA まで増加します。PLL ブロックの詳細は、セクション 4.7.2「PLL の出力周波数と制御パラメータ」を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.83

MCP37211-200 と MCP37D11-200

レジスタ 5-14: アドレス 0x59 - PLL イネーブル制御 1

U-0 R/W-1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-1

— FCB<4:3> EN_PLL_REFDIV FCB<2:1> EN_PLL FCB<0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6-5 FCB<4:3>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 4 EN_PLL_REFDIV: PLL 参照分周器 (PLL_REFDIV<9:0>) を有効にします

1 = PLL_REFDIV<9:0> レジスタを有効にする 0 = 参照分周器をバイパスする ( 既定値 )

bit 3-2 FCB<2:1>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 1 EN_PLL: PLL 回路のマスタ イネーブルビット

1 = PLL 回路を有効にする 0 = PLL 回路を無効にする ( 既定値 )

bit 0 FCB<0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

レジスタ 5-15: アドレス 0x5A - PLL ループフィルタ抵抗

U-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1

— FCB<1:0> PLL_RES<4:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6-5 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 4-0 PLL_RES<4:0>: PLL ループフィルタの抵抗値選択ビット (Note 1)

11111 = 最大値 •••00111 = ( 既定値 )•••00000 = 最小値

Note 1: PLL_RES<4:0> のビットは位相検出器の比較周波数に基づいて設定する必要があります。抵抗値はビット設定に従って最小値から最大値へと線形に増加します。セクション 4.7「ADC のクロック選択と PLL出力 周波数の制御」の PLL ループフィルタの項を参照してください。

DS20005355A_JP - p.84 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-16: アドレス 0x5B - PLL ループフィルタ コンデンサ 3

U-0 R/W-0 R/W-1 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1

— FCB<1:0> PLL_CAP3<4:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6-5 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 4-0 PLL_CAP3<4:0>: PLL ループフィルタのコンデンサ 3 の値選択ビット (Note 1)

11111 = 最大値 •••01111 = (既定値 )•••00000 = 最小値

Note 1: このコンデンサはシャント抵抗と直列に接続されています。シャント抵抗は PLL_RES<4:0> ビットで設定します。コンデンサの値はビット設定に従って最小値から最大値へと線形に増加します。この設定は位相検出器の比較周波数に基づいて設定する必要があります。

レジスタ 5-17: アドレス 0x5C - PLL ループフィルタ コンデンサ 1

U-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1

— FCB<1:0> PLL_CAP1<4:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6-5 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 4-0 PLL_CAP1<4:0>: PLL ループフィルタのコンデンサ 1 の値選択ビット (Note 1)

11111 = 最大値 •••00111= ( 既定値 )•••00000 = 最小値

Note 1: このコンデンサはチャージポンプの出力とグランド間に位置し、PLL_RES<4:0> で定義するシャント抵抗と並列に接続されています。コンデンサの値はビット設定に従って最小値から最大値へと線形に増加します。この設定は位相検出器の比較周波数に基づいて設定する必要があります。

2015 Microchip Technology Inc. DS20005355A_JP - p.85

MCP37211-200 と MCP37D11-200

レジスタ 5-18: アドレス 0x5D - PLL ループフィルタ コンデンサ 2

U-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1

— FCB<1:0> PLL_CAP2<4:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6-5 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 4-0 PLL_CAP2<4:0>: PLL ループフィルタのコンデンサ 2 の値選択ビット (Note 1)

11111 = 最大値 •••00111= ( 既定値 )•••00000 = 最小値

Note 1: このコンデンサはチャージポンプの出力とグランド間に位置し、PLL_CAP1<4:0> で定義するコンデンサ1 と並列に接続されています。コンデンサの値はビット設定に従って最小値から最大値へと線形に増加します。この設定は位相検出器の比較周波数に基づいて設定する必要があります。

レジスタ 5-19: アドレス 0x5F - PLL イネーブル制御 2 (Note 1)

R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0 R/W-0 R/W-1

FCB<5:2> EN_PLL_OUT EN_PLL_BIAS FCB<1:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 FCB<5:2>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

bit 3 EN_PLL_OUT: PLL 出力を有効にします

1 = PLL 出力を有効にする 0 = PLL 出力を無効にする ( 既定値 )

bit 2 EN_PLL_BIAS: PLL バイアスを有効にします

1 = PLL バイアスを有効にする 0 = PLL バイアスを無効にする ( 既定値 )

bit 1-0 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。既定値設定を変更しないでください。

Note 1: PLL 出力を有効にするには EN_PLL_OUT、EN_PLL_BIAS、アドレス 0x59( レジスタ 5-14) の EN_PLLをセットする必要があります。

DS20005355A_JP - p.86 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-20: アドレス 0x62 - 出力データ フォーマットと出力テストパターン

U-0 R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-0 R/W-0

— FCB DATA_FORMAT OUTPUT_MODE<1:0> TEST_PATTERNS<2:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6 FCB: 工場管理ビット。ユーザ用ではありません。プログラムしないでください。

bit 5 DATA_FORMAT: 出力データ フォーマット選択1 = オフセット バイナリ ( 符号なし ) 0 = 2 の補数 ( 既定値 )

bit 4-3 OUTPUT_MODE<1:0>: 出力モード選択 (Note 1)11 = 使用禁止、出力は未定義10 = 偶数ビット先行の DDR LVDS 出力モードを選択する (Note 2) ( 既定値 )01 = CMOS 出力モードを選択する00 = 出力を無効にする

bit 2-0 TEST_PATTERNS<2:0>: テスト出力データパターン選択 (Note 3)111 = 出力データを擬似乱数 (PN) 列にする (Note 4) 110 = LVDS 出力の同期パターン

出力 :「11111111 0000」101 = LVDS モードの交互シーケンス

出力 :「01010101 1010」 100 = CMOS モードの交互シーケンス

出力 :「11111111 1111」と「00000000 0000」の交互シーケンス011 = CMOS の交互シーケンス

出力 :「01010101 0101」と「10101010 1010」の交互シーケンス010 = ランプパターン : 出力 (Q0) を 64 クロックサイクルごとに 1 LSb インクリメントする (Note 5)001 = 2 つのカスタムパターン

出力 : カスタムパターン A( アドレス 0x74 ～ 0x75 - レジスタ 5-29 ～ 5-30 参照 ) とカスタムパターン B( アドレス 0x76 ～ 0x77 - レジスタ 5-31 ～ 5-32 参照 ) の交互シーケンス (Note 6)

000 = 通常動作出力 : ADC データ ( 既定値 )

Note 1: タイミング図は、図 2-1 ～ 2-2 を参照してください。2: 立ち上がりエッジ : Q10、Q8、Q6、Q4、Q2、Q0

立ち下がりエッジ : Q11、Q9、Q7、Q5、Q3、Q13: 詳細は、セクション 4.15「テストパターンの出力」を参照してください。

(a) LVDS モードの場合 : ( レジスタ設定ごとに ) アクティブなピンだけが駆動されます。非アクティブな出力ピンは高インピーダンス状態です。(b) CMOS モードの場合 : 全てのデータ出力ピン (Q11 ～ Q0)、出力テストピン (TP)、OVR、WCK ピンは、たとえレジスタ設定で無効にしていてもアクティブです。 出力テストピン (TP) は、このテスト中にトグルする可能性があるため、電源ピンまたはグランドに接続していると余分な電流が流れる恐れがあります。余分な電流の引き込みを防ぐため、TP ピンは常にフローティング状態 ( 未接続 ) に保ちます。

4: 擬似乱数 (PN) コードは、リニア フィードバック シフトレジスタ (LFSR) で生成します。詳細は、セクション4.15.1「擬似乱数 (PN) 列出力」を参照してください。

5: OVR と WCK ビットは、それぞれ 219 および 218 クロックサイクルごとに 1 インクリメントします。

6: パターン A<11:0> と B<11:0> は Q<11:0> に適用されます。Q11 = OVR、Q10 = WCK です。

2015 Microchip Technology Inc. DS20005355A_JP - p.87

MCP37211-200 と MCP37D11-200

レジスタ 5-21: アドレス 0x63 - LVDS 出力負荷とドライバ電流制御

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-1

FCB<3:0> LVDS_LOAD LVDS_IMODE

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 FCB<3:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 3 LVDS_LOAD: 内部 LVDS 負荷終端

1 = 内部負荷終端を有効にする

0 = 内部負荷終端を無効にする ( 既定値 )

bit 2-0 LVDS_IMODE<2:0>: LVDS ドライバ電流制御ビット

111 = 7.2 mA　011 = 5.4 mA　001 = 3.5 mA( 既定値 )000 = 1.8 mA　以下の設定は使わないでください (Note 1):110、101、100、010　

Note 1: これらの設定は使わないでください。これらの設定では出力電流が未知の値になる可能性があります。

DS20005355A_JP - p.88 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-22: アドレス 0x64 - デシメーション フィルタ使用時の出力クロック位相制御

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-1 R/W-1

EN_PHDLY_DEC DCLK_PHDLY_DEC<2:0> FCB<3:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 EN_PHDLY_DEC: デシメーション フィルタ使用時のデジタル出力クロック位相遅延制御を有効にします

1 = DCLK_PHDLY_DEC<2:0> の設定を有効にする (Note 1)0 = DCLK_PHDLY_DEC<2:0> の設定を無効にする ( 既定値 )

bit 6-4 DCLK_PHDLY_DEC<2:0>:デシメーション フィルタ使用時のデジタル出力クロック位相遅延制御(Note 2) 111 = 315 ° 位相をシフトする (Note 3)110 = 270 ° 位相をシフトする

101 = 225 ° 位相をシフトする (Note 3)100 = 180 ° 位相をシフトする

011 = 135 ° 位相をシフトする (Note 3)010 = 90 ° 位相をシフトする

001 = 45 ° 位相をシフトする (Note 3)000 = 位相をシフトしない ( 既定値 )

bit 3-0 FCB<3:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

Note 1: この機能は、コアクロック周波数が出力クロック周波数よりも速い、デシメーション フィルタ オプションとの組み合

わせでのみ使います。

2: このビットは EN_PHDLY_DEC = 1 の場合のみ有効です。これらのビットは、分周クロックを使う場合に使います。

アドレス 0x02( レジスタ 5-3) の OUT_CLKRATE<3:0> ビットを参照してください。フルスピード クロックを選択する

場合、これと同じ機能は DLL の位相で提供します。アドレス 0x52( レジスタ 5-7) を参照してください。

3: デシメーション フィルタの設定が 2 より大きい場合にのみ使えます。FIR_A/B <8:1> = 0( 既定値 ) および FIR_A<6> = 0の場合、使える位相は 4 つだけです (0、90、180、270)。アドレス 0x7A、0x7B、0x7C( レジスタ 5-35 ～ 5-37) を参照してください。その他のモードについては、アドレス 0x6D と 0x52 DCLK( レジスタ 5-7と 5-28) の位相シフトを参照してください。

レジスタ 5-23: アドレス 0x65 - LVDS 出力極性

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

POL_LVDS<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 POL_LVDS<7:0>: LVDS データペアの極性を制御します

1111-1111 = 全ての LVDS ペアを反転する

1111-1110 = LSb ペアを除き全ての LVDS ペアを反転する•••1000-0000 = MSb LVDS ペアを反転する•••0000-0001 = LSb LVDS ペアを反転する

0000-0000 = LVDS ビットペアを反転しない ( 既定値 )

2015 Microchip Technology Inc. DS20005355A_JP - p.89

MCP37211-200 と MCP37D11-200

レジスタ 5-24: アドレス 0x66 - デジタル オフセット補正 ( 下位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

DIG_OFFSET <7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 DIG_OFFSET <7:0>: DIG_OFFSET<15:0> の下位バイト (Note 1)

0000-0000 = 0 LSB( 既定値 )

Note 1: ADC 出力にオフセットを加えます。2 個のレジスタを結合して (16 ビット )2 の補数で設定します。

- 各ビット設定のステップサイズ : 0.125 LSb

- 設定レンジ : (-215 ～ 215 – 1) x 0.125 LSb または (-32768 ～ +32767) x 0.125 LSb

レジスタ 5-25: アドレス 0x67 - デジタル オフセット補正 ( 上位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

DIG_OFFSET<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 DIG_OFFSET <15:8>: DIG_OFFSET<15:0> の上位バイト (Note 1)

0000-0000 = 既定値

Note 1: ADC 出力にオフセットを加えます。2 個のレジスタを結合して (16 ビット )2 の補数で設定します。

- 各ビット設定のステップサイズ : 0.125 LSb

- 設定レンジ : (-215 ～ 215 – 1) x 0.125 LSb または (-32768 ～ +32767) x 0.125 LSb

DS20005355A_JP - p.90 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-26: アドレス 0x68 - WCK および OVR ビット制御

R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-1 R/W-0 R/W-0

FCB<5:2> POL_WCK_OVR EN_WCK_OVR FCB<1:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 FCB<5:2>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 3 POL_WCK_OVR: LVDS モードでの WCK および OVR ビットペアの極性制御

1 = 反転する 0 = 反転しない ( 既定値 )

bit 2 EN_WCK_OVR: WCK および OVR 出力ビットペアを有効にします

1 = 有効にする ( 既定値 )0 = 無効にする

bit 1-0 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

レジスタ 5-27: アドレス 0x6B - PLL 校正

R/W-0 R/W-0 R/W-0 R/W-0 R/W-1 R/W-0 R/W-0 R/W-0

FCB<6:2> PLL_CALTRIG FCB<1:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-3 FCB<6:2>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 3 PLL_CALTRIG: ビット状態の遷移時に PLL 再校正をトリガします (Note 1)

「1」から「0」または「0」から「1」へのトグル =PLL 校正を開始する

bit 2-0 FCB<1:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

Note 1: PLL 校正のステータスは、アドレス 0xD1 の PLL 校正ステータスビット PLL_CAL_STAT で観測します ( レジスタ 5-81)。入力周波数または PLL コンフィグレーション レジスタ ( アドレス 0x54 ～ 0x57、レジスタ 5-9 ～ 5-12) の変更後は PLL の再校正が必要です。

2015 Microchip Technology Inc. DS20005355A_JP - p.91

MCP37211-200 と MCP37D11-200

レジスタ 5-28: アドレス 0x6D - PLL 出力および出力クロック位相 (Note 1)

U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

EN_PLL_CLK PLL_PHASE PLL_PHDLY<3:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-3 未実装 : 未使用

bit 3 EN_PLL_CLK: PLL 出力クロックを有効にします

1 = ADC コアへの PLL 出力クロックを有効にする 0 = PLL クロック出力を無効にする ( 既定値 )

bit 2-0 PLL_PHASE: 内部遅延ラインの PLL 位相を選択します

1 = 立ち下がりエッジ 0 = 立ち上がりエッジ ( 既定値 )

bit 2-0 PLL_PHDLY<3:0>: 公称 PLL 出力から VCO クロックサイクル数の分出力クロックを遅延させます(Note 2)

1111 = 15 サイクル遅延させる1110 = 14 サイクル遅延させる•••0001 = 1 サイクル遅延させる0000 = 遅延させない ( 既定値 )

Note 1: このレジスタが効果を持つのは、アドレス 0x53( レジスタ 5-8) の CLK_SOURCE ビットで PLL クロックを選択し、アドレス 0x59( レジスタ 5-14) の EN_PLL ビットで PLL 回路を有効にした場合のみです。

2: このビットの設定は出力クロックの位相遅延を有効にします。この位相遅延制御オプションはクロック源として PLL を使い、デシメーションを使わない場合に適用されます。

レジスタ 5-29: アドレス 0x74 - ユーザ定義出力パターン A( 下位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

PATTERN_A<3:0> 使用禁止 (「0000」のままとする )

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 PATTERN_A<3:0>: PATTERN_A<11:0> の下位ニブル (Note 1)

bit 3-0 使用禁止 : これらのビットは既定値設定のままとする (「0000」)(Note 2)

Note 1: アドレス 0x75(レジスタ 5-30)のPATTERN_A<11:4>とアドレス 0x62(レジスタ 5-20)の TEST_PATTERNS<2:0>を参照してください。

2: これらのビット設定による出力は「未使用の出力パターン テストピン」を駆動します。これらのピンはホストデバイスに接続しない事を推奨します。従って、これらのビット設定の効果は監視されません。これらのビットは常に既定値設定 (「0000」) のままとします。

DS20005355A_JP - p.92 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-30: アドレス 0x75 - ユーザ定義出力パターン A( 上位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

PATTERN_A<11:4>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 PATTERN_A<11:4>: PATTERN_A<11:0> の上位バイト (Note 1)

Note 1: アドレス 0x74( レジスタ 5-29) の PATTERN_A<3:0> とアドレス 0x62( レジスタ 5-20) の TEST_PATTERNS<2:0>を参照してください。

レジスタ 5-31: アドレス 0x76 - ユーザ定義出力パターン B( 下位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

PATTERN_B<3:0> 使用禁止 (「0000」のままとする )

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-4 PATTERN_B<3:0>: PATTERN_B<11:0> の下位ニブル (Note 1)

bit 3-0 使用禁止 : これらのビットは既定値設定 (「0000」) のままとする (Note 2)

Note 1: アドレス 0x77(レジスタ 5-32)のPATTERN_B<11:4>とアドレス 0x62(レジスタ 5-20)の TEST_PATTERNS<2:0>を参照してください。

2: これらのビット設定による出力は「未使用の出力パターン テストピン」を駆動します。これらのピンはホストデバイスに接続しない事を推奨します。従って、これらのビット設定の効果は監視されません。これらのビットは常に既定値設定 (「0000」) のままとします。

レジスタ 5-32: アドレス 0x77 - ユーザ定義出力パターン B( 上位バイト )

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

PATTERN_B<11:4>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 PATTERN_B<11:4>: PATTERN_B<11:0> の上位バイト (Note 1)

Note 1: アドレス 0x76( レジスタ 5-31) の PATTERN_B<3:0> とアドレス 0x62( レジスタ 5-20) の TEST_PATTERNS<2:0>を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.93

MCP37211-200 と MCP37D11-200

レジスタ 5-33: アドレス 0x78 - ノイズシェーピング再量子化器リセット制御とチャンネル Aフィルタ (NSRA) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

NSR_RESET NSRA<6:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 NSR_RESET: このビットをトグルすると NSRA と NSRB の状態がリセットされます。- 「1」から「0」または「0」から「1」へのトグル =NSRA と NSRB をリセットする (Note 2)- その他の場合 =影響なし ( 既定値 )

bit 6-0 NSRA<6:0>: NSRA フィルタの設定 NSR フィルタの設定は、表 4-10 ～ 4-12 を参照してください(Note 3)

000-0000 = ( 既定値 )

Note 1: このレジスタは、シングルおよびデュアル チャンネルモードのみで使います。

2: フィルタ設定を変更すると NSR フィルタも自動的にリセットされます。

3: デュアル チャンネルモードでは NSRA<6:0> をチャンネル A に使います。

レジスタ 5-34: アドレス 0x79 - デュアル チャンネル DSPP とノイズシェーピング再量子化器チャンネル B フィルタ (NSRB) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

EN_DSPPDUAL NSRB<6:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 EN_DSPPDUAL: デュアル チャンネル動作のデジタル後処理機能を有効にします 1 = デュアル チャンネル DSPP を有効にする0 = 無効にする ( 既定値 )

bit 6-0 NSRB<6:0>: NSRB フィルタの設定 NSR フィルタの設定は、表 4-10 ～ 4-12 を参照してください(Note 2)000-0000 = ( 既定値 )

Note 1: このレジスタはシングルおよびデュアル チャンネルモードのみで使います。2: デュアル チャンネルモードでは NSRB<6:0> をチャンネル B に使います。

DS20005355A_JP - p.94 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-35: アドレス 0x7A - FIRA0 フィルタ、FDR、NSR 制御 (Note 1)

U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— FIR_A<0> EN_FDR FCB EN_NSRB_11 EN_NSRB_12 EN_NSRA_11 EN_NSRA_12

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 未実装 : 未使用

bit 6 FIR_A<0>:シングル チャンネルモードで最初の 2 倍のデシメーション (FIR Aの第 1A 段 ) を有効にします。(Note 2)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 5 EN_FDR: 分数遅延リカバリ (FDR) 制御ビット

1 = 有効にする (55 サンプルの遅延あり ) 0 = 無効にする ( 既定値 )

bit 4 FCB: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 3 EN_NSRB_11: チャンネル B の 11 ビット ノイズシェーピング再量子化器を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

bit 2 EN_NSRB_12: チャンネル B の 12 ビット ノイズシェーピング再量子化器を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

bit 1 EN_NSRA_11: チャンネル A の 11 ビット ノイズシェーピング再量子化器を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

bit 0 EN_NSRA_12: チャンネル A の 12 ビット ノイズシェーピング再量子化器を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

Note 1: このレジスタは、シングルおよびデュアル チャンネルモードのみで使います。

2: FIR_A フィルタ設定の LSb です。最初の 2 倍デシメーションに対しては、シングル チャンネル動作の場合FIR_A<0> = 1、デュアル チャンネル動作の場合 FIR_A<0> = 0に設定します。FIR_A<8:1> の設定はアドレス 0x7B( レジスタ 5-36) を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.95

MCP37211-200 と MCP37D11-200

レジスタ 5-36: アドレス 0x7B - FIR A フィルタ (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

FIR_A<8:1>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 FIR_A<8:0>: チャンネル A( または I) のデシメーション フィルタ FIR A の設定 (Note 2、Note 5)シングル チャンネルモード : (Note 3)1-1111-1111 = フィルタの第 1 ～ 9 段を有効にする ( デシメーション比 : 512)0-1111-1111 = フィルタの第 1 ～ 8 段を有効にする 0-0111-1111 = フィルタの第 1 ～ 7 段を有効にする 0-0011-1111 = フィルタの第 1 ～ 6 段を有効にする 0-0001-1111 = フィルタの第 1 ～ 5 段を有効にする 0-0000-1111 = フィルタの第 1 ～ 4 段を有効にする 0-0000-0111 = フィルタの第 1 ～ 3 段を有効にする ( デシメーション比 : 8)0-0000-0011 = フィルタの第 1 ～ 2 段を有効にする ( デシメーション比 : 4)0-0000-0001 = フィルタの第 1 段を有効にする ( デシメーション比 : 2)0-0000-0000 = FIR A フィルタを全て無効にする ( 既定値 )デュアル チャンネルモード : (Note 4)1-1111-1110 = フィルタの第 2 ～ 9 段を有効にする ( デシメーション比 : 256)0-1111-1110 = フィルタの第 2 ～ 8 段を有効にする 0-0111-1110 = フィルタの第 2 ～ 7 段を有効にする 0-0011-1110 = フィルタの第 2 ～ 6 段を有効にする 0-0001-1110 = フィルタの第 2 ～ 5 段を有効にする 0-0000-1110 = フィルタの第 2 ～ 4 段を有効にする 0-0000-0110 = フィルタの第 2 ～ 3 段を有効にする 0-0000-0010 = フィルタの第 2 段を有効にする ( デシメーション比 : 2)0-0000-0000 = FIR A フィルタを全て無効にする ( 既定値 )

Note 1: このレジスタは、シングルおよびデュアル チャンネルモードのみで使います。これらのレジスタの内容はサーモメータ符号化された値です。

2: SNR は各フィルタ段あたり約 2.5 dB 向上しますが、出力データレートは 1 段あたり 1/2 減少します。このレジスタを更新する場合、これに合わせてアドレス 0x02( レジスタ 5-3) のデータおよびクロックレートを更新する必要があります。アドレス 0x64( レジスタ 5-22) の設定も影響を受けます。最大デシメーション率はシングル チャンネルの場合 512、デュアル チャンネルモードの場合 256 です。

3: シングル チャンネルモードの場合、フィルタの第 1 段はアドレス 0x7A( レジスタ 5-35) の FIR_A<0> = 1で選択します。

4: デュアル チャンネルモードの場合、フィルタの第 1 段はアドレス 0x7A( レジスタ 5-35) の FIR_A<0> = 0で無効にします。

5: アドレス 0x7A の FIR_A<0> が FIR_A 設定の LSb です。デシメーション フィルタについては、セクション4.8.3「デシメーション フィルタ」を参照してください。

DS20005355A_JP - p.96 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-37: アドレス 0x7C - FIR B フィルタ (Note 1、Note 2)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

FIR_B<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 FIR_B<7:0>: チャンネル B( または Q) のデシメーション フィルタ FIR B の設定 (Note 3、Note 4)1111-1111 = フィルタの第 2 ～ 9 段を有効にする ( デシメーション比 : 256) 0111-1111 = フィルタの第 2 ～ 8 段を有効にする 0011-1111 = フィルタの第 2 ～ 7 段を有効にする 0001-1111 = フィルタの第 2 ～ 6 段を有効にする 0000-1111 = フィルタの第 2 ～ 5 段を有効にする 0000-0111 = フィルタの第 2 ～ 4 段を有効にする 0000-0011 = フィルタの第 2 ～ 3 段を有効にする 0000-0001 = フィルタの第 2 段を有効にする ( デシメーション比 : 2)0000-0000 = FIR B フィルタを全て無効にする ( 既定値 )

Note 1: このレジスタは、デュアル チャンネルモードのみで使います。このレジスタの内容はサーモメータ符号化された値です。工場出荷時にプログラムする場合があります。弊社にお問い合わせください。

2: このレジスタを使うには、アドレス 0x79( レジスタ 5-34) の EN_DSPPDUAL ビットをセットする必要があります。

3: SNR は各フィルタ段あたり約 2.5 dB 向上しますが、出力データレートは 1 段あたり 1/2 減少します。デュアル チャンネルモードの最大デシメーション係数は 256 です。このレジスタを更新する場合、これに合わせてアドレス 0x02( レジスタ 5-3) のデータおよびクロックレートを更新する必要があります。アドレス 0x64( レジスタ 5-22) の設定も影響を受けます。

4: デシメーション フィルタについては、セクション 4.8.3「デシメーション フィルタ」を参照してください。

レジスタ 5-38: アドレス 0x7D - 自動スキャン チャンネル順序 ( 下位バイト )

R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0 R/W-0

CH_ORDER<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH_ORDER<7:0>: CH_ORDER<23:0> の下位バイト (Note 1)0111-1000 = 既定値

Note 1: チャンネル順序の選択については表 4-1 を参照してください。選択するチャンネルの数についてはアドレス0x01( レジスタ 5-2) の SEL_NCH<2:0> を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.97

MCP37211-200 と MCP37D11-200

レジスタ 5-39: アドレス 0x7E - 自動スキャン チャンネル順序 ( 中位バイト )

R/W-1 R/W-0 R/W-1 R/W-0 R/W-1 R/W-1 R/W-0 R/W-0

CH_ORDER<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH_ORDER<15:8>: CH_ORDER<23:0> の中位バイト (Note 1)1010-1100 =既定値

Note 1: チャンネル順序の選択については表 4-1 を参照してください。選択するチャンネルの数についてはアドレス0x01( レジスタ 5-2) の SEL_NCH<2:0> を参照してください。

レジスタ 5-40: アドレス 0x7F - 自動スキャン チャンネル順序 ( 上位バイト )

R/W-1 R/W-0 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-0

CH_ORDER<23:16>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH_ORDER<23:16>: CH_ORDER<23:0> の上位バイト (Note 1)1000-1110 =既定値

Note 1: チャンネル順序の選択については表 4-1 を参照してください。選択するチャンネルの数についてはアドレス0x01( レジスタ 5-2) の SEL_NCH<2:0> を参照してください。

DS20005355A_JP - p.98 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-41: アドレス 0x80 - デジタル ダウンコンバータ制御 1 (MCP37D11-200) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

HBFILTER_B HBFILTER_A EN_NCO EN_AMPDITH EN_PHSDITH EN_LFSR EN_DDC_FS/8 EN_DDC1

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 HBFILTER_B: デュアル チャンネルモードでチャンネル B の DDC 出力のハーフバンド フィルタを選択します (Note 2)

1 = DDC 出力でハイパスフィルタを選択する 0 = DDC 出力でローパスフィルタを選択する ( 既定値 )

bit 6 HBFILTER_A: チャンネル A の DDC 出力のハーフバンド フィルタを選択します (Note 2)

1 = DDC 出力でハイパスフィルタを選択する 0 = DDC 出力でローパスフィルタを選択する ( 既定値 )

bit 5 EN_NCO: DDC1 の NCO を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

bit 4 EN_AMPDITH: NCO の振幅ディザリングを有効にします (Note 3、Note 4)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 3 EN_PHSDITH: NCO の位相ディザリングを有効にします (Note 3、Note 4)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 2 EN_LFSR: NCO の振幅および位相ディザリングに使うリニア フィードバック シフトレジスタ(LFSR) を有効にします

1 = 有効にする0 = 無効にする ( 既定値 )

bit 1 EN_DDC_FS/8: DDC2 の NCOを有効にして DDC出力信号の中心を fS/8/DER に設定します (Note 5)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 0 EN_DDC1: デジタル ダウンコンバータ 1 (DDC1) を有効にします

1 = 有効にする (Note 6)

0 = 無効にする ( 既定値 )

Note 1: このレジスタはシングル、デュアル、および CW 機能を有効にしたオクタル チャンネルモード (8CH_CW = 1)で使います。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: このフィルタは 2 倍のデシメーションを含みます。

- シングル チャンネルモード : HBFILTER_A のみを使う- デュアル チャンネルモード : HBFILTER_A と HBFILTER_B の両方を使う

3: LFSR を有効にする (<EN_LFSR> = 1) 必要があります。

4: 最適性能を得るには、EN_AMPDITH = 1と EN_PHSDITH = 1を推奨します。

5: DER は FIR A または FIR B フィルタで定義するデシメーション フィルタです。アップコンバータが有効でない場合の出力は I/Q データです。

6: DDC と NCO を有効にします。DDC 機能を使うにはビット 0、2、5 を全て有効にする必要があります。

2015 Microchip Technology Inc. DS20005355A_JP - p.99

MCP37211-200 と MCP37D11-200

レジスタ 5-42: アドレス 0x81 - デジタル ダウンコンバータ制御 2

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

FDR_BAND EN_DDC2 GAIN_HBF_DDC SEL_FDR SEL_DSPP 8CH_CW GAIN_8CH<1:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 FDR_BAND: 第 1 または第 2 ナイキスト帯域を選択します

1 = 第 2 ナイキスト帯域0 = 第 1 ナイキスト帯域 ( 既定値 )

bit 6 EN_DDC2: DDCでデジタル ハーフバンド フィルタ(HBF)後のDDC2を有効にします(MCP37D11-200)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 5 GAIN_HBF_DDC: DDC でのデジタル ハーフバンド フィルタ (HBF) 出力のゲインを選択します(MCP37D11-200) (Note 1)

1 = x2 0 = x1( 既定値 )

bit 4 SEL_FDR: 8 チャンネルまたはデュアル チャンネルモードの分数遅延リカバリ (FDR) を選択します(Note 2、Note 3)

1 = 8 チャンネルの FDR0 = デュアル チャンネルの FDR( 既定値 )

bit 3 SEL_DSPP: 8 チャンネルまたはデュアル チャンネルモードのデジタル信号後処理 (DSPP) 機能を選択します (Note 2、Note 3)

1 = 8 チャンネルの DSPP 0 = デュアル チャンネルの DSPP( 既定値 )

bit 2 8CH_CW:オクタル チャンネルモードでCWモードを有効にします(MCP37D11-200) (Note 3、Note 4)

1 = 有効にする0 = 無効にする ( 既定値 )

bit 1-0 GAIN_8CH<1:0>: オクタル チャンネルモードで CW 信号のゲイン係数を選択します

11 = x8、10 = x4、01 = x2、00 = x1( 既定値 )

Note 1: ハーフバンド フィルタ (HBF) は、帯域幅 B のフルバンド信号を 2 つのハーフバンド (B/2) に分割して使います。帯域幅が 1/2 に減るため、サンプリング レートの要件も 1/2 に減り、これは 2 倍のオーバーサンプリングと等価です。HBF はデジタルビデオおよびオーディオ信号アプリケーションのサブバンド コーディングに使います。信号処理のデジタル補間とデシメーションにも使います。

2: 分数遅延は入力のラウンドロビン方式サンプリングで発生するサンプリング スキューをデジタル補償します。詳細はセクション 4.8.1「デュアルおよびオクタル チャンネル モードの分数遅延リカバリ」を参照してください。

3: このビットを有効にすると、アドレス 0x86 ～ 0x95( レジスタ 5-47 ～ 5-62) の位相オフセット補正も有効になります。SEL_DSPP は、SEL_FDR ビットを有効にするグローバル設定ビットです。

4: CW モードが有効な場合の ADC 出力は、各チャンネルでデジタル位相オフセット、デジタルゲイン、デジタル オフセットをアドレス 0x86 ～ 0xA7( レジスタ 5-47 ～ 5-79) を使って制御した後に、8 チャンネルのデータを全て合計 ( 加算 ) した結果です。この結果は、フェイズドアレイ センサのビームフォーミングに似ています。

DS20005355A_JP - p.100 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-43: アドレス 0x82 - 数値制御オシレータ (NCO) チューニング ( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

NCO_TUNE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 NCO_TUNE <7:0>: NCO_TUNE<31:0> の下位バイト (Note 2) 0000-0000 = DC (0 Hz) (NCO_TUNE<31:0> = 0000 0000の場合 ) ( 既定値 )

Note 1: このレジスタは DDC が有効な場合、つまりアドレス 0x80( レジスタ 5-41) の EN_DDC1 = 1 の場合にのみ使います。NCO の詳細はセクション 4.8.4.4「数値制御オシレータ (NCO)」を参照してください。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: NCO 周波数 = (NCO_TUNE<31:0>/232) x fS/2、ここで fS はサンプリング クロックの周波数です。

レジスタ 5-44: アドレス 0x83 - 数値制御オシレータ (NCO) チューニング ( 中下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

NCO_TUNE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 NCO_TUNE<15:8>: NCO_TUNE<31:0> の中下位バイト (Note 2)0000-0000 = 既定値

Note 1: このレジスタは DDC が有効な場合、つまりアドレス 0x80( レジスタ 5-41) の EN_DDC1 = 1 の場合にのみ使います。NCO の詳細はセクション 4.8.4.4「数値制御オシレータ (NCO)」を参照してください。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: NCO 周波数 = (NCO_TUNE<31:0>/232) x fS/2、ここで fS はサンプリング クロックの周波数です。

2015 Microchip Technology Inc. DS20005355A_JP - p.101

MCP37211-200 と MCP37D11-200

レジスタ 5-45: アドレス 0x84 - 数値制御オシレータ (NCO) チューニング ( 中上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

NCO_TUNE<23:16>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 NCO_TUNE<23:16>: NCO_TUNE<31:0> の中上位バイト (Note 2)0000-0000 = 既定値

Note 1: このレジスタは DDC が有効な場合、つまりアドレス 0x80( レジスタ 5-41) の EN_DDC1 = 1 の場合にのみ使います。NCO の詳細はセクション 4.8.4.4「数値制御オシレータ (NCO)」を参照してください。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: NCO 周波数 = (NCO_TUNE<31:0>/232) x fS/2、ここで fS はサンプリング クロックの周波数です。

レジスタ 5-46: アドレス 0x85 - 数値制御オシレータ (NCO) チューニング ( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

NCO_TUNE<31:24>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 NCO_TUNE<31:24>: NCO_TUNE<31:0> の上位バイト (Note 2)1111-1111 = fS/2 (NCO_TUNE<31:0> = 0xFFFF FFFF の場合 )•••0000-0000 = 既定値

Note 1: このレジスタは DDC が有効な場合、つまりアドレス 0x80( レジスタ 5-41) の EN_DDC1 = 1 の場合にのみ使います。NCO の詳細はセクション 4.8.4.4「数値制御オシレータ (NCO)」を参照してください。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: NCO 周波数 = (NCO_TUNE<31:0>/232) x fS/2、ここで fS はサンプリング クロックの周波数です。

DS20005355A_JP - p.102 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-47: アドレス 0x86 - CW または DDC モードのチャンネル 0 NCO 位相オフセット

( 下位バイト ) (Note 1、Note 2)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH0_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH0_NCO_PHASE<7:0>: CH0_NCO_PHASE<15:0> の下位バイト (Note 3)1111-1111 = 1.4 °(CH0_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH0_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: このレジスタ ( アドレス 0x86 ～ 0xA7)、レジスタ 5-47 ～ 5-79) の効果があるのは、以下のモードを使う場合のみです。

- オクタル チャンネルモードでの DDC 適用 CW モード

- DDC 適用シングルおよびデュアル チャンネルモード

アドレス 0x81( レジスタ 5-42) の 8CH_CW ビットの設定を参照してください。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。このレジスタの効果があるのは MCP37D11-200 のみであり、MCP37211-200 では効果がありません。

2: チャンネル 0 は CH_ORDER<23:0> で選択した 1 番目のチャンネルです。

3: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-48: アドレス 0x87 - CW または DDC モードのチャンネル 0 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH0_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH0_NCO_PHASE<15:8>: CH0_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH0_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH0_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note1 と 2 を参照してください。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

2015 Microchip Technology Inc. DS20005355A_JP - p.103

MCP37211-200 と MCP37D11-200

レジスタ 5-49: アドレス 0x88 - CW または DDC モードのチャンネル 1 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH1_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH1_NCO_PHASE<7:0>: CH1_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH1_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH1_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 1 は CH_ORDER<23:0> ビットで選択した 2番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-50: アドレス 0x89 - CW または DDC モードのチャンネル 1 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH1_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH1_NCO_PHASE <15:8>: CH1_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH1_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH1_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 1 は CH_ORDER<23:0> ビットで選択した 2番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

DS20005355A_JP - p.104 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-51: アドレス 0x8A - CW または DDC モードのチャンネル 2 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH2_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH2_NCO_PHASE<7:0>: CH2_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH2_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH2_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 2 は CH_ORDER<23:0> ビットで選択した 3番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-52: アドレス 0x8B - CW または DDC モードのチャンネル 2 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH2_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH2_NCO_PHASE <15:8>: CH2_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH2_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH2_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 2 は CH_ORDER<23:0> ビットで選択した 3番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

2015 Microchip Technology Inc. DS20005355A_JP - p.105

MCP37211-200 と MCP37D11-200

レジスタ 5-53: アドレス 0x8C - CW または DDC モードのチャンネル 3 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH3_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH3_NCO_PHASE<7:0>: CH3_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH3_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH3_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 3 は CH_ORDER<23:0> ビットで選択した 4番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-54: アドレス 0x8D - CW または DDC モードのチャンネル 3 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH3_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH3_NCO_PHASE <15:8>: CH3_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH3_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH3_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 3 は CH_ORDER<23:0> ビットで選択した 4番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

DS20005355A_JP - p.106 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-55: アドレス 0x8E - CW または DDC モードのチャンネル 4 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH4_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH4_NCO_PHASE<7:0>: CH4_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH4_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH4_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 4 は CH_ORDER<23:0> ビットで選択した 5番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-56: アドレス 0x8F - CW または DDC モードのチャンネル 4 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH4_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH4_NCO_PHASE <15:8>: CH4_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH4_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH4_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 4 は CH_ORDER<23:0> ビットで選択した 5番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

2015 Microchip Technology Inc. DS20005355A_JP - p.107

MCP37211-200 と MCP37D11-200

レジスタ 5-57: アドレス 0x90 - CW または DDC モードのチャンネル 5 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH5_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH5_NCO_PHASE<7:0>: CH5_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH5_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH5_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 5 は CH_ORDER<23:0> ビットで選択した 6番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-58: アドレス 0x91 - CW または DDC モードのチャンネル 5 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH5_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH5_NCO_PHASE <15:8>: CH5_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH5_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH5_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 5 は CH_ORDER<23:0> ビットで選択した 6番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

DS20005355A_JP - p.108 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-59: アドレス 0x92 - CW または DDC モードのチャンネル 6 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH6_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH6_NCO_PHASE<7:0>: CH6_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH6_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH6_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 6 は CH_ORDER<23:0> ビットで選択した 7番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-60: アドレス 0x93 - CW または DDC モードのチャンネル 6 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH6_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH6_NCO_PHASE <15:8>: CH6_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH6_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH6_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 6 は CH_ORDER<23:0> ビットで選択した 7番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

2015 Microchip Technology Inc. DS20005355A_JP - p.109

MCP37211-200 と MCP37D11-200

レジスタ 5-61: アドレス 0x94 - CW または DDC モードのチャンネル 7 NCO 位相オフセット

( 下位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH7_NCO_PHASE<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH7_NCO_PHASE<7:0>: CH7_NCO_PHASE<15:0> の下位バイト (Note 2)1111-1111 = 1.4 °(CH7_NCO_PHASE<15:0> = 0x00FF の場合 )•••0000-0000 = 0 °(CH7_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 7 は CH_ORDER<23:0> ビットで選択した 8番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

レジスタ 5-62: アドレス 0x95 - CW または DDC モードのチャンネル 7 NCO 位相オフセット( 上位バイト ) (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH7_NCO_PHASE<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH7_NCO_PHASE <15:8>: CH7_NCO_PHASE<15:0> の上位バイト (Note 2)1111-1111 = 359.995 °(CH7_NCO_PHASE<15:0> = 0xFFFF の場合 )•••0000-0000 = 0 °(CH7_NCO_PHASE<15:0> = 0x0000 の場合 ) ( 既定値 )

Note 1: レジスタ 5-47 の Note 1 を参照してください。チャンネル 7 は CH_ORDER<23:0> ビットで選択した 8番目のチャンネルです。

2: CH(n)_NCO_PHASE_OFFSET<15:0> = 216 x 位相オフセット値 /360

DS20005355A_JP - p.110 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-63: アドレス 0x96 - チャンネル 0 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH0_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH0_DIG_GAIN<7:0>: チャンネル 0 のデジタルゲイン設定 (Note 2、Note 3)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 0 は CH_ORDER<23:0> ビットで選択した 1 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: このレジスタのビットはあらかじめ工場でプログラムできる可能性があります。弊社にお問い合わせください。

3: 最大値 = 0x7F (3.96875)、最小値 = 0x80 (-4)、ステップサイズ = 0x01 (0.03125) です。0x81 ～ 0xFF のビットは、0x00 ～ 0x80 の 2 の補数です。負のゲイン設定は出力を反転させます。

2015 Microchip Technology Inc. DS20005355A_JP - p.111

MCP37211-200 と MCP37D11-200

レジスタ 5-64: アドレス 0x97 - チャンネル 1 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH1_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH1_DIG_GAIN<7:0>: チャンネル 1 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 1 は CH_ORDER<23:0> ビットで選択した 2 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

DS20005355A_JP - p.112 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-65: アドレス 0x98 - チャンネル 2 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH2_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH2_DIG_GAIN<7:0>: チャンネル 2 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 2 は CH_ORDER<23:0> ビットで選択した 3 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.113

MCP37211-200 と MCP37D11-200

レジスタ 5-66: アドレス 0x99 - チャンネル 3 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH3_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH3_DIG_GAIN<7:0>: チャンネル 3 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 3 は CH_ORDER<23:0> ビットで選択した 4 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

DS20005355A_JP - p.114 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-67: アドレス 0x9A - チャンネル 4 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH4_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH4_DIG_GAIN<7:0>: チャンネル 4 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 4 は CH_ORDER<23:0> ビットで選択した 5 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.115

MCP37211-200 と MCP37D11-200

レジスタ 5-68: アドレス 0x9B - チャンネル 5 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH5_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH5_DIG_GAIN<7:0>: チャンネル 5 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 5 は CH_ORDER<23:0> ビットで選択した 6 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

DS20005355A_JP - p.116 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-69: アドレス 0x9C - チャンネル 6 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH6_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH6_DIG_GAIN<7:0>: チャンネル 6 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 6 は CH_ORDER<23:0> ビットで選択した 7 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

2015 Microchip Technology Inc. DS20005355A_JP - p.117

MCP37211-200 と MCP37D11-200

レジスタ 5-70: アドレス 0x9D - チャンネル 7 デジタルゲイン (Note 1)

R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0

CH7_DIG_GAIN<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH7_DIG_GAIN<7:0>: チャンネル 7 のデジタルゲイン設定 (Note 2)1111-1111 = -0.03125 1111-1110 = -0.06251111-1101 = -0.093751111-1100 = -0.125•••1000-0011 = -3.906251000-0010 = -3.93751000-0001 = -3.968751000-0000 = -40111-1111 = 3.96875( 最大 ) 0111-1110 = 3.93750111-1101 = 3.906250111-1100 = 3.875•••0011-1100 = 1.875( 既定値 )•••0000-0011 = 0.093750000-0010 = 0.06250000-0001 = 0.031250000-0000 = 0.0

Note 1: チャンネル 7 は CH_ORDER<23:0> ビットで選択した 8 番目のチャンネルです。チャンネル選択ビットの設定は、アドレス 0x7D ～ 0x7F( レジスタ 5-38 ～ 5-40) を参照してください。

2: レジスタ 5-63 の Note2 と 3 を参照してください。

DS20005355A_JP - p.118 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-71: アドレス 0x9E - チャンネル 0 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH0_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH0_DIG_OFFSET <7:0>: チャンネル 0 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0> 0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

レジスタ 5-72: アドレス 0x9F - チャンネル 1 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH1_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH1_DIG_OFFSET <7:0>: チャンネル 1 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0> •••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

2015 Microchip Technology Inc. DS20005355A_JP - p.119

MCP37211-200 と MCP37D11-200

レジスタ 5-73: アドレス 0xA0 - チャンネル 2 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH2_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH2_DIG_OFFSET <7:0>: チャンネル 2 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

レジスタ 5-74: アドレス 0xA1 - チャンネル 3 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH3_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH3_DIG_OFFSET <7:0>: チャンネル 3 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

DS20005355A_JP - p.120 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-75: アドレス 0xA2 - チャンネル 4 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH4_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH4_DIG_OFFSET <7:0>: チャンネル 4 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

レジスタ 5-76: アドレス 0xA3 - チャンネル 5 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH5_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH5_DIG_OFFSET <7:0>: チャンネル 5 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0x01 x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0xFF x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

2015 Microchip Technology Inc. DS20005355A_JP - p.121

MCP37211-200 と MCP37D11-200

レジスタ 5-77: アドレス 0xA4 - チャンネル 6 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH6_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH6_DIG_OFFSET <7:0>: チャンネル 6 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

レジスタ 5-78: アドレス 0xA5 - チャンネル 7 デジタル オフセット (Note 1)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

CH7_DIG_OFFSET<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CH7_DIG_OFFSET <7:0>: チャンネル 7 のデジタル オフセット設定ビット (Note 2)1111-1111 = 0xFF x DIG_OFFSET_WEIGHT<1:0>•••0000-0001 = 0x01 x DIG_OFFSET_WEIGHT<1:0>0000-0000 = 0( 既定値 )

Note 1: 対応するチャンネルは表 4-19 を参照してください。

2: オフセット値は 2 の補数です。この値とアドレス 0xA7( レジスタ 5-79) の DIG_OFFSET_WEIGHT<1:0>を乗算します。

DS20005355A_JP - p.122 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

レジスタ 5-79: アドレス 0xA7 - デジタル オフセット重み付け制御

R/W-0 R/W-1 R/W-0 R/W-0 R/W-0 R/W-1 R/W-1 R/W-1

FCB<5:3> DIG_OFFSET_WEIGHT<1:0> FCB<2:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-5 FCB<5:3>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

bit 4-3 DIG_OFFSET_WEIGHT<1:0>: デジタル オフセット設定の重み付けを制御します (Note 1)11 = 2 LSb x デジタルゲイン

10 = LSb x デジタルゲイン

01 = LSb/2 x デジタルゲイン

00 = LSb/4 x デジタルゲイン、( 既定値 )

bit 2-0 FCB<2:0>: 工場管理ビットです。ユーザ用ではありません。プログラムしないでください。

Note 1: このビット設定は、アドレス 0x9E ～ 0xA5( レジスタ 5-71 ～ 5-78) のデジタル オフセット設定レジスタに対して使い

ます。

レジスタ 5-80: アドレス 0xC0 - 校正ステータス表示

R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

CAL_STAT FCB<6:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7 CAL_STAT: 電源投入自動校正ステータス表示フラグビット

1 = デバイス起動時校正が完了した

0 = デバイス起動時校正は完了していない

bit 6-0 FCB<6:0>: 工場管理ビットです。これらのビットは読み出し可能ですが、ユーザにとっては意味がありません。

レジスタ 5-81: アドレス 0xD1 - PLL 校正およびステータス表示

R-x R-x R-x R-x R-x R-x R-x R-x

FCB<4:3> PLL_CAL_STAT FCB<2:1> PLL_VCOL_STAT PLL_VCOH_STAT FCB<0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-6 FCB<4:3>: 工場管理ビットです。これらのビットは読み出し可能ですが、ユーザにとっては意味がありません。

bit 5 PLL_CAL_STAT: PLL 自動校正ステータス表示フラグビット (Note 1)1 = 完了 : PLL 自動校正が完了した

0 = 未完了 : PLL 自動校正は完了していない

bit 4-3 FCB<2:1>: 工場管理ビットです。これらのビットは読み出し可能ですが、ユーザにとっては意味がありません。

2015 Microchip Technology Inc. DS20005355A_JP - p.123

MCP37211-200 と MCP37D11-200

bit 2 PLL_VCOL_STAT: PLL ドリフト ステータス表示ビット

1 = 低 VCO 周波数で PLL がロック外にドリフトした

0 = PLL は通常動作している

bit 1 PLL_VCOH_STAT: PLL ドリフト ステータス表示ビット

1 = 高 VCO 周波数で PLL がロック外にドリフトした

0 = PLL は通常動作している

bit 0 FCB<0>: 工場管理ビットです。このビットは読み出し可能ですが、ユーザにとっては意味がありません。

Note 1: アドレス 0x6B( レジスタ 5-27) の PLL_CALTRIG ビットの設定を参照してください。

レジスタ 5-82: アドレス 0x15C - チップ ID( 下位バイト ) (Note 1)

R-x R-x R-x R-x R-x R-x R-x R-x

CHIP_ID<7:0>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CHIP_ID<7:0>: デバイスのチップ ID:CHIP ID<15:0> の下位バイト

Note 1: 読み出し専用レジスタです。工場出荷時にプログラム済みです。

例 : MCP37231-200:「0000 1000 0111 0000」

MCP37221-200:「0000 1000 0101 0000」

MCP37211-200:「0000 1000 0011 0000」

MCP37D31-200:「0000 1010 0111 0000」

MCP37D21-200:「0000 1010 0101 0000」

MCP37D11-200:「0000 1010 0011 0000」

レジスタ 5-83: アドレス 0x15D - チップ ID( 上位バイト ) (Note 1)

R-x R-x R-x R-x R-x R-x R-x R-x

CHIP_ID<15:8>

bit 7 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

-n = POR 時の値 「1」 = ビットはセット 「0」 = ビットはクリア x = ビットは未知

bit 7-0 CHIP_ID<15:8>: デバイスのチップ ID:CHIP ID<15:0> の上位バイト

Note 1: 読み出し専用レジスタです。内部で使うためにあらかじめ工場でプログラム済みです。

レジスタ 5-82 の Note1 の例を参照してください。

レジスタ 5-81: アドレス 0xD1 - PLL 校正およびステータス表示 ( 続き )

DS20005355A_JP - p.124 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

6.0 開発サポート

Microchip 社は、同社の高速 ADC 製品の評価に使える高速ADC評価プラットフォームを提供しています。このプラットフォームは MCP37XXX 評価用ボード、FPGA ベースのデータキャプチャ カード、ADC の設

定と評価に使う PC ベースのグラフィカル ユーザ インターフェイス (GUI) ソフトウェアで構成されます。図 6-1 と 6-2 に、この評価ツールを示します。この評価プラットフォームを使うと、固別のアプリケーション要件に対するADCの性能を迅速に評価できます。詳細は http://www.microchip.com を参照してください。

図 6-1: 12 ビット ADC 評価用ボードと高速データキャプチャ カード

図 6-2: PC ベースのグラフィカル ユーザ インターフェイス ソフトウェア

(b) MCP37XXX High-Speed Pipeline (a) MCP37X1X-200, 12-Bit 200 MspsADC VTLA Evaluation Board ADC Data Capture Card

2015 Microchip Technology Inc. DS20005355A_JP - p.125

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.126 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

7.0 用語

アナログ入力帯域幅 ( フルパワー帯域幅 )

基本周波数 (FFT 解析で決定 ) のスペクトル電力が 3dB 低下するアナログ入力周波数。

アパーチャ遅延またはサンプリング遅延

入力サンプリング クロックの立ち上がりエッジからサンプリングが実際に発生する時点までの遅延。

アパーチャ不確定性

アパーチャ遅延のサンプル間ばらつき。

アパーチャ遅延ジッタ

アパーチャ遅延時間の変換動作間のばらつき。この無作為の変動は、AC 入力をサンプリングする際のノイズになります。ジッタのみによる信号 / ノイズ比は下式で求められます。

式 7-1:

校正アルゴリズム

本デバイスは ADC の性能を向上するために、特許取得済みのアナログおよびデジタル校正アルゴリズムを2 つ使っています。高調波歪み補正 (HDC) と DAC ノイズ キャンセレーション (DNC) です。アルゴリズムは静電容量の不整合、電荷注入誤差、オペアンプの有限ゲイン等、直線性を損なう各種要因を補償します。これらのアルゴリズムを電源投入シーケンス内 ( フォアグラウンド ) と、バックグラウンド モードの両方で実行します。

• 起動時校正 : 起動後、最初の 227 クロックサイクル内で校正を実行する。正確な ADC 性能を得るために、デバイスの電源投入後の電源投入校正の間、ユーザは待機する必要がある。

• バックグラウンド校正 : この校正は、ADC が変換を実行している間バックグラウンドで実行される。更新レートは約 230 クロックサイクルごとである。

チャンネル クロストーク

マルチ チャンネルモードで、隣接チャンネルから対象チャンネルに容量結合した信号の計測値。隣接チャンネルにフルスケール入力信号を印加して計測します。クロストークは隣接チャンネル入力に印加した信号の電力に対する、容量結合した信号の電力 ( 対象チャンネルの出力で計測 ) の比です。通常、dBc 単位で表します。

パイプライン遅延 ( レイテンシ )

レイテンシは変換開始から、そのデータが出力ドライ

バ段に供給されるまでのクロックサイクル数です。あ

る特定のサンプルに対するデータは、そのサンプルの

取得後パイプライン遅延と出力遅延を加えた時間の経

過後に得られます。新しいデータはクロックサイクル

ごとに得られますが、データはパイプライン遅延と出

力遅延を加えた時間の分遅れます。

クロックのパルス幅およびデューティ サイクル

クロックのデューティ サイクルは、クロック信号が論理 High を保つ時間 ( クロックパルス幅 ) の、1 クロック周期に対する比率です。デューティ サイクルは通常、百分率で表します。完全な差動正弦波クロックのデューティ サイクルは 50% になります。

微分非直線性(DNL、ノー ミッシングコード)

理想的な ADC は、正確に 1 LSB 間隔でコードが遷移します。DNL はこの理想値からの偏差です。12 ビット分解能までノー ミッシング コードとは、全ての動作条件にわたり 4096 通りのコードを全て出力する必要がある事を意味します。

積分非直線性 (INL)

INL は、負のフルスケールから正のフルスケールに引いた理想直線と各コードの偏差の最大値です。

信号 / ノイズ比 (SNR)

SNR はノイズフロア電力 (PN) に対する、基本波電力(PS) の比率を、ナイキスト周波数より下で DC と最初の 9 つの高調波の電力を除いて求めた値です。

式 7-2:

SNR は、基本波の絶対電力を基準として使う場合はdBc( 対キャリア dB) 単位、基本波の電力をコンバータのフルスケール レンジに外挿する場合は dBFS( 対フルスケール dB) 単位のどちらかで表します。

信号 /( ノイズ＋歪 ) 比 (SINAD)

SINAD は、ノイズ (PN) と歪み (PD) を含む、基本波以外の全てのスペクトル成分の電力に対する、基本波電力 (PS) の比率を、ナイキスト周波数より下で DC を除いて求めた値です。

SNRJITTER 20 2 fIN tJITTER log–=

SNR 10PSPN-------

log=

2015 Microchip Technology Inc. DS20005355A_JP - p.127

MCP37211-200 と MCP37D11-200

式 7-3:

SINAD は、基本波の絶対電力を基準として使う場合はdBc( 対キャリア dB) 単位、基本波の電力をコンバータのフルスケール レンジに外挿する場合は dBFS( 対フルスケール dB) 単位のどちらかで表します。

有効ビット数 (ENOB)

ある入力周波数での正弦波入力に対する有効ビット数は、計測した SINAD から下式により直接計算できます。

式 7-4:

ゲインエラー

ゲインエラーは、ADC の実際の入力フルスケール レンジの理想値からの偏差です。ゲインエラーは理想入力フルスケール レンジに対するパーセンテージで表します。

ゲインエラーは通常 LSB またはフルスケール レンジに対するパーセンテージ (%FSR) で表します。

ゲインエラー ドリフト

ゲインエラー ドリフトは、周囲温度の変化によるゲインエラーの変動です。通常、ppm/ で表します。

オフセット誤差

最上位ビット桁上げは、AIN+ = AIN- の 1/2 LSB 下のアナログ値で発生するはずです。オフセット誤差は、この点から実際の桁上げが起こる点の偏差として定義します。

温度ドリフト

オフセット誤差とゲインエラーの温度ドリフトは、TMIN ～ TMAX の範囲で得られる値の、初期値 (+25 )からの最大変化を規定します。

最大変換レート

パラメータ試験を実施する最大クロックレート。

最小変換レート

パラメータ試験を実施する最小クロックレート。

スプリアスフリー ダイナミック レンジ(SFDR)

SFDR は、基本波以外のスペクトルの最大成分 ( スプリアスまたは高調波 ) に対する、基本波電力の比率です。SFDR は、通常 dBC( 対キャリア dB) 単位または dBFSで表します。

全高調波歪み (THD)

THD は、最初の 13 の高調波の合計電力 (PD) に対する、基本波電力 (PS) の比率です。

式 7-5:

THD は、通常 dBC( 対キャリア dB) 単位で表します。THD は下式で示される場合もあります。

式 7-6:

ツートーン相互変調歪み ( ツートーン IMD、IMD3)

ツートーン IMD は、2fIN1 - fIN2 または 2fIN2 - fIN1 のど

ちらかの周波数におけるワースト スペクトル成分の

電力に対する、基本波電力 ( 周波数 fIN1 と fIN2) の比率

です。ツートーン IMDは入力振幅と周波数 (fIN1 と fIN2)の関数です。基本波の絶対電力を基準として使う場合

は dBc( 対キャリア dB) 単位、基本波の電力をコンバー

タのフルスケール レンジに外挿する場合は dBFS( 対

フルスケール dB) 単位のどちらかで表します。

SINAD 10PS

PD PN+----------------------

log=

10–= 10SNR10

-----------–

10THD

10------------–

–log

ENOB SINAD 1.76–6.02

----------------------------------= THD 10PSPD--------

log=

THD 20V2

2V3

2V4

2 Vn2

+ + + +

V12

------------------------------------------------------------------log–=

V1 = 基本周波数の RMS 振幅

V2 ～ Vn = 2 次から n 次の高調波の振幅

DS20005355A_JP - p.128 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

電源電圧除去比 (PSRR)

ADC 出力の変換に対する電源電圧の変化の比率として計測します。

• AC PSRR:

式 7-7:

AC PSRR は通常、dBc 単位で表します。

• DC PSRR:

DC PSRR は通常、mV/V または dB で表します。

式 7-8:

コモンモード除去比 (CMRR)

コモンモード除去比とは、差動入力ペアの両側に共通する信号を除去するデバイスの能力です。コモンモード信号は、AC または DC 信号または両者の組み合わせの場合があります。CMRR はコモンモード信号ゲインに対する差動信号ゲインの比率として計測し、下式に従って dB 単位で表します。

式 7-9:

PSRRAC 20AVDDVOUT--------------------

log=

PSRRDC 20AVDD

VOFFSET-------------------------------

log=

CMRR 20ADIFFACM

------------------

log=

ADIFF = 出力コード /差動電圧

ADIFF = 出力コード /コモンモード電圧

2015 Microchip Technology Inc. DS20005355A_JP - p.129

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.130 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

8.0 パッケージ情報

8.1 パッケージ マーキング情報

A1A1

XXXXXXXXXXXXXXXXXXXXXX

YYWWNNNXXXXXXXXXXX

凡例 : XX...X お客様固有情報Y 年コード ( 西暦の下 1 桁 )YY 年コード ( 西暦の下 2 桁 )WW 週コード (1 月の第 1 週を「01」とする )NNN 英数字のトレーサビリティ コード つや消し錫 (Sn) の使用を示す鉛フリーの JEDEC® マーク* このパッケージは鉛フリーです。鉛フリー JEDC マーク ( )

は外箱に表記しています。

Note: Microchip 社の製品番号が 1 行に収まりきらない場合は複数行を使います。この場合、お客様固有情報に使える文字数が制限されます。

3e

3e

124 ピン VTLA (9 x 9 x 0.9 mm) 例

MCP37211200-I/TL

^^1444256

3e

2015 Microchip Technology Inc. DS20005355A_JP - p.131

MCP37211-200 と MCP37D11-200

124 端子超薄型リードレスアレイ パッケージ (TL) - 9 x 9 x 0.9 mm ボディ [VTLA]

Microchip Technology Drawing C04-193A Sheet 1/2

Note: 最新のパッケージ図面については、以下のウェブページにある『Microchip Packaging Specification』を参照してください。 http://www.microchip.com/packaging

DS20005355A_JP - p.132 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

124 端子超薄型リードレスアレイ パッケージ (TL) - 9 x 9 x 0.9 mm ボディ [VTLA]

Notes:

1. ピン 1 のビジュアル インデックスの場所にはばらつきがありますが、必ず斜線部分内にあります。

2. パッケージは切削切り出しされています。

3. 寸法と許容誤差は ASME Y14.5M に準拠しています。

BSC: 基本寸法、理論的に正確な値、許容誤差なしで表示

REF: 参考寸法、通常は許容誤差を含まない、情報としてのみ提示される値

Microchip Technology Drawing C04-193A Sheet 2/2

Note: 最新のパッケージ図面については、以下のウェブページにある『Microchip Packaging Specification』を参照してください。 http://www.microchip.com/packaging

単位 ミリメートル

寸法限界 最小値 公称値 最大値

ピン数 N 124

ピッチ eT 0.50 BSC

ピッチ ( 内側端子リングから外側端子リング ) eR 0.50 BSC

全高 A 0.80 0.85 0.90

スタンドオフ A1 0.00 - 0.05

全幅 E 9.00 BSC

露出パッド幅 E2 6.40 6.55 6.70

全長 D 9.00 BSC

露出パッド長 D2 6.40 6.55 6.70

コンタクト幅 b 0.20 0.25 0.30

コンタクト長 L 0.20 0.25 0.30

コンタクト - 露出パッド間距離 K 0.20 - -

2015 Microchip Technology Inc. DS20005355A_JP - p.133

MCP37211-200 と MCP37D11-200

124 超薄型リードレスアレイ パッケージ (TL) - 9 x 9 x 0.9 mm ボディ [VTLA]

Notes:

1. 寸法と許容誤差は ASME Y14.5M に準拠しています。

BSC: 基本寸法、理論的に正確な値、許容誤差なしで表示

Microchip Technology Drawing No.C04-2193A

Note: 最新のパッケージ図面については、以下のウェブページにある『Microchip Packaging Specification』を参照してください。 http://www.microchip.com/packaging

RECOMMENDED LAND PATTERN

SILK SCREEN

EE/2

W2W3

G2

G4X1

G5X4

C2

C1

G3

G1

X2

E

T2

単位 ミリメートル

寸法限界 最小値 公称値 最大値

コンタクトピッチ N 0.50 BSC

パッド クリアランス G1 0.20

パッド クリアランス G2 0.20

パッド クリアランス G3 0.20

パッド クリアランス G4 0.20

コンタクト - センターパッド間クリアランス (X4) G5 0.20

オプションのセンターパッド幅 T2 6.60

オプションのセンターパッド長 W2 6.60

オプションのセンターパッド面取り (X4) W3 0.10

コンタクトパッド間隔 C1 8.50

コンタクトパッド間隔 C2 8.50

コンタクトパッド幅 (X124) X1 0.30

コンタクトパッド長 (X124) X2 0.30

DS20005355A_JP - p.134 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

補遺 A: 改訂履歴

リビジョン A (2014 年 10 月 )

• 本書の初版です。

2015 Microchip Technology Inc. DS20005355A_JP - p.135

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.136 2015 Microchip Technology Inc.

MCP37211-200 と MCP37D11-200

製品識別システム

ご注文または製品の価格や納期に関するお問い合わせは、弊社または販売代理店までお問い合わせください。

製品番号 X /XX-XXX

サンプリング パッケージ温度レンジ

デバイス

デバイス : MCP37211-200: 8チャンネルMUX搭載12ビット低消費電力ADCMCP37D11-200: 8 チャンネル MUX、デジタル ダウンコンバータ、

CWビームフォーミング回路搭載12ビット低消費電力 ADC

サンプリングレート :

200 = 200 Msps

温度レンジ : I = -40 ～ +85 ( 産業用 )

パッケージ : TL = 端子超薄型リードレスアレイ パッケージ - 　9 x 9 x 0.9 mm ボディ (VTLA)、124 ピン

TE* = ボール プラスチック薄型狭ピッチ ボール グリッドアレイ - 8 x 8 x 1.08 mm ボディ (TFBGA)、121 ピン

*在庫/供給状況についてはMicrochip社までお問い合わせください。

レート

例 :

a) MCP37211-200I/TL: 200 Msps、産業用温度レンジ、124LD VTLA パッケージ

b) MCP37D11-200I/TE*: 200 Msps、産業用温度レンジ、121LD TFBGAパッケージ

c) MCP37D11-200I/TL: 200 Msps、 産業用温度レンジ、 124LD VTLA パッケージ

*在庫 /供給状況についてはMicrochip社までお問い合わせください。

2015 Microchip Technology Inc. DS20005355A_JP - p.137

MCP37211-200 と MCP37D11-200

NOTES:

DS20005355A_JP - p.138 2015 Microchip Technology Inc.

Microchip 社製デバイスのコード保護機能に関して以下の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティ レベルは、現在市場に

流通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解では、こうした手法

は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知

的所有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱いているお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保

護機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社の

コード保護機能の侵害は、デジタル ミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著作

物に不正なアクセスを受けた場合、デジタル ミレニアム著作権法の定めるところにより損害賠償訴訟を起こす権利があります。

本書に記載されているデバイス アプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

関して、状態、品質、性能、商品性、特定目的への適合性を

はじめとする、いかなる類の表明も保証も行いません。

Microchip 社は、本書の情報およびその使用に起因する一切の

責任を否認します。生命維持装置あるいは生命安全用途に

Microchip 社の製品を使用する事は全て購入者のリスクとし、

また購入者はこれによって発生したあらゆる損害、クレーム、

訴訟、費用に関して、Microchip 社は擁護され、免責され、損

害を受けない事に同意するものとします。暗黙的あるいは明

示的を問わず、Microchip 社が知的財産権を保有しているライ

センスは一切譲渡されません。

2015 Microchip Technology Inc.

商標

Microchip 社の名称とロゴ、Microchipロゴ、dsPIC、FlashFlex、KEELOQ、KEELOQ ロゴ、MPLAB、PIC、PICmicro、PICSTART、PIC32 ロゴ、rfPIC、SST、SST ロゴ、SuperFlash、UNI/O は、米

国およびその他の国におけるMicrochip Technology Incorporatedの登録商標です。

FilterLab、Hampshire、HI-TECH C、Linear Active Thermistor、MTP、SEEVAL、Embedded Control Solutions Company は、

米国におけるMicrochip Technology Incorporatedの登録商標

です。

Silicon Storage Technology は、他の国における Microchip Technology Inc. の登録商標です。

Analog-for-the-Digital Age、Application Maestro、BodyCom、

chipKIT、chipKIT ロゴ、CodeGuard、dsPICDEM、dsPICDEM.net、dsPICworks、dsSPEAK、ECAN、ECONOMONITOR、

FanSense、HI-TIDE、In-Circuit Serial Programming、ICSP、Mindi、MiWi、MPASM、MPF、MPLAB Certified ロゴ、MPLIB、MPLINK、mTouch、Omniscient Code Generation、PICC、

PICC-18、PICDEM、PICDEM.net、PICkit、PICtail、REAL ICE、rfLAB、Select Mode、SQl、Serial Quad I/O、Total Endurance、TSHARC、UniWinDriver、WiperLock、ZENA および Z-Scaleは、米国およびその他の Microchip Technology Incorporatedの商標です。

SQTP は、米国における Microchip Technology Incorporatedのサービスマークです。

GestIC および ULPP は、Microchip Technology Inc. の子会社

である Microchip Technology Germany II GmbH & Co. & KG 社

の他の国における登録商標です。

その他本書に記載されている商標は各社に帰属します。

© 2015, Microchip Technology Incorporated, All Rights Reserved.

ISBN: 978-1-63276-768-4

DS20005355A_JP - p.139

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham ( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システム プロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コード ホッピング デバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。

DS20005355A_JP - p.140 2015 Microchip Technology Inc.

北米本社2355 West Chandler Blvd.Chandler, AZ 85224-6199Tel: 480-792-7200 Fax: 480-792-7277技術サポート : http://www.microchip.com/supportURL: www.microchip.com

アトランタDuluth, GA Tel: 678-957-9614 Fax: 678-957-1455

オースティン、TXTel: 512-257-3370

ボストンWestborough, MATel: 774-760-0087 Fax: 774-760-0088

シカゴItasca, ILTel: 630-285-0071 Fax: 630-285-0075

クリーブランドIndependence, OHTel: 216-447-0464Fax: 216-447-0643

ダラスAddison, TXTel: 972-818-7423 Fax: 972-818-2924

デトロイトNovi, MI Tel: 248-848-4000

ヒューストン、TXTel: 281-894-5983

インディアナポリスNoblesville, INTel: 317-773-8323Fax: 317-773-5453

ロサンゼルスMission Viejo, CATel: 949-462-9523 Fax: 949-462-9608

ニューヨーク、NY Tel: 631-435-6000

サンノゼ、CATel: 408-735-9110

カナダ - トロント

Tel: 905-673-0699 Fax: 905-673-6509

アジア / 太平洋アジア太平洋支社Suites 3707-14, 37th FloorTower 6, The GatewayHarbour City, KowloonHong KongTel: 852-2943-5100Fax: 852-2401-3431

オーストラリア - シドニー

Tel: 61-2-9868-6733Fax: 61-2-9868-6755

中国 - 北京

Tel: 86-10-8569-7000Fax: 86-10-8528-2104

中国 - 成都

Tel: 86-28-8665-5511Fax: 86-28-8665-7889

中国 - 重慶

Tel: 86-23-8980-9588Fax: 86-23-8980-9500

中国 - 杭州

Tel: 86-571-8792-8115Fax: 86-571-8792-8116

中国 - 香港 SARTel: 852-2943-5100 Fax: 852-2401-3431

中国 - 南京

Tel: 86-25-8473-2460Fax: 86-25-8473-2470

中国 - 青島

Tel: 86-532-8502-7355Fax: 86-532-8502-7205

中国 - 上海

Tel: 86-21-5407-5533Fax: 86-21-5407-5066

中国 - 瀋陽

Tel: 86-24-2334-2829Fax: 86-24-2334-2393

中国 - 深圳

Tel: 86-755-8864-2200 Fax: 86-755-8203-1760

中国 - 武漢

Tel: 86-27-5980-5300Fax: 86-27-5980-5118

中国 - 西安

Tel: 86-29-8833-7252Fax: 86-29-8833-7256

中国 - 厦門

Tel: 86-592-2388138 Fax: 86-592-2388130

中国 - 珠海

Tel: 86-756-3210040 Fax: 86-756-3210049

アジア / 太平洋インド - バンガロール

Tel: 91-80-3090-4444 Fax: 91-80-3090-4123

インド - ニューデリー

Tel: 91-11-4160-8631Fax: 91-11-4160-8632

インド - プネ

Tel: 91-20-3019-1500

日本 - 大阪

Tel: 81-6-6152-7160Fax: 81-6-6152-9310

日本 - 東京

Tel: 81-3-6880-3770 Fax: 81-3-6880-3771

韓国 - 大邱

Tel: 82-53-744-4301Fax: 82-53-744-4302

韓国 - ソウル

Tel: 82-2-554-7200Fax: 82-2-558-5932 または

82-2-558-5934

マレーシア - クアラルンプール

Tel: 60-3-6201-9857Fax: 60-3-6201-9859

マレーシア - ペナン

Tel: 60-4-227-8870Fax: 60-4-227-4068

フィリピン - マニラ

Tel: 63-2-634-9065Fax: 63-2-634-9069

シンガポールTel: 65-6334-8870Fax: 65-6334-8850

台湾 - 新竹

Tel: 886-3-5778-366Fax: 886-3-5770-955

台湾 - 高雄

Tel: 886-7-213-7830

台湾 - 台北

Tel: 886-2-2508-8600 Fax: 886-2-2508-0102

タイ - バンコク

Tel: 66-2-694-1351Fax: 66-2-694-1350

ヨーロッパオーストリア - ヴェルス

Tel: 43-7242-2244-39Fax: 43-7242-2244-393

デンマーク - コペンハーゲン

Tel: 45-4450-2828 Fax: 45-4485-2829

フランス - パリ

Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79

ドイツ - デュッセルドルフ

Tel: 49-2129-3766400

ドイツ - ミュンヘン

Tel: 49-89-627-144-0 Fax: 49-89-627-144-44

ドイツ - プフォルツハイム

Tel: 49-7231-424750

イタリア - ミラノ Tel: 39-0331-742611 Fax: 39-0331-466781

イタリア - ヴェニス

Tel: 39-049-7625286

オランダ - ドリューネン

Tel: 31-416-690399 Fax: 31-416-690340

ポーランド - ワルシャワ

Tel: 48-22-3325737

スペイン - マドリッド

Tel: 34-91-708-08-90Fax: 34-91-708-08-91

スウェーデン - ストックホルム

Tel: 46-8-5090-4654

イギリス - ウォーキンガム

Tel: 44-118-921-5800Fax: 44-118-921-5820

各国の営業所とサービス

03/25/14