148 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

논문 2012-49-10-19

센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계

( Incremental Delta-Sigma Analog to Digital Converter for Sensor )

정 진 *, 최 단 비

*, 노 정 진

***

( Jinyoung Jeong, Danbi Choi, and Jeongjin Roh )

요 약

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하 다. 회로는 크게 pre-amplifier, S & H

(sample and hold) 회로, MUX와 델타-시그마 모듈 이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈 이

터는 3차 1-bit 구조이고 0.18 ㎛ CMOS 공정을 사용 하 다. 설계된 회로는 테스트 결과 5 ㎑ 신호 역에서 signal-to-noise

and distortion ratio (SNDR)는 87.8 ㏈ 의 성능을 가지고, differential nonlinearity (DNL)은 ± 0.25 LSB (16-bit 기 ), integral

nonlinearity (INL)은 ± 0.2 LSB 이다. 델타-시그마 모듈 이터 체 소비 력은 941.6 ㎼ 이다. 최종 16-bits 출력을 얻기

하여 리셋을 인가하는 N cycle을 200 으로 결정하 다.

Abstract

This paper presents the design of the incremental delta-sigma ADC. The proposed circuit consists of pre-amplifier, S &

H circuit, MUX, delta-sigma modulator, and decimation filter. Third-order discrete-time delta-sigma modulator with 1-bit

quantization were fabricated by a 0.18 ㎛ CMOS technology. The designed circuit show that the modulator achieves 87.8

㏈ signal-to-noise and distortion ratio (SNDR) over a 5 ㎑ signal bandwidth and differential nonlinearity (DNL) of ± 0.25

LSB, integral nonlinearity (INL) of ± 0.2 LSB. Power consumption of delta-sigma modulator is 941.6 ㎼. It was decided

that N cycles are 200 clock for 16-bits output.

Keywords : 데이터변환가, 델타-시그마, incremental ADC, 센서, 오버샘 링

Ⅰ. 서 론

과학이 나날이 발 하면서 동시에 미디어 산업

과 스마트폰 시장이 기하 수 으로 발 하고 있으며

유비쿼터스 기술이 우리 생활을 더욱 더 윤택하게 만들

고 있다. 이러한 흐름에 따라 오버샘 링 델타-시그마

* 학생회원, ** 정회원, 한양 학교 자통신공학과

(Dep. of Electronics & Communication

Engineering, Hanyang Univ.)

※ 본 연구는 지식경제부 정보통신산업진흥원의

학 IT연구센터 지원사업의 연구결과와 (NIPA-

2012-H0301-12-1007), 지식경제부가 지원하는 산업

융합원천기술개발사업을 통해 개발된 결과임을 밝

힙니다. (10039145, 융복합 신 반도체 기술 개발)

수일자:2012년3월15일, 수정완료일:2012년9월11일

ADC (analog-to-digital converter) 가 센서 응용 분야

에서 많은 심을 받고 있다. 델타-시그마 방식의 ADC

의 경우 타 구조에 비해 주 수 역에서 력 소모

비 높은 해상도를 얻을 수 있기 때문에 고해상도 설

계에 합한 델타-시그마 모듈 이터의 장 들은 앞으

로 휴 용 자제품을 포함해 범 한 분야에 크게 요

구될 것으로 단된다[2～5].

이 의 incremental ADC에 한 연구는 단일채 의

DC 신호를 입력으로 받으며, 20-bits 이상의 해상도를

가지는 더욱 정확하고 정 한 데이터 변환에 한 연구

가 활발했었다[2]. 많은 논문에서는 1, 2차 구조를 가지

며, 단일채 의 입력을 변환하는 모듈 이터에 해 소

개하고 있다[15～16]. 하지만 본 논문에서는 빠른 데이터

의 변환이 가능하도록 3차의 모듈 이터를 기반으로 하

(533)

2012년 10월 전자공학회 논문지 제 49 권 제 10 호 149

Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 10, October 2012

고 입력 단에서 MUX를 이용하여 멀티채 의 입력을

처리할 수 있는 incremental 델타-시그마 ADC의 구성

을 소개한다. 한 이산시간 델타-시그마 모듈 이터는

스 치드-커패시터 (switched-capacitor) 회로를 이용

하여 구 되므로 작은 슬루율을 보장하기 해 분기

단에 사용되는 증폭기의 단일 이득 주 수 (unity-gain

frequency) 가 샘 링 주 수 (sampling frequency) 의

5 배 이상 커야 한다[1].

본 논문에서는 3차 1-bit 이산시간 incremental 델타

-시그마 ADC설계 방법과 더 좋은 성능을 얻기 하여

사용된 회로 설계 기법에 해 기술한다. 본 논문이 다

루고 있는 내용은 다음과 같다. Ⅱ 장에서 센서용

incremental 델타-시그마 ADC의 기본구조 특성에

해 논하고, Ⅲ 장에서는 Ⅱ 장에서 논의된 모듈 이

터를 설계 구 하는 과정을 다루었다. Ⅳ 장에서는

설계한 모듈 이터의 시뮬 이션 결과와 측정 결과를

나타내었고, Ⅴ 장에서는 설계한 회로의 이아웃을 나

타내었다. 마지막으로 Ⅵ 장에서는 시뮬 이션과 측정

결과를 바탕으로 제안한 설계의 우수성을 검증하 다.

Ⅱ. Incremental 델타-시그마 ADC 구조 및

특성

Incremental 델타-시그마 ADC는 형 인 델타-시

그마 ADC의 구조를 그 로 가지고 있다. 그러나

incremental ADC는 형 인 델타-시그마 ADC와 달

리 일정한 변환주기인 클럭의 갯수에 따라 모듈 이터

의 해상도를 조 할 수 있다는 차이 이 있다.

Incremental ADC는 주 신호를 입력으로 받아

높은 해상도를 가지고 변환하기에 합한 특성을 가지

고 있기 때문에 정 성과 력이 요시 되는 계

측 측정, 센서 분야에서 응용되고 있다. 한 시간에

따라 지속 으로 동작이 이루어지는 일반 인 델타-시

그마 ADC와는 다르게 incremental ADC는 변환기 내

부에 있는 모든 장 소자가 리셋 (Reset) 된 후, 각각

의 입력의 변환주기 동안 미리 결정된 클럭 주기 N

cycle 동안만 동작하게 된다[2]. 따라서 단일 입력은 N

번의 클럭 주기 후에 출력 값을 가지게 된다. 결정된 N

번의 클럭 주기와 모듈 이터의 차수에 의해 모듈 이

터의 해상도가 결정된다.

한 높은 해상도를 가지는 이러한 형태의 변환기는

선형성이 좋기 때문에 오 셋 조정 없이도 정확한 변환

을 할 수 있다. 결정된 각 cycle의 변환이 끝날 때 마다

출력 값을 계산하므로 time domain 해석이 가능하며,

모듈 이터의 성능을 검증할 때 출력FFT 형의 noise

shaping 확인 뿐 아니라 INL error (integral

non-linearity)과 DNL error (differential non-linearity)

를 확인하는 것이 요하다[4].

그림 1(a)는 서로 직교하는 xyz좌표계에서 축의 움직

임을 측정할 수 있는 가속도 정보를 가진 입력 신호이

며, 그림 1(b)는 본 논문에서 제안하고 있는 자이로스코

(gyroscope) 센서용 incremental 델타-시그마 ADC의

략 인 블록도이다. 신호 ①의 7개의 입력 신호

Gx부터 Az까지는 그림 2(a)에서 나타낸 입력 신호이며

temp는 온도에 따라 달리 측정되는 가속도를 보정하기

한 온도센서의 값이다. 입력 신호는 Pre-amplifier를

통해 증폭되어 신호 비 잡음 성능이 좋아지고, 신호

②는 증폭된 입력 신호가 S & H회로를 지나 유지기에

있는 신호이다. 기존의 일반 인 델타-시그마 ADC와

다르게 MUX를 통해 멀티채 의 입력 신호의 변환이

가능한 incremental 델타-시그마 ADC 구조임을 알 수

있다.

x

z

y

(a)

(b)

Pre-amplifier

7:1MUX

Incremental 델타-시그마

ADC

S & H

S & H

S & H

S & H

S & H

S & H

S & H

S&H_en

GxH

GyH

GzH

AxH

AyH

AzH

TempH

① ②

Analoginput

Gx[v]

Gy[v]

Gz[v]

Ax[v]

Ay[v]

Az[v]

Temp[v]

그림 1. 본 논문에 제안된 센서용 incremental 델타-시그

마 ADC의 인터페이스 (a) 자이로스코 센서의

동작 원리도 (b) incremental 델타-시그마 ADC

Fig. 1. Interface of Incremental delta-sigma ADC for

sensors (a) Principles diagram of operation for

gyroscope (b) incremental delta-sigma ADC.

(534)

150 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

Vin ∑1

1-z-1 accumulator

Vref

Vcm

V

reset

Dout

V 0

clocks

10 20 30 40 50 60

di

di

clocks

10 20 30 40 50 60 70 80

70 80

(a)

(b)

(c)

Dout

clocks

10 20 30 40 50 60 70 80

(d)

그림 2. 1차 incremental ADC의 블록도와 동작 형[3]

(a) 1차 incremental ADC의 블록도 (b) 분기의

출력, V (c) 비교기의 출력, di (d) accumulator의

출력, Dout

Fig. 2. Block diagram and waveforms of first-order

incremental ADC[3] (a) Block diagram of the

first-order incremental ADC (b) output of the

integrator, V (c) output of the integrator, di (d)

output of the accumulator, Dout.

그림 2는 1차 incremental ADC의 기본 구조 블록도

와 DC 입력에 한 동작 형을 나타낸 그림이다[3]. 그

림 2(a)는 1 bit 1차 incremental ADC의 블록도이며

비교기에서 ‘1’이 출력될 때마다 입력 쪽에 -VREF를 인

가하여 분기의 기 상태를 만들어 주도록 회로를 구

성하 다.

한 본문에서 설계한 델타-시그마 모듈 이터는 높

은 해상도를 만족하기 하여 3차 1-bit 모듈 이터로

설계하 다.

그림 2(b)는 어떠한 DC 입력 신호인 Vin를 인가하

을 때, 클럭 주기에 따른 분기의 출력 압을 나타낸

것이다. -VREF 그림 2(c)에서는 그림 2(b)에서의 분기

의 출력V가 비교기의 기 압인 VCM보다 커질 때마다

계수 값 계수 값

a1 1.2 b1 0.33

a2 0.8 c1 0.33

a3 0.4 c2 0.6

b4 0.5 c3 0.33

표 1. 3차 이산시간 피드-포워드 델타-시그마 모듈

이터의 계수 값

Table 1. Coefficient of third-order discrete time

feed-forward delta-sigma modulator

−X(n) Y(n)

E(n)a1

a2

c2b1

c1

c3 a31

1

1 −

−

−zz

1

1

1 −

−

−zz

1

1

1 −

−

−zz

b4

그림 3. 3차 이산시간 피드-포워드 델타-시그마 모듈

이터의 MATLAB 모델링

Fig. 3. MATLAB modeling of third-order discrete time

feed-forward delta-sigma modulator.

비교기의 출력 di가 ‘1’이 되는 것을 나타내고 있다. 그

림 2(d)에서는 그림 2(c)에서 분기의 출력 V가 비교

기를 통해 ‘1’이 출력될 때마다 디지털 출력은

accumulator를 통해 1·VLSB씩 증가함을 알 수 있다.

Incremental ADC의 경우 간단히 accumulator로 디지털

데시메이션 필터를 구성할 수 있다. 따라서 그림2(d)의

accumulator는 디지털 데시메이션 필터를 의미한다. 즉,

accumulator의 출력은 데시메이션 필터의 출력을 의미

한다. 모듈 이터의 해상도에 따라 리셋 신호를 인가하

는 클럭 주기가 먼 결정되고 그에 따라 accumulator

의 출력 bit수도 결정된다. 그림2에서는 84번의 클럭 주

기를 세고 있으며, accumulator는 최소 7bit의 출력 값

을 갖게 된다.

Ⅲ. 3차 이산시간 델타-시그마 모듈레이터의 구조

및 회로 구현

1. 3차 1-bit 이산시간 델타-시그마

모듈레이터의 behavioral simulation

Incremental 데이터 변환기는 델타-시그마 모듈 이

터 구조를 기반으로 하기 때문에 conventional 델타-시

그마 모듈 이터의 설계가 선행되어야 한다. 델타-시그

마 모듈 이터 설계는 목표에 따라 양자화기(quantizer)

(535)

2012년 10월 전자공학회 논문지 제 49 권 제 10 호 151

Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 10, October 2012

의 bit수, 모듈 이터의 구조, 루 필터의 차수 등과 같

은 다양한 설계 요소를 고려해야 한다. 고 해상도의

Incremental 델타-시그마 ADC를 구 하기 해 본 논

해 incremental ADC의 변환주기를 200 클럭으로 결

정하 으며, 샘 링 주 수를 2 ㎒로 결정하 다. 한

모듈 이터의 높은 성능과 함께 안정성을 고려하여 3차

의 피드-포워드 구조를 선택하 으며 Lee's rule[5]에 따

라 의 최 크기를 1.5이하로 설계하 다. 이

와 같은 고려사항만으로는 모듈 이터의 안정성과 원하

는 성능을 얻기가 힘들기 때문에 MATLAB을 이용한

behavioral 시뮬 이션을 통하여 최 화된 계수 값을

얻었다. 모듈 이터에 사용된 최 화된 계수 값은 표 1

에 정리하 다.

그림 3은 MATLAB으로 구 한 3차 1-bit 델타-시그

마 모듈 이터의 구조를 나타낸 그림이다. 모듈 이터

의 X, Y, 그리고 E는 각각 입력과 양자화기의 출력, 그

리고 양자화 잡음를 뜻한다. 첫 번째와 두 번째 분기

의 출력은 각각 a1과 a2를 통하여 양자화기의 입력으로

들어가는 피드-포워드 패스를 형성하며, c1을 통하여

양자화기의 출력을 첫 번째 분기의 입력으로 피드-백

하는 패스를 형성하고 있다. 이를 통해 모듈 이터 내

부에서 생기는 잡음이 수정된다.

뿐만 아니라 피드-백 된 신호에 의해 루 필터 내의

입력이 입력 신호를 포함하지 않고, 그에 한 루 필

그림 4. 분기 출력 분포도

Fig. 4. Integrator output range.

그림 5. 모듈 이터의 PSD (power spectrum density) 시

뮬 이션 결과

Fig. 5. PSD simulation result of modulator.

터에서의 출력이 양자화 잡음의 시간 지연 항으로 나타

나는 피드-포워드 구조를 선택함으로써 분기의 비 선

형성에 한 입력 압의 민감도가 작아지고, 분기가

압 스윙을 한다는 장 이 있다[3].

그림 4는 MATLAB으로 구 한 3개 분기의 출력

스윙 범 를 나타낸 그림이다. 출력 스윙 범 가 작을

수록 다음 분기에서 증폭기의 입력 범 가 어들어

트랜지스터의 동작이 보다 수월할 수 있다는 장 이 있

지만 노이즈에 한 민감도가 커지게 된다는 문제 이

있다. 따라서 증폭기의 입력 범 를 고려하여 각 분

기의 출력 스윙 범 를 그림 4와 같이 결정하 다.

MATLAB으로 얻은 이상 인 3차 1-bit 델타-시그

마 모듈 이터의 시뮬 이션 결과는 그림 5와 같다.

Incremental ADC는 주 역의 입력 압을 가지므

로 1㎑의 입력 압을 인가하 다. 이는 5㎑의 역 내

에서 약 119 dB의 SNDR을 가진다.

2. 이산시간 피드-포워드 델타-시그마

모듈레이터의 회로 구현

본 논문에서 구 한 이산시간 델타-시그마 모듈 이

터는 differential mode 타입의 스 치드-커패시터 방식

을 사용하여 구 하 다. 센서에서 달되는 신호 처리

를 해 그림 6의 델타-시그마 모듈 이터는 크게 4가

지의 클럭에 의해 동작하게 된다. Φ1과 Φ1d가 1인 경

우에 샘 링 동작이 이루어지며 Φ2와 Φ2d가 1인 구간

에 분 동작이 이루어지게 된다. Φ1, Φ1d, Φ2, 그리고

(536)

152 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

C S 1

C S 1

-

-

+

+

B

A

V in +

V in -

C I1

C I1+ V ref

-V re f + V re f

-V re f

V cm

V cm

C S 2

C S 2

C I2

C I 2

V c m

V c m

V cm

V c m

-

-

+

+

C S 3

C I3V cm V c m

-

-

+

+

C S 3

C I3V cm V c m

V cm

V cm

V cm

C F F N 3

C F F P 3

V cm

V cm

V cm

D ig it_ N

D ig it_ P

+

+-

-S R

L a tch

A-

B-

B

A

F 1 dF 1

V cm

V cm

V cm

C F F P 0

C F F P 1

C F F P 2

C F F N 2

C F F N 1

C F F N 0

Φ 2d

Φ1d

Φ1

Φ1

Φ 2

Φ 2

Φ 2

Φ 2

Φ1

Φ1

Φ 2d

Φ 2d

Φ1d

Φ1d Φ1d

Φ1d

Φ 2

Φ 2

Φ 2d

Φ 2d

Φ1

Φ1

Φ 2d

Φ 2d

Φ1d

Φ1d

Φ 2

Φ 2

Φ1

Φ1

Φ1d

Φ 2

Φ d

Φ

2

d

V c m

R e set

R e set

R ese t

R ese t

R e set

R eset

1

Φ d

Φ

2

d1

Φ d

Φ

2

d1

Φ 2d

Φ1d

Φ 2d

Φ1d

그림 6. 3차 이산시간 피드-포워드 델타 시그마 모듈 이터

Fig. 6. 3rd order discrete time feed-forward delta-sigma modulator.

Φ2d는 모두 2 ㎒의 동작속도를 가지며 Φ1과 Φ2는 비

복(non-overlapping) 클럭이다. 클럭 명칭 끝에 붙는

‘d'는 지연된 클럭을 의미하며, 이 클럭은 스 치로 인

해 발생되는 하 주입 상을 최소화하기 하여 사용

한다. 그리고 결정된 200의 N cycle이 지난 후, 리셋 신

호 인가 시 분기의 커패시터들은 하를 완 히 없애

게 된다[7～8]

.

3. 리셋 제어 블록과 3차 디지털 데시메이션 필터

설계한 incremental 델타-시그마 모듈 이터는 200의

클럭 주기 후에 리셋 신호가 활성화되어야 한다. 변환

주기가 끝나며 발생한 리셋 신호를 모듈 이터와 디지

털 필터에 인가한다. 원하는 클럭 주기 이후에 리셋 신

호를 활성화하기 해 립 롭으로 구성된 카운터를

사용하 다. 본 논문에서 설계한 리셋 제어 블록을 그

림 7에 나타내었다.

200개의 클럭 주기를 카운터의 입력으로 인가하 을

때, 마지막 클럭이 인가 된 후 카운터의 출력으로 리셋

신호가 출력되도록 설계하 다. 출력된 리셋 신호는 모

듈 이터와 필터의 리셋 신호로 사용될 뿐 아니라, 리

셋 제어 카운터의 리셋 신호로 피드-백 한다. 리셋 된

카운터는 다시 200의 클럭 주기동안 클럭 신호를 받아

다음 변환의 리셋 신호를 출력하도록 설계하 다.

3차 델타-시그마 모듈 이터를 사용하 기 때문에

counterclock reset

(a)

(b)

clock

reset

200 clock

그림 7. 본 논문의 리셋 제어 회로의 블록도와 출력

형 (a) 블록도 (b) 출력 형

Fig. 7. Block diagram and output waveform of reset

control circuit (a) Block diagram (b) output

waveform

데시메이션 필터는 3차 이상으로 설계하여야 한다. 설

계한 데시메이션 필터의 블록도는 그림 8과 같다. 앞서

그림 2에서 1차 incremental ADC 의 디지털 데시메이

션 필터는 1차의 accumulator로 간단히 구 할 수 있

음을 나타내었다. 본 논문에서는 3차의 디지털 데시메

이션 필터를 구 하기 해 accumulator를 3차로 구

하 다.

(537)

2012년 10월 전자공학회 논문지 제 49 권 제 10 호 153

Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 10, October 2012

Δ∑modulator

1

1-Z-1

1

1-Z-1

1

1-Z-1 Dout

reset

clock

그림 8. 3차 디지털 데시메이션 필터의 블록도

Fig. 8. Block diagram of digital decimation filter.

그림 8과 같이 델타-시그마 모듈 이터의 출력은 디

지털 필터의 입력으로 들어오게 된다. 주어진 200 클럭

의 변환주기 동안 필터가 동작하고 모듈 이터와 동시

에 리셋 신호가 인가되어 다음 변환을 시작하게 된다.

4. 전류 복사 방식의 증폭기

(Current mirror amplififer)

본 논문에서 사용된 2.8V 원 공 은 비교 낮은

압은 아니지만, 높은 문턱 압으로 인한 OTA

(operational transconductance amplifier) 입력 스윙 범

가 제한되고 많은 워소모의 문제 이 상되어 동

일한 워소모 비 높은 DC gain을 갖고 입력 스윙

범 의 제한이 상 으로 여유로운 OTA의 구조를 선

택해야 한다. 즉, OTA의 높은 DC gain과 더불어

압의 OTA 설계 시 출력의 스윙 크기를 크게 유지 하

는 것이 주 고려사항이다. 이를 해 DC gain과 출력

임피던스가 높지만 압 headroom이 상 으로 큰

folded-cascode 구조의 OTA를 사용하는 것은 하지

않다. 따라서 single stage인 OTA 구조를 많이 사용하

고 있다.

이에 합한 기본 인 OTA 구조는 그림 9에 나타낸

M3

M1

OUTP OUTN

INP INN

M2

2Io

Io Io

VDD

그림 9. Current mirror OTA 회로[9]

Fig. 9. Current mirror OTA circuit[9].

그림 10. 본 연구에 사용된 OTA 설계 회로

Fig. 10. Modified Current mirror OTA circuit in the paper

current mirror amplifier이다. M2 와 M3의 류비가 1

: B 일 때 current mirror OTA의 DC gain은 수식 1과

같다.

(1)

보통 이 구조의 OTA는 DC gain이 30 dB 근처여서

DC gain 특성이 여 히 매우 낮다. 그림 10의 OTA 구

조는 보통 비교기에 많이 쓰이는 구조 에 하나로

positive 피드-백을 이용하여 DC gain을 높이는 구조이

다[9]. 구조의 positive 피드-백 gain stage에서 gain

은 수식 2와 같이 나타낼 수 있다.

∙ ∙

(2)

값을 무 크게 결정한 경우에 트랜지스터의 비 매

칭 (mismatch) 상으로 인해 값이 1 에 가까워 질

수 있다. OTA DC gain은 매우 커지며 비교기 회로와

같은 동작을 하게 되어 원하는 주 수 특성을 얻을 수

가 없다. 본 연구에서는 안정된 phase margin 값을 얻

기 해서 값을 무 크지 않은 0.43 으로 정하고 설

계를 하 다.

DC gain의 gain과 더불어 단일 이득 주 수

(unity-gain frequency) 의 값을 얻을 수 있다. 단일 이

득 주 수는 수식 3과 같이 표 될 수 있다.

(538)

154 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

Parameter 시뮬 이션 값 unit

공 압 2.8 V

류 소모 173.4 ㎂

DC gain 54.3 ㏈

상 여유 52.35 °

단일 이득 주 수 72.8 ㎒

유효 로드 커패시터 2 ㎊

표 2. OTA 시뮬 이션 결과 요약

Table 2. Summary of OTA simulation result.

(3)

일반 으로 이득이 증가하여도 단일 이득 주 수는

일정한 상수 값을 가지게 된다. 본 연구에서 사용한

OTA는 Positive 피드-백의 향으로 단일 이득 주 수

가 이득의 증가분인 1/(1-) 배 만큼 커지게 된다.

고려할 다른 사항은 설계한 OTA의 상 여유이

다. 본 논문에서 설계한 모듈 이터의 OTA는 약 52.3°

의 상 여유를 가진다. 설계한 회로의 샘 링 주 수

가 2MHz로 상 으로 느리기 문에 다소 낮은 상

여유로 인한 오실 이션 상이 있더라도 충분한 정확

성을 가지고 회로가 안정화 된다. 샘 링 주 수에 비

해 단일 이득 주 수가 매우 높은 경우에는 다소 낮은

상 여유를 갖는 OTA가 설계되는 경우도 있다[14]. 본

논문에 제안된 델타-시그마 모듈 이터의 분기에 설

계된 OTA의 사양을 표 2에 나타내었다.

5. 부트스트랩 스위치 (Bootstrapped switch)

설계한 3차 1-bit 델타-시그마 모듈 이터는 NMOS

스 치를 사용하여 스 치드-커패시터 (switched-

capacitor) 회로로 구성하 다. 그림 11은 스 치드-커

패시터 회로에서 쓰이는 일반 인 NMOS 스 치이며,

VIN

VDD

Vthn

VOUT

그림 11. 일반 NMOS 스 치

Fig. 11. Normal NMOS switch.

VSS VDD

vss

S3 S4

S1 S2

S5

SW

Vgs

Cboot

A B

IN OUT

Φ 2Φ2

Φ1 Φ1Φ 2

Vc

그림 12. 부트스트랩 스 치 회로[6]

Fig. 12. Bootstrapped switch circuit[6]

공통 모드 압 ( )을 갖는 일정한 정 가 NMOS

의 소스단자를 통하여 인가된 형태를 나타내었다.

2.8V의 원 공 이 가해지고, 소스 단자에 인가된

입력 압 범 에 맞춰 사용된 공정의 (threshold

voltage of NMOS) 가 트랜지스터의 slow코 에서 800

㎷∼920 ㎷ 까지 변하기 때문에, 소스 단자에 큰 입력

이 인가되었을 때에는 스 치가 완벽하게 턴-온 되지

않는 문제가 생긴다.

이러한 문제 을 해결하기 해 첫 번째 분기 내부

로 입력 신호가 직 달되는 스 치를 로컬 부트스트

랩 스 치를 이용하여 구성하 다.

기본 인 transistor-level의 부트스트랩 스 치 회로

를 설계하는 방법을 그림 12에 나타내었다. 주 스 치

(SW), 5개의 추가 스 치와 부트스트랩 커패시터로 구

성된다.

이 회로는 두 개의 비 복(non-overlapping) 클럭

신호에 의해서 동작된다. 먼 off-phase () 일 때,

Cboot는 S3과 S4에 의해서 charge되고, S5에 의해 주 스

치는 열려있게 된다.on-phase () 일 때, S1과 S2가

커패시터를 주 스 치의 게이트와 소스에 연결하면,

는 에 입력 압까지 더해진 값이 된다. 따라

서 NMOS의 가 증가하 으므로 스 칭 동작을 더

잘하게 된다[6].

(539)

2012년 10월 전자공학회 논문지 제 49 권 제 10 호 155

Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 10, October 2012

Ⅳ. 시뮬레이션 결과 및 측정결과

설계된 모듈 이터의 LPE (layout parastic

extraction) 시뮬 이션 결과와 측정 결과를 표 3에서

요약하 다. 입력 신호의 주 수는 1 ㎑이고 -4 ㏈FS의

입력을 설정하고, HSPICE를 통해 시뮬 이션 한

16,384개의 샘 개수를 hanning window를 통해 FFT

한 결과 형은 그림 13에 나타내었다. 10 ㎑ 이 과 이

후에 각각 신호 비 잡음이 감소한 모습과 잡음성분들

이 신호 역 바깥으로 려나는 noise shaping이 잘 이

루어지는 것을 볼 수 있다.

표 4의 시뮬 이션 결과는 제안된 3차 1-bit 피드-포

Post-Layout

시뮬 이션측정결과 Unit

샘 링 주 수 2.048 2.048 ㎒

신호 역 5 5 ㎑

OSR 200 200

공 압 2.5∼3.6 2.5∼3.6 V

CornerTypical-Typi

cal, 25℃

Typical-Typ

ical, 25℃

입력 신호 주 수 1 1 ㎑

입력 크기(peak) 0.5 0.5 V

SNDR 91.64 87.8 ㏈

ENOB 14.93 14.3 bits

워 소모 941.6 - ㎼

표 3. Post-layout 시뮬 이션 결과 측정 결과

(16,384개의 샘 / Hanning window)

Table 3. Post-layout simulation result and test result.

(16,384 samples / Hanning window)

그림 13. 모듈 이터 출력의 LPE 시뮬 이션 결과

Fig. 13. LPE simulation result of modulator output.

워드 델타-시그마 ADC를 schematic HSPICE 시뮬 이

션과 LPE HSPICE시뮬 이션을 각 코 별로 비교하여

정리한 것이다. 일반 으로 이상 인 회로를 시뮬 이

션 했을 때와 비교해보면, LPE를 통하여 기생 항, 커

패시터 성분이 추가되면서 SNDR, ENOB의 결과가 변

하지만, LPE HSPICE 시뮬 이션 결과도 목표하 던

ENOB 14-bits에 만족하는 것을 볼 수 있다.

그림 14는 칩 성능 측정을 해 만든 테스트 보드 사

진을 보여주고 있다. 원은 테스트 보드 상에서 아날

로그 원과 디지털 원을 분리하여 칩 원을 공

하 고, 입력 신호는 입력 정 신호 발생기능과 신

호 잡음비 고조 측정기능을 동시에 갖춘 오

디오 분석기 (audio precision AUX-0025)를 통해서 넣

어 주고 있다. 칩은 패턴발생기 (E81130A)로 부터 발생

된 2㎒의 클럭 주 수에 의해서 동작되며, 그림 14의

clock 단자를 통해 샘 링 클럭을 넣어 주고 있다.

그림 15는 실체 칩에 1 Vpp 정 를 인가하여 델타

VDD

&Corner

온도

VDD=2.5V,

Slow-Slow, -40℃

VDD=2.8V,

Typical-Typical, 25℃

VDD=3.6V,

Fast-Fast, 85℃

schematic102.6 dB

(ENOB=16.75 bits)

104.7 dB

(ENOB=17.1 bits)

104 dB

(ENOB=17 bits)

LPE90.47 dB

(ENOB=14.73 bits)

91.64 dB

(ENOB=14.93 bits)

96.24 dB

(ENOB=15.69

bits)

표 4. 코 별 schematic과 LPE HSPICE시뮬 이션 비

교

Table 4. Comparison schematic simulation with LPE

simulation in each corner.

clock

DSM input

analog power

digital power

Designed chip

그림 14. 테스트 보드 사진

Fig. 14. Test board photograph.

(540)

156 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

그림 15. 칩 측정 결과 모듈 이터 출력의 FFT 형

Fig. 15. Test result of modulator output.

목표(target) 11,534,336 샘

DNL(TYP) ± 0.5

(MAX) ± 1± 0.25 LSB

INL(TYP) ± 1

(MAX) ± 4± 0.2 LSB

표 5. DNL / INL 측정 결과

Table 5. DNL / INL test result

-시그마 모듈 이터의 출력을 측정하여 FFT한 형이

다. 그림과 같이 87.8 dB의 SNDR, 14.3-bits의 SNDR

을 갖는다. 이는 14-bits ENOB 목표치에 만족하는 것

을 확인하 다. 한 ADC의 DNL과 INL은 이상 인

출력 값과 실제 측정 값 간의 편차를 설명해주는 정

변수로서 incremental ADC의 성능을 측정하는 기 이

된다. DNL은 이상 인 출력 값에 비교해 측정되는 어

느 한 스텝 크기의 편차를 말하고, INL은 DNL의 합으

로서 체 편차를 의미한다. FFT분석을 통해 정상 인

데이터가 출력되는 것을 확인 한 후 출력 값을 테스트

에 사용하 다. 테스트에 사용되는 출력 샘 의 개수가

많으면 많을수록 실제 아날로그 신호에 근 할 수 있기

때문에 보다 더 정확한 DNL과 INL을 얻을 수 있다. 표

5에 DNL과 INL 측정 조건을 나타내었다. DNL과 INL

측정은 MAXIM 사의 자료를 참고하 으며, 아래의 측

정은 11,534,336 샘 을 사용하 다[10～11].

그림 16은 DNL, INL 측정 결과를 그림으로 보여주

고, 표 6은 DNL, INL 측정값을 나타낸 것이다. 논문에

서 수집한 11,534,336 샘 보다 더 많은 샘 을 사용하

그림 16. DNL / INL 측정 결과 형

Fig. 16. DNL / INL test result waveform.

여 측정해보면 훨씬 더 나은 DNL, INL 값을 얻을 것을

기 할 수 있다[12].

Ⅴ. 레이아웃

그림 17은 설계된 3차 1-bit 이산시간 incremental 델

타-시그마 ADC의 이아웃 그림이다. 모듈 이터의 면

은 586 ㎛ × 480 ㎛ (0.28 ㎟)이고, 데시메이션 필터

와 control block 의 면 은 2051 ㎛ × 491 ㎛ (1.007 ㎟)

이다.

Fully-differential의 gain을 얻기 해서는 이아웃

에서도 각별히 신경을 써주어야 한다. 아날로그 회로인

증폭기의 트랜지스터와 모듈 이터의 커패시터들은

common-centroid 방식으로 이아웃 하 다. 서로 완

(541)

2012년 10월 전자공학회 논문지 제 49 권 제 10 호 157

Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 10, October 2012

그림 17. 칩 사진

Fig. 17. Chip photograph.

벽히 칭 되도록 트랜지스터 커패시터 등을 같은

간격과 치에 이아웃 하 다[7]. 한 아날로그 신호

와 디지털 신호의 메탈 라인들은 cross talk 효과를 제

한하기 하여 최 한 멀리 배치하여 이아웃 하 고,

모듈 이터의 분기를 구성하는 OTA는 클럭 생성기

에 의한 substrate 잡음의 향을 최 한 덜 받기 해

서 가능한 한 최 로 멀리 배치하 다. 그리고 주변에

남는 공간은 mosfet을 이용하여 decoupling 커패시터를

구 하 다.

Ⅵ. 결 론

본 연구에서는 3차 1-bit 이산시간 incremental 델타

-시그마 ADC를 제안하 다. 센서용 이산시간

incremental 델타-시그마 ADC를 구 하기 해 동일한

워소모 비 높은 DC gain을 갖는 current mirror 방

식의 OTA 기반의 스 치-커패시터 회로 구조와 피드-

포워드 구조를 채택하여 설계하 으며, 디지털 데시메

이션 필터는 accumulator로 구 하 다.

3차 1-bit 이산시간 incremental 델타-시그마 ADC는

TSMC 0.18 ㎛ CMOS 공정으로 제작되었다. LPE 시뮬

이션 결과 5 ㎑의 신호 역 내에서 91.64 ㏈의

SNDR 과 ENOB 14.9-bits을 얻었고, 체 소모된 워

는 0.941 ㎽ 이다.

한 칩 성능 측정 결과 87.8 dB의 SNDR과 ENOB

14.3-bits을 얻어서 목표하 던 14-bits ENOB를 만족

하 다. DNL error는 ±0.25 LSB, INL error는 ±0.2

LSB 로 16-bits 해상도를 만족한다.

참 고 문 헌

[1] D. Johns and K. Martin, Analog Integrated

Circuit Design, John Wiley & Sons, Inc. 1997

[2] 배성환, 이창기, “고정 속 다 채 아날로그-

디지털 변환기,” 한국 자통신학회논문지 제3권 제

3호.

[3] J. Markus, J. Silva, G.C. Temes, “Theory and

applications of incremental delta-sigma

converters,” IEEE Tran. on Circuits and

Systems I, vol.51, no.4, pp.678-690, Apr. 2004.

[4] J. Markus, P. Deval, V. Quiquempoix, J. Silva,

G.C. Temes, “Incremental Delta-sigma

Structures for DC Measurement : an Overview,”

IEEE 2006 Custom Integrated Circuits

Conference (CICC).

[5] S. Rabii and B. A. Wooley, The Design of Low

Voltage, Low Power Sigma-Delta Modulators.

KAP, 1999.

[6] D. Aksin, M. Al-Shyoukh, F. Maloberti , “A

bootstrapped switch for precise sampling of

inputs with signal range beyond supply voltage,”

IEEE 2005 Custom Integrated Circuits

Conference (CICC).

[7] B. Razavi, Design of Analog CMOS

Integrated Circuits. New York:

McGraw-Hill, 2001.

[8] J. Crols and M. Steyaert, "Switched-opamp: An

approach to realize full CMOS switched

-capacitor filters at very low power supply,”

IEEE J. Solid-State Circuits, vol. 29, pp. 936-

942, Aug. 1994.

[9] R. Gregorian, Introduction to CMOS op-amps

and comparators. NewYork : John Wiley &

Sons, Inc., 1999.

[10] MAXIM, “Histogram Testing Determines DNL

and INL Errors”

[11] MAXIM, “INL/DNL Measurements for High-

Speed Analog-to-Digital Converters(ADCs)”

[12] W. Kester, The Data Conversion Handbook,

Analog Devices, Inc., 2005, pp. 303-316.

[13] R. J. Baker, W. L. Harry and E. B. David,

CMOS Circuit Design, Layout, and Simulation,

NY: IEEE Press, 1997.

[14] J. Roh, S. Byun, Y. Choi, H. Roh, Y. Kim, and

J. Kwon, “A 0.9-V 60-W 1-Bit Fourth-Order

Delta-Sigma Modulator With 83-dB Dynamic

Range,” IEEE J. Solid-State Circuits, vol. 43,

No. 2, pp. 361- 370, Feb. 2008.

[15] V. Peluso, M. Steyaert, and W. Sansen, “The

(542)

158 센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계 정진영 외

자 소 개

정 진 (학생회원)

2010년 한양 학교 자 통신

공학과 학사 졸업

2012년 한양 학교 자 기제어

계측공학과 석사 졸업

2012년～ 재 삼성 자 근무

<주 심분야 : Oversampled Delta-Sigma A/D

Converter 설계>

최 단 비(학생회원)

2012년 한양 학교 자 통신공

학과 학사 졸업

2012년～ 재 한양 학교 자통

신공학과 석사과정

<주 심분야 : Oversampled

Delta-Sigma A/D Converter 설

계>

노 정 진(정회원)

1990년 한양 학교 기공학과

학사 졸업

1996년 삼성 자 선임 연구원

1998년 미국 Pennsylvania State

University 기공학

석사 졸업

2001년 Intel. USA, senior design engineer

2001년 University of Taxas at Austin.

컴퓨터공학 박사.

2001년～ 재 한양 학교 안산캠퍼스 자통신

공학과 교수

<주 심분야 : CMOS DC-DC converters 설계,

Over-sampling delta-sigma data converters

설계>

Design of Low Voltage, Low Power

Sigma-Delta Modulators,” IEEE J. Solid-State

Circuits, vol. 32, No. 7, pp. 943- 952, Jul. 1997.

[16] J. Liang, D.A. Johns, “A Frequency-Scalable

15-bit Incremental ADC for Low Power Sensor

Applications”, IEEE International Symposium on

Circuits and Systems, May 30th –- Jun. 2nd,

2010, Paris, France, pp. 2418-2421

(543)