Racunalniˇ skoˇ nacrtovanjeˇ digitalnih integriranih vezij v ...b1 UNIVERZA V LJUBLJANI, Fakulteta za elektrotehniko Laboratorij za naˇcrtovanje integriranih vezij Racunalniˇ

UNIVERZA V LJUBLJANI, Fakulteta za elektrotehniko Laboratorij za nacrtovanje integriranih vezij

Racunalnisko nacrtovanje digitalnih integriranih vezij v arhitekturi standardnih celic 1 od 23

Postopki pri nacrtovanju VLSI vezij.

Opis delovanja vezja.

Logicna sinteza.

Simulacija vezja.

Nacrtovanje geometrije vezja.

Zakljucki.

��

Andrej Zemva

Racunalnisko nacrtovanje digitalnih

integriranih vezij v arhitekturi

standardnih celic

SimulacijaVerifik

�acija

Generacija testnih vzorcev

Logicnasinteza

Optimizacija

Zahtevevezja

Opis delovanja vezjana visjem nivojuv�

v�

Sinteza geometrije vezja

Izdelava vezja

Testiranje

Simulacija geometr� ije vezja

Prevajanje opisadelovanja vezja



Postopki pri nacrtovanju VLSI vezij



��

Zapis v jeziku za opis delovanja vezja(Hardware Description Language, HDL).

VHDL,

Verilog,

jeziki v raznih akademskih razvojnih orodjih(Logic III v progr. paketu. OASIS).

Primer zapisa v HDL jeziku:

Primerjalnik dveh dvobitnih stevil

Opis delovanja vezja

CIRCUIT COMPARATOR

VAR:A ARRAY[0..1] OF INPUT;B ARRAY[0..1] OF INPUT;Q ARRAY[0..1] OF OUTPUT;

BEGIN

IF (A==B) THEN Q=0;ELSE BEGINIF (A > B) THEN Q=1ELSEQ=2;

END;

END.


Racunalnisko nacrtovanje digitalnih integriranih vezij v arhitekturi standardnih celic

1 0 1 0 1 0

4 od 23

� � � � � �

��

V postopku prevajanja dobimo:

kombinacijska vezja predstavljena s pravilnostno tabelo,

sekvencna vezja predstavljena z diagramom prehanjanja stanj.

Za nas primer:

0 0 0 0 0 00 0 0 1 1 00 0 1 0 1 00 0 1 1 1 00 1 0 0 0 10 1 0 1 0 00 1 1 0 1 00 1 1 1 1 01 0 0 0 0 11 0 0 1 0 11 0 1 0 0 01 0 1 1 1 01 1 0 0 0 11 1 0 1 0 11 1 1 0 0 11 1 1 1 0 0

Prevajanje opisa delovanja vezja



1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

1 1 1 1 0 0 0 1 0

0 1 1 1 0 0 0 1 0

5 od 23

= + + + + +

= + + + + +

= + +

= + +

� ��

� ��

��

��

Logicna minimizacija (2-nivojska oblika).

Vecnivojska logicna sinteza.

Tehnoloska preslikava.

Minimizirati dvonivojsko logicno funkcijo.

NP zahteven problem.

Obstaja vrsta izpopolnjenih programskih orodij (ESPRESSO).

Za nas primer:

Zapis posameznih mintermov:

Po postopku logicne minimizacije:

Logicna minimizacija

Logicna sinteza

a1

a0

b 1

b 0

q1

q0



��

��

Predstaviti logicno funkcijo v vecnivojski obliki.

Razlicne metode (algebraicne, boolove).

Za nas primer:

8 2-vhodnih logicnih vrat na 5 logicnih nivojih,

6 razvejitvenih vozlisc,

najvecje stevilo razvejitev je 2.

Vecnivojska logicna sinteza



Primer knjiznice standardnih celic

��

��

Predstaviti logicno vezje z elementi (funkcijami) iz knjiznice.

Omejeni smo z naborom elementov - standardnih celic.

Standardne celice so v naprej definirane (CMOS proces).

Vsi podatki (funkcije, zakasnitve) so podani v knjiznici.

Logicne celiceIN015 inverterAA025 2 - vhodna IN vrataAA035 3 - vhodna IN vrata... ...OR035 3 - vhodna ALI vrataOR045 4 - vhodna ALI vrata... ...AO035 3 vhodna ALI v NE-IN vrataOA045 4 vhodna IN v NE-ALI vrata

Periferne celiceIB01C5 vhodna celica z vh. ojacevalnikomOB03C5 izhodna celica z izh. ojacevalnikomPP01C celica za napajanjePP02C celica za napajanje

Tehnoloska preslikava

A�

A�

B�

B�

Q�

Q�

AA0�

25A�

B�Q�



2

8 od 23

=

( ) = +

( = 1 0 )

2 vhodna IN vrata

�

� ��

��

��

�

�"! $#&% '& (#)% �"! (#)% '& (#)% �*! +-,/.

0

Funkcija:

Dimenzije:Sirina: 12Visina: 30Povrsina: 360

Vhodne kapacitivnosti:(pF)

a 0.12b 0.11

Zakasnitev (v ns):

(ns) (ns) (ns)2.3 2.7 5.0

Primer standardne celice

a1

a0

b1 0

q1

q0

b1



��

8 2-vhodnih logicnih celic na 5 logicnih nivojih,

6 razvejitvenih vozlisc,

najvecje stevilo razvejitev je 2.

Ali vezje izpolnjuje zahteve ?

Tehnolosko preslikano vezje

Simulatorvezja

Testnivzorci

Rezultati(Opozorila)

Opis vezja(na nivoju log. celic)



��

Zelimo preveriti delovanje vezja.

Relativno enostaven problem, linearna odvisnot glede na velikost vezja.

Zelo pomembna je predstavitev vezja (podatkovne strukture).

Danes v glavnem vzporedna simulacija.

2 vrsti simulacije:

1. Funkcijska simulacija,

2. Casovna simulacija.

Simulacija vezja

a1

a0

b2 0

q1

q0

b1

a1

a0

b2 0

q1

q0

b1

x3x3

x3

x3

x3

x3

x3

x3

x3

x3x3

x3



��

�

Najenostavnejsi nacin simulacije.

Za izbrani testni vzorec simulator poskusa ugotoviti stanje na izhoduvezja.

Simulacije se konca, ko so znane vrednosti v vseh vozliscih.

Funkcijska simulacija

a1

a04

b1

b0

q1

q0t5

16 27

38

49

5:

6;

7<

8=

9>

104

11 127

138

149

15:

16;

17<

18=



Tekstovni nacin:

Graficen nacin:

Prikaz rezultatov simulacije

a1 a0 b1 b0 q1 q00 0 0 0 0 00 0 0 1 1 00 0 1 0 1 0. . . . 1 0. . . . 1 01 1 1 1 0 0

a1

a0

b2 0

q1

q0

b1

0?0?

0?

0?

1@

1@

1@

1@

1@

1@0?

0?(0.0)

(0.0)

(0.0)

(0.0)

(0.0)

(0.0)

(0.0)

(0.0)

a1

a0

b2 0

q1

q0

b1

0?0?

0?

0?

1@

1@

1@

1@

1@

1@0?

0?(0.1)

(0.1)

(0.1)

(0.3)

(0.3)

(0.6)

(0.9)

(1.2)



��

Upostevamo zakasnitve preko logicnih celic.

Ne vemo kaksne so zakasnitve zaradi povezav (lahko jih le predvidimo).

Simulacija se izvaja neodvisno od tega ali so signali v vozliscih ze do-loceni ali ne.

Casovna simulacija

a1

a0A

b1

b0

q1

q0t (nB s)

100 30A

0 50A

0 70A

0 90A

0 110A

0 130A

0 150A

0 170A

0



Tekstovni nacin:

Graficen nacin:

Prikaz rezultatov casovne simulacije

Cas a1 a0 b1 b0 q1 cas q0 casns (ns) (ns)0 0 0 0 0 0 34.4 0 29.3

100 0 0 0 1 1 114.8 0 100.0200 0 0 1 0 1 200.0 0 200.0. . . . . . . . .. . . . . . . . .

1500 1 1 1 1 0 1500.0 . 1517.0

AC

AC

BD

BD

QE

QEAA0F 25



�G� �H��

��

��

Standardne celice obsegajo:

logicne celice,

periferne celice,

testne celice.

standardne visine, sirina je odvisna od same funkcije,

prikljucki za povezave so na zgornjem in spodjem robu celice,

dodatne povezave za prevezave,

napajalna vodila za in so na tocno doloceni visini.

Primer logicne celice:

Logicne celice

Nacrtovanje geometrije vezja s standardnimicelicami

QI

OB0J 3C5



�

�

��

Periferne celice obsegajo:

– vhodne celice,

– izhodne celice,

– napajalne celice.

2 vrsti periferne celic:

– ozke in visoke,

– sirse in nizje.

Prikljucki za povezave so na notranjem robu celice.

Napajanje prikljucimo ob oba roba celice.

Primer periferne celice:

Periferne celice



��

��

Izdelavo geometrije izvedemo v naslednjem vrstnem redu:

1. Razmescanje in povezovanje logicnih celic.

2. Razmescanje in povezovanje vhodnih in izhodnih celic.

3. Postavitev napajalnih in prilagodilnih celic.

4. Prikljucitev napajalnih vodil.

Oba problema se resujeta kot 2 locena problema.

Nista neodvisna, kvaliteno povezovanje je odvisno od kvalitetnegarazmescanja.

Celice razmestimo v vrstice med katerimi je t.i. povezovalni kanal.

Tehnologija izdelave standardnih celic najpogosteje podpira dvoplastnopovezovanje (polisilicij in kovina).

Razmescanje in povezovanje logicnih celic

Koraki pri nacrtovanju geometrije vezja

AKAK

BLBL

QMQM

XNAKAK

QMQM

YO

AKAK

BL

BP

QMQM

WQCR

CS

AKAK

QMQM

ZT



��

Zelimo razmestiti in povezati celice za naslednje povezave:

izhod Q celice W je povezan z A vhodom celice X.

izhod Q celice X je povezan z A vhodom celice Z.

izhod Q celice Y je povezan z B vhodom celice W.

Najvecja sirina kanala je 2.

Primer razmescanja in povezovanja

AKAK

BLBL

QMQM

XNAKAK

QMQM

YO

AKAK

BL

BP

QMQM

WQCR

CS

AKAK

QMQM

ZT



��

Zamenjajmo celici X in Y v zgornji vrstici.Enake zahteve:

izhod Q celice W je povezan z A vhodom celice X.

izhod Q celice X je povezan z A vhodom celice Z.

izhod Q celice Y je povezan z B vhodom celice W.

Najvecja sirina kanala je 3.

Povezovanja za drugo razmestitev

AU

AU

BVBV

QW

QW

XX A

U

AU

QW

QWY

Y

AUAU

BV

BZ

QWQW

W[

C\

C]

AUAU

QWQW

Z^

QA QB

IAU

IBV



Povezovanje logicnih in perifernih celic

A_

A_

B

B

Qa

QaX

b A_

A_

Qa

QaY

c

A_A_

B

Bd

QaQa

We

CfCg

A_A_

QaQa

Zh

QA QB

IA_

IB

Vsi s

Vdj

d

Vss1

Vss2

Vdd1

Vdj

d2

Vdd1

Vdd2

Vss1

Vsi s2

Vdd1

Vdd2

Vsi s1

Vsi s2

Vsi s1

Vsi s2

Vdj

d1

Vdd2



Postavitev napajalnih in prilagodilnih celic

AkAk

BlBl

QmQmX

n AkAk

QmQmY

o

AkAk

BlBp

QmQm

Wq

CrCs

AkAk

QmQm

Zt

QA QB

IAk

IBl

Vsu s

Vdv

d

Vsu s1

Vsu s2

Vdd1

Vdv

d2

Vdd1

Vdd2

Vss1

Vsu s2

Vdd1

Vdd2

Vsu s1

Vsu s2

Vsu s1

Vsu s2

Vdv

d1

Vdd2

Vdw

d

Vsx s



Prikljucitev napajalnih vodil



Nacrtovanje v arhitekturi standardnih celic predstavlja ugodnorazmerje med ceno vezja (stroski nacrtovanja in izdelave) inlastnosti delovanja vezja.

Vecina orodij (akademskih in profesionalnih) za nacrtovanje in-tegriranih vezij podpira nacrtovanje v arhitekturi standardnihcelic.

Postopek nacrtovanja je relativno enostaven.

Odvisnost od proizvajalca integriranega vezja – uporabimolahko le standardne celice, ki jih doloci proizvajalec.

�

�

��

Zakljucki

Documents

Racunalniˇ skoˇ nacrtovanjeˇ digitalnih integriranih vezij v ...b1 UNIVERZA V LJUBLJANI, Fakulteta za elektrotehniko Laboratorij za naˇcrtovanje integriranih vezij Racunalniˇ