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最 新 技 術 情 報Technology Update
次ページに続く
性能、消費電力、面積、コスト、Time-to-Market（市場投入時間）が重要な設計指標であることは、IC産業が始まって以来変わっていません。事実、ムーアの法則とはテクノロジ世代が新しくなるごとにトランジスタ・サイズを可能な限り縮小し、これらのパラメータ（変数）を最適化することにほかなりません。ところが、プロセス・テクノロジの微細化が続いて20nm世代を迎えるようになると、一部のデバイス・パラメータ（特に、ダイナミック・パワーを決定づける支配的要因である電源電圧）にこれまでと同様のスケーリング則が適用されなくなってきました。その上、性能などの変数を1つ最適化すると、消費電力など別の指標で妥協を余儀なくされる問題も生じています。
最近は、単位消費電力当たりの性能という新しい指標（クーメイの法則）が重視されるようになっています。こうした中、FinFETテクノロジは、プレーナ型テクノロジと同じ消費電力なら性能が大きく向上し、同じ性能であれば消費電力を大幅に削減できるなど、デザインの最適化に新しい選択肢をもたらしています。
ムーアの法則の視点から言えば、FinFETは40年以上前に半導体テクノロジが始まって以来最も根本的な変化と呼べます。Gordon Moore 博士がこの
「法則」を提唱した1965年当時は、約50個のトランジスタで構成されるデザインが一般的でした。現在の半導体チップには数十億個のトランジスタが集積されており、プロセス・ノードの世代が新しくなるたびに設計チームは「より高機能で高性能、そしてより安価な」製品の実現を目指すのが常となっています。ところがパターン寸法の微細化が進むにつれ、短チャネル効果によるリーク電流の増大やドーパント濃度のばらつきといった問題が危機的なレベルに達し、さらなる微細化が困難となってきました。
FinFET構造のトランジスタは、従来のプレーナ型トランジスタが直面している短チャネル効果によるデバイス微細化の限界を打ち破り、半導体業界の前進のペースを取り戻す技術として期待されています。
FinFETの可能性と課題
IPデザインの課題― これまでとは一線を画したトランジスタ
経験が物を言う
FinFETが秘める可能性
設計上の課題 ― 影響を最小限に抑える
FinFETテクノロジの基礎知識
図 2. プレーナ型のダブルゲート FET から FinFET への変遷
FinFETの技術的な起源は、1990年代にDARPA（国防高等研究計画局）の出資によりプレーナ型トランジスタの後継技術への研究が始まった時までさかのぼります。カリフォルニア大学バークレー校のChenming Hu博士のチームは、トランジスタのリーク電流を低減する新しい構造を提案しました。
このチームが提案した薄体MOSFET構造では、チャネル全体の近くにゲート容量が維持され、これによって短チャネル効果を抑制してリーク電流を削減できます。図1 に、このチームが提案した2つの構造を示します。
DG（ダブルゲート）構造はゲート・リーク電流を最小化できる可能性がありますが、これを回転するとゲート電極が自己整合しプレーナ型FETと同様のレイアウトになるため、標準のリソグラフィ技術を使って容易に製造可能となります（図2）。
現在のFinFETは、2次元の基板上に3次元の構造を立ち上げた形になっており、基板面積が同じであればプレーナ型トランジスタよりもゲート体積が大きくなります。ゲートがチャネルを「包み込む」構造になっているため、ゲートのチャネル制御性が高く、デバイスがオフ状態の時のリーク電流が大幅に削減されます。このため、しきい値電圧を低く設定でき、最適なスイッチング速度と消費電力が得られます。 他の研究チームも、FinFETはチャネル厚さを縮小すれば微細化が可能であると示しています。たとえば、KAIST（韓国科学技術院）は研究室で3nmのFinFETのデモンストレーションに成功しています。
大手ファウンドリによると、3Dデバイスのプロセス・コストは同等のプレーナ型ウェハ製造の2% ～ 5%増しになると推定されています。その一方で、FinFETはプレーナ型トランジスタに比べ最大37%動作速度が向上し、使用するダイナミック・パワーを半分以下に抑えるか、またはスタティック・パワー（リーク電流）を最大90%削減できると考えられています。
また、FinFETは性能と消費電力のトレードオフの問題も緩和します。FinFETトランジスタは同等のプレーナ型トランジスタと同じ消費電力のまま動作速度を高めることも、同じ性能のまま消費電力を削減することもできます。このため、設計チームは個々のアプリケーション・ニーズに合わせてスループット、性能、消費電力の最適なバランスがとれます。
最近の設計者は、1つのダイに集積されるトランジスタの数（ムーアの法則）よりもアプリケーションの消費電力当たりの性能を最大化することをより重視しています。Jonathan Koomey博士は、最初のコンピュータが登場した1950年代からコンピュータの電力効率がほぼ18カ月ごとに2倍に向上しているという興味深い事実を示しています（クーメイの法則）。チャネル長そのものがあまり意味を持たなくなった今、クーメイの法則はムーアの法則を補うものとなっています。先端ノードでは単位面積当たりのトランジスタ数が十分にあるため、1つのプロセッサを高い電圧で動作させるよりも複数のプロセッサを低い電圧で動作させた方が、面積は多少増えても消費電力を抑えて同等のスループットを得られます。
ファウンドリは、設計業界がFinFETプロセスをあまり意識せずにスムーズにFinFETに移行できるようにしたいと考えています。こうした動きを側面から支援するため、EDAやIP業界はFinFETの複雑さを理解してモデリングできるツールの提供に努めています。設計チームにとっては、性能、消費電力、面積に関するFinFETの利点を最大限に活かすと同時に、RTL開発からバックエンド・インプリメンテーション・プロセスまで馴染みのある工程を利用して、労力と期間を最小限に抑えながら製品を市場に投入できるのが理想です。
FinFETテクノロジも、使い慣れた設計フローを使って従来のバルクCMOSデザインと同じ方法での開発が可能ですが、どのような品質のIPを選択するかによって結果品質（QoR）は大きく左右されます。
FinFETに最適化したメモリーやスタンダードセル（フィジカルIP）を開発するには高度な経験とノウハウが要求されます。経験豊富な設計チームであれば、FinFET構造に由来する高性能と低消費電力の利点を余すところなく引き出して最高のフィジカルIPを開発できます。
ムーアの法則、そしてクーメイの法則のペースを維持していくには、設計者はターゲット・テクノロジを最大限に活用してメリットを引き出す必要があります。そのためには当然、テクノロジに関する深い理解が必要になってきます。
シノプシスは何年にもわたり産学界のパートナーと協力してFinFETテクノロジの詳細な理解に努め、そこで得た知識をIP、ツール、サービスの開発に応用し、FinFETデザインを成功へ導いてきました。ツール/IPの開発で業界をリードするシノプシスは、モバイル・コンピューティングからエンタープライズまで、幅広い応用分野で差別化した最先端製品を開発しているカスタマーに対し、FinFETに特化したツール・メソドロジ、FinFETベースのメモリー、スタンダードセルIPを提供するプロバイダとして十分な資格を持っています。
FinFETへの移行に当たってまず問題となるのが、フィンのサイズが離散値である点です。トランジスタ幅はトランジスタのサイズを最適化する主要な変数の1つですが、FinFETではこのトランジスタ幅が連続値ではなくなります。離散値のフィン・サイズによってデザインの変数が1つ増えてしまいますが、この問題は簡単な回避策もなく、設計者にはこれまで扱ったことのない問題への対処が求められます。
また、FinFETテクノロジ固有の特性により、チャネル長やボディ・バイアスを変化させるといった、これまでIP設計者がごく普通に利用していた設計手法も、大きな制限を受けるか、あまりメリットの期待できないものとなってしまいます。
もう1つの課題は、モデルが複雑になる点です。3次元構造のFinFETには、平面構造に比べ非常に多くの場所で抵抗と容量が形成されます。このような3次元構造では、プレーナ型トランジスタよりも複雑なモデルを使用し、多くのデータを操作する必要があります。モデルが複雑になると、抽出、レイアウト、DRC、LVSなど、バックエンド・フロー全体に影響が及んでしまい、このことはデザインを管理するエンジニアにとって問題となります。FinFETデザインを効率的に最適化して最大限のQoRを得るには、十分な経験が必要です。
IPデザインに関して言えば、新しいFinFETテクノロジの利点を最大限に引き出すには経験が必要です。シノプシスは何年もかけてFinFETテクノロジの特性の理解に努め、その知識を活かして新しいスタンダードセル・アーキテクチャやメモリー・コンパイラを開発してきました。シノプシスはこれまでFinFETに関する複雑な問題を数多く解決し、ソリューションを考案してきました。たとえば、メモリーの読み出し/書き込みアクセスについても課題がありましたが、シノプシスはFinFETの特長である低動作電圧を活かし、保持電圧を下げたメモリー・デザインを実現しています。
トランジスタの性能を決定する上でもう1つの重要な課題となるのが、応力プロファイルです。これは、性能向上のためにデバイスに意図的に与える機械的応力をいいます。FinFETは垂直方向のフィンを使用しているため、プレーナ型トランジスタとは応力プロファイルが大きく異なります。シノプシスは 初 期 の 段 階 から 業 界 パ ート ナーと 協 力し、シノプ シ ス のTCAD
（Technology Computer-Aided Design）ツールを利用してFinFETの応力プロファイルの正確なモデリングに努めています（詳細は「TCADツール」の項P8参照）。
FinFETテクノロジの複雑さを完全かつ正確にキャプチャし、SPICEモデリング、抽出、フィジカルIP設計などコンセプトからインプリメンテーションまで設計フロー全体で使用可能なモデルを作成すべく、シノプシスは主要なファウンドリとの緊密な協力を継続しています。
図 1. 今日の FinFET トランジスタの起源となった薄体 MOSFET
ダブルゲート（DG）超薄体（UTB）
ゲート
ソース ドレイン
埋め込み酸化膜
基板
Lg
TSi
ゲート
ゲート
ソース ドレイン TSi
Lg
ゲート
ゲート
ソース ドレインTSi
プレーナ型ダブルゲートFET （90°回転） 「FinFET」
ゲート
ゲート
ソース
ドレイン
フィン高さHFIN=W/2
フィン幅=TSi
ソース
ドレインゲートLg
シノプシス ソリューション・グループ担当ディレクタ Jamil Kawa Galaxyインプリメンテーション・プラットフォーム、製品マーケティング担当マネージャ Andy Biddle
Technology Update
最新
技術
情報
Technology Update
最新
技術
情報
Support Q
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検証
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成編
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hat's New
in DesignW
are IP?Partner H
ighlight
FinFETテクノロジと呼ばれる新しいマルチゲート/トライゲート・アーキテクチャは、さらなるプロセス微細化を可能にする画期的な新技術ですが、FinFETの利点を最大限に活かしたデザインを開発するにはいくつもの大きな課題を解決する必要があります。現在、シノプシスはファウンドリ・パートナーや多くの設計チームと協力してイノベーションを加速し、FinFETテクノロジの利点を最大限に引き出せるよう支援しています。これらの取り組みについて、シノプシス ソリューション・グループ担当ディレクタ Jamil KawaとGalaxyインプリメンテーション・プラットフォーム 製品マーケティング担当マネージャ Andy Biddleがご説明します。
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性能、消費電力、面積、コスト、Time-to-Market（市場投入時間）が重要な設計指標であることは、IC産業が始まって以来変わっていません。事実、ムーアの法則とはテクノロジ世代が新しくなるごとにトランジスタ・サイズを可能な限り縮小し、これらのパラメータ（変数）を最適化することにほかなりません。ところが、プロセス・テクノロジの微細化が続いて20nm世代を迎えるようになると、一部のデバイス・パラメータ（特に、ダイナミック・パワーを決定づける支配的要因である電源電圧）にこれまでと同様のスケーリング則が適用されなくなってきました。その上、性能などの変数を1つ最適化すると、消費電力など別の指標で妥協を余儀なくされる問題も生じています。
最近は、単位消費電力当たりの性能という新しい指標（クーメイの法則）が重視されるようになっています。こうした中、FinFETテクノロジは、プレーナ型テクノロジと同じ消費電力なら性能が大きく向上し、同じ性能であれば消費電力を大幅に削減できるなど、デザインの最適化に新しい選択肢をもたらしています。
ムーアの法則の視点から言えば、FinFETは40年以上前に半導体テクノロジが始まって以来最も根本的な変化と呼べます。Gordon Moore 博士がこの
「法則」を提唱した1965年当時は、約50個のトランジスタで構成されるデザインが一般的でした。現在の半導体チップには数十億個のトランジスタが集積されており、プロセス・ノードの世代が新しくなるたびに設計チームは「より高機能で高性能、そしてより安価な」製品の実現を目指すのが常となっています。ところがパターン寸法の微細化が進むにつれ、短チャネル効果によるリーク電流の増大やドーパント濃度のばらつきといった問題が危機的なレベルに達し、さらなる微細化が困難となってきました。
FinFET構造のトランジスタは、従来のプレーナ型トランジスタが直面している短チャネル効果によるデバイス微細化の限界を打ち破り、半導体業界の前進のペースを取り戻す技術として期待されています。
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FinFETが秘める可能性
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図 2. プレーナ型のダブルゲート FET から FinFET への変遷
FinFETの技術的な起源は、1990年代にDARPA（国防高等研究計画局）の出資によりプレーナ型トランジスタの後継技術への研究が始まった時までさかのぼります。カリフォルニア大学バークレー校のChenming Hu博士のチームは、トランジスタのリーク電流を低減する新しい構造を提案しました。
このチームが提案した薄体MOSFET構造では、チャネル全体の近くにゲート容量が維持され、これによって短チャネル効果を抑制してリーク電流を削減できます。図1 に、このチームが提案した2つの構造を示します。
DG（ダブルゲート）構造はゲート・リーク電流を最小化できる可能性がありますが、これを回転するとゲート電極が自己整合しプレーナ型FETと同様のレイアウトになるため、標準のリソグラフィ技術を使って容易に製造可能となります（図2）。
現在のFinFETは、2次元の基板上に3次元の構造を立ち上げた形になっており、基板面積が同じであればプレーナ型トランジスタよりもゲート体積が大きくなります。ゲートがチャネルを「包み込む」構造になっているため、ゲートのチャネル制御性が高く、デバイスがオフ状態の時のリーク電流が大幅に削減されます。このため、しきい値電圧を低く設定でき、最適なスイッチング速度と消費電力が得られます。 他の研究チームも、FinFETはチャネル厚さを縮小すれば微細化が可能であると示しています。たとえば、KAIST（韓国科学技術院）は研究室で3nmのFinFETのデモンストレーションに成功しています。
大手ファウンドリによると、3Dデバイスのプロセス・コストは同等のプレーナ型ウェハ製造の2% ～ 5%増しになると推定されています。その一方で、FinFETはプレーナ型トランジスタに比べ最大37%動作速度が向上し、使用するダイナミック・パワーを半分以下に抑えるか、またはスタティック・パワー（リーク電流）を最大90%削減できると考えられています。
また、FinFETは性能と消費電力のトレードオフの問題も緩和します。FinFETトランジスタは同等のプレーナ型トランジスタと同じ消費電力のまま動作速度を高めることも、同じ性能のまま消費電力を削減することもできます。このため、設計チームは個々のアプリケーション・ニーズに合わせてスループット、性能、消費電力の最適なバランスがとれます。
最近の設計者は、1つのダイに集積されるトランジスタの数（ムーアの法則）よりもアプリケーションの消費電力当たりの性能を最大化することをより重視しています。Jonathan Koomey博士は、最初のコンピュータが登場した1950年代からコンピュータの電力効率がほぼ18カ月ごとに2倍に向上しているという興味深い事実を示しています（クーメイの法則）。チャネル長そのものがあまり意味を持たなくなった今、クーメイの法則はムーアの法則を補うものとなっています。先端ノードでは単位面積当たりのトランジスタ数が十分にあるため、1つのプロセッサを高い電圧で動作させるよりも複数のプロセッサを低い電圧で動作させた方が、面積は多少増えても消費電力を抑えて同等のスループットを得られます。
ファウンドリは、設計業界がFinFETプロセスをあまり意識せずにスムーズにFinFETに移行できるようにしたいと考えています。こうした動きを側面から支援するため、EDAやIP業界はFinFETの複雑さを理解してモデリングできるツールの提供に努めています。設計チームにとっては、性能、消費電力、面積に関するFinFETの利点を最大限に活かすと同時に、RTL開発からバックエンド・インプリメンテーション・プロセスまで馴染みのある工程を利用して、労力と期間を最小限に抑えながら製品を市場に投入できるのが理想です。
FinFETテクノロジも、使い慣れた設計フローを使って従来のバルクCMOSデザインと同じ方法での開発が可能ですが、どのような品質のIPを選択するかによって結果品質（QoR）は大きく左右されます。
FinFETに最適化したメモリーやスタンダードセル（フィジカルIP）を開発するには高度な経験とノウハウが要求されます。経験豊富な設計チームであれば、FinFET構造に由来する高性能と低消費電力の利点を余すところなく引き出して最高のフィジカルIPを開発できます。
ムーアの法則、そしてクーメイの法則のペースを維持していくには、設計者はターゲット・テクノロジを最大限に活用してメリットを引き出す必要があります。そのためには当然、テクノロジに関する深い理解が必要になってきます。
シノプシスは何年にもわたり産学界のパートナーと協力してFinFETテクノロジの詳細な理解に努め、そこで得た知識をIP、ツール、サービスの開発に応用し、FinFETデザインを成功へ導いてきました。ツール/IPの開発で業界をリードするシノプシスは、モバイル・コンピューティングからエンタープライズまで、幅広い応用分野で差別化した最先端製品を開発しているカスタマーに対し、FinFETに特化したツール・メソドロジ、FinFETベースのメモリー、スタンダードセルIPを提供するプロバイダとして十分な資格を持っています。
FinFETへの移行に当たってまず問題となるのが、フィンのサイズが離散値である点です。トランジスタ幅はトランジスタのサイズを最適化する主要な変数の1つですが、FinFETではこのトランジスタ幅が連続値ではなくなります。離散値のフィン・サイズによってデザインの変数が1つ増えてしまいますが、この問題は簡単な回避策もなく、設計者にはこれまで扱ったことのない問題への対処が求められます。
また、FinFETテクノロジ固有の特性により、チャネル長やボディ・バイアスを変化させるといった、これまでIP設計者がごく普通に利用していた設計手法も、大きな制限を受けるか、あまりメリットの期待できないものとなってしまいます。
もう1つの課題は、モデルが複雑になる点です。3次元構造のFinFETには、平面構造に比べ非常に多くの場所で抵抗と容量が形成されます。このような3次元構造では、プレーナ型トランジスタよりも複雑なモデルを使用し、多くのデータを操作する必要があります。モデルが複雑になると、抽出、レイアウト、DRC、LVSなど、バックエンド・フロー全体に影響が及んでしまい、このことはデザインを管理するエンジニアにとって問題となります。FinFETデザインを効率的に最適化して最大限のQoRを得るには、十分な経験が必要です。
IPデザインに関して言えば、新しいFinFETテクノロジの利点を最大限に引き出すには経験が必要です。シノプシスは何年もかけてFinFETテクノロジの特性の理解に努め、その知識を活かして新しいスタンダードセル・アーキテクチャやメモリー・コンパイラを開発してきました。シノプシスはこれまでFinFETに関する複雑な問題を数多く解決し、ソリューションを考案してきました。たとえば、メモリーの読み出し/書き込みアクセスについても課題がありましたが、シノプシスはFinFETの特長である低動作電圧を活かし、保持電圧を下げたメモリー・デザインを実現しています。
トランジスタの性能を決定する上でもう1つの重要な課題となるのが、応力プロファイルです。これは、性能向上のためにデバイスに意図的に与える機械的応力をいいます。FinFETは垂直方向のフィンを使用しているため、プレーナ型トランジスタとは応力プロファイルが大きく異なります。シノプシスは 初 期 の 段 階 から 業 界 パ ート ナーと 協 力し、シノプ シ ス のTCAD
（Technology Computer-Aided Design）ツールを利用してFinFETの応力プロファイルの正確なモデリングに努めています（詳細は「TCADツール」の項P8参照）。
FinFETテクノロジの複雑さを完全かつ正確にキャプチャし、SPICEモデリング、抽出、フィジカルIP設計などコンセプトからインプリメンテーションまで設計フロー全体で使用可能なモデルを作成すべく、シノプシスは主要なファウンドリとの緊密な協力を継続しています。
図 1. 今日の FinFET トランジスタの起源となった薄体 MOSFET
ダブルゲート（DG）超薄体（UTB）
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TSi
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図 3. Sentaurus TCAD でシミュレーションした p チャネル FinFET の応力場
モデルの変更、デバイスの性能目標を達成するためのフィン寸法最適化、デバイスの性能向上のためのランダム・プロセスばらつきのモデリングなどがあります。 図3 に、Sentaurus TCADで実行したpチャネルFinFETの3Dシミュレーションの例を示します。
マスク合成
マスク合成は最先端の製造には欠かせない要素です。EDAツールで出力したレイアウトのポストプロセスでマスク合成を実行し、製造に使用するリソグラフィ・プロセスの限界や効果を補正します。FinFETをターゲットにした先端プロセスでは、フィンをリソグラフィで定義するのではなく、蒸着の工程でSADP（Self-Aligned Double Patterning）を利用してフィンを形成する必要があると考えられています。フィンは背が高く薄いため、従来のリソグラフィ / OPC（光学近接効果補正）法ではラインエッジ・ラフネスの問題が発生します。
シノプシスのマスク合成ツール Proteusは、チップ全体の近接効果補正の実行、補正用モデルの構築、補正あり/なしのICレイアウト・パターンに対する近接効果解析に対応した包括的かつ強力な環境を提供する製品です。これらの製品は、FinFETベースのデザイン製造を手がけている多くのIDMやファウンドリでマスク合成ツールとして採用されています。シノプシスはProteus SADPソリューションの改良と導入に関してファウンドリと緊密に連携をとっています。
トランジスタ・モデル
FinFETでは、寄生抵抗と寄生容量が非常に複雑になります。これらの3次元構造では、ソース/ドレイン抵抗の拡張、コンタクト抵抗のフリンジング効果、結合容量の増加に関する情報をモデルに持たせる必要があります。こうして新しいビヘイビアを新しく標準化したモデルにキャプチャし、SPICEシミュレータで使用します。BSIM-CMG（Berkeley Short-channel IGFET Model for Common Multi-Gate）コンパクト・モデルをSPICEシミュレータで使用すると、これら新しいデバイスを使用したデザインのシミュレーション精度が向上します。
SPICEシミュレーション・ツール
大手FinFETファウンドリでは、新しいBSIM-CMGモデルを使用して機能の正しさと正確さを検証するためにシノプシスのSPICEシミュレータやFastSPICEシミュレータを広範にわたって活用しています。これらのツールは、トランジスタレベルのライブラリと回路設計の基盤的な役割を果たします。シノプシスのHSPICEシミュレータは、FinFETを導入しているファウ
図 5. FinFET に対応したシノプシスのテクノロジ
FinFETのツール環境
まとめ
ンドリでゴールド・スタンダードとして選定されています。シノプシスは、完全なSPICE精度にはHSPICEとFineSim SPICE、そしてFastSPICE用途にはCustomSimとFineSim Proを用意するなど、BSIM-CMGモデルをサポートした複数のシミュレータを提供しています。
抵抗/容量（RC）抽出ツール
3次元構造のFinFETでは複数のフィンでトランジスタを構成しているため、これまでよりも多くの寄生抵抗や寄生容量を考慮してモデル化し、FinFETベースのデザインから抽出する必要があります。図4 に、FinFETテクノロジで新たに問題となる主な寄生容量を示します。
半導体のインターコネクトのモデリングはオープンソースのITF（Inter-connect Technology Format）で標準化されています。ITFは最近拡張され、FinFETの要件が追加されました。
シノプシスのStarRC抽出ツールも最新のITFモデルに対応できるように拡張されており、FinFETベースのデザインの抽出に広く使用されています。StarRCは主要なFinFETファウンドリによって認定されており、サインオフ抽出の業界標準ツールとなっています。
フィジカル検証ツール
フィジカル検証もFinFETテクノロジの影響を受けます。フィジカル検証ツールでは、新しいランセットを利用してLVS（Layout versus Schematic）やDRC（Design Rule Check）のチェックを実行する必要があります。LVSをFinFETに対応させるには、レイアウト内のFinFETデバイスを認識できる
ようにするとともに、パラメータ抽出と近接効果の特定をサポートできるようにする必要があります。これ以外のLVSの改良点として、新しいソース-ドレイン間抵抗の計算機能も必要です。フィンとフィンの間隔やフィン幅など、新しいデザインルールも数多く導入されています。
シノプシスのフィジカル検証ツール IC Validatorは、FinFETのLVSとDRCにも対応できるように拡張されています。この製品は現在、FinFETベースのデザインやIPの開発に使われています。
シノプシスのTCADツール、そしてIC Compiler、Custom Designer、PrimeTimeを含む包括的なGalaxyインプリメンテーション・プラットフォームはすでに量産レベルの3D FETデザインや多くのテスト・チップのテープアウトに利用されています。FinFETテクノロジを採用する設計者は今後急速に増えると考えられますが、シノプシスのツールはこれらの設計者を確実にサポートします。図5 は、SPICEモデルリング、抽出、フィジカルIP設計など、コンセプトからインプリメンテーションまでの設計フロー全体を示したものです。
シノプシスのツールとIPを利用すれば、回路設計者は比較的シームレスにFinFETテクノロジへ移行してその大きなメリットが得られます。シノプシスは、半導体テクノロジの根本的な変革と言えるFinFETを設計業界がスムーズに導入できるように、IP、ツール、フロー、ノウハウの構築に取り組んでおり、この分野でも業界をリードしています。
歴史的に、設計チームは社内の設計リソースの活用とIP再利用によって、自社IPを旧世代のプレーナ型テクノロジから最新のプロセス・ノードへ移行させてきました。しかしFinFETテクノロジの場合、現在のツールや手法をそのまま使用したのではFinFETプロセスに最適化したIPを設計できず、Time-to-Marketの遅れを招いてしまうため、これら設計チームの多くが新しい課題に直面するようになっています。FinFETテクノロジの利点を最大限に引き出すには、従来とは一線を画した設計経験、ノウハウ、ツールが必要です。
シノプシスはFinFETに関して豊富な経験とノウハウを持っており、設計チームがFinFETベースのIPプロセスを開発する際のリスクを軽減する方法を熟知しています。FinFETに対応したフィジカルIPを他社に先がけて多数開発しているシノプシスは現在、ファウンドリ・パートナーやカスタマーの設計チームと協力し、競争の厳しい市場を制するために高度な差別化を図った製品の設計を支援しています。
ユーザーがFinFETをほとんど意識せずに、デザインをより微細なプロセスへシームレスに移行できるようにしたいとファウンドリは考えています。FinFETテクノロジの利点を最大限に引き出すには、消費電力を最小化して利用率とクロック速度を最大化できるようなインプリメンテーション・ツールが必要です。 FinFETでは、特に以下のツールで改良が必要となります。
• TCADツール • マスク合成 • トランジスタ・モデル • SPICEシミュレーション・ツール • RC抽出ツール • フィジカル検証ツール
TCADツール
3次元構造のFinFETの可能性を最大限に引き出すため、フィン側壁へのドーピング制御とフィンへの応力印加によってデバイスの性能向上を図ったウェハ・プロセス・テクノロジの開発が進められています。こうした取り組みの一環として、ファウンドリは開発時にTCADツールを指針として使用して半導体製造プロセスの最適化を図っています。3D TCADシミュレーションが必要になる代表的な例として、SRAMセルのプロセス最適化があります。この場合、応力とドーピングの近接効果を考慮するには、SRAMを構成するすべてのトランジスタを1つの構造としてシミュレーションする必要があります。3次元構造生成、メッシュ生成、並列アルゴリズムの最近の進歩により、こうしたことも可能になっています。
FinFETをターゲットにした微細プロセスでは、プロセスばらつきがデバイスと回路の性能に与える影響が問題となります。以前のプロセス・ノードではこれらの影響は無視できるほど小さなものでしたが、現在では最も大きな影響となりつつあります。ドーパントのランダムな変動、ラインエッジ・ラフネス（LER）、レイアウトに起因する応力など、さまざまな要因によるプロセスばらつきは、特にタイミング/消費電力を大きく左右するしきい値電圧の変動や局所電流といった形で、最終的にデバイス性能のばらつきとして顕在化します。TCADツールはこうした効果をシミュレーションし、最終的にEDAツールで使用するデバイスモデルを構築する目的で使用します。
2005年以降、シノプシスはFinFETの研究開発に携わる主要なファウンドリ、IDM（Integrated Device Manufacturer）、大学研究所にSentaurus TCAD
（図3）を納入し、この協業を通じてSentaurus TCADに非常に複雑で高度な改良を加えてきました。こうした改良の例としては、プラズマドーピング・
図 4. FinFET の寄生容量
C1: Sコンタクト - Dコンタクト間C2: ゲート - S / Dコンタクト間
C3: ゲート - S / D拡散層間C4: Sコンタクト - D拡散層間
ゲート
ソース ドレイン
コンタクト
M1 M1C1
C2
C3
C4
Technology UpdateFinFET の可能性と課題
前ページより続く
hDensity [cm^ -3]1.4E+198.8E+185.6E+183.5E+182.2E+181.4E+18
hDensity [cm^ -3]3.0E+131.2E+134.8E+121.9E+127.5E+113.0E+11
Ion（左）とIoff（右）を示したフィン断面
入れ子状のFinFET
StarRC HSPICECustomSim Custom Designer IP
Sentaurus TCAD Proteus IC ValidatorIC Validator
メタルゲート
-1289 MPa
SiG
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図 3. Sentaurus TCAD でシミュレーションした p チャネル FinFET の応力場
モデルの変更、デバイスの性能目標を達成するためのフィン寸法最適化、デバイスの性能向上のためのランダム・プロセスばらつきのモデリングなどがあります。 図3 に、Sentaurus TCADで実行したpチャネルFinFETの3Dシミュレーションの例を示します。
マスク合成
マスク合成は最先端の製造には欠かせない要素です。EDAツールで出力したレイアウトのポストプロセスでマスク合成を実行し、製造に使用するリソグラフィ・プロセスの限界や効果を補正します。FinFETをターゲットにした先端プロセスでは、フィンをリソグラフィで定義するのではなく、蒸着の工程でSADP（Self-Aligned Double Patterning）を利用してフィンを形成する必要があると考えられています。フィンは背が高く薄いため、従来のリソグラフィ / OPC（光学近接効果補正）法ではラインエッジ・ラフネスの問題が発生します。
シノプシスのマスク合成ツール Proteusは、チップ全体の近接効果補正の実行、補正用モデルの構築、補正あり/なしのICレイアウト・パターンに対する近接効果解析に対応した包括的かつ強力な環境を提供する製品です。これらの製品は、FinFETベースのデザイン製造を手がけている多くのIDMやファウンドリでマスク合成ツールとして採用されています。シノプシスはProteus SADPソリューションの改良と導入に関してファウンドリと緊密に連携をとっています。
トランジスタ・モデル
FinFETでは、寄生抵抗と寄生容量が非常に複雑になります。これらの3次元構造では、ソース/ドレイン抵抗の拡張、コンタクト抵抗のフリンジング効果、結合容量の増加に関する情報をモデルに持たせる必要があります。こうして新しいビヘイビアを新しく標準化したモデルにキャプチャし、SPICEシミュレータで使用します。BSIM-CMG（Berkeley Short-channel IGFET Model for Common Multi-Gate）コンパクト・モデルをSPICEシミュレータで使用すると、これら新しいデバイスを使用したデザインのシミュレーション精度が向上します。
SPICEシミュレーション・ツール
大手FinFETファウンドリでは、新しいBSIM-CMGモデルを使用して機能の正しさと正確さを検証するためにシノプシスのSPICEシミュレータやFastSPICEシミュレータを広範にわたって活用しています。これらのツールは、トランジスタレベルのライブラリと回路設計の基盤的な役割を果たします。シノプシスのHSPICEシミュレータは、FinFETを導入しているファウ
図 5. FinFET に対応したシノプシスのテクノロジ
FinFETのツール環境
まとめ
ンドリでゴールド・スタンダードとして選定されています。シノプシスは、完全なSPICE精度にはHSPICEとFineSim SPICE、そしてFastSPICE用途にはCustomSimとFineSim Proを用意するなど、BSIM-CMGモデルをサポートした複数のシミュレータを提供しています。
抵抗/容量（RC）抽出ツール
3次元構造のFinFETでは複数のフィンでトランジスタを構成しているため、これまでよりも多くの寄生抵抗や寄生容量を考慮してモデル化し、FinFETベースのデザインから抽出する必要があります。図4 に、FinFETテクノロジで新たに問題となる主な寄生容量を示します。
半導体のインターコネクトのモデリングはオープンソースのITF（Inter-connect Technology Format）で標準化されています。ITFは最近拡張され、FinFETの要件が追加されました。
シノプシスのStarRC抽出ツールも最新のITFモデルに対応できるように拡張されており、FinFETベースのデザインの抽出に広く使用されています。StarRCは主要なFinFETファウンドリによって認定されており、サインオフ抽出の業界標準ツールとなっています。
フィジカル検証ツール
フィジカル検証もFinFETテクノロジの影響を受けます。フィジカル検証ツールでは、新しいランセットを利用してLVS（Layout versus Schematic）やDRC（Design Rule Check）のチェックを実行する必要があります。LVSをFinFETに対応させるには、レイアウト内のFinFETデバイスを認識できる
ようにするとともに、パラメータ抽出と近接効果の特定をサポートできるようにする必要があります。これ以外のLVSの改良点として、新しいソース-ドレイン間抵抗の計算機能も必要です。フィンとフィンの間隔やフィン幅など、新しいデザインルールも数多く導入されています。
シノプシスのフィジカル検証ツール IC Validatorは、FinFETのLVSとDRCにも対応できるように拡張されています。この製品は現在、FinFETベースのデザインやIPの開発に使われています。
シノプシスのTCADツール、そしてIC Compiler、Custom Designer、PrimeTimeを含む包括的なGalaxyインプリメンテーション・プラットフォームはすでに量産レベルの3D FETデザインや多くのテスト・チップのテープアウトに利用されています。FinFETテクノロジを採用する設計者は今後急速に増えると考えられますが、シノプシスのツールはこれらの設計者を確実にサポートします。図5 は、SPICEモデルリング、抽出、フィジカルIP設計など、コンセプトからインプリメンテーションまでの設計フロー全体を示したものです。
シノプシスのツールとIPを利用すれば、回路設計者は比較的シームレスにFinFETテクノロジへ移行してその大きなメリットが得られます。シノプシスは、半導体テクノロジの根本的な変革と言えるFinFETを設計業界がスムーズに導入できるように、IP、ツール、フロー、ノウハウの構築に取り組んでおり、この分野でも業界をリードしています。
歴史的に、設計チームは社内の設計リソースの活用とIP再利用によって、自社IPを旧世代のプレーナ型テクノロジから最新のプロセス・ノードへ移行させてきました。しかしFinFETテクノロジの場合、現在のツールや手法をそのまま使用したのではFinFETプロセスに最適化したIPを設計できず、Time-to-Marketの遅れを招いてしまうため、これら設計チームの多くが新しい課題に直面するようになっています。FinFETテクノロジの利点を最大限に引き出すには、従来とは一線を画した設計経験、ノウハウ、ツールが必要です。
シノプシスはFinFETに関して豊富な経験とノウハウを持っており、設計チームがFinFETベースのIPプロセスを開発する際のリスクを軽減する方法を熟知しています。FinFETに対応したフィジカルIPを他社に先がけて多数開発しているシノプシスは現在、ファウンドリ・パートナーやカスタマーの設計チームと協力し、競争の厳しい市場を制するために高度な差別化を図った製品の設計を支援しています。
ユーザーがFinFETをほとんど意識せずに、デザインをより微細なプロセスへシームレスに移行できるようにしたいとファウンドリは考えています。FinFETテクノロジの利点を最大限に引き出すには、消費電力を最小化して利用率とクロック速度を最大化できるようなインプリメンテーション・ツールが必要です。 FinFETでは、特に以下のツールで改良が必要となります。
• TCADツール • マスク合成 • トランジスタ・モデル • SPICEシミュレーション・ツール • RC抽出ツール • フィジカル検証ツール
TCADツール
3次元構造のFinFETの可能性を最大限に引き出すため、フィン側壁へのドーピング制御とフィンへの応力印加によってデバイスの性能向上を図ったウェハ・プロセス・テクノロジの開発が進められています。こうした取り組みの一環として、ファウンドリは開発時にTCADツールを指針として使用して半導体製造プロセスの最適化を図っています。3D TCADシミュレーションが必要になる代表的な例として、SRAMセルのプロセス最適化があります。この場合、応力とドーピングの近接効果を考慮するには、SRAMを構成するすべてのトランジスタを1つの構造としてシミュレーションする必要があります。3次元構造生成、メッシュ生成、並列アルゴリズムの最近の進歩により、こうしたことも可能になっています。
FinFETをターゲットにした微細プロセスでは、プロセスばらつきがデバイスと回路の性能に与える影響が問題となります。以前のプロセス・ノードではこれらの影響は無視できるほど小さなものでしたが、現在では最も大きな影響となりつつあります。ドーパントのランダムな変動、ラインエッジ・ラフネス（LER）、レイアウトに起因する応力など、さまざまな要因によるプロセスばらつきは、特にタイミング/消費電力を大きく左右するしきい値電圧の変動や局所電流といった形で、最終的にデバイス性能のばらつきとして顕在化します。TCADツールはこうした効果をシミュレーションし、最終的にEDAツールで使用するデバイスモデルを構築する目的で使用します。
2005年以降、シノプシスはFinFETの研究開発に携わる主要なファウンドリ、IDM（Integrated Device Manufacturer）、大学研究所にSentaurus TCAD
（図3）を納入し、この協業を通じてSentaurus TCADに非常に複雑で高度な改良を加えてきました。こうした改良の例としては、プラズマドーピング・
図 4. FinFET の寄生容量
C1: Sコンタクト - Dコンタクト間C2: ゲート - S / Dコンタクト間
C3: ゲート - S / D拡散層間C4: Sコンタクト - D拡散層間
ゲート
ソース ドレイン
コンタクト
M1 M1C1
C2
C3
C4
Technology UpdateFinFET の可能性と課題
前ページより続く
hDensity [cm^ -3]1.4E+198.8E+185.6E+183.5E+182.2E+181.4E+18
hDensity [cm^ -3]3.0E+131.2E+134.8E+121.9E+127.5E+113.0E+11
Ion（左）とIoff（右）を示したフィン断面
入れ子状のFinFET
StarRC HSPICECustomSim Custom Designer IP
Sentaurus TCAD Proteus IC ValidatorIC Validator
メタルゲート
-1289 MPa
SiG
e SG D
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