Vivado Design Suite - Xilinx · 2019-11-16 · デザインフローの概要 japan.xilinx.com 7 UG892 (v2013.4) 2013 年 12 月 18 日システムレベルのデザインフロー

Vivado Design Suite ユーザーガイド

デザインフローの概要

UG892 (v2013.4) 2013 年 12 月 18 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013/03/20 2013.1 第 1 章「概要」に「Vivado Design Suite の主な機能」を追加

プロジェクトモードと非プロジェクトモードに関する情報を第 2 章「使用モデル」に追加「Tcl の使用」、「Vivado IDE の使用」、「システムレベルのデザインフローオプション」を第 2 章「使用モデル」に追加

プロジェクトモードに関する情報を第 3 章「プロジェクトモードの使用」に移動し、新しいセクションを追加

非プロジェクトモードに関する情報を第 4 章「非プロジェクトモードの使用」に移動し、新しいセクションを追加

「表 3-2 : プロジェクトモード専用の Tcl コマンド」を削除

「図 4-2 : 非プロジェクトモード専用の Tcl コマンド」を削除

2013/06/19 2013.2 Vivado IP インテグレーターが早期アクセス用であることを記述した文を削除

Tcl コマンドの write_edif、 write_verilog、および write_vhdl に関する情報を第 2 章「使用モデル」の「Vivado IP カタログを使用した IP の作成」に追加

図 3-1、「」、図 3-4、図 3-5、図 3-7、図 3-8、図 3-9、図 3-10、図 3-11、図 3-13、図 3-14、図 3-15、および図 4-2 をアップデート

デザインフローの概要 japan.xilinx.com 2UG892 (v2013.4) 2013 年 12 月 18 日

http://japan.xilinx.com

http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm#critapps

mailto:[email protected]

2013/10/02 2013.3 第 1 章「概要」の「RTL またはネットリストからデバイスプログラムまでのデザインフロー」をアップデート

第 2 章「使用モデル」に「プロジェクトを再作成する Tcl スクリプトの作成」を追加

ネットリストベースのプロジェクトを「概要」に追加、「プロジェクトモードの Tcl スクリプトの例」および第 3 章「プロジェクトモードの使用」の「IP の操作」をアップデート

第 4 章「非プロジェクトモードの使用」の「IP の操作」をアップデート

2013/12/18 2013.4 技術的情報のアップデートなし、再リリースしたのみ

日付バージョン改訂内容


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http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2013.4&docPage=3

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章 : 概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

システムレベルのデザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Vivado Design Suite の主な機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章 : 使用モデルプロジェクトモードと非プロジェクトモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Tcl の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Vivado IDE の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

システムレベルのデザインフローオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

第 3章 : プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

プロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Flow Navigator の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

システムレベルのデザイン入力の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

I/O ピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

デザイン解析および制約の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

デバイスのプログラム、ハードウェア検証、およびデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

第 4章 : 非プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

非プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

非プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

デザインソースの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

レポートの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

デザインチェックポイントの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Vivado IDE を使用したデザイン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

付録 A : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51


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ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51


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第 1章

概要

概要Vivado® Design Suite では、ザイリンクス FPGA のデザインおよび検証に関するタスクを、さまざまな方法で達成できます。従来からの RTL からビットストリームまでの FPGA デザインフローに加え、 Vivado Design Suite では IP 中心のデザインに焦点を置いたシステムレベルの統合フローを提供しています。 Vivado IP インテグレーター環境を使用すると、さまざまな IP をインスタンシエート、コンフィギュレーション、および IP ブロックデザインにインタラクティブに接続できます。カスタム IP および IP ブロックデザインをコンフィギュレーションしてパッケージにし、Vivado IP カタログから使用することもできます。デザインの解析および検証は、フローの各段階で実行できます。デザイン解析機能には、ロジックシミュレーション、 I/O およびクロック配置、消費電力解析、タイミング解析、デザインルールチェック (DRC)、デザインロジックの表示、インプリメンテーション結果の解析と変更、プログラムおよびデバッグなどがあります。

ソリューション全体は、 Vivado 統合設計環境 (IDE) というグラフィカルユーザーインターフェイス (GUI) に統合されています。 Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。また、すべてのフローは Tcl コマンドを使用しても実行できます。 Tcl コマンドは Vivado IDE の Tclコンソールまたは Vivado Design Suite Tcl シェルから使用できます。 Tcl スクリプトを使用して、デザイン解析を含むデザインフロー全体を実行したり、フローの一部のみを実行できます。


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システムレベルのデザインフロー

システムレベルのデザインフロー図 1-1 に、 Vivado Design Suite での全体的なデザインフローを示します。

Vivado Design Suite の主な機能

業界標準に基づいたデザイン

Vivado Design Suite では、次の業界標準がサポートされます。

• Tcl

• AXI4、 IP-XACT

• Synopsys デザイン制約 (SDC)

• Verilog、 VHDL、 SystemVerilog

• SystemC、 C、 C++

Vivado Design Suite ソリューションは Tcl ベースで、SDC および XDC (ザイリンクスデザイン制約) フォーマットがサポートされます。合成で Verilog、 VHDL、および SystemVerilog がサポートされので、 FPGA が採用しやすくなっています。 Vivado 高位合成 (HLS) が可能なので、 C、 C++、または System C 言語を使用してロジックを定義できます。AXI4 および IP-XACT などの標準 IP インターコネクトプロトコルを使用すると、システムレベルのデザインがより速く簡単に統合できます。これらの業界標準がサポートされることにより、EDA (電子システム設計自動化) エコシス

X-Ref Target - Figure 1-1

図 1‐1 : Vivado Design Suite のデザインフロー


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テムで Vivado Design Suite がさらにサポート可能にもなります。また、Vivado Design Suite には多くのサードパーティツールが統合されています。

IP デザインとシステムレベルデザインの統合

Vivado Design Suite は、 IP をスタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設定、インプリメント、検証および統合するための環境を提供するツールです。 IP には、エンベデッドプロセッサ、DSP デジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IP は IP-XACT プロトコルにしたがってパッケージされ、 Vivado IP カタログから使用できます。 IP カタログからは、 IP に素早くアクセスでき、コンフィギュレーション、インスタンシエーション、検証できます。ザイリンクス IP では AXI4 インターコネクト標準が使用され、より高速なシステムレベルの統合ができるようになっています。既存の IP は、 RTL またはネットリストのどちらかの形式のデザインで使用できます。

Vivado IP インテグレーター環境では、 AMBA AXI4 インターコネクトプロトコルを使用してさまざまな IP を統合できます。ブロックデザイン形式のインターフェイスを使用してインタラクティブに IP をコンフィギュレーションしたり、接続したり、回路図のような DRC を元に修正された接続を描画して、インターフェイス全体を簡単に接続できます。これらの IP ブロックデザインは、この後パッケージにされて、 1 つのデザインソースとして扱われます。ブロックデザインは、デザインプロジェクトで使用できたり、ほかのプロジェクトと共有できます。

エンベデッドプロセッサハードウェアデザイン

Vivado IP インテグレーター環境は、 Zynq® デバイスまたは MicroBlaze™ プロセッサを使用したエンベデッドプロセッサデザインを作成する際のメインインターフェイスです。 Vivado Design Suite は Xilinx Platform Studio (XPS) とも統合されており、 MicroBlaze マイクロプロセッサコアを作成、コンフィギュレーションおよび管理できます。コアはは、 Vivado IDE に統合され、管理されます。編集する XPS ソースを選択すると、 XPS ツールが自動的に起動します。 XPS をスタンドアロンツールとして実行し、その結果の出力ファイルを Vivado IDE のソースファイルとして使用することもできます。 XPS は、 Vivado IDE の Zynq デバイスデザインには使用できません。 Vivado IDE の Zynq デバイスデザインには、新しい Vivado IP インテグレーター環境をご使用ください。

重要 : Vivado IP インテグレーターは、 Zynq デバイスおよび MicroBlaze プロセッサをターゲットにするデザインを含めたエンベデッドプロセッサデザイン用の Xilinx Platform Studio (XPS) に代わるものです。 Vivado Design Suite では、XPS で MicroBlaze プロセッサをターゲットにするデザインのみがサポートされます。 ISE Design Suite と EDK では、XPS で Zynq デバイスおよび MicroBlaze プロセッサをターゲットにするデザインがサポートされます。

詳細は、『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898) [参照 1] を参照してください。エンベデッドハードウェアデザインに関する IP インテグレーターの詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2] を参照してください。

モデルベースおよび高位合成ベースの DSP デザイン

ザイリンクスの System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite は、ザイリンクスの System Generator ツールと直接統合されており、DSP ファンクションをインプリメントするためのソリューションを提供しています。 DSP モジュールは、 Vivado IDE に統合され、管理されます。編集する DSP ソースを選択すると、System Generator が自動的に起動します。System Generator をスタンドアロンツールとして実行し、その結果の出力ファイルを Vivado IDE のソースファイルとして使用することもできます。詳細は、『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897) [参照 3] を参照してください。

高位合成を使用した DSP デザイン

Vivado Design Suite は、 Vivado HLS と統合されており、 C ベースの DSP ファンクションをインプリメントするためのソリューションを提供しています。 Vivado HLS からの RTL 出力は Vivado IDE で RTL ソースファイルとして使用できます。 RTL 出力は、 Vivado IP パッケージャーで IP-XACT 準拠の IP にパッケージされてから、 IP カタログで使用


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できるようになります。また、 System Generator ロジックで Vivado HLS ロジックモジュールを使用すると、 DSP モジュールの準備ができます。IP パッケージャーは、カスタムのザイリンクス IP コンフィギュレーション、サードパーティ、またはユーザーＩＰをパッケージするために使用できます。この後、パッケージされた IP を IP カタログに表示できます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』(UG994) [参照 2] および『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902) [参照 4] を参照してください。

RTL またはネットリストからデバイスプログラムまでのデザインフロー

Vivado Design Suite では、さまざまなデザインフローをサポートするためにさまざまなデザイン入力方法が使用できます。

• RTL フロー

Vivado 合成およびインプリメンテーションでは、 Verilog、 VHDL、 SystemVerilog、およびザイリンクスデザイン制約 (XDC) などの複数のソースファイルの種類がサポートされます。また、 Vivado HLS を使用して、 C ベーエスのソースを使用してデザイン部分をコンパイルすることもできます。

• サードパーティ合成フロー

Vivado 合成で EDIF または構造型 Verilog などのサードパーティ合成ソースがサポートされます。 Synopsys デザイン制約 (SDC) もサポートされますが、XDC コンストラクトを使用することをお勧めします。Vivado IP は Vivado合成を使用して合成されます。 Vivado Design Suite IP ソースは、通常サードパーティ合成ツールでは合成できませんが、メモリインターフェイスジェネレーター (MIG) コアなどの例外もあります。

主なフローの機能

Vivado Design Suite には、次の機能が含まれます。

• Vivado 合成

• Vivado インプリメンテーション

• Vivado タイミング解析

• Vivado 消費電力解析

• ビットストリーム生成

これらの機能は、集積度が高いデザインのパフォーマンスの増加、ランタイムの削減のために設計されています。Vivado 合成およびインプリメンテーション機能は、タイミングドリブンで SDC または XDC 形式の制約を使用します。デザインプロセスの各段階で、さまざまなレポートおよび解析機能が使用できます。Vivado Design Suite Tcl シェルまたは Vivado IDE の Tcl コンソールに Tcl コマンドを入力して Tcl バッチスクリプトを使用するか、 Vivado IDE を使用すると、フロー全体を実行できます。デザイン結果を改善するには、複数の run を作成してさまざまな合成またはインプリメンテーションオプション、タイミングおよび物理制約、またはデザインコンフィギュレーションを試してみます。

Vivado IDE は、デザインプロジェクトを使用して、デザインプロセス全体をコンフィギュレーションおよび管理します。ソース、デザインコンフィギュレーションおよび run の結果は、 Vivado Design Suite プロジェクト内に保存され、管理されます。デザインステータスにより、ソースファイルがアップデートされた場合や run 結果が古い場合など、ステータスの変更がわかります。 Vivado IDE では、標準的なレポートのセット、ツールのメッセージ、ログを生成して表示できます。インプリメンテーションでは、 Vivado 消費電力適化、 Vivado 物理適化、および run ストラテジなど、デザインクロージャーを達成するためのアドバンスオプションが使用できます。詳細は、『Vivado DesignSuite ユーザーガイド : 合成』 (UG901) [参照 5] および『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 6] を参照してください。


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I/O ピン配置およびフロアプラン

Vivado IDE には I/O ピン配置環境が含まれており、デバイスパッケージピンまたは内部ダイパッドに I/O ポートを正しく割り当てることができます。Vivado ピン配置ツールに表示されるビューおよび表を使用すると、デバイスおよびデザインに関する I/O データを解析できます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。

Vivado IDE には、インプリメンテーション結果の改善に役立つアドバンスフロアプラン機能が提供されています。これには、特定エリア内に指定したロジックを強制的に使用したり、特定の配置または配線を次の run のためにインタラクティブにロックしたりする機能が含まれます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

デザイン解析および検証

Vivado IDE では、デザインプロセスの各段階でデザインを解析、検証、変更できます。回路のパフォーマンスは、デザインプロセスで中間結果を解析すると改善できます。この解析は、 RTL エラボレーション、合成、およびインプリメンテーションの後に実行できます。

Vivado シミュレータを使用すると、デザインの各段階でビヘイビアおよび構造ロジックシミュレーションを実行できます。このシミュレータでは、Verilog および VHDL 混合モードのシミュレーションがサポートされ、結果が VivadoIDE の波形ビューアーに表示されます。サードパーティシミュレータを使用することもできます。詳細は、『VivadoDesign Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

結果は、 Vivado IDE のデザインプロセスの各段階でインタラクティブに解析できます。デザインおよび解析機能には、タイミング解析、消費電力概算および解析、デバイス使用量統計、デザインルールチェック (DRC)、 I/O ピン配置、フロアプラン、インタラクティブな配置配線解析を含むものもあります。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

デバイスプログラムおよびハードウェア検証

インプリメントをすると、 Vivado ラボツール環境内でデバイスをプログラムおよび解析できます。デバッグ信号は合成後には RTL で簡単に識別でき、フロー全体でプロセスされます。デバッグコアはコンフィギュレーションしてRTL または合成済みネットリストのいずれかに挿入できます。 Vivado ロジックアナライザーを使用すると、ハードウェア検証もできます。このインターフェイスには、Vivado シミュレータと同じ共通の波形ビューアーが使用されます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。


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第 2章

使用モデル

プロジェクトモードと非プロジェクトモードVivado® Design Suite では、プリファレンスによって、さまざまな方法でツールを実行できます。プロジェクトベースの方法を使用して、デザインプロセスおよびデザインデータを自動的に管理させることもできます。この方法は、「プロジェクトモード」と呼ばれます。プロジェクトを使用すると、ディスク上にディレクトリ構造が作成され、それを利用してデザインソースファイル、 run の結果、およびプロジェクトステータスが管理されます。 run 構造を使用して、合成およびインプリメンテーションプロセスおよび run ステータスを自動的に管理します。デザインフロー全体を Vivado IDE で 1 回クリックするだけで実行できます。フロー全体は、 Tcl コマンドを使用してスクリプト記述することもできます。プロジェクトの使用方法については、第 3 章「プロジェクトモードの使用」を参照してください。

また、Tcl スクリプトベースのコンパイル方法を使用すると、ソースやデザインプロセスをユーザーが管理できます。この方法は、「非プロジェクトモード」と呼ばれます。このモードでは、ソースが現在の場所から読み込まれ、デザインがメモリ内でコンパイルされます。 Tcl コマンドを使用し、デザインパラメーターおよびインプリメンテーションオプションを設定して、各手順を個別に実行する必要があります。デザインプロセスのどの段階でも、 Tcl を使用してデザインチェックポイントを保存し、レポートを生成できます。また、各デザイン段階で、デザインの解析および制約の設定を実行するために Vivado IDE を開くことができます。アクティブデザインはメモリで確認できるので、変更をすると自動的にその後のフローにその内容が渡されます。たとえば、アップデートした内容は、新規制約ファイルまたはデザインチェックポイントに保存できます。非プロジェクトモードの詳細については、第 4 章「非プロジェクトモードの使用」を参照してください。

注記 : ソースファイルと run 結果の管理、デザインおよびツールコンフィギュレーションの保存、デザインステータス、 IP 統合などのプロジェクトモードの機能の一部は、非プロジェクトモードでは使用できません。

ヒント : どちらのモードでも Tcl スクリプトのバッチモードで実行できるほか、 Vivado IDE でインタラクティブに実行できます。


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プロジェクトモードと非プロジェクトモード

機能の違い

プロジェクト構造により、 Vivado IDE ではデザインの履歴が管理され、デザインに関する有益な情報が保存されますが、機能の多くは自動化されているので、このモードの場合はユーザーの制御できることは少なくなります。たとえば、各 run ごとにレポートファイルの標準セットのみが生成されます。次の自動化機能は、プロジェクトモードを使用した場合にのみ使用できます。

• ソースファイルの管理およびステータス

• Vivado IP カタログおよび Vivado IP インテグレーターを使用した IP コンフィギュレーションおよび統合

• 統合メッセージおよび自動生成の標準レポート

• ツール設定およびデザインコンフィギュレーションの保存および再利用

• 複数の合成およびインプリメンテーション run の試行

• 制約セットの使用および管理

• run 結果の管理およびステータス

• Flow Navigator

• [Project Summary] ビュー

非プロジェクトモードの場合、各アクションは Tcl コマンドで実行できます。すべての処理はメモリ内で実行されるので、ファイルやレポートは自動的には生成されません。デザインをコンパイルするたびに、ソースの定義、ツールおよびデザインコンフィギュレーションパラメーターの設定、すべての Tcl コマンドの実行、必要なレポートファイルの生成を実行する必要があります。ディスク上にプロジェクトは作成されないので、ソースファイルは元の場所に配置されたままになり、デザイン出力は指定したときにのみ、指定した箇所に作成されます。この方法では、 Tclコマンドの優れた機能をすべて活用でき、デザインプロセス全体を完全に制御できます。

表 2-1 は、プロジェクトモードと非プロジェクトモードの機能の違いを示しています。

表 2‐1 : プロジェクトモードと非プロジェクトモードの機能の違い

フローの要素プロジェクトモード非プロジェクトモード

デザインソースファイルの管理自動手動

フローナビゲーションガイド手動

フローのカスタマイズ制限あり制限なし

レポート自動手動

解析段階デザインのみデザインおよびデザインチェックポイント


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コマンドの違い

Tcl コマンドの使用は、モードによって異なり、作成される Tcl の run スクリプトもモードによって異なります。非プロジェクトモードの場合、ツールオプションの設定、インプリメンテーションコマンドの実行、レポートの生成、デザインチェックポイントの書き込みなどの Tcl コマンドをそれぞれ実行する必要があります。プロジェクトモードの場合は、ラッパーコマンドが合成、インプリメンテーション、およびレポートなどのコマンドそれぞれに対して使用されます。

たとえば、プロジェクトモードの場合、プロジェクトにソースを追加するには、 add_files という Tcl コマンドを使用します。ソースは、プロジェクトディレクトリ構造内で別のバージョンを維持するためにプロジェクトにコピーしたり、リモートから参照したりできます。非プロジェクトモードの場合、 Tcl コマンドの read_verilog、read_vhdl、 read_xdc、および read_* を使用して、現在のディレクトリからさまざまなタイプのソースを読み出すことができます。

プロジェクトモードの場合は、launch_runs コマンドを使用すると、コンフィギュレーション済みのストラテジを使用してツールを起動し、標準レポートを生成できます。これにより、インプリメンテーションコマンド、標準レポート、 run ストラテジの使用、 run ステータスの管理が一括で実行されます。ただし、デザインプロセスの前後にカスタムの Tcl コマンドを実行することもできます。 run 結果は、自動的にプロジェクト内に保存されて管理されます。非プロジェクトモードの場合、 opt_design、 place_design、および route_design などの各コマンドを実行する必要があります。

多くの Tcl コマンドは、レポートコマンドのようにどちらのモードでも使用できますが、プロジェクトモードまたは非プロジェクトモードのいずれかでしか使用できないものもあります。スクリプトを作成する際は、どちらかのモードでしか使用できないコマンドを混合しないように注意してください。たとえば、プロジェクトモードを使用する場合は、非プロジェクトモードでしか使用できない synth_design のようなコマンドを使用しないようにします。プロジェクトモードで非プロジェクトモード用のコマンドを使用すると、データベースでステータス情報がアップデートされず、レポートが自動的に生成されなくなります。

ヒント : プロジェクトモードには、ほとんどの場合に Tcl コマンドが実行される GUI 操作が含まれます。 Vivado IDEの Tcl コンソールに表示される Tcl コマンドは、vivado.jou ファイルにも保存されます。このファイルを使用して、どちらのモードでも使用できるようなスクリプトを開発することも可能です。


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図 2-1 に、プロジェクトモードと非プロジェクトモードの Tcl コマンドの違いを示します。


図 2‐1 : プロジェクトモードと非プロジェクトモードのコマンド


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Tcl の使用

Tcl の使用すべてのフローは Tcl コマンドを使用して実行できます。Tcl スクリプトを使用して、デザイン解析レポートを含むデザインフロー全体を実行したり、フローの一部のみを実行できます。Tcl を直接使用する場合は、Tcl コマンドで次のいずれかの方法を使用してデザインを処理します。

• Vivado IDE の外の Vivado Design Suite Tcl シェルに Tcl コマンドを入力します。

• Vivado IDE の一番下の Tcl コンソールに Tcl コマンドを入力します。

• Vivado Design Suite Tcl シェルから Tcl スクリプトを実行します。

• Vivado IDE から Tcl スクリプトを実行します。

Tcl および Tcl スクリプトに関する情報は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)[参照 11] および『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] を参照してください。Vivado ツールでの Tcl の使用方法の詳細については、『Vivado Design Suite チュートリアル : デザインフローの概要』(UG888) [参照 13] を参照してください。プロジェクトモードまたは非プロジェクトモードのいずれかを使用した Tclベースのアプローチに関する詳細は、第 3 章「プロジェクトモードの使用」または第 4 章「非プロジェクトモードの使用」を参照してください。

Vivado Design Suite Tcl シェルの起動

Linux コマンドプロンプトまたは Windows のコマンドプロンプトで次のコマンドを使用して、Vivado Design Suite Tclシェルを起動します。

vivado -mode tcl

注記 : Windows の場合、[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2013.x] → [Vivado 2013.xTcl Shell] をクリックしても起動できます。

バッチ Tcl スクリプトを使用した Vivado ツールの起動

Vivado ツールはを起動したときに Tcl スクリプトを提供しておくと、バッチモードで使用できます。 Linux コマンドプロンプトまたは Windows のコマンドプロンプトで次のコマンドを使用します。

vivado -mode batch -source <your_Tcl_script>

注記 :バッチモードの場合、指定したスクリプトが実行されてから Vivado ツールが閉じます。


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Vivado IDE の使用

Tcl フローでの Vivado IDE の使用

Ｔｃｌを使用する場合でも、 Vivado IDE でのインタラクティブな GUI ベースの解析および制約定義機能を利用できます。第 4 章の「Vivado IDE を使用したデザイン解析」に示すように、デザインサイクルのどの段階でも Vivado IDEでデザインを開くことができます。また、第 4 章の「デザインチェックポイントの使用」に示すように、デザインチェックポイントもどの段階ででも保存して、 Vivado IDE で後で開くことができます。

Vivado IDE の使用Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。プロジェクトモードの場合、 Vivado IDE ではすべてのデザインソース、コンフィギュレーション、結果を管理するプッシュボタンのデザインフローがサポートされています。 Vivado IDE では、メモリでデザインを開くというコンセプトを使用することで、デザインフロー中でも制約の割り当ておよび解析を有効にできます。デザインを開くと、デザインネットリストがデザインフローの特定段階で読み込まれ、制約がデザインに割り当てられ、デザインがターゲットデバイスに適用されます。これにより、各段階でデザインを視覚化して処理できます。デザインは RTLエラボレーション、合成またはインプリメンテーション後に開くことができ、制約、ロジックまたはデバイスコンフィギュレーション、およびインプリメンテーション結果に変更を加えることができます。また、デザインチェックポイントを使用して、デザインの現在の状態を保存できます。Vivado IDE の詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 14] を参照してください。

推奨 : Vivado IDE はプロジェクト作業ディレクトリから起動してください。これにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルが見つけやすくなります。

Windows での Vivado IDE の起動

[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2013.x] をクリックします。

注記 : または、デスクトップの Vivado IDE のショートカットをダブルクリックします。


図 2‐2 : Vivado IDE デスクトップアイコン


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システムレベルのデザインフローオプション

Windows または Linux のコマンドラインからの Vivado IDE の起動

コマンドプロンプトに次のコマンドを入力します。

vivado

注記 : このコマンドを入力すると、自動的に vivado -mode gui が実行され、 Vivado IDE が起動されます。ヘルプが必要な場合は、「vivado -help」と入力します。

Vivado Design Suite の Tcl シェルからの Vivado IDE の起動

Vivado Design Suite が Tcl モードで実行されている場合は、次のコマンドを Tcl コマンドプロンプトに入力して、VivadoIDE を起動します。

start_gui

システムレベルのデザインフローオプションVivado Design Suite には、デザインデータを収集および管理するオプションが複数含まれるほか、ツール環境をインタラクティブに使用するさまざまな方法が含まれます。

デザインソースファイルの作成と管理

Vivado Design Suite には、デザインソースファイルを作成および管理するさまざまな方法があります。新規ソースは、Vivado IDE のウィザードを使用するか、 Vivado IDE テキストエディターやサードパーティのテキストエディターを使用して作成できます。 Vivado IDE からは、標準 RTL および XDC 言語テンプレートを使用して、さまざまなロジックファンクションおよびデザイン制約を簡単に作成することもできます。詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 14] および『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。

プロジェクトモードでのソースファイルの管理

プロジェクトモードの場合、ソース管理はプロジェクト基盤で実行されます。 Vivado IDE では、 RTL デザインソース、シミュレーションソース、制約ソースなどのさまざまな種類のソースが個別に管理され、複数バージョンのシミュレーションまたはデザイン制約セットをイネーブルにするソースセットのコンセプトが使用されます。これにより、 1 つのデザインプロジェクト内でさまざまなデザイン制約セットを管理および使用できます。 Vivado IDE では、シミュレーションにも同じアプローチを使用して、モジュールレベルのシミュレーションセットの管理を有効にし、さまざまなデザインのパーツをシミュレーションします。

ソースを追加する場合は、リモートディレクトリからソースを参照するか、ソースをローカルのプロジェクトディレクトリ構造にコピーします。ソースは、ネットワーク接続されているディレクトリからも使用できます。どちらの方法でも、Vivado IDE ではファイルのタイムスタンプから、アップデートがないかどうか確認されます。ソースファイルを変更すると、Vivado IDE のプロジェクトステータスが変更され、合成またはインプリメンテーション run が期限切れであるかどうかが示されます。読み取り専用の権限しかないソースは、そのように処理されます。

Vivado IDE にソースを追加する場合、 RTL ファイルをオプションでスキャンして、ソースディレクトリにある可能性のある ‘include ファイルやほかのグローバルソースファイルを検索するようにできます。指定したディレクトリやディレクトリツリー内のすべてのソースファイルの種類は、[Add Sources] コマンドで追加できます。Vivado IDEでは、ディレクトリおよびその下位ディレクトリをスキャンして、既知のソースタイプのセットと一致する拡張子のファイルをインポートします。

ソースファイルがプロジェクトに追加されると、コンパイル順が決まって、 [Sources] ビューに表示されます。これにより、不正な形式の RTL やモジュールの欠損などを識別しやすくなります。 [Messages] ビューには、 RTL コンパイ


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ルに関するメッセージが表示され、メッセージをクリックすると、該当する RTL ソースが表示されるようになります。また、ソースファイルをイネーブル/ディスエーブルににして、コンフィギュレーションを制御できます。

非プロジェクトモードでのソースファイルの管理

非プロジェクトモードの場合、ファイルをインメモリデザインに特定の順序で読み込むことで、ソースファイルを手動で管理できます。ファイルの管理方法やファイルのディレクトリをユーザーが完全に制御できるようになっています。ソースは、ネットワーク接続されているディレクトリからも使用できます。読み取り専用の権限しかないソースは、そのように処理されます。

ソースのバージョン管理システム

Vivado Design Suite では、データ管理およびストレージシステムを複数の方法で制御できます。

リモート、読み取り専用ソースの使用

Vivado Design Suite では、プロジェクトを作成する際または非プロジェクトモードで読み込む際にリモートソースファイルを使用できます。ソースファイルは読み取り専用で、ファイルをメモリでコンパイルしますが、元のファイルに変更を保存することはできません。ソースファイルファイルは必要であれば、別のディレクトリに保存されます。

プロジェクトのアーカイブ

Vivado IDE では、 [Archive Project] コマンドでソースファイル、デザインコンフィギュレーション、 run 結果データ (オプション) などを含むプロジェクト全体の ZIP ファイルが作成されます。プロジェクトでリモートソースが使用される場合、ファイルはローカルのプロジェクトにコピーされるので、アーカイブプロジェクトにすべてのファイルが含まれるようになります。

プロジェクトを再作成する Tcl スクリプトの作成

Vivado IDE で [Write Project Tcl] コマンドを実行すると、ソースファイル、 IP、デザインコンフィギュレーションを含むプロジェクト全体を実行できる Tcl スクリプトが作成できます。このスクリプトは、プロジェクトディレクトリ構造の代わりにソース管理システムにチェックインできます。

IP のコンフィギュレーションおよび統合

Vivado Design Suite には、 IP コンフィギュレーション、統合、管理をする柔軟なプラグアンドプレイ環境が提供されています。これにより、 IP をデザインプロジェクトのコンテキスト内、またはスタンドアロンでコンフィギュレーションおよび検証できます。

Vivado IP カタログを使用した IP の作成

Vivado IP カタログには、選択したターゲットデバイスで使用可能な現在のザイリンクス LogiCORE™ IP すべてがリストされます。 IP カタログには Vivado IP パッケージャーを使用してカスタム IP を追加することもできます。

IP はスタンドアロンモジュールとしてコンフィギュレーションおよび検証して、別の互換性のあるデバイスのデザインで使用することもできます。また、再利用可能な IP をコンフィギュレーションおよび管理するための IP 管理ディレクトリが作成されます。 Vivado IP カタログは、 IP モジュールのコンフィギュレーションおよび生成に使用できます。結果は、Vivado IP コアファイル (XCI) およびその IP の RTL ソースファイルのセットになります。これらのファイルを IP リポジトリに保存すると、プロジェクトモードまたは非プロジェクトモードでこれらのＩＰファイルセットを再利用および使用できます。 RTL はデザインの上位ロジックと一緒に合成されます。また、必要であれば、ボトムアップ合成機能を使用して、プロジェクト内で IP を別々に合成することもできます。


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IP は、IP がデザインの上位であるプロジェクトを作成すると、スタンドアロンで検証することもできます。モジュールは、別々に構造的にシミュレーションされ、合成され、インプリメントできます。合成済みネットリストデザイン(DCP) はほかのデザインでソースとして使用できます。これにより、制約ネットリストがインプリメンテーション中に使用され、デザインの合成ランタイムを削減できます。合成が終了したら、 Tcl コマンドの write_edif、write_verilog、および write_vhdl を使用し、サードパーティ合成およびシミュレーションに必要な出力ファイルを生成できます。

IP のコンフィギュレーションおよび管理詳細については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』(UG896) [参照 16] を参照してください。

Vivado IP インテグレーターを使用した IP ブロックデザインの作成

Vivado IDE の Vivado IP インテグレーターを使用すると、複数の IP を 1 つの IP サブシステムにまとめることができます。この環境は、 IP システムをコンフィギュレーション、接続、パッケージするインタラクティブなデザインキャンバスです。 IP が業界標準の AXI4 インターコネクトプロトコルを使用して接続されると、インターフェイス全体を1 本のワイヤで接続できます。IP サブシステムが完了したら、スタンドアロンの IP モジュールで使用したのと同じ方法でそれを上位デザインにインスタンシエートできます。これらの IP ブロックデザインは、 IP カタログを使用してもパッケージおよび再利用できます。

Vivado IP カタログ用のカスタム IP のパッケージ

Vivado Design Suite では、Vivado IP カタログまたは Vivado IP インテグレーターで利用できるようにカスタム IP をパッケージできます。 Vivado IDE で [Package IP ] コマンドを使用すると、 IP の情報を入力してデータを収集する方法が手順を追って実行できるようになっています。データ形式およびコンテンツ規格は、設定されます。 IP がパッケージされたら、その IP が IP カタログに表示されます。

PCB 設計との関係

I/O 配置プロセスは、高度なシステムパフォーマンスには重要な要素となります。プリント回路基板 (PCB) 設計者にとっての懸念事項は、 PCB 上での FPGA デバイスとの関係およびその順応性にあることが多く、高集積のボールグリッドアレイ (BGA) デバイスの配線は、 PCB 設計者にはも困難な課題です。重要なインターフェイス配線、電源とレールの位置、シグナルインテグリティも課題事項です。FPGA 設計者と PCB 設計者が密に協力し合うことで、こういった懸念事項の解決につながることがあります。 Vivado IDE を使用すると、システムレベルのインターコネクトを適化するために、物理パッケージピンと内部ダイパッド間の関係が視覚化できます。

Vivado Design Suite には、 FPGA、 PCB、システムデザインのそれぞれの領域間でデザイン情報を渡す方法が複数含まれます。 I/O ピンコンフィギュレーションは、 CSV スプレッドシート、 RTL ヘッダー、または XDC ファイルを使用して渡すことができます。 CSV スプレッドシートには、一致する長さの接続および電源接続などのさまざまな PCBデザインタスクに使用可能なその他のパッケージおよび I/O 情報が含まれます。 IBIS (I/O Buffer InformationSpecification) モデルも Vivado IDE からエクスポートして、 PCB でのシグナルインテグリティ解析に使用できます。

詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。

サードパーティデザインソフトウェアツールの使用

ザイリンクスでは、複数のサードパーティデザインツーのサプライヤーと提携しています。次のソフトウェアソリューションには、合成およびシミュレーションツールのみが含まれます。

ロジック合成の実行

Vivado Design Suite では、 Synopsys 社および Mentor Graphics 社から提供されるザイリンクス FPGA ロジック合成ツールの使用がサポートされています。 Vivado Design Suite では、構造 Verilog または EDIF 形式の合成済みのネットリストをインポートして、インプリメンテーション中に使用できます。また、Vivado Design Suite では、ロジック合成ツールから出力される制約 (SDC または XDC) を使用することもできます。


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ロジックシミュレーションの実行

Vivado IDE では、 Mentor Graphics 社、 Cadence 社、 Synopsys 社から提供されるロジックシミュレーションツールがサポートされます。 Mentor Graphics 社の ModelSim シミュレータは、 Vivado IDE に直接組み込まれています。すべてのサポートされるサードパーティのロジックシミュレータ用にネットリストが出力されます。 Vivado Design Suite からは、デザインフローのどの段階でも完全な Verilog または VHDL ネットリストをエクスポートして、サードパーティシミュレータで使用できます。また、 SAIF 形式のインプリメンテーション後の遅延をエクスポートして、サードパーティのタイミングシミュレーションで使用することもできます。

注記 :ザイリンクス IP の中には、 RTL ソースを Verilog または VHDL 形式のいずれかで提供するものがあります。合成後は、いずれかの言語で構造型ネットリストが作成できます。


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第 3章

プロジェクトモードの使用

概要プロジェクトモードの場合、 Vivado® Design Suite でプロジェクトディレクトリ構造が作成され、ソースファイル、制約、 IP データ、合成およびインプリメンテーション run の結果、レポートなどを含むデザインが自動的に管理されます。 Vivado Design Suite では、ソースファイルのステータス、コンフィギュレーション、デザインの状態なども管理およびレポートされます。

作成できるのは、 RTL ベースのプロジェクト、または合成済みネットリストベースのプロジェクトです。ネットリストプロジェクトは、サードパーティ合成ツールで主に使用され、デザインプロセスは合成後から管理されます。ネットリストデザインを解析し、制約を割り当てて管理し、デザインをインプリメントして解析し、デバイスをプログラムしてデバッグしたら、フロー全体でソースと出力を管理できます。

Vivado IDE では、合成およびインプリメンテーションなどの定義済みデザインフロー手順を起動するには、 FlowNavigator (図 3-1) を使用できます。 [Generate Bitstream] をクリックすると、デザインが合成およびインプリメントされてから、ビットストリームファイルが生成されます。この環境では、プッシュボタンデザインフローが提供されるほか、アドバンスなデザイン管理および解析機能も提供されます。 run はさまざまなインプリメンテーションコマンドを統合したラッパー Tcl スクリプトにより実行され、自動的に標準レポートが生成されます。さまざまな run ストラテジを使用することで、配線密度およびタイミングクロージャなどのさまざまなデザインの問題点を見つけることができます。

注記 : run ストラテジは、プロジェクトモードにのみ適用できます。非プロジェクトモードの場合、すべての指示子およびコマンドオプションを手動で設定する必要があります。

プロジェクトモードは Vivado IDE または Tcl コマンド /スクリプトを使用して実行できます。プロジェクト内でVivado IDE と Tcl を切り替えて使用することもできます。ただし、プロジェクトモードの機能は Vivado IDE で使用した方が有利です。 Vivado IDE でプロジェクトを開くか作成すると、デザインの現在の状態、 run の結果、生成されたレポートおよびメッセージが表示されます。ソースの作成および変更、制約の適用、デバッグ情報の適用、ツール設定の指定、デザインタスクの実行などが可能です。

推奨 : プロジェクトモードは、 Vivado ツールの動作とザイリンクス®の推奨事項を理解する一番簡単なモードです。

RTL エラボレーション、合成、およびインプリメンテーションの後にデザインを開き、解析および制約の定義を実行できます。デザインを開くと、 Vivado ツールでターゲットデバイスに対するネットリストと制約がコンパイルされ、Vivado IDE でデザインが表示されます。デザインを開いたら、さまざまな解析およびレポート機能を使用して、異なる条件や観点からデザインを解析できます。制約およびデザイン変更を適用して保存することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。


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プロジェクトモードの利点

プロジェクトモードの利点デザインが自動的に管理されるプロジェクトモードには、次のような利点があります。

• プロジェクトステータス、 HDL ソース、制約ファイル、および IP コアが自動的に管理されます。

• プロジェクト階層に合成およびインプリメンテーションの結果が生成されます。

• インプリメンテーション結果から RTL ソースファイルへのクロスプローブなど、高度なデザイン解析機能があります。

• run ストラテジによりコマンドオプションの設定が自動化され、標準レポートも自動的に生成されます。

• 複数の run を作成してさまざまな制約およびコマンドオプションを設定および確認できます。


図 3‐1 : Vivado IDE の Flow Navigator


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プロジェクトモードでの Tcl コマンドの使用

プロジェクトモードでの Tcl コマンドの使用表 3-1 は、プロジェクトの作成、インプリメンテーション、レポートを制御するプロジェクトモードの基本的な Tclコマンドを示しています。デザインタスクに関連する Tcl コマンドを理解するには、 Vivado IDE でコマンドを実行し、 [Tcl Console] ビューまたは vivado.jou ファイルで構文を確認するのが適な方法です。

注記 : この文書には、使用可能な Tcl コマンドすべての説明が含まれるわけではありませんので、『Vivado Design SuiteTcl コマンドリファレンスガイド』 (UG835) [参照 12] および『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 11] も参照してください。

プロジェクトモードの Tcl スクリプトの例

次は、 Vivado Design Suite に含まれる BFT サンプルデザインを使用した RTL プロジェクトの Tcl スクリプトとネットリストプロジェクトの Tcl スクリプトの例です。どちらの例でも、 simpl_design のような基本コマンドの多くが launch_runs コマンドの一部として実行されます。

RTL プロジェクトの Tcl スクリプト

## STEP#1:Create Project, add and configure sources and configure design #create_project project_bft ./project_bft -part xc7k70tfbg484-2

表 3‐1 : プロジェクトモードでの基本 Tcl コマンド

コマンド説明

create_project Vivado Design Suite プロジェクトを作成します。引数としてプロジェクト名、保存場所、デザインの上位モジュール名、ターゲットパーツを指定します。

add_files プロジェクトにソースファイルを追加します。 Verilog (.v)、 VHDL (.vhd または .vhdl)、 SystemVerilog (.sv)、 IP (.xcoまたは.xci)、 XDC 制約 (.xdc または .sdc)、 XPS からのエンベデッドプロセッササブシステム (.xmp)、System Generator モジュール (.mdl) などのソースを追加できます。個々のファイルを追加するか、ディレクトリ全体を指定して有効なファイルが自動的に追加されるようにすることもできます。

set_property Vivado Design Suite でさまざまな目的で使用されます。プロジェクトでは、ソースの VHDL ライブラリ、シミュレーションのみのソース、ターゲット制約ファイル、ツール設定などを定義できます。

import_files 指定のファイルを現在のファイルセットにインポートし、プロジェクトに追加します。 XDCファイルを制約セットに定義するのにも使用します。

launch_runslaunch_runs -to_step

合成、インプリメンテーション、またはビットストリーム生成を開始します。このコマンドには、個々のインプリメンテーションコマンドと、 run の完了後に標準レポートを生成するコマンドが含まれます。すべてのインプリメンテーションプロセスを 1 つのコマンドで実行し、進行状況を管理します。 -to_step オプションを使用すると、個々のインプリメンテーションコマンドおよびビットストリーム生成を個別に実行できます。

wait_on_run run が完了するまで待ってから Tcl スクリプトの次のコマンドを実行します。

open_run 合成済みデザインまたはインプリメント済みデザインをレポートおよび解析用に開きます。レポートや解析の Tcl を使用して情報を取得するには、デザインを開いておく必要があります。

close_design メモリ内のデザインを閉じます。

start_guistop_gui

メモリ内の現在のデザインで Vivado IDE を起動し、終了します。


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プロジェクトの作成

add_files {./Sources/hdl/async_fifo.v ./Sources/hdl/bft.vhdl ./Sources/hdl/FifoBuffer.v}add_files./Sources/hdl/bftLibset_property library bftLib [get_files -of_objects sources_1 [glob ./Sources/hdl/*.vhdl]]import_files -force import_files -fileset constrs_1 -force ./Sources/bft_full.xdc## STEP#2:Configure and launch Synthesis and Implementation and generate reports#launch_runs synth_1wait_on_run synth_1launch_runs impl_1wait_on_run impl_1launch_runs impl_1 -to_step bitgenwait_on_run impl_1## STEP#3:Start IDE for design analysis#start_guistop_gui

ネットリストプロジェクトの Tcl スクリプト

## STEP#1:Create Project, add and configure sources and configure design#create_project -force project_K7_batch ./project_K7_batch -part xc7k70tfbg676-3set_property design_mode GateLvl [current_fileset]add_files {../rev_1/K7.edf}import_files -forceimport_files -fileset constrs_1 -force ./Sources/K7_full.xdc## STEP#2:Configure and launch Synthesis and Implementation and generate reports#launch_runs impl_1wait_on_run impl_1launch_runs impl_1 -to_step bitgenwait_on_run impl_1## STEP#3:Start IDE for design analysis#start_guistop_gui

プロジェクトの作成Vivado Design Suite では、さまざまなデザイン目的別にさまざまなプロジェクトタイプがサポートされます。たとえば、RTL ソースやサードパーティ合成プロバイダーからの合成済みネットリストを使用してプロジェクトを作成できるほか、空の I/O 配置プロジェクトを作成して、デバイスを確認したり、早期ピン配置を実行したりすることもできます。 Vivado IDE では、選択したプロジェクトタイプに関連するコマンドのみが表示されます。

Vivado IDE で Create Project ウィザードを使用すると、プロジェクトを簡単に作成できます。ウィザードを使用すると、プロジェクト名やプロジェクトを保存するディレクトリ、プロジェクトタイプ (RTL、ネットリストなど)、ターゲットパーツなどを定義できます。 RTL、 IP、 XDC/SDC 制約、シミュレーションテストベンチ、 System Generator


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Flow Navigator の理解

(XMP) からの DSP モジュール、 Vivado 高位合成 (HLS) からのソース、 Xilinx Platform Studio (XPS) からのプロセッサモジュール、 XPS からのメモリ初期化ファイル (BMM)、デザインに関する文書など、さまざまなタイプのソースを追加できます。ソースを追加する際は、ソースを元の場所から参照するか、プロジェクトディレクトリにコピーするかを指定できます。 Vivado Design Suite では各ファイルのタイムスタンプが監視され、ステータスがレポートされます。ファイルが変更されると、ソースまたはデザインのステータスが新でなくなったことが示されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。

Flow Navigator の理解Flow Navigator (図 3-2) では、プロジェクトの設定、合成、インプリメンテーション、ビットストリームの生成などの主なデザインプロセスタスクを制御します。 Flow Navigator で使用可能なコマンドおよびオプションは、デザインのステータスによって異なります。必要なデザインタスクが終了するまで、実行できない手順は淡色表示されます。


図 3‐2 : Flow Navigator


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システムレベルのデザイン入力の実行

これらのデザインタスクが完了したら、デザイン結果を開き、解析したり、制約を適用したりできます。これには、Flow Navigator で [Open Elaborated Design]、 [Open Synthesized Design]、または [Open Implemented Design] をクリックします。詳細は、「デザイン解析および制約の定義」を参照してください。

デザインを開くと、デザインフローに適したよく使用されるコマンドのセットが Flow Navigator に表示されます。Flow Navigator でこれらのコマンドをクリックすると、既に開いていない場合はデザインが開き、操作が実行されます。図 3-3 に合成に関連するコマンドを示します。


自動化された階層ソースファイルのコンパイルと管理

Vivado IDE の [Sources] ビュー (図 3-4) では、ソースファイルの管理を自動化する機能があります。このビューにはタブが複数含まれ、さまざまな方法でソースが表示されます。プロジェクトを開くか、変更すると、 [Sources] ビューでそのプロジェクトソースのステータスがアップデートされます。デザインソースのコンパイルが素早く実行され、ソースがダウンストリームツールでコンパイルされる順序に [Sources] ビューの [Compile Order] タブに表示されます。 RTL 階層のコンパイルに関する潜在的な問題がある場合は、 [Message ] ビューにレポートされます。ソースの詳細については、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。

注記 : モジュールを上位モジュールとして明確に設定した場合、そのモジュールは保持され、合成に渡されますが、上位モジュールとして指定していない場合は、 Vivado ツールでプロジェクト内の使用可能なソースファイルの中

から適なモジュールが上位モジュールとして選択されます。ファイルに構文エラーがあったり、エラボレートしない場合は、 Vivado ツールでそれが上位モジュールとして選択されることはありません。

制約およびシミュレーションソースは、セットに分類されます。制約セットは、制約の確認や管理に使用します。さまざまなシミュレーションソースセットを使用することで、異なるシミュレーションセットを開始できます。ソースはどれでも追加、削除、ディスエーブル、またはアップデートできます。制約の詳細については、『Vivado DesignSuite ユーザーガイド : 制約の使用』 (UG903) [参照 17] を参照してください。シミュレーションの詳細については、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。


図 3‐3 : Flow Navigator の [Synthesis] セクション


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RTL の開発

Vivado IDE には、 RTL の開発に役立つ次のような機能が含まれています。

• ソースファイルを作成および編集する Vivado IDE テキストエディター

• 言語テンプレートからロジックコンストラクトの例をコピーする機能

• 検索条件を入力してテンプレートライブラリを検索可能な [Find in Files] 機能

• RTL エラボレーションおよびインタラクティブな解析

• RTL デザインルールチェック (DRC)

• RTL 制約の割り当てと I/O 配置

RTL の開発および解析の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。 RTL ベースの I/O ピン配置の詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。

RTL のエラボレーションおよび解析

エラボレート済み RTL デザインを開くと、RTL ソースファイルがコンパイルされて RTL ネットリストがインタラクティブ解析用に読み込まれ、RTL 構造、構文、ロジック定義を確認できます。次の解析およびレポート機能があります。

• RTL のコンパイル検証および構文チェック

• ネットリストおよび回路図の確認

• デザインルールチェック

• RTL ポートリストを使用した初期 I/O ピン配置


図 3‐4 : [Sources] ビューでの階層デザインソースファイルのコンパイル


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IP の操作

• 1 つのビューで RTL ソースファイル内のインスタンシエーションおよびロジック定義などのオブジェクトを選択すると、ほかのビューでも自動選択

RTL の開発および解析の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。 RTL ベースの I/O ピン配置の詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。

IP の操作Vivado IDE では、 IP をコンフィギュレーション、インプリメント、検証、統合できます。 IP は、スタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設定および検証できます。 IP には、エンベデッドプロセッサ、 DSP デジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IPは IP-XACT プロトコルにしたがってパッケージされ、Vivado IP カタログから使用できます。 IP カタログから IP を簡単に設定、インスタンシエート、および検証できます。ザイリンクス IP は AMBA AXI4 インターコネクト規格を使用しており、高速システムレベル統合が可能です。既存の IP は、デザインで RTL またはネットリストととして使用できます。また、 Vivado IDE では CORE Generator™ ツールで作成されたコア (拡張子 .xco のファイル) も使用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] を参照してください。

IP 管理ディレクトリの作成

Vivado Design Suite IP はリモートの IP ディレクトリでコンフィギュレーションおよび管理できます。IP ディレクトリを作成または開くには、Vivado IDE の Getting Started ページで [Manage IP] をクリックします。IP ディレクトリを作成したら、次が作成されます。

• さまざまな IP ソースおよび出力ファイルを分類して維持するディレクトリ構造

• manage_ip_project という名前のプロジェクト

このタイプのプロジェクトを使用した場合は、次を実行できます。

• Vivado IP カタログを使用した IP のコンフィギュレーション

• 出力ファイルの生成と IP 検証プロセスの管理

• 個別 IP または複数 IP の出力ファイルの同時生成

• Vivado IDE の [Sources] ビューでの IP 出力ファイルの表示および管理

• IP バージョンアップグレードを繰り返し実行

詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2] を参照してください。

Vivado IP カタログを使用した IP のコンフィギュレーション

Vivado IP カタログ (図 3-5) には、プロジェクトで選択したターゲットデバイスで使用可能なザイリンクスLogiCORE™ IP が表示されます。 IP カタログには、各 IP のバージョンおよびライセンス情報、該当するデータシートが含まれます。 IP をダブルクリックすると、コンフィギュレーションウィザードが起動され、デザインに対するIP のコンフィギュレーションおよびインストールプロセスを開始できます。


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IP の操作

出力ファイルの生成

Vivado Design Suite IP には、その IP の合成、インプリメンテーションおよび検証に使用するためのさまざまな出力ファイルが含まれます。これらの出力ファイルは、 IP のコンフィギュレーション直後に生成できるほか、後で生成できます。プロジェクトモードの場合、足りない出力ファイルが合成中に自動的に生成されます。 IP でスタンドアロンの Out-of-Context フローがサポートされる場合は、合成済みデザインチェックポイント (DCP) ファイルも含まれます。非プロジェクトモードの場合、出力ファイルは Tcl コマンドの synth_design を実行する前に生成する必要があります。

Vivado Design Suite IP には、次の出力ファイルが含まれます。

• インスタンシエーションテンプレート

• RTL ソースファイルと XDC 制約

• 合成済みデザインチェックポイント (オプション)

• サードパーティシミュレーションソース

• サードパーティ合成ソース

• サンプルデザイン (該当 IP のみ)

• テストベンチサンプルデザイン (該当 IP のみ)

• C モデル (該当 IP のみ)


図 3‐5 : Vivado IP カタログ


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IP の操作

Out‐of‐Context デザイン用の IP のスタンドアロン合成

デフォルトでは、各 IP に対してデザインチェックポイントが作成され、その IP の合成済みネットリストと制約が含まれます。 IP モジュールは Vivado 合成を使用してで合成され、デザインチェックポイントはインプリメンテーション中に使用されます。 Vivado 合成では、各 IP に対してデザインチェックポイントを含むブラックボックススタブファイルが挿入されます。これにより、 IP を別個に適化および検証できるので、合成ランタイムが削減できます。これは、 Out-of-Context デザインと呼ばれます。

デザインチェックポイントの生成をオフにすると、 IP と上位デザインが一緒に合成されるグローバルトップダウン合成アプローチが使用されます。このアプローチが使用される場合、合成中に追加のロジック適化を実行することができることもあります。

ヒント : Vivado IDE には [Generate Output Products] ダイアログボックスには [Generate Design Checkpoint (.dcp)] オプションがあり、デフォルト動作を制御できるようになっています。

IP の検証

ビヘイビアまたは構造型ロジックシミュレーションを実行して、IP モジュールをインプリメントしてタイミング、消費電力、エリアなどを検証すると、Vivado IP を検証できます。通常はスタンドアロン IP を検証するために、RTL ラッパーおよびテストベンチを含む小さめの上位デザインプロジェクトが作成されます。 Vivado Design Suite では、上位デザインプロジェクトのコンテキスト内で IP モジュールを検証することもできます。 IP は合成済みデザインチェックポイントを作成するので、このボトムアップ検証ストラテジはスタンドアロンまたはプロジェクト内のいずれかで問題なく実行されます。

IP コア生成の一部として、オプションでサンプルデザインが作成されます。サンプルデザインを作成するには、[Sources] ビューで IP を右クリックし、 [Open Example Design] をポップアップメニューからクリックします。サンプル IP モジュールを使用すると、サンプルデザインプロジェクトのコンテキスト内でスタンドアロン IP を検証できます。

詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9]、『Vivado Design Suiteユーザーガイド : 合成』 (UG901) [参照 5]、および『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)[参照 16] を参照してください。

IP ブロックデザインの作成

Vivado IP インテグレーター (図 3-6) では、AXI4 インターコネクトプロトコルを使用して複数の IP を接続することができます。 Vivado IP カタログから互換性のある IP を選択し、デザインキャンバスでその IP をインスタンシエートします。この後、 IP をダブルクリックし、コンフィギュレーションウィザードを起動します。インターコネクトをドラッグアンドドロップすると DRC でチェックされるので、互換性のあるピンが視覚的にわかりやすくなっています。 AXI インターフェイスすべてを 1 本のワイヤで接続し、ポートおよびインターフェイスポートを配置して、 IPサブシステムを残りのデザイン部分に接続します。この後、これらの IP ブロックデザインをパッケージにすると、ほかのデザインで再利用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IPサブシステムの設計』 (UG994) [参照 2] または『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898) [参照 1] を参照してください。


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ロジックシミュレーションの実行

カスタム IP の作成とパッケージ

Vivado IDE では、カスタム IP や IP ブロックデザインを IP にパッケージにできます。この後、 Vivado IP カタログからアクセスし、デザインや Vivado IP インテグレーターで使用できます。 Package IP ウィザードでは、情報を入力したり、データを収集するプロセスができるようになっており、 IP を完成して、 IP カタログで使用可能な状態にできます。 [Create and Package IP] コマンドを使用すると、エンベデッドプロセッサデザインで使用するためのカスタムインターフェイスペリフェラルも作成できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』(UG896) [参照 16] を参照してください。

ロジックシミュレーションの実行Vivado Design Suite では、デザインまたは IP を検証するために複数のロジックシミュレーションオプションが提供されています。 Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の追加および表示、デザインの確認およびデバッグを必要に応じて実行できます。Vivado シミュレータでは、デザインのビヘイビアーシミュレーション、構造シミュレーション、インプリメント済みデザインのタイミングシミュレーションを実行できます。または、開いているデザインの Verilog、 VHDL ネットリスト、および SDFフォーマットファイルを記述することにより、サードパーティシミュレータも使用できます。 Vivado IDE からは、Mentor Graphics 社の ModelSim および Questa シミュレータを起動できます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] または『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。

I/O ピン配置 Vivado IDE には I/O ピン配置環境が含まれており、特定のパッケージピンまたは内部ダイパッドに I/O ポートを正しく割り当てることができます。さまざまな表示ビューおよび表があり、パッケージおよび I/O 関連データを解析でき


図 3‐6 : Vivado IP インテグレーター


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ロジック合成およびインプリメンテーションの実行

ます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。


ロジック合成

Vivado 合成では、合成 run を設定、起動、および監視できます。 Vivado IDE では、合成結果が表示され、レポートファイルが作成されます[Log] ビューから合成の警告またはエラーを選択すると、 RTL ソースファイルで該当するロジックがハイライトされます。

複数の合成 run を同時に、または 1 つずつ順に実行できます。Linux システムでは、リモートサーバー上の run がローカルで実行されます。複数の合成 run を実行すると、複数のネットリストが作成され、 Vivado Design Suite プロジェクト内に保存されます。異なるバージョンの合成済みネットリストを Vivado IDE 環境で開いて、デバイスおよびデザインの解析を実行することができます。また、 I/O ピン配置、タイミング、フロアプラン、およびインプリメンテーション用に制約を作成できます。デザインを合成すると、クロックとロジックを解析および配置できるようになり、合成済みネットリストに対してはも包括的な DRC を実行できます。

詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 5] を参照してください。

インプリメンテーション

Vivado インプリメンテーションでは、インプリメンテーション run を設定、起動、および監視できます。インプリメンテーション run 用に異なるインプリメンテーションオプションを設定し、再利用可能なストラテジを作成できます。たとえば、短いランタイム、改善されたシステムパフォーマンス、エリア適化のストラテジを作成できます。run が終了すると、インプリメンテーション run の結果が表示され、レポートファイルが使用可能になります。

複数のインプリメンテーション run を同時に、または 1 つずつ順に実行できます。Linux システムでは、リモートサーバーを使用できます。制約セットを作成して、さまざまなタイミング制約、物理制約、代替デバイスを設定して試すことができます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 6] を参照してください。

ヒント : tcl.pre および tcl.post ファイルを使用すると、 Tcl スクリプトを追加して合成、インプリメンテーション、ビットストリーム生成の前後に読み出されるようにできます。詳細は、『Vivado Design Suite ユーザーガイド : Tclスクリプト機能の使用』 (UG894) [参照 11] を参照してください。

合成およびインプリメンテーション run の設定

プロジェクトモードを使用する場合、合成およびインプリメンテーションの機能を制御する設定を多数使用できます。これらの設定は、 run ストラテジを使用する run に渡されます。これは、 [Project Settings] ダイアログボックスで設定できます。 run ストラテジは、 run の設定パラメーターの組み合わせを保存したものです。ザイリンクスでは、合成およびインプリメンテーション run 用にいくつかの定義済み run ストラテジを提供しています。ユーザーがカスタムの run 設定を適用することもできます。また、合成とインプリメンテーションで異なる制約セットを指定することもできます。

プロジェクト設定の変更に関する詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 5] および『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 6] を参照してください。制約の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] および『Vivado DesignSuite ユーザーガイド : 制約の使用』 (UG903) [参照 17] を参照してください。


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ヒント : Out-of-Context モジュールの run は、プロジェクト内の Vivado Design Suite IP を合成するために作成できます。IP のデザインチェックポイントを生成する場合、デフォルトではデザインの各 run に対して Out-of-Context (スタンドアロン) の run が作成されます。

run の作成および管理

[Project Settings] ダイアログボックスで合成およびインプリメンテーションの設定を指定したら、次のいずれかの方法で合成 run またはインプリメンテーション run を実行できます。

• Flow Navigator で [Run Synthesis]、 [Run Implementation]、または [Generate Bitstream] をクリックします。

• [Design Runs] ビューで run を選択し、右クリックして [Launch Runs] をクリックするか、またはツールバーの[Launch Selected Runs] ボタンをクリックします。

• [Flow] → [Run Synthesis]、[Flow] → [Run Implementation]、または [Flow] → [Generate Bitstream] をクリックします。

複数の合成 run またはインプリメンテーション run を作成して、さまざまな制約およびツール設定を試してみることができます。その他の run を作成するには、次の手順に従います。

1. Flow Navigator で [Synthesis] または [Implementation] を右クリックします。

2. [Create Synthesis Runs] または [Create Implementation Runs] をクリックします。

3. Create New Runs ウィザード (図 3-7) で、制約セットおよびターゲットパーツを選択します。

インプリメンテーション run の作成では、複数の合成 run が存在する場合はネットリストも選択できます。さまざまなストラテジ、制約セット、またはデバイスを指定した複数の run を作成できます。 run が複数ある場合、実行オプションを指定できます。選択した run を順次実行するか、複数のローカルプロセッサで同時に実行できます。

注記 : Linux でのみ、リモートホストを設定および使用できます。


図 3‐7 :複数の合成 run およびインプリメンテーション run の作成


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デザイン解析および制約の定義

[Design Runs] ビューでの run の管理

[Design Runs] ビュー (図 3-8) には、 run のステータスおよび情報が表示され、ポップアップメニューからは run を管理するコマンドが実行できます。 [Design Runs] ビューから複数の run を制御できます。 run が複数ある場合、アクティブな run が太字で示されます。 Vivado IDE には、アクティブな run の実行結果が表示されます。 [Project Summary]、レポート、およびメッセージに表示されるのは、すべてアクティブ run に関する情報です。

Flow Navigator で [Open Synthesized Design] または [Open Implemented Design] をクリックすると、デフォルトでアクティブデザインが開きます。 run をアクティブにするには、 run を右クリックして [Make Active] をクリックします。Vivado IDE に新たにアクティブになった run の情報が表示されます。合成済み run またはインプリメント済み run をダブルクリックすると、 Vivado IDE にそのデザインが開きます。

デザイン解析および制約の定義RTL エラボレーション、合成、およびインプリメンテーションの後に、解析および制約の割り当てを実行できます。デザインの問題を早期に特定するため、インプリメンテーションの前にタイミングシミュレーション、リソース予測、接続性の解析、 DRC などのデザイン解析を実行できます。さまざまな合成 run またはインプリメンテーションrun 結果を開くと、解析および制約の割り当てができます。これは、デザインを開くとわかります。

デザインを開くと、 Vivado IDE でネットリストがコンパイルされ、ターゲットデバイスに対する物理制約およびタイミング制約が適用されます。デザインは、開いて、保存して、閉じることができます。新しいデザインを開くと、メモリ容量を確保するため、既に開いているデザインを閉じるかどうかを確認するメッセージが表示されます。既に開いているデザインを閉じる必要はなく、複数のデザインを同時に開いておくことができます。合成済みデザインを開くと、ネットリストと制約が表示されます。インプリメント済みデザインを開くと、ネットリスト、制約、インプリメンテーション結果が表示されます。デザインデータは異なるビューにさまざまな形式で表示でき、ビューのデータは連動しています。

デザインを開くと、 Vivado IDE のさまざまな解析およびレポート機能が使用できるようになります。たとえば、内部デバイスおよび外部物理パッケージの対話型グラフィカル表示で、デバイスリソースを解析できます。また、[Netlist]、[Device]、 [Schematic]、 [Hierarchy] ビューを使用してタイミングおよび物理制約を適用して解析することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 17] を参照してください。

注記 :デザインが開いているときに制約を変更すると、変更を元の XDC ソースファイルに保存するか、新しい制約セットを作成するかを選択するダイアログボックスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド :システムレベルデザイン入力』 (UG895) [参照 15] および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)[参照 17] を参照してください。


図 3‐8 : [Design Runs] ビュー


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エラボレート済み RTL デザインを開く

エラボレート済みデザインを開くと、Vivado Design Suite が拡張され、RTL ネットリストがコンパイルされ、ターゲットデバイスに対して物理制約およびタイミング制約が適用されます。エラボレート済みデザインのさまざまなエレメントがメモリに読み込まれると、必要に応じて解析および変更して、デザインを完了させることができます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] を参照してください。

Vivado Design Suite には、リンクおよびチェックツールが含まれ、ロジックが正しいかどうかデザインを解析できるようになっています。ロジックが正しくコンパイルされたか、欠けているモジュールはないか、インターフェイスの不一致がないかなどをチェックできます。 [Messages] ビューでメッセージのリンクをクリックすると、 Vivado IDE テキストエディターで RTL ファイルの該当する行が表示されます。 [Schematic] ビューでは、ロジックの接続および階層をさまざまな方法で調べることができます。 [Schematic] ビューには、 RTL ベースのロジックコンストラクトを使用して、 RTL の接続が表示されます。 [Schematic] ビューでロジックを選択したり、 Vivado IDE テキストエディターで RTL ファイルの特定の行を確認したりできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

注記 : RTL エラボレーションでは、 FPGA テクノロジへのマップは実行されません。

レジスタなど、ロジック階層の特定のロジックインスタンスに定義されている制約は、 RTL エラボレーションでは解決できない場合があります。エラボレーション中に生成されるロジック名と階層は、合成中に生成されるものと一致しない可能性があります。そのため、これらの制約が定義されている場合、 RTL デザインをエラボレートしたときに制約マップに関する警告またはエラーメッセージが表示されることがありますが、合成を実行すると、これらの問題は回避されます。

Vivado IDE の I/O 配置機能を使用すると、インタラクティブに I/O ポートをコンフィギュレーションしてエラボレート済み RTL デザインに割り当て、 DRC を実行できます。可能であれば、合成後に I/O 配置を実行してください。これにより、クロックおよびロジック制約が適になり、合成後に実行する DRC がより詳細に実行されます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] を参照してください。

ヒント : [Report DRC] コマンドをクリックすると、 RTL および I/O の DRC が実行され、非同期クロック、ラッチなどのロジックの問題が特定されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』(UG895) [参照 15] を参照してください。

エラボレート済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [RTL Analysis] セクションで [Open Elaborated Design] をクリックします。

• Flow Navigator で [RTL Analysis] を右クリックし、 [New Elaborated Design] をクリックします。

• [Flow] → [Open Elaborated Design] をクリックします。

図 3-9 は、エラボレート済み RTL デザインを開いた場合のデフォルトビューレイアウトを示しています。回路図でロジックインスタンスを選択すると、 RTL ソースファイルおよびエラボレート済み RTL ネットリストで特定のインスタンスが選択されます。


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合成済みデザインを開く

合成済みデザインを開くと、 Vivado Design Suite で合成済みネットリストが開かれ、ターゲットデバイスに対して物理制約およびタイミング制約が適用されます。合成済みデザインのさまざまなエレメントがメモリに読み込まれると、必要に応じて解析および変更して、デザインを完了させることができます。変更は、制約ファイル、ネットリスト、デバッグコア、およびコンフィギュレーションに保存できます。

合成済みデザインを使用すると、早期のタイミング、消費電力、使用率予測のようなデザインタスクを多く実行することができ、デザインが指定するターゲットで要件を満たすことができるのかどうか判断できます。デザインは、Vivado IDE のビューを使用してさまざまな方法で解析できます。 1 つのビューでオブジェクトを選択すると、ほかのビューでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find] などのさまざまなビューから、 RTLファイルの問題のある行にクロスプローブできます。 [Schematic] ビューでは、ロジックの接続および階層をインタラクティブに調べることができます。タイミング制約を適用したり、より詳細なタイミング解析を実行したりもできます。 I/O ポートの物理制約、フロアプラン、デザインコンフィギュレーションをインタラクティブに定義することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

Vivado IDE の I/O 配置機能を使用すると、インタラクティブに I/O ポートをコンフィギュレーションして合成済みデザインに割り当て、 DRC を実行できます。 [Report DRC] コマンドをクリックすると、包括的な DRC が実行され、ロジックの問題が特定されます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 7] および『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8]を参照してください。

合成済みデザインでは、プログラム済みFPGA のテストおよびデバッグをサポートするために、デバッグコアロジックを設定およびインプリメントできます。 [Schematic or Netlist] ビューで、インタラクティブにデバッグ用の信号を選択し、その後デバッグコアをコンフィギュレーションし、デザインに挿入します。コアのロジックおよび接続は、デザインの合成がアップデートされても、できる限り保持されます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。


図 3‐9 : エラボレート済み RTL デザインを開く


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合成済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Synthesis] セクションで [Open Synthesized Design] をクリックします。

• Flow Navigator で [Synthesis] を右クリックし、 [New Synthesized Design] をクリックします。

• [Flow] → [Open Synthesized Design] をクリックします。

• [Design Runs] ビューで run の名前をダブルクリックします。

図 3-10 は、合成済みデザインを開いた場合のデフォルトビューレイアウトを示しています。

インプリメント済みデザインを開く

Flow Navigator からインプリメント済みデザインを開くと、 Vivado IDE でそのインプリメント済みネットリストが開き、インプリメンテーション、配置、およぼ配線結果に使用されるターゲットデバイスに対する物理制約およびタイミング制約が適用されます。インプリメント済みデザインの配置済みのロジックと配線済みの接続がメモリに読み込まれると、必要に応じて解析および変更して、デザインを完了させることができます。変更は、制約ファイル、ネットリスト、インプリメンテーション結果、およびデザインコンフィギュレーションに保存できます。 Vivado IDE では複数のインプリメンテーション run を設定できるので、どの完了済みのインプリメンテーション run を選択しても、インプリメント済みデザインを開くことができます。

インプリメント済みデザインでは、タイミング解析、消費電力解析、使用量統計のようなデザインタスクを多く実行することができ、デザインが必要なパフォーマンスターゲットの要件を満たすことができるのかどうか判断できます。デザインは、 Vivado IDE のビューを使用してさまざまな方法で解析できます。 1 つのビューでオブジェクトを選択すると、ほかのビューでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find] などのさまざまなビューから、ソースの RTL ファイルの問題のある行にクロスプローブできます。 [Schematic] ビューでは、ロジックの接続および階層をインタラクティブに調べることができます。タイミング制約を適用したり、より詳細なタイミング解析を実行したりもできます。また、インタラクティブにフロアプランやデザインコンフィギュレーション制約を


図 3‐10 :合成済みデザインを開く


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適用したり、今後の run 用に制約を保存したりもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

[Device] ビューでは、 [Routing Resources] をクリックして、配置または配線結果を確認できます。拡大すると、[Device] ビューに表示される詳細な情報が増えます。配置配線、およびルックアップテーブル (LUT) およびランダムアクセスメモリ (RAM) の初期化などのデザインコンフィギュレーションをインタラクティブに変更することもできます。 [Device] ビューまたは [Schematic] ビューで結果をクリックして、 RTL ファイルの問題の行にクロスプローブすることもできます。 [Schematic] ビューでは、ロジックの接続および階層をインタラクティブに調べることができます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

インプリメント済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Implementation] セクションで [Open Implemented Design] をクリックします。

• [Flow] → [Open Implemented Design] をクリックします。

• [Design Runs] ビューで run の名前をダブルクリックします。

ヒント : Flow Navigator のメニューはアクティブ run の状態によって異なるので、アクティブ run がインプリメントされていない場合は [Open Implemented Design] コマンドが淡色表示になっていることがあります。この場合、 FlowNavigator で [Implementation] を右クリックして、完了したインプリメンテーション run のインプリメント済みデザインを開くことができます。

図 3-11 にインプリメント済みデザインのデフォルトビューレイアウトを表示します。

注記 : [Device] ビューには、後に閉じたときの状態により、配置のみが表示される場合と配線も表示される場合があリます。 [Device] ビューで [Routing Resources] ボタンをクリックすると、配置または配線のみを表示するように表示を切り替えることができます。


図 3‐11 : インプリメント済みデザインを開く


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最新でないデザインのアップデート

設計プロセスでは、通常ソースファイルまたは制約の変更が必要です。これらのファイルの依存性は Vivado IDE で管理され、表示されているデザインデータが新でなくなるとそれが示されます。たとえば、ターゲットパーツやアクティブ制約セットなどのプロジェクト設定を変更すると、デザインが新の状態でなくなります。ソースファイル、ネットリスト、またはインプリメンテーション結果がアップデートされると、開いた合成済みデザインまたはインプリメント済みデザインのデザインビューバナーに「out-of-date」というメッセージが表示され、 run が新の状態ではないことが示されます (図 3-12)。デザインのどの部分が新ではないのかを確認するには、 [more info] リンクをクリックします。

デザインビューバナーから、新でないデザインに対して次のいずれかの動作を実行します。

• [More Info] をクリックすると開く [Out-of-Date Due to] ウィンドウに表示される [Force up-to-date] リンクをクリックします。

アクティブな合成またはインプリメンテーション run の NEEDS_REFRESH プロパティがリセットされ、 run が新の状態であるとマークされます。このコマンドを Tcl で実行する場合は、次のようなコードになります。

set_property NEEDS_REFRESH false [get_runs synth_2]

注記 : このコマンドは、デザインに少しだけ変更を加えており、デザインを更新したくない場合に使用します。

• [Reload] をクリックして現在のデザインのメモリ内の表示を更新し、デザインデータへの変更を保存します。

• [Close Design] をクリックし、新の状態でないデザインを閉じます。

デザインタスク実行のためのビューレイアウトの使用

デザインを開くと、 I/O 配置、フロアプラン、デバッグコンフィギュレーションなどの特定のデザインタスクを実行しやすいようにした複数のデフォルトビューレイアウトが提供されます (図 3-13)。レイアウトを変更すると、特定のデザインタスクを実行するのに適したビューが表示されます。カスタムビューレイアウトは、 [Save Layout As] コマンドで作成できます。

注記 :デフォルトビューレイアウトは、デザインが開いているときにのみ使用できます。


図 3‐12 :デザインの再読み込みが必要であることを示すバナー


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デザインへの変更の保存

Vivado IDE では、メモリでアクティブデザインをインタラクティブに編集します。制約やネットリストを変更したり、消費電力解析特性、ハードウェアコンフィギュレーションモードパラメーター、デバッグコンフィギュレーションなどのデザインパラメーターを変更した場合などは、必ずデザインを保存するようにしてください。開いたデザインをインタラクティブに編集する場合、次のセクションに示すように、その変更点は元の XDC ファイルに保存するか、新しい制約セットに保存できます。

元の XDC 制約ファイルへの変更の保存

デザインに加えた変更を元の XDC 制約ファイルに保存するには、 [File] → [Save Constraints] をクリックするか、またはツールバーの [Save Constraints] ボタンをクリックします。

開いているデザインに対して加えられた制約、デバッグコアおよびコンフィギュレーション、デザインコンフィギュレーション設定の変更がすべて保存されます。 Vivado IDE では、可能な限り元のファイルフォーマットが保持されます。追加した制約は、ファイルの後に追加されます。既存の制約への変更は、元のファイルの場所に保持されます。

新しい XDC 制約ファイルへの変更の保存

デザインへの変更を新しい制約セットに保存するには、[File] → [Save Constraints As] をクリックして、新しい制約ファイルを作成します。

これにより、元の制約ソースファイルを保持したままで変更を保存できます。新しい制約セットには、変更を含むすべてのデザイン制約が含まれます。このようにすると、元の XDC ソースファイルを変更せずに保持できます。新しい制約セットをアクティブにしておくと、次回の run の実行時やデザインを開いたときに適用されるようにできます。

デザインを閉じる

デザインを閉じると、メモリ内のデザイン数を減らし、ソースを編集できる場所が複数になるのを避けることができます。別のデザイン表示に移動する前に、デザインを閉じるようダイアログボックスが表示されることがあります。デザインを閉じるには、次のいずれかを実行します。

• デザインのタイトルバーで X ボタンをクリックします。

• Flow Navigator でデザインを右クリックし、 [Close] をクリックします。


図 3‐13 : レイアウトの選択


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メッセージの表示

[Messages] ビュー (図 3-14) では、メッセージがエラー、クリティカル警告、警告、情報、ステータスといった重要度別に分類されます。 [Messages] ビューの上部にあるチェックボックスのオン/オフを切り替えて、表示するメッセージを選択できます。メッセージのカテゴリを展開表示すると、個々のメッセージを表示できます。多くのメッセージにはリンクが含まれており、クリックすると RTL ファイルの該当する行が開きます。アドバンスなフィルター方法などの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 14] を参照してください。

レポートの表示

[Reports] ビュー (図 3-15) には、複数の標準的なレポートが Tcl コマンドの launch_runs を使用して生成されます。レポートをダブルクリックすると、 Vivado IDE テキストエディターで開きます。 [Tcl Console] ビューで該当する Tclコマンドを入力して、カスタムレポートを作成することもできます。詳細は、『Vivado Design Suite ユーザーガイド :Vivado IDE の使用』 (UG893) [参照 14] を参照してください。


図 3‐14 : メッセージの表示


図 3‐15 : レポートの表示


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デバイスのプログラム、ハードウェア検証、およびデバッグ

インプリメンテーション結果の解析

インプリメント済みデザインが開いている場合は、 [Device] ビューに配置配線結果が表示されます。 [Timing Results]ビューでタイミングパスを選択すると、 [Device] ビューにその配置配線が表示されます。また、配置配線をインタラクティブに編集して、デザイン目標を達成したり、 LUT 式、 RAM 初期化、位相ロックループ (PLL) コンフィギュレーションなどのデザインの特性評価を実行することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

重要 : 変更は、インプリメント済みデザインのインメモリバージョンにのみ加えられます。 run をリセットすると変更は失われます。変更を保存するには、第 4 章の「デザインチェックポイントへのデザインの変更点の保存」に示すように、 [Save Checkpoint] コマンドを使用します。

タイミング解析の実行

Vivado IDE では、タイミング解析結果をグラフィカルに設定および表示できます。 [Tools] → [Timing] コマンドを使用して、さまざまなタイミング解析パラメーターを使用してみてください。クロックネットワークレポートおよびクロックの相互関係レポートには、クロックのトポロジおよび関係を表示できます。スラックヒストグラムには、デザインの全体的なタイミングパフォーマンスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

また、 Vivado IDE には、 Tcl コンソールおよび SDC 制約オプションを使用してさまざまなタイミング解析オプションが提供されています。多数の標準レポート Tcl コマンドがあり、クロック構造、ロジックの関係、デザインに適用されている制約などに関する情報を取得できます。詳細については、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] を参照するか、 help report_* を入力してください。

DRC、消費電力、リソース使用率の解析

Vivado IDE では、消費電力、リソース使用率、 DRC 解析結果をグラフィカルに設定および表示できます。デザインのどの段階でも、消費電力パラメーターを指定してすばやく消費電力を予測できます。また、さまざまなタイプのデバイスリソース使用率統計を解析できるほか、広範囲の DRC が用意されており、ユーザーが設定して実行できます。結果のレポートには、問題のオブジェクトへのリンクが含まれます。詳細は、『Vivado Design Suite ユーザーガイド :デザイン解析およびクロージャテクニック』 (UG906) [参照 8] を参照してください。

ヒント : 多数の標準レポート Tcl コマンドがあり、デザインに関する情報を取得できます。詳細は、『Vivado DesignSuite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] を参照してください。

デバイスのプログラム、ハードウェア検証、およびデバッグVivado IDE の Vivado ロジック解析環境には、デザインを検証およびデバッグするための多数の機能があります。RTLまたは合成済みネットリストに ILA (Integrated Logic Analyzer) や Debug Hub コアなどの IP デバッグコアをコンフィギュレーションおよびインプリメントできます。 Vivado IDE で合成済みデザインを開くと、必要なプローブ信号を選択してコアにコンフィギュレーションできます。ビットストリームファイルが生成されているどの run に対しても、Vivado ロジック解析を起動してハードウェアを検証できます。また、完了したどのインプリメンテーション run に対しても、ビットストリームファイルを生成できます。ビットストリームファイル生成オプションも設定可能です。Vivado デバイスプログラマーを起動してデバイスをコンフィギュレーションおよびプログラムできます。 Vivado ロジック解析は Vivado IDE から直接実行でき、配線およびデバイスリソースを解析できます。詳細は、『Vivado DesignSuite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。


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第 4章

非プロジェクトモードの使用

概要非プロジェクトモードでは、 Tcl コマンドを使用してメモリ内でフローを実行することで、デザインをコンパイルできます。 Tcl コマンドを使用すると、柔軟なデザインの設定および実行、解析およびデバッグが可能です。 Tcl コマンドは、バッチモードで実行するか、Vivado® Design Suite Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。非プロジェクトモードのフローを使用すると、ユーザーが各デザインフロー段階を完全に制御できますが、ソースファイル、レポート、中間結果 (デザインチェックポイント ) を手動で管理する必要があります。さまざまなレポートを生成し、デザインルールチェック (DRC) を実行し、インプリメンテーションプロセスのすべての段階のデザインチェックポイントを書き出すことが可能です。

プロジェクトモードの場合と異なり、複数の run の作成および管理、ソースファイル管理、デザイン状態のレポートなどの機能は含まれません。ソースファイルがアップデートされるたびに、デザインを手動で実行し直す必要があります。このモードの場合、デフォルトではレポートや中間ファイルは作成されません。必要に応じて Tcl コマンドを使用して、さまざまなレポートやデザインチェックポイントを作成できます。また、 Vivado IDE の GUI ベースのデザインの解析および制約の設定を実行することもできます。現在のデザインは、メモリまたは保存したデザインチェックポイントのいずれかで開くことができます。

Vivado IDE を非プロジェクトモードで起動すると、 Flow Navigator、プロジェクトサマリ、 Vivado IP カタログなどのプロジェクトモードの機能は含まれません。非プロジェクトモードの場合、 Vivado IDE 内で合成 run やインプリメンテーション run を開いたり変更したりできません。ただし、デザインソースファイルが元のディレクトリにある場合は、 Vivado IDE の別のビューでデザインオブジェクトを選択するとそれがクロスプローブされます。たとえば、デザインオブジェクトを選択して、 [Go To Instantiation]、 [Go To Definition] または [Go To Source] コマンドを使用すると、関連する RTL ソースファイルが開いて、該当する行がハイライトされます。

非プロジェクトモードの利点非プロジェクトモードを使用すると、デザインフローの各段階をユーザーが完全に制御できます。このモードの場合、デザインはユーザーが手動で管理します。

• HDL ソースファイル、制約、および IP の管理

• 依存性の管理

• 合成およびインプリメンテーションの結果の生成および保存

Vivado Design Suite には、デザインおよび IP を作成、コンフィギュレーション、インプリメント、解析、管理するVivado Tcl コマンドがすべて含まれます。非プロジェクトモードでは、 Tcl コマンドを使用して次が実行できます。

• フロー全体からデザインをコンパイル

• デザインを解析してレポートを作成


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非プロジェクトモードでの Tcl コマンドの使用

非プロジェクトモードでの Tcl コマンドの使用表 4-1 は、基本的な非プロジェクトモードでの Tcl コマンドを示しています。非プロジェクトモードを使用する場合、デザインは read_verilog、 read_vhdl、 read_edif、 read_ip、および read_xdc コマンドを使用してコンパイルされます。ソースはコンパイル用に順序付けられ、合成に渡されます。 Vivado Design Suite Tcl シェルまたはTcl バッチスクリプトの使用に関する詳細は、第 2 章の「Tcl の使用」を参照してください。

注記 : この文書には、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。その他のコマンドについては、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] および『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 11] を参照してください。

表 4‐1 :非プロジェクトモードでの基本 Tcl コマンド

コマンド説明

read_edif EDIF または NGC ネットリストファイルを現在のプロジェクトのデザインソースファイルセットにインポートします。

read_verilog 非プロジェクトセッション用に Verilog (.v) および System Verilog (.sv) ソースファイルを読み込みます。

read_vhdl 非プロジェクトセッション用に VHDL (.vhd または .vhdl) ソースファイルを読み込みます。

read_ip 非プロジェクトセッション用に既存の IP (.xci または .xco) プロジェクトファイルを読み込みます。Vivado IP (.xci) の場合、ネットリストが IP ディレクトリにあれば、デザインチェックポイント (.dcp) の合成済みネットリストが IP のインプリメントに使用されます。ネットリストがIP ディレクトリにない場合は、 RTL ソースが上位デザインの残りと一緒に使用されます。.xco IP プロジェクトでは .ngc ネットリストが使用されます。

read_checkpoint デザインチェックポイントをインメモリデザインに読み込みます。

read_xdc 非プロジェクトセッション用に .sdc または .xdc フォーマットの制約ソースファイルを読み込みます。

set_paramset_property

デザインコンフィギュレーション、ツール設定の定義など、さまざまな目的に使用します。

link_design セッションでネットリストソースを使用している場合に、デザインを合成用にコンパイルします。

synth_design デザインの上位モジュールとターゲットパーツを引数として Vivado 合成を実行します。

opt_design 高レベルのデザイン適化を実行します。

power_opt_design システム全体の消費電力を削減するためクロックゲーティングを実行します(オプション)。

place_design デザインを配置します。

phys_opt_design タイミングまたは配線性を向上するため物理ロジック適化を実行します(オプション)。

route_design デザインを配線します。

report_* デザインプロセスのさまざまな段階のレポートを生成します。

write_bitstream ビットストリームファイルを生成して DRC を実行します。

write_checkpoint フローの任意の段階でのデザインを保存します。デザインチェックポイントには、ネットリスト、制約 (フローで実行された適化を含む)、インプリメンテーション結果が含まれます。

start_guistop_gui

メモリ内の現在のデザインで Vivado IDE を起動し、終了します。


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非プロジェクトモードでの Tcl コマンドの使用

非プロジェクトモードの Tcl スクリプトの例

次は、Vivado Design Suite に含まれる BFT サンプルデザインの非プロジェクトモードの Tcl スクリプトです。デザインチェックポイントを使用してフローのさまざまな段階でデータベースの状態を保存する方法と、さまざまなレポートを手動で生成する方法を示しています。

# create_bft_batch.tcl# bft sample design # A Vivado script that demonstrates a very simple RTL-to-bitstream batch flow## NOTE:typical usage would be "vivado -mode tcl -source create_bft_batch.tcl" ## STEP#0: define output directory area.#set outputDir ./Tutorial_Created_Data/bft_output file mkdir $outputDir## STEP#1: setup design sources and constraints#read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full.xdc## STEP#2: run synthesis, report utilization and timing estimates, write checkpoint design#synth_design -top bft -part xc7k70tfbg484-2 -flatten rebuilt write_checkpoint -force $outputDir/post_synthreport_timing_summary -file $outputDir/post_synth_timing_summary.rptreport_power -file $outputDir/post_synth_power.rpt## STEP#3: run placement and logic optimization, report utilization and timing estimates, write checkpoint design#opt_designpower_opt_designplace_designphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt## STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out#route_designwrite_checkpoint -force $outputDir/post_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file $output-Dir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_power -file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rptwrite_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc## STEP#5: generate a bitstream


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デザインソースの読み込み

# write_bitstream -force $outputDir/bft.bit

デザインソースの読み込み非プロジェクトモードの場合、さまざまなデザインソースがインメモリデザインに読み込まれ、インプリメンテーションツールで処理されます。 Vivado Design Suite のソースファイルは、 read_verilog、 read_vhdl、 read_ip、read_edif、または read_xdc など、ファイルの種類によってそれぞれ read_... で始まる Tcl コマンドを使用して読み込むことができます。ソースは、 Tcl スクリプトまたはインタラクティブなフローが開始されるたびに読み込む必要があります。

サードパーティの合成済みネットリストの使用

Vivado Design Suite では、サードパーティの合成ツールを使用する場合など、合成済みネットリストのインプリメンテーションがサポートされます。外部合成ツールでは、 Verilog または EDIF ネットリストと制約ファイルが生成されます。これらのネットリストは、プロジェクトモードまたは非プロジェクトモードのいずれかで、スタンドアロンで使用するか、 RTL ファイルと混合して使用できます。

IP の操作IP は、 RTL ソースおよび制約を使用するか、合成済みデザインチェックポイントを上位デザインのソースとして使用するようにコンフィギュレーションできます。デフォルトでは、各 IP に対して Out-of-Context (スタンドアロン)のデザインチェックポイントが生成されます。

非プロジェクトモードの場合、 IP のインプリメントは、次のいずれかの方法で実行できます。

• Vivado IP カタログを使用して生成した IP (.xci 形式)

Out-of-Context (スタンドアロン) のデザインチェックポイントファイルが IP ディレクトリにある場合は、それがインプリメンテーションに使用され、合成ではブラックボックスが挿入されます。デザインチェックポイントファイルが IP ディレクトリにない場合は、 RTL および制約ソースがグローバルな合成およびインプリメンテーションに使用されます。

• IP 用に合成されたネットリスト (.dcp 形式)

合成済みネットリストを使用すると、 IP をスタンドアロンで構造的に検証できるので、安定した既知のネットリストを提供できます。Vivado IP ファイルが IP ディレクトリにある場合は、そのデザインチェックポイントファイルも使用されます。

• IP をコンフィギュレーションおよび生成する Tcl コマンドのセット

Tcl を使用すると、 run ごとに IP がコンフィギュレーション、生成、および合成されます。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] を参照してください。

ロジックシミュレーションの実行Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の追加および表示、デザインの確認およびデバッグを必要に応じて実行できます。 Vivado シミュレータは、完全に統合


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された混合モードシミュレータで、アナログ波形を表示する機能を備えています。 Vivado シミュレータでは、デザインのビヘイビアーシミュレーション、構造シミュレーション、インプリメント済みデザインのタイミングシミュレーションを実行できます。

または、開いているデザインの Verilog、 VHDL ネットリスト、および SDF フォーマットファイルを記述することにより、サードパーティシミュレータも使用できます。 ModelSim および Questa シミュレータを Vivado IDE から起動できます。

詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

ロジック合成およびインプリメンテーションの実行非プロジェクトモードでは、各インプリメンテーション手順は、コンフィギュレーション可能な Tcl コマンドを使用して起動され、デザインはメモリでコンパイルされます。インプリメンテーション手順は、「非プロジェクトモードの Tcl スクリプトの例」に示すように、特定の順序で実行する必要があります。必要に応じて、 power_opt_designまたは phys_opt_design などの手順を実行することもできます。非プロジェクトモードでは、プロジェクトモードでしかサポートされない run ストラテジの代わりに、さまざまなコマンドを使用してツール動作を制御できます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 6] を参照してください。

重要なデザイン手順の後は、デザイン解析および制約の定義のためにデザインチェックポイントを保存しておきます。デザインチェックポイントは、ビットストリームの生成を除き、デザインプロセスを続行するための開始ポイントとしては使用できません。これらは、単に解析および制約定義のためのデザインのスナップショットにすぎません。

ヒント : 各デザイン手順が終了したら、 Vivado IDE を起動して、「Vivado IDE を使用したデザイン解析」に示す方法でアクティブなデザインに対してインタラクティブなグラフィカルデザイン解析および制約定義ができます。

レポートの生成vivado.log および vivado.jou を除き、レポートは Tcl コマンドを使用して手動で生成する必要があります。デザインプロセスのどの段階でも、さまざまなレポートを生成できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] または『Vivado Design Suite ユーザーガイド : インプリメンテーション』(UG904) [参照 6] を参照してください。

デザインチェックポイントの使用デザインチェックポイントを使用すると、デザインの現在の状態のスナップショットを撮ることができます。現在のネットリスト、制約、およびインプリメンテーション結果が、デザインチェックポイントに保存されます。デザインチェックポイントを使用すると、次が実行できます。

• 必要であればデザインを復元

• デザイン解析を実行

• 制約を定義

• デザインフローに従って処理

デザインチェックポイントは、フローの異なる段階で書き出すことができます。重要なデザイン手順の後は、デザイン解析および制約の定義のためにデザインチェックポイントを書き出しておきます。デザインチェックポイントを


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Vivado IDE を使用したデザイン解析

読み込むとデザインを復元できるので、問題をデバッグする際に便利です。デザインチェックポイントは、デザインを現在のインプリメンテーション状態ですべて保存したものです。デザインフローの残りは、 Tcl コマンドを使用して実行できますが、新規ソースをデザインに追加することはできません。

注記 : Tcl コマンドの write_checkpoint <file_name>.dcp および read_checkpoint <file_name>.dcp を使用してもデザインチェックポイントを書き込みおよび読み出しできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 12] を参照してください。

Vivado IDE を使用したデザイン解析非プロジェクトモードの場合、デザイン手順の後に Vivado IDE を起動すると、アクティブなデザインに対してインタラクティブなグラフィカルデザイン解析および制約定義ができます。

アクティブデザインで Vivado IDE を開く

非プロジェクトモードでは、次のコマンドを使用してメモリ内のアクティブデザインに対する Vivado IDE を起動および終了します。

• start_gui : メモリ内のアクティブデザインを Vivado IDE で開きます。

• stop_gui : Vivado IDE を終了し、 Vivado Design Suite シェルに戻ります。

注意 : GUI から Vivado Design Suite を閉じた場合は、 Vivado Design Suite Tcl シェルが閉じ、メモリにデザインは保存されません。アクティブデザインを変更せずに Vivado Design Suite Tcl シェルに戻るには、 exit コマンドではなく、stop_gui コマンドを入力してください。

デザインプロセスの各段階が終了したら、 Vivado IDE を開いてメモリにある現在のデザインを解析および操作できます (図 4-1)。 Flow Navigator、プロジェクトサマリ、ソースへのアクセスおよび管理、 run などの Vivado IDE の機能は非プロジェクトモードでは使用できませんが、解析および制約変更の機能の多くは、 [Tools] メニューから使用できます。

重要 : ただし、メモリ内のアクティブデザインに対して Vivado IDE で加えた変更は、自動的にはダウンストリームツールに適用されません。


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アクティブデザインへの変更の保存

メモリ内でデザインを変更するので、加えた変更は Vivado IDE Tcl セッションの残りのフローで使用されるダウンストリームツールに自動的に渡されます。これにより、現在の run に影響を与えたり、今後の実行用に変更を保存したりできます。今後の実行用に制約を保存するには、 [File] → [Export] → [Export Constraints] をクリックします。新しい制約ファイルを作成するか、元のファイルに上書きできます。

注記 :制約をエクスポートする場合は、 Tcl コマンドの write_xdc を実行します。詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835) [参照 12] を参照してください。

Vivado IDE でデザインチェックポイントを開く

Vivado IDE を使用すると、デザインチェックポイントとして保存されたデザインを解析できます (図 4-2)。 Tcl コマンド (synth_design、opt_design、power_opt_design、place_design、phys_opt_design、route_design)を使用して非プロジェクトモードでデザインを実行し、任意の段階でデザインを保存して、後の Vivado IDE セッションで読み込むことができます。まず配線済みデザインから開始し、タイミングを解析し、タイミング問題を回避できるように配置を調整し、デザインが完全に配線されていない状態であっても、後で使用できるように保存します。Vivado IDE のビューバナーに、開いているデザインチェックポイントの名前が表示されます。


図 4‐1 : アクティブデザインで Vivado IDE を開く


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デザインチェックポイントへのデザインの変更点の保存

デザインチェックポイントは開き、解析し、保存できます。新しいデザインチェックポイントに変更を保存することもできます。

• [File] → [Save Checkpoint] をクリックし、現在のデザインチェックポイントに加えた変更を保存します。

• [File] → [Write Checkpoint] をクリックし、デザインチェックポイントの現在の状態を新しいデザインチェックポイントとして保存します。


図 4‐2 : Vivado IDE でデザインチェックポイントを開く


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付録 A

その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

http://japan.xilinx.com/support

ザイリンクス資料で使用される用語集については、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

リファレンス1. 『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898)

2. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

3. 『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

4. 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

5. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

6. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

7. 『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899)

8. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906)

9. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

10. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

11. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

12. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

13. 『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888)

14. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

デザインフローの概要 www.xilinx.com 51UG892 (v2013.4) 2013 年 12 月 18 日

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http://www.xilinx.com

http://japan.xilinx.com/support

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=glossary

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug898-vivado-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug897-vivado-sysgen-user.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug902-vivado-high-level-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug901-vivado-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug899-vivado-io-clock-planning.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug906-vivado-design-analysis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug888-vivado-design-flows-overview-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug893-vivado-ide.pdf


リファレンス

15. 『Vivado Design Suite ユーザーガイド : システムレベルのデザイン入力』 (UG895)

16. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

17. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

18. Vivado Design Suite ビデオチュートリアル (japan.xilinx.com/training/vivado/index.htm)

19. Vivado Design Suite 資料ページ (http://japan.xilinx.com/support/documentation/dt_vivado2013-4.htm)

デザインフローの概要 www.xilinx.com 52UG892 (v2013.4) 2013 年 12 月 18 日

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug895-vivado-system-level-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;t=vivado+videos

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;t=vivado+docs


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Vivado Design Suite - Xilinx · 2019-11-16 · デザイン フローの概要 japan.xilinx.com 7 UG892 (v2013.4) 2013 年 12 月 18 日 システム レベルのデザイン フロー

Vivado Design Suite - Xilinx · 2019-11-16 · デザインフローの概要 japan.xilinx.com 7 UG892 (v2013.4) 2013 年 12 月 18 日システムレベルのデザインフロー