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VLSIファウンドリとナノプラット微細加工で拓く デバイスの新展開
三田吉郎 東京大学微細加工拠点マネージャ
「超微細リソグラフィー・ナノ計測拠点」
大規模集積システム設計教育研究センター 協力教員
東京大学 大学院工学系研究科 電気系工学専攻 准教授
2014 MITA, Yoshio 1
時代は(再び)集積化MEMSです
• シナリオ1:MEMSからの情報をVLSIで処理 • 寄生素子の低減・高利得化
• シナリオ2: VLSIからMEMSへ制御信号供給 • 高密度・高精細な制御(アドレッシング)
• シナリオ3:フィードバック回路にMEMSを組み込む • MEMSそのものの特性を超えた高度な機能を発現
• 自己診断機能
• シナリオ4:VLSI構造そのものをMEMS加工 • 新奇デバイスの創造
• 共通メリット:大規模集積化 • マトリックス化して大規模並列処理
2014 MITA, Yoshio 2
シナリオ1:MEMSからの情報をVLSIで処理
•寄生素子の低減・高利得化
櫛歯部:サブpF~pF
1.高ゲインの増幅回路が必要 C=1pFのインピーダンス f =1MHz : Z=150kΩ f =1kHz : Z=150MΩ:信号微弱
MEMS 回路
3.浮遊容量の削減が必要 ⇒シールド
2. ノイズ対策 ⇒低インピーダンス化
Y.Mita et. al, IMEKO TC-4 Int.Symp. pp.825-828
2014 MITA, Yoshio 3
シナリオ2: VLSIからMEMSへ制御信号供給
•高密度・高精細な制御
1.マイクロアクチュエータを個別に駆動
MEMS 回路
2. アクチュエータの特性ばらつきを吸収
MEMS 回路
D Q
D Q
J. Malapert et. al, IEEJ T-SM. 133, no. 3, pp.77-84
2014 MITA, Yoshio 4
シナリオ3:フィードバック回路にMEMSを組み込む
• MEMSそのものの限界を超えた高度な機能を実現
単体ボロメータ素子: 感度と応答性がトレードオフ
集積化ボロメータ: 応答=フィードバックサイクルの速度 零位法による測定=高感度
M. Denoual et. al, Meas. Sci. Technol. 25, 065101
Heat Input
Temperature
Heat Input
Heat Feedback
Constant
+
⇒
⇒
Delay
2014 MITA, Yoshio 5
シナリオ4:VLSI構造そのものをMEMS加工
• 新規デバイスの創造 • VLSIを「信頼性の高いp/n型半導体材料として利用」(逆転の発想)
トランジスタ工程
大面積微細加工で
特殊機能素子を作製
研究者A
研究者B
研究者P
…
相乗りデザイン
協力会社
武田CR
2014 MITA, Yoshio 6
東大VDEC拠点の提供する集積化MEMSテクノロジ
• 0.6μm、5V系CMOS VLSI (最大15mm 角)
• 6インチウエーハで提供
• CMOS 回路を「ユーザが提供した」ウエーハの上に焼いてくれる
• テスト済ウエーハ: 活性層厚9μm、25μm、50μmSOI基板、オフセット基板
• 廉価。相乗りによりさらに廉価。
絶縁層
シリコン基板
標準「バルク」基板 SOIウエーハ 2014 MITA, Yoshio 7
東大VDEC拠点の“More-than-Moore”系試作メニュー
• VDECによるアカデミック向け試作: 3方向 • 標準メニュー:0.18μm, 1.2μm
• More-Moore 方向:28nm 試作プロジェクト
• More-than-Moore 方向:2件 • 0.35μm 20V BiCMOS テクノロジ NTT-AT
• 0.6μm 5V CMOS 厚膜SOIテクノロジ Phenitec
2014 MITA, Yoshio
}この2つは ウエーハ渡し可 直接産業応用可
8
東大VDEC拠点のPenitech集積化MEMSの特徴
ウエーハ受け取り 可(他人のデザインを詮索しない了解が必要)
途中引き抜き 可 プロセス追加 可(有償・要相談) 基板種類変更 可(オフセット基板、SOI基板3種実績あり) プロセス条件変更 応相談(ベストエフォート)
前プロセス基板の投入 不可
CMOS回路信頼性 高(商用のクォリティ)
ディジタルライブラリ メーカー提供
SPICEパラメータ メーカー提供
RFパラメータ 利用者による提供(随時構築中)
参考回路 利用者による提供(随時構築中)
参考MEMSデバイス 利用者による提供(随時構築中)
2014 MITA, Yoshio 9
ポストプロセスによる新機能回路(1) • SOI基板の上にトランジスタが搭載されている特徴を利用
0V 15V
Output node
GND
5V 10V
5V transistor
10 2014 MITA, Yoshio
•一般のバルクCMOSとの違い:基板が共通かどうか
11
0V 15V
Output node
GND
5V 10V
Silicon Substrate
5V
0V
10V
0V
15V
0V
≠
ポストプロセスによる新機能回路(1)
2014 MITA, Yoshio
Silicon Substrate
ポストプロセスによる新機能回路(1)
• 東大VDEC基板:SOIなので、裏面絶縁は完全
• ポストプロセスにより、島(メサ)式絶縁が可能
• 応用:高耐圧化(2VDD以上)スイッチング回路
12
Output node
GND
5V
0V
10V
0V
15V
0V
Isolation Layer
5V 10V
2014 MITA, Yoshio
ポストプロセス
•武田先端知SCRにて描画・エッチング
• 20nm級位置合わせ精度の 電子線描画も可能
Alignment mark (10μm-square Aluminum Pattern)
2014 MITA, Yoshio 14
深掘りエッチングによる島式絶縁フィードスルーと、高耐圧化スイッチ回路の実験例
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Island
Bridges
5V ctrl
10V out
0.6µm CMOS Technology
Through VDEC +
Post-Process at Takeda Class1 SCR
Breakthrough to VLSI by MEMS-born Technology
S.Morishita et.al, MME 2010 2014 MITA, Yoshio
P
N N
P
Silicon Substrate
ポストプロセスによる新機能回路(2)
• PNジャンクションを直列接続することも可能
Output node
GND
Isolation Layer
2014 MITA, Yoshio 16
Al wiring of CMOS-Circuit
良好な素子特性(開口率73%)
Voc=9.47V, Jsc=20nA, Fill factor: 73.2%:実用に 十分足る高性能
2014 MITA, Yoshio
現在では60Vを超える 電圧の生成にも成功
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【(ナノプラットのレゾンデートル(三田編)】
ナノテク新規事業にはだかる3つの壁
①場所と装置の取得(超大型予算)
②環境の立ち上げ調整
③維持管理(教育・ランニングコスト)
大型予算が付いたとしても、軌道に乗るには軽く4,5年かかる 維持には毎年億を超える費用が必要。
ナノテクプラットフォームにより ①最新の装置を使える場所が公開され
②装置は良く維持管理調整され
③廉価に利用できる 研究開発の迅速な立ち上げが可能となった
2014 MITA, Yoshio 19
アカデミックから産業化への障害
•サービスによってしばりが違う • CAD:基本的に厳しい
• アメリカ系の有名CADは産業利用不可 → 概算要求にて「エンジニアリングサンプル向けCAD環境」を要求中。
• JEDAT社α―SXは専用ライセンス導入可能
• 他、Alliance等フリー系は不可能ではない。
• VLSI相乗り試作:ファウンドリによっては即可能
• クリーンルーム利用:ナノプラットにより即可能
• LSIテスティング:基本的に可能(応相談)
• VDEC今後10年の大方針:より産業へ
2014 MITA, Yoshio 20