1
20図３．１３ 論理関数を実現する論理ゲート(MIL記号)
• 論理回路図中では以下のMIL(military standard)記号が使用される。
AND ORNOT XOR
NAND NORNOTの別表現
XNOR
21図３．１４ ド・モルガンの法則を使った論理ゲートの変形
• 論理回路図で下記の変換はよく使用する
A＋B = A・BA・B = A＋BA＋B
A・B
A・B
A＋B
NAND NOR
22図 ドモルガンの法則を使った論理ゲートの変形
NAND NOR
A＋B = A・BA・B = A＋B
A＋B
A・B
A・B
A＋B
23図３．１５ NOT,AND,ORゲートのNANDゲートでの構成
• 任意の論理式はNANDまたは，NORの組み合わせで表
現できる
A
AB
AB
NOT
AND
OR
NAND
NAND
NAND
NAND
NAND
NAND
ド・モルガンの法則
24図３．１６ n型MOSトランジスタを用いたスイッチ
N+
P+ P
ソース(S)
ゲート(G)
ドレイン(D)
NMOSの場合はGNDに接続され，
電子が供給される側をソースと呼ぶ
入力＝論理「1」（ゲート電位=Vdd）
デバイス 回路
デジタル的理解
0V
N+
入力＝論理「0」（ゲート電位=0V）
25図３．１７ ｐ型MOSトランジスタを用いたスイッチ
ソース(S)
ゲート(G)
P＋
N+
N
ドレイン(D)
，PMOSの場合はVddに接続され，
正孔が供給される側をソースと呼ぶ
デバイス
回路
デジタル的理解
Vdd
P＋
入力＝論理「1」（ゲート電位=Vdd）
入力＝論理「0」（ゲート電位=0V）
2
26図３．１８ CMOS回路を用いたNOT論理ゲート(インバータ)
• 入力電圧により，NMOS，PMOSトランジスタのいずれかが相補的(Complimentary)にONしている⇒CMOS回路
• CMOS回路は待機時に電流が流れないので低消費電力
• 論理振幅が電源電圧と同じなのでノイズに強く，また電源電圧の低電圧化に有利⇒現在のディジタルVLSIはほとんどがCMOS回路
Vdd
入力 出力
0V回路 デジタル的理解
NMOS
PMOS入力＝論理「0」（ゲート電位=0V）
入力＝論理「1」（ゲート電位=Vdd）
ボタンを押さない
ボタンを押す
出力＝論理「0」（電位=0V）
出力＝論理「1」（電位=Vdd）
27図３．１９ CMOSトランジスタの断面構造
• NMOSとPMOSを接続してインバータを形成
P P N+
N
NNP+
P
入力
出力
入力 出力
デバイス断面
回路
ｐ型基板にｎ型領域を作成する
NMOS PMOS
28図３．２０ NMOSおよびPMOSトランジスタ記号
NMOS
PMOS
３端子モデル ４端子モデル
• 通常のデジタル論理では３端子モデルを使うことが多いが，アナログ回路では基板端子を含む４端子モデルを使うことが多い
基板はGND電位
基板はVdd電位
29図３．２１ CMOS回路で構成したNAND論理ゲート
1
1
0
1
1
0
0
0
0 1 1 1
× ○ × ○
× × ○ ○
○ ○ × ×
○ × ○ ×
Ⅰ Ⅱ Ⅲ ⅣⅠ Ⅱ Ⅲ Ⅳ
• NMOSを直列，PMOSを並列に接続
30図３．２２ CMOS回路によるNOR論理ゲート
1
1
0
1
1
0
0
0
0 0 0 1
× ○ × ○
× × ○ ○
○ ○ × ×
○ × ○ ×
Ⅰ Ⅱ Ⅲ Ⅳ
Ⅰ Ⅱ Ⅲ Ⅳ
• NMOSを並列，PMOSを直列に接続
31図３．２３ CMOS回路による３入力NAND論理ゲート
• ３入力NAND– NMOSを直列に３個，
PMOSを並列に３個接続
3
32図３．２４ AND論理ゲート実現方法
• AND論理ゲートはNAND論理ゲートとNOT論理ゲートを組み合わせて実現する．すなわちAND論理ゲートよりもNAND論理ゲートの方が面積も小さく，高速に動作する．
33☆（練習問題回答）CMOS回路による３入力NOR論理ゲート
• ３入力NOR– NMOSを並列に３個，
PMOSを直列に３個接続
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