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1 2013/2/19
高精度・低消費電力サイクリックADCの 自己校正法の検討
群馬大学大学院 工学研究科 電気電子工学専攻 情報通信システム第２研究室
劉 羽
栃木・群馬支所合同研究発表会 (2013/2/28) ETT-12-36, ETG-12-36
2 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
3 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
4 2013/2/19
CMOSプロセスの微細化
研究背景
・デジタル 大きな恩恵（高精度、低消費電力） ・アナログ 必ずしも恩恵を受けない（電源電圧低下） ・デジタルアシスト技術 アナログ回路の性能を向上
アナログ回路 アナログ入力
デジタル回路
デジタル出力
デジタルアシスト技術
5 2013/2/19
・研究目的
高精度・低消費電力Cyclic AD変換器のデジタル自己校正法
研究目的
・Cyclic AD変換器
高精度・回路面積小（メリット） ・アンプ低消費電力化、容量を小さくする
回路誤差（有限ゲイン、容量ミスマッチ） ・デジタルアシスト技術の応用
デジタル自己校正法
6 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
Cyclic ADC基本構造
Vref/4
-Vref/4
Vout
M U
X
Vref
-Vref
1.5bit
subADC DAC
Ｇ Vc=Va-Vb
Vb
Va
Mode select
7 2013/2/19
Vin
Cyclic ADC基本構造
Vref/4
-Vref/4
Vout
M U
X
Vref
-Vref
1.5bit
subADC DAC
Ｇ Vc=Va-Vb
Vb
Dout
Va
Mode select
8 2013/2/19
Vin
Cyclic ADC基本構造
Vref/4
-Vref/4
Vout
M U
X
Vref
-Vref
1.5bit
subADC DAC
Ｇ Vc=Va-Vb
Vb
Dout
Va
Mode select
9 2013/2/19
Vin
Cyclic ADC基本構造
伝達関数（理想）
𝑉𝑜𝑢𝑡 = 2𝑉𝑖𝑛 − 𝐷 ∗ 𝑉𝑟𝑒𝑓 𝐷 =
(𝑉𝑖𝑛 ≧ 𝑉𝑟𝑒𝑓/4 𝑉𝑏 = 𝑉𝑟𝑒𝑓) 1
0
−1
(−𝑉𝑟𝑒𝑓/4 ≦ 𝑉𝑖𝑛 ≦ 𝑉𝑟𝑒𝑓/4 𝑉𝑏 = 0)
(𝑉𝑖𝑛 ≦ −𝑉𝑟𝑒𝑓/4 𝑉𝑏 = −𝑉𝑟𝑒𝑓)
Vref/4
-Vref/4
Vout
M U
X
Vref
-Vref
1.5bit
subADC DAC
Ｇ Vc=Va-Vb
Vb
Dout
Va
Mode select
10 2013/2/19
Vin
冗長性を考慮し、二つのコンパレータの構造を使用
Lo
gic
Vref
-Vref
Vref/4
-Vref/4
Vin
Φ2
Φ1
Φ1
Vout
Cf
Cs
D out
Cb
M U
X
Va
Vb
A V1
Φ2
Φ’1
Φ2
Φ2
Vc
Φ2
Φ’1 Φ2
11 2013/2/19
Cyclic ADC基本回路
12 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
Vref
-Vref
Va
Φ2
Φ1
Φ1
Φ2
Vout
Φ1
Cs
Cf
A V1
P
Dout
0
Φ2
Φ’1
Φ2
Cb
Φ2
MUX
Φ’1
13 2013/2/19
有限ゲイン誤差
容量ミスマッチ
理想 A=無限大 Cf=Cs
実際 A=有限 Cf≠Cs
主な電力が消費される
ADCへの誤差影響
Vref
Vout
-Vref
-Vref Vref Vin
-Vref/4
0
Vref/4
Vout
Vref
-Vref
-Vref Vref Vin
0
-Vref/4 Vref/4
δ2
δ1
有限ゲイン誤差ありの出力波形
ADCへの誤差影響
容量ミスマッチありの出力波形
理想
実際
Vref
-Vref
Va
Φ2
Φ1
Φ1
Φ2
Vout
Φ1
Cs
Cf
A V1
P
Dout
0
サンプリングモード
Φ2
Φ’1
Φ2
Cb
Φ2
Vref
-Vref
Φ2
Φ1
Φ1
Vout
Φ1
Cs
Cf
A V1
P
Dout
0
増幅モード
Φ2
Cb
Φ2
Φ’1
Va
Φ2
MUX
Φ’1 Φ’1 Φ2
Qf=Vin*Cf Qs=Vin*Cs
Q’f=(Vout-V1)*Cf Q’s=(VDAC-V1)*Cs
1. 2.
15 2013/2/19
MUX
乗算型DAC動作
Vref
-Vref
Φ2
Φ1
Φ1
Vout
Φ1
Cs
Cf
A V1
P
Dout
0
Φ2
Φ’1
Cb
次サイクル
Φ2
Vref
-Vref
Φ2
Φ1
Φ1
Vout
Φ1
Cs
Cf
A V1
P
Dout
0
Φ2
Cb
Φ2
Φ’1
Φ2 Φ2
Va
Φ2
Φ’1 Φ’1 Φ2
Va
サンプリングモード 増幅モード
次サイクル Qf=Vin*Cf Qs=Vin*Cs
次サイクル Q’f=(Vout-V1)*Cf Q’s=(VDAC-V1)*Cs
3. 4.
16 2013/2/19
MUX
MUX
乗算型DAC動作
伝達関数の導出
𝑉𝑜𝑢𝑡 =𝑉𝑖𝑛 − 𝐷 ∗ 𝑉𝐷𝐴𝐶 ∗
𝐶𝑠𝐶𝑠 + 𝐶𝑓
𝐶𝑓𝐶𝑓 + 𝐶𝑠
−1𝐴
=1 +
𝐶𝑠𝐶𝑓
𝑉𝑖𝑛 −𝐶𝑠𝐶𝑓
∗ 𝐷 ∗ 𝑉𝐷𝐴𝐶
1 +1
𝐴β
−𝑄𝑓 − 𝑄𝑠 = −𝑄𝑓′ − 𝑄𝑠′ , 𝑉1 = 𝑉𝑜𝑢𝑡/𝐴
点Ｐ：電荷保存則を用い、伝達関数を導出
−𝑉𝑖𝑛 ∗ 𝐶𝑓 − 𝑉𝑖𝑛 ∗ 𝐶𝑠 = − 𝑉𝑜𝑢𝑡 − 𝑉1 ∗ 𝐶𝑓 − 𝑉𝐷𝐴𝐶 − 𝑉1 ∗ 𝐶𝑠
𝑉𝑜𝑢𝑡 = 1 − 𝑒𝑓𝑔 { 1 +𝑒𝑚
2∗ 2𝑉𝑖𝑛 − (1 + 𝑒𝑚)𝐷 ∗ 𝑉𝑟𝑒𝑓}
容量ばらつき：em=(Cs-Cf)/Cf 有限ゲイン：efg=1/Aβ A:アンプ利得 β:帰還係数=Cs/(Cs+Cf)
17 2013/2/19
DAC ADC
Vin 2 1
2me
me1
fge1
D
Vout
伝達関数モデル
（理想） 𝑉𝑜𝑢𝑡 = 2𝑉𝑖𝑛 − 𝐷 ∗ 𝑉𝑟𝑒𝑓 𝐷 =
(𝑉𝑖𝑛 ≧ 𝑉𝑟𝑒𝑓/4 𝑉𝑏 = 𝑉𝑟𝑒𝑓) 1
0
−1
(−𝑉𝑟𝑒𝑓/4 ≦ 𝑉𝑖𝑛 ≦ 𝑉𝑟𝑒𝑓/4 𝑉𝑏 = 0)
(𝑉𝑖𝑛 ≦ −𝑉𝑟𝑒𝑓/4 𝑉𝑏 = 𝑉𝑟𝑒𝑓)
𝑉𝑜𝑢𝑡 = 1 − 𝑒𝑓𝑔 { 1 +𝑒𝑚
2∗ 2𝑉𝑖𝑛 − (1 + 𝑒𝑚)𝐷 ∗ 𝑉𝑟𝑒𝑓} （実際）
18 2013/2/19
19 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
提案自己校正のアプローチ
20 2013/2/19
自己校正モード ・高電力モード 容量ミスマッチを測定 ・通常モード 有限ゲイン誤差を測定
通常動作モード ・ システム通常動作 自己校正を行う
k:サイクル回数
μ:LMSステップゲイン
Wf:容量ミスマッチ誤差係数
Wb:有限ゲイン誤差係数
Din=10100 Dout=10100
Vin=0.3v
Vout=0.6v
5bit
D outk
Wf
D
Z - 1
μ
e outk
Wb
D in
Refe
rence
DA
C
memory
Calibration logic
out
LMS
1.5bit-CyclicADC Mode select
21 2013/2/19
システムの分解能と合わせるリファレンスＤＡＣを使用
提案自己校正のアプローチ
D out1
Wf1
D
Z - 1
μ
e outk
Wb1
D in
Refe
rence
DA
C
memory
乗算型
DAC
1.5bit
subADC
1
自己校正システムの1サイクル動作
22 2013/2/19
D out2
Wf2
D
Z - 1
μ
e outk D in
Refe
rence
DA
C
memory
乗算型
DAC
1.5bit
subADC
2
Wf2 Wf2 Wb2
Wb1 Wf1
D 1
23 2013/2/19
自己校正システムの2サイクル動作
D outk
Wf2
D
Z - 1
μ
e outk D in
Refe
rence
DA
C
memory
乗算型
DAC
1.5bit
subADC
1
Wf2 Wfk
Wf(k-1),Wf(k-2)・・・Wf2,Wf1
Wbk
Wb(k-1),Wb(k-2)・・・Wb2,Wb1
D 2 ・・・D k
24 2013/2/19
自己校正システムのkサイクル動作
・システムが高電力モードとなり、オペアンプの利得が無限大
回路誤差は容量ミスマッチのみ
乗算型
DAC
1.5bit
subADC
Vin
Wf1
乗算型
DAC
1.5bit
subADC
Wf2
Vout
・システムが通常モードに戻り、容量ミスマッチ誤差を除き
有限ゲイン誤差Wb
乗算型
DAC
1.5bit
subADC
Wfk
乗算型
DAC
1.5bit
subADC
Vin
Wf1
乗算型
DAC
1.5bit
subADC
Wf2
乗算型
DAC
1.5bit
subADC
Vout 乗算型
DAC
1.5bit
subADC
Wfk
Wb1 Wb2 Wbk
回路誤差の測定
D1 D2 Dk
D1 D2 Dk D(k+1)
25 2013/2/19
サイクル1 サイクル2 サイクルk サイクル(k+1)
サイクル1 サイクル2 サイクルk
・高電力モード 容量ミスマッチ補正係数Wf(k)
・通常モード 有限ゲイン補正係数Wb(k)
回路誤差の分析
乗算型DAC
1.5bit
subADC
Vin
Wf1
1.5bit
subADC
Wf2
1.5bit
subADC
Vout 1.5bit
subADC
Wfk
Wb1 Wb2 Wbk Wb(k-1)
Wf3
D1 D2 Dk D(k+1)
Calibration logic
memory
26 2013/2/19
サイクル1 サイクル2 サイクルk サイクル(k+1)
乗算型DAC
乗算型DAC
乗算型DAC
1サイクルの誤差
1サイクル動作の補正係数
乗算型
DAC
1.5bit
subADC
Vin
Wf1
1.5bit
subADC
Wb1
V1
D1
Din
Refe
rence
DA
C
eout1
Dout1
Dout1=Wf1*D1+Wb1*V1
V1=(1-efg)[(1+em/2)*2*Vin-(1+em)*D1*Vref]
Vref=1
27 2013/2/19
サイクル1 サイクル2
eout1=Din-Dout1
=Vin-Wf1*D1-Wb1*(1-efg){(1+em/2)*2*Vin-(1+em)*D1*Vref}
=Vin[1-Wb1(1-efg)(1+em/2)*2]+D1[Wb1(1-efg)(1+em)-Wf1]
Wb1=1/2(1-efg)(1+em/2)
Wf1=(1+em)/2(1+em/2)
Wf(k+1)=Wf(k)+μ(eoutf1)=Wf(k)+μ{D1(1+em)/2(1+em/2)-Wf(k)}
Wb(k+1)=Wb(k)+μ(eoutb1)=Wb(k)+μ{Vin-Wb(k)2(1-efg)(1+em/2)Vin}
最急降下法(LMS)
28 2013/2/19
1サイクル動作の補正係数
・eout1=0 Wf1とWb1が最適に収束
乗算型
DAC
1.5bit
subADC
Vin
Wf1
乗算型
DAC
1.5bit
subADC
Wb1
V1
D1
Din
Refe
rence
DA
C
eout1
Dout2
D2
1.5bit
subADC
Wb2
V2
D3
Wf2
Dout2=Wf1*D1+Wf2*Wb1*D2+Wb2*V2
V2=(1-efg)[(1+em/2)*2*V1-(1+em)*D1*Vref]
Vref=1
29 2013/2/19
2サイクル動作の補正係数 サイクル1 サイクル2 サイクル3
eout2=Din-Dout2
=Vin-Wf1*D1-Wf2*Wb1*D2-Wb2*V2
=Vin-Wf1*D1-Wb1*Wf2*D2-Wb2(1-efg){[(2(1-efg)(1+em/2))^2]*Vin-(1+em/2)2(1-efg)(1+em)D1-(1+em)D2}
Wb2=1/[2(1-efg)(1+em/2)]^2
Wf2=(1+em)/2(1+em/2)
Wf(k+1)=Wf(k)+μ(eoutf2)=Wf(k)+μ(eoutf2)
Wb(k+1)=Wb(k)+μ(eoutb2)=Wb(k)+μ(eoutb2)
=Vin{1-Wb2[2(1-efg)(1+em/2)]^2} +D1{Wb2*[(1-efg)^2]2(1+em/2)(1+em)-[(1+em)/(1+em/2)*2]} +D2{Wb2(1-efg)(1+em)-Wf2/[(1-efg)(1+em/2)2]}
・eout2=0 Wf2とWb2が最適に収束
30 2013/2/19
2サイクル動作の補正係数
乗算型
DAC
1.5bit
subADC
Vin
Wf1
乗算型
DAC
1.5bit
subADC
サイクル1 サイクル2
Wb1
V1
D1
Din
Refe
rence
DA
C
eout1
Doutk
D2
乗算型
DAC
1.5bit
subADC
サイクルk
Wb(k-1)
V2
Dk
Wf2
Doutk=Wf1*D1+Wf2*Wb1*D2+Wf3*Wb2*D3+・・・Wfk*Wb(k-1)*Dk+Wbk*D(k+1)
Vk=(1-efg)[(1+em/2)*2*V(k-1)-(1+em)*Dk*Vref]
Vref=1
1.5bit
subADC
Wbk)
D(k+1)
サイクル(k+1)
Wfk
Vk
31 2013/2/19
kサイクル動作の補正係数
Wbk=1/[2(1-efg)(1+em/2)]^k
Wfk=(1+em)/2(1+em/2)
Wf(k+1)=Wf(k)+μ(eoutfk)=Wf(k)+μ(eoutfk)
Wb(k+1)=Wb(k)+μ(eoutbk)=Wb(k)+μ(eoutbk)
eoutk=Din-Doutk
=Vin-Wf1*D1-Wf2*Wb1*D2-Wf3*Wb2*D3・・・-Wfk*Wb(k-1)*Dk-Wbk*D(k+1)
32 2013/2/19
kサイクル動作の補正係数
・eoutk=0 WfkとWbkが最適に収束
33 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
DNL(MAX)=+4.1/-1.LSB INL(MAX)=+140/-140LSB
分解能：12bit サンプリング周波数=2^16
有限ゲイン誤差：efg=0.14 容量ミスマッチ誤差：em=0.02
Vref=1 ステップゲイン：μ=1/128
DNL(MAX)=+0.81/-1LSB INL(MAX)=+0.99/-0.49LSB
シミュレーション結果
自己校正前 自己校正後
0 1000 2000 3000 4000
0
2
4
Code Number
DN
L [
LS
B]
Maximum DNL = +4.1/-1.1LSB
0 1000 2000 3000 4000
-100
-500
50
100
Code Number
INL [
LS
B]
Maximum INL=+1.4e+002/-1.4e+002LSB
0 1000 2000 3000 4000
0
2
4
Code Number
DN
L [
LS
B]
Maximum DNL = +0.81/-1LSB
0 1000 2000 3000 4000
-1
0
1
Code Number
INL [
LS
B]
Maximum INL=+0.99/-0.49LSB
34 2013/2/19
ADCの線形性が良くなったことが分かった
分解能：12bit 入力周波数=255
有限ゲイン誤差：efg=0.14 容量ミスマッチ誤差：em=0.02
Vref=1 ステップゲイン：μ=1/128
SNR=34.94dB THD=-29.74dB SNDR=28.59dB ENOB=4.46Bit
SNR=67.57dB THD=-97.8dB SNDR=67.56dB ENOB=10.93Bit
0 200 400 600 800 1000 1200 1400 1600 1800 2000-150
-100
-50
0
FFT
Frequency[Hz]
Pow
er[
dB
]
SNDR = 67.56
0 200 400 600 800 1000 1200 1400 1600 1800 2000-150
-100
-50
0
FFT
Frequency[Hz]
Pow
er[
dB
]
SNDR = 28.59
35 2013/2/19
自己校正前 自己校正後
有効bit数は4.46bitから10.93bitに大きく改善した
シミュレーション結果
36 2013/2/19
アウトライン
・ 研究背景・目的 ・ Cyclic ADCの基本構造・動作 ・ 有限ゲイン誤差、容量ミスマッチの影響 ・ 自己校正アルゴリズム ・ シミュレーション結果 ・ まとめと今後の予定
まとめ
Cyclic ADCの誤差係数が規則的だと数学モデルで確認した。
有限ゲイン誤差、容量ミスマッチがある時、自己校正ができた。
・
・
今後の予定
オペアンプの非線形性まで考慮し、ADCのデジタル自己校正の効果を確認。 ・
サイクル数が増えるにつれて、後段サイクルの有限ゲイン誤差が0に近づく。
・
37 2013/2/19
![1−1 誤差 - gihyo.jp...14 1−1 誤差 ラス）であれば、高めに出たということになります。また、誤差には単位がつき ます。この場合は電圧の単位[V]](https://img.pdfslide.net/doc/110x75/60180f8167b15f253d783b65/1a1-e-gihyojp-14-1a1-e-fioeeeoe.jpg)
