Unitat 1-4 VHDLdigsys.upc.es/ed/SED/unitats/unitat_1_4/SED_Unitat_1_4.pdf · Unitat 1-4 5 Història Creat dècada dels 70 al Departament Defensa 1986: Transferits els drets a IEEE

Guions de Sistemes Electrònics Digitals: Unitat 1-4

1

Unitat 1-4 VHDLper sistemes combinacionals

Història breu

AvantatgesExemples de SC

Estructura

anàlisi síntesi

ENTITYARCHITECTURE

programari

comparador

ispLEVER (Lattice)

QUARTUS II (Altera)

OrcAD

Foundation (Xilinx)

Libero (Actel)

Exemples

pràctics


2

Disseny d’un sistema combinacional amb esquemes i/o VHDL

Idea+

especificacions

Architecture

Simulació

EntityEntorns de disseny:

- Lattice ispLEVER

- Altera QUARTUS-III

- ORCAD Express

-Active HDL, etc.. bloc. vhd

Test_bench.vhd

GravacióPLD

disseny.JED

Esquemes

i/o

VHDL

Compilació i síntesi

disseny.vhd

Simulació en temps realPROTEUS

A través de les eines i la teoria desenvolupada a l’ED.

- Àlgebra de Boole, TdV, Expresso ...

- Portes lògiques, DEC/MUX, etc..

Muntatge del prototip de laboratori


3

VHDL

Unió de 2 acrònimsV: VHSIC: Very High Speed Integrated CircuitsHDL: Hardware Description Language

Llenguatge per descriure maquinari (hardware), inicialment pensat per circuits integrats

Modelització de sistemesDisseny de sistemes


4

Història

Departament de defensa dels EUA: Disseny d’avions de combat

50-75% Cost dels dissenys electrònics:Redisseny de certes partsGeneració de noves versionsIncorporacions de noves prestacions

Molts proveïdors / dissenyadorsDiferent estil de dissenyDiferent estil de documentació


5

Història

Creat dècada dels 70 al Departament Defensa1986: Transferits els drets a IEEE

Promoció com a estàndard de descripció de hardware

1987: Estàndard IEEE 10761993: Revisió del primer Standard IEEE 1076.31988: Mil/Std 454: on s’indica que tots els dissenys

fets per defensa, han d’estar documentats en VHDL.


6

Avantatges VHDL: Anàlisi

Inicialment VHDL: Pensat per documentar parts ja dissenyadesTots els fabricants faciliten documentació en VHDL sobre els seus components:

Facilitat de comprensió dels blocs/componentsSimulació de dissenys de major jerarquiaTransportabilitat de models entre simuladors


7

Avantatges VHDL: SíntesiEines actuals de disseny permeten:


8

Avantatges VHDL: Síntesi

Disseny propi utilitzant blocs aliens descrits enVHDL

Disseny independent del dispositiu finalTotalment a mida (ASIC)Dispositius programables (FPGA/PLD)

Ràpid “Time to market”: automatització del disseny físic (Compte! Cal tenir coneixements per obtenir un bon disseny)


9

Possibilitats de descripció VHDLDescripció estructural1) Processadors, DSPs2) Registres, Sumadors,

Descodificadors3) Portes lògiques, Biestables4) Transistors

Descripció funcional1) Algorisme2) Equacions lògiques i diagrames

d’estat3) Taules de veritat.4) Eq. Diferencials. Lleis físiques

Anàlisi

Síntesi


10

Avantatges VHDL: Disseny de sistemes

Permet verificació a diferents nivellsd’abstracció

Primer: dissenyar algorismeSegon dissenyar estructura.Verificar si ambdós circuits es comporten igual.


11

Exemple VHDL

Un mòdul digital es descriu en VHDL mitjançant dos apartats:

ENTITY: Defineix l’entrada-sortida del bloc i el seu tipus.

Utilitat pel disseny modular.

ARCHITECTURE: Descriu el que fa el bloc.Comportamental (Exemples 1 a 3).Estructural (Exemple 4).


12

Comparador de dos nombres de 4 bits (I)

Només indica número i tipus d’entrades i sortides


13

Comparador de dos nombres de 4 bits (II)

Descripció comportamental: la sortida valdrà 1 quan a i b siguin iguals, i 0 altrament


14

Comparador de dos nombres de 4 bits (III)


15

Comparador de dos nombres de 4 bits (IV)

Encara es una descripció comportamental, usantoperadors booleans


16

Comparador de dos nombres de 4 bits (V)


17

package exemple_pkg is ...


18

Exemple complet amb l’entorn de disseny ispLEVER de Lattice Semiconductor

Registreu-vos i us enviaran per e-mailuna llicència per 6 mesos del programari ispLEVER Starter per al vostre PC:

http://www.latticesemi.com/products/devtools/software/index.cfmispLEVER-Starter Primary Module (January 2005) ispLEVER-Starter Synplify Synthesis Module (January 2005) ispLEVER-Starter Help and User Guides Module (optional)

Heu de baixar-vos de la seva web els 3 mòduls

ispLEVER Starter is intended for evaluation and student use. ispLEVER Starter uses the same interface and design flow as the other ispLEVER configurations, and canbe used to take an FPGA, CPLD, ispGDX, or SPLD design from concept to device programming. The ispLEVER Starter software is a modular system. Theoptional downloadable modules include LatticeEC and ispXPGA design tools, synthesis tools from Mentor Graphics and Synplicity, and on-line help.

A) Programari


19

Disseny d’un descodificador HEX-7SEG

Exemple de l’exercici 1.8 d’ED que ja s’ha resolt i s’ha simulat amb el Proteus amb la metodologia clàssica explicada a la Unitat 1.9 d’ED

B) Especificacions + TdVC) Disseny modular

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

R1

330

Vcc

0000

111 1


20


Definició d’un projecte mixt format per esquemes de circuits i fitxers VHDL

D) Captura de l’esquemàtic amb ispLEVER

ispLEVER Project Navigator


21


ispGAL22V10C

D) Captura de l’esquemàtic amb ispLEVER

Hex_7seg_root

Hex_7seg

SC3SC2


22


SC1

Aquest bloc es descriu en VDHL directament des de la seva TdV i ens estalviem molta feina

E) Captura dels blocs descrits en VHDL


23


F) Synthesis, Fitting, Place & RouteTotalment automatitzat: Process Start

Design Entry

Logic Synthesis& optimization

Build: Fitting &place and route

Generate part(JED file)

Functionalsimulation

TimingSimulation

Aquestes dues simulacions en VHDL ens les estalviem per als xips senzills SPLD perquè tenim el Proteus

Proteus persimular i PCADPer realitzar la targeta de circuit imprès


24


Fitxer JED resultat de la compilacióde l’esquemàtic + el fitxer VHDL

Aquest fitxer hex_7seg.jed és el que associarem al GAL22V10 del Proteus per veure si funciona

I0/CLK1

I12

I23

I34

I45

I56

I67

I78

I89

I910

I1011

I1113

IO0 23

IO1 22

IO2 21

IO3 20

IO4 19

IO5 18

IO6 17

IO7 16

IO8 15

IO9 14

U1

AM22V10FILE=hex_7seg.jed

DC

BA

BI_L

LT_LRBI_L

A_L

B_L

C_L

D_L

E_L

F_L

G_L

RBO_L

G) Verification / Simulation amb el Proteus


25

Disseny d’un descodificador HEX-7SEG H) Gravació del SPLD GAL22V10

ISP (in Circuit Programming) amb la targeta ProtoGAL i el programari ispVM System de Lattice Semiconductor (també un programari gratuït)


26

Disseny d’un descodificador HEX-7SEG H) Gravació del SPLD GAL22V10

Targeta ProtoGal i UNITRAN per assajar el circuit final (www.microcontroladores.com)

Aquest és el GAL que s’ha gravat a través del programari ispVM System

A través d’aquest connector tenim accés a tots els pins del GAL22V10

Aquest entrenador es com un petit laboratori portàtil per muntar prototips

A l’EPSC també tenim el Gravador Universal TopMax per a qualsevol tipus de dispositiu programable: PLD’s, memòries , µC, etc..


27

Disseny per màxima compatibilitatPer aprofitat el disseny Tot en VHDL amb biblioteques estàndard

Exercici: redissenyeu el bloc combinacional HEX-7SEG tot en VHDL, implementeu-lo en el mateix GAL22V110 i verifiqueu el seu funcionament amb el mateix DSN del Proteus

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

R1

330

Vcc

0000

111 1

Exercici: Estudieu altres tutorials per aprendre amb més detall les línies generals del llenguatge VHDL

Documents

Unitat 1-4 VHDLdigsys.upc.es/ed/SED/unitats/unitat_1_4/SED_Unitat_1_4.pdf · Unitat 1-4 5 Història Creat dècada dels 70 al Departament Defensa 1986: Transferits els drets a IEEE