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窒化ガリウム系絶縁ゲート型
ヘテロ構造電界効果トランジスタに関する研究
2006 年 3 月
菊 田 大 悟
「窒化ガリウム系絶縁ゲート型ヘテロ構造電界効果トランジスタに関する研究」
菊田大悟
－目次－
第１章 序論................................................................................................................. 5
１.１ 研究背景 ..........................................................................................................................5
１.１.１ 窒化ガリウム系電子デバイスの開発...................................................................5
１.１.２ GaN 系電子デバイスの問題点 ..............................................................................8
１.２ 本論文の目的と意義.......................................................................................................9
１.３ 本論文の構成.................................................................................................................11
第２章 GaN 系デバイスにおける従来界面準位モデルの適用の検討 ............. 17
２.１ 深い準位モデル.............................................................................................................17
２.１.１ SRH 統計................................................................................................................17
２.１.２ 電子トラップとホールトラップの分類 .............................................................20
２.２ オープンゲート構造を用いた界面準位評価 .............................................................22
２.２.１ オープンゲート FET の原理................................................................................22
２.２.２ オープンゲート FET のデバイスシミュレーション ........................................26
２.３ 実デバイスにおけるオープンゲート FET の特性....................................................29
２.３.１ AlGaN/GaN ヘテロ構造エピ基板を用いたオープンゲート FET の作製.......29
２.４ パッシベーション膜の抵抗成分による界面電位への影響 .....................................30
２.５ まとめ ............................................................................................................................33
第３章 MIS 型 AlGaN/GaN HFET の界面電位の挙動 ....................................... 35
３.１ MIS 型 HFET における相互コンダクタンスの周波数分散 .....................................35
３.１.１ デバイス構造とトランジスタ特性.....................................................................35
３.１.２ 相互コンダクタンスの周波数特性.....................................................................39
３.１.３ MIS 型 HFET のゲート構造等価回路モデル.....................................................41
1
３.２ ドレイン電流のゲート電圧ステップ応答.................................................................42
３.２.１ ゲート電圧ステップ応答特性.............................................................................43
３.２.２ MIS 型 HFET におけるフローティングゲートモデル .....................................44
３.２.３ 界面電荷量の時間変化.........................................................................................47
３.２.４ 帯電の時定数と絶縁膜リーク特性の関係 .........................................................48
３.３ まとめ ............................................................................................................................50
第４章 MIS 型 AlGaN/GaN HFET のゲートリーク低減メカニズム ............... 53
４.１ MIM 型トランジスタのリーク特性 ...........................................................................53
４.１.１ MIM 型 HFET ........................................................................................................53
４.１.２ DC でのトランジスタ特性 ..................................................................................54
４.２ MIM 型トランジスタの相互コンダクタンス周波数特性........................................56
４.３ MIS 型 HFET における AlGaN 層の I−V 特性 ...........................................................58
４.４ AlGaN 層高抵抗化の要因 ............................................................................................60
４.５ まとめ ............................................................................................................................61
第５章 MIS 型 AlGaN/GaN HFET のエンハンスメント動作 ........................... 65
５.１ シリコン MOSFET でのエンハンスメント動作 .......................................................66
５.２ DC 動作におけるエンハンスメント動作 ..................................................................70
５.２.１ MIS 型 HFET と MOSFET のエンハンスメント動作の相違点 .......................70
５.２.２ ダイオード特性を考慮した MIS 型 HFET のゲート構造等価回路モデル ....70
５.２.３ MIS 型 HFET のエンハンスメント動作原理.....................................................71
５.３ MIS 型 HFET の AC 動作解析 .....................................................................................76
５.３.１ AC 動作評価装置 ..................................................................................................76
５.３.２ AC 動作での界面電位の挙動 ..............................................................................77
５.３.３ MIS 型 HFET の SPICE シミュレーション ........................................................80
５.４ まとめ ............................................................................................................................82
第６章 結論............................................................................................................... 87
６.１ 本論文のまとめ.............................................................................................................87
2
６.２ 今後の課題と展望.........................................................................................................89
謝辞…………………………………………………………………………………….91
著者の研究発表リスト……………………………………………………………….93
3
4
第１章 序論
本章では窒化ガリウム系電子デバイスの開発状況について述べ、本研究の目的と意義を
明らかにし、また論文の全体構成を示す。
１.１ 研究背景
１.１.１ 窒化ガリウム系電子デバイスの開発
1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され、1948 年
に John Bardeen と Walter Brattain が”Point-Contact Transistor”を発表した。翌年 William
Shockley が接合型ダイオード、トランジスタについての論文を発表し、それ以来、半導体デ
バイスは急速な発展を遂げてきた[1]。 現在では結晶成長技術、プロセス技術の成熟した
シリコンデバイスが半導体デバイスの大部分を占めている。シリコンデバイスはスケーリ
ング則[2]に従い、微細化の道を進むことにより集積化、高速化、低消費電力化が進んだ。
その結果、シリコン MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)のゲート長は
60 nm 級まで短縮されてきている。一方、ゲート長が短くなれば破壊電界の関係から電源電
圧を下げなければならない。電源電圧は理論的には 250 mV 程度までしか下げることができ
ないので、短ゲート長化にも限界がある。限界ゲート長は約 7 nm と考えられ[3]、限界に近
づきつつある。
そのような中、窒化ガリウム(Gallium Nitride: GaN)は赤崎勇、中村修二らにより青色、紫
外光の発光ダイオード（Light Emitting Diode: LED）が発表され、開発が飛躍的に進んだ半
導体である。1993 年には M. Asif Khan らによって最初の MESFET(Metal-Semiconductor
Field-Effect Transistor)が作られ [4]、その後 AlGaN/GaN HEMT (High Electron Mobility
Transistor)が作られた[5]。GaN は表 1.1 に示すような物性を持ち、特に高電子飽和速度とい
うことより高周波デバイスとして、また、ワイドバンドギャップ、高破壊電界であること
より高出力デバイスとして期待されている。
トランジスタの遮断周波数（fT）は電流利得が 1 となる周波数であり、
( THGGgs
mT VV
LCg
f −∝= 22µ
π) (1.1)
5
バンドギャップエネル
電子移動度 (cm
電子飽和速度（
破壊耐圧 (V/
（gm：相互コンダクタンス、Cgs
VG：ゲート電圧、VTH：しきい電
周波化の重要な技術である。
現在の GaN 系電子デバイス開
り、現在では 6 GHz において 1
界は Si より 10 倍高いというこ
微細なゲート構造を作製すれば
ミリ波(f > 30 GHz) デバイスとし
0.05 µm で fT = 205 GHz との結果
現状のミリ波デバイスは非常
要因は使用部品に非常に高い機
サファイア基板上に行なわれて
バイスの実装基板として最適で
作製し、同時にアンテナや伝送
で作製することが可能である。
であるので非常に高い機械的精
大面積化、大量生産により製造
安価なモノリシックマイクロ波
を作製できる（図 1.1）[8]。
表 1.1 主な半導体の物性値
GaN GaAs Si
ギー (eV) 3.4 1.4 1.1
2/Vs) 1000（バルク）
2000（2DEG）8500 1500
cm/s） 2.5×107 2×107 1×107
cm) ＞5×106 5 5
4×10 3×10：ソース・ゲート容量、µ：キャリア移動度、LG：ゲート長、
圧）で表される。この式よりゲート長を短くすることが高
発の中心は携帯電話基地局向けの AlGaN/GaN HEMT であ
70 W のデバイスが開発されている[6]。一方、GaN の破壊電
とでゲート長は Si の 10 分の 1 まで可能である。このことは
、GaN の最大動作速度は Si や GaAs の動作速度を上回り、
ても十分な素質を持っている。シミュレーションでは LG =
が得られている[7]。
に高価であり、使用用途が限られている。この高価格の主な
械的精度を要求するためである。GaN の結晶成長は Si や SiC、
いる。サファイア基板は誘電損失が非常に小さくミリ波デ
ある。このことよりサファイア基板上の GaN 系デバイスを
線路をサファイア基板上にフォトリソグラフィー等 IC 技術
フォトリソグラフィー技術では 1 µm オーダーの加工は容易
度が得られる。また、半導体デバイス製造同様にウェハの
コストを抑えることができる。この技術を開発することで
集積回路（Monolithic Microwave Integrated Circuits: MMIC）
6
several mm
Silicon LSI (digital processing)
Sapphire Substrate
Phased Array Antenna
Power Amp. Low-noise Amp. Mixer
（radio wave) （radio wave)
図 1.1 GaN 系デバイスを用いた MMIC
ミリ波向け GaN 系電子デバイスの目標周波数帯は 60 GHz 帯である。この周波数帯はま
だ普及が進んでいないため、広帯域を確保できる利点がある。また酸素による減衰がある
ため長距離通信には向かないが、逆に電波が遠くまで届かないので同一周波数を距離を隔
てることで使用できるので周波数の利用効率が高い。これらのことより近距離で大容量の
通信用途に期待されている。また、周波数帯が 76 GHz とさらに高くなるが、自動車向けミ
リ波レーダー分野も既存品に対し価格競争で有利に立てると思われる。ミリ波向け GaN 系
電子デバイスの開発では現在、最大遮断周波数(fT)が 152 GHz、最大発振周波数(fmax)が 173
GHz のトランジスタが開発されており[9]、GaN 系デバイスのミリ波応用も活発になると思
われる。
GaN 系電子デバイスの高出力応用では低損失デバイスとして開発がされている。シリコ
ンパワーMOSFET では高耐圧化のため低濃度で長いドリフト層を形成している。しかしこ
のドリフト層の抵抗成分が大きいためにロスが大きい。GaN 系電子デバイスでは GaN 自身
の破壊電界が大きいためドリフト層を高濃度化、短縮化が出来る[10]。このためドリフト層
での損失を抑えることができ、低損失デバイスとなる。横型構造パワーデバイスではすで
に AlGaN/GaN HEMT 構造にソース接地されたフィールドプレートを形成した耐圧 600 V の
トランジスタにおいて、オン抵抗が 3.3 mΩcm2 とシリコンデバイスの約 1/20 のトランジス
タが作製されている[11]。
7
Before Stress
After Stress
ドレイン電流の減少
Dra
in C
urre
nt
Drain Voltage
図 1.2 電流コラプス現象
パワーデバイスではノーマリーオフデバイスは回路設計上重要なデバイスである。しか
し、現在の AlGaN/GaN HEMT 構造では AlGaN/GaN 界面に自発分極やピエゾ分極により+1 ×
1013 cm−2 程度の固定電荷が発生し、電圧を印加しなくてもチャネル電子が存在する。そのた
め通常ではノーマリーオンデバイスとなってしまう。そのため基板の p 型化[12]やゲートリ
セスエッチングによる AlGaN 層の薄層化[13]、F イオンの注入[14]、また AlGaN 層上部に p
型 GaN 層の成長[15]するなどしきい電圧を調整し、ノーマリーオフデバイスの開発が盛ん
に行なわれている。
１.１.２ GaN系電子デバイスの問題点
現在の GaN 系電子デバイスの開発における問題点には大きなゲートリークや電流コラプ
ス現象、ヒステリシス現象などがある。電流コラプスとはトランジスタに大きなバイアス
（ストレス）を印加するとストレス印加前に比べてドレイン電流値が減少する現象である
（図 1.2）。この電流コラプスやヒステリシス現象は一般に半導体中や半導体表面/界面での
深い準位・表面/界面準位がその原因と言われている。電流コラプス現象の抑制にはリセス
ゲート構造を用いる方法[16]や SiN パッシベーション膜[17]により行なわれている。
一方、ゲートリークに関してはその原因は AlGaN 層表面に存在する高濃度なドナーであ
るといわれている[18]。しかし、このドナーに関しては制御が難しく結晶品質向上によりゲ
ートリークを低減する段階までは至っていない。ゲートリークの低減としては AlGaN 層表
8
面に絶縁膜を堆積した絶縁ゲート（Metal-Insulator-Semiconductor: MIS）構造が一般的に用い
られている。ゲート絶縁膜には SiO2[19,20]や Si3N4[21]、Sc3O4[22]、Al2O3[23]などが用いら
れ、その MIS 型 HFET（Heterostructure Field-Effect Transistor、HEMT と同じ構造を意味）で
はトランジスタ動作し、低ゲートリーク電流が得られている。また、MIS 型構造ではその
構造自身がパッシベーション膜として機能する。そのため MIS 構造にすることで電流コラ
プス現象を抑制することもでき[23]、GaN 系電子デバイス開発の問題点の両者を一挙に解決
できる。そのため現在の GaN 系電子デバイス開発では MIS 型構造作製が重要な技術となっ
ている。
GaAs 系電子デバイスの MIS 型構造では多量の界面準位のため、トランジスタ動作しなか
った。この意味において GaN 系 MIS 型 HFET では界面準位が少ないと考えられている。し
かし、これら界面準位がトランジスタ特性に及ぼす影響は Si や GaAs 系デバイスでのモデ
ルがベースであり、これらモデルの GaN 系電子デバイスへの適用について議論がなされて
おらず、正確な界面準位の評価にはモデルの適用について検討が必要である。
MIS 型 HFET に使用されている絶縁膜は相互コンダクタンス（gm）の劣化を抑えるため、
数 nm 程度の非常に薄い絶縁膜が用いられている。そのため絶縁膜の電気的特性を評価する
ことが困難であり、絶縁膜の電気的特性とトランジスタ特性の因果関係がこれまであまり
議論されていなかった。また、ゲートリーク電流についても絶縁膜の抵抗成分により抑制
されていると考えられているが、絶縁膜の電気的特性が評価されていないためにリーク電
流低減の原理は明らかになっていない。そのため絶縁膜の特性を知ることが今後の MIS 型
HFET の開発において重要になると思われる。
１.２ 本論文の目的と意義
前節に述べたような GaN 系電子デバイスの開発背景の中、本研究の主な目的は次の 4 つ
の点である。
1) 従来の界面準位モデルの GaN 系電子デバイスへの適用を検討する
2) ゲート絶縁膜の電気的特性がトランジスタ特性に与える影響を調べる
3) ゲートリーク低減原理について調べる
9
4) 得られた結果を元に MIS 型 HFET の動作解析を行なう
第 1 の目的に対して、本研究では GaAs 系での界面準位、深い準位のモデルを振り返り、
GaAs 系でトラップの解析に用いられたオープンゲート FET の GaN 系電子デバイスへの適
用について検討している。検討としてはデバイスシミュレーションによる理論計算と実デ
バイスの比較を行なっている（第 2 章）。
第 2 の目的に対して、本研究ではゲート絶縁膜の抵抗率とトランジスタの関係を解析す
るとともにゲートリーク電流の低減と絶縁膜の関係も解析する。具体的には MIS 型 HFET
の相互コンダクタンス周波数分散評価やドレイン電流のゲート電圧ステップ応答評価によ
りゲート絶縁膜/AlGaN 層界面電位を評価し、ゲート絶縁膜の電気的特性とトランジスタ特
性の関係、及び界面準位の影響を解析している（第 3 章）。
第 3の目的に対して、ゲート絶縁膜とゲートリークの関係を新しく開発したMIM型HFET
を解析することにより明らかにする（第 4 章）。
第 4 の目的に対して、得られた解析結果よりゲート絶縁膜の特性を考慮したトランジス
タ動作モデルを提案し、MIS 型 HFET の特性を説明する。また、MIS 型 HFET の SPICE
（Simulation Program with Integrated Circuit Emphasis）モデルを提案し、シミュレーションか
ら得られる結果から MIS 型 HFET における電流コラプス、ヒステリシス現象を解析する。
（第 5 章）。
本研究の意義を述べる。§1.1 で述べたような背景の中、GaN 系 MIS 型 HFET は開発され
ている。GaN 系 MIS 型 HFET における特性は GaAs 系デバイスの経験より、絶縁膜/AlGaN
層界面の状態、特に界面準位の密度、エネルギーレベルが重要視されてきた。しかしゲー
ト絶縁膜の評価はあまり論じられていない。GaN のようなワイドバンドギャップ半導体で
は半導体であっても既存の絶縁膜の抵抗値を上回る可能性がある。そのような状態では絶
縁膜が導体と見える可能性がありトランジスタ特性に影響を及ぼすであろう。
GaAs 系デバイスでは界面準位のキャリア捕獲、放出時定数による遅い応答でデバイスの
電流コラプス現象やヒステリシスが現れた。一方、GaN では真性電気抵抗が非常に高いの
で、捕獲放出時定数ではなくキャリア輸送が律速する可能性がある。
本論文では GaN 系 MIS 型 HFET のゲート絶縁膜の電気的特性を評価することで絶縁膜の
特性とトランジスタ特性の関係やワイドバンドギャップ半導体デバイスにおける深い準位、
10
界面準位の考え方を示し、ワイドバンドギャップ半導体における絶縁膜の重要性を示す。
また MIS 型 HFET の動作原理を明らかにし、今後の GaN 系デバイス、特に MIS 型デバイス
の開発の指針を示す。
１.３ 本論文の構成
図 1.3 に本論文の構成を図示する。本論文は第 1 章「序論」から第 6 章「結論」までの全
6 章で構成されている。以下に研究の本体である第 2 章から第 5 章までの概要について述べ
る。
第 2 章では GaAs 系での界面準位とトランジスタ特性の関係が GaN 系デバイスでも適用
可能かを検討している。その中で絶縁膜の電気的特性がトランジスタに及ぼす影響につい
ても考察している。
第 3 章では MIS 型 HFET のトランジスタ特性と絶縁膜特性の関係を明らかにするために
相互コンダクタンスの周波数分散について述べている。また、ドレイン電流のゲート電圧
ステップ応答について述べ、GaN 系 MIS 型 HFET における界面準位や絶縁膜特性とトラン
ジスタ特性の関係について述べる。
第 4 章では MIS 型 HFET の動作解析として、ゲートリーク電流の低減原理について MIM
型 HFET を用いることで評価している。
第 5 章では第 3 章、第 4 章で得られた結果を元に MIS 型 HFET の動作原理、特にエンハ
ンスメント動作について述べる。また絶縁膜の電気的特性を考慮した MIS 型 HFET の SPICE
モデルを作成し、AC 動作時のヒステリシス現象について解析している。
第 6 章では本論文を総括し、今後の展望について述べる。
11
第 1 章 本研究の背景と目的
第 2 章 GaN 系電子デバイスでの
界面準位モデルの適用検討
第3章 絶縁膜の電気的特性と
トランジスタ特性の関係 第 4 章 MIS 型 HFET
のゲートリーク電流低減原理
第 5 章 MIS 型 HFET の動作解析と特性予測
第 6 章 本研究のまとめ
図 1.3 本論文の構成
12
参考文献
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publication (1981).
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13
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理学関係連合講演会予稿集, pp. 1577 (2004).
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Minimized Current Collpse," Jpn. J. Appl. Phys., Vol. 39, No. 4B, pp. 2431-2434 (2000).
15
16
第２章 GaN 系デバイスにおける従来界面準位モデルの適
用の検討
GaN 系電子デバイスにおける問題点に電流コラプス現象、ヒステリシス現象がある。こ
れらの現象は表面、界面準位など深い準位により引き起こされると言われている[1]。GaAs
系電子デバイスではデバイスシミュレーションによりこれら深い準位とデバイス特性の関
係を理論的に説明され、実証されてきた[2-4]。しかし、GaN 系電子デバイスにおいて GaAs
系と同じ理論が使用可能か現状では検証されていない。本章では GaAs 系での深い準位の挙
動を元に GaN 系電子デバイスの特性と深い準位の関係を検討する。
２.１ 深い準位モデル[5]
２.１.１ SRH統計
本節ではこれから議論する深い準位についてそのモデルを簡単に述べる。
バンドギャップ内の深い準位（ deeplevel 、トラップ）を介した生成再結合は
Shockley-Read-Hall 統計で表される。トラップの電荷捕獲、放出過程は伝導帯電子を捕獲す
る(e-capture)、伝導帯に電子を放出する(e-emit)、価電子帯のホールを捕獲する(h-capture)、
価電子帯にホールを放出する(h-emit)の 4 種類が考えられる。トラップの電子占有率（fT）を
fT = nT/NT（nT:トラップに捕獲された電子数、NT:トラップの総数）とすると、それぞれの反
応速度は以下の 4 つの式で与えられる。
(ⅰ) e-capture
)1( TnT fnC
dtdf
−= (2.1)
(ⅱ) e-emit
TnT fe
dtdf
−= (2.2)
(ⅲ) h-capture
TpT fpC
dtdf
−= (2.3)
17
(iv) ホール放出 (iii) ホール捕獲
(ii) 電子放出(i) 電子捕獲
トラップ
電子
ホール
図 2.1 トラップの電子、ホール捕獲放出過程
(ⅳ) h-emit
)1( TpT fe
dtdf
−= (2.4)
ここで t:時刻、n:電子密度、p:ホール密度、Cn:電子捕獲係数、Cp:ホール捕獲係数、en:電子放
出係数、ep:ホール放出係数である。
電子の捕獲では捕獲される電子濃度と空席のトラップ密度の積に比例するとしている。電
子の放出では捕獲されている電子濃度に比例するとしている。ホールの捕獲、放出に関し
ても同様にしているが、fTが電子を基準に考えているので符号と（1−fT）部分が電子と逆に
なっていることに注意が必要である。
電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthn、Cp=σpvthp（σn:電子の捕獲断面積、
σp:ホールの捕獲断面積、vthn:電子の熱平衡速度、vthp:ホールの熱平衡速度）で表せる。また、
熱平衡速度は 3kT/2 = mevthn2/2 = mpvthp
2/2 である。(2.1)～(2.4)式をまとめて整理すると
)1()1( TpTpTnTnT fefpCfefnC
dtdf
−+−−−= (2.5)
となる。
つぎに熱平衡状態（全てのフェルミ準位:EF が一致）で時間変化がないときについて考え
る。まず、トラップの電子占有率はフェルミ分布となるとして
18
⎟⎠⎞
⎜⎝⎛ −
+=
kTEE
fFT
T
exp1
1 (2.6)
(ET:トラップ準位)とする。伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放
出の 2 通りなので
TnTTnT feNfCnNdtdn
+−−= )1( (2.7)
(NT:トラップ密度)となる。時間変化なしとすると dn/dt=0 なので en について整理すると
T
Tnn f
fnCe −=
1 (2.8)
となる。ここで式(2.8)に式(2.6)を代入すると
⎟⎠⎞
⎜⎝⎛ −
+
⎟⎠⎞
⎜⎝⎛ −
+−
⎟⎠⎞
⎜⎝⎛ −−=
kTEE
kTEE
CkT
EENe
FT
FT
nFC
Cn
exp1
1
exp1
11
exp (2.9)
nFTFC
Cn CkT
EEkT
EENe ⎟
⎠⎞
⎜⎝⎛ −
⎟⎠⎞
⎜⎝⎛ −−= expexp (2.10)
nnTC
Cn CnCkT
EENe 1exp =⎟
⎠⎞
⎜⎝⎛ −−= (2.11)
⎟⎠⎞
⎜⎝⎛ −−=
kTEE
Nn TCC exp1 (2.12)
となり、enはトラップの準位と捕獲断面積で決まることがわかる。同様にして
( TpTTpT feNfCpNdtdp
−−= 1 ) (2.13)
ppVT
VT
Tpp CpC
kTEE
Nf
fpCe 1exp1
=⎟⎠⎞
⎜⎝⎛ −−=
−= (2.14)
⎟⎠⎞
⎜⎝⎛ −
=kT
EENp VT
V exp1 (2.15)
となる。n1, p1 はフェルミ準位がトラップ準位にあるときの電子濃度とホール濃度をあらわ
19
パラメータ
禁制帯幅 (EG)
電子有効質量 (
ホール有効質量
伝導帯有効状態
価電子帯有効状
電子捕獲断面積
ホール捕獲断面
している。
以上のことを利用して
( )TnT fnC
dtdf
−= 1
となる。時間変化なし(d
( )1 CnnCpnC
fn
nT ++
+=
となり、トラップの電子
２.１.２ 電子トラッ
(2.17)式において Cn、C
さオーダーの値であり、
な差がないので、Cn と C
ルミ準位やトラップ準位
プ準位の位置によりほぼ
また多くの場合フェルミ
立つ。よって(2.17)式は
表 2.1 Efn, Efp シミュレーションパラメータ
値
3.42 [eV]
me) 0.228
(mh) 0.6
密度 (NC) 2.74×1018 [cm-3]
態密度 (NV) 1.17×1019 [cm-3]
(σe) 1×10−13 [cm2]
−13 2
積 (σh) 1×10 [cm ]式(2.5)を変形する。まず式(2.5)に式(2.11)と式(2.14)を代入すると
( TpTpTn fCpfpCfCn −+−− 111 )
)
(2.16)
fT/dt=0)として fTについて整理すると
( 1
1
ppC
p
p
+ (2.17)
占有率は電子密度、ホール密度の関数になる。
プとホールトラップの分類
pは捕獲断面積と熱平衡速度の積である。捕獲断面積は原子の大き
トラップの種類による大きな差はない。また、熱平衡速度も大き
p はほぼ同じ値と考えることができる。一方、n、n1、p、p1 はフェ
位置により指数的に変化する。よって fT はフェルミ準位やトラッ
決定される。トラップ準位が伝導帯に近い場合、n1 >> p1 となる。
準位はトラップ準位にピンニングされるので n ~ n1、p ~ p1 が成り
20
ET=1.0eV
0 0.5 1 1.5 2 2.5 3 3.5Efn [eV] 0
0.51
1.52
2.53
3.5
Efp [eV]0
0.2
0.4
0.6
0.8
1
fT
ET=2.5eV(a) (b)
0 0.5 1 1.5 2 2.5 3 3.5Efn [eV] 0
0.51
1.52
2.53
3.5
Efp [eV]0
0.2
0.4
0.6
0.8
1
fT
EC
EV EC
EV
EC
EV EC
EV
図 2.2 fTの EFn、EFp 依存 (a) ET = 1.0 eV, (b) ET = 2.5 eV
( )1nnnfT +
= (2.18)
となり n の関数となり、fTは電子濃度にのみ影響を受ける。このようなトラップを電子トラ
ップと呼んでいる。また、トラップ準位が価電子帯に近い場合、p1 >> n1 となり、
( )1
1
pppfT +
= (2.19)
となり p の関数となる。このようなトラップをホールトラップと呼んでいる。
この fT が電子の擬フェルミ準位(EFn)とホールの擬フェルミ準位(EFp)に対してどのように
変化するのかシミュレーションしてみる。シミュレーションするのは窒化ガリウムとして
各パラメータを表 2.1 のようにした。トラップの準位を価電子帯より 1.0 ～ 2.5 eV のもの
まで変化させたときの fTの変化を図 2.2 に示す。図 2.2 より、トラップ準位が価電子帯から
1.0 eV のものでは fT は大部分でホールの擬フェルミ準位によって決まっていることがわか
る。また、トラップ準位が価電子帯より 2.5 eV のものでは大部分で電子の擬フェルミ準位
によって決まっている。電子トラップの定義としてはこのように電子の擬フェルミ準位で
トラップの帯電量が決まるトラップとし、ホールの擬フェルミ準位でトラップの帯電量が
決まるトラップをホールトラップと呼んでいる。
トラップを含んだ領域の両隣に n型領域を配置した構造での電位分布は図 2.3 になるとい
われている[4]。アノードに正電圧を印加した場合、トラップが電子トラップであるとトラ
ップを含んだ領域の電位は一定の傾きで変化する。これはトラップ領域に注入された電子
は蓄積することなく流れるのでトラップ領域の電子濃度は一定である。また、ホールはカ
21
(a)
n+層 i 層 n+層
ホール濃度
電子濃度
EC
EF
(b)
EC
EF
n+層 i 層n+層
ホール濃度
電子濃度
図 2.3 n-i-n 構造における電位分布 (a) i 層が電子トラップの場合 (b) i 層がホールトラップの場合
ソード端に蓄積するが、トラップが電子トラップであるためにトラップの帯電量は変化し
ない。結果として基板電荷は熱平衡状態をほぼ保持し、一定の電界となる。
トラップがホールトラップの場合、カソード端に蓄積したホールによりカソード端ではト
ラップの帯電量が変化する。トラップ電荷の変化は大きな電界を生じるのであまり変化で
きない。そのためホール濃度はトラップ層ではほぼ一定となりホールの擬フェルミ準位は
カソード端から水平に伸びる。その結果、印加した電圧はアノード端に印加される。この
ような電位分布は pn 接合における n-n-n 接合と n-p-n 接合の電位分布に似ており、電子トラ
ップは n 型半導体、ホールトラップは p 型半導体として考えることができる。
２.２ オープンゲート構造を用いた界面準位評価
２.２.１ オープンゲートFETの原理
図 2.4 にオープンゲート FET の模式図を示す。オープンゲート FET は GaAs 系デバイス
において K. Kunihiro らによって提案された界面準位評価用のテストパターンである[6]。界
面準位の評価には一般には DLTS 法や XPS 法、Terman 法が用いられ、エネルギー準位と準
位密度が評価されている[7]。一方、オープンゲート FET は準位密度を見積もることは出来
22
Metal Gate
10 µm
SiO2
A
Drain
Current Flow
Source
A’
2DEG Un-doped GaN (t = 2 µm)
un-doped Al0.2Ga0.8N (t = 20 nm)
Gate 0.6 µm
SiO2 (t = 60 nm)
0.6 µm3.8 µm
(a) (b)
図 2.4 オープンゲート FET の模式図
(a) 断面図 (b)平面図
ないが、トランジスタ特性に直接影響を及ぼす、トラップの種類（電子トラップとホール
トラップ）を容易に判別することが出来る。
つぎにオープンゲート FET の動作原理を説明するのにまず、ショットキー電極の分類を
述べる。ショットキー電極は 2 種類に分けることができる。１つは N 型のショットキー電
極でこれは金属のフェルミ準位が半導体表面で伝導帯に近いときのショットキー電極をい
い、このような電極では表面は n 型半導体のように振舞う。もう１つは P 型のショットキ
ー電極で金属のフェルミ準位が半導体表面で価電子帯に近いときの電極をいう。GaN 系デ
バイスではショットキー電極の障壁高さは 1eV 程度と言われている。GaN のバンドギャッ
プエネルギーは 3.4 eV なので GaN 系半導体のショットキー電極は N 型ショットキー電極と
考えられる。
オープンゲート FET の断面図(図 2.5(a))で 2DEG の電位を 0 V としショットキー電極に負
の電位を印加した状態で、ショットキー電極から AlGaN 層表面を通って 2DEG へのバンド
図を図 2.5(b), (c)に示す。バンド図はショットキー電極を N 型とし、AlGaN 表面が電子トラ
ップ(ET)の場合とホールトラップ(HT)の場合を考える。まず、AlGaN 表面が電子トラップ
の場合(図 2.5(b))、表面は n 型半導体と考えられる。そのため電極部−界面−2DEG は n-n-n
型半導体接合のため界面の電位は傾斜を持つ。表面がホールトラップ型の場合(図 2.5(c))、
n-p-n 型半導体接合と考えられ、ショットキー電極と界面は pn 接合の順方向となる。したが
23
AlGaN
界面 ET型,HT型
ショットキー電極
２DEG n型
(c)
(b)
(a)
EV
EF GaN
AlGaN 界面 電極 EC
図 2.5 オープンゲート FET におけるバンド図 (a) 断面構造 (b)電子トラップの場合 (c) ホールトラップの場合
ってショットキー電極と界面には大きな電位差は生じず電極に印加した電位は AlGaN 層と
2DEG の間に印加される。
以上のことよりオープンゲート FET 断面図で電位分布を考えると図 2.6 のようになる。開
口部界面が電子トラップの場合、界面の電位は両側のゲート電位で制御できない。一方、
ホールトラップでは開口部界面の電位は両側ゲート電位により制御される。
これらのことよりオープンゲート FETの ID−VG特性を考えると図 2.7のようになると思わ
れる。まず、電子トラップ型では 0 ～ VTH V まではゲート直下部の電流減少分があるため
ドレイン電流は減少するがオープン部の界面の電位はゲート電極の電位で制御できないの
でドレイン電流は流れたままである。一方、ホールトラップ型では界面の電位はゲート電
極の電位と等しいので通常の FET と同様に電流は減少する。これらの分類は pn 接合の逆方
向の抵抗は極めて高く、半絶縁性部分よりも高いという前提のため、抵抗層の長さや GR セ
ンターの濃度が極端な値の場合は異なってしまう可能性はある。
24
ゲート
VG
オープン部 ゲート
Ψs (界面)
ΨFn (チャネル)
(a)
ゲート
VG
オープン部 ゲート
Ψs (界面)
ΨFn (チャネル)
(b)
図 2.6 開口部界面の電位分布 (a) 開口部が電子トラップの場合 (b) 開口部がホールトラップの場合
ID
Electron Trap
Hole Trap
0VTH VG
図 2.7 オープンゲートFETの理想 ID−VG特性
25
２.２.２ オープンゲートFETのデバイスシミュレーション
今回、オープンゲート FET の理想特性を得るためにデバイスシミュレーションにより理
論計算を行なった。今回用いたデバイスシミュレーターは旧 ISE 社（現 Synopsys）の DESSIS
である。このシミュレータではワイドバンドギャップ半導体のシミュレーションが行なえ
るほか 3 次元のシミュレーションも行なうことができる。オープンゲート FET ではドレイ
ン電流をゲート電極と平行に流すため 3 次元のシミュレーションを行なう必要がある。
結晶は AlGaN/GaN HEMT 構造とし AlGaN 層を Al 組成比 0.20、膜厚 30 nm とし、GaN 層
を膜厚 2 µm とした。AlGaN/GaN 界面にはピエゾ効果による固定電荷として正の電荷を 1×
1013 cm−2 導入した。また、計算上の収束性を上げるため AlGaN、GaN 結晶ともアクセプタ
を計算結果に問題の出ない程度である 1×1014 cm−3 導入してある。オープンゲート FET はチ
ャネル長 10 µm、チャネル幅 5 µm、ゲート幅 0.6 µm×2、開口部幅 3.8 µm とし、開口部に
は SiO2 を 60 nm 堆積したものである。ソース、ドレイン電極は直方体の側面の AlGaN/GaN
界面に対向するような形で付けてあり、オーミックになるように仕事関数を指定してある。
ゲート電極はショットキー障壁高さが 1 eV とした。シミュレーションはソース・ドレイン
間電圧を 0.1 V とし、トラップは表 2.2 のように設定し、トラップのエネルギー準位を伝導
帯から 1.5 eVのものから 2.5 eVのものまで変化させながら、それぞれにおいてVGが 0 ～ −8
V までの ID−VG特性をシミュレーションした。その結果を図 2.8 に示す。
シミュレーション結果よりトラップ準位が 1.5 ～ 2.0 eV の電子トラップではドレイン電
P
T
E
C
C
C
F
表 2.2 シミュレーションに用いたトラップのパラメータ
arameter Value Unit
rap type Donor
nergy of trap (form conduction band) 1.5 ~ 2.5 eV
oncentration of trap 1 × 1014 cm-2
apture cross section of electron 1 × 10−13 cm2
apture cross section of hole 1 × 10−13 cm2
13 -2
ixed charge −5 × 10 cm26
-8 -6 -4 -2 00
20
40
60
80
100
Gate Metal
Traps
AlGaN
φB = 1.0 eV
EC
ET = 2.5 eV ET = 1.5 eV
Hole Trap
Electron Trap
Metal Gate
2.2 ~ 2.5 eVVD = 0.1V
DR
AIN
CU
RR
EN
T [µ
A]
GATE VOLTAGE [V]
ET = 1.5 eV
2.0 eV
図 2.8 オープンゲート FET のシミュレー
ション結果（ID−VG特性）
流はしきい電圧（VTH）である −5.2 V までは減少するがそれより負の電圧で一定値となっ
ている。2.2 ～ 2.5 eV のホールトラップのものではドレイン電流は通常 FET と同様にドレ
イン電流が減少しドレイン電流を遮断できる。このときのしきい電圧は約−4 V であった。
これは SiO2/AlGaN 界面でのフェルミ準位のピンニング位置が金属に比べ 1 ~ 1.5 eV 程度深
いためである。
図 2.4 の A−A’断面における SiO2/AlGaN 界面でのバンド図は図 2.9 のようであった。ゲー
ト電圧が 0 V のとき、電子トラップ型（図 2.9(a)）、ホールトラップ型（図 2.9(c)）でのバ
ンド図に大きな差が無いのに対して、ゲートに−2 V 印加時、電子トラップ型では開口部の
フェルミ準位は 0 V 付近で変化していない（図 2.9(b)）。一方、ホールトラップ型では開口
部のフェルミ準位はゲート電圧と伴って変化している（図 2.9(d)）。
これらシミュレーション結果は GaN 系デバイスでも GaAs 系デバイスと同様に界面準位
の特性により開口部の電位が制御され、オープンゲート FET 構造により界面準位評価が可
能であることを示している。
27
0 1 2 3 4 5-5-4-3-2-1012345
EN
ER
GY
[eV
]
X [µm]
GATE UNGATE GATE
EC
EF
EV
0 1 2 3 4 5-5-4-3-2-1012345
EN
ER
GY
[eV
]
X [µm]
GATE UNGATE GATEEC
EF
EV
0 1 2 3 4 5-5-4-3-2-1012345
EN
ER
GY
[eV
]
X [µm]
GATE UNGATE GATE
EC
EF
EV
0 1 2 3 4 5-5-4-3-2-1012345
E
NE
RG
Y [e
V]
X [µm]
EC
EF
EV
GATE UNGATE GATE
(a) (b)
(c) (d)
図 2.9 開口部界面でのエネルギーバンド図 (a) ET = 2.0 eV, VG = 0 V (b) ET = 2.0 eV, VG = −2 V (c) ET = 2.5 eV, VG = 0 V (d) ET = 2.5 eV, VG = −2 V
28
２.３ 実デバイスにおけるオープンゲート FET の特性
２.３.１ AlGaN/GaNヘテロ構造エピ基板を用いたオープンゲートFETの作製
実デバイスと比較するために AlGaN/GaN ヘテロ構造のオープンゲート FET を作製した。
作製には有機金属気相成長（Metalorganic Chemical Vapor Depositon：MOCVD）法によりサ
ファイア c 面基板上に成長した AlGaN/GaN へテロ構造エピを用いている。エピ構造は 2 µm
の GaN 上に Al 組成比 0.26 のアンドープ AlGaN 層を 30 nm 成長した構造である。デバイス
作製はまず、BCl3 によるドライエッチングで AlGaN 層以下を約 50 nm エッチングし、素子
間分離を行なった。その後ソース・ドレイン電極形成として Ti/Al（20/200 nm）を電子線ビ
ーム蒸着により堆積、窒素雰囲気中で 650、10 分間のアニールを行なった。パッシベー
ション膜としてシリコン酸化膜（SiOX）を電子線ビーム蒸着により堆積した。この酸化膜
の抵抗率は小さくρ ~109 Ωcm であった。最後にゲート電極として Ni/Au（50/60 nm）を電子
線ビーム蒸着法で堆積した。オープンゲート FET のチャネル長、ゲート幅、開口部幅はそ
れぞれ 100 µm、3 µm × 2、14 µm である。今回、比較のために開口部のない全面にゲート金
属を堆積した通常のトランジスタと開口部に SiOX膜を堆積していないオープンゲート FET、
開口部に SiOX膜を堆積したオープンゲート FET の 3 種類作製した。
作製したオープンゲート FET の ID−VG特性を図 2.10 に示す。まず全面ゲート金属を付け
てある通常 FET の場合、理想的な ID−VG特性となっている。SiOXを堆積していないオープ
ンゲート FET では、ドレイン電流はしきい電圧まではゲート電極直下部の電流減少分があ
るのでドレイン電流は減少しているが、開口部はゲート電極で制御できずドレイン電流を
遮断できていない。それに対して SiOXを堆積したオープンゲート FET では、開口部の電位
がゲート電極で制御されドレイン電流を遮断できている。このことより一見すると SiOXパ
ッシベーションを行なうと SiOX/AlGaN 界面はホールトラップになると思われる。しかし、
シミュレーション結果では絶縁膜の堆積によりしきい電圧は正側にシフトするが実測では
負側にシフトしている。このことより今回のシミュレーションでは実デバイス中の物理現
象を完全には再現できていない。
29
-10 -8 -6 -4 -2 00
10
20
30
40
Metal Gate
with SiOX
VD = 0.1V
DR
AIN
CU
RR
EN
T [µ
A]
GATE VOLTAGE [V]
without SiOX
図 2.10 AlGaN/GaN 構造のオープンゲート FET 測定結果
２.４ パッシベーション膜の抵抗成分による界面電位への影響
シミュレーション結果と実デバイス測定結果が一致していない原因解明としてオープン
ゲート FET 内部の抵抗分布について考察する。DC 状態において電位は抵抗成分によってそ
の分布が決定される。そこでデバイスシミュレーション結果におけるオープンゲート構造
の抵抗分布と界面電位の関係について調べる。
図 2.11 にオープンゲート FET の開口部での等価回路モデルを示す。等価回路モデルでは
界面での抵抗を電子の抵抗（Re-interface）とホールの抵抗（Rh-interface）の並列接続とし、開口部
中央での AlGaN 層微小領域を電子の抵抗（Re-AlGaN）とホールの抵抗（Rh-AlGaN）の並列接続
としている。それぞれの領域は直列に接続している。4 つの抵抗値をシミュレーション結果
の電子、ホール濃度から計算する。ゲート幅（W）を 10 µm とし、界面の深さ（tinterface）を
1 nm、開口部中央までの長さ（Linterface）を 2.5 µm、AlGaN 層厚さ（LAlGaN）を 30 nm、AlGaN
領域厚さ（tAlGaN）を 1 nmとして計算している。また、AlGaN層での電位移動度を 1000 cm2/Vs、
ホール移動度を 30 cm2/Vs としている。これらの値を用いて計算したそれぞれの抵抗値を表
2.3 にまとめる。
界面準位が 2.0 eV（電子トラップ）の場合、AlGaN 層の電子の抵抗成分が最も低い値を
30
W
tinterface
Linterface
LAlGaN tAlGaNAlGaN
Re-interface
Rh-interface
Re-AlGaN
Rh-AlGaN
X
Gate
2DEGGaN
図 2.11 オープンゲート FET 開口部の等価回路モデル
ET = 2.0eV
ET = 2.5eV
示し、Re-AlGaN ＝ 9.9 ×
面の電位は２DEG の
ない。
一方、2.5 eV（ホール
表 2.3 各層の電子及びホールによる抵抗値
Parameter Value
Re-interface 1.0 × 1041 Ω (1.0×1031 Ωcm)
Rh-interface 3.4 × 1041 Ω (3.4×1031 Ωcm)
Re-AlGaN 9.9 × 1037 Ω (9.9×1027 Ωcm)
Rh-AlGaN 1.8 ×1067 Ω (1.8×1057 Ωcm)
Re-interface 2.6 × 1049 Ω (2.6×1039 Ωcm)
Rh-interface 1.8 ×1033 Ω (1.8×1023 Ωcm)
Re-AlGaN 4.4 × 1047 Ω (4.4×1037 Ωcm)
40 30
Rh-AlGaN 2.3 ×10 Ω (2.3×10 Ωcm)1037 Ω (9.9 × 1027 Ωcm) であった。このことは DC において開口部界
電位と一致することを 示しており、開口部はゲート電圧で制御され
トラップ）の場合、界面のホールの抵抗成分が最も低く、Rh-interface =
31
1.8 × 1033 Ω (1.8 × 1023 Ωcm)であった。このことは開口部界面の電位はゲート電圧に一致し、
開
である。しかし、SiOXを堆積したオープンゲー
ト
ている。このことが実デバ
イ
え
る
は AlGaN 層と絶縁膜のピンニング位置を金属の仕事関数
と
縁膜の抵抗率のトランジスタ特性への影響を考
慮する必要があることが明らかになった。
口部はゲート電圧で制御される。これらはシミュレーション結果と一致している。
ET = 2.5eV のトラップにおけるホールの放出時定数は室温で 1.0×1012 秒（300,000 年）で
ある。これはホールを捕獲したトラップは固定電荷となることと同じである。また、ホー
ルが界面を伝わり、開口部まで移動する時定数も同様に非常に長くなる。しかし、測定時
における時定数は 10 秒程度であった。この時定数はトラップ準位が価電子帯より 0.7 eV 付
近にある計算になる。このようなトラップが界面に存在した場合、トランジスタのしきい
電圧は通常 FET より 2 V 程度浅くなるはず
FET のしきい電圧は深くなっている。
それぞれの抵抗値をみると 1030 Ω (~ 1021 Ωcm)以上と、現実とはかけ離れている。また、
実際の絶縁膜の抵抗率は~1014−16 Ωcm であり、このなかでは最も低抵抗である。しかし、デ
バイスシミュレーターには絶縁膜の抵抗率は無限大で定義され
スとシミュレーションの誤差になっていると考えられる。
GaAs 系半導体では半絶縁性であってもその抵抗率は 108 Ωcm と絶縁膜の抵抗率を越える
ことはなかった。そのため絶縁膜の抵抗率を考慮する必要がなく無限大としても問題にな
らなかった。しかし、GaN では半絶縁性になると 1025 Ωcm と実在の絶縁膜の抵抗率を越
可能性がある。そのため特性評価には絶縁膜の抵抗率を考慮することが必要である。
今回実測に用いたサンプルの SiOX膜の抵抗値は 109 Ωcm と若干抵抗率が低い。そのため
絶縁膜層が導電層として働く可能性がある。そこでデバイスシミュレーションで絶縁膜層
を金属層と置き換え、その金属層の抵抗率を 1×109 Ωcm としてシミュレーションを行なっ
た。その結果が図 2.12 である。絶縁膜の抵抗率を考慮したシミュレーションではオープン
ゲート FET と通常 FET でほぼ同じ特性を示すことがわかる。正ゲート電圧では AlGaN 層が
順方向となるので抵抗率が小さくなり、電子トラップと同様な状態となるので開口部の電
位が制御できなくなり、そのためドレイン電流が飽和する。シミュレーション結果ではし
きい電圧が変化していない。これ
同じにしているためである。
これらのことより GaN 系デバイスでは絶
32
-8 -6 -4 -2 0 20
20
40
60
80
100 metal gate conductive passivation
VD = 0.1V
DR
AIN
CU
RR
EN
T [
µA]
GATE VOLTAGE [V]
図 2.12 絶縁膜の抵抗率を考慮したオープンゲートFET の ID−VG特性
２.５ まとめ
本章では Si や GaAs 系での界面準位モデルを振り返り、従来の界面準位特性とトランジ
スタ特性の関係が GaN 系デバイスにおいても適用可能かを検討した。また、AlGaN/GaN デ
バイスにおいてオープンゲート FET のデバイスシミュレーションを行ない、実デバイスと
の比較を行なった。その結果以下のような知見が得られた。
1. デバイスシミュレーションにより GaAs 系での結果と同様に界面準位が電子トラップ
では開口部界面はゲート電圧で制御されず、ホールトラップでは開口部界面はゲート
電圧で制御されることを確認した。
2. シミュレーション結果と実測値と比較した場合、しきい電圧のシフト方向に差異が見
られ、その原因に絶縁膜の抵抗率が上げられた。
3. ワイドバンドギャップ半導体では半導体の抵抗率が非常に大きくなり、絶縁膜の抵抗
33
率に匹敵する。そのため絶縁膜の抵抗率を考慮する必要があることがわかった。
GaAs 系では半絶縁性であっても絶縁膜の抵抗率を越えることはない。しかし GaN 系など
ワイドバンドギャップ系半導体では半絶縁性になると絶縁膜の抵抗率を越える可能性があ
る。そのため絶縁膜が導体として振る舞うことも有り得る。これまでの界面準位評価では
絶縁膜の抵抗率を考慮しておらず、ワイドバンドギャップ系での界面準位評価では絶縁膜
の電気的特性も考慮する必要があるであろう。
一方、トランジスタ特性が絶縁膜の電気的特性に影響を受けるので絶縁膜の電気的特性
とトランジスタ特性の関係を明らかにする必要がある。
参考文献
[1] S. C. Binari et al., "Trapping Effects and Microwave Power Performance in AlGaN/GaN
HEMTs," IEEE Trans. on Electron Devices, Vol. 48, No. 3, pp. 465-471 (2001).
[2] Yasuo Ohno and Norio Goto, "Mechanism of electronstatic potential conduction in
semi-insulating substrates," J. Appl. Phys., Vol. 66, No. 3, pp. 1217-1221 (1989).
[3] Yasuo Ohno, Pascale Francis, Masanobu Nogome and Yuji Tkahashi, "Surface-States Effects
on GaAs FET Electrical Performance," IEEE Trans. on Electron Devices, Vol. 46, No. 1, pp.
214-219 (1999)
[4] 大野泰夫、後藤典夫、伊東朋弘, "GaAs IC におけるサイドゲート効果," 応用物理, 第 61
巻, 第 2 号, pp. 134-140 (1992)
[5] 国弘和明, "III−V族化合物半導体 FETの深い準位と衝突イオン化に起因する不安定現象
に関する研究", 博士論文, (2004)
[6] Kazuaki Kunihiro, Yuji Takahashi, Yasuo Ohno, “Physical modeling of off-state breakdown in
power GaAs MESFETs,” Solid-State Electronics, Vol. 47, pp. 621-631 (2003).
[7] 河東田隆編著, 半導体評価技術, 産業図書 (1989).
34
第３章 MIS 型 AlGaN/GaN HFET の界面電位の挙動
第 2 章において GaN 系デバイスではエネルギーバンドギャップが非常に大きいため、半
導体でありながら絶縁体を越える抵抗率を示すため、絶縁膜の電気的特性がトランジスタ
特性に影響を及ぼすことが示唆された。本章ではこのことについて詳細に調べるため、金
属－絶縁膜－半導体構造（MIS 構造）型トランジスタを用いることで絶縁膜がどのように
トランジスタ特性に影響を及ぼすかを検証する。また、GaN 系デバイスでの界面準位の影
響について述べる。
３.１ MIS 型 HFET における相互コンダクタンスの周波数分散
３.１.１ デバイス構造とトランジスタ特性
本節ではトランジスタの相互コンダクタンス（gm）を測定することで絶縁膜のトランジス
タ特性への影響と絶縁膜/半導体界面電位を評価する。評価に用いたトランジスタは通常の
HFET と MIS 型 HFET の 2 種類である。それぞれのトランジスタ断面構造を図 3.1 に示す。
それぞれのサンプルは有機金属気相成長（Metalorganic Chemical Vapor Deposition: MOCVD）
法により c 面サファイア上に成長した AlGaN/GaN ヘテロ構造エピ基板を使用している。デ
( MIS-HFET ) ( HFET )
isolationTi/Al Ni/Au oxide Ni/Au
AlGaN 2DEG undoped GaN
sapphire substrate
図 3.1 トランジスタ断面構造
35
–5 0 50
50
100
GATE VOLTAGE [V]
CA
PA
CIT
AN
CE
[pF] HFET
T
f = 1MHzHFET
MOS–HFEMIS-HFET
図 3.2 HFET, MIS-HFET の C−V 特性
バイス作製はまず、ソース、ドレイン電極形成として Ti/Al（100/200 nm）を電子線ビーム
蒸着法により形成した。その後、窒素雰囲気中 800、3 分間のアニールを行ない、BCl3 ガ
スを用いたドライエッチングにより約 60 nm のエッチングを行なうことで素子間分離を行
なった。MIS 構造におけるゲート絶縁膜として SiO2 パウダーを用いた電子線ビーム蒸着に
よりシリコン酸化膜（SiOX 膜）を成膜している。このときのパターン形成はリフトオフ法
を用いて行なった。最後にゲート電極として Ni/Au（80/30 nm）を電子線ビーム蒸着法で形
成している。
今回測定に使用しているトランジスタはゲート長(LG)、ゲート幅(WG)がそれぞれ 100 µm,
200 µm の FATFET である。FATFET では同一トランジスタで容量－電圧特性（C−V 特性）
と電流－電圧特性（I−V 特性）が得られるので、間接的であるが電流と電荷量が同時に測定
できる。また、ゲート長が長いので寄生抵抗や電子の速度飽和などの影響も抑えることが
出来る。この FATFET を用いて測定した C−V 特性が図 3.2 である。図 3.2 より HFET ではゲ
ート電圧（VG）が−3 V より容量が増加し、0 V のときの容量（CAlGaN）は 84.5 pF であった。
このことより AlGaN 層の比誘電率（εAlGaN）を 10 と仮定すると AlGaN 層膜厚(tAlGaN)は約 21
nm となる。そして 0 V より大きくなると急激に容量が減少している。これはゲートリーク
により測定値が不正確なためである。一方、MIS-HFET ではヒステリシスが見られるが、VG
36
0 5 10 150
1
2
3
4
5
DRAIN VOLTAGE [V]
DR
AIN
CU
RR
ENT
[mA
]
VG : +1 to –4V , 0.5V step
0 5 10 150
1
2
3
4
5
DRAIN VOLTAGE [V]
DR
AIN
CU
RR
ENT
[mA]
VG : +1 to –4V , 0.5V step(b)
(a)
図 3.3 ID−VD特性
（a）HFET, (b) MIS-HFET
= 0 V のときの容量（CMIS）は 13.1 pF であった。これらの値より SiOX層の容量は
XSiOAlGaNMIS CCC111
+= (3.1)
の関係より CSiOX = 15.5 pF となる。SiOX膜の膜厚は段差計測定より 90 nm であることが得ら
れているので SiOXの比誘電率（εSiOX）は 7.9 と見積もられ、理想的な SiO2膜の比誘電率が
3.9 であることより非常に高い誘電率を示している。これはシリコン酸化膜を真空中で SiO2
パウダーを用いて蒸着したため、酸素原子が抜けたことにより Si リッチな酸化膜になって
いると思われる。Si リッチな酸化膜では誘電率が Si に近づくことが知られている[1]。
正のゲート電圧では CMISは増加し、CSiOXに近づく。このことより VG = +5 V 付近ではチ
ャネル電子は SiOX/AlGaN 層界面に溢れていると考えられる。
DC におけるドレイン電流－ドレイン電圧特性（ID−VD特性）を図 3.3 に示す。HFET では
大きなゲートリーク電流があるために VD = 0 V でも電流が流れているが、MIS-HFET では理
想的な ID−VD特性になっていることがわかる。そのゲート電流－ゲート電圧特性（IG−VG特
性）は図 3.4 のようであった。図 3.3 で予想されたように HFET では VG = −5 V で IG = 1 mA
と大きなゲートリーク電流が見られる。一方、MIS-HFET ではゲートリーク電流は非常に小
さく VG = −5 V で IG = 100 pA であった。これらのことよりゲートリーク電流に対する抵抗値
は HFET で 5 kΩ、MIS-HFET で 50 GΩと見積もられる。正ゲート電圧ではゲートリーク電
流はショットキー特性の順方向側となるため増加する。このときの抵抗値は HFET で約
37
–5 0 510–12
10–9
10–6
10–3
100
GATE VOLTAGE [V]
GA
TE C
UR
RE
NT
[A]
MOS–HFET
HFET
VD,VS=0VHFET
MIS-HFET
図 3.4 IG−VG特性
100 Ω、MIS-HFET で 0.15 GΩと逆方向時の抵抗値と比べると低い値であった。
DC における VD = 1 V での相互コンダクタンス－ゲート電圧特性（gm−VG特性）を図 3.5
に示す。図 3.5 より HFET では VG = 0 V で gm = 730 µS であり、MIS-HFET では強いヒステ
リシスのためスキャン方向によって値が異なっているが、gmは 750～850 µS の値を示した。
相互コンダクタンスは∂ID/∂VGで表されるものである。一般的な MOSFET における IDは
DD
THGGi
GiD VVVV
LtW
I ⎟⎠⎞
⎜⎝⎛ −−=
20 µεε
（電流非飽和領域） （3.2）
と書くことが出来る（詳細は第 5 章に記す）。ここでε0は真空の誘電率、εi は絶縁膜の比誘
電率、µはキャリアの移動度、ti は絶縁膜の膜厚、VTHはしきい電圧である。よって gmは
DGi
Gi
G
Dm V
LtW
VIg
µεε 0=∂∂
= （電流非飽和領域） （3.3）
で表され、絶縁膜の誘電率や移動度、膜厚に関係する。VG = 0 V のときのキャパシタンスを
用いると HFET の gm値よりµ = 864 cm2/Vs と見積もられる。HFET と MIS-HFET で移動度に
は変化がないとすると、MIS-HFET の gm 値は 113 µS となる。一方、測定から得られた
MIS-HFET の gmは HFET の gmとほぼ等しい値であった。このことより MIS-HFET では DC
において本来の動作をしていないと思われる。
38
–5 0 50
1
2
3
4
5
0
500
1000
GATE VOLTAGE [V]
DR
AIN
CU
RR
ENT
[mA]
TRAN
SCO
ND
UC
TAN
CE
[µS]gm (HFET)
gm (MIS–HFET)
VD=1VID (HFET)ID (MIS–HFET)
図 3.5 HFET 及び MIS-HFET の ID−VG、gm−VG特性
３.１.２ 相互コンダクタンスの周波数特性
そこで gmの周波数特性について測定を行なった。測定には Agilent 4284A LCR メーター
を用いて行なった。その測定系を図 3.6 に示す。ドレイン電極には DC 電源により+1 V を印
加し、ゲート電極に LCR メーターの信号出力端子（High 側端子）を接続、ソース電極には
LCR メーターの電流検出端子（Low 側端子）を接続している。そして DC 電源のマイナス
端子は LCR メーターの外皮端子と接続している。これは LCR メーターに流れる電流は電流
検出端子を通り、外皮端子を通り帰還するためである。この接続によりゲート電圧による
ドレイン電流の変化を測定可能となる（測定はソース電流をモニターしているがドレイン
電流とソース電流は等しい）。今回測定に用いた Agilent 4284A は測定周波数を 20 Hz から
1 MHz まで変化させることが出来る。そこで測定は VG = 0 V, VD = 1 V, 信号電圧 10 mV、測
定周波数を 20 Hz から 1 MHz まで変化させている。gmは測定されるアドミタンスの実部で
定義している。その結果を図 3.7 に示す。図 3.7 より HFET では周波数による依存性が見ら
れず、gmは 715 µS 程度であった。一方、MIS-HFET では 20 Hz のときで 492 µS であったが、
高周波になると gmが減少し、f = 1 MHz において gm = 119 µS と C−V、I−V 測定から予測さ
39
LP
LC
HC
HP
Gate
Drain
SourceAgilent42
84A
NF 回路 WF1946
図 3.6 gmの周波数特性測定回路
10–3 100 103 1060
500
1000
FREQUENCY [Hz]
TRA
NSC
ON
DU
CTA
NC
E [ µ
S]
DC
HFET
MIS–HFET
MODEL
VD = 1V VG = 0V
図 3.7 gmの周波数特性
れる gm値に近い値になった。
40
ゲート電極
CAlGaN
RSiOX CSiOX
AlGaN 層
SiOX層
2DEG
図 3.8 MIS-HFET におけるゲート電極直下
回路モデル
３.１.３ MIS型HFETのゲート構造等価回路モデル
MIS-HFET の gmの周波数特性より DC では HFET と同じ gm値を持ち、高周波にすること
で減少する特性が得られた。このような現象を解析するモデルとして MIS 型トランジスタ
の断面図を図 3.8 のような等価回路と考える。今回使用した酸化膜は誘電率が 7.9 とかなり
高い値であることから Si-Rich と考えられ抵抗率はかなり小さいと考えられる。また、AlGaN
層はワイドバンドギャップ半導体であるので抵抗率は大きいと思われる。そこで SiOX層を
抵抗と容量の並列回路、AlGaN 層を容量と仮定した。図 3.8 の等価回路において AlGaN 層
界面の電位（Vinterface）は
( )f
VCCRj
RCjV G
SiOAlGaNSiO
SiOSiOinterface
XX
XX
πω
ωω
2
11
=
++
+=
(3.4)
で表される。ここで CSiOX は SiOX 層のキャパシタンス、RSiOX は SiOX 層の抵抗、CAlGaN は
AlGaN 層のキャパシタンス、f は測定周波数である。このとき MIS-HFET の IDは（3.2）式
より
( ) DD
THGSiOAlGaNSiO
SiOSiO
GAlGaN
AlGaNGD VVVV
CCRjRCj
LtW
IXX
XX
⎟⎟⎠
⎞⎜⎜⎝
⎛−−
++
+=
211
0
ωωεεµ
(3.5)
となり、gmは dID/dVGの実部なので
41
( ) ⎥⎥⎦
⎤
⎢⎢⎣
⎡
++
+= D
SiOAlGaNSiO
SiOSiO
GAlGaN
AlGaNGm V
CCRjRCj
LtW
gXX
XX
ωωεεµ
11
Re 0 (3.6)
( )( ) )(222
22
1
1DCm
SiOAlGaNSiO
SiOAlGaNSiOSiOm g
CCR
CCCRg
XX
XXX
++
++=
ω
ω (3.7)
となる。ここで gm(DC)は DC における HFET の相互コンダクタンスである。DC では gm = gm(DC)
となるが、高周波では gm = CSiOX / (CAlGaN + CSiOX) gm(DC)となり、高周波で gm 値は減少する。
この回路モデルでの gm 周波数特性を図 3.7 の実線で示す。各パラメータとしては CSiOX、
CAlGaNは C−V 測定より得られた値を用い、RSiOXは IG−VG特性において+5 V 付近での抵抗値
(RSiOX = 1×108 Ω)を用いた。これは C−V 測定結果より VG = +5 V では AlGaN 層表面も反転
領域となりSiOX膜のキャパシタンスが見えているのでこのゲート電圧での抵抗はSiOXの抵
抗と考えられるためである。図 3.7 より回路モデルから予測される gm 値と実測値の傾向が
一致していることがわかる。しかし、実測値は計算値と比較し、変化がなだらかにおきて
いる。これは計算では SiOX層の抵抗値を 1 つとしているが、実際は絶縁膜の抵抗がミクロ
ではばらつきがあるためと考えられる。
ここで用いたモデルではAlGaN層の抵抗値はSiOX層の抵抗値よりはるかに大きいと仮定
した。逆に AlGaN 層の抵抗値が小さいとした場合、gm−f 特性は大きく異なってしまう。一
方、HFET での負ゲート電圧での AlGaN 層の抵抗値は小さい。これらのことより MIS 構造
にしたことで AlGaN 層の抵抗値が変化したと考えられ、MIS-HFET では SiOX層より AlGaN
層が高抵抗になったと考えられる。
本実験から MIS-HFET では絶縁膜の抵抗値により相互コンダクタンスは影響を受けるこ
とが明らかになった。今回使用した電子線ビーム蒸着によるシリコン酸化膜は抵抗率が低
く、gmの分散点が 10~100 Hz と測定しやすいところであった。しかし、一般的な絶縁膜で
は抵抗率はより大きいので分散点はより低周波側にシフトし、このような現象は観測が困
難になると思われる。このような場合、gm の分散というよりはドレイン電流のコラプスや
ヒステリシスまたはゲート、ドレインラグという現象で現れると思われる。
３.２ ドレイン電流のゲート電圧ステップ応答
42
ID
VTH VG
VD = 0.5 V
IDの時間変化
MIS-HFET
VG
図 3.9 IDのステップ応答測定のイメージ
膜の種類
EB-SiOX
CVD-SiO2
CVD-SiON
CVD-Si3N4
３.２.１ ゲート電圧ステッ
§3.1 では相互コンダクタン
の測定できる範囲が狭いため
広範囲で解析を行なうため、
析している。
測定試料には電子線ビーム蒸
nm）、プラズマ CVD による S
表 3.1 各種絶縁膜の誘電率
理想値 実測値
3.9 7.9
3.9 6.0
4 - 7 4.3
7.5 6.3
プ応答特性
スの周波数分散により界面電位の挙動を解析したが、分散点
、より高抵抗な絶縁膜では解析が困難である。ここではより
ドレイン電流のゲート電圧ステップ応答により界面電位を解
着による SiOX膜（90 nm）に加え、熱 CVD による SiO2 膜（100
iON 膜（100 nm）、プラズマ CVD による Si3N4 膜（50 nm）、
43
0 5 10 15 20 25 30 35 400.0
0.5
1.0
1.5
2.0
熱CVD SiO2 90nmEB-SiO2 90nm
P-CVD SiN 50nm
P-CVD SiON 100nm
DR
AIN
CU
RR
EN
T [m
A]
TIME [s]
VD = 0.5VVG = 0 to -1 ~ -20V
P-CVD SiN 300nm
図 3.10 ドレイン電流の時間変化
プラズマ CVD による Si3N4 膜（300 nm）の 5 種類のゲート絶縁膜を用いた MIS 型 HFET を
用いている。これらの膜の誘電率は表 3.1 のようであった。CVD 法による絶縁膜でも電子
線ビーム蒸着同様に誘電率が理想値より異なっている。これは半導体結晶へのダメージを
懸念し、プラズマの投入電力や基板温度を抑えたためと考えられる。[2,3]
測定はドレイン電圧を 0.5 V 一定とし、ゲート電圧を 0 V から時刻 0 秒でゲート電圧 0 V
におけるドレイン電流値の約半分になるゲート電圧にステップ関数的に変化させ、その後
のドレイン電流値の時間変化(ID−t 特性)を測定している（図 3.9）。そのドレイン電流値の
時間変化の様子を図 3.10 に示す。Si3N4 の 300 nm のものは時間とともにドレイン電流は増
加したが、それ以外のものではドレイン電流は時間とともに減少した。
３.２.２ MIS型HFETにおけるフローティングゲートモデル
この解析をシリコンデバイスにおけるフローティングゲートのモデルを元に考える[4]。
シリコンデバイスにおけるフローティングゲート構造はゲート酸化膜中に金属層を設けた
構造やゲート絶縁膜を酸化膜とその他の膜の 2 層構造とし、その界面準位をフローティン
グゲートとした Metal-Insulator-Oxide-Semiconductor (MIOS)構造のものがある。MIS-HFET の
ゲート構造はこの MIOS 構造と一致しており、ゲート絶縁膜/AlGaN 層界面の界面準位をフ
44
Einsulator EAlGaN
Gate Insulator AlGaN
Qinterface
GaN
EC
図3.11 MIS-HFETにおけるフローティン
グゲートモデルのバンド図
ローティングゲートと考えることができる。MIS-HFET におけるフローティングゲートモデ
ルのバンド図を図 3.11 に示す。このとき界面電荷量（Qinterface）はガウスの法則より
interfaceinsulatorinsulatorAlGaNAlGaN QEE =− εε (3.8)
が成り立つ。ここで EAlGaNは AlGaN 層中の電界、Einsulatorはゲート絶縁膜中の電界である。
また、印加したゲート電圧は
insulatorAlGaNG VVV += (3.9)
となる。ここで VAlGaNは AlGaN 層に印加される電圧、Vinsulatorはゲート絶縁膜層に印加され
る電圧である。EAlGaNは AlGaN 層の分極電界（Epolarization）と印加電圧（Eapply）による電界の
和なので
applyonpolarizatiAlGaN EEE += (3.10)
となり、Eapplyは
AlGaN
AlGaNapply t
VE = (3.11)
となる。また Einsulatorは
insulator
AlGaNGinsulator t
VVE
−= (3.12)
45
印加電圧
VAlGaN
ステップ変化
Vinsulator
ドレイン電流の 減少
HFET MIS-HFET
VG
ID
図3.12 界面電荷量の時間変化
となる。Epolarization を見積もることは困難であるので Qinterfaceを時刻 t = 0 秒での電荷量からの
差分とすると
( ) ( ))0()()0()( AlGaNAlGaNinsulator
insulatorAlGaNAlGaN
AlGaN
AlGaNinterface VtV
tVtV
tQ −+−=
εε (3.13)
( )( ))0()( AlGaNAlGaNinsulatorAlGaN VtVCinterface CQ = (3.14) −+
となる。よって VAlGaNの時間変化量を見積もることで界面電荷量の変化がわかる。
MIS-HFET における VAlGaNを算出するにあたり、通常の HFET における ID−VG特性を用い
る。同じドレイン電流が流れている状態では MIS-HFET と HFET では AlGaN 層に印加され
ている電圧は同じである。本来ならば絶縁膜の堆積により AlGaN 層中へのダメージがある
ので MIS-HFET と HFET で同じとは限らないが、今回の実験サンプルでは同一チップ上に
MIS-HFET と HFET を作っており、またチップ全面にゲート絶縁膜を堆積した後、ウェット
エッチングによりパターン形成を行なっているのでチップ内でのダメージは均一と考えら
れる。このことを用いるとMIS-HFETに印加されたゲート電圧は図 3.12のように分割でき、
VAlGaNを見積もることが出来る。
46
0 5 10 15 20 25 30 35 40-6.0x1012
-4.0x1012
-2.0x1012
0.0
2.0x1012
P-CVD SiON 100nm
P-CVD SiN 300nm
熱CVD SiO2 100nm
P-CVD SiN 50nm
INTE
RFA
CE
CH
AR
GE
[cm
-2]
EB SiO2
90nm
TIME [s]
図3.13 界面電荷量の時間変化
３.２.３ 界面電荷量の時間変化
前節の考えを用いて解析した界面電荷量の時間変化が図 3.13 である。Si3N4(300 nm)は界
面が正に帯電しているが、その他のものでは界面は負に帯電し、1012 ~ 1013cm−2 程度帯電し
ている。このことは界面準位が 1012 ~ 1013cm−2 程度以上存在していることを示している。ま
た、電荷が１×1012 cm−2 変化するのに要する時間を時定数とした場合、それぞれの膜に対す
る時定数は Si3N4(300 nm)が 174 秒と最も長く、つづいて SiON 膜、CVD-SiO2、Si3N4(50 nm)、
EB-SiOXが 0.2 秒と最も短い結果となった。
今回の結果では界面は主に負に帯電している。これは界面で電子を捕獲した、またはホー
ルを放出したことを示している。このことをバンド図（図 3.14）で考えると、電子を捕獲
した場合、ポテンシャルの関係より電子はゲート電極から絶縁膜を通り界面に来ているも
のと考えられる。また、ホールについてもポテンシャルの関係より絶縁膜を通りゲート電
極に移動しているものと考えられる。どちらの場合もゲート電極側での電荷のやり取りと
なり、このことより絶縁膜のリーク特性が帯電に影響を与えていると考えられる。
47
+
-
EC
EF
EV
Interface Charge
Insulator AlGaN GaN
図3.14 界面電荷量の時間変化
３.２.４ 帯電の時定数と絶縁膜リーク特性の関係
絶縁膜のリーク電流（Jleak）と時定数（τ）をプロットした図が図 3.15 である。絶縁膜の
リーク電流は ID−t 測定中に絶縁膜に印加される電界と同じ電界のときの絶縁膜リーク電流
を測定し用いている。本実験では時定数を電荷が 1 × 1013 cm−2 変化するのに要する時間とし
たので、
leakJq 13101××
=τ (3.15)
となり、リーク電流が全て帯電に寄与したとすると実線のような直線になる。図より明ら
かに絶縁膜のリーク電流と帯電の時定数に相関があることがわかる。
一方、Si3N4(300 nm)は絶縁膜のリーク電流は測定系の限界より少なく測定できなかった。
また Si3N4(300 nm)の界面は正に帯電したことを考えると、電子は界面から放出され AlGaN
層を通りチャネルに流れ、ホールは AlGaN 層を通り界面で捕獲されていると考えられる。
48
10-12 10-11 10-10 10-90.01
0.1
1
10
100
1000
SiN 50nm
Idealtime-constant
LG=100µm, WG=200µm
EB-SiO2 90nm
SiON 100nm
CVD-SiO2 100nm
TIM
E C
ON
STA
NT
[s]
LEAK CURRENT OF INSULATOR [A]
図3.15 絶縁膜リーク電流と時定数の関係
-
+
×
×
EC
EF
EV
Insulator AlGaN GaN
図3.16 界面電荷量の時間変化
49
これは絶縁膜のリーク電流が非常に少なくなり、絶縁膜を通しての電荷の移動より
AlGaN 層を通しての電荷の移動が大きくなったためと考えられる(図 3.16)。
以上のことより Si3N4（300 nm）以外のゲート絶縁膜では絶縁膜のリーク電流が AlGaN 層
のリーク電流より大きいために、時間とともに絶縁膜/AlGaN 界面が負に帯電することが明
らかになった。一般にこのような現象は界面準位など深い準位の遅い応答が原因と言われ
ている。今回用いたフローティングゲートモデルでも界面準位は多量にあると仮定してい
る。しかし、絶縁膜のリーク特性と帯電の時定数に相関が見られることより絶縁膜の特性
が界面準位の特性よりトランジスタ特性に影響を及ぼしていると考えられる。
３.３ まとめ
本章では界面電位とゲート絶縁膜の関係を明らかにするために、まず、MIS 型 HFET の
相互コンダクタンス周波数分散を測定した。また、ドレイン電流のゲート電圧ステップ応
答を評価した。その結果以下のような知見が得られた。
1. 相互コンダクタンスに周波数分散が見られ、ゲート構造等価回路モデルを用いて実測
値を比較したところ、絶縁膜の抵抗値が分散に影響を与えていることが明らかになっ
た。
2. 回路モデルより AlGaN 層の抵抗値はゲート絶縁膜の抵抗値より大きいことが示唆され
た。
これまでは絶縁膜の特性より絶縁膜と半導体の界面状態がより大きく特性に影響を与え
ていると考えられてきたが、窒化物系トランジスタにおいては界面状態よりも絶縁膜の特
性が重要であるといえる。今回の回路モデルでは AlGaN 層を非常に高抵抗とし、SiOX層を
低抵抗としたが、IG−VG 特性では HFET においてゲートリーク電流は非常に大きく、AlGaN
層の抵抗は小さいと考えられる。しかし、AlGaN 層の抵抗が絶縁膜層より低抵抗とした場
合、SiOX/AlGaN 界面準位が存在しない場合を除いて、AlGaN 層表面の電位は２DEG の電位
50
と一致してしまい、ゲート電極で制御できなくなるはずである。この観点からも AlGaN 層
は SiOX層より高抵抗と考えられ、絶縁膜の堆積により AlGaN 層が高抵抗化したと考えられ
る。この点を第 4 章で述べる。
参考文献
[1] S. Yokoyama, D. W. Dong, D. J. DiMaria, and S. K. Lai, “Characterization of
Plasma-enhanced chemically-vapor-deposited silicon-rich silicon dioxide/thermal silicon
dioxide dielectric system,” J. Appl. Phys., Vol. 54, No. 12, pp. 7058-7065 (1983).
[2] S. V. Hattangady, R. G. Alley, G. G. Fountain, and R. J. Markunas, G. Lucovsky, and D.
Temple, “Effect of rf power on remote-plasma deposited SiO2 films,” J. Appl. Phys., Vol. 73,
No. 11, pp. 7635-7642 (1993).
[3] Ann Marie Nguyan and Shyam P. Murarka, “Properties of chemical vapor depostited
tetraethylorthosilicate oxide: Correlation with deposition parameters, annealing, and hydrogen
concentration,” J. Vac. Sci. Technol. B, Vol. 8, No. 3, pp. 533-539 (1990).
[4] S. M. Sze, Physics of Semiconductor Devices 2nd Edition, A Wiley-Interscience publication,
(1981)
51
52
第４章 MIS 型 AlGaN/GaN HFET のゲートリーク低減メカ
ニズム
第 3 章では絶縁膜の電気的特性がトランジスタ特性に影響を及ぼしていることを述べた。
また、その解析において AlGaN 層の抵抗値が絶縁膜堆積によって大きくなる結果が得られ、
MIS 型 HFET におけるゲートリークの低減はこの AlGaN 層の高抵抗化が要因であると示唆
された。しかし、MIS-HFET におけるゲートリーク電流はゲート絶縁膜層の抵抗成分により
抑制されていると一般に言われている[1-5]。本章では MIS-HFET におけるゲートリーク電
流低減メカニズムの解析とともに MIS 構造でのゲート絶縁膜の役割について述べる。
４.１ MIM 型トランジスタのリーク特性
４.１.１ MIM型HFET
MIS-HFET においてゲートリーク電流低減原理を調べるにあたり、HFET と MIS-HFET 構
造の相違点を考える。HFET 構造ではゲート金属が直接 AlGaN 層に接触しているのに対し
て MIS-HFET 構造では AlGaN 層表面はゲート絶縁膜が接触することになる。この AlGaN 層
表面に接触する物質の差によりゲートリーク電流が変化している可能性がある。そこで通
常の HFET、MIS-HFET に加えて、金属－絶縁膜－金属型（MIM 型）HFET を新たに考案し
た。図 4.1 に MIM 型 HFET の断面構造を示す。これら 3 種類の構造を比較することでリー
ク電流を抑制している層を判断することができる。絶縁膜層によりリーク電流が抑制され
ている場合、MIM-HFET のゲートリーク電流は MIS-HFET のリーク電流と等しいはずであ
る。
本実験に使用したウェハは MOCVD 法により c 面サファイア基板上に成長した
AlGaN/GaN ヘテロ構造エピウェハである。ウェハ構造は 2 µm の GaN 層の上に 3 nm の
AlGaN スペーサー層、15 nm の Si ドープ AlGaN 層、10 nm の AlGaN キャップ層を堆積した
構造である。AlGaN 層の Al 組成は 25%で Si ドープ量は 1 × 1018 cm−3 である。
このエピウェハを用い、試料作製はまず、ソース、ドレイン電極形成から行なった。電
子線ビーム蒸着法により Ti/Al/Ni/Au (50/200/40/30 nm)を堆積し、窒素雰囲気中で 850、30
秒のアニールを行なった。その後、BCl3 ガスを用いた反応性イオンエッチング（Reactive ion
53
Ti/Al/Ni/Au
Insulator
2DEG
AlGaN
GaN
Ni/Au
Ni Interlayer
図 4.1 MIM 型 HFET の断面構造
etching: RIE）法により AlGaN 層表面から約 50 nm エッチングを行なうことで 2DEG 層を消
失させ、素子間分離としている。次に MIM 構造の中間金属層を作製するために Ni を電子
線ビーム蒸着法により 50 nm 堆積している。このときのパターニングにはゲート電極用マ
スクを用いた。また、同一チップ上に MIS 構造を作製するためにチップの半分をマスクし
Ni 中間層を堆積しない領域を設けた。ゲート絶縁膜には電子線ビーム蒸着法による 100 nm
のシリコン酸化膜（SiOX 膜）を用いている。パターン形成にはフッ酸緩衝溶液を用いてエ
ッチングにより行なった。最後にゲート電極として Ni/Au (70/30 nm)を電子線ビーム蒸着法
で堆積した。これら一連の作製プロセスにより 3 種類のトランジスタ構造は同一チップ上
に形成されている。
４.１.２ DCでのトランジスタ特性
3 種類のトランジスタのドレイン電流－ゲート電圧特性（ID−VG 特性）を図 4.2 に示す。
測定したトランジスタのゲート長（LG）、ゲート幅（WG）はそれぞれ 100 µm、200 µm で
ある。ドレイン電圧（VD）は 0.5 V 印加している。MIS-HFET の IDは HFET と同様に VGで
制御されている。また、そのしきい電圧は HFET のしきい電圧とほぼ同じであった。一方、
MIM-HFET の IDは VGにより制御できなかった。
図 4.3 はゲート電流―ゲート電圧特性（IG−VG 特性）である。図 4.3 より HFET では負ゲ
ート電圧において大きなゲートリーク電流（IG ~ 10−3 A）があることがわかる。MIS-HFET、
54
-10 -5 0 50.0
0.5
1.0
1.5
2.0
2.5
3.0 HFET MIS-HFET MIM-HFET
VD = 0.5 V
DR
AIN
CU
RR
EN
T [m
A]
GATE VOLTAGE [V]
LG=100 µmWG=200 µm
図 4.2 ID−VG特性
-10 -5 0 5 1010-12
10-9
10-6
10-3
100
LG=100µmWG=200µm
MIS-HFET
MIM-HFET
GAT
E C
UR
REN
T [A
]
GATE VOLTAGE [V]
HFET
図 4.3 ゲートリーク特性
MIM-HFET において小さなゲートリーク電流が得られている。その中でも MIS-HFET にお
いてもっとも小さなゲートリーク電流（IG ~ 10−9 A）が得られた。
正ゲート電圧では HFET はショットキー特性の順方向となるので指数的に増加している。
MIS-HFET、MIM-HFET では IG ~ 10−7 A で飽和する特性となった。
55
10-3 100 103 1060.0
0.1
0.2
0.3
2DEG
Insulator
AlGaN
Vinterface
GaN
Gate
VD=0.5V, VG=0V LG=100µmWG=200µm
MIM-HFET
MIS-HFET
HFET
TRAN
SCO
ND
UC
TAN
CE
[mS]
FREQUENCY [Hz]
DC
図 4.4 gmの周波数特性
ここで 3 種類のリーク特性について考える。仮に SiOX膜によりゲートリーク電流が抑制
されているとすると MIS-HFET と MIM-HFET では同じリーク電流でなければならない。ま
た、SiOX 層は比較的厚膜でありトンネル電流が流れないので正、負ゲート電圧においても
同じリーク特性になるはずである。正ゲート電圧において MIS-HFET、MIM-HFET は同じ
ゲートリーク電流を示している。また、MIM-HFET のリーク電流では正、負ゲート電圧で
同じリーク電流値（IG ~ 10−7 A）を示している。これらのことより IG ~ 10−7 A でのリーク電
流は SiOX 層により抑制されていると考えられる。MIS-HFET における負ゲート電圧でのリ
ーク電流は SiOX層より高抵抗な AlGaN 層により抑制されていると考えられる。
４.２ MIM 型トランジスタの相互コンダクタンス周波数特性
これらのことを確かめるために§3.1 と同様に相互コンダクタンス（gm）の周波数特性に
より AlGaN 層とゲート絶縁膜層の抵抗値を見積もる。gm の周波数特性評価には§3.1 と同
様に Agilent 4284A を用いて行なっている。VD、VGは 0.5 V、0 V で測定した。その測定結
果を図 4.4 に示す。DC 測定からの HFET、MIS-HFET、MIM-HFET の gm値はそれぞれ 2.2 ×
56
10−4、2.2 × 10−4、1 × 10−6 S であった。HFET では測定周波数帯において gm値に変化はなか
った。一方、MIS-HFET では周波数の増加に伴って gm値は減少し、MIM-HFET では gm値は
増加した。両者の gm値は f = 1 MHz において一致し、gm ~ 5.5 × 10−5 S とキャパシタンス測
定結果から予測される値と一致した。
§3.1 では gmの周波数特性において AlGaN 層を容量、ゲート絶縁膜層を容量と抵抗の並
列接続とし、各層を直列接続した回路モデルで解析したが、ここでは AlGaN 層の抵抗成分
も見積もるので、容量と抵抗の並列接続とした図 4.4 の回路モデルで解析する。この回路モ
デルにおけるゲート絶縁膜/AlGaN 層界面の電位（Vinterface）は
( ) ( ) GinsulatorAlGaNinsulatorAlGaNinsulatorAlGaN
insulatorAlGaNinsulatorAlGaNinterface V
CCRRjRRRRCjR
V+++
+=
ωω
(4.1)
となる。ここで RAlGaNは AlGaN 層の抵抗、Rinsulatorはゲート絶縁膜の抵抗、CAlGaNは AlGaN
層の容量、Cinsulator はゲート絶縁膜層の容量である。gm は測定されるアドミタンスの実部で
定義しているので
( ) ( )( ) ( ) )(22222
222
DCminsulatorAlGaNinsulatorAlGaNinsulatorAlGaN
insulatorAlGaNinsulatorinsulatorAlGaNinsulatorAlGaNAlGaNm g
CCRRRRCCCRRRRR
g+++
+++=
ωω
(4.2)
と書くことができる。gm(DC)は HFET における DC での相互コンダクタンスである。 (4.2)
式で DC と高周波での gm値は
( ) )()0( DCminsulatorAlGaN
AlGaNm g
RRR
g+
==ω (4.3)
( ) )()( DCminsulatorAlGaN
insulatorm g
CCC
g+
=∞→ω (4.4)
となり、DC では抵抗分割で、高周波では容量分割により決定する。
この式を用いて実測値をフィッティングした結果が図 4.4 の実線である。フィッティング
結果より MIS-HFET における AlGaN 層の抵抗値は 1 × 1010 Ω以上であり、絶縁膜層の抵抗値
は 6 × 106 Ωであった。また、MIM-HFET では AlGaN 層の抵抗値が 2 × 105 Ω、絶縁膜層の抵
抗値が 2 × 107 Ω以上であった。MIS-HFET、MIM-HFET を比較した場合、絶縁膜における抵
抗値はほぼ等しい値であるが、AlGaN 層の抵抗値は 5 桁程度変化していることがわかる。
この結果は AlGaN 層表面に絶縁膜を堆積した AlGaN 層の抵抗値は AlGaN 層表面に金属
を堆積した AlGaN 層の抵抗値より高くなることを示している。MIS-HFET のゲートリーク
57
ID
VG(MIS)
ID(MIS)
0
Vinsulator VAlGaN
HFET
MIS-HFET or MIM-HFET
VG
図 4.5 VAlGaN, Vinsulatorの算出法模式図
電流はこの高抵抗化した AlGaN 層が抑制している。
４.３ MIS 型 HFET における AlGaN 層の I−V特性
前節においてAlGaN層表面に絶縁膜を堆積したことによりAlGaN層自身の抵抗が増加す
ることを述べた。本節では AlGaN 層表面に絶縁膜を堆積したときと金属を堆積したときの
それぞれの AlGaN 層での I−V 特性を推定する。
MIS 構造や MIM 構造において AlGaN 層での I−V 特性を得るには AlGaN 層に印加される
電圧を見積もる必要がある。AlGaN 層に印加される電圧を見積もるにあたり、§3.2 と同様
な解析を行なう。まず、仮定として MIS-HFET、MIM-HFET と HFET において同じドレイ
ン電流が得られている状況では AlGaN 層の電界は同じとしている。このことを用いると
HFET の ID−VG特性と MIS 型または MIM 型 HFET の ID−VG特性を用いることで印加ゲート
電圧を AlGaN 層に印加される電圧（VAlGaN）と絶縁膜に印加される電圧（Vinsulator）に分割す
ることができる。図 4.5 に VAlGaNと Vinsulatorの算出法模式図を描く。MIS-HFET にあるゲート
電圧（VG(MIS)）を印加したとき、ドレイン電流（ID(MIS)）が得られたとすると、HFET の ID−VG
特性において ID(MIS)となるときのゲート電圧が MIS-HFET の AlGaN 層に印加されているこ
58
-6 -5 -4 -3 -2 -1 0 1 2 310-15
10-12
10-9
10-6
10-3
100
LG = 100 µmWG = 200 µm
Metal Coated(MIM-HFET)
GAT
E C
UR
RE
NT
[A]
VOLTAGE ACROSS AlGaN LAYER [V]
VS = 0V, VD = 1V
Metal Coated (HFET)
EB SiOX Coated
CVD SiO2Coated
図 4.6 AlGaN 層での I−V 特性
とになり、VG(MIS)からこの VAlGaNを引いたものが Vinsulatorとなる。
VG(MIS)を印加したときのゲートリーク電流は定常状態で電流連続が成り立つので AlGaN
層のリーク電流、絶縁膜層のリーク電流は MIS-HFET のリーク電流と等しい。よって見積
もられた VAlGaNと MIS-HFET のゲートリーク電流を用いることで AlGaN 層の I−V 特性が得
られ、Vinsulator とゲートリーク電流を用いることで絶縁膜層の I−V 特性が得られる。同様な
ことは MIM-HFET でも行なえる。
この方法で推定された AlGaN 層の I−V 特性を図 4.6 に示す。電圧は 2DEG チャネルの電
位を基準にプロットしている。図 4.6 には AlGaN 層表面に金属を堆積したものとして HFET
とMIM-HFETでの I−V特性があり、AlGaN層表面に絶縁膜を堆積したものとしてMIS-HFET
での I−V 特性がある。また、MIS-HFET では今回作製した試料のほか CVD 法により堆積し
た SiO2 膜を用いた MIS-HFET での I−V 特性結果も合わせて図示している。MIM-HFET での
I−V 特性は電圧範囲が小さいが、表面に金属を堆積した AlGaN 層ではショットキー特性を
示している。しかし負バイアスでのリーク電流は大きい。一方、表面に絶縁膜を堆積した
AlGaN 層では負バイアスでのリーク電流は小さく、約 6 桁リーク電流は低減している。ま
た、正バイアスでは1.3 V付近でリーク電流は急激に増加するダイオード特性を示している。
59
-15 -10 -5 0 5 10 1510-15
10-12
10-9
10-6
10-3
LG = 100 µmWG = 200 µm
VS = 0 V, VD = 1 V
CVD-SiO2
GA
TE C
UR
RE
NT
[A]
VOLTAGE ACROSS INSULATOR LAYER [V]
EB-SiOX
図 4.7 絶縁膜層での I−V 特性
図4.7にゲート絶縁膜での I−V特性を示す。用いた ID−VG特性にヒステリシスがあるため、
0 V において電流がゼロになっていないが、電子線ビーム蒸着による SiOX膜は相互コンダ
クタンス測定より予測されるように AlGaN 層の抵抗値より低い値となっている。CVD 法に
よる SiO2 膜はリーク電流が 10−11~−12A と高抵抗であるが、AlGaN 層の抵抗値とほぼ同等で
ある。理想的な絶縁膜では AlGaN 層よりバンドギャップエネルギーが大きいので抵抗率は
AlGaN 層より大きい。しかし、多くの場合、絶縁膜はきれいな結晶となっておらず多くの
トラップや水素イオンなどを含んでいると考えられ、抵抗率は小さくなる[6]。
４.４ AlGaN 層高抵抗化の要因
AlGaN層表面に絶縁膜を堆積したことによるAlGaN層高抵抗化の要因としてはAlGaN層
表面でのフェルミ準位ピンニングレベルが変化したことが考えられる（図 4.8）。AlGaN 層
のリーク電流は熱電子放出やトンネル電流によると考えられる[7]。これらのモデルではリ
ーク電流は AlGaN 層表面の障壁高さに指数的に影響を受ける。本実験結果では約 5 桁のリ
60
φ
φＢ
EC
EFn
EFI
Metal Oxide AlGaN GaN
図 4.8 MIS 型構造におけるリーク電流イメージ
ーク電流低減が得られた。これは室温において障壁高さが 0.3 eV増加したことに相当する。
フェルミ準位ピンニングレベルが 0.3 eV 変化したとすると MIS-HFET のしきい電圧は正側
に 0.3 eV シフトする。しかし、絶縁膜を堆積したことによりゲート容量は低下するのでこ
のことによりしきい電圧は負側にシフトする。この作用によりピンニングレベルシフトに
よる MIS-HFET のしきい電圧の変化は観測困難である。
４.５ まとめ
本章では MIM 型 HFET を用いることで MIS 型 HFET におけるゲートリーク電流低減原理
を調べた。その結果、以下の知見が得られた。
1. 絶縁膜を堆積することで AlGaN 層の抵抗値が上昇し、MIS 型 HFET の負ゲート電圧で
のゲートリーク電流は高抵抗化した AlGaN 層により抑制されている。
2. gm−f 特性により高抵抗化した AlGaN 層の抵抗値が 1 × 1010 Ω以上であることがわかり、
61
絶縁膜を堆積することで抵抗値が約 5 桁変化する。
3. 算出された AlGaN 層での I−V 特性はゲート電極側から 2DEG チャネル方向を順方向と
するダイオード特性を持つことがわかった。
これまでの MIS 型 HFET では gmの劣化を抑えるために、ゲート絶縁膜は薄層化されてき
た。そのため絶縁膜の電気的特性について詳しい解析がされていなかった。本実験では
AlGaN 層の高抵抗化がリーク電流の低減に寄与していることが明らかになり、今後の MIS
型 HFET の開発方針に活用されるであろう。また、AlGaN 層の I−V 特性を見出せたことで
MIS-HFET の動作解析に貢献できると思われる。
絶縁膜の電気伝導については多くのモデルが紹介されているが[8]、Si デバイスにおいて
MOS 酸化膜の薄層化に伴いトンネル電流が支配的となり、厚膜での伝導は解析が進んでい
ない。しかし、ワイドバンドギャップ半導体の進展に伴い、半導体の抵抗率が絶縁膜に匹
敵するようになると絶縁膜の電気伝導が再び重要になると思われる。
参考文献
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metal–oxide–semiconductor heterostructure field-effect transistors on SiC substrates,” Appl.
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[4] T. Hashizume, S. Ootomo, T. Inagaki and H. Hasegawa, “Surface passivation of GaN and
GaN/AlGaN heterostructures by dielectric films and its application to insulated-gate
heterostructure transistors,” J. Vac. Sci. & Technol. B, Vol. 21, No. 4, pp. 1828-1838, 2003.
[5] R. Mehandru et al., “AlGaN/GaN metal–oxide–semiconductor high electron mobility
62
transistors using Sc2O3 as the gate oxide and surface passivation,” Appl. Phys. Lett., Vol. 82,
No. 15, pp. 2530-2532, 2003.
[6] Ann Marie Nguyen and Shyam P. Murarka, "Properties of chemical vapor deposited
tetraethylorthosilicate oxide: Correlation with deposition parameters, annealing, and hydrogen
concentration," J. Vac. Sci. Technol. B, Vol. 8, No. 3, pp. 533-539, 1990.
[7] Tamotsu Hashizume, Junji Kotani, and Hideki Hasegawa, "Leakage mechanism in GaN and
AlGaN Schottky interfaces," Appl. Phys. Lett., Vol. 84, No. 24, pp. 4884-4886, June 2004.
[8] S. M. Sze, Physics of Semiconductor Devices 2nd Edition, A Wiley-Interscience publication,
1981.
63
64
第５章 MIS 型 AlGaN/GaN HFET のエンハンスメント動作
AlGaN/GaN HFET では正ゲート電圧ではゲートリーク電流が増加するため、動作できな
い。しかし MIS 型 HFET ではゲート電圧を正に印加しても動作し、ドレイン電流がゲート
電圧に応じて増加することが報告されている[1-5]。このような特性はパワーデバイスなど
で重要なノーマリーオフデバイスの開発で非常に重要な動作である。MIS-HFET のエンハン
スメント動作の一例を図 5.1 に示す。図 5.1 ではドレイン電圧を 1 V から 6 V まで変化させ、
ID−VG特性を描いている。通常の HFET では正ゲート電圧でゲートリーク電流のためにドレ
イン電流は減少している。しかし MIS-HFET では正ゲート電圧でも動作し、HFET 以上のド
レイン電流が得られている。
本章ではこのドレイン電流の増加機構の説明として第 4 章で述べた AlGaN 層のダイオー
ド特性を用いることで説明し、MIS 型 HFET におけるゲート絶縁膜と電気特性の関係や AC
動作での電流−電圧特性を明らかにする。
-10 -5 0 5 100
2
4
6
8
10
12
14
16VD = 1 to 6V, 1V step
MIS-HFET HFET
DR
AIN
CU
RR
ENT
[mA
]
GATE VOLTAGE [V]
LG = 2 µmWG = 50 µm
図 5.1 MIS-HFET のエンハンスメント動作
65
５.１ シリコン MOSFET でのエンハンスメント動作[6,7]
GaN 系 HFET でのエンハンスメント動作を解析するにあたり、まずシリコン MOSFET の
エンハンスメント動作について述べる。図 5.2 に n チャネル MOS ダイオードの深さ方向へ
のエネルギーバンド図を示す。n チャネル MOS ダイオードで界面が反転状態になるには半
導体表面に約 2ψBV の電圧が必要である（付録）。このとき基板中の空乏層幅（XD）は空乏
層近似より
A
BsD qN
Xψε 22
= (5.1)
となる。ここでεs は半導体の誘電率、NA はアクセプタ濃度である。このときの空乏層中の
電荷は qNAXDより
BsAA
BsAS qN
qNqNQ ψε
ψε4
22== (5.2)
であり、MOS 界面の電界強度は
s
BAS
qNE
εψ4
= (5.3)
である。反転状態になる直前の状態では酸化膜中での電界強度(EOX)は電束密度が一致する
ので
ox
BsAS
ox
sOX
qNEE
εψε
εε 4
== (5.4)
よって酸化膜中での電位差は
OX
BsAOX
ox
BsAOXOXOX C
qNt
qNtEV
ψεε
ψε 44=== (5.5)
このことより界面に電子を誘起するのに必要なゲート電圧は
BOX
BsABOXTH C
qNVV ψ
ψεψ 2
42 +=+= (5.6)
となり、この電圧をしきい電圧（VTH）という。
つぎにゲート電極に VG V を印加したときゲート電極に現れる電荷量（QM）は
( sGOXM VCQ )ψ−= (5.7)
であり、電荷中性より QM = QS = Qn + QB（Qn：界面に誘起された電荷量、QB：空乏層の電
66
イオン化アクセプタ(QB)
ゲート電極の電荷 (QM)
誘起された電子(Qn)
Gate Oxide Silicon
ΨSΨB
tOX
XD
EC
Ei
EFp EV
図 5.2 MOS ダイオードのバンド図および電荷分布
荷量）であるので
( ) BsGOXBMn QVCQQQ −−=−= ψ (5.8)
である。（図 5.2）
以上はドレイン電極とソース電極を接地した状態である MOS ダイオードの解析である。
次にドレイン電極に電圧を印加した状態を考える。
ソース電極からドレイン電極方向を x 方向とすると、ある点での界面の電位は
)(2)( xVx Bs += ψψ (5.9)
となる。これは強反転状態ではゲートに印加された電圧は電子の誘起に消費され、界面の
電位がほとんど変化しないためである。この点での半導体中の空乏層幅は
67
( )A
Bs
A
ssD qN
xVqN
xxX
)(22)(2)(
+==
ψεψε (5.10)
ゲート電極の電荷量と半導体中の電荷量は等しいので(5.10)を用いると
( ) )()()( xQxVCQQxQ BsGOXBMn −−=−= ψ (5.11)
( )( ) ( ))(22)(2
)()(2)(
xVqNxVVC
xXqNxVVCxQ
BsABGOX
DABGOXn
+−+−=
−+−=
ψεψ
ψ (5.12)
ドレイン電流(ID)は
dxxdVQWI nGD)(µ= (5.13)
であるので積分をして
)(00
xdVQWdxI DG V
nG
L
D ∫∫ = µ (5.14)
となり、
( ) ( )⎪⎭
⎪⎬⎫
⎪⎩
⎪⎨⎧
⎥⎦⎤
⎢⎣⎡ −+−⎟
⎠⎞
⎜⎝⎛ −−= 2
323
22322
22 BDB
OX
AsD
DBG
G
OXGD V
CqN
VVVL
CWI ψψ
εψ
µ
(5.15)
この式を簡単にするのに第 2 項をマクローリン展開し、第 3 項まで書くと
( ) ( ) ( ) 221
23
23
22
412
222
322
DB
As
OXDB
OX
AsBDB
OX
As VqN
CV
CqN
VC
qNψ
εψ
εψψ
ε+≈⎥⎦
⎤⎢⎣⎡ −+
(5.16)
よってドレイン電流は
( )⎪⎭
⎪⎬⎫
⎪⎩
⎪⎨⎧
⎟⎟⎠
⎞⎜⎜⎝
⎛+−⎟
⎟⎠
⎞⎜⎜⎝
⎛−−= 2
21
22
41
212
22 D
B
As
OXDB
OX
AsBG
G
OXGD V
qNC
VC
qNV
LCW
Iψ
εψ
εψ
µ
(5.17)
（5.6）式を用いると
( )⎪⎭
⎪⎬⎫
⎪⎩
⎪⎨⎧
⎟⎟⎠
⎞⎜⎜⎝
⎛+−−= 2
22
41
21
DB
As
OXDTHG
G
OXGD V
qNC
VVVL
CWI
ψεµ
(5.18)
この式では半導体とゲート金属の仕事関数の差を考慮していない。この仕事関数の差を考
慮すると
68
BOX
BsAFBTH C
qNVV ψ
ψε2
4++= (5.19)
SMFBV Φ−Φ= (5.20)
（VFB：フラットバンド電圧、ΦM：ゲート金属の仕事関数、ΦS：半導体の仕事関数）
また、基板電位（VSUB）を考慮して
( )⎪⎭
⎪⎬⎫
⎪⎩
⎪⎨⎧
⎟⎟⎠
⎞⎜⎜⎝
⎛
−+−−= 2
22
41
21
DSUBB
As
OXDTHG
G
OXGD V
VqN
CVVV
LCW
Iψ
εµ (5.21)
が得られる。ルートの中を(5.3)式を用いると
( )⎭⎬⎫
⎩⎨⎧
⎟⎟⎠
⎞⎜⎜⎝
⎛+−−= 22
41
21
DD
s
OXDTHG
G
OXGD V
XCVVV
LCW
Iεµ
(5.22)
となり、CD = εs/XDとすると
( )⎭⎬⎫
⎩⎨⎧
⎟⎟⎠
⎞⎜⎜⎝
⎛+−−= 21
21
DOX
DDTHG
G
OXGD V
CC
VVVL
CWI
µ (5.23)
BOX
SUBBsAFBTH C
VqNVV ψ
ψε2
)2(2+
−+= (5.24)
となる。一般に CDは COXより小さいので CD/COXは 1 より小さい。よってこの項を無視し、
良く知られるドレイン電流の式
( )⎭⎬⎫
⎩⎨⎧ −−= 2
21
DDTHGG
OXGD VVVV
LCW
Iµ
(5.25)
が得られる。この一連の解析は x 軸方向の電界と半導体表面から奥への電界は分離して考
えており、このような条件が成り立つのは x 方向の電界が緩やかなときである。このこと
よりこの近似をグラジュアルチャネル近似（Gradual-Channel-Approximation）と呼んでいる。
(5.25)式はドレイン電流が上に凸は 2 次関数になることを示している。このとき頂点にな
る電圧は VD = VG − VTHとなり、この電圧をピンチオフ電圧（VP）としている。ピンチオフ
電圧以上のドレイン電圧ではドレイン電極側のゲート電極端で電子が極端に減少し、高抵
抗化する。そのためチャネルにはピンチオフ電圧以上は印加されず、それ以上の電圧はゲ
ート端の高抵抗領域に印加される。グラジュアルチャネル近似ではピンチオフ点では電子
はゼロになるが、この領域ではグラジュアルチャネル近似が成り立たない。実際には x 方
向の電界により電子が存在している。そのためピンチオフ後も一定のドレイン電流が流れ
る。ピンチオフ後のドレイン電流は
69
( 2
2 THGG
OXGD VV
LCW
I −= )µ (5.26)
となる。
５.２ DC 動作におけるエンハンスメント動作
５.２.１ MIS型HFETとMOSFETのエンハンスメント動作の相違点
§5.1 でシリコン MOSFET の動作、特にエンハンスメント型 MOSFET の動作を述べた。
シリコンMOSFETでのエンハンスメント動作はSiO2/Si界面においてチャネルキャリアがゲ
ート電圧で増加し、そのキャリアが界面を走行することで引き起こされている。一方、
AlGaN/GaN MIS-HFET ではキャリアが増加可能な界面が 2 つ存在している。1 つは
AlGaN/GaN 界面であり、もう 1 つはゲート絶縁膜/AlGaN 界面である。MIS-HFET に大きな
正ゲート電圧を印加した場合、電子は AlGaN 層のヘテロバリアを越え、ゲート絶縁膜/AlGaN
層界面に蓄積する。それ以上印加したゲート電圧は蓄積した電子でシールドされるので
AlGaN 層には印加されない。そのため AlGaN/GaN 界面の 2DEG 濃度は通常 HFET 以上には
増加しない。一方、正ゲート電圧で絶縁膜/AlGaN 界面の電子濃度は増加するが、この界面
では散乱やトラップの影響で電子移動度は低いと考えられる。実際、SiO2/GaN 層界面の電
子移動度は 45 cm2/Vs 程度であるという報告があり[8]、ゲート絶縁膜/AlGaN 層界面の電子
によるドレイン電流への寄与は小さいと思われる。これらのことより MIS 型 HFET におけ
るエンハンスメント動作はシリコン MOSFET のエンハンスメント動作とは異なっていると
思われる。
５.２.２ ダイオード特性を考慮したMIS型HFETのゲート構造等価回路モデル
これまでの MIS 型構造におけるゲート直下の等価回路モデルはゲート絶縁膜を抵抗とコ
ンデンサの並列接続、AlGaN 層を抵抗とコンデンサの並列接続で表し、それぞれの層を界
面で直列接続したものを使用してきた（図 4.4 参照）。しかし、実際には AlGaN 層はゲー
ト電極側から2DEGチャネル方向を順方向とするダイオードの特性をもっていることを第4
章で述べた。そこで AlGaN 層の抵抗をダイオードに置き換えたモデルで今後、議論をして
いく。
70
Gate Metal
Diode
2DEG
SiOX
AlGaN
Channel
Vinterface
CAlGaN
RSiOX CSiOX
図 5.3 ダイオードを用いた MIS 型 HFET のゲート直下等価回路モデル
AlGaN 層をダイオードに置き換えた等価回路モデルを図 5.3 に示す。この回路で絶縁膜
/AlGaN 層界面の電位は通常の HFET におけるゲート電圧に相当するのでこの電位がどのよ
うに変化するかがトランジスタ特性に大きく影響する。
５.２.３ MIS型HFETのエンハンスメント動作原理
まず、DC におけるエンハンスメント動作について解析する。図 5.3 に示す回路のゲート
端子にある正の電圧を印加し、その電圧がダイオードのオン電圧(VON)より大きくなると、
ダイオードはオン状態となる。そのとき界面の電位（Vinterface）はダイオードのオン電圧で固
定される。この状態では 2DEG チャネルはゲート端子電圧で制御できないので、チャネル
は抵抗として働く。一方、ゲート端子に負の電圧などを印加し、ダイオードがオフ状態に
なると、Vinterface はゲート端子の電圧と一致するようになる。この状態ではチャネルはゲー
ト端子電圧で制御可能であるので通常 HFET と同様に動作する。
このことを考慮し、MIS 型 HFET 内部の電位分布を描いたものが図 5.4 である。図 5.4 で
はドレインとゲートにそれぞれ正の電圧を印加した状態である。この状態ではゲート電位
とチャネルの電位の関係より、ソース近傍ではダイオードはオン状態となり、ドレイン近
71
Vchannel
Vinterface
VD
VG
VON
GND
Gate
SiOX
AlGaN
GaN
OFFON
2DEG
Drain Source
Transistor Area Resistor Area
図 5.4 MIS 型 HFET 内部の電位分布
傍ではダイオードはオフ状態となる。そのため、MIS 型 HFET の内部は 2 つの部分に分離
され、ソース近傍は抵抗動作部、ドレイン近傍はトランジスタ動作部となり、MIS 型 HFET
は抵抗とトランジスタの直列接続となる。この状態でゲート電圧を大きくした場合、抵抗
動作部とトランジスタ動作部の境界はドレイン側にシフトする。このときそれぞれのチャ
ネル電荷 Q(x)は基板効果を省略すると、抵抗動作部では
( THONAlGaNarearesistor VxVxVVCxQ −−+=− )()()( )
)
(5.27)
（CAlGaN：AlGaN 層容量）と書くことができ、トランジスタ動作部では
( THGAlGaNareatransistor VxVVCxQ −−=− )()( (5.28)
と書ける。このとき抵抗動作部の VON + V(x) – V(x)はトランジスタ動作部の VG − V(x)より大
きいので
)()( xQxQ areatransistorarearesistor −− > (5.29)
となり、抵抗動作部のシート抵抗値はトランジスタ動作部のシート抵抗値より低い。その
ためゲート電圧の増加による抵抗動作部の拡大がドレイン電流の増加につながる。
このモデルを§5.1 で述べたシリコン MOSFET の動作原理を元に解析を行なう。ドレイン
電流（5.13）式で表されるので(5.27)式を用いると抵抗動作部のドレイン電流は
72
( )dx
xdVVxVxVVCWI THONAlGaNGD)()()( −−+= µ (5.30)
となる。これ式を解くにあたり、積分区間は x = 0 から x = LRであり、チャネル電位では V =
0 から V = VG − VONまでとなる。ここで LRは抵抗動作部の長さである。よって
(∫∫−
−= ONGR VV
THONAlGaNG
L
D dVVVCWdxI00
µ ) (5.31)
( )( ONGTHONR
AlGaNGD VVVV
LCW
I −−= )µ (5.32)
となる。つぎにトランジスタ動作部では積分区間は x = LRから x = LGとなり、チャネル電位
は V = VG − VONから V = VDとなるので(5.28)式を用いて
(∫∫ −−−= D
ONG
G
R
V
VV THGAlGaNG
L
L D dVVxVVCWdxI )(µ ) (5.33)
( ) ( )( ) ( )⎭⎬⎫
⎩⎨⎧ −+−−−−−
−= 22
21
21
ONGONGTHGDDTHGRG
AlGaNGD VVVVVVVVVV
LLCW
Iµ
(5.34)
となる。2 つの領域でのドレイン電流値は一致するので(5.32)式と(5.34)式を解くことで LR
を求めることができ
2)(
2)(
))((22
ONGDDTHG
GONGTHONR VVV
VVV
LVVVVL
−−−−
−−= (5.35)
となる。
シリコン MOSFET ではトランジスタの動作は 2 つのモード、(a)3 極管領域、(b)飽和領域
に分けられる。一方、MIS-HFET においては 5 つのモードに分割される。その電圧範囲を図
5.5 に示す。VGが VONより小さい範囲では MIS-HFET 全体がトランジスタ動作部となるので
一般的なシリコン MOSFET と同様な 2 つのモードに分かれる。一方、VGが VONより大きく
なると MIS-HFET 内に抵抗動作部が生じる。そのため、 (c)3 極管領域（VG − VON < VD < VG −
VTH）、(d)飽和領域（VG − VTH < VD）、(e)抵抗領域（VD < VG − VON）の 3 モードに分かれる。
まず、(c)3 極管領域では抵抗動作部とトランジスタ動作部が存在するので（5.32）式と(5.34)
式より
73
VD
VG
VD = VG – VON
VD = VG - VTH
(b) Saturation Region
(a) Triode Region
(c) Triode Region
(e) Resistor Region
(d) SaturationRegion
VONVTH 00
Cut-off Region
Diode: OFF-state ON-state図 5.5 MIS-HFET における動作領域分布
( ) ( )⎭⎬⎫
⎩⎨⎧ −
−−−=22
22ONGD
DTHGG
AlGaNGD
VVVVVVLCWI µ
(5.36)
と書くことが出来る。(d)飽和領域ではトランジスタ動作部のドレイン端でドレイン電圧が
ピンチオフ電圧(VP = VG − VTH)で固定されるので飽和ドレイン電流（IDsat）は
( )⎭⎬⎫
⎩⎨⎧
−+−=22
22ONTH
GTHONG
AlGaNGsatD
VVVVVLCWI µ
(5.37)
となる。(e)抵抗領域では MIS-HFET 内全体が抵抗動作部となるので(5.32)式において LR = LG、
VG − VON = VDとなり、
( DTHONG
AlGaNGD VVV
LCW
I −= )µ (5.38)
となる。それぞれの領域のおける相互コンダクタンス(gm = dID/dVG)とドレインコンダクタン
ス(gD = dID/dVD)は
(c)領域 ( GONDG
AlGaNGm VVV
LCW
g −+= )µ (5.39)
74
0 5 10 150
5
10
15
20
25
(d) Saturation Region(c) Triode Region
Simulated Experiment
DR
AIN
CU
RR
ENT
[mA]
DRAIN VOLTAGE [V]
VG : -4 to +6V, +1V step
LG=100µm, WG=200µm
(e) Resistor Region
図 5.6 MIS 型 HFET の ID−VD特性 （実測値、計算値）
( DTHGG
AlGaNGD VVV
LCW
g −−= )µ (5.40)
(d)領域 ( THONG
AlGaNGm VV
LCW
g −= )µ (5.41)
0=Dg (5.42)
(e)領域 0=mg (5.43)
( THONG
AlGaNGD VV
LCW
g −= )µ (5.44)
となる。(c)3 極管領域では MOSFET の場合 gmは VGによらず一定であるが、MIS-HFET で
は VGの増加に伴い減少する。また、(d)飽和領域では gmは一定値となる。
このモデルを用いてシミュレーションした ID−VD特性が図 5.6 である。シミュレーション
には電子の速度飽和や寄生抵抗を無視するためにLG = 100 µm, WG = 200 µmのFATFETを用
いている。また、µ = 900 cm2/Vs, CAlGaN = 4.4 × 10−7 F/cm2, VON = 1.7 V, VTH = −1.3 V を用いて
いる。丸印は実測値である。実測値と比較するとシミュレーション結果がよくあっている
ことがわかる。VD の低い領域では ID は VD に比例して増加し、その後上に凸な 2 次曲線を
75
-5 0 5 1002468
101214161820
Simulated Experiment
LG=100µm, WG=200µm
DR
AIN
CU
RR
ENT
[mA]
GATE VOLTAGE [V]
VD: 1 to 6V
図 5.7 MIS 型 HFET の ID−VG特性 （実測値、計算値）
描いてピンチオフ電圧で電流が飽和する。このトランジスタでの ID−VG 特性を図 5.7 に示す。
VDは 1 V から 6 V まで変化させている。VGを増加させることで IDは増加するが、VG = VD +
VONで MIS-HFET 内部が全て抵抗動作部となるため、ドレイン電流が飽和する。
シリコン MOSFET では§5.1 で述べたように SiO2/Si 界面でチャネルキャリアが増加し、
そのキャリアが界面を走行することでエンハンスメント動作している。一方、MIS 型 HFET
でのエンハンスメント動作では正ゲート電圧で 2DEG チャネルキャリアは増加せず、また
絶縁膜/AlGaN 界面の電子がドレイン電流へ寄与しなくても説明できる。MIS 型 HFET の正
ゲート電圧におけるドレイン電流の増加は AlGaN 層がダイオード特性を持つことによるト
ランジスタ動作部の縮小、言い換えると実効ゲート長の縮小によるものと言え、本来のエ
ンハンスメント動作ではなく擬似的なものである。
５.３ MIS 型 HFET の AC 動作解析
５.３.１ AC動作評価装置
§5.2 では DC における動作解析を行なった。一方、MIS 型 HFET では特にゲート絶縁膜
76
RID
NF WF1946
Ch2
Ch1
G
S
D
R = 10 Ω
DC電源
オシロスコープ
ファンクション
ジェネレータ
Tektronix TPS2024
ID-VG特性
図 5.8 周波数可変カーブトレーサーの装置構成
を厚膜にした場合や高抵抗なものを使用した場合に大きなヒステリシス特性を描く。そこ
で本節では MIS 型 HFET の AC 動作について述べる。
はじめにトランジスタの AC 動作評価に用いた測定系を説明する。AC 動作評価には一般
に市販のカーブトレーサーが用いられるが、ヒステリシスは電圧掃引周波数により大きく
影響される。そのためカーブトレーサーでは電圧掃引周波数が固定されているため、ヒス
テリシスの評価には不十分である。そこで本研究ではファンクションジェネレーターとオ
シロスコープを組み合わせて作製した周波数可変カーブトレーサーを使用している（図 5.8）。
測定対象トランジスタのドレイン電極に 10 Ωの抵抗を接続し、その抵抗にドレイン電圧と
して直流電源により 1 V の電圧を印加している。ゲート電極にはファンクションジェネレー
ターを接続し、正弦波を印加している。この回路に対しオシロスコープを用いてソース・
ゲート間電圧と抵抗で生じる電位差を測定し、ID−VG特性を得ている。
この装置を用いて測定した MIS 型 HFET の ID−VG特性が図 5.9 である。電圧掃引周波数は
0.01 Hz から 100 kHz まで変化させている。図 5.9 より低周波ではしきい電圧が約−1 V で動
作するトランジスタが高周波ではしきい電圧が−10 V 以下となり、その中間の周波数で反時
計回りの大きなヒステリシスを持つことがわかる。
５.３.２ AC動作での界面電位の挙動
このような特性を§5.2 で説明した MIS ゲート構造の等価回路モデルで説明する。ドレイ
77
-6 -4 -2 0 2 4 6 80
1
2
3
LG = 4 µmWG = 50 µm
0.01 Hz 10 Hz 1 kHz 100 kHz
DR
AIN
CU
RR
EN
T [m
A]
GATE VOLTAGE [V]
VD = 1 V
図 5.9 ID−VG特性の周波数依存
ン電流は界面電位の関数となるので、まず界面電位の評価を行なう。簡略化のため AlGaN
層のダイオードを抵抗で置き換えて考える。AlGaN 層のインピーダンス(ZAlGaN)は
fRCj
RZ
AlGaNAlGaN
AlGaNAlGaN
πωω
21
=+
= (5.45)
と表される。ここで RAlGaNは AlGaN 層の抵抗、CAlGaNは AlGaN 層の容量、f は測定周波数
である。また、ゲート絶縁膜層のインピーダンス(Zinsulator)は
insulatorinsulator
insulatorinsulator RCj
RZ
ω+=
1 (5.46)
と表される。Rinsulator はゲート絶縁膜層の抵抗、Cinsulator はゲート絶縁膜の容量である。この
ことより界面電位（Vinterface）は
GAlGaNinsulator
AlGaNerface V
ZZZ
V+
=int (5.47)
となる。このとき Vinterfaceの振幅と位相差は
GAlGaNinsulator
AlGaNerface V
ZZZ
V+
=int
78
-5 0 5-2
-1
0
1
2CinsulatorRinsulator < CAlGaNRAlGaN
V inte
rface
[V]
VG [V]
CinsulatorRinsulator > CAlGaNRAlGaN
図 5.10 界面電位のヒステリシスループ特性
( ) ( )G
AlGaNinsulatorinsulatorAlGaNinsulatorAlGaN
insulatorAlGaNinsulatorAlGaNinterface V
CCRRRR
RRCRV
22222
22222
+++
+=
ω
ω
(5.48)
( ) ( )⎭⎬⎫
⎩⎨⎧
++
−= −−
insulatorAlGaN
AlGaNinsulatorinsulatorAlGaNinsulatorinsulator RR
CCRRRC
ωωφ 11 tantan (5.49)
となる。ω = 0（DC 状態）のとき、|Vinterface| = RAlGaN / (Rinsulator+RAlGaN) |VG|, φ = 0 となり界面電
位は抵抗分割で決定し、ヒステリシスは無くなる。ω → ∞のとき、|Vinterface| = Cinsulator /
(Cinsulator+CAlGaN) |VG|, φ = 0 となり界面電位は容量比によって決定し、ヒステリシスも無くな
る。その中間の周波数領域においてVinterfaceとVGには位相差が生じ、ヒステリシスが現れる。
VGと Vinterfaceの関係をプロットした図が図 5.10 である。VGを振幅 5 V、100 Hz で変化させ
ている。CAlGaNRAlGaN > CinsulatorRinsulatorのとき、φ < 0 で遅れ位相となり、ヒステリシスループ
は反時計回りとなる。CAlGaNRAlGaN < CinsulatorRinsulatorのとき、φ > 0 で進み位相となり、時計回
りのループを描く。
これらのことを踏まえて、図 5.3 の AlGaN 層をダイオードでおいたモデルを考える。各
素子のパラメータは実測値を用い、ゲート端子に振幅 10 V、周波数 0.01, 10, 1000 Hz の正弦
79
-10 -5 0 5 10-10
-8
-6
-4
-2
0
2
4
Vinterface =
1 kHz
0.01 Hz10 Hz
VON
V inte
rface
[V]
VG [V]
Vinterface = VG
CSiOXVG
CSiOX + CAlGaN
図 5.11 ダイオード特性を考慮した界面電位
とゲート電位の関係
波を印加したときのゲート端子電位と界面電位をプロットしたものが図 5.11 である。0.01
Hz では DC 動作と同様にダイオードが OFF 状態ではゲート端子電位と界面電位は一致する
ので Vinterface = VGとなる直線になり、ダイオードが ON 状態では界面電位はダイオードのオ
ン電圧で固定されるので一定値となる。一方、1 kHz ではキャパシタンス成分が支配的とな
るので界面電位は 2 つのキャパシタンスの比で決まる傾きで変化する。このときの VGの最
大値における Vinterfaceの値は VONと一致する。これはダイオードがオン状態になると界面に
電子が AlGaN 層を介し瞬時に蓄積するが、オフ状態では電子の放出が出来ない。そのため
界面が負に帯電し定常状態となるためである。ヒステリシスはその中間の周波数で描く。
５.３.３ MIS型HFETのSPICEシミュレーション
このゲート構造等価回路モデルを用いて作成した MIS 型 HFET の SPICE(Simulation
Program with Integrated Circuit Emphasis)モデルが図 5.12 である。このモデルでは MIS-HFET
内部を 4 つのセグメントに分割し、各セグメントでは図 5.3 を元にゲート絶縁膜層を抵抗と
コンデンサの並列接続、AlGaN 層をダイオードと MOSFET で置いている。各パラメータは
実測値を元に決定している。代表的な各パラメータの値を表 5.1 にまとめる。
シミュレーションではコンタクト抵抗やソース・ゲート間などのアクセス抵抗を考慮す
80
Gate
DrainSource
図 5.12 MIS-HFET の SPICE モデル
表 5.1 MIS-HFET の SPICE モデルにおける各パラメータ
Capacitor Capacitance of SiOX layer CSiOX 25×10−15 F SiOX
Resistor Resistance of SiOX layer RSiOX 4×1010 Ω
Saturation current IS 1×10−13 A
Emission coefficient n 2 Diode
Leakage resistance RL 1×1014 Ω
Gate length LG 1 µm
Gate width WG 50 µm
Threshold voltage VTH −1.4 V
Mobility µ 900 cm2/Vs
AlGaN
Transistor
AlGaN thickness tAlGaN 20 nm
るため、MIS-HFET モデルのソース、ドレイン端子に直列に抵抗を接続し計算している。そ
の結果が図 5.13 である。掃引周波数が 0.01 Hz ではしきい電圧が−1.4 V であるが、100 kHz
ではしきい電圧が−10V 以下であり、その中間の周波数で反時計回りのヒステリシスループ
を描いている。図 5.9 と比較すると実測値をよく再現できていることがわかる。
これまでヒステリシス現象は AlGaN層中の深い準位や界面/表面準位による遅い応答であ
ると考えられてきた[9]。本解析に用いた MIS 型 HFET のモデルでも界面準位は多量にある
と仮定している。シリコンや GaAs ではバルクの真性電気抵抗率が小さく、ヒステリシス特
性には深い準位の捕獲放出過程が律速していたが、ワイドバンドギャップ半導体では半導
体の真性電気抵抗率が非常に大きくなる場合があり、キャリア輸送に時間を要する。今回
81
-6 -4 -2 0 2 4 6 80
1
2
3
0.01Hz
10 Hz1kHz
DR
AIN
CU
RR
ENT
[mA]
GATE VOLTAGE [V]
VD = 1 V100 kHz
LG = 4 µm, WG = 50 µm
図 5.13 ID−VG特性のシミュレーション結果
の結果ではヒステリシスの時定数は界面準位の捕獲放出時定数ではなく、ゲート絶縁膜と
AlGaN 層の CR 時定数により決定している。このことは言い換えると、ヒステリシスの時定
数がキャリア輸送に律速されていることになる。ワイドバンドギャップ系半導体では界面
準位の特性だけでなく、キャリア輸送特性も重要な評価項目になるであろう。
５.４ まとめ
本章では MIS-HFET のエンハンスメント動作および MIS-HFET の AC 動作をこれまでに
明らかにしたゲート構造等価回路モデルを用いて解析した。その結果、以下のようなこと
が明らかになった。
1. AlGaN/GaN MIS-HFET のエンハンスメント動作は AlGaN 層がダイオードの特性を持つ
ことにより引き起こされる。そのドレイン電流の増加はトランジスタ動作部の縮小、
言い換えれば実効ゲート長の短縮によって引き起こされる。
82
2. MIS-HFET のヒステリシス現象はゲート絶縁膜と AlGaN 層のそれぞれの抵抗成分、キ
ャパシタンス成分によりゲート電位と界面電位に位相差が生じることで引き起こされ
る。
シリコン MOSFET におけるエンハンスメント動作はチャネルキャリア濃度がゲート電圧
により増加することで引き起こされる。そのためゲート電圧を増加することによりチャネ
ル電流は増加し続けることができる。しかし MIS-HFET ではトランジスタ動作部の長さが
ゼロ、すなわち MIS-HFET 全体が抵抗動作部になると電流は増加しなくなる。その点では
MIS-HFET のエンハンスメント動作は擬似的なものである。
MIS-HFET は交流動作ではゲート絶縁膜と AlGaN 層のそれぞれの抵抗成分、キャパシタ
ンス成分によりゲート電位と界面電位に位相差が生じ、ヒステリシスを起こす。しかし、
DC において低ゲートリークでかつエンハンスメント動作という好ましい特性を示す。擬似
的エンハンスモードとはいえ、オフ状態にて長チャネルでドレイン耐圧を向上させ、オン
状態ではチャネル長を縮めて高電流動作をさせることは意義がないわけではない。ヒステ
リシスに関しても絶縁膜厚や抵抗率の選択でその程度を小さくし、また発生する周波数を
利用周波数外に持っていくことも可能であろう。
参考文献
[1] M. A. Kahn, X. Hu, A. Tarakji, G. Simin, J. Yang, R. Gaska and M. S. Shur, “AlGaN/GaN
metal–oxide–semiconductor heterostructure field-effect transistors on SiC substrates,” Appl.
Phys. Lett., Vol. 77, No. 9, pp. 1339-1341, August 2000.
[2] Y. Z. Chiou, S. J. Chang, Y. K. Su, C. K. Wang, T. K. Lin and B.-R. Huang, “Photo-CVD SiO2
Layers on AlGaN and AlGaN–GaN MOSHFET,” IEEE Trans. Electron Devices, Vol. 50, No. 8,
pp. 1748-1752, August 2003.
[3] X. Hu, A. Koudymov, G. Simin, J. Yang, M. Asif Khan, A. Trakji, M. S. Shur, and R. Gaska,
“Si3N4/AlGaN/GaN-metal-insulator-semiconductor heterostructure field-effect transistor,” Appl.
Phys. Lett., Vol. 79, No. 17, pp. 2832-2834, October 2001.
[4] T. Hashizume, S. Ootomo, T. Inagaki and H. Hasegawa, “Surface passivation of GaN and
GaN/AlGaN heterostructures by dielectric films and its application to insulated-gate
83
heterostructure transistors,” J. Vac. Sci. & Technol. B, Vol. 21, No. 4, pp. 1828-1838, July
2003.
[5] R. Mehandru et al., “AlGaN/GaN metal-oxide-semiconductor high electron mobility transistors
using Sc2O3 as the gate oxide and surface passivation,” Appl. Phys. Lett., Vol. 82, No. 15, pp.
2530-2532, April 2003.
[6] 冨澤一隆, 山口憲著「半導体デバイス－動作原理と応用－」丸善株式会社
[7] S. M. Sze, Physics of Semiconductor Devices 2nd Edition, A Wiley-Interscience publication,
1981.
[8] Kevin Matocha, T. Paul Chow, and Ronald J. Gutmann, “High-Voltage Normally Off GaN
MOSFETs on Sapphire Substrates,” IEEE Trans. Electron Devices, Vol. 52, No. 1, pp. 6-10,
January 2005.
[9] Yasuo Ohno, Pascale Francis, Masanobu Nogome, and Yuji Tkahashi, “Surface-States Effects
on GaAs FET Electrical Performance,” IEEE Trans. Electron Devices, Vol. 46, No. 1, pp.
214-219, January 1999.
付録 5.1 [6,7]
半導体界面で誘起された電子の量（Qn）は指数関数的に変化するので Qn > NAを満たすこ
とで界面が反転状態になると考えることが出来る。Qn は
⎟⎠⎞
⎜⎝⎛=
kTq
nQ spn
ψexp0 (1)
（np0：基板奥での電子量）で表される。一方 pp0 は
AB
ip NkT
qnp ≈⎟⎠⎞
⎜⎝⎛=
ψexp0 (2)
（pp0：基板奥でのホール量）で表される。また np0pp0 = ni2より
⎟⎠⎞
⎜⎝⎛−=
⎟⎠⎞
⎜⎝⎛
=kT
qn
kTqn
nn B
iB
i
ip
ψψ
expexp
2
0 (3)
84
よって(1)式は
(⎭⎬⎫
⎩⎨⎧ −=⎟
⎠⎞
⎜⎝⎛
⎟⎠⎞
⎜⎝⎛−= Bsi
sBin kT
qnkT
qkT
qnQ ψψψψ expexpexp ) (4)
よって Qn = NAとなるのは
( ) ⎟⎠⎞
⎜⎝⎛≈=
⎭⎬⎫
⎩⎨⎧ −
kTqnN
kTqn B
iABsiψ
ψψ expexp (5)
( )kT
qkTq B
Bsψ
ψψ =− (6)
Bs ψψ 2= (7)
となる。このψBは(2)式より
⎟⎟⎠
⎞⎜⎜⎝
⎛=
i
AB n
Nq
kT lnψ (8)
と書ける。
85
86
第６章 結論
本章では本研究から得られた結果をまとめるとともに、今後の課題と展望について述べ
る。
６.１ 本論文のまとめ
本研究は GaN 系 MIS 型デバイスの特性評価として、GaN 系デバイスにおける Si や GaAs
の界面/表面準位モデルが適用可能かを検討し、また、MIS 型デバイスの絶縁膜の役割や MIS
型デバイスの動作原理を明らかにすることを目的とした。
以下に第 2 章から第 5 章までの結果をまとめる。
第 2 章では従来の MIS 界面準位モデルが GaN 系デバイスにおいても適用可能かを検討し
た。シミュレーションでは GaAs 系での結果と同様の特性が得られたが、実測値と比較した
場合、絶縁膜の抵抗率を考慮する必要があることがわかった。GaN 系などワイドバンドギ
ャップ系半導体では半絶縁性になると絶縁膜の抵抗率を越える可能性があり、絶縁膜が導
体として振る舞う。そのためワイドバンドギャップ系での界面準位評価では絶縁膜の電気
的特性を考慮する必要があり、これまでの界面準位モデルをそのまま適用することは困難
である。一方、絶縁膜の電気的特性によりトランジスタ特性が影響を受けるので絶縁膜の
電気的特性の理解と制御がより重要である。
第 3 章では絶縁膜の電気的特性とトランジスタ特性の関係を解析するため、まず相互コ
ンダクタンスの周波数分散を測定することで絶縁膜/AlGaN 層界面電位を評価した。その結
果、界面電位は絶縁膜の抵抗成分、キャパシタンス成分と AlGaN 層のキャパシタンス成分
により決定することがわかり、絶縁膜の電気的特性がトランジスタ特性に影響を与えてい
ることが明らかになった。また、絶縁膜堆積前後において AlGaN 層の抵抗値が変化してい
ることが示唆された。
ドレイン電流のゲート電圧ステップ応答を評価することにより界面準位を見積もり、絶
縁膜/AlGaN 層界面には多量の準位が存在することがわかった。しかし、帯電の時定数が絶
87
縁膜のリーク特性に大きく影響を受けていることが明らかになり、GaN 系、またはワイド
バンドギャップ系では絶縁膜の電気的特性が重要であることが明らかとなった。
第 4 章では MIS 型 HFET におけるゲートリーク低減メカニズム解明のために MIM 型
HFET の特性を評価した。その結果、第 3 章において示唆されたように絶縁膜を堆積するこ
とで AlGaN 層が高抵抗化しゲートリーク電流が低減されることが明らかになった。また、
AlGaN 層での I−V 特性を算出したところ絶縁膜を堆積した後もゲート電極側から２DEG チ
ャネル方向を順方向とするダイオードの特性を持つことが明らかになった。
第 5 章では MIS 型 HFET のエンハンスメント動作やヒステリシス現象について第 3 章、
第 4 章で明らかになった回路モデルを用いて説明した。ドレイン電流の増加は AlGaN 層の
ダイオード特性のために MIS 型 HFET 内部のトランジスタ動作部の縮小により引き起こさ
れることがわかった。また MIS 型 HFET の SPICE モデルを作成することで AC 動作につい
ても解析を行ない、ゲート絶縁膜と AlGaN 層のそれぞれの抵抗成分、キャパシタンス成分
によりヒステリシスを起こすことが明らかになった。
GaN 系電子デバイスでは GaAs 系デバイス開発の経験より、結晶表面の表面/界面準位の
挙動について論じられることが多かった。GaAs 系デバイスでは電流コラプスやヒステリシ
スといった遅い応答による現象は表面/界面準位のキャリア捕獲放出時定数が影響していた。
これは GaAs 系半導体では半絶縁性であっても抵抗率が低く、キャリア輸送の時定数が界面
準位のキャリア捕獲放出時定数に比べ小さいために、捕獲放出時定数が律速していたため
である。しかし、GaN などワイドバンドギャップ系デバイスでは半絶縁性になると絶縁膜
に匹敵する抵抗率を持つ。そのような状況ではキャリア輸送の時定数が最も大きくなり、
電流コラプスやヒステリシス現象は界面準位の特性ではなく絶縁膜などの電気特性に影響
を受ける。そのためワイドバンドギャップ半導体での界面準位評価ではキャリア輸送の時
定数を考慮する必要がある。
MIS 型 HFET におけるゲートリーク電流低減は一般には絶縁膜の抵抗成分によるものと
考えられている。しかし、本研究では AlGaN 層の高抵抗化が要因であることを明らかにし
た。このことは MIS 型 HFET の動作の解明には重要な発見である。また、今後の更なるゲ
ートリーク電流低減手法に生かされると思われる。
88
MIS 型 HFET でのエンハンスメント動作は AlGaN 層がダイオード特性を有することによ
る擬似的なものであることを明らかにした。しかし、低ゲートリークでかつエンハンスメ
ント動作は魅力的である。交流動作におけるヒステリシス特性はゲート絶縁膜の電気的特
性を制御することで回避可能であることより MIS 型 HFET の開発では絶縁膜の電気的特性
を把握することが重要になると思われる。
６.２ 今後の課題と展望
20 世紀ではシリコン系半導体の開発によりパーソナルコンピューターなど情報機器が急
速に進化した。このシリコン系半導体を用いた情報機器は人間の体で例えると頭脳にあた
る。一方、手足口となる部分のデバイスはまだ進化が不十分である。手足となるデバイス
としてはモーター制御などパワーエレクトロニクス分野があり、口となるデバイスとして
は通信デバイスがある。21 世紀における技術開発はパワーエレクトロニクス分野、通信分
野が重要になるだろう。
そのような中、GaN 系電子デバイスはミリ波デバイスや携帯電話基地局向けのアンプな
ど通信分野、電気自動車用インバータ素子などパワーエレクトロニクス分野と幅広い分野
で開発が進められている。
GaN 系電子デバイスは 1993 年に最初の FET が発表されて以来、10 年間に急速に開発が
進み、現在ではサンプル出荷の段階にまで至っている。しかし、ゲートリーク電流や電流
コラプス現象など課題も残っている。
ゲートリーク電流については結晶性に大きく影響されているので、結晶成長の改善が重
要ではあるが、MIS 構造にすることで解決が可能である。その場合、本研究で示したよう
に絶縁膜の電気特性を理解し、制御することが重要である。
トランジスタが開発されて以来、半導体中の物理現象については先人たちによってほと
んど解明されてきている。しかし、絶縁膜中の物理現象では電荷の輸送機構等まだまだ不
十分な面がある。絶縁膜の電気的特性評価はシリコン MOSFET の酸化膜に対する評価が中
心であり、MOS 酸化膜の薄層化に伴い、トンネル電流評価などに重きを置かれ、厚膜での
電気伝導は十分に議論されていなかった。実際、現在のデバイスシミュレーションでは絶
縁膜の電気伝導についてトンネル電流は考慮されているが、それ以外の伝導は組み込まれ
89
ていない。GaN などワイドバンドギャップ半導体のシミュレーションを正確に行なうには
絶縁膜の電気伝導を考慮することが必要であり、絶縁膜の電気伝導メカニズムを正確にシ
ミュレーションに組み込む必要がある。今後、デバイスシミュレーションにも組み込み可
能な伝導メカニズム解明がなされることを期待する。
GaN 系デバイスはこれまでの半導体材料に比べ、急速に発展している。その点では GaN
は素性のよい材料と言える。本論文で得られた知見がデバイス開発に生かされ、ゲートリ
ーク電流やヒステリシス現象が解決され、今後ますます発展することを期待する。
90
謝辞
本研究の行なうにあたって、終始懇切なる御指導を頂きました徳島大学工学部電気電子
工学科 大野泰夫 教授に深く感謝いたします。
有益なご助言とご指導を頂きました徳島大学工学部電気電子工学科 酒井士郎 教授、並
びに徳島大学工学部電気電子工学科 小中信典 教授に深く感謝いたします。
試料を作製するにあたりご指導頂きました徳島大学工学部電気電子工学科 富永喜久雄
助教授ならびに徳島大学工学部電気電子工学科 直井美貴 助教授、徳島大学工学部電気電
子工学科 西野克志 助教授、徳島大学工学部電気電子工学科 助手 敖金平 先生、徳島大学
工学部電気電子工学科 助手 佐藤弘明 先生に深く感謝します。
装置運営などご協力頂きました技術職員 稲岡武、桑原明神、山中卓也の各氏に深く感謝
いたします。
最後に共に議論を重ねた京セラ 西薗和博氏、博士研究員 Xin Wei 氏、博士後期課程学生
岡田政也君をはじめ大野研究室ならびに酒井研究室、サテライトベンチャービジネスラボ
ラトリー、ナイトライドセミコンダクター株式会社、ワイ･システムズの皆様に心より感謝
いたします。
91
92
著者の研究発表リスト
主著論文(Full Paper)
[1] Daigo Kikuta, Jin-Ping Ao, and Yasuo Ohno, “Evaluation of Surface State of AlGaN/GaN
HFET Using Open-Gated Structure,” IEICE Trans. Electronics., Vol. E88-C, No. 4 pp. 683-689,
April 2005. [第 2 章]
[2] Daigo Kikuta, Ryohei Takaki, Junya Matsuda, Masaya Okada, Xin Wei, Jin-Ping Ao and
Yasuo Ohno, “Gate Leakage Reduction Mechanism of AlGaN/GaN MIS-HFETs,” Jpn. J. Appl.
Phys., Vol. 44 pp. 2479-2482, April 2005. [第 4 章]
[3] D. Kikuta, J. P. Ao, and Y. Ohno, “Gate Leakage and Electrical Performance of AlGaN/GaN
MIS-type HFET with Evaporated Silicon Oxide Layer,” to be published in Solid-State
Electronics. [第 3 章]
[4] Daigo Kikuta, Jin-Ping Ao, Junya Matsuda and Yasuo Ohno, “A Mechanism of
Enhancement-mode Operation of AlGaN/GaN MIS-HFET,” submitted to IEICE Trans.
Electronics. [第 5 章]
主著国際会議
[1] Daigo Kikuta, Ryohei Takaki, Junya Matsuda, Masaya Okada, Xin Wei, Jin-Ping Ao and
Yasuo Ohno, “Gate Leakage Reduction Mechanism of AlGaN/GaN MIS-HFETs,” the 2004
International Conference on Solid State Devices and Materials, Tokyo, September 2004. [第 4
章]
[2] Daigo Kikuta, Jin-Ping Ao, Junya Matsuda and Yasuo Ohno, “A Mechanism of
Enhancement-mode Operation of AlGaN/GaN MIS-HFET,” 6th Topical Workshop on
Heterostructure Microelectronics, Hyogo, August 2005 [第 5 章]
共著論文(Full Paper, Letter, Short Note)
[1] Masaya Okada, Ryohei Takaki, Daigo Kikuta, Jin-Ping Ao and Yasuo Ohno, “Temperature and
93
Illumination Dependence of AlGaN/GaN HFET Threshold Voltage,” submitted to IEICE Trans.
Electronics.
[2] K. Nishizono, M. Okada, M. Kamei, D. Kikuta, K. Tominaga Y. Ohno and J. P. Ao,
“Metal/Al-doped ZnO Ohmic Contact for AlGaN/GaN High Electron Mobility Transistor,”
Appl. Phys. Lett., Vol. 84, No. 20, pp. 3996-3998, 2004.
[3] Naotaka Kubota, Jin-Ping Ao, Daigo Kikuta and Yasuo Ohno, “Schottky Barrier Height
Determination by Capacitance-Voltage Measurement on n-GaN with Exponential Doping
Profile,” Jpn. J. Appl. Phys., Vol. 43, No. 7A, pp. 4159-4160, 2004.
[4] Jin-Ping Ao, Daigo Kikuta, Naotaka Kubota, Yoshiki Naoi and Yasuo Ohno, “Thermal
Stability Investigation on Copper Gate AlGaN/GaN High Electron Mobility Transistors,” Phys.
Stat. Sol., Vol. 0, No.7, pp 2376-2379, 2003.
[5] Jin-Ping Ao, Daigo Kikuta, Yoshiki Naoi and Yasuo Ohno, “Copper Gate AlGaN/GaN High
Electron Mobility Transistor with Low Gate Leakage Current,” IEEE Electron Device Lett. Vol.
24, No.8, pp 500-502, 2003.
[6] Jin-Ping Ao, Daigo Kikuta, Naotaka Kubota, Yoshiki Naoi and Yasuo Ohno,
“High-Temperature Stability of Copper-Gate AlGaN/GaN High Electron Mobility Transistors,”
IEICE Trans. on Electronics, Vol. E86-C, No.10, pp 2051-2057, 2003.
[7] Jin-Ping Ao, Tao Wang, Daiko Kikuta, Yu-Huai Liu, Shiro Sakai and Yasuo Ohno,
“AlGaN/GaN High Electron Mobility Transistor with Thin Buffer Layers,” Jpn. J. Appl. Phys.,
Vol. 42, Part 1, No. 4A, pp 1588-1589, 2003.
[8] Katsushi Nishino, Daigo Kikuta and Shiro Sakai, “Bulk GaN growth by direct synthesis
method,” Journal of Crystal Growth, Vol.237-239, pp.922-925, 2002.
共著国際会議
[1] Jin-Ping Ao, Ryota Kan, Toshio Hirao, Hideki Okada, Masaya Okada, Daigo Kikuta, Shinobu
Onoda, Hisayoshi Itoh and Yasuo Ohno, “Gamma Radiation Effects on the Ohmic Contact of
AlGaN/GaN HEMTs,” the 2005 International Conference on Solid State Devices and Materials,
Hyogo, September 2005.
[2] Masaya Okada, Ryohei Takaki, Daigo Kikuta, Jin-Ping Ao and Yasuo Ohno, “Temperature and
94
Illumination Dependence of AlGaN/GaN HFET Threshold Voltage,” 6th Topical Workshop on
Heterostructure Microelectronics, Hyogo, August 2005.
[3] K. Nishizono, M. Okada, M. Kamei, D. Kikuta, J. P. Ao, K. Tominaga and Y. Ohno, “Al-doped
ZnO Intermediate Layer for AlGaN/GaN HEMT Ohmic Contact,” The 2003 International
Conference on Solid State Devices and Materials, Tokyo, September 2003.
[4] Jin-Ping Ao, Naotaka Kubota, Daigo Kikuta, Yoshiki Naoi and Yasuo Ohno, “Thermal
Stability Investigation on Copper Gate AlGaN/GaN High Electron Mobility Transistors,” 5th
International Conference on Nitride Semiconductors, Nara, May 2003.
[5] Jin-Ping Ao, Naotaka Kubota, Hong-Xing Wang, Yu-Huai Liu, Yoshiki Naoi, Daigo Kikuta,
Shiro Sakai and Yasuo Ohno, “Investigation of Copper Schottky Contact on n-GaN Grown on
Sapphire Substrate, ” First Asia-Pacific Workshop on Widegap Semiconductors, Hyogo, March
2003.
[6] Jin-Ping Ao, Daigo Kikuta, Yoshiki Naoi and Yasuo Ohno, “High Temperature Stability of
Cu-Gate AlGaN/GaN HEMT,” 2003 Topical Workshop on Heterostructure Microelectronics,
Okinawa, January 2003.
本研究に関連する国内学会、研究会
[1] 菊田大悟、敖金平、大野泰夫 「オープンゲート FET による AlGaN/GaN HEMT 構造の
表面準位測定」 第 63 回応用物理学会学術講演会 2002 年 9 月 [第 2 章]
[2] 菊田大悟、敖金平、大野泰夫 「オープンゲート FET による AlGaN/GaN HEMT 構造の
表面準位測定」 電子情報通信学会 電子デバイス／電子部品・材料研究会 2002 年
10 月 [第 2 章]
[3] 菊田大悟、敖金平、大野泰夫 「界面準位を考慮したオープンゲート FET の３次元デ
バイスシミュレーション」 第 50 回応用物理学関係連合講演会 2003 年 3 月 [第 2 章]
[4] 菊田大悟、敖金平、大野泰夫 「AlGaN/GaN SiOX MOS-HFET の相互コンダクタンス周
波数分散」 第 64 回応用物理学会学術講演会 2003 年 9 月 [第 3 章]
[5] 菊田大悟、敖金平、久保田尚孝、松田潤也、赤松志郎、大野泰夫 「AlGaN/GaN MIS-HFET
ドレイン電流のゲートバイアスステップ応答」 第 51 回応用物理学関係連合講演会
2004 年 3 月 [第 3 章]
95
[6] 菊田大悟、敖金平、松田潤也、大野泰夫 「AlGaN/GaN MIS-HFET のエンハンスメン
ト動作」 第 52 回応用物理学関係連合講演会 2005 年 4 月 [第 5 章]
[7] 松田潤也、菊田大悟、敖金平、大野泰夫 「周波数可変カーブトレーサを用いた
AlGaN/GaN MIS-HFET ヒステリシスの解析」 第 66 回応用物理学会学術講演会 2005
年 9 月 [第 5 章]
[8] 菊田大悟、大野泰夫 「AlGaN/GaN MIS-HFET の E モード動作メカニズム」 応用電
子物性分科会研究例会 “窒化物半導体電子デバイスの最近の進展” 2006 年 1 月 [第 5
章]
96
