FPGA realizacija kontrole trofaznog PWM invertora metodom ...emp.etf.rs/radovi/Diplomski/milivojevic.pdf · Tema ovog diplomskog rada bi}e realizacija kontrole trofaznog PWM (Pulse

ELEKTROTEHNI^KI FAKULTET - UNIVERZITETA U BEOGRADU

DIPLOMSKI RAD

FPGA realizacija kontrole trofaznog PWM invertora

metodom SPACE VECTOR impulsno {irinske modulacije

mentor: prof. dr SLOBODAN N. VUKOSAVI]

kandidat: MILIVOJEVI] D. NIKOLA

Beograd, 22.jul 2003.

SADR@AJ:

1.

UVOD

1

2.

FREKVENCIJSKI PRETVARA^ (PRINCIPI RADA)

4

3.

IMPULSNO [IRINSKA MODULACIJA (PWM)

6

3.1.

Sinusna PWM metoda

6

3.2.

SPACE VETOR impulsno {irinska modulacija

9

4.

DIGITALIZOVANI SPACE VECTOR ALGORITAM

16

5.

HARDVERSKA REALIZACIJA

19

5.1.

Struktura bloka TASTERI

24

5.2.

Struktura bloka SIGNALI

24

5.2.1.

Struktura bloka GOREDOLE511

25

5.3.

Struktura bloka PRORACUN

25

5.3.1.

Struktura bloka UPRAVLJAC11

26

5.3.2.

Struktura bloka MNOZAC10

26

5.3.3.

Struktura bloka 1SA6

27

5.3.4.

Struktura bloka STVARANJEAMPLITUDE

29

5.4.

Struktura bloka ABC

29

6.

REZULTATI SPACE-VECTOR ALGORITMA

31

FPGA realizacija kontrole trofaznog PWM invertora metodom SPACE VECTOR impulsno {irinske modulacije

39

UPUTSTVO ZA UPOTREBU FPGA KOLA

31

7.

DODATAK: - XILINX – FPGA XC4010XL PC84

35

KORI[]ENJE SOFTVERSKOG PAKETA FOUNDATION 3.1

37

[EMA KARTICE XESS XS40 V1.2 40

7.

LITERATURA

41


40

[EMA KARTICE XESS XS40 1.2V


41

LITERATURA:

Prof. Dr. Slobodan Vukosavi} “Stanje i perspektive digitalno upravljanih elektri~nih pogona” - Elektrotehni~ki fakultet u Beogradu -

Prof. Dr. Slobodan Vukosavi} “Mikroprocesorsko upravljanje elektromotornim pogonima” - Elektrotehni~ki fakultet u Beogradu -

Dipl. Ing. Zoran Nikolin “Realizacija digitalnog R/D konvertora

na Xilinx-ovom FPGA ~ipu” - Elektrotehni~ki fakultet u Novom Sadu -

Xilinx: “Foundation Series Software, Quick Start Guide 3.1” - The programmable Logic Company, San Jose, USA -

Prof. Dr. Vladan Vu~kovi} “Elektri~ni pogoni”, Beograd 1997.

- Elektrotehni~ki fakultet u Beogradu -

Dipl. Ing. Neboj{a Zagor~i} “Frekventni pretvara~i” - MIKROELEKTRONIKA novembar/decembar 2000. -

1. UVOD


1

1. UVOD Predmet rasprave ovog rada je teorijsko i prakti~no obja{njenje naprednije metode upravljanja asinhronim motorom, poznatije kao SPACE-VECTOR impulsno {irinska modulacija. U radu je detaljno obja{njena, upore|ivana sa ranijim metodama, a potom i prakti~no primenjena u programabilno kolo. Pojavom novije tehnologije javljaju se mogu}nosti za primenu naprednijih algoritama, poput ovoga, koji zbog svoje sloènosti nisu ranije kori{}eni. Da je pre tridesetak godina dat zadatak za realizacijom pogona promenljive brzine, ne bi postojala dilema oko odabira motora, to bi najverovatnije bio jednosmerni motor sa nezavisnom pobudom. Oko na~ina regulacije brzine odlu~ili bi izme|u Vard-Leonard-ove grupe i regulisanog ispravlja~a. A {ta ako se takav zadatak dobije danas? Vi{e nije tako jednostavan izbor. Sada bi postojala velika neodlu~nost izme|u jednosmernog motora, klasi~nog asinhronog motora (AM), sinhronog motora, brushless-DC motora i step motora. Ali u ve}ini slu~ajeva moè se re}i da se izbor ipak na kraju svodi na poznatu dilemu: asinhroni ili jednosmerni motor. Koje su prednosti, a koje mane obe ponu|ene opcije? Pogon sa motorom jednosmerne struje (MJS) ima svoje prednosti: vrlo lako se realizuje potrebna regulacija brzine pomo}u upravljivog ispravlja~a (raspregnuto upravljanje momentom i fluksom), koji je vrlo jeftin. Tako|e je prednost ta, {to ovakav pogon ima odli~ne dinami~ke karakteristike (brz

1. UVOD


2

odziv na promenu zahtevane brzine i brz odziv na promenu optere}enja). Ali prati ga nekoliko mana: vrlo je komplikovane konstrukcije, skup je (zbog precizne izrade komutatora), teì je 30-70% od ekvivalentnog AM motora i maksimalna brzina mu je ograni~ena mehani~kim razlozima (~etkice i komutator). Asinhroni motor je, s druge strane, znatno sloèniji za upravljanje jer se rotorske struje i fluks ne mogu direktno meriti. Za razliku od motora jednosmerne struje proces komutacije se odvija van motora - u energetskom pretvara~u. Za razliku od motora jednosmerne struje, motor naizmeni~ne struje je konstruktivno jednostavniji, robusniji i ne zahteva odràvanje. Kratkotrajna preopteretljivost AM odre|ena je karakteristikama pretvara~a i moè dosti}i osmostruku vrednost nominalnog momenta. S ekonomske strane gledano kod pogona sa MJS vi{e od 70% cene pogona ~ini cena motora (ne moè se bitno umanjiti jer je odre|ena cenama bakra i gvo`|a). Dok je kod pogona sa AM ovaj odnos suprotan: oko 70% cene pogona ~ini cena konvertora snage i elektronski sklopovi pogonskog kontrolera, a ostatak je cena samog AM. Upravo ovaj poslednji podatak nam govori o velikoj ekspanziji i sve ve}oj primeni asinhronih motora nad motorima jednosmerne struje gde se danas godi{nje oko 10% postoje}ih pogona sa MJS zameni AM. Medjutim sam razvoj pogona sa AM usko je bio povezan sa tehnolo{kim razvojem u oblasti poluprovodni~kih komponenti snage i digitalnih kontrolera, uop{te sa razvojem mikrotehnologije. Hronolo{ki gledano, do ’60-tih godina, AM svoju primenu nalazi uglavnom u pogonima konstantne brzine. Po~etkom ’70-tih, uvo|enjem poluprovodni~kih prekida~a u energetskoj elektronici trofazni invertori promenljive u~estanosti i napona postaju ekonomi~ni i pouzdani. U ’80-im godinama frekvencijski regulisani AM postaju {iroko rasprostranjeni i ubrzan tehnolo{ki razvoj digitalnih kontrolera doprinosi ~injenici da frekvencijski regulisan AM postaje najekonomi~nije re{enje za pogone op{te namene. U okviru frekvencijskih regulatora, mikrokontroleri se koriste za realizaciju trofazne {irinske

1. UVOD


3

modulacije. U periodu ’90-tih razvijeni su digitalno upravljani pogoni visokih performansi. Danas je razvoj digitalne elektronike dospeo na nivo gde mikrokontroleri obavljaju ve}i broj paralelnih funkcija, izvr{avaju sloène algoritme i imaju mogu}nost obavljanja vi{e od milijardu operacija u sekundi. Time se obezbedjuju znatna pobolj{anja karakteristika pogona i omogu}uju novi sloèniji pristupi s ciljem preciznijeg upravljanja pogonima, ali i odgovor na sve kompleksnije zahteve digitalnih sistema. Digitalni sistem se moè realizovati hardverski ili softverski, {to podrazumeva implementaciju odre|enog digitalnog algoritma na nekom mikroprocesoru. Softverske realizacije se odlikuju velikom fleksibilno{}u, u smislu da svaka promena bilo strukture bilo parametara sistema zahteva samo intervencije na softveru, ali zbog tehnolo{kih ograni~enja, u smislu maksimalne brzine rada procesora, ovako realizovani sistemi se retko koriste za digitalnu obradu brzih signala u realnom vremenu. Sistemi za digitalnu obradu brzih signala u realnom vremenu se realizuju hardverskim putem ili primenom specijalizovanih digitalnih signal procesora (DSP). Primena digitalnih signal procesora ima smisla ako je digitalni algoritam koji se realizuje odre|enog nivoa sloènosti dok se manje sloèni algoritmi mogu realizovati hardverskim putem. Naro~ito pogodan na~in za hardversku implementaciju digitalnih algoritama je upotreba programabilnih logi~kih kola visokog stepena integracije - FPGA (Field-Programmable Gate Arrays). Ovako realizovani sistemi objedinjuju fleksibilnost softverske realizacije i veliku brzinu obrade signala koja je karakteristi~na za hardverski realizovane sisteme. Celokupno projektovanje sistema se vr{i softverskim putem. Pored toga svaka kasnija izmena strukture i parametara sistema se tako|e moè izvr{iti softverskom intervencijom. Savremene FPGA komponente se odlikuju velikim kapacitetom tako da se u njima mogu realizovati digitalni sistemi velike sloènosti. Jedna od renomiranih firmi koja proizvodi ovakve komponente je Xilinx Co. Xilinx-ovi programabilni logi~ki sklopovi omogu}avaju visok nivo integracije bez rizika ili tro{kova vezanih za poluprovodni~ke i IC komponente. Zbog mogu}nosti softverske

1. UVOD


4

konfiguracije i programiranja od strane korisnika, modifikacije na samom ~ipu su daleko manje rizi~ne i mogu biti ura|ene veoma lako za nekoliko minuta ili sati, zavisno od sloènosti algoritma koji nose u sebi. To su velike prednosti koje sa sobom nosi FPGA kolo naspram dosada{njih hardverskih realizacija digitalnih sistema. Softverski dizajnirane ideje, predstavljene u tekstualnom (kao program) ili {ematskom formatu, se jednostavno pretvaraju u konfiguracijski fajl za FPGA ~ip, pomo}u Xilinx-ovog razvojnog paketa za personalni ra~unar. Tako implementiran dizajn, koji se nalazi unutar FPGA kola izvr{ava algoritam za koji je prethodno pomo}u Xilinx-ovog sottware-a Foundation 3.1 napravljen i proveren na simulaciji. Xilinx nudi kompletno softversko okruènje za implementaciju logi~kog dizajna u FPGA ~ip. Ovakvo okruènje se bazira na kombinaciji mo}ne tehnologije sa fleksibilnim, lakim za upotrebu grafi~kim pristupom koji pomaè korisniku na putu do re{enja.

Tema ovog diplomskog rada bi}e realizacija kontrole trofaznog PWM (Pulse Width Modulation) invertora koji upravlja asinhronim motorom. Sama kontrola paljenja tranzistora ovog PWM invertora bi}e realizovana SVPWM (Space Vector Pulse Width Modulation) tehnikom - koju danas koriste svi bolji frekventni regulatori, a bi}e ostvarena pomo}u FPGA sklopa kompanije Xilinx.

1. UVOD


5

2. FREKVENTNI PRETVARA^ (OSNOVNA IDEJA)


4

2. FREKVENCIJSKI PRETVARA^ (PRINCIPI RADA) Na samom po~etku rada treba se osvrnuti na osnovne karakteristike asinhronog motora koje je neophodno pomenuti, jer baziraju}i se na njima moèmo objasniti kori{}enje i upotrebu ostalih delova koji su u radu podrobnije obja{njeni. Kao {to je u samom uvodu spomenuto, jedna od velikih prednosti asinhronog motora nad jednosmernim je znatno jednostavnija konstrukcija - slika 2.1 (nema komutator i ~etkice) i ne zahteva odràvanje kao motor jednosmerne struje ali predstavlja veoma kompleksan, multivarijabilan i nelinearan objekat upravljanja.

SLIKA 2.1. DELOVI ASINHRONOG MOTORA

Pogoni sa asinhronim motorom koji u toku kontinualnog rada funkcioni{u pri promenljivoj brzini zahtevaju za svoj rad invertore adekvatne snage, koji generi{u trofazni napon promenljive amplitude i frekvencije tako da vaì:

constf

U≈

gde je U – efektivna vrednost napona, f – frekvencija tog napona, a brzina motora je proporcionalna frekvenciji. Ure|aji koji ovo obezbe|uju se popularno nazivaju “U/f pretvara~i” ili



5

frekvencijski pretvara~i. Struktura frekvencijskog pretvara~a je prikazana na slici 2.2:

SLIKA 2.2. STRUKTURA FREKVENCIJSKOG PRETVARAÂ

• ispravlja~ - povezan je na jednofazno ili trofazno napajanje i stvara pulsacioni DC napon. Postoje dva tipa ispravlja~a: neupravljivi (diodni) i upravljivi (tiristorski).

• medjukolo - napaja motor preko invertora. Moè biti DC me|ukolo promenljivog napona (za strujno napajani invertor) ili konstantnog napona (naponski napajan invertor).

• invertor - generator frekvencije napona napajanja statora motora.

• kontrolno kolo – odre|uje signale koji upravljaju invertorom i me|ukolom, a kontrolna logika zavisi od tipa pretvara~a. Ali ono {to je zajedni~ko za sve frekventne pretvara~e je da se u kontrolnom kolu generi{u signali koji naizmeni~nim “paljenjem” i “ga{enjem” poluprovodni~kih komponenti omogu}uju napajaje motora.

SLIKA 2.3. ASINHRONI MOTOR SA TRANZISTORSKIM NAPONSKIM INVERTOROM I DIODNIM ISPRAVLJAÊM

Invertor sa slike 2.3. je realizovan pomo}u tranzistora. Me|utim invertor je mogu}e realizovati i tiristorima. Snaga i funkcija motora koji napajate preko invertora diktira realizaciju samog invertora. Re{enje sa tranzistorima ima bolju dinamiku uklju~ivanja i isklju~ivanja, pa su mogu}e i znatno ve}e u~estanosti (nekoliko desetina kHz). Va`no je pomenuti da je tranzistorski invertor jeftiniji, pouzdaniji i



6

jednostavniji; zahvaljuju}i pojavi sve sna`nijih tranzistora upotreba tiristora kao poluprovodni~kog prekida~a opravdana je samo za snage koju raspoloìvi tranzistori jo{ nemogu podneti. Cilj invertora je da motor “snabdeju” sinusoidalnim oblikom me|ufaznog napona napajanja odgovaraju}e amplitude i frekvencije, jer je zapravo za asinhroni motor vaàn upravo me|ufazni napon. Uklju~ivanjem i isklju~ivanjem tranzistora u invertoru, zapravo generi{emo izlani fazni napon napajanja motora. Signali koji uklju~uju i isklju~uju tranzistore dobijaju se u kontrolnom kolu koje primenjuje princip impulsno {irinske modulacije (PWM). U savremenim regulatorima elektromotornih pogona koriste se razli~ite tehnike impulsno {irinske modulacije (PWM - Pulse Width Modulation) za kontrolu napona ili struje. Primena odre|ene PWM metode zavisi od performansi koje se postavljaju pred regulator: minimalni gubici snage, maksimalno iskori{}enje ulaznog napona, izlazni oblici napona i struje sa niskim sadràjem harmonika, dobre dinami~ke karakteristike i jednostavnost za primenu. Odgovaraju}om vrstom modulacije kontroli{e se rad prekida~kih tranzistora u izlaznom stepenu regulatora. Na taj na~in se preko trofaznog invertora, kao naj~e{}e kori{}enog izlaznog stepena, motor napaja promenljivim naponom promenljive u~estanosti (Variable Voltage Variable Frequency) prema odgovaraju}oj naponskoj referenci.

3. IMPULSNO [IRINSKA MODULACIJA (PWM)


6

3. IMPULSNO [IRINSKA MODULACIJA (PWM) 3.1. Sinusna PWM metoda

Princip impulsno {irinske modulacije zasniva se na kontinualnoj promeni vremena vo|enja tranzistora u invertoru ~ime se ostvaruje kontinualna promena izlaznog signala. Promena ovog vremena predstavlja modulaciju {irine impulsa (PWM) i vr{i se po sinusnom zakonu. Srednja vrednost izlaznog napona u toku jedne periode srazmerna je vremenu vo|enja tranzistora, dok harmonijska analiza talasnog oblika pokazuje osnovnu komponentu proporcionalnu amplitudi referentnog signala i dominantan harmonik na u~estanosti komutacije. Princip rada PWM invertora moèmo objasniti ako prikaèmo jednu fazu invertora sa slike 2.3. i upro{}eno je prikaèmo slikom 3.1. Jasno se vidi da izlazni napon Ui, moè uzeti vrednosti E ili 0, u zavisnosti da li je uklju~en prekida~ S1 ili S2. Ako uzmemo da je zbir vremena ton+toff=T=const. onda moèmo menjaju}i odnos ton/T da menjamo i vrednost izlaznog napona Ui. Odnos ton/T se zove indeks modulacije m, pa se uo~ava jednakost:

EmETt

U onsrednjei ⋅=⋅=)( u toku jedne periode T (3.1)

)(srednjeiU se moè menjati kontinualno u onoj meri u kojoj se moè menjati kontinualno i ton, pa i po sinusoidalnom zakonu, {to je nama od velike koristi.

SLIKA 3.1. OSNOVNI PRINCIPI IMPULSNO [IRINSKE MODULACIJE (PWM)



7

Postavlja se pitanje koliko verodostojno moèmo na ovakav na~in generisati potreban sinusoidalan naponski oblik? Sve zavisi od frekvencije èljene sinusoide ~iji oblik èlimo da postignemo, a koju }emo nazvati izlazna frekvencija fout. Ali jo{ vi{e zavisi od na{e mogu}nosti da brzo uklju~ujemo i isklju~ujemo prekida~e S1 i S2. Brzina rada ovih prekida~a direktno uti~e na izlazni sinusoidalni oblik, tako da kada je brzina ve}a sinusoida je verodostojnija, a kada je manja - oblik sinusoide je lo{iji. Upravo u~estanost uklju~enja/isklju~enja prekida~a zovemo prekida~kom frekvencijom fS=1/T ~iji se odnos vidi na slici 3.2.

SLIKA 3.2. ODNOS PREKIDA^KE I IZLAZNE FREKVENCIJE Po{to smo videli kako se primenjuje PWM tehnika na jednu fazu, sada moèmo to primeniti na sve tri faze, uz pomeranje od 120º (slika 3.3.)



8

SLIKA 3.3. PWM MODULACIJA PO FAZNIM I MEDJUFAZNIM NAPONIMA

Impulsno {irinska modulacija ima dve vrste signala: moduli{u}i signal m(t), sa frekvencijom fout i nosliac n(t) sa frekvencijom fS. Upravo u zavisnosti od vrste nosioca postoje razli~iti tipovi PWM tehnike. Princip rada je prili~no jednostavan: poredimo nosilac n(t) sa moduli{u}im signalom m(t) gde vaì: onttntm ⇒> )()(

offttntm ⇒< )()( (3.2).

Kod U/f regulatora asinhronih motora konstantan odnos napona i u~estanosti odràva se kontrolom vremena uklju~enja i isklju~enja prekida~kih tranzistora u trofaznom invertoru nekom od PWM metoda. Realizacija ovih metoda, koje su se u po~etku primenjivale u analognoj tehnici, po~ivala je na generisanju i pore|enju signala trougaonog nosioca i moduli{u}eg signala sinusoidalnog oblika, ~ije ta~ke preseka su odre|ivale trenutke komutacije.

Bilo da se koriste programabilni broja~i op{te namene ili broja~i mikrokontrolera posebno posve}eni realizaciji PWM, mikroprocesor u svakoj periodi ra~una umno{ke sinusne funkcije i amplitude vektora napona i dobijene vrednosti upisuje u tri broja~a: za svaku granu invertora po jedan broja~. Na ovaj na~in se obezbe|uje èljena {irina impulsa faznog napona, koja odre|uje srednju vrednost izlaznog napona u toku jedne periode prekidanja.



9

Na slici (3.4.a) su prikazane sinusne PWM tehnike sa testerastim i trouglastim (simetri~na PWM) nosiocima. Me|utim obe ove tehnike imaju nedostatke. U prvom slu~aju broj komutacija je veliki – {est komutacija u periodi (po dve u svakoj fazi). Ako primetimo trenutak kada dolazi do isklju~enja svih tranzistora (na slici izme|u trenutaka −0 i +0 ) vide}emo da nosilac ima beskona~no veliku strminu (sa vrednosti 0 je sko~io na maksimalnu vrednost) ali je linijski napon izme|u trenutaka −0 i +0 ostao nepromenjen, {to zna~i da od pomenutih {est komutacija tri su, ustvari, beskorisne.

Ovo nije slu~aj kod simetri~ne modulacije, gde svaka promena faznog napona rezultuje promenom i odgovaraju}eg linijskog (3.4.b). Kod ove modulacije koristi se broja~ sa mogu}no{}u brojanja u oba smera. Trenutna vrednost broja~a poredi se sa referentnim vrednostima za dati trenutak upisanim u odgovaraju}oj tabeli. U momentima kada se ove vrednosti izjedna~e, generi{u se upravlja~ki signali za prekida~ke tranzistore invertora. Vrednosti upisane u tabeli su formirane tako da odgovaraju talasnom obliku sinusnog moduli{u}eg signala. Broj komutacija ostaje isti za obe modulacije i potrebno ga je smanjiti kako bi se smanjili i prekida~ki gubici.

SLIKA 3.4. PWM MODULACIJA SA TESTERASTIM I TROUGAONIM NOSIOCEM

3. IMPULSNO [IRINSKA MODULACIJA


9

3.2. SPACE VECTOR impulsno {irinska modulacija Po{to su digitalni AC pogoni postali standard, tradicionalni metod sa testerastim i trougaonim nosiocem je prevazi|en pomo}u SPACE VECTOR impulsno {irinske modulacije (SVPWM) koja je daleko pogodnija za digitalnu implementaciju. U trofaznim naponima i strujama su samo dve fazne veli~ine nezavisne (dva napona i dve struje), dok je tre}a zavisna od prve dve. Zato nije racionalno upravljati sa tri invertorske grane nezavisno (izazvati komutaciju na njima). Uvo|enjem algoritma koji uklju~uje i spregu tre}e faze sa prve dve, mogu se posti}i bolji rezultati, {to zna~i da je potrebno na jedinstven na~in modelovati prekida~ki most. Ovo ukazuje na mogu}nost modelovanja dvofazne ma{ine sa nezavisno promenljivim stanja (slika 3.2.1):

SLIKA 3.2.1. PRINCIP KLARKOVE TRANSFORMACIJE

pa su: cba iiii ⋅−⋅−=21

21

α

( )cb iii −=23

β

odakle za struje vaì:

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡⋅

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡ −−=⎥

⎦

⎤⎢⎣

⎡

c

b

a

iii

ii

23

230

21

211

β

α ,

ali i za napone

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡⋅

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡ −−=⎥

⎦

⎤⎢⎣

⎡

c

b

a

uuu

uu

23

230

21

211

β

α .



10

Ove matemati~ke jedna~ine predstavljaju Klarkove transformacije gde se iz trofaznog abc sistema veli~ine

prikazuju u dvofaznom αβ ortogonalnom sistemu vezanom za stator. Uklju~ivanjem i isklju~ivanjem svakog prekida~a tri invertorske grane (slika 3.2.2), tri nezavisna napona mogu biti generisana. Kako se trofazni invertori konstrui{u sa 6 prekida~a, zna~i da postoji 8 mogu}ih invertorskih konfiguracija: 6 aktivnih stanja i 2 nulta stanja. Vezano za svaku konfiguraciju, 6 prekida~a imaju jasno definisana stanja on i off. Shodno tome za svaku granu invertora (A, B, C) vaì da bit 1 ozna~ava da je zatvoren gornji prekida~, a 0 da je zatvoren donji. Tako trenutno stanje invertora moè biti ozna~eno sa tri bita. Osam invertorskih stanja mogu biti zapisani na slede}i na~in:

⎪⎪⎭

⎪⎪⎬

⎫

⎪⎪⎩

⎪⎪⎨

⎧

=

=⋅=

−

→

7,00

6...2,1,32 3

)1(

k

keEV

kj

k

π

Stoga je mogu}e vektor naponske reference sintetisovati samo kombinacijom ovih 8 stanja. Ako je izlazna frekvencija mnogo nià nego prekida~ka frekvencija, u prekida~kom periodu Ts=1/fs vektor naponske reference se moè smatrati konstantnim. Kao posledica toga, vektor naponske reference se u smislu srednjeg vremena moè predstaviti preko dva nenulta naponska stanja, svaki za odre|enu koli~inu vremena:

11*

+

→

+

→→

⋅+⋅=⋅ kkkk TVTVTV

SLIKA 3.2.2. PREKIDA^KA STANJA SVPWM U αβ KOORDINATNOM SISTEMU



11

Ima 8 kombinacija kojima odgovara po jedan vektor u αβ koordinatnom sistemu. Slede}a tabela prikazuje vrednosti za izlazni napon faze A u oba sistema u svih 8 stanja tokom jednog ciklusa izlazne frekvencije:

vektori iaU ibU icU αU βU

ABCV =→

0 E E E 0 0

CABV =→

1 E 0 0 E 0

CBAV =→

2 E E 0 E/2 3 E/2

CBAV =→

3 0 E 0 -E/2 3 E/2

BCAV =→

4 0 E E -E 0

CBAV =→

5 0 0 E -E/2 - 3 E/2

CBAV =→

6 E 0 E E/2 - 3 E/2

CBAV =→

7 0 0 0 0 0 Da bi se dobila minimalna prekida~ka frekvencija za svaku invertorsku granu, nephodno je urediti prekida~ke sekvence na takav na~in da tranzicija sa jednog stanja na drugo bude prekidanjem samo jedne invertorske grane ({to se iz tabele zaklju~uje). Do sada su pokazane osnove SVPWM tehnike gde se veli~ine

iz trofaznog (abc) koordinatnog sistema prevedu u dvofazni (αβ) sistem, a onda se u takvom koordinatnom sistemu predstave sva mogu}a prekida~ka stanja invertora. Kona~ni cilj je da se na izlazu iz invertora dobije takav fazni napon ~iji }e ekvivalentni linijski napon biti sinusoidalan sa zahtevanom frekvencijom i amplitudom. Vektor (sa slike 3.2.2) mora da pro|e ceo krug (kroz sva prekida~ka stanja) da bi na izlazu iz invertora linijski napon napravio jednu sinusoidu sa periodom Tout=1/fout. Zna~i izlazna frekvencija faznog napona na izlazu iz invertora zavisi direktno od brzine kojom se kre}e referentni

vektor u αβ koordinatnom sistemu. [to se ti~e amplitude izlaznog faznog napona (duìna referentnog vektora), ona zavisi od zastupljenosti nenultih vektora V1, V2, V3, V4, V5, V6 u prekida~kim ciklusima invertora, i to tako da {to su oni zastupljeniji na ra~un nultih vektora V0 i V7 amplituda je ve}a i obrnuto, ukoliko su nulti vektori zastupljeniji amplitude je manja. Kada se naponski referentni vektor nalazi u stanjima V0 i V7 linijski napon motora je jednak 0, dok za svih ostalih 6 invertorskih stanja linijski napon na motoru postoji.



12

SLIKA 3.2.3. IZLAZNI SIGNALI A, B, C U PRVOM SEGMENTU αβ KOORDINATNOG

SISTEMA ZA VREDNOSTI NULTOG VEKTORA V0 I V7 Sa slike 3.2.3 se vidi da ako u prvom segmentu koristimo samo nulti vektor V0, faza A }e u I, II i VI segmentu biti uvek pod naponom, odnosno transistor T1 }e provoditi struju i grejati se bez pauze i time stvarati gubitke. S druge strane, kori{}enjem nultog vektora V7, isto vaì i za donji transistor T4 u istoj grani invertora (slika 2.3.). Re{enje ovom problemu je napraviti takav algoritam koji }e naizmeni~no koristiti oba nulta vektora (slika 3.2.4). Naime, posmatraju}i samo I segment, referentni vektor }e se

naizmeni~no nalaziti u stanjim vektora: V1-V2-V0-V2-V1-V7 u toku dve periode prekida~kog ciklusa 2Ts. Ovim smo optimizirali prekida~ku putanju u svakom od 6 segmenata koriste}i oba nulta vektora i to tako da imamo najmanje mogu}e prekida~kih stanja po periodi Ts, a da je razlika izme|u dva susedna prekida~ka stanja u samo jednom bitu {to dodatno ubrzava digitalnu realizaciju algoritma.



13

SLIKA 3.2.4. SIGNALI NA FAZAMA A, B, C U PRVOM SEGMENTU αβ KOORDINATNOG SISTEMA KOJI UKLJUÛJE OBA NULTA VEKTORA

Me|utim, ukoliko u poslednjem re{enju pove}amo period prekida~kih stanja, i broj prekida~kih stanja postavimo simetri~no u odnosu na vrednost vremena prekidanja, ni{ta se su{tinski ne}e promeniti, ali }e novonastali algoritam biti daleko lak{i za digitalnu realizaciju. Simetriranje }e biti ura|eno tako {to }emo umesto COMPARE UNIT-a koji je do sada brojao samo navi{e i trenutnu vrednost broja~a upore|ivao sa vredno{}u t1 i t1+t2 (slika 3.2.4.), sada imati malo sloèniji COMPARE UNIT koji ima broja~ i navi{e i naniè, ali da bi ostali na istoj rezoluciji novi broja~ mora



14

da ima limit brojanja dva puta manji nego do sada. Novonastali dijagram simetri~nog prekidanja je prikazan na slici 3.2.5. Kada referentni vektor napona rotira, on ne sme da menja svoju amplitudu, pa je stoga maksimalan napon jednak polupre~niku upisanog kruga u {estougao:

EV23

max

* =→

(3.4)

Ako napon koji nam je potreban ima manju amplitudu (A) od maksimalne (slika 3.2.6), onda je ve}a zastupljenost nultih vektora V0 i V7. Na slici 3.2.6. se mogu uo~iti neke zakonitosti po kojima se moè odrediti zavisnost vremena zastupljenosti nenultih vektora V1 i V2, t0 i t2, kao i vreme zastupljenosti nultih vektora V0 i V7, t0.



15

SLIKA 3.2.5. SIMETRI^NI ALGORITAM PRIKAZAN ZA SVIH 6 TRANZISTORA

Kao {to se sa slike 3.2.6 vidi, u toku vremena

prekida~kog perioda Ts u αβ sistemu imamo:



16

SLIKA 3.2.6. VEKTOR REFERENTNOG NAPONA - AMPLITUDE A, FAZE eθ (I SEGMENT)

2211*

3sin

3cos

01

sincos

tVtVTV se

e ⋅⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡

⋅+⋅⎥⎦

⎤⎢⎣

⎡⋅=⋅⎥

⎦

⎤⎢⎣

⎡⋅

→→→

π

π

θθ

(3.5)

odakle se za vrednost amplitude referentnog napona uzima: AV =→

*

maksimalna vrednost nenultih vektora koja ne}e izazvati izobli~enje:

EVV ⋅==→→

23

21 (3.6)

pa sada imamo kona~no izraz za vremena:

⎪⎪⎪⎪

⎭

⎪⎪⎪⎪

⎬

⎫

⎪⎪⎪⎪

⎩

⎪⎪⎪⎪

⎨

⎧

−−=

⋅⋅⋅

=

⎟⎠⎞

⎜⎝⎛ −⋅⋅

⋅=

210

2

1

sin

23

3sin

23

ttTt

TE

At

TE

At

s

es

es

θ

θπ

(3.7) Ovako odre|ena formula za vremena stanja invertorskog mosta moè se primeniti na svih 6 segmenata {estougaonika, samo je potrebno, zavisno od segmenta u kome se nalazi referentni

vektor (ugla θe) odabrati odgovaraju}e nenulte vektore.



17

Sada }emo samo pokazati na primeru maksimalnog izlaznog napona za{to je SPACE VECTOR PWM bolja od prethodnih PWM metoda.

Kod klasi~ne PWM metode izlazni fazni napon je bio oblika:

)cos(22

)( tEAEtU sPWM ω⋅⋅+= (3.8)

odakle se dobija da je maksimalna efektivna vrednost faznog napona:

2

12⋅=

EU RMSPWM (3.9)

a linijskog (koji je za motor jedini bitan):

23

2⋅=

EU RMSPWM

lin (3.10)

Sada }emo izra~unati maksimalni izlazni napon kod SVPWM: Za trofazne napone u αβ sistemu, gde je maxU maksimalni fazni napon, vaì:

maxmax

max 23

21

22 U

UUu ⋅=⋅⋅+=α (3.11)

022

322

30 maxmax =⋅−⋅+=UU

uβ (3.12)

pa je sada: maxmax 2

3Uu =→

αβ {to dalje zna~i da je:

EEuU33

23

32

32

maxmax =⋅==

→

αβ

a srednja vrednost efektivnog faznog napona:

EU

U SVPWM ⋅⋅

==32

32

maxmax

a efektivna vrednost linijskog napona je:

23 maxmax EUU SVPWMSVPWM

lin =⋅=

Pore|uju}i jedna~ine dobijamo da je:

maxmax

32

PWMlin

SVPWMlin UU ⋅= (3.13)

[to zna~i da koriste}i isti hardver pomo}u SPACE VECTOR modulacije moèmo dobiti ve}i napon za 16% nego u slu~aju klasi~ne modulacije, a uz istu struju je i snaga 16% ve}a.



18

4. DIGITALIZOVANI SPACE-VECTOR ALGORITAM


16

4. DIGITALIZOVANI SPACE VECTOR ALGORITAM Zadatak ovog diplomskog rada je da prikaè na~in rada FPGA kola i to na primeru SVPWM algoritma za generisanje signala koji upravljaju invertorom priklju~enim na asinhroni motor. Implementirani SVPWM algoritam (obja{njen u prethodnom poglavlju) }e biti sintetizovan tako da ima ulazne signale (kojima se zadaje èljena amplituda i frekvencija izlaznog napona napajanja) i izlazne signale (kojima se upravlja invertorom s ciljem dobijanja èljenog napona napajanja). Iz formule (3.7) se vidi da vremena uklju~enja/isklju~enja (t1 i t2) odre|enih tranzistora invertorskog mosta direktno uti~u na srednju vrednost napona napajanja, dok se na izlaznu frekvenciju uti~e trajanjem prekida~kog ciklusa (Ts). Princip U/f kontrole (~iji algoritam èlimo da implemetiramo u FPGA kolo) je da postoji zavisnost izme|u izlazne frekvencije i amplitude izlaznog napona napajanja, i to takva da vaì: U/f=const. To zna~ajno olak{ava problem, jer sada moèmo promenom jedne od promenljivih (amplitude ili frekvencije) da menjamo i onu drugu. Ulazne signale moèmo zadavati tasterima T1 i T2 koji upravljaju trenutnom vredno{}u izlazne frekvencije i to: T1 pove}ava frekvenciju, dok taster T2 smanjuje. To zna~i da se tasterima samo zadaje izlazna frekvencija napona koji napaja



17

motor, a amlituda je u direktnoj vezi sa izlaznom frekvencijom kao {to je prikazano slikom 4.1:

SLIKA 4.1 KARAKTERISTIKA U/f KONTROLE ASINHRONOG MOTORA

Ustanovljeno je da prilikom ovakve linearne promene napona u odnosu na frekvenciju asinhroni motor ima optimalnu magnetizaciju i najbolje karakteristike. Pri niskoj frekvenciji izlaznog napona fout<10Hz (pri

malim brzinama), pad napona na statorskom namotaju ΔU (slika 4.2) nije zanemarljiv, te ma{ina nije dovoljno namagnetisana pa nije mogu} linearan reìm rada (U/f=const), ve} je usvojeno napajanje motora konstantnim naponom V0. Dok je pri frekvenciji ve}oj od nominalne (fout>50Hz), napon konstantan.

SLIKA 4.2 UPRO[]ENO EL. KOLO ASINHRONOG MOTORA

Sada }e biti obja{njen algoritam po kome se na osnovu ulaznih signala za pove}anje/smanjenje izlazne frekvencije, dobijaju izlazni signali koji upravljaju invertorom. Na slici 4.3. je predstavljen algoritam koji je sme{ten u FPGA kolo (izuzev tastera T1 i T2) i ~iji izlazni signali A, B i



18

C upravljaju invertorom po SVPWM metodi.

SLIKA 4.3 [EMA RADA DIGITALNOG SVPWM ALGORITMA Registar fout sadrì trenutnu vrednost izlazne frekvenciju koju je mogu}e podesiti tasterima T1 (pove}ava) i T2 (smanjuje vrednost). Vrednost izlazne frekvencije uti~e na amplitudu izlaznog napona A, usled funkcije zavisnosti A=f(fout), a s

druge strane odre|uje elementarni ugaoni pomeraj Δθ u zavisnosti od odnosa fosc/fout (gde je fosc frekvencija takta

oscilatora). Ugaoni pomeraj Δθ predstavlja korak obrtanja referentnog vektora unutar {estouganika u vremenu jedne prekida~ke periode Ts (slika 4.4).

Veli~ina ugaonog pomeraja direktno zavisi od veli~ine izlazne frekvencije, jer ako èlite da vam je izlazna frekvencija ve}a, ugaoni pomeraj mora biti ve}i, {to zna~i da }e se referentni vektor obrtati u prekida~kom {etougaoniku u ve}im skokovima (brè) i obrnuto.

SLIKA 4.4 PROMENA UGLA θΔ PRI OBRTANJU REFERENTNOG VEKTORA →

*V U I SEGMENTU

Na osnovu vrednosti ugaonog pomeraja, akumulator na

izlazu daje vrednost za trenutnu poziciju (ugao) θ referentnog napona. Kada ova vrednost ugla »pro|e« kroz sin i cos blok, zajedno sa vredno{}u za amplitudu (koja je ranije dobijena) ulazi u blok gde se odre|uju vremena t1, t2, t0. Isto tako kada

vrednost ugla θ dostigne vrednost od 60º, {alje se signal broja~u seg koji momentalno menja poziciju sektora u kome se



19

referentni vektor trenutno nalazi (uvek je na izlazu iz broja~a seg aktivan jedan od signala: S1,S2,S3,S4,S5,S6). Kona~no dobijena vremena t1, t2, t0 i sektor S u kome se referentni vektor nalazi ulaze u blok odakle se dobijaju signali A, B i C koji upravljaju invertorom.

sektor vektori koji se koriste u sektoru

I ,, 70 VV 1V i 2V

II ,, 70 VV 2V i 3V

III ,, 70 VV 3V i 4V

IV ,, 70 VV 4V i 5V

V ,, 70 VV 5V i 6V

VI ,, 70 VV 6V i 1V

5. HARDVERSKA REALIZACIJA


19

5. HARDVERSKA REALIZACIJA XILINX je pored programabilnih logi~kih ~ipova FPGA i CPLD tipa proizveo i seriju softverskih alata za njihovo programiranje (Foundation Series). Projektovanje SVPWM algoritma je izvedeno u paketu Foundation Series 3.1. Ovaj alat omogu}ava projektovanje svih vrsta logi~kih kola, proveru ispravnosti realizovanih logi~kih funkcija, implementaciju projekta, njegovu simulaciju u vremenu, programiranje FPGA ili CPLD ~ipa, proveru ispravnosti rada ovako hardverski realizovanog sistema i pomo} pri otklanjanju gre{aka. Mogu}nosti projektovanja logi~kih kola u formi elektri~ne {eme, gotovih optimizovanih standardnih logi~kih modula, VHDL ili HDL koda ili dijagrama stanja su mogu}i pomo}u ovog alata. Elektri~ne {eme se organizuju hijerarhijski sa proizvoljnim brojem nivoa na jednostavan na~in. Elektri~na {ema nekog hijerarhijskog nivoa u op{tem slu~aju sadrì osnovna logi~ka kola, i makroe kojima su predstavljeni sloèniji logi~ki blokovi. Ovi makroi se mogu opisati kao elektri~ne {eme nièg hijerarhijskog nivoa, kao standardni optimizovani logi~ki blokovi realizovani pomo}u LOGIBlox sofverskog modula u okviru Foundation Series 3.1 paketa, kao VHDL ili HDL kod ili kao dijagram stanja. Foundation Series 3.1 nudi i niz gotovih re{enja standardnih logi~kih blokova (sabira~i, registri, koderi, dekoderi, multiplekseri...) koji se nakon jednostavnih pode{avanja veoma lako ugra|uju u projekat. Detaljan opis mogu}nosti Foundation Series 3.1 i uputstvo za upotrebu ovog paketa se nalazi u help sistemu samog paketa. Digitalni algoritam koji radi na principima SPACE VECTOR modulacije realizovan je pomo}u Xilinx-ovog 4010XL PC84 FPGA kola sa XS40 V1.2 plo~e istog proizvo|a~a.



20

SLIKA 5.1. BLOK [EMA HARDVERSKOG RE[ENJA

Po{to se na samoj plo~i razvojnog sistema XS40 nalazi oscillator frekvencije 12MHz, to }emo predstoje}a prora~unavanja bazirati na ovom taktu. Sada }emo objasniti (od najsloènijih ka najprostijim makroima) sve blokove koji ~ine implementirani SVPWM digitalni algoritam. Na samom po~etku treba sprovesti prora~un za prekida~ku frekvenciju fs kojom }e se uklju~ivati tranzistori invertora. Me|utim da bi odredili prekida~ku frekvenciju moramo znati sa kolikom ta~no{}u radimo. Uzmemo 9-bitne brojeve, i znaju}i da nam COMPARE UNIT broji od 0 pa navi{e do 511 i potom naniè do 0 itd (slika 3.2.5), ukupan broj taktova je zna~i 1021. Iako je frekvencija osnovnog takta 12 MHz, zbog naj~e{}eg ograni~enja tranzistora invertora na maksimalnu frekvenciju prekida~ke frekvencije od 10KHz, moramo osnovni takt podeliti sa 2 (kolo DELILAC formirano u LOGIblox modulu) ~ime dobijamo da je u stvari radni takt kola 6MHz. Sada moèmo da sprovedemo prora~un za prekida~ku frekvenciju:

kHzMHzf s 877.510216

≈=

To samo zna~i da }e prekida~ko stanje tranzistora trajati

skHz

Ts μ170877.5

1≈= .

Jedan od problema rada u REAL TIME-u je da vrednosti koje trenutno izra~unavamo primenjujemo tek nakon kona~ne ra~unice (nekad ~ak i u slede}oj periodi). Iako se dobijeni izra~unati



21

rezultati primenjuju s odre|enim ka{njenjem, ovde se radi o kontroli asinhronog motora, a ne o regulaciji, te se ne}e odraziti na njegov rad.

SLIKA 5.2. BLOK [EMA DIGITALNOG ALGORITMA SVPWM

Pre detaljnijeg obja{njena strukture blokova potrebno je mo`da objasniti funkcionisanje bloka koji vr{i mnoènje dva broja, koji se ina~e naj~e{}e sre}e u algoritmu, a pomo}u koga

je realizovana funkcija sinθ. Naime funkcija sinθ se moè prikazati preko Taylor-ovog reda:

)!34()!14(

...!5!3

sin341453

+−

++−+−≈

++

nn

nn θθθθθθ , za 0<θ <1 (5.1)

me|utim dovoljno dobra aproksimacija se dobija ako uzmemo samo prva dva ~lana, pa je:

6sin

3θθθ −≈ . (5.2)

Zna~i da bi realizovali sinusnu funkciju, postoje}u

digitalnu vrednost ugla θ, moramo pomnoìti tri puta samu sobom, a onda podeliti sa 6.



22

Tada se javlja problem kako predstaviti digitalni broj

koji odgovara opsegu 0<θ<1 ? Odre|eni binarni broj u dekadnom brojnom sistemu moè se protuma~iti dvojako: kao ceo broj ili kao razlomak. U prvom slu~aju se dekadni broj dobija tako {to svaka od n pozicija n-bitnog binarnog broja ima odre|enu vrednost: 02 , 12 …

n2 koje se sabiraju prethodno pomnoèni sa 0 ili 1, u zavisnosti koja od ove dve cifre se nalaze na odgovaraju}oj poziciji. Uzmimo binarni broj 21011001000 . Shodno gornjem obja{njenju izra~una}emo celobrojni dekadni broj:

109876543210 71221202121202021202020 =⋅+⋅+⋅+⋅+⋅+⋅+⋅+⋅+⋅+⋅ .

S druge strane svaki binarni broj moè se posmatrati i kao razlomak odgovaraju}eg celobrojnog dekadnog broja i broja n2 (gde je n broj bitova binarnog broja). To samo zna~i da binarni broj 21011001000 moè biti

prihva}en i kao 10712 / 102 =0.6953. Tuma~enja binarnih brojeva igraju veliku ulogu pri mnoènju dva binarna broja. Blok MNOZAC10 ima upravo ovu ulogu u na{em programu. Kao rezultat mnoènja dva 10-bitna broja dobija se umesto 20-bitnog, 10-bitni rezultat. To je zato {to se kona~noj vrednosti (20-bitni broj) odstrani poslednjih 10 cifara (podeli se sa 102 ). Recimo ako binarni broj 21011001000 ( 10712 ) dovedemo na ulaz ovog bloka,

umesto 20-bitnog rezultata 20010000001111011110 ( 10506944 ) dobija se

10-bitni broj 2111101111 ( 10495 = ⋅10712 10712 / 102 ). Pomenuti blok MNOZAC10 bi}e detaljnije obja{njen kasnije sa obja{njenjem funkcionisanja ostalih blokova. Kada se tasterima preko bloka TASTERI unese vrednost izlazne frekvencije koju èlimo da dobijemo na izlazu invertora, pristupa se izra~unavanjima koja za cilj imaju dobijanje vrednosti vremena t1 i t2, koja }e formirati odgovaraju}e signale A, B i C – ulazni signali za invertor. Sa slike 5.2 se moè videti kompletna ideja SVPWM {eme dok se sa slike 5.3 moè ispratiti tok signala u jednoj periodi prekida~kog ciklusa Ts, a u odnosu na vremensku bazu, gde brojevi s leve strane predstavljaju ternutnu vrednost takta. Signalom POCETAK unosi se vrednost èljene izlazne

frekvencije fout i formira se vrednost ugla pomeraja Δθ a u

istom trenutku i vrednost trenutne pozicije - ugla θ.



23

Potom se, po~ev od 1. do 28. takta izra~unava vrednost 2θ , koja traje dok je signal CLK_ENTETA aktivan.

îm se izra~una vrednost 2θ , signal CLK_ENTETA2 upravlja izra~unavanjem vrednosti 3θ koje traje od 28. do 51. takta. U 51. taktu se dobijaju vrednosti za 6/3θ i sinθ . Potom se signalom CLK_ENT od 51. do 74. takta izra~unavaju vrednosti vremena t1 i t2. I od 74. takta se izra~unata vremena “ubacuju” u komparator i po~inje njihova aktivna primena na izlazne signale A, B i C. Ovako odre|eni izlazni signali traju sve do 74. takta u slede}em prekida~kom ciklusu, kada identi~nim postupkom izra~unavanja dobijamo neke druge vrednosti za vremena t1 i t2.



24

SLIKA 5.3. ALGORITAM TOKA SIGNALA U REAL TIME-u SA VREMENSKOM BAZOM

Po{to smo objasnili osnovnu ideju rada algoritma u REAL TIME-u, gde se na osnovu izlazne frekvencije fout kao kona~ni izlazni signali iz FPGA kola dobijaju A, B i C, sada je mogu}e objasniti blokovsku strukturu programa.



25

Ceo Izvr{ni program je ra|en pomo}u schematic editor-a, {to zna~i da nije kori{}en niti VHDL kod niti state editor (blokovi stanja).

Slika 5.4. OSNOVNI IZGLED BLOKOVSKE [EME KOJA IZVR[AVA ALGORITAM SPACE-VECTOR MODULACIJE

Kada se u softverskom paketu Foundation 3.1 aktivira program, prime}uje se da postoje 3 ulazna i 10 izlaznih inicijalizovanih pinova (slika 5.4). Ulazni pin sa oznakom LOC=p13 je eksterni signal takta od 12MHz, koji se pomo}u bloka DELILAC (realizovanog u LOGIBlox paketu) deli sa 2 i daje stvarni signal takta od 6MHz pomo}u koga program i radi. Ostala dva ulazna pina sluè da se njima upravlja izlaznom frekvencijom fout, i to tako {to se ulaznim pinom sa oznakom LOC=p28 pove}ava vrednost izlazne frekvencije, a pinom LOC=p7 smanjuje. Ovako dovedeni signali sa tastera preko pinova 7 i 28 dovode se u blok TASTERI, u kome se formira 8-bitna vrednost izlazne frekvencije. Blok TASTERI detaljnije }e biti obja{njen ne{to kasnije. Ovako formirana 8-bitna vrednost izlazne frekvencije se prvo blokom 8-10 konvertuje u 10-bitni broj (radi preciznijeg



26

prora~una u daljem programu) a potom unosi u blok PRORACUN, gde se vr{e izra~unavanja vrednosti vremena t1, t2 i t0/2. Upravljanje prora~unima vr{i se signalima koji se formiraju u bloku SIGNALI. S druge strane 10-bitna vrednost izlazne frekvencije se preko 3 bloka SHIFT2 i 2 bloka ODUZIMAC10 vodi na blok 7SEGDEC. Blok SHIFT2 ima zadatak da dovedenu 10-bitnu vrednost na ulazu podeli sa 4 (pomeri u desno za 2 mesta), dok je uloga bloka ODUZIMAC10 (formiranog u LOGIBlox modulu) da oduzme dva broja bez prenosa. Uloga odgovaraju}e povezana 3 SHIFT2 i 2 ODUZIMAC10 bloka je da na ulaz bloka 7SEGDEC dovede vrednost izlazne frekvencije podeljenu sa 5. Blok 7SEGDEC je sastavljen od I i ILI kola, a uloga je da ulaznu vrednost prikaè na 7-mo segmentnom displeju. Zna~i da }emo ovakvom realizacijom mo}i na dipleju da o~itavamo vrednost izlazne frekvencije podeljenu brojem 5. Jedan od izlaznih signala bloka PRORACUN je signal RESET koji se javlja kada je potrebno promeniti sektor i ovaj signal se dovodi na ulaz broja~a (formiranog u LOGIBlox modulu) pod imenom SECTOR koji broji do 6 i na izlazu daje 3-bitnu vrednost sektora u kome se referentni vektor trenutno nalazi. Ova 3-bitna vrednost se dekodira u bloku SEKTORI i odvodi na ulaz bloka ABC gde se formiraju signali A, B i C. Sada }e biti obja{njen rad osnovnih blokova: TASTERI, SIGNALI, PRORACUN i ABC. 5.1. Struktura bloka TASTERI Na ulaz ovog bloka dovode se signali sa pinova 7 i 28, koje generi{u tasteri. Oba signala se dovode na RS flip-flop i to: signal sa pina 28 na SET a signal sa pina 7 na RESET mesto flip-flopa. RS flip-flop je aktivan kada postoji bilo koji od pomenuta dva signala. Izlaz iz flip-flopa stoga ima vrednost 0 kada je aktivan signal sa pina 7 (SPUSTAJ) a vrednost 1 kada je aktivan signal sa pina 28 (DIZI). Ovakav izlaz se dovodi na ulaz bloka BROJAC koji broji od 0 do 255. Blok BROJAC je realizovan u LOGIBlox modulu i napravljen je tako da ima mogu}nost promene smera brojanja, tj. ako se na ulaz UP_DN dovede 1 broji navi{e, ako pak 0 broji naniè. Upravo iz ovog razloga je postojala potreba za RS flip-flopom



27

~iji se izlaz dovodi na UP_DN ulaz broja~a. Sam rad broja~a je realizovan tako da je broja~ aktivan ako je aktiviran neki od tastera. Izlaz iz broja~a daje 8-bitni broj koji u stvari predstavlja vrednost izlazne frekvencije u algoritmu. Kasnije se, van bloka TASTERI, taj 8-bitni broj pomo}u bloka 8-10 pretvara u 10-bitni broj i radi se sa 10-bitnim brojevima jer uprkos sloènijoj ra~unici, ve}a je preciznost.

5.2. Struktura bloka SIGNALI Blok SIGNALI ima dvojaku ulogu. Jedan deo ovog bloka se bavi upravlja~kim signalima koji reguli{u prora~un kojim se dobijaju vremena uklju~enja/isklju~enja tranzistora (t1 i t2), a drugi deo ima ulogu da na osnovu izra~unatih vremena t1 i t2 (prora~unatih u bloku PRORACUN) oformi signale T0out, T1out i T2out koji }e u bloku ABC dati odgovaraju}e izlazne signale A, B i C. Prvi gore pomenuti deo se sastoji od bloka BROJAC1021 koji na signal takta CLK, neprekidno broji od 0 do 1021. Izlaz iz ovog broja~a se vodi na komparatore (tako|e realizovane u LOGIBlox modulu). Postoje 4 razli~ita komparatora: KOMPARATOR0, KOMPARATOR28, KOMPARATOR51 i KOMPARATOR74. Na izlazima ovih komparatora formiraju se signali: POCETAK, CLK_ENTETA, CLK_ENTETA2 i CLK_ENT, koji upravljaju tokom procesa prora~unavanja vremena t1 i t2 u algoritmu (videti sa slike 5.3), dok generisani signal PONOVO uti~e na upravlja~ki blok mnoà~a koji }e biti kasnije obja{njen. Drugi deo bloka SIGNALI sastoji se od bloka GOREDOLE511 i kola: SABIRAC9 i KOMPARATOR9, formiranih u LOGIBlox modulu. 5.2.1. Struktura bloka GOREDOLE511 Ovaj blok ima za cilj generisanje broja~a koji broja od 0 do 511 i nazad od 511 do 0. Kao ulazni signal dovodi se signal takta CLK, koji se dovodi direktno na ulaz bloka BROJACDO511 (formiranog u LOGIBlox modulu). Zbog sloènosti broja~a (broji navi{e i ~im dobroji do 511 po~inje da broji unazad) u bloku



28

GOREDOLE511 postoji jedan JK flip-flop i dva komparatora. Invertovan izlaz iz JK flip-flopa se dovodi na ulaz UP_DN broja~a BROJACDO511 i time upravlja broja~em, dok komparatorski blokovi GODO0 i GODO511 (formirani u LOGIBlox modulu), uti~u na rad JK flip-flopa. Kada izlaz 9-bitnog broja~a dostigne vrednost 511 onda se javlja signal na izlazu komparatora GODO511 i preko JK flip-flopa broja~ menja stanje i po~inje da broji unazad do 0. Isto s de{ava i kada stigne do vrednosti 0, gde se aktivira signal iz komparatora GODO0, koji prene{en preko JK flip-flopa opet promeni stanje broja~a koji sada poìnje da broji navi{e itd. Blok GOREDOLE511 na izlazu daje 9-bitni broj koja se dovodi na blokove KOMPARATOR9. Kao ulazni signali u blok SIGNALI osim signala takta dovode se i prora~unata vremena kao 9-bitne vrednosti: t1, t1+t2 i t0/2. Nakon {to se ove vrednosti provuku kroz blokove SABIRAC9, takve 9-bitne vrednosti se dovode na komparatore KOMPARATOR9 odakle se (prema slici 3.2.5) formiraju izlazni signali: T0out, T1out i T2out.

5.3. Struktura bloka PRORACUN Ulazni signali u ovaj blok su: POCETAK, CLK_ENTETA, CLK_ENTETA2, CLK_ENT i PONOVO i oni upravljaju procesom izra~unavanja vremena t1 i t2, dok izlaz ~ine 9-bitne vrednosti vremena t1, t1+t2 i t0/2 koje su ina~e ulazi za blok SIGNALI, kao i signal RESET, koji inicira prelazak u novi sektor. Postoji jo{ jedna 10-bitna vrednost na samom ulazu bloka PRORACUN: to je vrednost èljene izlazne frekvencije FOUT. Na samom po~etku prora~una ova vrednost dolazi na blok AKUMULATOR (formiran u LOGIBlox modulu) sa asinhronom kontrolom i kontrolom rada (ASYNC_CTRL i CLK_EN signali respektivno). Na izlazu iz akumulatora se dobija trenutna vrednost ugla pomeraja

θ referentnog vektora, na koju se u svakoj novoj periodi, na

znak signala CLK_EN, dodaje vrednost pomeraja ugla Δθ koja je

jednaka 10-bitnoj vrednosti FOUT. Vrednost ugla θ raste sve do



29

vrednosti 1024, kada signalom C_OUT blok SABIRAC10, {alje signal koji na ulaz akumulatora kao ASYNC_CTRL, i resetuje vrednost akumulatora. Od istog signala C_OUT preko D flip-flopa nastaje signal RESET kojim se prelazi u novi sektor. Zna~i na izlazu iz akumulatora u svakom trenutku imamo

vrednost ugla θ, a pomo}u bloka PI3 i ODUZIMAC10 (realizovanih

u LOGIBlox modulu) formiramo vrednost π/3-θ, koja }e sada zajedno sa vredno{}u θ u procesu prolaska kroz blokove MNOZAC10, na osnovu Taylorove formule za sinusnu funkciju (jedna~ina 5.2)

dati kao izlaz vrednosti za sinθ i sin(π/3−θ). Sada je mo`da pravi momenat objasniti blok UPRAVLJAC11 koji upravlja blokom MNOZAC10, koji mnoì dva 10-bitna broja i kao proizvod daje 10-bitni broj. 5.3.1. Struktura bloka UPRAVLJAC11 Ovaj upravlja~ki blok se sastoji od broja~a BROJACDO22 koji broji do vrednosti 22, jer su dovoljna 22 takta za mnoènje dva 10-bitna broja. Na izlazu iz bloka BROJACDO22 nalazi se 5-bitna vrednost koja se dekodira u bloku UPRAVLJANJE10, gde se kao izlaz javljaju generisani upravlja~ki signali: UPIS, SA, POMERI i KRAJ. Uloga ovih signala je detaljnije obja{njena u bloku MNOZAC10. 5.3.2. Struktura bloka MNOZAC10 Sada }e biti obja{njena struktura bloka MNOZAC10 koji se sastoji od hijararhijski prostijih blokova: REGE10 pomera~ki registar koji na signal SA prihvata 10-

bitni broj na paralelnom ulazu, i pomera ga bit po bit na serijskom izlazu na signal POMERI.

REG10 registar podataka koji na signal SB propu{ta 10-bitni broj na paralelni izlaz.

AND10 logi~ko I kolo koje u zavisnosti od bita sa serijskog izlaza bloka REGE10 i sadràja REG10 propu{ta rezultat do sabira~a.

SABIRAC10 aritmeti~ko sabira~ko kolo koje zajedno sa pomera~kim



30

registrom POMREG10 ~ini akumulator – izlaz iz logi~kog I kola sabira sa izlazom iz POMREG10 registra i ponovo vra}a u POMREG10 registar. Prenos pri sabiranju se pomo}u FDC kola (realizovanog kao flip/flop) prebacuje u POMREG10.

POMREG10 pomera~ki registar koji na signal SB prihvata 10-bitni broj na paralelnom ulazu, i pomera ga bit po bit na serijskom izlazu na signal POMERI do kraja operacije mnoènja, kada ga prebacuje u registar podataka UNESI10.

UNESI10 registar podataka koji na signal KRAJ priopu{ta 10-bitni broj na paralelnom izlazu

SLIKA 5.5. STRUKTURA BLOKA MNOZAC10 Sa slike 5.3. se vidi da signalom CLK_ENTETA zapo~inje process prvog mnoènja, gde se aktiviraju paralelno dva bloka

MNOZAC10 koji kvadriraju vrednost θ, odnosno π/3-θ koje im dolaze na ulaz. Tako kvadrirane vrednosti sada signalom CLK_ENTETA2 dolaze na ulaz slede}eg bloka MNOZAC10 gde se na izlazu formiraju vrednosti 3θ , odnosno 3)3/( θπ − . Sada je potrebno (prema Taylor-ovoj jedna~ini (jedna~ina 5.2) ovaj rezultat podeliti brojem 6, {to je ina~e zadatak bloka 1SA6.



31

5.3.3. Struktura bloka 1SA6 Ovaj blok se sastoji od dva bloka SHIFT2, jednim SHIFT blokom, i blokovima SABIRAC10 i ODUZIMAC10, koji su realizovani u LOGIBlox modulu kao sabira~i/oduzima~i bez prenosa. Uloga bloka SHIFT je da pomeri udesno cifre 10-bitnog broja koji se na|e na ulazu ovog bloka, a bloka SHIFT2 je da pomeri udesno za dva mesta ulazni 10-bitni broj. Sada }emo na primeru objasniti kako blok 1SA6 ulaznu 10-bitnu vrednost podeli sa 6, prolaze}i kroz svaki od blokova ponaosob: Neka je na ulazu u blok broj 712 (kao 10-bitna vrednost). Prolaskom kroz blok SHIFT2 cifre binarnog broja 712 se pomere u desno za dva mesta (broj se podeli sa 4) tako da na izlazu imamo vrednost 712/4=178, i ova vrednost sada jo{ jednom prolazi kroz blok SHIFT2 (opet se broj podeli sa 4) te sada imamo: 178/4=44. Sada nailzi blok SHIFT koji rezultat iz bloka SHIFT2 podeli samo sa 2 (pomera binarni broj samo za jedno mesto u desno) i sada je rezultat bloka SHIFT: 44/2=22. Sada imamo tri vrednosti na izlazima blokova SHIFT2 i SHIFT, {to se moè videti i na slici 5.4.

Slika 5.5. STRUKTURA BLOKA 1SA6 Sad blokovi SABIRAC10 i ODUZIMAC10 preuzimaju ove vrednosti dovode}i ih na svoje ulaze i to na sabira~ prvo dolaze rezultati iz drugog bloka SHIFT2 (vrednost 44) i iz bloka SHIFT (vrednost 22) i kao rezultat dobijamo vrednost 66, koju sada dovodimo na ulaz – oduzima~a, dok na ulaz + dolazi vrednost koja je bila rezultat prvog bloka SHIFT2 (vrednost 178). Oduzimanjem ove dve vrednosti kao rezultat bloka ODUZIMAC10 (a ujedno i celog bloka 1SA6) dobijamo vrednost 178-66=112. Dok je pravi rezultat podele ulazne vrednosti 712



32

brojem 6 vrednost 118.667. Odavde se vidi da je na~injena relativna gre{ka:

%6,5667.118

112667.118=

−=g {to se moè tolerisati.

Kada su dobijene vrednosti uglova “kubirane”, prolaskom kroz blok ODUZIMAC10 kona~no se dobija vrednost sinusne fukcije prema jedna~ini 5.2. Sad se ova vrednost i vrednost amplitude A dovode na ulaz poslednjeg u prora~unu bloka MNOZAC10, koji se aktivira signalom CLK_ENT i kao rezultat ovog mnoà~a dobijaju se vrednosti za vremena t1 i t2. Na trenutak }emo objasniti kako se dobija vrednost amplitude A, a potom se vratiti u dalji tok prora~una vremena i formiranje izlaznih signala bloka PRORACUN. Vrednost amplitude A dobija se prolaskom vrednosti FOUT kroz blok STVARANJEAMPLITUDE, kome prethode dva komparatorska bloka: POREDISA10HZ i POREDISA50HZ, kao i blok PUTA20. Naime sa slike 4.1 se vidi da U/f karakteristika ima 3 razli~ite funkcije, a u zavisnosti od izlazne frekvencije fout: - za 0< fout <10Hz - U=44V - za 10Hz< fout <50Hz - 44V<U<220V - za fout >50Hz - U=220V. Shodno tome, komparatorski blokovi POREDISA10HZ i POREDISA50HZ imaju za cilj da na osnovu trenutne 10-bitne vrendosti FOUT “odlu~e” koju od gore tri pomenute funkcije koristiti za dobijanje vrednosti amplitude. Izlazni signali iz komparatorskih blokova, kao i 10-bitna izlazna vrednost bloka PUTA20 ~ine ulazne signale bloka STVARANJEAMPLITUDE. 5.3.4. Struktura bloka STVARANJEAMPLITUDE Za vrednost izlazne frekvencije do 10Hz, vrednost amplitude je konstantna (slika 4.1) i iznosi 0.2r.j. (odnosno

44⋅√2 V), dok je za vrednosti frekvencije ve}e od 50Hz vrednost



33

amplitude opet konstantna i iznosi 1r.j. (odnosno 220⋅√2 V). Me|utim za vrednosti frekvencije izme|u 10Hz i 50 Hz, koristi se 10-bitna vrednost sa izlaza bloka PUTA20 , koja je direktno srazmerna trenutnoj izlaznoj u~estanosti FOUT. Blok STVARANJEAMPLITUDE }e na svom izlazu upravo dati odgovaraju}u vrednost amplitude. Ovaj blok se sastoji od 4 DATA registra UNESI16SACLR realizovanih u LOGIBlox modulu, ~iji je zadatak da u zavisnosti od vrednosti izlazne frekvencije (0< fout <10Hz, 10Hz< fout <50Hz ili fout >50Hz) propuste odgovaraju}u vrednost amplitude na izlaz bloka (0.2, 20xfout ili 1). 10-bitni DATA registri UNESI16SACLR imaju i signal asinhrone kontrole koji onemogu}ava aktiviranje oba DATA registra odjednom, te se na izlaz bloka dovodi samo jedna odgovaraju}a vrednost amplitude. Posle obja{njenja postupka dobijanja amplirude A, vratimo se na dobijene 10-bitne vrednosti vremena t1 i t2 iz poslednjeg bloka MNOZAC10. Ovako dobijene vrednosti prolaze kroz blok 10-9 gde se 10-bitne vrednosti pretvaraju u 9-bitne s ciljem komparacije u bloku SIGNALI jer se ove vrednosti porede sa broja~em GOREDOLE koji je 9-bitni jer broji do 511 i nazad (s ciljem dobijanja simtri~nih signala – slika 5.2.3). Sad se od 9-bitnih vrednosti vremena t1 i t2 dobija vrednost vremena t0 koja prolaze}i kroz blok T0POLA daje 9-bitnu vrednost t0/2. Potom se 9-bitnim sabira~ima i oduzima~ima od postoje}ih vrednosti formiraju izlazne 9-bitne vrednosti T0POLA, T1 i T1+T2. Ove vrednosti se ne pojavljuju momentalno na izlazu iz bloka PRORACUN, ve} prolaze kroz DATA registar UNESIVREME, gde na signal POCETAK (po~etak nove sekvence) ulaze u komparaciju s ciljem dobijanja signala A, B i C.

5.4. Struktura bloka ABC Blok ABC svojom kombinacijskom {emom ulaznih signala T0POLA, T1OUT i T2OUT i signala koji odre|uju sektor S1, S2, S3, S4, S5, S6 formira kona~ne izlazne signale A, B i C (slika 5.5).



34

Sa slike se jasno vidi da u zavisnosti koji od signala koji ozna~avaju sektor je aktivan i vremenskog trajanja signala T0POLA, T1OUT i T2OUT, na izlazu dobijamo signale koje OBUF elementima (izlaznim baferima) dobijamo na pinovima FPGA kola a potom i do invertora.

SLIKA 5.6. GENRISANJE IZLAZNIH SIGNALA A, B I C



35

6. REZULTATI SPACE-VECTOR ALGORITMA


31


Kao rezultat SPACE-VECTOR impulsno {irinske modulacije dobijaju se tri signala sa pinova kartice na kojoj se nalazi FPGA kolo. To su signali faza A, B i C koje treba uzeti kao ulazne signale nekog invertora koji }e preko kola za generisanje mrtvog vremena i drajvera formirati 6 izlaznih signala koja upravljaju uklju~ivanjem tranzistora/tiristora invertorskog mosta. Na slikama su prikazani prvo impulsi koji se osciloskopom mogu videti sa faza A, B i C, a potom su prikazani filtrirani signali dobijeni pomo}u jednostepenog RC filtra, kao i odgovaraju}i medjufazni naponi. Kori{}en je filter ~iji su ~lanovi sa slede}im

vrednostima: R=100kΩ a C=22nF. Prinsip kori{}enja FPGA kola u kome se nalazi implementiran SPACE-VECTOR algoritam je slede}i: UPUTSTVO ZA UPOTREBU FPGA KOLA Program ra|en u Foundation 3.1 koji predstavlja SPACE-VECTOR algoritam nalazi se pod imenom RAD, a predat je u prilogu. U okviru datoteke RAD nalazi se mno{tvo fajlova koji ~ine bibliote~ke funkcije stvarane u LOGIBlox modulu. Me|utim za startovanje programa potreban je izvr{ni fajl RAD.BIT koji se nalazi u datoteci XPROJ, potom u datoteci VER1, pa REV1. Potrebno je ovaj fajl prebaciti u program XSTOOLS, i to u datoteku BIN. Sada iz DOS okruènja u XSTOOLS/BIN datoteci treba pokrenuti izvr{ni program XSLOAD koji ima zadatak da aktivira fajl RAD.BIT: C: \XSTOOLS\BIN> XSLOAD RAD.BIT Kada je program aktiviran, pojavi}e se cifra 0 na 7-mo segmentnom displeju, i sada je mogu}e tasterima UP/DOWN menjati vrednost èljene izlazne frekvencije. Cifre sa displeja ozna~avaju vrednost trenutne izlazne frekvencije podeljena brojem 5 (npr. cifra 4 zna~i da je frekvencija trenutno 20-25Hz itd.). Na kartici se nalaze tri merna mesta gde se mogu osciloskopom pratiti impulsni signali faza A, B i C, a tako|e se nalaze i 3 RC



32

filtra odakle se mogu videti fazni dijagram SPACE-VECTOR modulacije (ako se sonda osciloskopa postavi na mesto izme|u otpornika i kondenzatora) i me|ufazni (ako se postave dve sonde, pa potom oduzmu signali komandom INV ADD na osciloskopu). Na slikama ispod su predstavljeni prvo dijagrami dobijeni simulacijom u Foundation 3.1 za razli~ite vrednosti izlazne frekvencije (250HZ, 100 Hz, 50Hz, 25Hz i 10Hz), potom je dat dijagram jedne faze frekvencije 250Hz ali za tri razli~ite vrednosti prekida~ke frekvencije (6kHz, 3kHz i 1.5kHz) gde se prime|uje razlika u kvalitetu sinusoide u zavisnosti od kori{}ene frekvencije. Potom je dat dijagram i faznog i me|ufaznog napona za 50Hz, i na kraju signali dobijeni sa osciloskopa za vrednost 70Hz.

SLIKA 6.1. ME\UFAZNI TROFAZNI NAPON ZA 250 Hz





33



SLIKA 6.6. ME\UFAZNI NAPON ZA 250 Hz PRI RAZLIÎTIM PREKIDA^KIM FREKVENCIJAMA

1,5KHz 3KHz 6KHz



34

SLIKA 6.7. FAZNI I ME\UFAZNI NAPONI ZA 50 Hz

SLIKA 6.8. IMPULSI SA FPGA KOLA



35

SLIKA 6.9. FAZNI NAPON ZA 70Hz

SLIKA 6.10. ME\UFAZNI NAPON ZA 70Hz

7. DODATAK: -XILINX- FPGA XC4010XL PC84


35

7. DODATAK: -XILINX- FPGA XC4010XL PC84 Xilinx-ovi programabilni logi~ki sklopovi (PLD) i programabilna logi~ka kola (FPGA) omogu}uju benificije visokog integracionog nivoa, bez rizika ili tro{kova koji zavise od razvoja poluprovodni~kih komponenata. Algoritam implementiran preko FPGA kola moè se znatno brè dizajnirati i proveriti (verifikovati), od na~ina koji je do sada kori{}en. To zna~i da ne postoje dosada{nji tro{kovi prilikom prilago|avanja, ne postoje test vektori za verifikaciju ispravnosti algoritma, i ne postoje ka{njenja prilikom izrade prototipova koji imaju za cilj da provere ispravnost dizajnirane {eme. Iz razloga {to se softverski konfiguri{e i programira od strane korisnika, eventualne modifikacije i prilago|avanja su manje rizi~na, i mogu biti izvedena u veoma kratkom roku od nekoliko minuta ili sati (zavisi od sloènosti implementiranog dizajna). To se povoljno odraàva na cenu i izradu Va{eg implementiranog upravlja~kog algoritma.

SLIKA 7.1. PREDNOSTI XILINX-OVOG FPGA KOLA



36

Strukturu FPGA kola ~ini fleksibilna programabilna arhitektura konfigurisanih logi~kih blokova (CLB), me|usobno povezanih mo}nom hijerarhijom a okruènih programabilnim ulazno/izlaznim blokovima (IOB) na periferiji (slika 7.2.). CLB se mogu me|usobno povezati u svim pravcima tako da je mogu}e napraviti najkompleksniju {emu me|uveza. CLB funkcioni{e u~itavanjem konfiguracionih podataka u internu memorijsku }eliju. FPGA je u mogu}nosti ili da aktivno “~ita” konfiguracijske podatke iz eksternog serijskog ili paralelnog PROM-a, ili sama konfiguracija moè biti upisana u FPGA iz eksternog ure|aja.

SLIKA 7.2. ARHITEKTURA FPGA (FIELD PROGRAMMABLE GATE ARRAY) KOLA

Serija XC4000 je podràna mo}nim modernim softverom, pokrivaju}i svaki aspekt dizajniranja od po~etnog formiranja {eme, preko simulacija, automatskog razme{tanja blokova, me|usobnog povezivanja CLB-eva, do stvaranja kona~ne verzije programa sa ekstenzijom *.BIT koja predstavlja izvr{ni program (kod) za FPGA kolo. Zbog mogu}nosti reprogramiranja neograni~en broj puta, Xilinx FPGA je pogodan za kori{}enje inovacionih dizajnova gde “Hardware” ima potrebu da se dinami~no menja, ili gde je potrebno da se “Hardware” prilagodi razli~itim korisni~kim aplikacijama. FPGA kola su idealna za manje dizajne i programe (razvojne cikluse), a posebno su korisna za realizaciju delova



37

ve}ih algoritama, odnosno kao dodatak DSP-u (Digital Signal Processor-u). Velika prednost pri rekonfiguraciji FPGA je ta {to dizajner sistema ima jedan stepen slobode vi{e da, ukoliko je potrebno, rekonfiguri{e svaki od logi~kih blokova, {to nije bio slu~aj sa dosada{njim logi~kim sklopovima. Ovim, FPGA kola zamenjuju “Hardware” nekog sistema softverskim putem, jer je implementacija veoma jednostavna. Potrebno je imati odre|eno Xilinx-ovo FPGA kolo, paralelni 25-pinski DB kabl i na ra~unaru instaliran Xilinx-ov paket Foundation 3.1. Noviji XC4000 ure|aji dostiù ve}e brzine u radu zbog naprednije poluprovodni~ke tehnologije i dokazane arhitekture, gde sistemski takt iznosi i do 80MHz. Novija FPGA kola su svestranija u aplikacijama gde se koristi RAM. Xilinx-ova programabilna kola sadrè dva osnovna elementa:

- CLB - omogu}uje funkcionisanje korisni~ke logi~ke konstrukcije

- IOB – predstavlja “interface” izme|u spoljnih pinova i internih linija signala

Jo{ tri tipa logi~kih blokova su uklju~ena:

- 3-STATE BUFFERS (TBUF) – spajaju CLB-eve - DEKODERI - ON-CHIP oscillator.

Funkcionalnost svakog logi~kog bloka je odre|ena od strane korisnika, programiranjem interne stati~ke memorije svake od }elija. Sadràj }elijske memorije odre|uje logi~ku funkciju i me|upovezanost unutar FPGA kola. KORI[]ENJE SOFTVERSKOG PAKETA FOUNDATION 3.1



38

Aktiviranjem ikone Project Manager, sa Desktopa, otvara se prozor gde Vas na po~etku program pita za ime projekta koji èlite da formirate. Unutar tog prozora osim imena novog projekta va`no je odrediti da li }e Va{ algoritam biti odra|en preko {eme ili VHDL kodom. Ako se odlu~ite za VHDL kodiranje, tip FPGA kola nije mnogo bitan, ali ako se odlu~ite za {emu, morate da popunite polje za tip FPGA kola u koji }ete na kraju implementirati *.BIT fajl. Sa formiranjem novog projekta dobijate dve biblioteke. Jedna biblioteka }e nositi ime identi~no imenu Va{eg projekta, i tu }e se sme{tati svi logi~ki sklopovi koje }ete formirati preko LogiBlox modula. Druga biblioteka nosi ime vezano za tip FPGA kola na koji se odnosi (npr: XC4000) i sadrì (zavisno od tipa) oko 500 razli~itih logi~kih blokova (logi~ke funkcije: I, ILI, NI, NILI, dekoderi, multiplekseri, invertori, FLIP-FLOP-ovi…). U opciji Tools, pod stavkom Design Entry, postoji mogu}nost da izaberete LogiBlox Modul, gde Vam je olak{ano da sami kreirate veliki broj sloènijih logi~kih blokova: broja~i, sabira~i, akumulatori, DATA registri… Kada odre|enom bloku date ime on automatski biva zapam}en u prvoj gore pomenutoj biblioteci. Sada moète da po~nete sa kreiranjem algoritma tako {to u Schematic-u povezujete logi~ke blokove iz dve biblioteke. Ispravnost toka signala, odnosno rezultat Va{e strukture proveravate simulatorom koji aktivirate iz samog Schematic prozora (gornji desni ugao). Unutar simulatora imate mogu}nost da sami zadajete stimuls odre}enim signalima i da pratite odziv na svim mestima unutar va{e logi~ke strukture. Ako Va{ algoritam daje dobre (o~ekivane) rezultate, sledi proces implementacije. U osnovnom prozoru Project Manager-a aktiviranjem bloka IMPLEMENTATION zapo~inje proces pakovanja, transformacije, me|ukonekcije korisnih logi~kih blokova koje ste Vi koristili u algoritmu. Na kraju procesa implementacije (traje nekoliko minuta) imate BIT fajl koji u~itavate u FPGA kolo. Samo u~itavanje se vr{i 25-pinskim paralelnim DB kablom, gde se jedan kraj veè na ra~unar, a drugi na razvojni system gde Vam se nalazi FPGA kolo. Kada se kartici dovede napajanje, na LED diodi (koja se nalazi na razvojnoj kartici zajedno sa FPGA kolom) bledo zasvetli broj 8.



39

Za u~itavanje BIT fajla u FPGA kolo potreban Vam je i uslu`ni program XSTOOLS, koji sadrì dva foldera. Prvi, folder – DOCS sadrì {emu Va{e razvojne kartice sa oznakama svih pinova, dok drugi folder – BIN sadrì mno{tvo BIT fajlova koji sluè za proveru ispravnosti FPGA kola na samom po~etku rada. To se radi tako {to iz DOS-a u|ete u

C: \XSTOOLS\BIN> pa otkucate: C: \XSTOOLS\BIN> XSLOAD D4010XLP.BIT Ako èlite da proverite da li Va{e FPGA kolo oznake XC4010XL radi korektno. Ukoliko je sve u redu sa ~ipom, pokaza}e 0, a ukoliko ne{to ne funkcioni{e kako treba pokaza}e vam E. BIT fajl Va{eg dizajna, koga ste dobili nakon implementacije, treba smestiti upravo u BIN folder unutar XSTOOLS-a i pokrenuti ga na gore pomenut na~in. Zna~i iz DOS okruènja otkucati : C: \XSTOOLS\BIN> XSLOAD IMEFAJLA.BIT Time bi Va{ program bio aktiviran.



40

Documents

FPGA realizacija kontrole trofaznog PWM invertora metodom ...emp.etf.rs/radovi/Diplomski/milivojevic.pdf · Tema ovog diplomskog rada bi}e realizacija kontrole trofaznog PWM (Pulse